KR20040087046A - 내부 전압 발생 회로 - Google Patents

Abstract

본 발명은 전류 로딩과 파워 노이즈에 의해 유발되는 내부전원의 변동을 안정화시킬 수 있는 내부 전압 발생 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 목표 전압과 출력단으로부터 피드백된 출력 전압을 비교하여 상기 출력 전압이 상기 목표 전압보다 크면 '제1 레벨', 상기 출력 전압이 상기 목표 전압보다 작으면 '제2 레벨'의 아날로그 신호를 출력하는 비교부; 상기 출력단과 제1 전압단 사이에 접속되고 상기 비교부의 출력을 게이트 입력으로 하는 제1 출력트랜지스터와, 상기 제1 출력트랜지스터와 상기 출력단을 공유하도록 상기 출력단과 제2 전압단 사이에 접속된 제2 출력트랜지스터를 갖는 출력 드라이버; 및 상기 비교부의 출력과 상기 제2 출력트랜지스터의 게이트 사이에 접속되며, 제어신호에 의해 온-오프 제어되어 상기 제2 출력트랜지스터를 스위칭하여 상기 출력 전압을 상기 목표 전압에 근접하도록 제어하는 제어부를 포함하는 내부 전압 발생 회로를 제공한다.

Description

내부 전압 발생 회로{CIRCUIT FOR GENERATION OF INTERNAL VOLTAGE}

본 발명은 반도체 집적회로의 내부 전압 발생 회로에 관한 것으로, 특히 푸쉬-풀(Push-pull) 출력 드라이버를 사용하여 드라이빙 능력을 향상시킨 내부 전압발생 회로에 관한 것이다.

내부전원을 발생하는 드라이버는 입력전원을 소스(Source)로 해서 소정의 레벨을 만들게 된다.

도 1은 종래기술에 따른 내부 전압 발생 회로를 개략적으로 도시한 회로도이며, 도 2는 도 1의 출력 드라이버의 동작 파형을 도시한 타이밍도이다.

도 1을 참조하면, 종래의 내부 전압 발생 회로는 레벨 비교부(10)와 출력 드라이버(11)를 구비하는 바, 특히 출력 드라이버(11)는 PMOS 트랜지스터(PMOS)로 구성되어 있으며, 레벨 비교부(10)의 출력을 사용하여 내부 전원 출력인 Vout을 발생시킨다.

한편, 이러한 출력 드라이버(11)는 PMOS 트랜지스터 만을 드라이버로 사용함으로 인해 인에이블(Enable)/디스에이블(Disable) 동작시나 파워 커플링 노이즈(Power coupling noise)에 의한 영향을 받아 출력인 Vout이 목표 레벨(Target lavel) 보다 상승시 이를 안정화시킬 수 없어 전체 회로 동작에 제한을 하게 된다.

구체적으로, 내부 전압 발생 회로의 출력 Vout은 입력 전원 레벨보다 낮으므로 입력 전원에서 전류를 공급받기 위해 PMOS 트랜지스터로 이루어진 출력 드라이버(11)를 사용한다. 레벨 비교부(10)는 목표 레벨인 VREF와 내부 전원 출력 Vout을 비교하여 온/오프 결과를 만들며 PMOS 트랜지스터는 게이트 전압이 '로우 레벨'에서 풀 동작하므로(Fully operation) 레벨 비교부(10)에서 네거티브 피드백 루프(Negative feed-back loop)로 연결된다.

따라서, 레벨 비교부(10)는 VREF와 Vout을 비교해 VREF 보다 Vout이 높으면 '하이 레벨'의 출력을 만들어 PMOS 트랜지스터를 턴-오프시키고, VREF와 Vout을 비교해 VREF 보다 Vout이 낮으면 PMOS 트랜지스터를 턴-온시켜 입력 전원에서 전류를 인가하여 내부 전원 레벨을 올리게 된다.

도 2에 도시된 바와 같이, 종래의 출력 드라이버는 PMOS 트랜지스터만을 드라이버로 사용함으로 인해 온/오프 동작시나 파워 커플링 노이즈에 의한 영향을 받아 출력인 Vout이 목표 레벨보다 상승시 PMOS 트랜지스터의 게이트는 '하이 레벨'이 되며 이로 인해 출력 드라이버는 오프 상태이지만, 전류 싱크(Current sink)가 없어서 내부 전원 출력 레벨은 커플링 노이즈에 의한 영향이 제거되지 않아 오동작이 유발되는 문제점이 발생한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 전류 로딩과 파워 노이즈에 의해 유발되는 내부전원의 변동을 안정화시킬 수 있는 내부 전압 발생 회로를 제공하는 것을 그 목적으로 한다.

도 1은 종래기술에 따른 내부 전압 발생 회로를 개략적으로 도시한 회로도.

도 2는 도 1의 출력 드라이버의 동작 파형을 도시한 타이밍도.

도 3은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 도시한 회로도.

도 4는 도 3의 제어부에 바이어스를 제공하는 바이어스 회로를 도시한 상세회로도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 비교부 31 : 제어부

32 : 출력 드라이버

상기 목적을 달성하기 위하여 본 발명은, 목표 전압과 출력단으로부터 피드백된 출력 전압을 비교하여 상기 출력 전압이 상기 목표 전압보다 크면 '제1 레벨', 상기 출력 전압이 상기 목표 전압보다 작으면 '제2 레벨'의 아날로그 신호를 출력하는 비교부; 상기 출력단과 제1 전압단 사이에 접속되고 상기 비교부의 출력을 게이트 입력으로 하는 제1 출력트랜지스터와, 상기 제1 출력트랜지스터와 상기 출력단을 공유하도록 상기 출력단과 제2 전압단 사이에 접속된 제2 출력트랜지스터를 갖는 출력 드라이버; 및 상기 비교부의 출력과 상기 제2 출력트랜지스터의 게이트 사이에 접속되며, 제어신호에 의해 온-오프 제어되어 상기 제2 출력트랜지스터를 스위칭하여 상기 출력 전압을 상기 목표 전압에 근접하도록 제어하는 제어부를 포함하는 내부 전압 발생 회로를 제공한다.

본 발명에서는 내부 전압 발생 회로의 룰력단에 푸쉬-풀 구조의 출력 드라이버를 사용함으로써, 전류 로딩(Current loading)과 파워 노이즈(Power noise)에 의해 유발되는 내부 전원의 변동을 푸쉬-풀 구조의 출력 드라이버를 사용하여 안정화시킴으로써 내부 발생 전원을 안정화시킨다.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 3은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 도시한 회로도이다.

도 3을 참조하면, 본 발명의 내부 전압 발생 회로는 목표 전압(또는 기준전압, VREF)과 출력단(OUT)으로부터 피드백된 출력 전압(Vout)을 비교하여 출력전압(Vout)이 목표 전압(VREF)보다 크면 '제1 레벨(예컨대, 하이 레벨)', 출력 전압(Vout)이 목표 전압(VREF)보다 작으면 '제2 레벨(예컨대, 로우 레벨)'의 아날로그 신호를 출력하는 비교부(30)와, 출력단(OUT)과 제1 전압단(예컨대, 전원전압단; VDD) 사이에 접속되고 비교부(30)의 출력을 게이트 입력으로 하는 제1 출력트랜지스터(P0)와, 제1 출력트랜지스터(P0)와 출력단(OUT)을 공유하도록 출력단(OUT)과 제2 전압단(예컨대, 접지전압단; VSS) 사이에 접속된 제2 출력트랜지스터(N4)를 갖는 출력 드라이버(32)와, 비교부(30)의 출력과 제2 출력트랜지스터(N4)의 게이트 사이에 접속되며, 제어신호(EN)에 의해 온-오프 제어되어 제2 출력트랜지스터(N4)를 스위칭하여 출력 전압(Vout)을 목표 전압(VREF)에 근접하도록 제어하는 제어부(31)를 구비하여 구성된다.

여기서, 전술한 제어부(31)는 아날로그 신호가 예컨대, '하이 레벨'일 때, 제2 출력트랜지스터(N4)를 턴-온시켜 출력 전압(Vout)으로부터 소정의 레벨 만큼 감소시켜 출력 전압(Vout)이 목표 전압(VREF)에 근접하도록 하는 구성되어 있으며, 아날로그 신호가 예컨대, '로우 레벨'일 때, 제2 출력트랜지스터(N4)를 턴-오프시키며, 전원전압단(VDD)으로부터 턴-온된 제1 출력트랜지스터(P0)를 통해 출력단(OUT)으로 이어지는 전류 패스를 통해 출력 전압(Vout)을 소정의 레벨 만큼 증가시켜 출력 전압(Vout)이 목표 전압(VREF)에 근접하도록 하는 구성을 갖는다.

비교부(30)는 제어신호(EN)에 의해 온-오프 제어되며, 제어부(31)와 동시에 온-오프된다.

제어부(31)를 구체적으로 살펴 보면, 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되며, 비교부(30)의 출력인 아날로그 신호와 제어신호(EN) 및 바이어스 신호(BIAS1)를 각각 그 게이트 입력으로 하는 제1 ∼ 제3 트랜지스터(N0 ∼ N2)와, 제2 트랜지스터(N1)와 제3 트랜지스터(N2)가 접속된 제1 노드(n1)로부터 접지전압단(VSS) 사이에 접속된 제4트랜지스터(N3)와, 제어신호(EN)를 반전시켜 제4 트랜지스터(N3)의 게이트 입력으로 하는 인버터(IO)가 구성되어 있으며, 제1 노드(n1)는 제2 출력트랜지스터(N4)의 게이트에 접속되어 있다.

여기서, 비교부(30)는 목표 전압(VREF)을 정입력으로 하고 출력 전압(Vout)을 부입력으로 하며, 제1 출력트랜지스터(P0)는 PMOS 트랜지스터, 제2 출력트랜지스터(N4)는 NMOS 트랜지스터를 그 일예로 하였으며, 제1 ∼ 제4 트랜지스터를 모두 NMOS 트랜지스터로 구성한 것을 그 일예로 하였다.

한편, 비교부(30)를 이루는 비교기(COM)의 두 입력의 극성이 바뀌고, 제1 전압단과 제2 전압단의 극성을 서로 바꾼다면, 전술한 각 트랜지스터를 각각 반대의 극성으로 할 수 있을 것이다.

전술한 구성을 갖는 본 발명의 일실시예에 따른 내부 전압 발생 회로의 동작을 상세히 후술한다.

출력 드라이버(32)에 NMOS 트랜지스터(N4)를 PMOS 트랜지스터(P0)와 직렬로 사용하면, NMOS 트랜지스터(N4)는 VREF에 전류 싱크로 동작하여 레벨을 안정화시킬 수 있다. 비교부(30)는 목표 레벨인 VREF와 내부 전원 출력인 Vout을 비교하여 VREF 보다 Vout이 작으면 '로우 레벨'을 출력하고, VREF 보다 Vout이 크면 '하이 레벨'의 출력을 발생한다.

비교부(30)의 출력이 '하이 레벨'이면 현재의 레벨이 목표 레벨보다 높으므로 Vout이 낮아져야 하는데 PMOS 트랜지스터(P0)의 게이트 입력이 '하이 레벨'이므로 P0는 오프 상태이고, N0의 게이트 입력이 '하이 레벨'이고 이 때, 출력 드라이버(32)를 구동하기 위한 제어신호 EN은 '하이 레벨'이 되므로 N2의 드레인은 '하이 레벨'에서 N1의 문턱전압 Vth 만큼 낮은 전압이 된다. 이 전압이 N4를 턴-온시켜서 Vout에서 부터 전류를 접지전압단(VSS)으로 뽑아서 Vout의 레벨을 낮추게 된다.

여기서, 도면에서는 생략되었지만, 제어신호 EN은 비교부(30)와 바이어스 신호 BIAS1의 온-오프를 결정하는 역할을 하며, 이 때 비교부(30)의 출력과 연동되어 동작한다.

이 때, Vout과 VREF의 차이가 크면 클수록 비교부(30)의 출력이 높은 레벨의 출력이 발생하고, N4의 게이트 전압 레벨은 그만큼 증가하여 Vout의 레벨을 빨리 떨어드리게 된다.

제어신호 EN은 출력 드라이버(32)의 출력을 제어하는 신호로서, '하이 레벨' 입력시 N1을 동작시키고 N3을 오프시켜 출력 드라이버(32)를 동작시키고, '로우 레벨' 입력시 N1을 오프 상태로 만들어 N0의 소스와 N2의 드레인 간의 연결을 끊어 출력 드라이버(32)를 오프시키고 N3을 온시켜 플로팅(Floating) 상태인 N4의 게이트 레벨을 VSS로 프리차지(Precharge)시키는 역할을 한다.

한편, 비교부(30)의 출력이 '로우 레벨'이면 현재의 레벨이 목표 레벨 보다 낮으므로 Vout을 올려야 하는데, P0의 입력이 '로우 레벨'이므로 P0는 턴-온되어 VREF에서 전류를 Vout으로 인가하여 레벨을 올린다. N0의 게이트 입력도 같은 비교부(30)의 '로우 레벨' 입력을 받아 오프 상태가 되어 N2의 드레인 전압을 낮추어 N4가 오프 상태가 되어 VREF에서 전류가 Vout으로 인가되게 한다.

도 4는 도 3의 제어부(구체적으로, N2의 게이트)에 바이어스를 제공하는 바이어스 회로를 도시한 상세회로도이다.

도 4를 참조하면, 바이어스 회로는 P1, P2, N5, N6로 구성된 전류 미러(Current mirror)와, 전류 미러에서 P1과 N5의 흐르는 전류를 조정하기 위한 저항 R과 도 3의 N2가 포화 영역(Saturation region)에서 동작하는 바이어스 신호(전압) BIAS1을 발생시키도록 저항 스택(Stag)을 이루는 N7, N8를 구비하여 구성된다.

따라서, 바이어스 신호 BIAS1에 의해 도 3의 N2는 항상 포화영역에서 동작하게 되며, 비교부(30)와 제어부(31)는 모두 제어신호(EN)에 의해 온-오프되어 구동됨을 알 수 있다.

전술한 바와 같이 이루어지는 본 발명은, 내부 전압 발생 회로의 출력단에 푸쉬-풀 구조의 출력 드라이버를 사용함으로써, 내부 전원 발생시 드라이버의 인에이블/디스에이블시 발생되는 노이즈와 파워 커플링에 의한 노이즈에 의해 유발되는 타이밍 변화(Timing variation), 레벨 변동(Level fluctuation) 등의 발생을 막아 내부 동작 오류를 방지할 수 있음을 실시예를 통해 알아 보았다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 내부 전압 발생 회로에서의 타이밍 변화와 레벨 변동을 방지할 수 있어, 궁극적으로 내부 전압 발생 회로의 성능을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

1. 목표 전압과 출력단으로부터 피드백된 출력 전압을 비교하여 상기 출력 전압이 상기 목표 전압보다 크면 '제1 레벨', 상기 출력 전압이 상기 목표 전압보다 작으면 '제2 레벨'의 아날로그 신호를 출력하는 비교수단;

   상기 출력단과 제1 전압단 사이에 접속되고 상기 비교수단의 출력을 게이트 입력으로 하는 제1 출력트랜지스터와, 상기 제1 출력트랜지스터와 상기 출력단을 공유하도록 상기 출력단과 제2 전압단 사이에 접속된 제2 출력트랜지스터를 갖는 출력 드라이버 수단; 및

   상기 비교수단의 출력과 상기 제2 출력트랜지스터의 게이트 사이에 접속되며, 제어신호에 의해 온-오프 제어되어 상기 제2 출력트랜지스터를 스위칭하여 상기 출력 전압을 상기 목표 전압에 근접하도록 제어하는 제어수단

   을 포함하는 내부 전압 발생 회로.
2. 제 1 항에 있어서,

   상기 제어수단은,

   상기 아날로그 신호가 '제1 레벨'일 때 상기 제2 출력트랜지스터를 턴-온시켜 상기 출력 전압으로부터 소정의 레벨 만큼 감소시켜 상기 출력 전압이 상기 목표 전압에 근접하도록 하는 구성을 갖는 것을 특징으로 하는 내부 전압 발생 회로.
3. 제 2 항에 있어서,

   상기 제어수단은,

   상기 아날로그 신호가 '제2 레벨'일 때 상기 제2 출력트랜지스터를 턴-오프시키며, 상기 제1 전압단으로부터 턴-온된 상기 제1 출력트랜지스터를 통해 상기 출력단으로 이어지는 전류 패스를 통해 상기 출력 전압을 소정의 레벨 만큼 증가시켜 상기 출력 전압이 상기 목표 전압에 근접하도록 하는 구성을 갖는 것을 특징으로 하는 내부 전압 발생 회로.
4. 제 3 항에 있어서,

   상기 비교 수단은 상기 목표 전압을 정입력으로 하고 상기 출력 전압을 부입력으로 하며, 상기 제1 출력트랜지스터는 PMOS 트랜지스터이며, 상기 제2 출력트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 내부 전압 발생 회로.
5. 제 4 항에 있어서,

   상기 비교 수단은 상기 제어신호에 의해 온-오프 제어되며, 상기 제어수단과 동시에 온-오프되는 것을 특징으로 하는 내부 전압 발생 회로.
6. 제 5 항에 있어서,

   상기 제어수단은,

   상기 제1 전압단과 상기 제2 전압단 사이에 직렬로 연결되며, 상기 아날로그 신호와 상기 제어신호 및 바이어스 신호를 각각 그 게이트 입력으로 하는 제1 내지 제3 트랜지스터;

   상기 제2 트랜지스터와 상기 제3 트랜지스터가 접속된 제1 노드로부터 상기 제2 전압단 사이에 접속된 제4트랜지스터; 및

   상기 제어신호를 반전시켜 상기 제4 트랜지스터의 게이트 입력으로 하는 인버터를 포함하며,

   상기 제1노드는 상기 제2 출력트랜지스터의 게이트에 접속된 것을 특징으로 하는 내부 전압 발생 회로.
7. 제 6 항에 있어서,

   상기 제1 내지 제4트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 내부 전압 발생 회로.