KR100276568B1 - 파워업 리셋 회로 - Google Patents

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김복기
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김영환
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Abstract

본 발명은 아짐술푸론, 메트술푸론 메틸, 클로리무론 에틸, 벤술푸론 메틸, 에타메트술푸론 메틸, 니코술푸론, 림술푸론, 술포메투론 메틸, 티펜술푸론 메틸, 트리베누론 메틸, 트리술푸론 메틸, 메틸 2-[[[[(4,6-디메톡시-2-피리미디닐)아미노]카르보닐]아미노]술포닐]-6-(트리플루오로메틸)-3-피리딘카르복실레이트, 클로르술푸론, 프로파닐, 및 헥사지논으로부터 선택되는 하나 이상의 화합물과 아닐로포스의 제초제 혼합물, 상기 혼합물의 제초제 조성물 및 바람직하지 않은 식물을 억제하기 위한 상기 혼합물의 사용 방법에 관한 것이다.

Description

파워업 리셋 회로
본 발명은 파워업 리셋(Power up reset) 회로에 관한 것으로, 특히 풀다운 트랜지스터에 의해 전압 구동 회로의 출력 노드의 전위를 제어함으로써 전원 전압이 인가되는 동안 노이즈가 발생되어 캐패시터가 구동되더라도 리셋 신호가 출력되지 않도록 하여 소자의 신뢰성을 향상시킬 수 있는 파워업 리셋 회로에 관한 것이다.
제1도는 종래의 파워업 리셋 회로도로서, 다음과 같이 구성된다.
전압 변동 검출 회로(1)는 전원 단자(Vcc) 및 제 1 출력 노드(K1) 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와, 제 1 출력 노드(K1) 및 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N1)로 구성된다. 전압 구동 회로(2)는 전원 단자(Vcc) 및 제 2 출력 노드(K2) 사이에 접속된 제 3 PMOS 트랜지스터(P3)와, 상기 제 2 출력 노드(K2) 및 접지 단자(Vss) 사이에 직렬로 접속되며, 제 1 출력 노드(K1)의 전압을 각각 입력으로 하는 제 2 내지 제 4 NMOS 트랜지스터 (N2 내지 N4)로 구성된다. 또한, 전압 구동 회로(2)의 출력인 제 2 출력 노드(K2) 및 전원 단자(Vcc) 사이에 캐패시터(3)가 접속된다. 그리고, 제 2 출력 노드(K2) 및 출력 단자(Vout) 사이에 제 1 내지 제 4 인버터(4 내지 7)가 직렬 접속된다.
상기한 바와 같이 구성된 종래의 파워업 리셋 회로의 구동 방법을 설명하면 다음과 같다.
전원 전압(Vcc)이 인가되면 캐패시터(3)를 통해 제 2 출력 노드(K2)로 전원 전압(Vcc)이 인가되고, 이 전압이 제 1 내지 제 4 인버터(4 내지 7)를 통해 하이 상태로 출력된다(Vout). 전원 전압(Vcc)이 일정한 전압 이상으로 상승하면, 전압 변동 검출 회로(1)의 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 1 NMOS 트랜지스터(N1)에 의해 분배되어 제 1 출력 노드(K1)의 전위는 상승하게 된다. 상승되는 제 1 출력 노드(K1)의 전위에 의해 전압 구동 회로(2)의 제 2 내지 제 4 NMOS 트랜지스터(N2 내지 N4)는 턴온되고, 제 3 PMOS 트랜지스터(P3)를 통해 인가되는 전원 전압(Vcc)이 접지 단자(Vss)로 패스되어 제 2 출력 노드(K2)는 로우 상태를 유지하게 된다. 그러나, 제2도에 도시된 바와 같이 제 2 출력 노드(K2)의 전위는 로우 상태로 된다 하더라도 제 2 내지 제 4 NMOS 트랜지스터(N2 내지 N4)의 문턱 전압 정도의 전위, 예를들어 0.7V 정도의 전위(제2도의 A)를 유지하게 된다. 이러한 제 2 출력 노드(K2)의 전위는 제 1 인버터(4)를 통해 하이 상태로 반전된다(제2도의 B).
그런데, 전원 전압(Vcc)이 인가되는 동안 노이즈가 발생되면 캐패시터(3)를 통해 불필요한 누설 전류가 흐르게 되고, 이에 의해 제 2 출력 노드(K2)의 전위는 제2도에 도시된 바와 같이 0.7V 이상으로 상승하게 되어 결국 출력 전압(Vout)이 불안정하게 된다.
따라서, 본 발명은 전압 구동 회로의 출력단에 유기되는 구동 전압을 풀다운 트랜지스터를 사용하여 제어하도록 함으로써, 상기한 단점을 해소할 수 있는 파워업 리셋 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 일정한 전압 이상으로 상승되는 전원 전압을 검출하여 소정의 전위를 갖는 신호를 출력하기 위한 전압 변동 검출 회로와, 상기 전압 변동 검출 회로로부터 출력되는 신호에 따라 구동 전압을 출력하기 위한 전압 구동 회로와, 전원 단자와 상기 전압 구동 회로의 출력 노드 사이에 접속되어 전원 전압이 인가될 때 상기 전원 전압을 상기 전압 구동 회로의 출력 노드에 공급하기 위한 캐패시터와, 상기 전압 구동 회로의 출력 노드 및 출력 단자 사이에 직렬로 접속되는 제 1 내지 제 4 인버터로 이루어진 파워업 리셋 회로에 있어서, 상기 전압 구동 회로의 출력 전압을 제어하기 위해 상기 전압 구동 회로의 출력 노드 및 접지 단자 사이에 접속되며, 상기 제 1 인버터의 출력 전압에 따라 구동되는 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
제1도는 종래의 파워업 리셋 회로도.
제2도는 제1도를 설명하기 위해 도시한 특성 그래프도.
제3도는 본 발명에 따른 파워업 리셋 회로도.
제4도는 제3도를 설명하기 위해 도시한 특성 그래프도.
* 도면의 주요부분에 대한 부호의 설명
11 : 전압 변동 검출 회로 12 : 전압 구동 회로
13 : 캐패시터 14 내지 17 : 인버터
18 : 풀다운 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명에 따른 파워업 리셋 회로도로서 다음과 같이 구성된다.
전압 변동 검출 회로(11)는 전원 단자(Vcc) 및 제 1 출력 노드(K11) 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)와, 제 1 출력 노드(K11) 및 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N11)로 구성된다. 전압 구동 회로(12)는 전원 단자(Vcc) 및 제 2 출력 노드(K12) 사이에 접속된 제 3 PMOS 트랜지스터(P13)와, 제 2 출력 노드(K12) 및 접지 단자(Vss) 사이에 직렬로 접속되며, 제 1 출력 노드(K11)의 전압을 각각 입력으로 하는 제 2 내지 제 4 NMOS 트랜지스터(N12 내지 N14)로 구성된다. 또한, 전압 구동 회로(12)의 출력인 제 2 출력 노드(K12) 및 전원 단자(Vcc) 사이에 캐패시터(13)가 접속된다. 그리고, 제 2 출력 노드(K12) 및 출력 단자(Vout) 사이에 제 1 내지 제 4 인버터(14 내지 17)가 직렬 접속된다. 또한, 제 2 출력 노드(K12) 및 접지 단자(Vss) 사이에 제 1 인버터(14)의 출력인 제 3 출력 노드(K13)의 전위에 따라 구동되는 풀다운 트랜지스터(18)가 접속된다.
상기한 바와 같이 구성된 본 발명에 따른 파워업 리셋 회로의 구동 방법을 설명하면 다음과 같다.
전원 전압(Vcc)이 인가되면 캐패시터(13)를 통해 제 2 출력 노드(K12)로 전원 전압(Vcc)이 인가되고, 이 전압이 내지 제 4 인버터(14 내지 17)를 통해 하이 상태로 출력된다(Vout). 이때, 제 3 출력 노드(K13)의 전위는 로우 상태를 유지하기 때문에 풀다운 트랜지스터(18)는 구동되지 않는다. 전원 전압(Vcc)이 일정한 전압 이상으로 상승하면, 전압 변동 검출 회로(11)의 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)와 제 1 NMOS 트랜지스터(N11)에 의해 분배되어 제 1 출력 노드(K11)의 전위는 상승하게 된다. 상승되는 제 1 출력 노드(K11)의 전위에 의해 전압 구동 회로(12)의 제 2 내지 제 4 NMOS 트랜지스터(N12 내지 N14)는 턴온되고, 제 3 PMOS 트랜지스터(P13)를 통해 인가되는 전원 전압(Vcc)이 접지 단자(Vss)로 패스되어 제2 출력 노드(K12)는 로우 상태를 유지하게 된다. 그러나, 제4도에 도시된 바와 같이 제 2 출력 노드(K12)의 전위는 로우 상태로 된다 하더라도 제 2 내지 제 4 NMOS 트랜지스터(N12 내지 N14)의 문턱 전압 정도의 전위, 예를들어 0.7V 정도의 전위(제4도의 C)를 유지하게 된다. 이러한 제 2 출력 노드(K12)의 전위는 제 1 인버터(14)를 통해 하이 상태로 반전되어 제 3 노드(K13)의 전위는 하이 상태로 된다(제2도의 D). 하이 상태를 유지하는 제 3 노드(K13)의 전위에 의해 풀다운 트랜지스터(18)가 턴온되어 제 2 노드(K12)의 전위를 접지 단자(Vss)로 패스시켜 로우 상태를 유지하도록 한다.
이렇게 제 2 노드(K12)의 전위가 풀다운 트랜지스터(18)에 의해 제어되기 때문에 전원 전압(Vcc)이 인가되는 동안 노이즈가 발생되어 캐패시터(13)가 동작되더라도 제 2 노드(K12)의 전위는 거의 0V에 가깝게 떨어지게 되어 로우 상태의 출력 신호(Vout)를 출력하게 된다.
상술한 바와 같이 본 발명에 의하면 풀다운 트랜지스터에 의해 전압 구동 회로의 출력 노드의 전위를 제어함으로써 전원 전압이 인가되는 동안 노이즈가 발생되어 캐패시터가 구동되더라도 리셋 신호를 발생하지 않아 소자의 신뢰성을 향상시킬 수 있다.

Claims (2)

  1. 일정한 전압 이상으로 상승되는 전원 전압을 검출하여 소정의 전위를 갖는 신호를 출력하기 위한 전압 변동 검출 회로와, 상기 전압 변동 검출 회로로부터 출력되는 신호에 따라 구동 전압을 출력하기 위한 전압 구동 회로와, 전원 단자와 상기 전압 구동 회로의 출력 노드 사이에 접속되어 전원 전압이 인가될 때 상기 전원 전압을 상기 전압 구동 회로의 출력 노드에 공급하기 위한 캐패시터와, 상기 전압 구동 회로의 출력 노드 및 출력 단자 사이에 직렬로 접속되는 제 1 내지 제 4 인버터로 이루어진 파워업 리셋 회로에 있어서, 상기 전압 구동 회로의 출력 전압을 제어하기 위해 상기 전압 구동 회로의 출력 노드 및 접지 단자 사이에 접속되며, 상기 제 1 인버터의 출력 전압에 따라 구동되는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 파워업 리셋 회로.
  2. 제1항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 파워업 리셋 회로.
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* Cited by examiner, † Cited by third party
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