JPH077411A - 過電圧許容出力バッファ回路 - Google Patents

過電圧許容出力バッファ回路

Info

Publication number
JPH077411A
JPH077411A JP6032470A JP3247094A JPH077411A JP H077411 A JPH077411 A JP H077411A JP 6032470 A JP6032470 A JP 6032470A JP 3247094 A JP3247094 A JP 3247094A JP H077411 A JPH077411 A JP H077411A
Authority
JP
Japan
Prior art keywords
output
transistor
vout
rail
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6032470A
Other languages
English (en)
Other versions
JP3100824B2 (ja
Inventor
Jeffrey B Davis
ジェフリー・ビー・デイヴィス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH077411A publication Critical patent/JPH077411A/ja
Application granted granted Critical
Publication of JP3100824B2 publication Critical patent/JP3100824B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/56—Power conversion systems, e.g. maximum power point trackers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 内部高電位電源レール(VCC)より高い共通ハ゛ス上
の電圧信号からの過電圧保護を行うトライステート出力ハ゛ッファ回
路の提供。 【構成】 高電位疑似レール(PV)がPチャネル出力フ゜ルアッフ゜トランシ゛
スタ(P4)のNウェルに結合され、コンハ゜レータ回路(P5,P6)がPVを出
力(Vout)に結合する。P5,P6はVout<VCC時にPVをVCCに結
合し、Vout>VCC時にPVをVoutに結合する。P4のコントロールケ゛
ートで帰還トランシ゛スタ(P1)がPVをハ゛ッファ回路の内部ノート゛に結合
する。P1のコントロールケ゛ートはトライステートイネーフ゛ル入力(EN)に結合
され、トライステート動作モート゛でP1をターンオンしP4をオフに保つ。1
以上のNチャネルフ゜ルアッフ゜トランシ゛スタ(N1,N2)がP4のコントロールケ゛ートと
VCCの間に結合され、内部ノート゛の過電圧をVCCから分離す
る。N1,N2は、P4のターンオンしきい電圧の絶対値未満のターンオ
ンしきい電圧を有するよう選ばれる。フ゜ルタ゛ウン増強回路(P
2,P3)がPVと出力フ゜ルタ゛ウントランシ゛スタ(N6)のコントロールケ゛ートの間
に結合され、出力での低論理電位信号の駆動時にコントロール
ケ゛ートをPVの電位(VCC)にフ゜ルアッフ゜する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、共通の外部バスを駆動
する多重出力バッファ回路システムに適用可能な、新規
なトライステート出力バッファ回路に関する。本発明
は、互換性のない多重電源を備えた多重出力バッファ回
路が、共通の外部バス上で動作することを可能にする。
例えば本発明は、新規なJEDEC標準規格8-1Aの3.3Ｖ電源
で動作する出力バッファ回路についての、JEDEC標準規
格18及び20の５Ｖ電源で動作する出力バッファ回路によ
り共通バス上に印加された５ボルト信号からの、過電圧
保護をもたらすものである。本発明の保護されたトライ
ステート出力バッファ回路は特に、ノートブック、ノー
トパッド、及びＰＤＡパソコンなどの、新規な3.3Ｖ電
源規格を使用しているが５Ｖ標準規格電源を用いた周辺
機器と共に動作しなければならないものについて適用可
能である。
【０００２】
【従来の技術】1992年に、Electronic Industries Asso
ciation （EIA）のJoint Electron Device Engineering
Council （JEDEC）は、3.3Ｖの通常電源をベースとし
た新規な低電圧集積回路標準規格を認可した。この新規
な低電圧標準規格はJEDEC標準規格8-1Aとして指定さ
れ、現在では３Ｖ標準規格として一般に知られている。
公称3.3Ｖのこの新規なJEDEC標準規格8-1Aは、５Ｖ電源
を特定している在来の集積回路JEDEC標準規格18及び20
とは互換性がない。
【０００３】ＮウェルCMOS技術においては、Ｐチャネル
又はPMOSトランジスタは、接地されたＰ形基板に形成さ
れたＮウェルに形成されたP+ソース及びドレーン領域を
備えて形成される。この出力バッファ回路のPMOS出力プ
ルアップトランジスタのＮウェルは、高電位電源レール
VCCに結合される。新規な3.3Ｖ標準規格電源により給電
されている標準的な出力バッファ回路の出力に、共通の
外部バスから５Ｖの信号が印加された場合、P+ドレーン
とＮウェルの間のＰＮ接合は順方向バイアスされる。こ
れは５Ｖの共通外部バスから内部の3.3Ｖ電源レールに
対する低インピーダンス経路を作り出し、破壊的な影響
を及ぼす。従って一般には、互換性のない電源を備えた
多重のトライステート出力バッファ回路を共通バス上に
有することは許されない。
【０００４】この問題に対する１つの解決策が、「Full
Swing Power Down Buffer Circuitwith Multiple Powe
r Supply Isolation」について1993年２月10日に出願さ
れたDavid H. Larsen及びJames B. Boomerの米国特許出
願第08/016,009号に記載されている。このLarsen及びBo
omerの発明によれば、プルアップ出力トランジスタのＮ
ウェルと高電位電源レールVCCの間に結合された一次電
流経路を有する、ＰチャネルＮウェル分離スイッチトラ
ンジスタPW1が設けられる。このＮウェル分離スイッチ
トランジスタPW1は、バッファ回路中においてプルアッ
プ出力トランジスタのコントロールノードに結合された
コントロールノードを有し、出力プルアップトランジス
タと実質的に同期して、Ｎウェル分離スイッチトランジ
スタPW1の導通状態を制御する。プルアップ出力トラン
ジスタのＮウェルはそれにより、プルアップ出力トラン
ジスタが導通していない場合には、高電位電源レールVC
Cから分離される。Ｎウェル分離スイッチトランジスタP
W1は、共通出力バス上の５Ｖ信号から、共通バス上にあ
る休止中の3.3Ｖ標準規格出力バッファ回路の3.3Ｖ内部
電源レールに対する漏れ経路を回避するものである。そ
の結果、3.3Ｖと５Ｖのサブシステムの両者と出力バッ
ファ回路とが、多重出力バッファ回路システムの同じ共
通バス上に同時に存在することができる。
【０００５】別の解決策が、「Overvoltage Protection
Backgate Bias Switching Circuit」について出願され
たJoseph D. Wertらの米国特許出願により提供されてい
る。このWertらの発明によれば、3.3Ｖ／５Ｖバックゲ
ートバイアススイッチング回路又はＮウェル給電スイッ
チング回路が、出力プルアップトランジスタの出力バッ
ファ回路のＮウェルと出力との間に結合される。3.3Ｖ
の内部電源レールと出力との間には、２つのＰチャネル
又はPMOSトランジスタが直列に結合される。これら２つ
の直列に結合されたPMOSトランジスタの間にある中間ノ
ードは、出力プルアップトランジスタのＮウェルに結合
される。またＰチャネルパススルー（passthrough）ゲ
ートトランジスタが、中間ノードと出力プルアップトラ
ンジスタのゲートノードの間に結合される。この構成に
より、3.3Ｖ電源レールが出力プルアップトランジスタ
のゲートノードに印加される場合、それはＮウェルにも
印加されるようになる。同様に、共通バス上の５Ｖ信号
が出力プルアップトランジスタのゲートノードに対する
経路を有する場合、その５Ｖ信号はまたＮウェルにも印
加される。出力プルアップトランジスタのＮウェルに印
加される電源をドレーンノードの信号に整合させるとい
うこの有効なスイッチングにより、５Ｖの共通バスと3.
3Ｖの内部電源レールとの間の破壊的な漏れ経路は回避
される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、互換
性のない多重電源を備えた多重出力バッファ回路システ
ムにおける過電圧保護について、これらの解決策により
提供された回路を改良することである。
【０００７】本発明の別の課題は、過電圧保護が改善さ
れ、また3.3Ｖ標準規格電源レールの如き低電圧内部電
源レールを出力バッファ回路の内部ノード上の５Ｖ信号
の如き過電圧信号から分離する能力が改善された、新規
な過電圧許容トライステート出力バッファ回路を提供す
ることである。
【０００８】本発明のさらなる課題は、PMOS出力プルア
ップトランジスタのターンオフとNMOS出力プルダウント
ランジスタのターンオンを改善するためのプルアップ増
強回路を備えた、過電圧許容トライステート出力バッフ
ァ回路を提供することである。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明は、Ｐチャネル出力プルアップトランジス
タのＮウェルに結合された高電位疑似レールを提供す
る。コンパレータ回路が、この疑似レールを出力に結合
する。このコンパレータ回路は、出力における電圧レベ
ルが高電位電源レールの電圧レベルよりも低い（Vout＜
VCC）場合に、疑似レールを高電位電源レールに結合す
るよう構成されたパスゲートを含む。このパスゲートは
また、出力における電圧レベルが高電位電源レールの電
圧レベルよりも高い（Vout＞VCC）場合に、疑似レール
を出力に結合する。
【００１０】出力プルアップトランジスタのコントロー
ルゲートノードにおいては、帰還トランジスタが疑似レ
ールをトライステートバッファ回路の内部ノードに結合
する。この帰還トランジスタはトライステートイネーブ
ル入力に結合されたコントロールゲートノードを有し、
トライステート動作モードに際して帰還トランジスタを
ターンオンし、出力プルアップトランジスタをオフ状態
に保つ。
【００１１】本発明によれば、少なくとも１つのＮチャ
ネルプルアップトランジスタが、出力プルアップトラン
ジスタのコントロールゲートノードと高電位電源レール
の間に結合されており、内部ノードの過電圧信号を高電
位電源レールから分離する。第１のＮチャネルプルアッ
プトランジスタが、入力に結合されたコントロールゲー
トノードを有する。Ｎチャネルプルアップトランジスタ
は、Ｐチャネル出力プルアップトランジスタのターンオ
ンしきい電圧VTPの絶対値よりも低い、比較的小さなタ
ーンオンしきい電圧VTNを有するように選択される。即
ちVTN＜｜VTP｜である。Ｎチャネルトランジスタのこの
ような選択は、出力において低電位信号を駆動する場合
に出力プルアップトランジスタのターンオフを向上させ
る。
【００１２】本発明の新規なトライステート出力バッフ
ァ回路はまた、疑似レールと出力プルダウントランジス
タのコントロールゲートノードの間に結合されたプルダ
ウン増強回路を含む。このプルダウン増強回路は、出力
において低論理電位信号を駆動する場合に、コントロー
ルゲートノードを疑似レールの電位へとプルアップす
る。
【００１３】好ましい実施例によれば、高電位電源レー
ルと出力プルアップトランジスタのコントロールゲート
ノードの間に結合された第１のＮチャネルプルアップト
ランジスタは、トライステート出力バッファ回路の入力
に結合されたコントロールゲートノードを有する。第２
のＮチャネルプルアップトランジスタは、相補的トライ
ステートイネーブル入力に結合されたコントロールゲー
トノードを有する。第３のＮチャネルトランジスタは、
インバータ段において帰還トランジスタに結合される。
このインバータ段は、トライステートイネーブル入力に
結合された入力と、出力プルアップトランジスタのコン
トロールゲートノードに結合された出力とを有し、トラ
イステート動作モードを実現させる。重要なことは、第
３のＮチャネルトランジスタのソースが出力プルダウン
トランジスタのコントロールゲートノードに結合され、
このコントロールゲートノードにおける過電圧信号を高
電位電源レールから分離するということである。これら
３つのＮチャネルトランジスタは全て、PMOS出力プルア
ップトランジスタのターンオン電圧しきい値VTPの絶対
値よりも小さなターンオン電圧しきい値VTNを有するよ
うに選択される。VTN＜｜VTP｜である低VTNデバイスの
グループを生成するためのプロセスに際して、付加的な
しきい値調節ステップを用いることにより、回路中の色
々なところで用いられているNMOSトランジスタのどのデ
バイスパラメータも変化させることなしに、VTNをさら
に減少させることができる。
【００１４】好ましい実施例においては、コンパレータ
回路は、高電位電源レールに結合されたコントロールゲ
ートノードを有し、出力と疑似レールとの間に結合され
た第１のＰチャネルパスゲートを含む。この第１のパス
ゲートは、出力における電圧レベルが高電位電源レール
の電圧レベルよりも大きい場合に（Vout＞VCC）、出力
の電圧レベルを疑似レールへと通過させる。第２のＰチ
ャネルパスゲートは高電位電源レールと疑似レールとの
間に結合され、出力に結合されたコントロールゲートノ
ードを有する。この第２のパスゲートは、出力における
電圧レベルが高電位電源レールの電圧レベルよりも小さ
い場合に（Vout＜VCC）、高電位電源レールの電圧レベ
ルを疑似レールへと通過させる。好ましい実施例では、
第１及び第２のＰチャネルパスゲートは、出力に結合さ
れたＮウェル又はバックゲートを有する。
【００１５】本発明の他の課題、特徴及び利点は、以下
の詳細な説明と添付図面から明らかなものである。
【００１６】
【実施例】本発明による過電圧保護を備えたトライステ
ート出力バッファ回路10が図１に示されている。高論理
及び低論理電位レベルのデータ信号は入力Vinに印加さ
れ、出力Voutにおいて出力信号を駆動する。出力Vout
は、他のトライステートバッファ回路と共に、共通の外
部バスに結合されている。入力信号は、プルアッププレ
ドライバインバータ段I1を介してプルアップ回路経路
へ、またプルダウンプレドライバ反転トランジスタN4を
介してプルダウン回路経路へと分割される。PMOS出力プ
ルアップトランジスタP4が、内部高電位電源レールVCC
と出力Voutとの間に結合され、通常の２状態動作モード
に際して出力Voutへと3.3Ｖの標準規格電源VCCから電流
をソースするようになっている。またNMOS出力プルダウ
ントランジスタN6が出力Voutと低電位電源レールGNDの
間に結合され、通常の２状態動作モードに際して出力か
ら電流をシンクするようになっている。
【００１７】この出力バッファ回路はまた、相補的なト
ライステートイネーブル入力EN及びENBを備えた、トラ
イステートイネーブル回路を取り入れている。相補的な
トライステートイネーブル入力EN及びENBは、トライス
テート実現用のトランジスタN2, N3及びN5に結合され、
出力Voutにおいて高インピーダンスの第３状態を実現す
るようになっている。相補的なトライステートイネーブ
ル信号入力EN及びENBはまた、２つの付加的なPMOSトラ
ンジスタP1, P3に結合されており、これらは後述する他
の新規な回路機能を実行する。
【００１８】トライステート出力バッファ回路10には、
Ｐチャネル出力プルアップトランジスタP4のＮウェルに
結合された高電位疑似レールPVが備えられている。コン
パレータ回路P5, P6が、疑似レールPVと出力Voutの間に
結合されている。このコンパレータ回路は、疑似レール
PVと出力Voutの間に結合された第１のPMOSトランジスタ
パスゲートP6を含む。パスゲートP6のゲートノードは、
3.3Ｖの内部高電位電源レールVCCに結合されている。従
って、VCCよりも大きな、即ち約3.3Ｖ±0.3Ｖよりも大
きな電圧レベルを有する電圧信号、例えば５Ｖ標準規格
トライステート出力バッファ回路により駆動された共通
外部バス上の５Ｖ信号が出力Voutに現れると、パスゲー
トP6は導通状態となり、そのドレーン電圧レベルを疑似
レールPVに印加する。かくしてVout＞VCCについて、PV
＝Voutである。第２のPMOSトランジスタパスゲートP5
は、疑似レールPVと内部高電位電源レールVCCの間に結
合されている。パスゲートP5のゲートノードは、出力Vo
utに結合されている。従って、出力VoutにおけるVCCよ
りも小さな電圧レベルを有する電圧信号については、パ
スゲートP6はオフ状態に保たれ、その一方でパスゲート
P5は導通状態となる。パスゲートP5は公称3.3Ｖで実際
の範囲が約3.3Ｖ±0.3Ｖの内部高電位電源レールの電圧
レベルを、疑似レールPVに印加する。かくしてVout＜VC
Cについて、PV＝VCCである。Vout＝VCCについては、疑
似レールPVは高インピーダンスＺの状態である。
【００１９】図１に示されているように、Ｐチャネルパ
スゲートトランジスタP5及びP6のＮウェル又はバックゲ
ートは、両方とも疑似レールPVに接続されている。従っ
てＮウェルの電圧はソース電圧と一致し、出力Voutにお
ける過電圧信号から内部の高電位電源レールVCCへの漏
れ電流経路が順方向バイアスされるのを防止する。
【００２０】５Ｖ信号の如き過電圧信号が出力Voutに現
れると、その５Ｖ信号はＰチャネル出力プルアップトラ
ンジスタP4のドレーンにも現れる。本発明の構成を取ら
ない場合には、トランジスタP4のドレーンにおいて、従
来の回路では内部高電位電源レールVCCへと充電される
Ｎウェルへと順方向バイアスされた接合を介して、漏れ
電流経路が得られてしまう。しかしながらコンパレータ
回路があるために、５Ｖ信号は、図１に示すように新規
な出力バッファ回路10において出力プルアップトランジ
スタP4のＮウェルに結合された疑似レールPVにも印加さ
れる。ＰチャネルプルアップトランジスタP4のドレーン
ノードとＮウェル又はバックゲートに印加される電圧の
整合により、如何なる順方向バイアスダイオード接合に
よる漏れ電流経路も排除され、それによって3.3Ｖの内
部電源レールVCCは出力Voutの５Ｖ過電圧信号から分離
される。
【００２１】疑似レールPVはまた、出力バッファ回路の
内部ノード、即ち出力プルアップトランジスタP4のコン
トロールゲートノードへと、PMOS帰還トランジスタP1を
介して結合されている。帰還トランジスタP1のコントロ
ールゲートノードは、トライステートイネーブル入力EN
に結合されている。出力Voutにおける５Ｖ信号がコンパ
レータ回路のパスゲートP6によって疑似レールPVに印加
されると、帰還トランジスタP1はこの高電位レベルの５
Ｖ信号をPMOS出力プルアップトランジスタP4のゲートノ
ードに印加してこれをオフ状態に保つ。出力Voutが高イ
ンピーダンスの第３状態であるトライステート動作モー
ドに際しては、トライステートイネーブル信号入力ENは
低レベルであり、その一方で相補的トライステートイネ
ーブル信号入力ENBは高レベルである。この場合、トラ
ンジスタP1及びN3により形成されるインバータゲート
は、出力プルアップトランジスタP4をオフ状態に保つ。
同時に、トライステートトランジスタN5は放電し、出力
プルダウントランジスタN6をオフ状態に保つ。
【００２２】５Ｖの過電圧信号は出力プルアップトラン
ジスタP4のコントロールゲートノードに現れる可能性が
あるため、このゲートノード用のプルアップトランジス
タが、在来のＰチャネルプルアップトランジスタではな
く、ＮチャネルトランジスタN1及びN2により提供されて
いる。ＮチャネルプルアップトランジスタN1は、内部電
源レールVCCが、トランジスタP4のゲートに印加される
５Ｖ信号によってVCCを越えて充電されることを防止す
る。同様にトライステートプルアップトランジスタN2
は、内部電源レールVCCを内部ノードにおける過電圧信
号から分離するためのＮチャネルトランジスタである。
【００２３】従来のＮチャネルプルアップトランジスタ
についての困難性は、それらが出力トランジスタP4のゲ
ートノードを、トランジスタP4のターンオンしきい電圧
VTPよりも大きな電圧レベルまで充電しない恐れがある
点にあった。そこでＮチャネルプルアップトランジスタ
N1及びN2は、出力プルアップトランジスタP4のターンオ
ンしきい電圧VTPの絶対値よりも小さな、比較的小さな
ターンオン電圧しきい値VTNを有するＮチャネルプルア
ップトランジスタN1, N2を生ずるCMOS製造プロセスにお
いて製造される。この条件VTN＜｜VTP｜はまた、Ｎチャ
ネルプルアップトランジスタN1, N2についてしきい電圧
の低いトランジスタを生成するための付加的なしきい値
調節ステップを用いることによっても満足することがで
きる。何れの場合でも、VTNは従来の0.85Ｖから、例え
ば0.5-0.6Ｖへと減少させることができる。この条件
は、出力プルアップトランジスタP4のプルアップ及びタ
ーンオフを向上させる。
【００２４】同様に、トライステートイネーブル入力EN
が高レベルであり相補的なトライステートイネーブル入
力ENBが低レベルである、通常の２状態動作モードにお
けるトランジスタN3は、プルダウントランジスタN6の質
の劣るプルアップをもたらすだけである。トランジスタ
N6のコントロールゲートノードにおける電圧のプルアッ
プに対する制限は、出力Voutからの電流の迅速なシンキ
ング及び放電に関して、出力プルダウントランジスタN6
のターンオンを制限する。この問題は、第３のＮチャネ
ルトランジスタN3がやはり比較的低いターンオン電圧し
きい値VTNを有するように選択を行うことにより、或い
はトライステートトランジスタN3がしきい値の低い型式
のＮチャネルトランジスタであるように選択を行うこと
によって軽減される。このしきい値の低い型式のＮチャ
ネルトランジスタの記号は、トランジスタ記号中に余分
の線を加えることによって、NMOSトランジスタN1, N2及
びN3について示されている。
【００２５】通常の２状態モード動作に際して出力プル
ダウントランジスタN6のターンオンをさらに補うため
に、出力プルダウントランジスタプルアップ増強回路12
が、疑似レールPVと出力プルダウントランジスタN6のコ
ントロールゲートノードの間に結合されている。このコ
ントロールゲートノードの電圧を高電位電源レールの電
圧レベルに回復させるためのプルアップ増強回路12は、
疑似レールPVとコントロールゲートノードの間に直列に
結合された２つのPMOSトランジスタP2及びP3によって達
成される。PMOSトランジスタP2のゲートノードは出力Vo
utに結合され、その一方でPMOSトランジスタP3のゲート
ノードは相補的トライステートイネーブル入力ENBに結
合されている。ENBが低レベルであり低論理電位信号を
出力Voutに駆動している通常の２状態モード動作に際し
ては、増強回路のトランジスタP2及びP3は両方とも導通
状態であり、出力プルダウントランジスタN6のゲートノ
ードを、VCCに等しい疑似レールPVの電圧レベルへとプ
ルアップしている。プルアップ増強回路のトランジスタ
P2及びP3のＮウェルは、疑似レールPVに結び付けること
ができる。プルアップ増強回路12は任意選択の回路であ
り、出力バッファ回路から省略することができる。
【００２６】トライステートトランジスタN3はまた分離
機能をも営み、出力プルダウントランジスタのゲートノ
ードにおける過電圧信号をトライステート出力トランジ
スタの他の内部ノード、特に重要なものとして内部高電
位電源レールから分離することが注目される。通常の２
状態動作モードに際して、出力Voutに高電位信号を駆動
する場合には、プルダウントランジスタN4及びN5は出力
プルダウントランジスタN6をオフ状態に保持し、トライ
ステートトランジスタN3を介して出力プルアップトラン
ジスタP4をターンオンする。
【００２７】以上においては本発明は特定の例示的な実
施例に関して記述したが、特許請求の範囲内の全ての設
計変更及び均等物が包含されることが意図されている。
【００２８】
【発明の効果】以上のように本発明によれば、互換性の
ない多重電源を備えた多重出力バッファ回路システムに
おける過電圧保護について、さらなる改良がもたらされ
る。特に、3.3Ｖ標準規格電源レールの如き低電圧内部
電源レールを出力バッファ回路の内部ノード上の５Ｖ信
号の如き過電圧信号から分離する能力が改善され、また
PMOS出力プルアップトランジスタのターンオフとNMOS出
力プルダウントランジスタのターンオンを改善するため
のプルアップ増強回路を備えた、新規な過電圧許容トラ
イステート出力バッファ回路が提供される。
【図面の簡単な説明】
【図１】本発明による過電圧保護を備えた新規なトライ
ステート出力バッファ回路の概略的な回路図である。
【符号の説明】
10 トライステート出力バッファ回路 12 プルアップ増強回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｅ 8842−5Ｊ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 高論理及び低論理電位の入力信号を受信
    するデータ入力（Vin）と、出力（Vout）と高電位電源
    レール（VCC）の間に結合されたＰチャネルＮウェル出
    力プルアップトランジスタ（P4）と、前記出力（Vout）
    と低電位電源レール（GND）の間に結合された出力プル
    ダウントランジスタ（N6）とを有し、共通バス上に出力
    信号を駆動するトライステート出力バッファ回路であっ
    て、前記出力（Vout）においてトライステート動作モー
    ドを実現するためのトライステートイネーブル入力（E
    N, ENB）を有し、前記出力（Vout）における前記高電位
    電源レール（VCC）の電圧レベルよりも大きな過電圧を
    許容する改良が施されたトライステート出力バッファ回
    路において、 前記Ｐチャネル出力プルアップトランジスタ（P4）のＮ
    ウェルに結合された高電位疑似レール（PV）と、 前記出力（Vout）における電圧レベルが前記高電位電源
    レールの電圧レベルよりも小さい場合に（Vout＜VCC）
    前記疑似レール（PV）を前記高電位電源レール（VCC）
    に結合し、前記出力（Vout）における電圧レベルが前記
    高電位電源レールの電圧レベルよりも大きい場合に（Vo
    ut＞VCC）前記疑似レール（PV）を前記出力（Vout）に
    結合するよう構成されたパスゲート（P5, P6）からな
    り、前記疑似レール（PV）を前記出力（Vout）に結合す
    るコンパレータ回路（P5, P6）と、 前記疑似レール（PV）を前記出力プルアップトランジス
    タ（P4）のコントロールゲートノードにおいてトライス
    テート出力バッファ回路の内部ノードに結合し、トライ
    ステート動作モードに際して帰還トランジスタ（P1）を
    ターンオンし前記出力プルアップトランジスタ（P4）を
    オフ状態に保持すべくトライステートイネーブル入力
    （EN）に結合されたコントロールゲートノードを有する
    帰還トランジスタ（P1）と、 前記出力プルアップトランジスタ（P4）のコントロール
    ゲートノードと前記高電位電源レール（VCC）の間に結
    合され、前記内部ノードにおける過電圧を前記高電位電
    源レール（VCC）から分離する少なくとも１つのＮチャ
    ネルプルアップトランジスタ（N1, N2）であって、前記
    入力（Vin）に結合されたコントロールゲートノードを
    有し、前記出力（Vout）において低電位信号を駆動する
    場合に前記出力プルアップトランジスタ（P4）のターン
    オフを向上すべく前記Ｐチャネル出力プルアップトラン
    ジスタ（P4）のターンオン電圧しきい値（VTP）の絶対
    値よりも小さな比較的低いターンオン電圧しきい値（VT
    N）を有する（VTN＜｜VTP｜）よう選択されたＮチャネ
    ルプルアップトランジスタ（N1）とからなる、トライス
    テート出力バッファ回路。
  2. 【請求項２】 前記疑似レール（PV）と前記出力プルダ
    ウントランジスタ（N6）のコントロールゲートノードの
    間に結合され、前記出力（Vout）において低論理電位信
    号を駆動する場合に前記コントロールゲートノードを前
    記疑似レール（PV）の電位（VCC）へとプルアップする
    プルダウン増強回路（P2, P3）を含む、請求項１のトラ
    イステート出力バッファ回路。
  3. 【請求項３】 前記少なくとも１つのＮチャネルプルア
    ップトランジスタ（N1, N2）がデプレッション形Ｎチャ
    ネルトランジスタである、請求項１のトライステート出
    力バッファ回路。
  4. 【請求項４】 第１及び第２のＮチャネルプルアップト
    ランジスタ（N1, N2）を含み、前記第１のＮチャネルプ
    ルアップトランジスタ（N1）が前記入力（Vin）に結合
    されたコントロールゲートノードを有し、前記第２のＮ
    チャネルプルアップトランジスタ（N2）が相補的トライ
    ステートイネーブル入力（ENB）に結合されたコントロ
    ールゲートノードを有する、請求項１のトライステート
    出力バッファ回路。
  5. 【請求項５】 インバータ段（P1, N3）において帰還ト
    ランジスタ（P1）に結合された第３のＮチャネルトラン
    ジスタ（N3）を含み、前記インバータ段（P1,N3）が前
    記トライステートイネーブル入力（EN）に結合された入
    力と前記出力プルアップトランジスタ（P4）のコントロ
    ールゲートノードに結合された出力を有してトライステ
    ートモードを実現し、前記第３のＮチャネルトランジス
    タ（N3）が前記出力プルダウントランジスタ（N6）のコ
    ントロールゲートノードに結合されたソースノードを有
    して前記コントロールゲートノードにおける過電圧信号
    を前記高電位電源レール（VCC）から分離する、請求項
    ４のトライステート出力バッファ回路。
  6. 【請求項６】 前記第１及び第２のＮチャネルプルアッ
    プトランジスタ（N1,N2）並びに前記第３のＮチャネル
    トランジスタ（N3）が比較的低いターンオンしきい値を
    有するトランジスタである、請求項５のトライステート
    出力バッファ回路。
  7. 【請求項７】 前記コンパレータ回路（P5, P6）が、前
    記疑似レール（PV）と前記出力（Vout）の間に結合され
    ると共に前記高電位電源レール（VCC）に結合されたコ
    ントロールゲートノードを有する第１のＰチャネルパス
    ゲート（P6）を含み、前記出力（Vout）における電圧レ
    ベルが前記高電位電源レール（VCC）の電圧レベルより
    も高い（Vout＞VCC）場合に前記出力（Vout）における
    電圧レベルを前記疑似レール（PV）へと通過させる、請
    求項１のトライステート出力バッファ回路。
  8. 【請求項８】 前記コンパレータ回路（P5, P6）が、前
    記高電位電源レール（VCC）と前記疑似レール（PV）の
    間に結合されると共に前記出力（Vout）に結合されたコ
    ントロールゲートノードを有する第２のＰチャネルパス
    ゲート（P5）を含み、前記出力（Vout）における電圧レ
    ベルが前記高電位電源レール（VCC）の電圧レベルより
    も低い（Vout＜VCC）場合に前記高電位電源レール（VC
    C）における電圧レベルを前記疑似レール（PV）へと通
    過させる、請求項７のトライステート出力バッファ回
    路。
  9. 【請求項９】 前記第１及び第２のＰチャネルパスゲー
    ト（P5, P6）が、前記疑似レール（PV）のノードに結合
    されたＮウェルを有する、請求項８のトライステート出
    力バッファ回路。
  10. 【請求項１０】 前記プルダウン増強回路（P2, P3）
    が、前記疑似レール（PV）と前記出力プルダウントラン
    ジスタ（N6）のコントロールゲートノードの間に直列に
    結合された第１及び第２のＰチャネルトランジスタ（P
    2, P3）を含み、前記第１のＰチャネルトランジスタ（P
    2）が前記出力（Vout）に結合されたコントロールゲー
    トノードを有し、前記第２のＰチャネルトランジスタ
    （P3）が相補的トライステートイネーブル入力（ENB）
    に結合されたコントロールゲートノードを有する、請求
    項２のトライステート出力バッファ回路。
  11. 【請求項１１】 前記高電位電源レール（VCC）の電圧
    レベルがJEDEC標準規格8-1Aの3.3Ｖ電源からなり、５Ｖ
    標準規格電源の出力バッファ回路が前記共通バスに結合
    されている、請求項１のトライステート出力バッファ回
    路。
  12. 【請求項１２】 前記高電位電源レール（VCC）の電圧
    レベルがJEDEC標準規格8-1Aの3.3Ｖ電源からなり、前記
    コンパレータ回路（P5, P6）がVout＜3.3Ｖ±0.3の場合
    に約3.3Ｖ±0.3Ｖを前記疑似レール（PV）に通過させ、
    Vout＞3.3Ｖ±0.3の場合に前記出力電圧（Vout）を前記
    疑似レール（PV）に通過させるよう構成された、請求項
    ７のトライステート出力バッファ回路。
  13. 【請求項１３】 ５Ｖ標準規格電源の出力バッファ回路
    が前記共通バスに結合されている、請求項12のトライス
    テート出力バッファ回路。
  14. 【請求項１４】 高論理及び低論理電位の入力信号を受
    信するデータ入力（Vin）と、出力（Vout）と高電位電
    源レール（VCC）の間に結合されたＰチャネルＮウェル
    出力プルアップトランジスタ（P4）と、前記出力（Vou
    t）と低電位電源レール（GND）の間に結合された出力プ
    ルダウントランジスタ（N6）とを有し、共通バス上に出
    力信号を駆動するトライステート出力バッファ回路であ
    って、前記出力（Vout）においてトライステート動作モ
    ードを実現するためのトライステートイネーブル入力
    （EN, ENB）を有し、前記出力（Vout）における前記高
    電位電源レール（VCC）の電圧レベルよりも大きな過電
    圧を許容する改良が施されたトライステート出力バッフ
    ァ回路において、 前記Ｐチャネル出力プルアップトランジスタ（P4）のＮ
    ウェルに結合された高電位疑似レール（PV）と、 前記出力（Vout）における電圧レベルが前記高電位電源
    レールの電圧レベルよりも小さい場合に（Vout＜VCC）
    前記疑似レール（PV）を前記高電位電源レール（VCC）
    に結合し、前記出力（Vout）における電圧レベルが前記
    高電位電源レールの電圧レベルよりも大きい場合に（Vo
    ut＞VCC）前記疑似レール（PV）を前記出力（Vout）に
    結合するよう構成されたパスゲート（P5, P6）からな
    り、前記疑似レール（PV）を前記出力（Vout）に結合す
    るコンパレータ回路（P5, P6）と、 前記疑似レール（PV）を前記出力プルアップトランジス
    タ（P4）のコントロールゲートノードにおいてトライス
    テート出力バッファ回路の内部ノードに結合し、トライ
    ステート動作モードに際して帰還トランジスタ（P1）を
    ターンオンし前記出力プルアップトランジスタ（P4）を
    オフ状態に保持すべくトライステートイネーブル入力
    （EN）に結合されたコントロールゲートノードを有する
    帰還トランジスタ（P1）と、 前記出力プルアップトランジスタ（P4）のコントロール
    ゲートノードと前記高電位電源レール（VCC）の間に結
    合され、前記内部ノードにおける過電圧信号を前記高電
    位電源レール（VCC）から分離する第１及び第２のＮチ
    ャネルプルアップトランジスタ（N1, N2）であって、前
    記第１のＮチャネルプルアップトランジスタ（N1）が前
    記入力（Vin）に結合されたコントロールゲートノード
    を有し、前記第２のＮチャネルプルアップトランジスタ
    （N2）が前記相補的トライステートイネーブル入力（EN
    B）に結合されたコントロールゲートノードを有し、前
    記出力（Vout）において低電位信号を駆動する場合に前
    記出力プルアップトランジスタ（P4）のターンオフを向
    上すべく前記Ｐチャネル出力プルアップトランジスタ
    （P4）のターンオン電圧しきい値（VTP）の絶対値より
    も小さな比較的低いターンオン電圧しきい値（VTN）を
    有する（VTN＜｜VTP｜）よう選択された第１及び第２の
    Ｎチャネルプルアップトランジスタ（N1, N2）と、及び
    前記疑似レール（PV）と前記出力プルダウントランジス
    タ（N6）のコントロールゲートノードの間に結合され、
    前記出力（Vout）において低論理電位信号を駆動する場
    合に前記コントロールゲートノードを前記疑似レール
    （PV）の電位（VCC）へとプルアップするプルダウン増
    強回路（P2, P3）とからなる、トライステート出力バッ
    ファ回路。
  15. 【請求項１５】 前記第１及び第２のＮチャネルプルア
    ップトランジスタ（N1, N2）が、比較的低いターンオン
    しきい値を有するＮチャネルトランジスタである、請求
    項14のトライステート出力バッファ回路。
  16. 【請求項１６】 インバータ段（P1, N3）において帰還
    トランジスタ（P1）に結合された第３のＮチャネルトラ
    ンジスタ（N3）を含み、前記インバータ段（P1, N3）が
    前記トライステートイネーブル入力（EN）に結合された
    入力と前記出力プルアップトランジスタ（P4）のコント
    ロールゲートノードに結合された出力を有してトライス
    テートモードを実現し、前記第３のＮチャネルトランジ
    スタ（Ｎ３）が前記出力プルダウントランジスタ（Ｎ
    ６）のコントロールゲートノードに結合されたソースノ
    ードを有して前記コントロールゲートノードにおける過
    電圧信号を前記高電位電源レール（VCC）から分離す
    る、請求項15のトライステート出力バッファ回路。
  17. 【請求項１７】 前記コンパレータ回路（P5, P6）が、
    前記疑似レール（PV）と前記出力（Vout）の間に結合さ
    れると共に前記高電位電源レール（VCC）に結合された
    コントロールゲートノードを有する第１のＰチャネルパ
    スゲート（P6）を含み、前記出力（Vout）における電圧
    レベルが前記高電位電源レール（VCC）の電圧レベルよ
    りも高い（Vout＞VCC）場合に前記出力（Vout）におけ
    る電圧レベルを前記疑似レール（PV）へと通過させる、
    請求項14のトライステート出力バッファ回路。
  18. 【請求項１８】 前記コンパレータ回路（P5, P6）が、
    前記高電位電源レール（VCC）と前記疑似レール（PV）
    の間に結合されると共に前記出力（Vout）に結合された
    コントロールゲートノードを有する第２のＰチャネルパ
    スゲート（P5）を含み、前記出力（Vout）における電圧
    レベルが前記高電位電源レール（VCC）の電圧レベルよ
    りも低い（Vout＜VCC）場合に前記高電位電源レール（V
    CC）における電圧レベルを前記疑似レール（PV）へと通
    過させる、請求項17のトライステート出力バッファ回
    路。
  19. 【請求項１９】 前記第１及び第２のＰチャネルパスゲ
    ート（P5, P6）が、前記疑似レール（PV）のノードに結
    合されたＮウェルを有する、請求項18のトライステート
    出力バッファ回路。
  20. 【請求項２０】 前記プルダウン増強回路（P2, P3）
    が、前記疑似レール（PV）と前記出力プルダウントラン
    ジスタ（N6）のコントロールゲートノードの間に直列に
    結合された第１及び第２のＰチャネルトランジスタ（P
    2, P3）を含み、前記第１のＰチャネルトランジスタ（P
    2）が前記出力（Vout）に結合されたコントロールゲー
    トノードを有し、前記第２のＰチャネルトランジスタ
    （P3）が相補的トライステートイネーブル入力（ENB）
    に結合されたコントロールゲートノードを有する、請求
    項14のトライステート出力バッファ回路。
JP06032470A 1993-03-02 1994-03-02 過電圧許容出力バッファ回路 Expired - Fee Related JP3100824B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/024,942 US5381061A (en) 1993-03-02 1993-03-02 Overvoltage tolerant output buffer circuit
US024942 1993-03-02

Publications (2)

Publication Number Publication Date
JPH077411A true JPH077411A (ja) 1995-01-10
JP3100824B2 JP3100824B2 (ja) 2000-10-23

Family

ID=21823162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06032470A Expired - Fee Related JP3100824B2 (ja) 1993-03-02 1994-03-02 過電圧許容出力バッファ回路

Country Status (5)

Country Link
US (1) US5381061A (ja)
EP (1) EP0614279B1 (ja)
JP (1) JP3100824B2 (ja)
KR (1) KR100294254B1 (ja)
DE (1) DE69412667T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088715A (ja) * 1994-04-18 1996-01-12 Hyundai Electron Ind Co Ltd データ出力バッファ
JP2001042980A (ja) * 1999-06-01 2001-02-16 Fairchild Semiconductor Corp 過電圧耐性を備えたバス・ホールド回路
CN1293703C (zh) * 2003-11-05 2007-01-03 中芯国际集成电路制造(上海)有限公司 用于高电压输入的上拉晶体管的栅极控制电路
CN100452654C (zh) * 2003-11-05 2009-01-14 中芯国际集成电路制造(上海)有限公司 用于高电压输入的上拉晶体管的栅极控制电路
JP2011512781A (ja) * 2008-02-15 2011-04-21 アナログ・デバイシズ・インコーポレーテッド 過電圧保護付き出力ドライバ

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
US5455732A (en) * 1993-09-15 1995-10-03 National Semiconductor Corporation Buffer protection against output-node voltage excursions
JP3160449B2 (ja) * 1993-12-02 2001-04-25 株式会社東芝 トランジスタ回路
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
US5444397A (en) * 1994-10-05 1995-08-22 Pericom Semiconductor Corp. All-CMOS high-impedance output buffer for a bus driven by multiple power-supply voltages
KR0124141B1 (ko) * 1994-12-29 1998-10-01 김광호 반도체 메모리장치의 데이타 출력 버퍼회로
US5570043A (en) * 1995-01-31 1996-10-29 Cypress Semiconductor Corporation Overvoltage tolerant intergrated circuit output buffer
US6040711A (en) * 1995-03-31 2000-03-21 Sgs-Thomson Microelectronics S.R.L. CMOS output buffer having a switchable bulk line
JP3441238B2 (ja) * 1995-06-02 2003-08-25 株式会社東芝 出力回路
JP3865408B2 (ja) * 1995-12-01 2007-01-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バス導線及びバスインタフェース回路を具えている回路
EP0782269B1 (en) * 1995-12-26 2002-06-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JP3340906B2 (ja) * 1996-03-13 2002-11-05 株式会社 沖マイクロデザイン 出力回路
US6104229A (en) 1996-05-02 2000-08-15 Integrated Device Technology, Inc. High voltage tolerable input buffer and method for operating same
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
US5894241A (en) * 1996-09-30 1999-04-13 Cypress Semiconductor Corp. Bootstrap augmentation circuit and method
US5828262A (en) * 1996-09-30 1998-10-27 Cypress Semiconductor Corp. Ultra low power pumped n-channel output buffer with self-bootstrap
KR100242987B1 (ko) * 1996-11-27 2000-02-01 김영환 5v 톨러런트 입출력 회로
JP3266527B2 (ja) * 1996-12-10 2002-03-18 富士通株式会社 出力ドライバ回路及び半導体装置
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
JPH10209854A (ja) * 1997-01-23 1998-08-07 Mitsubishi Electric Corp ボディ電圧制御型半導体集積回路
JP3400294B2 (ja) * 1997-04-25 2003-04-28 富士通株式会社 プル・アップ回路及び半導体装置
US5969541A (en) * 1997-05-19 1999-10-19 Stmicroelectronics, Inc. Current inhibiting I/O buffer having a 5 volt tolerant input and method of inhibiting current
US5952875A (en) * 1997-09-09 1999-09-14 Motorola Inc. Circuit with hot electron protection and method
US6049242A (en) * 1997-10-14 2000-04-11 Cypress Semiconductor Corp. Voltage reference source for an overvoltage-tolerant bus interface
US6225819B1 (en) 1998-03-17 2001-05-01 Cypress Semiconductor Corp. Transmission line impedance matching output buffer
US6313661B1 (en) 2000-03-31 2001-11-06 Intel Corporation High voltage tolerant I/O buffer
US6496054B1 (en) 2000-05-13 2002-12-17 Cypress Semiconductor Corp. Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process
US6628489B1 (en) * 2000-05-31 2003-09-30 Integration Associates Inc. Battery and current reversal protect circuit
US6580291B1 (en) 2000-12-18 2003-06-17 Cypress Semiconductor Corp. High voltage output buffer using low voltage transistors
US6384621B1 (en) 2001-02-22 2002-05-07 Cypress Semiconductor Corp. Programmable transmission line impedance matching circuit
US6731486B2 (en) 2001-12-19 2004-05-04 Fairchild Semiconductor Corporation Output-powered over-voltage protection circuit
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US8018268B1 (en) 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US8400193B2 (en) * 2011-03-21 2013-03-19 Nxp B.V. Backdrive protection circuit
CN103427774B (zh) * 2012-05-24 2017-02-01 意法半导体研发(深圳)有限公司 具有增强的电流吸收能力的运算跨导放大器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61164249A (ja) * 1985-01-16 1986-07-24 Fujitsu Ltd 半導体装置
US4670668A (en) * 1985-05-09 1987-06-02 Advanced Micro Devices, Inc. Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US4670861A (en) * 1985-06-21 1987-06-02 Advanced Micro Devices, Inc. CMOS N-well bias generator and gating system
US4906056A (en) * 1987-04-14 1990-03-06 Mitsubishi Denki Kabushiki Kaisha High speed booster circuit
US5060044A (en) * 1987-05-28 1991-10-22 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5004936A (en) * 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit
US5117129A (en) * 1990-10-16 1992-05-26 International Business Machines Corporation Cmos off chip driver for fault tolerant cold sparing
US5144165A (en) * 1990-12-14 1992-09-01 International Business Machines Corporation CMOS off-chip driver circuits
US5160855A (en) * 1991-06-28 1992-11-03 Digital Equipment Corporation Floating-well CMOS output driver
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088715A (ja) * 1994-04-18 1996-01-12 Hyundai Electron Ind Co Ltd データ出力バッファ
JP2001042980A (ja) * 1999-06-01 2001-02-16 Fairchild Semiconductor Corp 過電圧耐性を備えたバス・ホールド回路
CN1293703C (zh) * 2003-11-05 2007-01-03 中芯国际集成电路制造(上海)有限公司 用于高电压输入的上拉晶体管的栅极控制电路
CN100452654C (zh) * 2003-11-05 2009-01-14 中芯国际集成电路制造(上海)有限公司 用于高电压输入的上拉晶体管的栅极控制电路
JP2011512781A (ja) * 2008-02-15 2011-04-21 アナログ・デバイシズ・インコーポレーテッド 過電圧保護付き出力ドライバ
JP2014075804A (ja) * 2008-02-15 2014-04-24 Analog Devices Inc 過電圧保護付き出力ドライバ

Also Published As

Publication number Publication date
KR100294254B1 (ko) 2001-09-17
DE69412667T2 (de) 1999-03-25
JP3100824B2 (ja) 2000-10-23
US5381061A (en) 1995-01-10
EP0614279B1 (en) 1998-08-26
KR940022990A (ko) 1994-10-22
EP0614279A2 (en) 1994-09-07
EP0614279A3 (en) 1995-01-04
DE69412667D1 (de) 1998-10-01

Similar Documents

Publication Publication Date Title
JP3100824B2 (ja) 過電圧許容出力バッファ回路
US5534795A (en) Voltage translation and overvoltage protection
US5933025A (en) Low voltage interface circuit with a high voltage tolerance
EP0668658B1 (en) Output circuit for use in a semiconductor integrated circuit
US6040708A (en) Output buffer having quasi-failsafe operation
JP3109641B2 (ja) 多重電源分離を備えたフルスイングパワーダウンバッファ回路
US5635861A (en) Off chip driver circuit
EP0702860B1 (en) Overvoltage protection
US6060906A (en) Bidirectional buffer with active pull-up/latch circuit for mixed-voltage applications
US7573304B2 (en) Input/output circuit and input/output device
EP0621692B1 (en) Overvoltage protection circuitry
US6144221A (en) Voltage tolerant interface circuit
US5914844A (en) Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply
US6313672B1 (en) Over-voltage tolerant integrated circuit I/O buffer
US6819159B1 (en) Level shifter circuit
US5880603A (en) MOS output buffer with overvoltage protection circuitry
EP1032132B1 (en) An output buffer for a low voltage differential signaling receiver
US6049242A (en) Voltage reference source for an overvoltage-tolerant bus interface
US6496054B1 (en) Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process
US6201428B1 (en) 5-volt tolerant 3-volt drive push-pull buffer/driver
US6157223A (en) Output buffer with switching PMOS drivers
EP0874462B1 (en) Pull-up circuit and semiconductor device using the same
US7180331B2 (en) Voltage tolerant structure for I/O cells
US6313671B1 (en) Low-power integrated circuit I/O buffer
EP1264406B1 (en) Level-shifter for extremely low power supply

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080818

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees