KR100294254B1 - 과전압허용출력버퍼회로 - Google Patents

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Abstract

트라이스테이트 출력 버퍼 회로는, 그 트라이스테이트 출력 버퍼 회로의 내부 고전위 전원 레일보다 큰 전압 레벨을 지니는 공통 버스 상의 전압 신호로부터 과전압 보호 기능을 제공한다. 고전위 레벨의 의사레일(PV)은 P채널 출력 풀업 트랜지스터(P4)의 NWELL에 결합된다. 비교기 회로(P5, P6)는 출력(VOUT)에 의사레일(PV)을 결합한다. 비교기 회로 패스게이트(P5, P6)는 V0UT ＜ VCC인 경우 의사레일(PV)을 고전위 전원 레일(VCC)에 결합하고, VOUT ＞ VCC인 경우 의사레일(PV)을 출력(VOUT)에 결합하도록 구성된다. 피드백 트랜지스터(P1)는, 출력 풀업 트랜지스터(P4)의 제어 게이트 노드에 있어서 의사레일(PV)을 트라이스데이트 출력 버퍼 회로의 내부 노드에 결합한다. 피드백 트랜지스터(P1)의 제어 게이트 노드는, 트라이스테이트 입력(EN)에 결합하여, 트라이스테이트 동작 모드시 피드백 트랜지스터(P1)를 턴온하고, 출력 풀업 트랜지스터(P4)를 오프상태로 유지한다. 적어도 하나의 N채널 풀업 트랜지스더(Nl, N2)는, 출력 풀업 트랜지스터(P4)의 제어 게이트 노드와 고전위 전원 레일(VCC)사이에 결합되어, 내부 노드에 있어서 과전압을 고전위 전원 레일(VCC)로부터 분리한다. N채널 풀업 트랜지스터(Nl, N2)는 P채널 출력 풀업 트랜지스터의 턴온 전압 드레스홀드(VTP)의 절대값보다 작은 턴온 전압 드레스홀드(VTN)를 지니도록 선택된다. 풀다운 증강 회로(P2, P3)는 의사레일(PV)과 풀다운 출력 트랜지스터(N6)의 제어 게이트 노드 사이에 결합되어, 의사레일(PV)의 전위 레벨(VCC)을 제어 게이트 노드로 풀업한다.

Description

과전압 허용 출력 버퍼 회로
제 1 도는 본 발명에 따른 과전압 보호 기능을 지니는 신규한 트라이스테이트 출력 버퍼 회로를 개략적으로 도시하는 회로 다이어그램이다.
[기술분야]
본 발명은, 공통의 외부 버스를 구동하는 다중 출력 버퍼 회로 시스템에 적용 가능한, 신규한 트라이스테이트(tristate)출력 버퍼 회로에 관한 것이다.
본 발명은, 호환성이 없는(incompatible)다중 전원을 지니는 다중 출력 버퍼 회로가, 공통의 외부 버스 상에서 작동하는 것을 가능하게 한다. 예를 들면, 본 발명은 신규한 JEDEC 표준규격 8 - 1 A 의 3.3V 전원에서 동작하는 출력 구동 회로에 대하여, JEDEC 표준규격 18및 20의 5V 전원에서 동작하는 출력 버퍼 회로에 의해 공통 버스 상에 인가된 5볼트 신호로부터, 과전압 보호를 제공한다. 본 발명에 따라 보호되는 트라이스테이트 출력 버퍼 회로는 특히, 노트북, 노트패드 및 PDA(persona1 digital assistant)퍼스널 컴퓨터 등과 같이, 신규한 3.3V 전원규격을 사용하지만, 5V 표준규격 전원을 사용하는 주변기기와 함께 작동해야만 하는 경우에 대해서도 적용 가능하다.
[배경기술]
1992년에, 전자 공업회(EIA; Electronic industries Association)의 전자소자 기술연합 평의회(JEDEC; Joint electron Device Engineering Council)는, 3.3V의 공칭 전원을 기초로한 신규한 저전압 집적회로 표준규격을 인가하였다. 이러한 신규한 저전압 표준규격은 JEDEC 표준규격 8-1A로 지정되고, 현재에는 일반적으로 3V 표준규격으로 알려져 있다. 공칭 3.3V의 이러한 신규의 JEDEC표준규격 8-1 A는, 5V 전원을 특정하는 종래의 집적회로 JEDEC 표준규격 18 및 20과는 호환성이 없다.
NWELL CMOS기술에 있어서, P채널 또는 PMOS 트랜지스터는, 접지된 P형 기판내에 형성된 NWELL 내에 형성된 P+ 소오스 및 드레인 영역을 가지고 형성된다. 이러한 출력 버퍼 회로의 PMOS 출력 풀업 트랜지스터의 NWELL은, 고전위 전원 레일(Vcc)에 결합된다. 신규한 3.3V 표준규격 전원에 의해 공급되는 표준적인 출력 버퍼 회로의 출력에, 공통의 외부 버스로부터 5V 신호가 인가되는 경우, P+ 드레인과 NWELL 사이의 PN 접합은 순방향 바이어스된다. 이것은, 5V의 공통 외부 버스로부터 내부의 3.3V전원 레일에 대한 저임피던스 경로를 만들어, 파괴적인 영향을 미친다. 따라서 일반적으로, 호완성이 없는 전원을 구비하는 다중 트라이스테이트 출력 버퍼 회로를 공통의 외부 버스 상에 지니는 것은 허용되지 않는다.
이러한 문제에 대한 1가지 해결책은, "다중 전원 분리를 지니는 풀스윙 파워 다운 버퍼 회로(FULL SWING POWER DOWN BUFFER CIRCUIT WITH MUTIPLE POWER SUPPLY ISOLATION)"에 대하여 1993년 2월 10일자 출원된 David H. Larsen 및 James B.Boomer의 미국특허출원 제----호에 기재되어 있다. 이러한 Larsonl 및 Boomer 발명에 따르면, 풀업 출력 트랜지스터의 NWELL과 고전위 전원 레일(VCC)사이에 결합된 1차 전류경로를 지니는, P 채널 NWELL 분리 스위치 트랜지스터(PWI)가 설치된다. 이러한 NWELL 분리 스위치 트랜지스터(PWI)는, 버퍼 회로 내에서 풀업 출력 트랜지스터의 제어 노드에 결합된 제어 노드를 지니고, 출력 풀업 트랜지스터와 실질적으로 동기하여, NWELL 분리 스위치 트랜지스터(PWI)의 도통상태를 제어한다. 풀업 출력 트랜지스터의 NWELL은 그것에 의해, 풀업 출력 트랜지스터가 도통하지 않을 경우에, 고전위 전원 레일(VCC)로부터 분리된다. NWELL 분리 스위치 트랜지스터(PWl)는, 공통 출력 버스 상의 5 볼트 신호로부터, 공통 버스 상에 있는 휴지 중(quiet)의 3.3V 표준규격 출력 버퍼 회로의 3.3V 내부 전원 레일에 대한 누설 경로를 회피하는 것이다. 그 결과, 3.3V 및 5V의 서브시스템 모두와 출력 버퍼 회로는, 다중 출력 버퍼 회로 시스템의 동일한 공통 버스 상에 동시에 존재할 수 있다.
다른 해결책은, "과전압 보호용 백게이트 바이어스 스위칭 회로(OVERVOLTAGE PROTECTION BACKGATE BIAS SWITCHING CIRCUIT)"에 대하여 출원된 Joseph D. Wert 등의 미국특허출원 제-----호에 기재되어 있다. 이러한 Wert등의 발명에 따르면, 3.3V/5V 백게이트 바이어스 스의칭 회로 또는 NWELL공급 스위칭 회로는, 출력 버퍼 회로 출력 풀업 트랜지스터의 NWELL과 출력 사이에 결합된다. 3.3V 내부 전원 레일과 출력 사이에는, 2개의 P채널 또는 PMOS 트랜지스터가 직렬로 결합된다. 이와 같이 2개의 직렬 결합된 PMOS 트랜지스더 사이에 있는 중간 노드는, 출력 풀업 트랜지스터의 NWELL에 결합된다. 또한 P채널 패스스루(passthrough)게이트 트랜지스터는, 중간 노드와 출력 풀업 트랜지스터의 게이트 노드 사이에 결합된다. 이러한 구성에 의해, 3.3V 전원 레일이 출력 풀업 트랜지스터의 게이트 노드에 인가되는 경우, 그것은 또한 NWELL에도 인가된다. 마찬가지로, 공통 버스 상의 5V 신호가 출력 풀업 트랜지스터의 게이트 노드에 대한 경로를 지니는 경우, 이러한 5V 신호는 또한 NWELL에도 인가된다. 출력 풀업 트랜지스터의 NWELL에 인가되는 전원을 드레인 노드의 신호에 매치(match)시키려고 하는 효과적인 스위칭에 의해, 5V 공통 버스와 3.3V 내부 전원 레일 사이의 파괴적인 누설 경로는 회피된다.
[발명의 목적]
본 발명의 목적은, 호환성이 없는 다중 전원을 지니는 다중 출력 버퍼 회로 시스템에서의 과전압 보호에 대하여, 그 해결책으로 제공된 회로를 개선하는 것이다.
본 발명의 다른 목적은, 과전압 보호를 개선하고, 또한 3.3V 표준규격 전원레일과 같은 저전압 내부 전원 레일을 출력 버퍼 회로의 내부 노드 상의 5V신호와 같은 과전압 신호로부터 분리하는 능력을 개선하는, 신규한 과전압 허용 트라이스테이트 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또다른 목적은, PMOS 출력 풀업 트랜지스터의 턴오프(turnoff)와 NMOS 출력 풀다운 트랜지스터의 턴온(turn on)을 개선하기 위한 풀업 증강 회로 (pullup enhancement circuit)를 지니는, 과전압 허용 트라이스테이트 출력 버퍼 회로를 제공하는 것이다.
[발명의 개시]
이상의 목적을 달성하기 위하여, 본 발명은, P채널 출력 풀업 트랜지스터의 NWELL에 결합된 고전위 의사레일(pseudorail)을 제공한다. 비교기 회로는, 이러한 의사 레일을 출력에 결합한다. 이러한 비교기 회로는, 출력에 있어서 전압 레벨이 고전위 전원 레일의 전압 레벨보다 작을(VOUT ＜ VCC)경우에, 의사 레일을 고전위 전원 레일에 결합하기 위하여 구성된 패스게이트(passgate)를 포함한다. 이러한 패스게이트는, 또한 출력에 있어서 전압 레벨이 고전위 전원 레일의 전압 레벨보다 높을(V0UT ＞ VCC)경우에, 의사 레일을 출력에 결합한다.
출력 풀업 트랜지스터의 제어 게이트 노드에 있어서, 피드백 트랜지스터는 의사레일을 트라이스테이트 버퍼 회로의 내부 노드에 결합한다. 이러한 피드백 트랜지스터는 트라이스테이트 이네이블 입력에 결합된 제어 게이트 노드를 지니고, 트라이스테이트 동작 모드 시에 피드백 트랜지스터를 턴온하고, 출력 풀업 트랜지스터를 오프 상태로 유지한다.
본 발명에 따르면, 적어도 하나의 N채널 풀업 트랜지스터는, 출력 풀업 트랜지스터의 제어 게이트 노드와 고전위 전원 레일 사이에 결합되고, 내부 노드에서 과전압 신호를 고전위 전원 레일로부터 분리한다. 제 1 의 N채널 풀업 트랜지스터는, 입력에 결합된 제어 게이트 노드를 지닌다. N채널 풀업 트랜지스터는, P채널 출력 풀업 트랜지스터의 턴온 드레스홀드 전압(VTP)의 절대값 보다 낮은, 비교적 작은 턴온 드레스홀드 전압(VTN)을 지니도록 선택된다. 즉 VTN ＜ |VIT|이다. N채널 트랜지스터의 이와 같은 선택은, 출력에 있어서 저전위 신호를 구동하는 경우에 출력 풀업 트랜지스터의 턴오프를 향상시킨다.
본 발명의 신규한 트라이스테이트 출력 버퍼 회로는 또한, 의사레일과 출력 풀다운 트랜지스터의 제어 게이트 노드 사이에 결합된 풀다운 증강 회로를 포함한다. 이러한 풀다운 증강 회로는, 출력에 있어서 저논리 전위 신호를 구동하는 경우에, 제어 게이트 노드를 의사레일의 전위로 풀업한다.
바람직한 실시예에 따르면, 고전위 전원 레일과 출력 풀업 트랜지스터의 제어 게이트 노드 사이에 결합된 제 1 의 N채널 풀업 트랜지스터는, 트라이스테이트 출력 버퍼 회로의 입력에 결합된 제어 게이트 노드를 지닌다. 제2의 N채널 풀업 트랜지스터는, 상보형 트라이스데이트 이네이블 입력에 결합된 제어 게이트 노드를 지닌다. 제 3 의 N채닐 트랜지스터는, 인버터단에 있어서 피드백 트랜지스터에 결합된다. 이러한 인버터단은, 트라이스테이트 이네이블 입력에 결합된 입력과, 출력 풀업 트랜지스터의 제어 게이트 노드에 결합된 출력을 지니고, 트라이스테이트 동작 모드를 실현시킨다. 중요한 것은, 제3의 N채널 트랜지스터의 소오스가 출력 풀다운 트랜지스터의 제어 게이트 노드에 결합되고, 이러한 제어 게이트 노드에 있어서 과전압 신호를 고전위 전원 레일로부터 분리한다는 것이다. 이러한 3개의 N채널 트랜지스터는 모두, PMOS출력 풀업 트랜지스터의 턴온 전압 드레스홀드(VTP)의 절대값보다 작은 턴온 전압 드레스홀드값(VTN)을 지니도록 선택된다. VTN ＜ |VTP| 인 저 VTN 디바이스 그룹을 생성하기 위한 프로세스 동안에, 부가적인 드레스홀드값 조절 단계를 사용함으로써, 회로 중의 여러 장소에서 사용되는 NMOS 트랜지스터의 어떠한 디바이스 파라미터도 변화시키지 않고, VTN을 더욱 감소시킬 수 있다.
바람직한 실시예에 있어서, 비교기 회로는, 고전위 전원 레일에 결합된 제어 게이트 노드를 지니는, 출력과 의사레일 사이에 결합된 제 1의 P채널 패스게이트를 포함한다. 이러한 제 1 패스게이트는, 출력에 있어서 전압 레벨이 고전위 전원 레일의 전압 레벨보다 큰(VOUT ＞ VCC)경우에, 출력에서의 전압 레벨을 의사레일로 통과시킨다. 제2의 P채널 패스게이트는 고전위 전원 레일과 의사레일 사이에 결합되고, 출력에 결합된 제어 게이트 노드를 지닌다. 이러한 제2 패스게이트는, 출력에 있어서 전압 레벨이 고전위 전원 레일의 전압 레벨보다 작은(VOUT ＜ VCC)경우에, 고전위 전원 레일의 전압 레벨을 의사레일로 통과시킨다. 바람직한 실시예에서, 제1 및 제2의 P채널 패스게이트는, 출력에 결합된 NWELL 또는 백게이트(backgate)를 지닌다.
본 발명의 다른 목적, 특징 및 효과는 이하 명세서 및 첨부하는 도면으로부더 자명해질 것이다.
[본 발명의 바람직한 실시예 및 최량의 실시 태양에 대한 설명]
제 1 도에는 본 발명에 따른 과전압 보호기능을 지니는 트라이스테이트 출력 버퍼 회로(10)가 도시되어 있다. 고논리 및 저논리 전위 레벨의 데이터 신호는 입력(VIN)에 인가되고, 출력(V0UT)에 있어서 출력 신호를 구동한다. 출력(V0UT)은, 다른 트라이스테이트 출력 버퍼 회로와 함께, 공통의 외부 버스에 결합된다. 입력 신호는, 풀업 조기구동(predriver)인버터단(I1)을 통하여 풀업 회로 경로로 분할되고, 또한 풀다운 조기구동 반전 트랜지스터(N4)를 통하여 풀다운 회로 경로로 분할된다. PMOS 출력 풀업 트랜지스터(P4)는, 내부 고전위 전원 레일(VCC)과 출력(V0UT)의 사이에 결합되고, 통상의 2 상태 동작 모드시 출력(V0UT)으로 3.3V 표준규격 전원(VCC)으로부터 전류를 소스(source)하게 된다. NMOS 출력 풀다운 트랜지스터(N6)는 출력(VOUT)과 저전위 전원 레일(GND)사이에 결합되고, 통상의 2 상태 동작 모드시 출력으로부터 전류를 싱크(sink)하게 된다.
이러한 출력 버퍼 회로는 또한, 상보형 트라이스테이트 이네이블 입력(EN, ENB)을 갖는, 트라이스테이트 이네이블 회로를 일체화한다. 상보형 트라이스테이트 이네이블 입력(EN, ENB)은, 트라이스테이트 실현용의 트랜지스터(N2, N3 및 N5)에 결합되고, 출력(VOUT)에 있어서 고임피던스 제 3 상태를 실현하게 된다. 상보형 트라이스테이트 이네이블 신호 입력(EN, ENB)은 또한, 2개의 부가적인 PMOS 트랜지스터(P1, P3)에 결합되고, 그것은 후술하는 다른 신규한 회로 기능을 실행한다.
트라이스테이트 출력 버퍼 회로(10)에는, P채널 출력 풀업 트랜지스터(P4)의 NWELL에 결합된 고전위 의사레일(PV)을 구비하고 있다. 비교기 회로(P5, P6)는, 의사레일(PV)과 출력(V0UT)사이에 결합된다. 이러한 비교기 회로는, 의사레일(PV)과 출력(VOUT)사이에 결합된 제 1 의 PMOS 트랜지스터 패스게이트(P6)를 포함한다. 패스게이트(P6)의 게이트 노드는, 3.3V 에서 내부 고전위 전원 레일(VCC)에 결합된다. 따라서, VCC 보다 큰, 즉 대략 3.3V ±0.3V 보다 큰 전압 레벨을 지니는 전압 신호, 예를 들면 공통의 외부 버스 상에서 5V 표준규격 트라이스테이트 출력 버퍼 회로에 의해 구동되는 5 볼트 신호가 출력(VOUT)에 나타나면, 패스게이트(P6)는 도통상태로 되고, 그 드레인 전압 레벨을 의사레일(PV)에 인가한다. 따라서, VOUT ＞ VCC 인 경우, PV = VOUT이 된다. 제 2 의 PMOS 트랜지스터 패스게이트(P5)는, 의사레일(PV)과 내부 고전위 전원 레일(VCC)사이에 결합된다. 패스게이트(P5)의 게이트 노드는, 출력(V0UT)에 결합된다. 따라서, 출력(VOUT)에 있어서 VCC 보다 작은 전압 레벨을 지니는 전압 신호에 대해서, 패스게이트(P6)는 오프 상태로 유지되는 반면 패스게이트(P5)는 도통상태로 된다. 패스게이트(P5)는, 공칭 3.3V에서 실제 범위가 대략 3.3V ±0.3V 인 내부 고전위 전원 레일의 전압 레벨을, 의사레일(PV)에 인가한다. 따라서, VOUT ＜ VCC인 경우, PV = VCC가 된다. VOUT = VCC인 경우, 의사레일(PV)은 고임피던스(Z)상태가 된다.
제 1 도에 도시하는 바와 같이, P채널 패스게이트 트랜지스터(P5, P6)의 NWELL 또는 백게이트는, 모두 의사레일(PV)에 접속된다. 따라서, NWELL의 전압은 소오스 전압과 일치하고, 출력(VOUT)에 있어서 과전압 신호로부터 내부 고전위 전원 레일(VCC)까지의 누설 전류 경로가 순방향 바이어스되는 것을 방지한다.
5V 신호와 같은 과전압 신호가 출력(VOUT)에 나타나면, 그 5V 신호는 P채널 출력 풀업 트랜지스터(P4)의 드레인에도 나타난다. 본 발명의 구성을 취하지 않는 경우, 트랜지스터(P4)의 드레인에 있어서, 종래의 회로에는 내부 고전위 전원 레일(VCC)로 충전되는 NWELL과 순방향 바이어스된 접합을 통하여, 누설 전류 경로가 생길 수 있다. 그러나, 비교기 회로가 있기 때문에, 5볼트 신호는, 제 1 도에 도시하는 바와 같이 신규한 출력 버퍼 회로(10)에 있어서 출력 풀업 트랜지스터(P4)의 NWELL에 결합된 의사레일(PV)에 인가된다. P채널 풀업 트랜지스터(P4)의 드레인 노드와 NWELL 또는 백게이트에 인가되는 전압을 매치(match)시킴으로써, 임의의 순방향 바이어스 다이오드 접합에 의한 누설 경로를 배제하고, 그것에 의해 3.3V의 내부 전원 레일(VCC)을 출력(V0UT)에 있어서 5볼트 과전압 신호로부터 분리한다.
의사레일(PV)은 또한, 출력 버퍼 회로의 내부 노드, 즉 출력 풀업 트랜지스터(P4)의 제어 게이트 노드에, PMOS 피드백 트랜지스터(P1)를 통하여 결합된다. 피드백 트랜지스터(P1)의 제어 게이트 노드는, 트라이스테이트 이네이블 입력(EN)에 결합된다. 출력(V0UT)에 있어서 5 볼트 신호가 비교기 회로의 패스게이트(P6)에 의해 의사레일(PV)에 인가되는 경우, 피드백 트랜지스터(P1)는 그 고전위 레벨의 5V 신호를 PMOS 출력 풀업 트랜지스터(P4)의 게이트 노드에 인가하고, 그것을 오프상태로 유지한다. 출력(VOUT)에 있어서 고임피던스의 제 3 상태가 되는 트라이스테이트 동작 모드시, 트라이스테이트 이네이블 신호 입력(EN)은 저레벨인 반면 상보형 트라이스테이트 이네이블 신호입력(EN)은 고레벨이다. 이 경우, 트랜지스터(P1 / N3)에 의해 형성되는 인버터 게이트는, 출력 풀업 트랜지스터(P4)를 오프상태로 유지한다. 동시에, 트라이스테이트 트랜지스터(N5)는 방전하고, 출력 풀다운 트랜지스터 (N6)를 오프상태로 유지한다.
5V의 과전압 신호가 출력 풀업 트랜지스터(P4)의 제 게이트 노드에 나타날 수 있기 때문에, 이러한 게이트 노드용 풀업 트랜지스터는, 종래의 P채널 풀업 트랜지스터 대신에, N채널 트랜지스터(Nl,N2)에 의해 제공된다. N채널 풀업 트랜지스터 (Nl)는, 내부 전원 레일(VCC)이, 트랜지스터(P4)의 게이트에 인가되는 5볼트 신호에 의해 VCC를 초과하여 충전되는 것을 방지한다. 마찬가지로, 트라이스테이트 풀업 트랜지스터(N2)는, 내부 전원 레일(VCC)을 내부 노드에 있어서 과전압 신호로부터 분리하기 의한 N채닐 트랜지스터이다.
종래의 N채널 풀업 트랜지스터와 관련하여 어려운 점은, 그것이 출력 트랜지스터(P4)의 게이트 노드를, 트랜지스터(P4)의 턴온 드레스홀드 전압(VTP)보다 큰 전압 레벨까지 충전시키지 못할 염려가 있다는 점이다. 그래서 N채널 풀업 트랜지스터(Nl, N2)는, 출력 풀업 트랜지스터(P4)의 턴온 드레스홀드 전압(VTP)의 절대값보다 작은, 비교적 작은 턴온 전압 드레스홀드값(VTN)을 지니는 N채널 풀업 트랜지스터(Nl, N2)를 형성하는 CMOS 제조 프로세스에서 제조된다. 이러한 조건 VTN ＜ |VTP|은 또한, N채널 풀업 트랜지스터(Nl, N2)에 대하여 드레스홀드 전압이 낮은 트랜지스터를 만들기 위한 부가적인 드레스홀드값 조절 단계를 사용함으로써 만족시킬 수 있다. 어떤 경우에도, VTN은 종래의 0.85V로부터, 예를 들면 0.5-0.6V까지 감소시킬 수 있다. 이러한 조건은, 출력 풀업 트랜지스터(P4)의 풀업 및 턴오프를 향상시킨다.
마찬가지로, 트라이스테이트 이네이블 입력(EN)이 고레벨이고 상보형인 트라이스테이트 이네이블 입력(ENB)이 저레벨인, 통상의 2 상태 동작 모드에 있어서 트랜지스터(N3)는, 풀다운 트랜지스터(N6)의 질이 떨어지는 풀업을 제공할 뿐이다. 트랜지스터(N6)의 제어 게이트 노드에 있어서 전압의 풀업에 대한 제한은, 출력 (VOUT)으로부터 전류의 신속한 싱크(sink) 및 방전에 관하여, 출력 풀다운 트랜지스터(N6)의 턴온을 제한한다. 이러한 문제는, 제 3 의 N채널 트랜지스터(N3)가 또한 비교적 낮은 턴온 전압 드레스홀드값(VTN)을 지니도록 선택하는 것에 의해, 또는 트라이스테이트 트랜지스터(N3)가 드레스홀드 값이 낮은 형식의 N채널 트랜지스터가 되도록 선택하는 것에 의해 경감된다. 이와 같이 드레스홀드값이 낮은 형식의 N채널 트랜지스터의 기호는, 트랜지스터 기호 중에 여분의 선을 부가하는 것에 의해, NMOS 트랜지스터(Nl, N2, N3)에 대하여 도시하고 있다.
통상의 2 상태 모드 동작시 출력 풀다운 트랜지스터(N6)의 턴온을 더욱 보충하기 위하여, 출력 풀다운 트랜지스터 풀업 증강 회로(12)는, 의사레일(PV)과 출력 풀다운 트랜지스터(N6)의 제어 게이트 노드 사이에 결합된다. 이러한 제어 게이트 노드의 전압을 고전위 전원 레일의 전압 레벨로 회복시키기 위한 풀업 증강 회로(12)는, 의사레일(PV)과 제어 게이트 노드 사이에 직렬로 결합된 2 개의 PMOS 트랜지스터(P2, P3)에 의해 달성된다. PMOS 트랜지스터(P2)의 게이트 노드는 출력(VOUT)에 결합되는 반면, PMOS 트랜지스터(P3)의 게이트 노드는 상보형 트라이스테이트 이네이블 입력(ENB)에 결합된다. ENB 가 저레벨이고 저논리 전위 레벨 신호를 출력(V0UT)에 구동하는 통상의 2 상태 모드 동작 시에는, 증강 회로 트랜지스터(P2, P3)는 모두, 도통 상태이고, 출력 풀다운 트랜지스터(N6)의 게이트 노드를, VCC 와 동일한 의사레일(PV)의 전압 레벨로 풀업한다. 풀업 증강 회로의 트랜지스터(P2, P3)의 NWELL은, 의사레일(PV)에 결부될 수 있다. 풀업 증강 회로(12)는 임의의 선택 회로이고, 출력 버퍼 회로로부터 생략할 수 있다.
트라이스테이트 트랜지스터(N3)는 또한 분리 기능을 담당하는데, 출력 풀다운 트랜지스터의 게이트 노드에 있어서 과전압 신호를 트라이스테이트 출력 트랜지스터의 다른 내부 노드, 특히 중요한 것으로서 내부 고전위 전원 레일로부터 분리하는 것이 주목할 만하다. 통상의 2 상태 동작 모드시, 출력(VOUT)에 고전위 레벨 신호를 구동하는 경우에, 풀다운 트랜지스터(N4, N5)는 출력 풀다운 트랜지스터(N6)를 오프상태로 유지하고, 트라이스테이트 트랜지스터(N3)를 통하여 출력 풀업 트랜지스터(P4)를 턴온한다.
이상으로 본 발명을 특정한 예시적인 실시예를 참조하여 기재하였으나, 본 발명은 첨부하는 특허청구의 범의에 속하는 모든 설계변경 및 균등물을 포함함은 물론이다.

Claims (20)

  1. (정정) 고논리 및 저논리 전위의 입력 신호를 수신하는 데이터 입력(VIN)과, 출력(VOUT)과 고전위 전원 레일(VCC)사이에 결합된 P채널 NWELL 출력 풀업 트랜지스터(P4)와, 상기 출력(VOUT)과 저전위 전원 레일(GND) 사이에 결합된 출력 풀다운 트랜지스터(N6)를 지니고, 공통 버스 상에 출력 신호를 구동하는 트라이스테이트 출력 버퍼 회로로서, 상기 출력(VOUT)에 있어서 트라이스테이트 동작 모드를 실현하기 위한 트라이스테이트 이네이블 입력(EN, ENB)을 지니고, 상기 출력(VOUT)에 있어서 상기 고전위 전원 레일(VCC)의 전압 레벨보다 큰 과전압을 허용하도록 개량한 트라이스테이트 출력 버퍼 회로에 있어서, 상기 버퍼 회로는 : 상기 P채널 출력 풀업 트랜지스터(P4)의 NWELL에 결합된 고전위 의사(擬似) 레일(PV) ; 상기 출력(VOUT)에 있어서 전압 레벨이 상기 고전위 전원 레일의 전압 레벨보다 작은(VOUT ＜ VCC)경우에 상기 의사레일(PV)을 상기 고전위 전원 레일(VCC)에 결합하고, 상기 출력(VOUT)에 있어서 전압 레벨이 상기 고전위 전원 레일의 전압 레벨보다 큰(VOUT＞ VCC)경우에 상기 의사레일(PV)을 상기 출력(VOUT)에 결합하도록 구성된 패스게이트(P5, P6)를 포함하고, 상기 의사레일(PV)을 상기 출력(VOUT)에 결합하는 비교기 회로(P5, P6) ; 상기 의사레일(PV)을 상기 출력 풀업 트랜지스터(P4)의 제어 게이트 노드에 있어서 트라이스테이트 출력 버퍼 회로의 내부 노드에 결합하고, 트라이스테이트 동작 모드 시에, 미드백 트랜지스터(P1)를 턴온하여, 상기 출력 풀업 트랜지스터(P4)를 오프 상태로 유지하도록 트라이스테이트 이네이블 입력(EN)에 결합된 제어 게이트 노드를 지니는 피드백 트랜지스터(P1) ; 및 상기 출력 풀업 트랜지스터(P4)의 제어 게이트 노드와 상기 고전위 전원 레일(VCC)사이에 결합되고, 상기 내부 노드에 있어서 과전압을 상기 고전위 전원 레일(VCC)로부터 분리하는 적어도 하나의 N채널 풀업 트랜지스터(Nl, N2)로서, 상기 입력(VIN)에 결합된 제어 게이트 노드를 지니고, 상기 출력(VOUT)에 있어서 저전위 신호를 구동하는 경우에 상기 출력 풀업 트랜지스터(P4)의 턴오프를 향상하도록 상기 P채널 출력 풀업 트랜지스터(P4)의 턴온 전압 드레스홀드값(VTP)의 절대값보다 작은 비교적 낮은 턴오프 전압 드레스홀드값(VTN)을 지니도록(VTN ＜ |VTP|) 선택된 N채널 풀업 트랜지스터(N1, N2)를 포함하는 트랜지스터 출력 버퍼 회로.
  2. (신설)제 1 항에 있어서, 상기 트라이스테이트 출력 버퍼 회로는, 상기 의사레일(PV)과 상기 출력 풀다운 트랜지스터(N6)의 제어 게이트 노드 사이에 결합되고, 상기 출력(VOUT)에 있어서 저논리 전위 신호를 구동하는 경우에 상기 제어 게이트 노드를 상기 의사레일(PV)의 전위(VCC)로 풀업하는 풀다운 증강 회로(P2, P3)를 포함하는 트라이스테이트 출력 버퍼 회로.
  3. (신설)제 1 항에 있어서, 상기 적어도 하나의 N채널 풀업 트랜지스터(Nl,N2)는 디플리션형 N채널 트랜지스터인 트라이스테이트 출력 버퍼 회로.
  4. (신설)제 1 항에 있어서, 상기 트라이스테이트 출력 버퍼 회로는, 제1 및 제2의 N채널 풀업 트랜지스터(Nl,N2)를 포함하고, 상기 제1의 N채널 풀업 트랜지스터(N1)는 상기 입력(VIN)에 결합된 제어 게이트 노드를 지니고, 상기 제2의 N채널 풀업 트랜지스터(N2)는 상보형 트라이스테이트 이네이블 입력(ENB)에 결합된 제어 게이트 노드를 지니는 트라이스테이트 출력 버퍼 회로.
  5. (신설)제 4 항에 있어서, 상기 트라이스테이트 출력 버퍼 회로는, 인버터단 (P1, N3)에 있어서 피드백 트랜지스터(P1)에 결합된 제3의 N채널 트랜지스터(N3)를 포함하고, 상기 인버터단(P1, N3)은 상기 트라이스테이트 이네이블 입력 (EN)에 결합된 입력과 상기 풀업 트랜지스터(P4)의 제어 게이트 노드에 결합된 출력을 지니고 있어서 트라이스테이트 모드를 실현하고, 상기 제3의 N채널 트랜지스터 (N3)는 상기 출력 풀다운 트랜지스터(N6)의 제어 게이트 노드에 결합된 소오스 노드를 지니고 있어서 상기 제어 게이트 노드에서 과전압 신호를 상기 고전위 전원 레일(VCC)로부더 분리하는 트라이스테이트 출력 버퍼 회로.
  6. (신설)제 5 항에 있어서, 상기 제1 및 제2의 N채널 풀업 트랜지스터(Nl,N2) 및 상기 제 3의 N채널 트랜지스터(N3)는 비교적 낮은 턴온 드레스홀드값(VTN)을 지니는 트랜지스터인 트라이스테이트 출력 버퍼 회로.
  7. (신설)제 l 항에 있어서, 상기 비교기 회로(P5, P6)는, 상기 의사레일(PV)과 상기 출력(V0UT) 사이에 결합되고 또한 상기 고전위 전원 레일(VCC)에 결합되는 제어 게이트 노드를 지니는 제1의 P채널 패스게이트(P6)를 포함하고, 상기 출력 (V0UT)에 있어서 전압 레벨이 상기 고전위 전원 레일(VCC)의 전압 레벨 보다도 높은(V0UT ＞ VCC) 경우에 상기 출력(V0UT)에 있어서 전압 레벨을 상기 의사 레일(PV)로 통과시키는 트라이스테이트 출력 버퍼 회로.
  8. (신설)제 7 항에 있어서, 상기 비교기 회로(P5,P6)는, 상기 고전위 전원 레일(VCC)과 상기 의사레일(PV) 사이에 결합되고 또한 상기 출력(VOUT)에 결합된 제어 게이트 노드를 지니는 제2의 P채널 패스게이트(P5)를 포함하고, 상기 출력(V0UT)에 있어서 전압 레벨이 상기 고전위 전원 레일(VCC)의 전압 레벨 보다도 낮은(VOUT ＜ VCC) 경우에 상기 고전위 전원 레일(VCC)에 있어서 전압 레벨을 상기 의사레일(PV)로 통과시키는 트라이스테이트 출력 버퍼 회로.
  9. (신설)제 8 항에 있어서, 상기 제1 및 제2의 P채널 패스게이트(P5,P6)는, 상기 의사레일(PV)의 노드에 결합된 NWELL을 지니는 트라이스테이트 출력 버퍼 회로.
  10. (신설)제 2 항에 있어서, 상기 풀다운 증강 회로(P2,P3)는, 상기 의사레일 (PV)과 상기 출력 풀다운 트랜지스터(N6)의 제어 게이트 노드 사이에 직렬로 결합된 제1 및 제2의 P채널 트랜지스터(P2, P3)를 포함하고, 상기 제1의 P채널 트랜지스터 (P2)는 상기 출력(V0UT)에 결합된 제어 게이트 노드를 지니며, 상기 제2의 P채널 트랜지스터(P3)는 상보형 트라이스데이트 이네이블 입력(ENB)에 결합된 제어 게이트 노드를 지니는 트라이스테이트 출력 버퍼 회로.
  11. (신설)제 1 항에 있어서, 상기 고전위 전원 레일(VCC)의 전압 레벨은 JEDEC 표준규격 8 - 1 A 의 3.3V 전원을 포함하고, 5V 표준규격 전원의 출력 버퍼 회로는 또한 상기 공통 버스에 결합되는 트라이스테이트 출력 버퍼 회로.
  12. (신설)제 7 항에 있어서, 상기 고전위 전원 레일(VCC)의 전압 레벨이 JEDEC 표준규격 8 - 1 A 의 3.3V 전원이고, 상기 비교기 회로(P5, P6)는 VOUT ＜ 3.3 V ± 0.3 인 경우에 약 3.3V ±0.3V 를 상기 의사레일(PV)에 통과시키도록 구성되고, VOUT ＞ 3.3V ±0.3인 경우에 상기 출력 전압(VOUT)을 상기 의사레일(PV)에 통과시키도록 구성된 트라이스테이트 출력 버퍼 회로.
  13. (신설)제 12 항에 있어서, 5V 표준규격 전원의 출력 버퍼 회로는 또한 상기 공통 버스에 결합되는 트라이스테이트 출력 버퍼 회로.
  14. (신설)고논리 및 저논리 전위의 입력 신호를 수신하는 데이터 입력(VIN)과, 출력(VOUT)과 고전위 전원 레일(VCC)사이에 결합된 P채널 NWELL 출력 풀업 트랜지스터(P4)와, 상기 출력(VOUT)과 저전위 전원 레일(GND)사이에 결합된 출력 풀다운 트랜지스터를 지니고 있어서, 공통 버스 상에 출력 신호를 구동하는 트라이스테이트 출력 버퍼 회로로써, 상기 회로는 상기 출력(VOUT)에 있어서 트라이스테이트 동작 모드를 실현하기 위한 트라이스테이트 이네이블 입력(EN, ENB)을 지니며, 상기 출력(V0UT)에 있어서 상기 고전위 전원 레일(VCC)의 전압 레벨보다 큰 과전압을 허용하도록 개량한 트라이스테이트 출력 버퍼 회로에 있어서, 상기 트라이스테이트 출력 버퍼 회로는: 상기 P채닐 출력 풀업 트랜지스터(P4)의 NWELL에 결합된 고전위 의사레일 (PV); 상기 출력(VOUT)에 있어서 전압 레벨이 상기 고전위 전원 레일의 전압 레벨보다도 작은(VOUT ＜ VCC) 경우에 상기 의사레일(PV)을 상기 고전위 전원 레일(VCC)에 결합하고, 상기 출력(VOUT)에 있어서 전압 레벨이 상기 고전위 전원 레일의 전압 레벨 보다도 큰(V0UT ＞ VCC) 경우에 상기 의사레일(PV)을 상기 출력(V0UT)에 결합하도록 구성된 패스게이트(P5, P6)를 포함하고, 상기 의사레일(PV)을 상기 출력 (VOUT)에 결합하는 비교기 회로(P5, P6); 상기 의사레일(PV)을 상기 출력 풀업 트랜지스터(P4)의 제어 게이트 노드에 있어서 트라이스테이트 출력 버퍼 회로의 내부 노드에 결합하고, 트라이스테이트 동작 모드시에 피드백 트랜지스터(P1)를 턴온하고 상기 출력 풀업 트랜지스터(P4)를 오프 상태로 유지하도록 트라이스테이트 이네이블 입력(EN)에 결합된 제어 게이트 노드를 지니는 피드백 트랜지스터(P1); 상기 출력 풀업 트랜지스터(P4)의 제어 게이트 노드와 상기 고전위 전원 레일(VCC) 사이에 결합되고, 상기 내부 노드에 있어서 과전압 신호를 상기 고전위 전원 레일(VCC)로부터 분리하는 제1 및 제2의 N채널 풀업 트랜지스터(Nl,N2)로써, 상기 제1의 N채널 풀업 트랜지스터(Nl)는 상기 입력(VIN)에 결합된 제어 게이트 노드를 지니고, 상기 제2의 N채널 풀업 트랜지스터(N2)는 상기 상보형 트랜지스터 이네이블 입력(ENB)에 결합된 제어 게이트 노드를 지니며, 상기 출력(VOUT)에 있어서 저전위 신호를 구동하는 경우에 상기 출력 풀업 트랜지스터(P4)의 턴오프를 향상하도록 상기 P채널 출력 풀업 트랜지스터(P4)의 턴온 전압 드레스홀드값(VTP)의 절대값 보다 작은 비교적 낮은 턴오프 전압 드레스홀드값(VTN)을 (VTN ＜ |VTP|) 지니도록 선택된 제1 및 제2의 N채널 풀업 트랜지스터(Nl,N2), 및 상기 의사레일(PV)과 상기 출력 풀다운 트랜지스터(N6)의 게어 게이트 노드 사이에 결합되고, 상기 출력(VOUT)에 있어서 저논리 전위 신호를 구동하는 경우에 상기 제어 게이트 노드를 상기 의사레일(PV)의 전위(VCC)로 풀업하는 풀다운 증강 회로(P2, P3)를 포함하는 트라이스테이트 출력 버퍼 회로.
  15. (신설)제14항에 있어서, 상기 제1 및 제2의 N채널 풀업 트랜지스터(Nl, N2)는, 비교적 낮은 턴온 드레스홀드값(VTN)을 지니는 N채널 트랜지스터인 트라이스테이트 출력 버퍼 회로.
  16. (신설)제 15 항에 있어서, 상기 트라이스테이트 출력 버퍼 회로는, 인버터단 (P1,N3)에 있어서 피드백 트랜지스터(P1)에 결합된 제3의 N채널 트랜지스터(N3)를 포함하고, 상기 인버터단(P1, N3)은 상기 트라이스테이트 이네이블 입력(EN)에 결합된 입력과 상기 출력 풀업 트랜지스터(P4)의 제어 게이트 노드에 결합된 출력을 지니고 있어서 트라이스테이트 모드를 실현하며, 상기 제3의 N채널 트랜지스터(N3)는 상기 출력 풀다운 트랜지스터(N6)의 제어 게이트 노드에 결합된 소오스 노드를 지니고 있어서 상기 제어 게이트 노드에서 과전압 신호를 상기 고전위 전원 레일(VCC)로부터 분리하는 트라이스테이트 출력 버퍼 화로.
  17. (신설)제 14 항에 있어서, 상기 비교기 회로(P5, P6)는, 상기 의사레일(PV)과 상기 출력(VOUT)사이에 결합되고 또한 상기 고전위 전원 레일(VCC)에 결합된 제어 게이트 노드를 지니는 제l 의 P채널 패스게이트(P6)를 포함하고, 상기 출력 (V0UT)에 있어서 전압 레벨이 상기 고전위 전원 레일(VCC)의 전압 레벨보다 높은(VOUT ＞ VCC) 경우에 상기 출력(VOUT)에 있어서 전압 레벨을 상기 의사레일 (PV)로 통과시키는 트라이스테이트 출력 버퍼 회로.
  18. (신설)제 17 항에 있어서, 상기 비교기 회로(P5, P6)는, 상기 고전위 전원 레일(VCC)과 상기 의사레일(PV) 사이에 결합되고 또한 상기 출력(VOUT)에 결합된 제어 게이트 노드를 지니는 제2의 P채널 패스게이트(P5)를 포함하고, 상기 출력 (VOUT)에 있어서 전압 레벨이 상기 고전위 전원 레일(VCC)의 전압 레벨 보다 낮은(VOUT ＜ VCC) 경우에 상기 고전위 전원 레일(VCC)에 있어서 전압 레벨을 상기 의사레일(VCC)로 통과시키는 트라이스테이트 출력 버퍼 회로.
  19. (신설)제 18 항에 있어서, 상기 제1 및 제2의 P채널 패스게이트(P5, P6)는, 상기 의사레일(PV)의 노드에 결합된 NWELL 을 지니는 트라이스테이트 출력 버퍼 회로.
  20. (신설)제 14 항에 있어서, 상기 풀다운 증강 회로(P2, P3)는, 상기 의사레일 (PV)과 상기 출력 풀다운 트랜지스터(N6)사이에 직렬로 결합된 제1 및 제2의 P채널 트랜지스터(P2, P3)를 포함하고, 상기 제1의 P채널 트랜지스터(P2)는, 상기 출력(V0UT)에 결합된 제어 게이트 노드를 지니고, 상기 제 2의 P채널 트랜지스터 (P3)는 상보형 트라이스테이트 이네이블 입력(ENB)에 결합뉜 제어 게이트 노드를 지니는 트라이스테이트 출력 버퍼 회로.
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