JPH03242023A - ＢｉＣＭＯＳゲート回路 - Google Patents
ＢｉＣＭＯＳゲート回路Info
- Publication number
- JPH03242023A JPH03242023A JP2040141A JP4014190A JPH03242023A JP H03242023 A JPH03242023 A JP H03242023A JP 2040141 A JP2040141 A JP 2040141A JP 4014190 A JP4014190 A JP 4014190A JP H03242023 A JPH03242023 A JP H03242023A
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- base
- turned
- power supply
- npn
- Prior art date
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- Granted
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- 230000000694 effects Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- JCALBVZBIRXHMQ-UHFFFAOYSA-N [[hydroxy-(phosphonoamino)phosphoryl]amino]phosphonic acid Chemical compound OP(O)(=O)NP(O)(=O)NP(O)(O)=O JCALBVZBIRXHMQ-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢｉＣＭＯＳゲート回路に関し、特に低電圧動
作においても高負荷駆動能力と低消費電力性の特質を両
立させることができるＢ ｉ ＣＭＯＳゲート回路に関
する。
作においても高負荷駆動能力と低消費電力性の特質を両
立させることができるＢ ｉ ＣＭＯＳゲート回路に関
する。
最近、ＣＭＯ３回路の低消費電力性とバイポーラトラン
ジスタの高電流駆動能力との両方の長所を活かした複合
回路であるＢ ｉ ＣＭＯＳゲート回路が開発され実用
になっている、この回路では論理はＣＭＯ３回路で行な
い、負荷駆動をバイポーラトランジスタで行なっている
。第３図は従来例である２人力ＮＡＮＡＤゲートの回路
図である。
ジスタの高電流駆動能力との両方の長所を活かした複合
回路であるＢ ｉ ＣＭＯＳゲート回路が開発され実用
になっている、この回路では論理はＣＭＯ３回路で行な
い、負荷駆動をバイポーラトランジスタで行なっている
。第３図は従来例である２人力ＮＡＮＡＤゲートの回路
図である。
図において、ｐＨ，ＰＩ３はＰチャネルＭＯＳＦＥＴ、
Ｎｌ １．Ｎ１２．Ｎｌ ３．Ｎ１４．Ｎ１５はＮチャ
ネルＭＯＳＦＥＴ、Ｑｌ １．Ｑ１２はＮＰＮ型バイポ
ーラトランジスタ、１および２は２つの入力端子、３は
出力端子、４は高電位電源、５は低電位電源である。
Ｎｌ １．Ｎ１２．Ｎｌ ３．Ｎ１４．Ｎ１５はＮチャ
ネルＭＯＳＦＥＴ、Ｑｌ １．Ｑ１２はＮＰＮ型バイポ
ーラトランジスタ、１および２は２つの入力端子、３は
出力端子、４は高電位電源、５は低電位電源である。
次に従来回路の動作を説明する。２つの入力端子１，２
の少なくとも一方に低レベルの信号が加わると、Ｐチャ
ネルＭＯＳＦＥＴ ｐＨＰＬ２の少なくとも一方がオ
ン状態となってＮＰＮ型バイポーラトランジスタＱｌｌ
のペニスを充電するのでＱｌｌがオン状態となって負荷
を高速に充電する。この時ＮチャネルＭＯＳＦＥＴ
Ｎ１３とＮ１４は少なくとも一方がオフ状態となってい
るために、Ｑｌｌの動作状態に影響を与えることはない
。また、ＮチャネルＭＯＳＦＥＴ Ｎ】１とＮ１２は
少なくとも一方がオフ状態となっており、ＮチャネルＭ
ＯＳＦＥＴ Ｎ１５はオン状態となっているために、
ＮＰＮ型バイポーラトランジスタＱ１２のベースは放電
されてオフ状態になっている。２つの入力端子の両方に
高レベルの信号が加わると、ＮチャネルＭＯＳＦＥＴ
Ｎ１１、Ｎ１２の両方がオン状態となり、ＮＰＮ型バ
イポーラトランジスタＱ１２のベースを充電し、Ｑｌ２
がオン状態となって負荷を高速に放電する。この時、Ｐ
チャネルＭＯＳＦＥＴ ｐＨとＰＬ２は両方ともオフ
状態となっており、ＮチャネルＭＯＳＦＥＴ Ｎ１３
とＮ１４は両方ともオン状態となっているため、ＮＰＮ
型バイポーラトランジスタＱｌｌのベースは放電されて
オフ状態になっている。
の少なくとも一方に低レベルの信号が加わると、Ｐチャ
ネルＭＯＳＦＥＴ ｐＨＰＬ２の少なくとも一方がオ
ン状態となってＮＰＮ型バイポーラトランジスタＱｌｌ
のペニスを充電するのでＱｌｌがオン状態となって負荷
を高速に充電する。この時ＮチャネルＭＯＳＦＥＴ
Ｎ１３とＮ１４は少なくとも一方がオフ状態となってい
るために、Ｑｌｌの動作状態に影響を与えることはない
。また、ＮチャネルＭＯＳＦＥＴ Ｎ】１とＮ１２は
少なくとも一方がオフ状態となっており、ＮチャネルＭ
ＯＳＦＥＴ Ｎ１５はオン状態となっているために、
ＮＰＮ型バイポーラトランジスタＱ１２のベースは放電
されてオフ状態になっている。２つの入力端子の両方に
高レベルの信号が加わると、ＮチャネルＭＯＳＦＥＴ
Ｎ１１、Ｎ１２の両方がオン状態となり、ＮＰＮ型バ
イポーラトランジスタＱ１２のベースを充電し、Ｑｌ２
がオン状態となって負荷を高速に放電する。この時、Ｐ
チャネルＭＯＳＦＥＴ ｐＨとＰＬ２は両方ともオフ
状態となっており、ＮチャネルＭＯＳＦＥＴ Ｎ１３
とＮ１４は両方ともオン状態となっているため、ＮＰＮ
型バイポーラトランジスタＱｌｌのベースは放電されて
オフ状態になっている。
しかしながら上述した従来のＢ ｉ ＣＭＯＳゲート回
路は、ＭＯＳＦＥＴの性能を向上させるためにスケーリ
ングによる微細化が行なわれているので、ゲート長がバ
ーコミクロン以下になると、種々の信頼性上の問題によ
り電源電圧を下げざるおえない状況になっている。今、
ＮチャネルＭＯＳＦＥＴ Ｎ１２に着目してみるとリ
ース端子はバイポーラトランジスタＱ１２のベース端子
に接続されている。そのためにＮ１２でＱｌ２のベース
を充電していくと、ベース電位すなわちＮ１２のソース
電位が上昇してＮ１２のゲート・ソース間電位が小さく
なってしまう。したがって、Ｎ１２のドレイン電流が小
さくなってＱｌ２を高速にオン状態にできなくなり、動
作速度が劣化してしまう欠点がある。この影響は電源電
圧を下げていくほど顕著となり、例えばＮ１２のゲート
電圧が例えば３． ＯＶの場合に、通常バイポーラトラ
ンジスタのベース電位は１．Ｏｖ程度まで上昇するため
にドレイン電流は半分以下になって動作速度が大幅に劣
化しまう。
路は、ＭＯＳＦＥＴの性能を向上させるためにスケーリ
ングによる微細化が行なわれているので、ゲート長がバ
ーコミクロン以下になると、種々の信頼性上の問題によ
り電源電圧を下げざるおえない状況になっている。今、
ＮチャネルＭＯＳＦＥＴ Ｎ１２に着目してみるとリ
ース端子はバイポーラトランジスタＱ１２のベース端子
に接続されている。そのためにＮ１２でＱｌ２のベース
を充電していくと、ベース電位すなわちＮ１２のソース
電位が上昇してＮ１２のゲート・ソース間電位が小さく
なってしまう。したがって、Ｎ１２のドレイン電流が小
さくなってＱｌ２を高速にオン状態にできなくなり、動
作速度が劣化してしまう欠点がある。この影響は電源電
圧を下げていくほど顕著となり、例えばＮ１２のゲート
電圧が例えば３． ＯＶの場合に、通常バイポーラトラ
ンジスタのベース電位は１．Ｏｖ程度まで上昇するため
にドレイン電流は半分以下になって動作速度が大幅に劣
化しまう。
本発明のＢｉＣＭＯＳゲート回路は、ＣＭＯ３論理回路
の出力に１％！ Ｐ Ｎ型バイポーラトランジスタのベ
ース電極とＰＮＰ型バイポーラトランジスタのベース電
極を接続し、前記ＮＰＮ型バイポーラトランジスタのエ
ミッタ電極と前記ＰＮＰ型バイポーラトランジスタのエ
ミッタ電極とを共通接続して出力端子とし、前記ＮＰＮ
型バイポーラトランジスタのコレクタ電極を高電位電源
に接続し、前記ＰＮＰ型バイポーラトランジスタのコレ
クタｔｆｉを低電位電源に接続したことを特徴とする。
の出力に１％！ Ｐ Ｎ型バイポーラトランジスタのベ
ース電極とＰＮＰ型バイポーラトランジスタのベース電
極を接続し、前記ＮＰＮ型バイポーラトランジスタのエ
ミッタ電極と前記ＰＮＰ型バイポーラトランジスタのエ
ミッタ電極とを共通接続して出力端子とし、前記ＮＰＮ
型バイポーラトランジスタのコレクタ電極を高電位電源
に接続し、前記ＰＮＰ型バイポーラトランジスタのコレ
クタｔｆｉを低電位電源に接続したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。第１図
において、ＰＬ、Ｐ２はＰチャネルＭＯＳＦＥＴ、Ｎｌ
、Ｎ２はＮチャネルＭＯＳＦＥＴ、ＱｌはＮＰＮ型バイ
ポーラトランジスタ、Ｑ２はＰＮＰ型バイポーラトラン
ジスタ、１．２は入力端子、３は出力端子、４は高電位
電源、５は低電位電源である。２つの入力端子の少なく
とも一方に低レベルの信号が加わると、ＰチャネルＭＯ
ＳＦＥＴＰ Ｐｉ、Ｐ２の少なくとも一方がオン状態
となり、ＮＰＮＰＮＰバイポーラトランジスタのベース
を充電し、Ｑｌがオン状態となって負荷を高速に充電す
る。この時ＮチャネルＭＯ５ＦＥＴ Ｎｌ、Ｎ２は少
なくとも一方がオフ状態となっており、またＰＮＰＮＰ
Ｎバイポーラトランジスタのベース・エミッタ間は逆バ
イアス状態となっているために、Ｑｌの動作状態に影響
を与えることはない、２つの入力端子の両方に高しベル
の信号が加わると、ＮチャネルＭＯＳＦＥＴＮ１とＮ２
がオン状態となり、ＰＮＰ型バイポーラトランジスタＱ
２のベースを放電し、Ｑ２がオン状態となって負荷を高
速に放電する。この時ＰチャネルＭＯＳＦＥＴ ＰＩ
、Ｐ２は両方ともオフ状態となっており、またＮＰＮ型
バイポーラトランジスタＱ１のベース・エミッタ間は逆
バイアス状態となっているために、Ｑ２の動作状態に影
響を与えることはない。
において、ＰＬ、Ｐ２はＰチャネルＭＯＳＦＥＴ、Ｎｌ
、Ｎ２はＮチャネルＭＯＳＦＥＴ、ＱｌはＮＰＮ型バイ
ポーラトランジスタ、Ｑ２はＰＮＰ型バイポーラトラン
ジスタ、１．２は入力端子、３は出力端子、４は高電位
電源、５は低電位電源である。２つの入力端子の少なく
とも一方に低レベルの信号が加わると、ＰチャネルＭＯ
ＳＦＥＴＰ Ｐｉ、Ｐ２の少なくとも一方がオン状態
となり、ＮＰＮＰＮＰバイポーラトランジスタのベース
を充電し、Ｑｌがオン状態となって負荷を高速に充電す
る。この時ＮチャネルＭＯ５ＦＥＴ Ｎｌ、Ｎ２は少
なくとも一方がオフ状態となっており、またＰＮＰＮＰ
Ｎバイポーラトランジスタのベース・エミッタ間は逆バ
イアス状態となっているために、Ｑｌの動作状態に影響
を与えることはない、２つの入力端子の両方に高しベル
の信号が加わると、ＮチャネルＭＯＳＦＥＴＮ１とＮ２
がオン状態となり、ＰＮＰ型バイポーラトランジスタＱ
２のベースを放電し、Ｑ２がオン状態となって負荷を高
速に放電する。この時ＰチャネルＭＯＳＦＥＴ ＰＩ
、Ｐ２は両方ともオフ状態となっており、またＮＰＮ型
バイポーラトランジスタＱ１のベース・エミッタ間は逆
バイアス状態となっているために、Ｑ２の動作状態に影
響を与えることはない。
本実施例の具体的なトランジスタサイズの一例を示すと
、高電位電源電圧が３，３Ｖ、低電位電源電圧がＯＶ、
負荷容量が１．０ｐＦの場合に、ＭＯＳＦＥＴはゲート
酸化膜厚が１００Ａ、チャネル長が０．５μｍ、チャネ
ル幅が２０Ｊｉｍであり、バイポーラトランジスタのエ
ミッタが０．８μｍ×１０μｍである６高速動作のため
にはＭＯＳＦＥＴのドレイン容量とバイポーラトランジ
スタのベース周りの容量をできるだけ小さくすることが
望ましい。
、高電位電源電圧が３，３Ｖ、低電位電源電圧がＯＶ、
負荷容量が１．０ｐＦの場合に、ＭＯＳＦＥＴはゲート
酸化膜厚が１００Ａ、チャネル長が０．５μｍ、チャネ
ル幅が２０Ｊｉｍであり、バイポーラトランジスタのエ
ミッタが０．８μｍ×１０μｍである６高速動作のため
にはＭＯＳＦＥＴのドレイン容量とバイポーラトランジ
スタのベース周りの容量をできるだけ小さくすることが
望ましい。
次に本発明の第２の実施例を第２図の回路図により説明
する。回路は２人力ＮＡＮＤゲートの一例である。ＰＬ
、Ｐ２．Ｐ３．Ｐ４はＰチャネルＭＯＳＦＥＴ、Ｎｌ、
Ｎ２．Ｎ３．Ｎ４はＮチャネルＭＯＳＦＥＴ、ＱｌはＮ
ＰＮ型バイポーラトランジスタ、Ｑ２はＰＮＰ型バイポ
ーラトランジスタ、１，２は入力端子、３は出力端子、
４は高電位電源、５は低電位電源である。第２の実施例
ではＰチャネルＭＯＳＦＥＴ Ｐ３．Ｐ４かＮＰＮ型
バイポーラトランジスタＱ１と並列に接続され、Ｎチャ
ネルＭＯＳＦＥＴ Ｎ３．Ｎ４がＰＮＰ型バイポーラ
トランジスタＱ２と並列に接続されており、出力電位が
低電位電源電圧から高電位電源電圧まで完全にスイング
するという利点がある。
する。回路は２人力ＮＡＮＤゲートの一例である。ＰＬ
、Ｐ２．Ｐ３．Ｐ４はＰチャネルＭＯＳＦＥＴ、Ｎｌ、
Ｎ２．Ｎ３．Ｎ４はＮチャネルＭＯＳＦＥＴ、ＱｌはＮ
ＰＮ型バイポーラトランジスタ、Ｑ２はＰＮＰ型バイポ
ーラトランジスタ、１，２は入力端子、３は出力端子、
４は高電位電源、５は低電位電源である。第２の実施例
ではＰチャネルＭＯＳＦＥＴ Ｐ３．Ｐ４かＮＰＮ型
バイポーラトランジスタＱ１と並列に接続され、Ｎチャ
ネルＭＯＳＦＥＴ Ｎ３．Ｎ４がＰＮＰ型バイポーラ
トランジスタＱ２と並列に接続されており、出力電位が
低電位電源電圧から高電位電源電圧まで完全にスイング
するという利点がある。
以上説明したように本発明はバイポーラトランジスタの
ベース電極にＭＯＳＦＥＴのドレイン電極が接続するこ
とにより、ＭＯＳＦＥＴのゲート・ソース間には常に大
きな電圧がかかり、電源電圧を下げても動作速度が急激
に劣化しない効果がある０例えばＭＯＳＦＥＴのしきい
値電圧を０、５ Ｖ ４：設定した場合、従来のＢｉＣ
ＭＯＳゲート回路では３．０Ｖ以下の電源電圧で使うこ
とは実質的に無理であるが、本発明のＢ ｉ ＣＭＯＳ
ゲート回路では２０Ｖ程度まで使うことができる６
ベース電極にＭＯＳＦＥＴのドレイン電極が接続するこ
とにより、ＭＯＳＦＥＴのゲート・ソース間には常に大
きな電圧がかかり、電源電圧を下げても動作速度が急激
に劣化しない効果がある０例えばＭＯＳＦＥＴのしきい
値電圧を０、５ Ｖ ４：設定した場合、従来のＢｉＣ
ＭＯＳゲート回路では３．０Ｖ以下の電源電圧で使うこ
とは実質的に無理であるが、本発明のＢ ｉ ＣＭＯＳ
ゲート回路では２０Ｖ程度まで使うことができる６
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来のＢｉＣＭＯ
Ｓゲート回路の回路図である。 ＰＬ、Ｐ２．Ｐ３．Ｐ４．ｐＨ，ＰＩ２・・・Ｐチャネ
ルＭＯ８ＦＥＴ、Ｎｌ、Ｎ２．Ｎ３．Ｎ４Ｎｌ １．Ｎ
１２．Ｎ１３．Ｎ１４．Ｎ１５・・・ＮチャネルＭＯＳ
ＦＥＴ、Ｑｌ、Ｑｌ １．Ｑｌ ２・・・ＮＰＮ型バイ
ポーラトランジスタ、Ｑ２・・・ＰＮＰ型バイポーラト
ランジスタ、１．２・・・入力端子、３・・・出力端子
、４・・・高電位電源、５・・・低電位電源。
明の第２の実施例の回路図、第３図は従来のＢｉＣＭＯ
Ｓゲート回路の回路図である。 ＰＬ、Ｐ２．Ｐ３．Ｐ４．ｐＨ，ＰＩ２・・・Ｐチャネ
ルＭＯ８ＦＥＴ、Ｎｌ、Ｎ２．Ｎ３．Ｎ４Ｎｌ １．Ｎ
１２．Ｎ１３．Ｎ１４．Ｎ１５・・・ＮチャネルＭＯＳ
ＦＥＴ、Ｑｌ、Ｑｌ １．Ｑｌ ２・・・ＮＰＮ型バイ
ポーラトランジスタ、Ｑ２・・・ＰＮＰ型バイポーラト
ランジスタ、１．２・・・入力端子、３・・・出力端子
、４・・・高電位電源、５・・・低電位電源。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ論理回路の出力にＮＰＮ型バイポーラトラ
ンジスタのベース電極とＰＮＰ型バイポーラトランジス
タのベース電極を接続し、前記ＮＰＮ型バイポーラトラ
ンジスタのエミッタ電極と前記ＰＮＰ型バイポーラトラ
ンジスタのエミッタ電極とを共通接続して出力端子とし
、前記ＮＰＮ型バイポーラトランジスタのコレクタ電極
を高電位電源に接続し、前記ＰＮＰ型バイポーラトラン
ジスタのコレクタ電極を低電位電源に接続したことを特
徴とするＢｉＣＭＯＳゲート回路。 ２、前記ＮＰＮバイポーラトランジスタが並列接続され
た２個のＰチャネルＭＯＳＦＥＴと並列に接続され、前
記ＰＮＰバイポーラトランジスタが直列接続された２個
のＮチャネルＭＯＳＦＥＴと並列に接続されたことを特
徴とする請求項１記載のＢｉＣＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040141A JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040141A JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242023A true JPH03242023A (ja) | 1991-10-29 |
| JP3008426B2 JP3008426B2 (ja) | 2000-02-14 |
Family
ID=12572500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040141A Expired - Lifetime JP3008426B2 (ja) | 1990-02-20 | 1990-02-20 | ＢｉＣＭＯＳゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008426B2 (ja) |
-
1990
- 1990-02-20 JP JP2040141A patent/JP3008426B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008426B2 (ja) | 2000-02-14 |
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