JP4119543B2

JP4119543B2 - 極めて迅速なパワーオフ検出を行うパワーオン検出回路

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Publication number: JP4119543B2
Application number: JP27511398A
Authority: JP
Inventors: ヨットシュタールエルンスト
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-09-30
Filing date: 1998-09-29
Publication date: 2008-07-16
Anticipated expiration: 2018-09-29
Also published as: TW466398B; US5942925A; CN1215410C; EP0905605B1; CN1221914A; EP0905605A3; EP0905605A2; DE69837587T2; JPH11163701A; KR100593565B1; KR19990030295A; DE69837587D1

Description

【０００１】
【発明の属する技術分野】
本発明は、電力（電圧）が、いつターンオン（またはオフ）されたかを検出するための、そして電圧が安定動作値に復活した後に前もって決められた条件に他の回路をリセットするイニシャルイネーブル信号を、ラッチのような他の回路に提供するための改善された電子回路に関する。
【０００２】
【従来の技術】
１つの集積回路（ＩＣ）は、何千というトランジスタ、ゲート、ラッチ、メモリユニット他を含んでおり、そして１つの極めて大きな大規模集積回路（ＶＬＳＩ）回路は１つのシリコンチップ上に１００万またはそれ以上の能動素子を含んでいる。それらの素子は、異なる種類の複雑な回路に組織され、広い範囲の用途に使われる。適当な動作のため、これら回路の幾つかは電源がターンオンされたとき、用語「イニシャライズ」として知られる処理によって回路のそれら素子がメモリにセットされた前もって決められた条件またはパターンにセットされることを必要とする。そのような処理は当業技術において良く知られており、そしてたとえばそのような処理は前もって決められた望ましい初期パターンとなるよう多くの「ラッチ」（メモリセル）を初期的にセッティングすることによって達成される。そのようなラッチの初期セッティングは、短い瞬間であったとしてもターンオフされた後回路への電力が再びターンオンされるつど実行される必要がある。
【０００３】
いつ電源電圧がＩＣに来て、そして安定的な、十分な動作レベルに達するかを検出するため、電力がオンとなったときを検出するための回路が以前から開発されている。たとえば、電力が最初にターンオンされ、そして供給電圧がゼロから上昇し始めるとき、パワーオン検出回路がこの条件を感知し、そして供給電圧が十分なレベルに達する前であっても１つの短いパルスを直ちに発生させる。さらにこの短いパルスは、より長い、いくらか遅延されたパワーオン信号（ＰＷＲＯＮ）を発生させるのに用いられ、このパワーオン信号はこれに結合されているラッチを適切に「イニシャライズ」させて、それらの前もって決められたセッティングを生じさせる。その後、安定した、十分な動作レベルにある供給電圧を用いてラッチはそれらの動作用プログラムの１部として、今やそれらの中に蓄積されている情報を他の回路（すなわち、ＩＣの主回路）に連続的に送り続ける。電力がターンオンされたとき、瞬間的であったとしても、ラッチはそれらのセッティングを失い、そして電力が復活したときリセット（イニシャライズ）されなければならない。ラッチを適切にセット（またはリセット）することに失敗すれば、主回路の間違った、または不正な動作が生ずることは良く知られている。
【０００４】
たとえば、装置（たとえば大規模コンピュータ）が最初にターンオンされたとき、急激な負電圧遷移が生じ、装置内の種々の回路はわずかな差異時間をもって電力供給を受ける。そのような負電圧遷移はランダムであり、そしていつでも電力がターンオンされた後に生じる。そのような負電圧遷移が生じるときには、ラッチはそれらの適切なセッティングを失ってしまう。ラッチが直ちにリセットされなければ、電力が直ちに復活した場合でも主回路は適切に動作できない。従来のパワーオン検出回路はそのような急激な負電圧遷移に十分迅速に応答することができず、そしてその結果、電力が再び到達したときラッチは不適切なセットのままであった。
【０００５】
【発明が解決しようとする課題】
パワーオフ条件にほとんど瞬間的に応答する、そしてチップ上の主回路とともにＶＬＳＩ回路チップ上に製造されるよう適応できる、パワーオン検出回路を提供することが本発明の目的である。
【０００６】
上記課題は本発明により、パワーオン検出回路であって、１つの制御端子を有する１つの電圧パルス発生用回路と、第１電源端子と、第２電源端子を有しており、少なくとも１つの前もって選択された電圧レベルの供給電圧が前記第１電源端子に加えられたときに、その第１共通端子に１つの電圧パルスを発生し、前記制御端子と前記第１電源端子との間に結合された１つの電圧低減用回路を含み、第１電源端子に加えられている供給電圧が最初に、前もって決められた電圧レベルに達するか、またはそれを超え、そして次に、前もって決められた電圧レベル以下に降下するならば、電圧低減用回路は迅速に前記制御端子の電圧を低減させ、前記電圧パルス発生用回路は第１および第２ｐチャンネル電界効果トランジスタおよび第１ｎチャンネル電界効果トランジスタとを含み、トランジスタの各々は１つのゲートと、第１および第２出力端子とを有し、前記電圧パルス発生用回路が抵抗性装置を含み、当該抵抗性装置は第１および第２端子を有し、前記第１および第２端子間に抵抗を提供し、電圧低減用回路が、１つのゲートと、第１および第２出力端子とを有する第２ｎチャンネル電界効果トランジスタを含み、第１ｐチャネルトランジスタおよび第２ｐチャンネルトランジスタの、そして第２ｎチャンネルトランジスタの第１出力端子が第１電源端子に結合され、全てのトランジスタのゲートと、第２ｐチャンネルトランジスタおよび第２ｎチャンネルトランジスタの第２出力端子と、抵抗性装置の第１端子とが互いに第１共通端子に結合され、第１ｐチャンネルトランジスタの第２出力端子と、第１ｎチャンネルトランジスタの第２出力端子とが互いに第２共通端子に結合され、抵抗性装置の第２端子と、第１ｎチャンネルトランジスタの第１出力端子とが前記第２電源端子に結合されている、ことを特徴とするパワーオン検出回路によって解決される。
【０００７】
本発明は基本的には、用いられている電源の電圧がいつターンオンし、そして前もって選択されている電圧レベルに達したかを検出するパワーオン検出回路に関する。この条件に応答して、回路は１つの電圧パルスを発生する。もし、電源電圧の電圧レベルが何らかの理由（たとえば急峻な短時間ノイズスパイク）によって前もって選択されているレベル以下に降下するならば、回路は迅速にその制御（共通）端子の電圧を放電させ、そして前もって選択されたレベルへの電源電圧の復帰に応答して回路が迅速に１つの他の電圧パルスを発生させることを可能とする。
【０００８】
【発明の実施の形態】
１つの特色においては、本発明は電圧パルス発生回路と電圧低減用回路装置とを含む、パワーオン検出回路を指向している。１つの制御端子と第１電源端子とを持つ電圧パルス発生回路装置は、少なくとも前もって選択された電圧レベルの供給電圧が第１電源端子に加えられたとき、その第１共通端子に１つの電圧パルスを発生する。第１電源端子に加えられている供給電圧が最初に、前もって選択された電圧レベルに達するか、またはそれを超えて、そして次に前もって選択された電圧レベルの下にまで降下するならば、制御端子に結合されている電圧低減用回路装置は制御端子の電圧を急激に低減させ、その結果第１電源端子が再び、前もって選択された電圧レベルに達するか、または超えたとき、電圧パルス発生用回路装置は第１共通端子に別の電圧パルスを急激に発生することができる。
【０００９】
他の特色を見ると、本発明はパワーオン検出回路を指向している。このパワーオン検出回路は、第１および第２ｐチャンネル電界効果トランジスタと、第１および第２ｎチャンネル電界効果トランジスタと、抵抗性装置と、そして寄生容量性装置とを含んでいる。各トランジスタは、ゲートと、そして第１および第２出力端子を有している。抵抗性装置は、第１および第２端子を有しており、第１および第２端子の間に抵抗を備えている。寄生容量性装置は、電荷を蓄積する。全てのトランジスタのゲートと、第２ｐチャンネルおよびｎチャンネルトランジスタの第１出力端子と、抵抗性装置および容量性装置の第１端子とは、全て第１共通端子に結合される。第１ｐチャンネルトランジスタの第１出力端子と、第２ｐチャンネルトランジスタの第２出力端子と、そして第２ｎチャンネルトランジスタの第２出力端子とは、全て第１電源端子に結合される。第１ｐチャンネルトランジスタの第２出力端子と、そして第２ｎチャンネルトランジスタの第１出力端子とは、パワーオン検出回路の出力端子に結合される。抵抗性装置の第２端子と、第１ｎチャンネルトランジスタの第２出力端子とは、第２電源端子に結合される。
【００１０】
本発明のよりよい理解と、その重要な利点の十分な評価とは、添付図面および特許請求の範囲と関連して与えられる以下の説明を検討することにより得るのが最善である。
【００１１】
【実施例】
図１を参照すると、主回路１６、ラッチおよびリセット回路１４、および本発明によるパワーオン検出回路１２を含む装置１０が示されている。装置１０は標準的に１つの集積回路チップ上に集積されている。集積回路チップは、コンプレメンタリ酸化金属半導体（ＣＭＯＳ）技術を用いて（示されていない）１つのシリコンウェファの部分から形成される。例えば、装置１０は１００万またはそれ以上のコンポーネントを含んでいることもある。そのようなチップの設計および製造は、当業技術者にとっては良く知られており、ここではそれ以上の説明を要しない。電源電圧（＋ＶＣＣ）は、端子１８に接続され、これは他方で回路１２および回路１４並びに１６に接続される。基準電源電圧（たとえば、グランド）は端子２２に、そして回路１２および回路１４並びに１６に接続される。端子１８および２２は、それぞれ、第１および第２電源端子として示される。パワーオン検出回路１２は標準的に、装置１０の単に極めて小さな部分であり、標準的には比較的低い電力（たとえばマイクロワット）を消費するのみである。
【００１２】
電力がターンオン（または中断の後の戻りターンオン）されたとき、適切な時間遅延の後にパワーオン検出回路１２はリード２４を通してラッチおよびリセット回路１４にＰＷＲＯＮ信号を加える。ＰＷＲＯＮ信号の受取によって、ラッチは初期的な、前もって決められた条件にセットまたはリセットされる。ラッチの設計および動作、並びにそれらがどのようにして初期的に前もって決められたセッティングにセットされるかは当業技術者には良く知られており、そしてここではこれ以上の説明を要しない。ラッチ１４からの情報は、複数のリード２６を通して主回路１６に加えられる。良く知られているように、パワーオフされ、そしてオンとなった後に、ラッチ１４のイニシャライズまたはプリセッティングは主回路１６の適切な動作のために重要である。主回路１６の設計および動作は、当業技術者によって良く知られており、そしてここではこれ以上の説明を要しない。
【００１３】
図２を参照すると、図１のパワーオン検出回路１２の１つの実施例が、１部は回路図形式で、そして１部はブロック形式で示されている。回路１２は、ｐチャンネル電界効果トランジスタ（ＦＥＴ）３２および３８、ｎチャンネル電界効果トランジスタ（ＦＥＴ）３０および４０、抵抗器３４、（標準的には抵抗器３４とトランジスタ３０、３２、３８および４０に関連した容量である）コンデンサ３６、（ブロック図で示されている）波形整形ユニット４２、（ブロック図で示されている）パルス遅延ユニット４４、および（ブロック図で示されている）バッファインバータユニット４６を含んでいる。トランジスタ３０、３２、３８および４０は標準的に酸化金属シリコン（ＭＯＳ）形であり、そしてＭＯＳＦＥＴとして示される。各トランジスタはゲート、そして第１および第２出力端子を有している。トランジスタ３２、３８および４０と抵抗器３４の組み合わせは電圧パルス発生用装置として示されることができる。トランジスタ３０は、電圧低減用装置として示されることができる。抵抗器３４は、抵抗性装置として、そしてコンデンサ３６は容量性装置として示されることができる。ｐチャンネルトランジスタにおいては、電流はソースからドレインへと流れる。こうして、ソースは第１出力端子であり、そしてドレインは第２出力端子である。ｎチャンネルトランジスタにおいては、電流はドレインからソースに流れ、そしてこのため第１出力端子はドレインであり、そして第２出力端子はソースである。波形整形ユニット４２、パルス遅延ユニット４４およびバッファインバータユニット４６は、当業技術者には良く知られている回路であり、そしてここではこれ以上の説明を要しない。＋ＶＣＣおよびグランドからそれらへの電力の接続もまた、この事実によって示されていない。
【００１４】
トランジスタ３０、３２および３８のソースは、電圧源＋ＶＣＣに結合されている端子１８に結合されている。（＋ＶＣＣとして示されている）電圧電源は（ターンオフ時）０ボルトであるか、または（ターンオン時）＋ＶＣＣボルトのレベルに上昇することができる。こうして、端子１８に加えられる電圧は０と＋ＶＣＣボルトの間であることができる。電源がターンオンしているときでも、ノイズスパイクは端子１８を＋ＶＣＣよりも小さくさせることができる。トランジスタ３０および３２のゲートおよびドレイン、トランジスタ３８および４０のゲート、抵抗器３４の第１端子およびコンデンサ３６の第１端子は全て、端子５０に結合される。抵抗器３４およびコンデンサ３６の第２端子、およびトランジスタ４０のソースは、端子２２に、そしてグランドとして示されている基準電圧供給に結合する。トランジスタ３８および４０のドレインは、波形整形ユニット４２の入力に、そして端子５２に結合される。波形整形器４２の出力は、パルス遅延ユニット４４の入力に、そして端子５４に結合される。パルス遅延ユニット４４の出力は、バッファインバータユニット４６の入力に、そして端子５６に結合される。バッファインバータユニット４６の出力は、ライン２４に結合され、そして出力信号ＰＷＲＯＮを発生させる。端子５０にともに結合されている、そのゲートおよびドレインを持つ、１つのダイオードとして接続されているトランジスタ３０は、端子５０上の電圧が端子１８におけるそれよりもより正であるとき、端子５０から端子１８への方向においてのみ電流を導通させる。このことは後により詳細に説明される。トランジスタ３２もまた、ともに端子５０に結合された、そのゲートおよびドレインを持つ１つのダイオードとして接続されている。パワーオン検出回路１２内の素子の数およびサイズは比較的小さく、そしてそのためチップ上の多くのエリアを必要とすることなく、ＣＭＯＳ技術を用いて集積回路チップ上に製造することが可能である。初期的パワーオン検出の間の、端子１８、５０、５２、５４および５６そしてリード２４（ＰＷＲＯＮ）における電圧波形が以下に詳細に説明される。
【００１５】
電源電圧が最初にターンオンされたとき、端子１８における電圧はゼロである。この電圧が、ダイオード接続されているｐチャンネルトランジスタ３２のスレッショールド電圧（Ｖｔｈ）より上に上昇すると、トランジスタ３２は抵抗器３４を通して端子２２およびグランドに電流を導通させ始める。その後、端子１８における供給電圧が上昇し続けると、端子５０における電圧は抵抗器３４を通る電流および増加する供給電圧に比例して上昇する。
【００１６】
端子１８における供給電圧がトランジスタ３８および４０のスレッショールド電圧（Ｖｔｈ）よりも上昇すると、これらトランジスタはターンオンを開始する。正味の結果は、端子５２が最初に＋ＶＣＣに向かってプルアップされ、そして次にトランジスタ４０が急激にターンオンし、そしてトランジスタ３８がターンオフされ、端子５２上の電圧はグランドに降下する。電力がターンオンされたことによる、端子５２における電圧の上昇および続く降下は、短い継続時間を持つパルスを生じさせ、そしてリード２４上に適切に遅延されたＰＷＲＯＮを発生させる結果となる。これは以下により詳細に説明される。
【００１７】
端子１８における供給電圧が安定的な動作レベル（たとえば約＋３．３ボルト）に達したとき、端子５０上の電圧はそのレベルからダイオード接続されたトランジスタ３２のスレッショールド電圧を差し引いた電圧（＋ＶＣＣ−Ｖｔｈ）に保たれる。端子５２は、端子５０における正電圧によってオンに保たれているターンオントランジスタ４０によってゼロレベルに保たれている。トランジスタ３８は基本的に端子５０上の正電圧によってオフにバイアスされている。トランジスタ３２、３８および４０のスレッショールド電圧は標準的に同じ（例えば、それぞれ約０．６ボルト）である。トランジスタ３０のスレッショールド電圧Ｖｔｈは、トランジスタ３２、３８および４０のそれが標準的に約０．３ボルトであるのに比べて、標準的にそれよりも低い。これらは本発明の重要な設計特色である。
【００１８】
一旦供給電圧がフルレベル（＋ＶＣＣ）に達したならば、トランジスタ３２によって引き出される電流を小さく保つため、抵抗器３４は高い抵抗値（例えば約２メグオーム）を持つように選択される。この高抵抗を達成するために、抵抗器３４は標準的に、比較的大きな拡散エリアを持つ１つの拡散デバイスとして製造されるが、この技術は当業技術者に良く知られている。しかし、この大きな拡散エリアの結果として、抵抗器３４はこれと関連した、比較的大きな寄生容量（たとえば、約１ピコファラッド）を有することになり、これはコンデンサ３６によって表されている。コンデンサ３６はさらに、トランジスタ３８および４０のゲートに関連した、そしてトランジスタ３０および３２のゲートおよびドレインに関連した寄生容量をも含んでいる。（寄生容量）コンデンサ３６の比較的大きな値は、特に本発明に関しては、パワーオン検出回路１２が＋ＶＣＣのレベルに重ね合わせられた急激な、短い継続時間を持つ負電圧遷移に迅速に応答することを、そして次に新しいＰＷＲＯＮ信号を発生することを不可能とさせる。このことは後に詳しく説明される。もし、回路１２が、供給電圧における急激な負遷移に十分迅速に応答することができなければ、ラッチおよびリセット回路１４内のラッチの謝った（ランダムな）セッティングが行われ、主回路１６の不適切な動作が生じる。
【００１９】
上に説明されたように、供給電圧がターンオンされ、そしてあるレベルの上に上昇したとき、電圧パルスが端子５２に発生される。端子５２における電圧パルスは波形整形ユニット４２に加えられ、波形整形ユニットはシャープな立ち上がりおよび立ち下がりエッジを持つ整形されたパルスを発生する。端子５４に現れる、この整形されたパルスはパルス遅延ユニット４４に加えられ、遅延ユニットは端子５６にかなり（例えば約１マイクロ秒だけ）遅延された立ち下がりエッジを持つ引き延ばされた電圧パルスを発生する。端子５６における、引き延ばされた、そして遅延された電圧パルスはバッファインバータユニット４６に加えられ、バッファインバータユニットはリード２４上に適切に（例えば約１マイクロ秒だけ）遅延されたポジティブゴーイングＰＷＲＯＮ信号を発生し、これは端子１８における供給電圧が十分に動作用レベルにおいて十分に安定していることを表している。リード２４を通してＰＷＲＯＮ信号がラッチおよびリセット回路１４（図１参照）に加えられたときだけ、ラッチがその前もって決められた初期条件に適切にセット（またはリセット）される。もし、端子１８における電源電圧が急激にあるレベル（例えば約＋０．４ボルト）以下に低下するならば、ラッチはそれらのセッティングを失い、そしてランダムにリセットされる。このことは、供給電圧が再び上昇し、新しいＰＷＲＯＮ信号が発生されて、ラッチが適切に再イニシャライズされるまで続く。本発明は、単にナノ秒で終了する電力中断であっても、新しいＰＷＲＯＮ信号が発生されることを確実にするものである。当然、長時間で終了するパワーオフ条件においても、上に説明されたように新しいＰＷＲＯＮ信号が発生される結果となる。
【００２０】
図３を参照すると、電力がターゲットオンされたときにパワーオン検出回路１２における端子１８、５０、５２、５４および５６並びにリード２４においてそれぞれ出現する、関連する電圧波形６２、６３０，６４、６５、６６および６７を概略的に描いたグラフ６０が示されている。グラフ６０の垂直軸はそれぞれ種々の波形の電圧「０」から「＋」を表しており、そして水平軸は時間を示している。波形は必ずしも、正しい尺度ではない。
【００２１】
波形６２は、開始時間「Ｔｓｔａｒｔ」において電力がターンオンされたときに、端子１８において上昇する電圧を示している。電圧はポイント７０におけるゼロ（０）から、時間「ＴＯＮ」におけるポイント７１でのフルレベル（たとえば、約＋３．３Ｖ）まで上向きの傾斜ライン７２に沿って上昇する。「Ｔｓｔａｒｔ」から「Ｔｏｎ」までの経過時間は、たとえば１マイクロ秒よりも小さい。故意のターンオフまで、または意図しない中断まで、電力はポイント７１によって示されるフルレベル（＋ＶＣＣ）にとどまっている。波形６２のライン７２上のポイント７３と時間Ｔ１で示される電圧レベルに達したとき、トランジスタ３２のスレッショールド電圧（Ｖｔｈ）を超えて、トランジスタ３２はターンオンする。波形６３によって表されている、端子５０における電圧が次に、ポイント７４においてゼロからライン７６に沿って上昇し始め、時間「Ｔｏｎ」においてポイント７８に達する。ライン７６は、波形６２のライン７２と同じ傾斜を有している。（電力がオンにとどまっている限り）端子５０の電圧はその後ポイント７８のレベルに維持される。前に説明されたように、このレベルは＋ＶＣＣからトランジスタ３２のスレッショールド電圧Ｖｔｈ（約０．６Ｖ）の大きさをマイナスしたものである。
【００２２】
時間Ｔ１において、端子５０における電圧がゼロから上昇し始めると、トランジスタ３８および４０の両方はターンオンし、そして波形６４によって示されている端子５２における電圧はポイント８０および時間Ｔ１においてゼロから上昇して、短い継続時間のパルス８２を形成するが、これは次にポイント８４および時間Ｔ２において急激にゼロに戻り降下する。時間Ｔ２において、トランジスタ３８はバイアスがオフされ、そしてトランジスタ４０は強度にバイアスオンされる。波形６２のライン７２に沿ったポイント８６によって表される、端子１８の電圧レベルは、トランジスタ３８がバイアスオフされ、そしてトランジスタ４０が強度にバイアスオンされるレベルである。
【００２３】
端子５２における丸くなったパルス８２は、波形整形器ユニット４２によって整形され、波形６５に見られるように、端子５４において整形されたパルス８８を発生する。パルス８８はパルス遅延ユニット４４によって継続時間が延長されて、端子５６において波形６６のパルス９０を発生させる。パルス９０は、時間Ｔ１からＴ３まで延長され、たとえばこの周期は約１マイクロ秒である。時間Ｔ３であるパルス９０の終わりまでに、端子１８における電圧（波形６２）は完全な動作レベル（＋ＶＣＣ）に安定されていることに注目される。
【００２４】
時間Ｔ３においてパルス９０が終了するとき、波形６７によって示されるように、バッファインバータユニット４６は、リード２４に信号９２を加える。信号９２はリード２４を通してラッチおよびリセット回路１４（図１）に加えられるようなＰＷＲＯＮ信号である。ラッチがイニシャライズされた後には、端子１８における供給電圧がターンオンされ、そして次にターンオン戻しされるときに、次のＰＷＲＯＮ信号が発生されるのみである。本発明は、パワーオフ条件のほとんど瞬間的な検出を提供し、これによって、電力が単に数ナノ秒だけ中断したとしても、ラッチをリセットするための新しいＰＷＲＯＮ信号が発生されることを確実にする。
【００２５】
トランジスタ３２、３８および４０、並びに抵抗器３４（図２）は、それらが１つのインバータとして接続されるパルス形成回路網を構成する。供給電圧が十分に（フルレベルまたはそれに近いレベルにまで）上昇したとき、端子５０の電圧は（僅かに供給電圧を下回る電圧に）保持され、そして端子５２における電圧はゼロに低下されて保たれている。しかし、当業技術者に良く知られているように、それらトランジスタはそれぞれのスレッショールド電圧付近で非線形スレッショールド導通特性を有している。このため、端子１８における（波形６２の）供給電圧が最初にターンオンし、（時間＝Ｔｓｔａｒｔ）、そしてゼロから＋ＶＣＣ（Ｔｏｎ）まで上昇するとき、トランジスタ３２、３８および４０，並びに抵抗器３４の回路網は時間インターバルＴ１からＴ２において、端子５２に波形６４のパルス８２を発生させる。標準的には継続時間において１マイクロ秒の単に小さな部分にすぎないこのパルス８２は、供給電圧がその動作レベル＋ＶＣＣ（約＋３．３Ｖ）において安定した後、適切な、かなり遅れた時間（Ｔ３）においてＰＷＲＯＮ信号９２を発生させる。
【００２６】
ここで与えられている説明において、端子５０の電圧波形６３は、時間Ｔｓｔａｒｔにおいてゼロボルトである。その後、時間Ｔ１の後、端子５０における電圧は（波形６２の）端子１８における電圧とともに一致して上昇するが、しかし、ダイオード接続されたｐチャンネルトランジスタ３２のスレッショールド電圧Ｖｔｈの大きさに等しい量だけ振幅において低められている。トランジスタ３２、３８および４０のスレッショールド電圧Ｖｔｈはすべて大きさにおいて等しい（約０．６ボルト）ことを再び注目すべきである。
【００２７】
もし、電力がターンオンされたとき、端子５０における電圧が近似的にゼロより上のレベルにおいて（たとえば、大きさにおいてトランジスタ３８または４０のスレッショールド電圧Ｖｔｈに等しい電圧において）開始されるならば、端子１８における供給電圧が波形６２のライン７２に沿って上昇するのに従い、Ｔ１からＴ２までの間に、端子５２（波形６４）においてパルス８２が適切に形成されることはない（または全く形成されない）。結果として、電力がターンオンされ、そして供給電圧が上昇し始めたとき、新しいＰＷＲＯＮ信号９２は発生されることはない。本発明は、電力がターンオフされるか、または急激に中断されるとき、端子５０がほとんど瞬間的にゼロ付近（たとえば、約＋０．４ボルト以下）にほとんど瞬間的に戻ることを確実にする。こうして、パワーオフ直後、または後の時間のいずれにおいても電力がターンオン戻りしたときにはいつでも、端子５２における新しいパルス８２および、リード２４上の新しいＰＷＲＯＮ信号９２が確実に発生される。
【００２８】
図４を参照すると、パワーオン検出回路１２への電力が（たとえば急激な負電圧遷移によって）ターンオフされたとき、端子１８における、そして端子５０におけるそれぞれの電圧対時間を概略的に描いたグラフ１００が示されている。グラフ１００の垂直軸はボルトにおける電圧を示しており、そして水平軸はナノ秒における時間を示している。グラフ１００は端子１８における＋ＶＣＣを表しているポイント１０３から、ポイント１０４におけるゼロへの数ナノ秒において降下する第１ネガティブゴーイング電圧波形１０２（パワーオフ）を示している。この電圧波形１０２は、端子１８への電力が数ナノ秒でも中断されたときにはそこにおける電圧はほとんど瞬間的にゼロに降下することを描いている。
【００２９】
グラフ１００はまた、端子５０上の電圧を表している第２ネガティブゴーイング電圧波形１０６をも示している。ここで描かれている端子５０における初期電圧レベルは、垂直軸上のポイント１０７によって示されているように、ｐチャンネルトランジスタ３２（図２）のスレッショールド電圧Ｖｔｈの大きさだけ＋ＶＣＣより低いことは既に説明されている。
【００３０】
ｎチャンネルトランジスタ３０（図２参照）は、バス２０を通して端子１８に接続されているそのソースおよび、端子５０と共通に接続されているそのドレインおよびゲートによってダイオード接続されていることを再び注目すべきである。こうして、端子１８における電圧が、端子５０上の電圧よりもトランジスタ３０のスレッショールド電圧Ｖｔｈ（約０．３ボルト）の大きさよりもさらに降下するまで、トランジスタ３０は導通することはない。トランジスタ３０が導通するレベルは、ポイント１０８によってグラフ１００の垂直軸上に表されている。トランジスタ３０が導通するとき、これはコンデンサ３６（寄生容量）上の電荷をグランドに分岐させ、その結果端子１８上の電圧がその急激な降下（電圧波形１０２）を続けるのに従って、端子５０上の電圧（電圧波形１０６）は直ちにそれに従う。
【００３１】
電圧波形１０２がゼロに向かって降下すると、これはポイント１０９を通過する。ポイント１０９は水平線１１０によって表される電圧レベルであり、そして「Ｖｎｅｗ」（約０．４ボルト）として表示されている。この電圧レベルＶｎｅｗは、ｐチャンネルトランジスタ３２の、ｐチャンネルトランジスタ３８の、そしてｎチャンネルトランジスタ４０のスレッショールド電圧Ｖｔｈ（約０．６ボルト）よりも下であり、そしてこれらのトランジスタはターンオフとなっている。しかし、そのスレッショールド電圧Ｖｔｈ（約０．３ボルト）に達するまで、ダイオード接続されたｎチャンネルトランジスタ３０は導通を継続する。こうして、端子５０の電圧波形１０６はポイント１１２における水平線１１０（Ｖｎｅｗ）以下に急速に降下する。ポイント１１２は、ポイント１０９から単に数ナノ秒だけしか離れていないこと入力注目すべきである。端子５０および電圧波形１０６が約＋０．３ボルト（トランジスタ３０のスレッショールド電圧Ｖｔｈに大きさにおいて等しい）に降下した後、トランジスタ３０は導通を終了させる。その後、コンデンサ３６は僅かに抵抗器３４を通して放電し、そして電圧波形１０６は指数的に、（グラフ１００上では示されていない）より遅い時間にゼロに減退する全体的に水平な曲線に従う。
【００３２】
電圧レベルＶｎｅｗは、ラッチおよびリセット回路１４におけるラッチがそれらのイニシャライズされたセッティングを失い、そしてそのためリセットされることが必要な電圧レベルの上にある。ラッチセッティングは端子１８における電圧がＶｎｅｗの上にある限りはそのまま残されている。何らかの出来事によって、端子１８（および端子５０）における電圧がどの時点でもＶｎｅｗより下に降下すると、新しいＰＷＲＯＮ信号が自動的にリード２４に加えられ、そしてラッチはリセットされる。
【００３３】
グラフ１００はまた、破線によって仮想的な電圧波形１２０を示している。この仮想電圧波形１２０は、ダイオード接続されたｎチャンネルトランジスタ３０（図２）の存在しない場合の、端子５０における（電圧波形１０２によって示されるような電力が急激に中断されたときの）電圧減衰を概略的に描いている。仮想的電圧波形１２０が描いているように、端子５０における電圧はコンデンサ３６からの電荷がほとんど高抵抗の抵抗器３４を通して流れるために、（電圧波形１０６に比べて）比較的遅いレートで指数的に減衰する。端子５０における電圧がＶｎｅｗ（水平線１１０）のレベル以下に降下するのに長い時間（たとえば、おおよそ１マイクロ秒またはその前後−ここでは示されない）が必要である。そのような時間の間に、端子１８における電圧が容易に戻ることもあり得る（グラフ１００では示されていない）が、しかしこの仮想した場合においては新しいＰＷＲＯＮ信号は発生されない。その結果、ラッチはリセットされない。前に説明されたように、このような条件を避けることは極めて重要である。
【００３４】
開示されたパワーオン検出回路における種々の変更が当業技術者にとっては想定されるかも知れず、そして添付された特許請求の範囲に記されている本発明の精神および範囲から離れることなく、製造することも可能である。たとえば、開示されたものと異なる電圧レベルおよびスレッショールド電圧を用いることもでき、そしてパルス遅延およびオンおよびオフ時間も所定用途に関して最善となるよう変更することができる。さらに、パワーオン検出回路は特定サイズのＩＣに、またはＩＣ上の特定の他の（主）回路に用いられるよう限定されることもない。さらに、抵抗器３４の抵抗は必要とされる最適なレベルに変更することができる。さらに、トランジスタの導電型式は反転することができ、そして負レベルおよびグランドを電源レベルとすることもできる。
【図面の簡単な説明】
【図１】ラッチとリセット回路、主回路および本発明によって提供されるパワーオン検出回路を含む装置を示す図である。
【図２】本発明によって提供されるパワーオン検出回路のより詳細を示す、部分的にブロック形式で描かれた回路図である。
【図３】図２のパワーオン検出回路の種々のノードにおいて発生される関連する波形を概略的に示すグラフである。
【図４】急激な負電圧波形を持つパワーオフ条件を概略的に描くグラフ、そしてまた本発明によって提供される急速パワーオフ検出を説明する、パワーオン検出回路内の１つのノードにおける結果的な電圧波形を示す図、並びに本発明が存在しないパワーオン検出回路による望ましくない緩やかなパワーオフ検出を説明する、同じノードにおける（破線で示される）想定的な電圧波形をさらに示す図である。
【符号の説明】
１０装置
１２パワーオン検出回路
１４ラッチおよびリセット回路
１６主回路
１８電源電圧（＋ＶＣＣ）端子
２０バス
２２基準電源電圧（たとえば、グランド）端子
２４リード
２６複数のリード
３０ｎチャンネルトランジスタ
３２ｐチャンネルトランジスタ
３４抵抗器
３６コンデンサ
３８トランジスタ
４０トランジスタ
４２波形整形器ユニット
４４パルス遅延ユニット
４６バッファインバータユニット
５０端子
５２端子
５４端子
５６端子
９２ＰＷＲＯＮ信号

Claims

パワーオン検出回路（１２）であって、
１つの制御端子（５０）を有する１つの電圧パルス発生用回路（３２、３８、４０、３４）と、第１電源端子（１８）と、第２電源端子（２２）を有しており、
少なくとも１つの前もって選択された電圧レベルの供給電圧が前記第１電源端子（１８）に加えられたときに、その第１共通端子（ＮＯＤＥ＿Ａ）に１つの電圧パルスを発生し、
前記制御端子（５０）と前記第１電源端子（１８）との間に結合された１つの電圧低減用回路（３０）を含み、
第１電源端子（１８）に加えられている供給電圧（＋ＶＣＣ）が最初に、前もって決められた電圧レベルに達するか、またはそれを超え、そして次に、前もって決められた電圧レベル以下に降下するならば、電圧低減用回路は迅速に前記制御端子の電圧を低減させ、
前記電圧パルス発生用回路は第１および第２ｐチャンネル電界効果トランジスタ（３２、３８）および第１ｎチャンネル電界効果トランジスタ（４０）とを含み、トランジスタの各々は１つのゲートと、第１および第２出力端子とを有し、
前記電圧パルス発生用回路が抵抗性装置（３４）を含み、当該抵抗性装置（３４）は第１および第２端子を有し、前記第１および第２端子間に抵抗を提供し、
電圧低減用回路（３０）が、１つのゲートと、第１および第２出力端子とを有する第２ｎチャンネル電界効果トランジスタ（３０）を含み、
第１ｐチャネルトランジスタ（３８）および第２ｐチャンネルトランジスタ（３２）の、そして第２ｎチャンネルトランジスタ（３０）の第１出力端子（Ｓ）が第１電源端子（１８）に結合され、
全てのトランジスタ（３２、３８、４０、３０）のゲートと、第２ｐチャンネルトランジスタ（３２）および第２ｎチャンネルトランジスタ（３０）の第２出力端子（ｄ）と、抵抗性装置（３４）の第１端子とが互いに第１共通端子（ＮＯＤＥ＿Ａ）に結合され、
第１ｐチャンネルトランジスタ（３８）の第２出力端子（ｄ）と、第１ｎチャンネルトランジスタ（４０）の第２出力端子（ｄ）とが互いに第２共通端子（ＮＯＤＥ＿Ｂ）に結合され、
抵抗性装置（３４）の第２端子と、第１ｎチャンネルトランジスタ（４０）の第１出力端子（Ｓ）とが前記第２電源端子（２２）に結合されている、
ことを特徴とするパワーオン検出回路。
前記第１共通端子（ＮＯＤＥ＿Ａ）が、これと関連する容量（３６）を有している、請求項１記載のパワーオン検出回路。
電荷を蓄積する寄生容量性装置（３６）を含む、請求項１記載のパワーオン検出回路。
ｐチャンネルトランジスタ（３２、３８）および第１ｎチャンネルトランジスタ（４０）のスレッショールド電圧が、第２ｎチャンネルトランジスタ（３０）のスレッショールド電圧と異なっている、請求項１記載のパワーオン検出回路。
ｐチャンネルトランジスタ（３２、３８）および第１ｎチャンネルトランジスタ（４０）のスレッショールド電圧が全て、約０．６ボルトであり、
第２ｎチャンネルトランジスタ（３０）のスレッショールド電圧が約０．３ボルトである、請求項１記載のパワーオン検出回路。
前記抵抗性装置（３４）は約２メグオームの抵抗器である、請求項１記載のパワーオン検出回路。
パルス整形装置（４２）および遅延装置（４４）を含み、
当該パルス整形装置（４２）および遅延装置（４４）は前記第２共通端子（ＮＯＤＥ＿Ｂ）に結合された１つの入力を有し、
パルス整形装置（４２）および遅延装置（４４）は１つの出力を有し、
その出力は、電力がターンオンされることによってセットされるべきラッチ（１４）に結合されることが適切な電圧パルス信号を発生する、請求項１記載のパワーオン検出回路。
前記第１電源端子（１８）と前記第２電源端子（２２）との間に結合されたラッチ（１４）を含んでおり、当該ラッチ（１４）はコンプレメンタリ酸化金属半導体放散技術によって集積回路チップ上に実現されており、さらに電力がオンとなった時の動作の間にラッチ（１４）から必要な情報を受け取る主回路（１６）を含み、
前記第１電源端子（１８）と第２電源端子（２２）との間に結合された電源がターンオンしたとき、第１ｐチャネルトランジスタ（３８）および第２ｐチャンネルトランジスタ（３２）と、第１ｎチャンネルトランジスタ（４０）と、抵抗器（３４）との組み合わせが、第１ｐチャンネルトランジスタ（３８）と、第１ｎチャンネルトランジスタ（４０）の第２出力端子（ｄ）に電圧パルスを発生し、
電力が中断されたとき、パワーオン検出回路（１２）が電力中断を検出すると、第２ｎチャンネルトランジスタ（３０）が第１共通端子（ＮＯＤＥ＿Ａ）の電圧を低減させるための低抵抗の分岐パスを提供し、
電力が再びターンオンしたとき、第１および第２ｐチャンネルトランジスタ（３２、３８）と、第１ｎチャンネルトランジスタ（４０）と、抵抗器（３４）との組み合わせが、
前記第１のｐチャネルトランジスタ（３８）と前記第１のｎチャネルトランジスタ（４０）の第２出力端子（ｄ）に他の１つの電圧パルスを発生させる、
ことを特徴とする、請求項１記載のパワーオン検出回路。