JPH0548417A - パワー・オン検出回路 - Google Patents
パワー・オン検出回路Info
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- JPH0548417A JPH0548417A JP20672091A JP20672091A JPH0548417A JP H0548417 A JPH0548417 A JP H0548417A JP 20672091 A JP20672091 A JP 20672091A JP 20672091 A JP20672091 A JP 20672091A JP H0548417 A JPH0548417 A JP H0548417A
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- capacitive element
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- Pending
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Abstract
(57)【要約】
【目的】電源遮断、電源投入の動作を比較的早く行って
も確実に電源投入を検出するパワー・オン検出回路を提
供することにある。 【構成】容量素子の両端に抵抗を接続し、電源遮断時に
は容量素子に蓄えられた電荷を前記抵抗により放電さ
せ、容量素子端の電位を安定させる。
も確実に電源投入を検出するパワー・オン検出回路を提
供することにある。 【構成】容量素子の両端に抵抗を接続し、電源遮断時に
は容量素子に蓄えられた電荷を前記抵抗により放電さ
せ、容量素子端の電位を安定させる。
Description
【０００１】
【産業上の利用分野】本発明は、電源投入時を検出し、
パルスを発生させるパワー・オン検出回路に関する。
パルスを発生させるパワー・オン検出回路に関する。
【０００２】
【従来の技術】従来より、ディジタル・ウオッチの電池
投入時の表示イニシャライズの為や、機器類の電源投入
時に、所定のモードに設定するために、電源投入を検出
しパルスを発生させ、そのパルスを利用してイニシャラ
イズやモード設定する方式は多く用いられて来ている。
この電源の投入を検出してパルスを発生する回路として
は、これまで図２の回路図に示す方式が多く用いられて
きた。図２を用いて従来の技術を説明する。
投入時の表示イニシャライズの為や、機器類の電源投入
時に、所定のモードに設定するために、電源投入を検出
しパルスを発生させ、そのパルスを利用してイニシャラ
イズやモード設定する方式は多く用いられて来ている。
この電源の投入を検出してパルスを発生する回路として
は、これまで図２の回路図に示す方式が多く用いられて
きた。図２を用いて従来の技術を説明する。
【０００３】図２に於て、１はＰ型ＭＯＳトランジス
タ、２は容量素子、４はインバータ、５と６は信号線を
示す。Ｐ型ＭＯＳトランジスタのソースは正極電源ＶＤ
Ｄに、ゲートは負極電源ＶＳＳに、ドレインは容量素子
２に各々接続している。容量素子２は前記Ｐ型ＭＯＳト
ランジスタ１と負極電源ＶＳＳの間に接続している。イ
ンバータ４はＰ型ＭＯＳトランジスタ１と容量素子２の
交点の信号５を入力として、反転信号を信号６へ出力す
る。
タ、２は容量素子、４はインバータ、５と６は信号線を
示す。Ｐ型ＭＯＳトランジスタのソースは正極電源ＶＤ
Ｄに、ゲートは負極電源ＶＳＳに、ドレインは容量素子
２に各々接続している。容量素子２は前記Ｐ型ＭＯＳト
ランジスタ１と負極電源ＶＳＳの間に接続している。イ
ンバータ４はＰ型ＭＯＳトランジスタ１と容量素子２の
交点の信号５を入力として、反転信号を信号６へ出力す
る。
【０００４】次に、動作について図３のタイミング・チ
ャート図で説明する。図３に於て、信号５と６は図２と
同じ信号を示している。Ｈはハイ・レベルを示し、Ｌは
ロウ・レベルを示す。ＶＬはインバータ４のロジック・
レベルを示す。ここで、電源が投入されたとする。電源
が投入された瞬間は、容量素子２に負極電源ＶＳＳの電
荷が、容量素子の持つ靜電容量分充電されるので、信号
５はロウ・レベルとなる。信号６はインバータ４によっ
て信号５を反転するのでハイ・レベルとなる。その後、
信号５のレベルは、Ｐ型ＭＯＳトランジスタのオン抵抗
をＲ、容量素子２の靜電容量をＣとすれば、時定数＝Ｃ
Ｒの値をもって徐徐にハイ・レベルに近ずき最終的にハ
イ・レベルに安定する。信号６は電源投入時よりハイ・
レベルであるが、信号５がインバータ４のロジック・レ
ベルを越えてハイ・レベルになると、ロウ・レベルに切
り替わる。この様にして、信号６に電源投入に同期して
パルスを得る事ができる。
ャート図で説明する。図３に於て、信号５と６は図２と
同じ信号を示している。Ｈはハイ・レベルを示し、Ｌは
ロウ・レベルを示す。ＶＬはインバータ４のロジック・
レベルを示す。ここで、電源が投入されたとする。電源
が投入された瞬間は、容量素子２に負極電源ＶＳＳの電
荷が、容量素子の持つ靜電容量分充電されるので、信号
５はロウ・レベルとなる。信号６はインバータ４によっ
て信号５を反転するのでハイ・レベルとなる。その後、
信号５のレベルは、Ｐ型ＭＯＳトランジスタのオン抵抗
をＲ、容量素子２の靜電容量をＣとすれば、時定数＝Ｃ
Ｒの値をもって徐徐にハイ・レベルに近ずき最終的にハ
イ・レベルに安定する。信号６は電源投入時よりハイ・
レベルであるが、信号５がインバータ４のロジック・レ
ベルを越えてハイ・レベルになると、ロウ・レベルに切
り替わる。この様にして、信号６に電源投入に同期して
パルスを得る事ができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術の場合は以下に示す課題があった。図２に於て、電源
を遮断した場合、信号６のレベルは瞬時にはグランド・
レベルにおちつかない。これは容量素子２にＰ型ＭＯＳ
トランジスタを介して充電された電荷が、低インピーダ
ンスの経路を通って電源ＶＤＤに放電されない為であ
る。電源遮断時に、容量素子２の電荷が電源ＶＤＤに放
電する経路を図４（ａ）の等価回路で説明する。７はダ
イオードであり、前記Ｐ型ＭＯＳトランジスタのドレイ
ンがＰ型の半導体であり、前記Ｐ型ＭＯＳトランジスタ
のドレインはＮ型のサブ・ストレート上につくられてい
る為に存在する。Ｎ型サブ・ストレートは電源ＶＤＤに
接続している。２は容量素子で図２の容量素子２と同じ
ものである。電源遮断時に容量素子２の電荷は、ダイオ
ード７を介して電源ＶＤＤへ放電しようとする。ここで
ダイオード７のＶ−Ｉ特性（電圧−電流特性）を図４
（ｂ）に示す。周知の様に、ダイオードに順方向に電圧
を加えた場合は０．７Ｖ付近より急激に電流が流れる。
しかし、０．７Ｖ以下の電圧では、電流の流れは緩慢に
なり微少しか流れない。従って、容量素子２の電荷を完
全に放電させるにはある程度の時間が必要となる。この
事は、電源遮断、電源投入を短時間で行った場合に、電
源投入を検知できない場合がある事を意味する。つま
り、図２に於ける信号５のレベルが不安定の時に電源投
入しても、その時信号５はＶＳＳレベルにならず、電源
投入検出パルスを発生できない場合があった。ダイオー
ドで順方向電流が急激に流れるのは０．７Ｖ以上である
ので、動作電圧が低い機器ほど上述の誤動作の影響は受
けやすく、例えば１．５８Ｖの電圧（銀電池）で動作す
る機器の場合は、確実にパワー・オン検出回路を動作さ
せる為、電源遮断時間を１０秒以上確保しなければなら
ない場合もあった。
術の場合は以下に示す課題があった。図２に於て、電源
を遮断した場合、信号６のレベルは瞬時にはグランド・
レベルにおちつかない。これは容量素子２にＰ型ＭＯＳ
トランジスタを介して充電された電荷が、低インピーダ
ンスの経路を通って電源ＶＤＤに放電されない為であ
る。電源遮断時に、容量素子２の電荷が電源ＶＤＤに放
電する経路を図４（ａ）の等価回路で説明する。７はダ
イオードであり、前記Ｐ型ＭＯＳトランジスタのドレイ
ンがＰ型の半導体であり、前記Ｐ型ＭＯＳトランジスタ
のドレインはＮ型のサブ・ストレート上につくられてい
る為に存在する。Ｎ型サブ・ストレートは電源ＶＤＤに
接続している。２は容量素子で図２の容量素子２と同じ
ものである。電源遮断時に容量素子２の電荷は、ダイオ
ード７を介して電源ＶＤＤへ放電しようとする。ここで
ダイオード７のＶ−Ｉ特性（電圧−電流特性）を図４
（ｂ）に示す。周知の様に、ダイオードに順方向に電圧
を加えた場合は０．７Ｖ付近より急激に電流が流れる。
しかし、０．７Ｖ以下の電圧では、電流の流れは緩慢に
なり微少しか流れない。従って、容量素子２の電荷を完
全に放電させるにはある程度の時間が必要となる。この
事は、電源遮断、電源投入を短時間で行った場合に、電
源投入を検知できない場合がある事を意味する。つま
り、図２に於ける信号５のレベルが不安定の時に電源投
入しても、その時信号５はＶＳＳレベルにならず、電源
投入検出パルスを発生できない場合があった。ダイオー
ドで順方向電流が急激に流れるのは０．７Ｖ以上である
ので、動作電圧が低い機器ほど上述の誤動作の影響は受
けやすく、例えば１．５８Ｖの電圧（銀電池）で動作す
る機器の場合は、確実にパワー・オン検出回路を動作さ
せる為、電源遮断時間を１０秒以上確保しなければなら
ない場合もあった。
【０００６】
【課題を解決するための手段】本発明のパワー・オン検
出回路は、電源間に直列接続された第一の抵抗手段と容
量素子と、一方の端子を前記第一の抵抗手段と前記容量
素子との交点に接続し、他の一方の端子を前記容量素子
が接続している電源に接続した第二の抵抗手段とで構成
する事を特徴とする。
出回路は、電源間に直列接続された第一の抵抗手段と容
量素子と、一方の端子を前記第一の抵抗手段と前記容量
素子との交点に接続し、他の一方の端子を前記容量素子
が接続している電源に接続した第二の抵抗手段とで構成
する事を特徴とする。
【０００７】
【作用】本発明によれば、電源遮断時に容量素子に蓄え
られた電荷は、前記第二の抵抗手段によって放電させる
事ができる。
られた電荷は、前記第二の抵抗手段によって放電させる
事ができる。
【０００８】
【実施例】本発明の一実施例を図１の回路図に示す。１
はＰ型ＭＯＳトランジスタ、２は容量素子、４はインバ
ータで、以上３個の素子の構成は前述の従来例の図２と
同じである。同じ素子は同じ番号を付けてある。３は抵
抗でＰ型ＭＯＳトランジスタ１と容量素子２の交点と、
容量素子２が接続する負極電源ＶＳＳに接続している。
Ｐ型ＭＯＳトランジスタ２はオンした時の抵抗として、
容量素子２と共に電源間に直列接続されている。ここ
で、Ｐ型トランジスタ２のオン抵抗値≪抵抗３の抵抗値
という関係にしておけば抵抗３の抵抗値はほとんど無視
できるので、電源投入時に従来例の説明にあった様に、
図３に示す信号６に電源投入に同期してパルスを得る事
ができる。
はＰ型ＭＯＳトランジスタ、２は容量素子、４はインバ
ータで、以上３個の素子の構成は前述の従来例の図２と
同じである。同じ素子は同じ番号を付けてある。３は抵
抗でＰ型ＭＯＳトランジスタ１と容量素子２の交点と、
容量素子２が接続する負極電源ＶＳＳに接続している。
Ｐ型ＭＯＳトランジスタ２はオンした時の抵抗として、
容量素子２と共に電源間に直列接続されている。ここ
で、Ｐ型トランジスタ２のオン抵抗値≪抵抗３の抵抗値
という関係にしておけば抵抗３の抵抗値はほとんど無視
できるので、電源投入時に従来例の説明にあった様に、
図３に示す信号６に電源投入に同期してパルスを得る事
ができる。
【０００９】次に、電源遮断時について同じく図１で説
明する。電源が遮断するとＰ型ＭＯＳトランジスタ１は
オフ状態となる。すると容量素子２は、抵抗３により両
端を短絡された状態となり、容量素子２の靜電容量を
Ｃ、抵抗３の抵抗値をＲ２とすれば時定数＝Ｃ×Ｒ２の
値をもって容量素子２の電荷は放電される。従って、容
量素子２の電荷が放電された後に電源投入すると、正常
に電源投入を検出する。筆者達は、Ｐ型ＭＯＳトランジ
スタ１のオン時の抵抗を１ＭΩ、容量素子２の靜電容量
を３ＰＦ、抵抗３の抵抗値を３０ＧΩとして半導体集積
回路内に作り込み、電源投入時には約２μ秒のパワー・
オン検出用パルスを得て、電源遮断から約０．９秒後か
ら電源投入すれば再度確実にパワー・オン検出回路が働
く事を確認できた。電源遮断から確実にパワー・オン検
出回路が働く再電源投入までの時間を短くするには、容
量素子２の放電時間が時定数＝Ｃ×Ｒ２（Ｃは容量素子
２の靜電容量、Ｒ２は抵抗３の抵抗値）に比例する事か
ら、容量素子２の静電容量を少なくするか、抵抗３の抵
抗値を小さくすれば良い。一方、パワー・オン検出回路
の消費電流を少なくするには、抵抗３の抵抗値を大きく
して、正極電源ＶＤＤからＰ型ＭＯＳトランジスタ１、
抵抗３を経由して負極電源ＶＳＳに流れる電流を制限す
れば良い。例えば、不純物をドーピングしない真性多結
晶シリコンを用いれば、数十ＧΩ程度は、半導体集積回
路内に４０〜５０μｍ角ほどのスペースがあれば簡単に
作り込む事ができる。
明する。電源が遮断するとＰ型ＭＯＳトランジスタ１は
オフ状態となる。すると容量素子２は、抵抗３により両
端を短絡された状態となり、容量素子２の靜電容量を
Ｃ、抵抗３の抵抗値をＲ２とすれば時定数＝Ｃ×Ｒ２の
値をもって容量素子２の電荷は放電される。従って、容
量素子２の電荷が放電された後に電源投入すると、正常
に電源投入を検出する。筆者達は、Ｐ型ＭＯＳトランジ
スタ１のオン時の抵抗を１ＭΩ、容量素子２の靜電容量
を３ＰＦ、抵抗３の抵抗値を３０ＧΩとして半導体集積
回路内に作り込み、電源投入時には約２μ秒のパワー・
オン検出用パルスを得て、電源遮断から約０．９秒後か
ら電源投入すれば再度確実にパワー・オン検出回路が働
く事を確認できた。電源遮断から確実にパワー・オン検
出回路が働く再電源投入までの時間を短くするには、容
量素子２の放電時間が時定数＝Ｃ×Ｒ２（Ｃは容量素子
２の靜電容量、Ｒ２は抵抗３の抵抗値）に比例する事か
ら、容量素子２の静電容量を少なくするか、抵抗３の抵
抗値を小さくすれば良い。一方、パワー・オン検出回路
の消費電流を少なくするには、抵抗３の抵抗値を大きく
して、正極電源ＶＤＤからＰ型ＭＯＳトランジスタ１、
抵抗３を経由して負極電源ＶＳＳに流れる電流を制限す
れば良い。例えば、不純物をドーピングしない真性多結
晶シリコンを用いれば、数十ＧΩ程度は、半導体集積回
路内に４０〜５０μｍ角ほどのスペースがあれば簡単に
作り込む事ができる。
【００１０】ところで、図１に於て容量素子２と電源間
に直列に接続される抵抗として、Ｐ型ＭＯＳトランジス
タ１を用いて説明したが、無論Ｐ型ＭＯＳトランジスタ
である必要はなく、抵抗であればよい。ただし、電源ノ
イズによるパワー・オン検出回路の誤動作や、温度・動
作電圧の変化によるインバータ４のロジック・レベルの
変動を考慮して、抵抗手段１（図１のＰ型ＭＯＳトラン
ジスタに相当）の抵抗値は抵抗手段２（図１の抵抗３に
相当）の抵抗値の１０倍以上としておけば良い。
に直列に接続される抵抗として、Ｐ型ＭＯＳトランジス
タ１を用いて説明したが、無論Ｐ型ＭＯＳトランジスタ
である必要はなく、抵抗であればよい。ただし、電源ノ
イズによるパワー・オン検出回路の誤動作や、温度・動
作電圧の変化によるインバータ４のロジック・レベルの
変動を考慮して、抵抗手段１（図１のＰ型ＭＯＳトラン
ジスタに相当）の抵抗値は抵抗手段２（図１の抵抗３に
相当）の抵抗値の１０倍以上としておけば良い。
【００１１】本発明の一実施例として、図１では容量素
子が負極電源ＶＳＳに接続し第一の抵抗手段が正極電源
に接続している例を示したが、前記容量素子を正極電源
ＶＤＤに接続する構成でも同様の効果が得られる。この
一例を図５に示す。図１と同じ素子には同じ番号を付け
てある。８はＮ型ＭＯＳトランジスタで抵抗手段として
働く。図１に対して図５では、インバータ４の出力であ
る電源投入時を検出したパルスの位相が逆であるが、同
じ効果を有する事は言うまでもない。
子が負極電源ＶＳＳに接続し第一の抵抗手段が正極電源
に接続している例を示したが、前記容量素子を正極電源
ＶＤＤに接続する構成でも同様の効果が得られる。この
一例を図５に示す。図１と同じ素子には同じ番号を付け
てある。８はＮ型ＭＯＳトランジスタで抵抗手段として
働く。図１に対して図５では、インバータ４の出力であ
る電源投入時を検出したパルスの位相が逆であるが、同
じ効果を有する事は言うまでもない。
【００１２】
【発明の効果】以上述べた様に、本発明によれば電源遮
断、電源投入を比較的早く行っても電源投入検出を非常
に高い確率で検出する事ができる。また、従来にくらべ
て抵抗素子一個を追加するだけなので、簡単でしかも半
導体集積回路内に作り込んだ場合ほとんどコスト・アッ
プを伴わないで実現できる。
断、電源投入を比較的早く行っても電源投入検出を非常
に高い確率で検出する事ができる。また、従来にくらべ
て抵抗素子一個を追加するだけなので、簡単でしかも半
導体集積回路内に作り込んだ場合ほとんどコスト・アッ
プを伴わないで実現できる。
【００１３】また、前記の追加する一個の抵抗を不純物
をドーピングしない真性多結晶シリコンを用いれば、数
十ＧΩ程度の抵抗が簡単に作れ、１．５８Ｖの銀電池で
動作する腕時計であっても、パワー・オン検出回路部で
消費する電流は１ｎＡ以下であり、低消費電流化も可能
である。
をドーピングしない真性多結晶シリコンを用いれば、数
十ＧΩ程度の抵抗が簡単に作れ、１．５８Ｖの銀電池で
動作する腕時計であっても、パワー・オン検出回路部で
消費する電流は１ｎＡ以下であり、低消費電流化も可能
である。
【図１】本発明の一実施例を示す回路図。
【図２】従来例の一実施例を示す回路図。
【図３】パワー・オン検出回路の動作を示すタイミング
・チャート図。
・チャート図。
【図４】（ａ）容量素子の放電経路を示す回路図。 （ｂ）ダイオードのＶ−Ｉ特性を示すグラフ図。
【図５】本発明の他の実施例を示す回路図。
１ Ｐ型ＭＯＳトランジスタ ２ 容量素子 ３ 抵抗 ４ インバータ ５、６ 信号線 ７ ダイオード ８ Ｎ型ＭＯＳトランジスタ
Claims (3)
- 【請求項１】電源間に直列接続された第一の抵抗手段と
容量素子と、一方の端子を前記第一の抵抗手段と前記容
量素子との交点に接続し、他の一方の端子を前記容量素
子が接続している電源に接続した第二の抵抗手段とで構
成する事を特徴とするパワー・オン検出回路 - 【請求項２】請求項１において第二の抵抗手段に不純物
をドーピングしない真性多結晶シリコンを用いたことを
特徴とするパワー・オン検出回路。 - 【請求項３】請求項１において第一の抵抗手段の抵抗値
を第二の抵抗手段の抵抗値の１０倍以上としたことを特
徴とするパワー・オン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672091A JPH0548417A (ja) | 1991-08-19 | 1991-08-19 | パワー・オン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672091A JPH0548417A (ja) | 1991-08-19 | 1991-08-19 | パワー・オン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548417A true JPH0548417A (ja) | 1993-02-26 |
Family
ID=16527993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20672091A Pending JPH0548417A (ja) | 1991-08-19 | 1991-08-19 | パワー・オン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548417A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| US6727767B2 (en) | 2001-09-28 | 2004-04-27 | Seiko Epson Corp | Voltage controlled oscillator with two layered mounting structure |
| WO2010038582A1 (en) * | 2008-09-30 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Reset signal generation circuit and semiconductor device |
-
1991
- 1991-08-19 JP JP20672091A patent/JPH0548417A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| US6727767B2 (en) | 2001-09-28 | 2004-04-27 | Seiko Epson Corp | Voltage controlled oscillator with two layered mounting structure |
| WO2010038582A1 (en) * | 2008-09-30 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Reset signal generation circuit and semiconductor device |
| JP2010109971A (ja) * | 2008-09-30 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | リセット信号生成回路及び半導体装置 |
| US8353460B2 (en) | 2008-09-30 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Reset signal generation circuit and semiconductor device |
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