JPH06338192A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06338192A JPH06338192A JP12933593A JP12933593A JPH06338192A JP H06338192 A JPH06338192 A JP H06338192A JP 12933593 A JP12933593 A JP 12933593A JP 12933593 A JP12933593 A JP 12933593A JP H06338192 A JPH06338192 A JP H06338192A
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- memory cell
- circuit
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Abstract
(57)【要約】
【目的】 ビット線に対する過充電を防止することによ
り、十分な信頼性を得ることができる半導体メモリを提
供する。 【構成】 ビット線ＢＬ′の電位Ｖinを基準電位Ｖref
に一致させる際に、ローアドレスのみを変化させること
によりメモリセルの選択が行われた場合には、入力パル
ス信号ＳＴのみがオンとなって、トランジスタＰ５，Ｐ
６のみをオンさせて小電流の充電を所定時間（パルス信
号ＳＴのパルス幅に相当する時間）行い、カラムアドレ
スの変化を伴うメモリセルの選択が行われた場合には、
入力パルス信号ＳＴ，ＳＴ１がオンとなって、トランジ
スタＰ５，Ｐ６，Ｐ８をオンさせて大電流の充電を所定
時間行う。
り、十分な信頼性を得ることができる半導体メモリを提
供する。 【構成】 ビット線ＢＬ′の電位Ｖinを基準電位Ｖref
に一致させる際に、ローアドレスのみを変化させること
によりメモリセルの選択が行われた場合には、入力パル
ス信号ＳＴのみがオンとなって、トランジスタＰ５，Ｐ
６のみをオンさせて小電流の充電を所定時間（パルス信
号ＳＴのパルス幅に相当する時間）行い、カラムアドレ
スの変化を伴うメモリセルの選択が行われた場合には、
入力パルス信号ＳＴ，ＳＴ１がオンとなって、トランジ
スタＰ５，Ｐ６，Ｐ８をオンさせて大電流の充電を所定
時間行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に、メモリセルから読み出したデータとダミーセルか
らのデータとを検知回路で比較し、この比較結果に応じ
た出力データを出力する半導体メモリに関するものであ
る。
特に、メモリセルから読み出したデータとダミーセルか
らのデータとを検知回路で比較し、この比較結果に応じ
た出力データを出力する半導体メモリに関するものであ
る。
【０００２】
【従来の技術】従来の半導体メモリとして、アドレス変
化検知回路を用いたものが、すでに技術開示されている
（特開平２−１３９７９６号公報等）。
化検知回路を用いたものが、すでに技術開示されている
（特開平２−１３９７９６号公報等）。
【０００３】図４は、このような半導体メモリの一従来
例を示すブロック図である。
例を示すブロック図である。
【０００４】同図において、Ａ0 〜Ａi はローアドレス
信号であり、ローアドレスバッファ回路１によって増幅
・整形された後、ローデコーダ回路２に入力される。ま
た、Ｂi+1 〜Ｂj はカラムアドレス信号であり、カラム
アドレスバッファ回路３によって増幅・整形された後、
カラムデコーダ回路４に入力される。
信号であり、ローアドレスバッファ回路１によって増幅
・整形された後、ローデコーダ回路２に入力される。ま
た、Ｂi+1 〜Ｂj はカラムアドレス信号であり、カラム
アドレスバッファ回路３によって増幅・整形された後、
カラムデコーダ回路４に入力される。
【０００５】そして、ローデコーダ回路２はメモリセル
アレイ５が備えた複数のワード線（図示せず）から１本
を選択し、カラムデコーダ回路４はカラム選択ゲート６
を制御してメモリセルアレイ５のビット線を選択する。
これによって、メモリセルアレイ５内のメモリセル（図
示せず）が１個選択され、当該メモリセルに記憶された
情報がセンスアンプ７に入力される。
アレイ５が備えた複数のワード線（図示せず）から１本
を選択し、カラムデコーダ回路４はカラム選択ゲート６
を制御してメモリセルアレイ５のビット線を選択する。
これによって、メモリセルアレイ５内のメモリセル（図
示せず）が１個選択され、当該メモリセルに記憶された
情報がセンスアンプ７に入力される。
【０００６】また、ローアドレスバッファ回路１から出
力されたローアドレス信号およびカラムアドレスバッフ
ァ回路３から出力されたカラムアドレス信号は、それぞ
れ、アドレス変化パルス発生回路２０にも、入力され
る。
力されたローアドレス信号およびカラムアドレスバッフ
ァ回路３から出力されたカラムアドレス信号は、それぞ
れ、アドレス変化パルス発生回路２０にも、入力され
る。
【０００７】アドレス変化検知回路１１ａはローアドレ
ス信号を取り込み、このローアドレス信号の示す値が変
化すると、検知信号を出力する。同様に、アドレス変化
検知回路１１ｂはカラムアドレス信号を取り込み、この
カラムアドレス信号の示す値が変化すると、検知信号を
出力する。これらのアドレス変化検知回路１１ａ，１１
ｂが出力した検知信号は、それぞれＯＲ回路１４に入力
される。ＯＲ回路１４は、いづれかの検知信号が入力さ
れると、コントロール回路１２に対してアドレス変化検
知信号ＡＴＤを出力する。
ス信号を取り込み、このローアドレス信号の示す値が変
化すると、検知信号を出力する。同様に、アドレス変化
検知回路１１ｂはカラムアドレス信号を取り込み、この
カラムアドレス信号の示す値が変化すると、検知信号を
出力する。これらのアドレス変化検知回路１１ａ，１１
ｂが出力した検知信号は、それぞれＯＲ回路１４に入力
される。ＯＲ回路１４は、いづれかの検知信号が入力さ
れると、コントロール回路１２に対してアドレス変化検
知信号ＡＴＤを出力する。
【０００８】コントロール回路１２は、このアドレス変
化検知信号ＡＴＤを入力すると、パルス信号ＳＴ，ＤＬ
Ｙ，／ＣＥＤを生成し、それぞれ、センスアンプ回路
７、データ遅延回路９および出力バッファ制御回路１０
に対して出力する。
化検知信号ＡＴＤを入力すると、パルス信号ＳＴ，ＤＬ
Ｙ，／ＣＥＤを生成し、それぞれ、センスアンプ回路
７、データ遅延回路９および出力バッファ制御回路１０
に対して出力する。
【０００９】センスアンプ７は、カラム選択ゲート６か
ら入力した情報の値（すなわち“０”または“１”）を
検知して、この情報を増幅した信号を出力する。このと
き、コントロール回路１２から入力した信号ＳＴによる
制御によって高速の出力動作が可能となるが、詳細は後
述する。そして、センスアンプ７の出力信号は、データ
遅延回路９で所定の遅延時間を与えられた後、出力バッ
ファ回路８から出力される。
ら入力した情報の値（すなわち“０”または“１”）を
検知して、この情報を増幅した信号を出力する。このと
き、コントロール回路１２から入力した信号ＳＴによる
制御によって高速の出力動作が可能となるが、詳細は後
述する。そして、センスアンプ７の出力信号は、データ
遅延回路９で所定の遅延時間を与えられた後、出力バッ
ファ回路８から出力される。
【００１０】データ遅延回路９は、アドレス変化検知信
号ＡＴＤが発生している期間中は遅延時間が短くなるよ
うに、信号ＤＬＹによって制御される。また、出力バッ
ファ制御回路１０は／ＣＥＤを入力すると、信号／ＯＥ
ｉを出力する。この信号／ＯＥｉにより出力バッファ回
路８は、アドレス変化検知信号ＡＴＤが発生している期
間中はインピーダンスが高くなる。データ遅延回路９お
よび出力バッファ回路８をこのように制御することによ
り、データ出力に伴って電源電圧が変動した場合の誤デ
ータの出力を防止することができるが、公知技術である
ので（上記公報参照）、詳細は省略する。
号ＡＴＤが発生している期間中は遅延時間が短くなるよ
うに、信号ＤＬＹによって制御される。また、出力バッ
ファ制御回路１０は／ＣＥＤを入力すると、信号／ＯＥ
ｉを出力する。この信号／ＯＥｉにより出力バッファ回
路８は、アドレス変化検知信号ＡＴＤが発生している期
間中はインピーダンスが高くなる。データ遅延回路９お
よび出力バッファ回路８をこのように制御することによ
り、データ出力に伴って電源電圧が変動した場合の誤デ
ータの出力を防止することができるが、公知技術である
ので（上記公報参照）、詳細は省略する。
【００１１】図５は、図４に示したローデコーダ２、カ
ラムデコーダ４、メモリセルアレイ５、カラム選択ゲー
ト６およびセンスアンプ７の構成を示すものである。
ラムデコーダ４、メモリセルアレイ５、カラム選択ゲー
ト６およびセンスアンプ７の構成を示すものである。
【００１２】同図において、メモリセルアレイ５は、メ
モリセルを構成する浮遊ゲート型ＭＯＳトランジスタＭ
Ｃ１〜ＭＣｎと、ダミーセルとしての浮遊ゲート型ＭＯ
ＳトランジスタＭＣｍとを備えている。そして、ローデ
コーダ回路２がワード線ＷＬｍを選択すると、ＭＯＳト
ランジスタＭＣ１〜ＭＣｎは記憶データ（“０”レベル
または“１”レベル）をビット線ＢＬ１〜ＢＬｎにそれ
ぞれ出力し、また、ＭＯＳトランジスタＭＣｍはダミー
データをダミービット線ＢＬｍに出力する。
モリセルを構成する浮遊ゲート型ＭＯＳトランジスタＭ
Ｃ１〜ＭＣｎと、ダミーセルとしての浮遊ゲート型ＭＯ
ＳトランジスタＭＣｍとを備えている。そして、ローデ
コーダ回路２がワード線ＷＬｍを選択すると、ＭＯＳト
ランジスタＭＣ１〜ＭＣｎは記憶データ（“０”レベル
または“１”レベル）をビット線ＢＬ１〜ＢＬｎにそれ
ぞれ出力し、また、ＭＯＳトランジスタＭＣｍはダミー
データをダミービット線ＢＬｍに出力する。
【００１３】カラム選択ゲート６は、カラム選択ゲート
用トランジスタＢＴ１〜ＢＴｎと、ダミービット線選択
用トランジスタＢＴｍとを備えている。そして、カラム
選択ゲート用トランジスタＢＴ１〜ＢＴｎのいづれかを
カラムデコーダ回路４が選択すると、ビット線ＢＬ１〜
ＢＬｎのうち、選択されたカラム選択ゲート用トランジ
スタＢＴ１〜ＢＴｎに対応するものが、ビット線ＢＬと
導通する。これにより、ＭＯＳトランジスタＭＣ１〜Ｍ
Ｃｎが出力した記憶データのうち、選択された１個の記
憶データのみが、ビット線ＢＬ上に出力される。また、
ダミービット線選択用トランジスタＢＴｍは、ゲートが
電源ＶCCに接続されて常にオン状態であり、ＭＯＳトラ
ンジスタＭＣｍから出力されたダミーデータをそのまま
出力する。
用トランジスタＢＴ１〜ＢＴｎと、ダミービット線選択
用トランジスタＢＴｍとを備えている。そして、カラム
選択ゲート用トランジスタＢＴ１〜ＢＴｎのいづれかを
カラムデコーダ回路４が選択すると、ビット線ＢＬ１〜
ＢＬｎのうち、選択されたカラム選択ゲート用トランジ
スタＢＴ１〜ＢＴｎに対応するものが、ビット線ＢＬと
導通する。これにより、ＭＯＳトランジスタＭＣ１〜Ｍ
Ｃｎが出力した記憶データのうち、選択された１個の記
憶データのみが、ビット線ＢＬ上に出力される。また、
ダミービット線選択用トランジスタＢＴｍは、ゲートが
電源ＶCCに接続されて常にオン状態であり、ＭＯＳトラ
ンジスタＭＣｍから出力されたダミーデータをそのまま
出力する。
【００１４】センスアンプ７は、負荷回路ＬＤ１，ＬＤ
２、差動増幅型のセンスアンプ回路２８、Ｎチャネルト
ランジスタＮ６とＰチャネルトランジスタＰ３とからな
るＣＭＯＳトランスファゲートおよびＮチャネルトラン
ジスタＮ５を備えている。そして、ビット線ＢＬから負
荷回路ＬＤ１のビット線ＢＬ′に供給される電位Ｖin
（メモリセルアレイ５読み出された記憶データに該当す
る）と、ダミービット線ＤＢＬから負荷回路ＬＤ２のダ
ミービット線ＤＢＬ′に供給される基準電位Ｖref と
を、センスアンプ回路２８で比較することにより、メモ
リセルアレイ５から読み出した記憶データが“０”レベ
ルであるか“１”レベルであるかの検知を行う。
２、差動増幅型のセンスアンプ回路２８、Ｎチャネルト
ランジスタＮ６とＰチャネルトランジスタＰ３とからな
るＣＭＯＳトランスファゲートおよびＮチャネルトラン
ジスタＮ５を備えている。そして、ビット線ＢＬから負
荷回路ＬＤ１のビット線ＢＬ′に供給される電位Ｖin
（メモリセルアレイ５読み出された記憶データに該当す
る）と、ダミービット線ＤＢＬから負荷回路ＬＤ２のダ
ミービット線ＤＢＬ′に供給される基準電位Ｖref と
を、センスアンプ回路２８で比較することにより、メモ
リセルアレイ５から読み出した記憶データが“０”レベ
ルであるか“１”レベルであるかの検知を行う。
【００１５】ここで、ビット線ＢＬ′およびダミービッ
ト線ＤＢＬ′に電位が供給される前に、信号ＳＴおよび
その反転信号／ＳＴを入力することにより、ビット線Ｂ
Ｌ′の電位は、一旦、“０”レベルと“１”レベルとの
中間の値（すなわち、基準電位Ｖref と同じ値）に設定
される。これにより、ビット線ＢＬ′の電位を“０”レ
ベルから“１”レベルに変化させたり“１”レベルから
“０”レベルに変化させたりする場合と比較して、信号
電位の供給に要する時間を半分にすることができるの
で、センスアンプ７の動作を高速化することができる。
ト線ＤＢＬ′に電位が供給される前に、信号ＳＴおよび
その反転信号／ＳＴを入力することにより、ビット線Ｂ
Ｌ′の電位は、一旦、“０”レベルと“１”レベルとの
中間の値（すなわち、基準電位Ｖref と同じ値）に設定
される。これにより、ビット線ＢＬ′の電位を“０”レ
ベルから“１”レベルに変化させたり“１”レベルから
“０”レベルに変化させたりする場合と比較して、信号
電位の供給に要する時間を半分にすることができるの
で、センスアンプ７の動作を高速化することができる。
【００１６】図６は、記憶データとして“０”レベル
（ハイレベル）を出力した後で、次の記憶データとして
“１”レベル（ローレベル）を出力するときの、電位Ｖ
inおよび基準電位Ｖref の変化を模式的に示すタイミン
グ波形図である。
（ハイレベル）を出力した後で、次の記憶データとして
“１”レベル（ローレベル）を出力するときの、電位Ｖ
inおよび基準電位Ｖref の変化を模式的に示すタイミン
グ波形図である。
【００１７】同図において、（ａ）は信号ＳＴ，／ＳＴ
を用いた上述のごとき制御を行わない場合を示し、
（ｂ）は上述のごとき制御を行った場合を示している。
同図からわかるように、信号ＳＴ，／ＳＴを用いて予め
ビット線ＢＬ′の電位を基準電位Ｖref と同じ値に設定
する場合は、記憶データとして“１”レベルが出力され
るまでの時間（すなわち、Ｖin＜Ｖref となるまでの時
間）を短くすることができる。
を用いた上述のごとき制御を行わない場合を示し、
（ｂ）は上述のごとき制御を行った場合を示している。
同図からわかるように、信号ＳＴ，／ＳＴを用いて予め
ビット線ＢＬ′の電位を基準電位Ｖref と同じ値に設定
する場合は、記憶データとして“１”レベルが出力され
るまでの時間（すなわち、Ｖin＜Ｖref となるまでの時
間）を短くすることができる。
【００１８】また、図７は、記憶データとして“１”レ
ベルを出力した後で、次の記憶データとして“０”レベ
ルを出力するときの、電位Ｖinおよび基準電位Ｖref の
変化を模式的に示すタイミング波形図である。
ベルを出力した後で、次の記憶データとして“０”レベ
ルを出力するときの、電位Ｖinおよび基準電位Ｖref の
変化を模式的に示すタイミング波形図である。
【００１９】同図において、（ａ）は信号ＳＴ，／ＳＴ
を用いた上述のごとき制御を行わない場合を示し、
（ｂ）は上述のごとき制御を行った場合を示している。
同図からわかるように、この場合も、信号ＳＴ，／ＳＴ
を用いて予めビット線ＢＬ′の電位を基準電位Ｖref と
同じ値に設定する場合は、記憶データとして“０”レベ
ルが出力されるまでの時間（すなわち、Ｖin＞Ｖref と
なるまでの時間）を短くすることができる。
を用いた上述のごとき制御を行わない場合を示し、
（ｂ）は上述のごとき制御を行った場合を示している。
同図からわかるように、この場合も、信号ＳＴ，／ＳＴ
を用いて予めビット線ＢＬ′の電位を基準電位Ｖref と
同じ値に設定する場合は、記憶データとして“０”レベ
ルが出力されるまでの時間（すなわち、Ｖin＞Ｖref と
なるまでの時間）を短くすることができる。
【００２０】
【発明が解決しようとする課題】このような半導体メモ
リにおいて、信号ＳＴがオン（ローレベル）となる時間
は、ビット線に付加されている静電容量に応じて決定さ
れる。
リにおいて、信号ＳＴがオン（ローレベル）となる時間
は、ビット線に付加されている静電容量に応じて決定さ
れる。
【００２１】ビット線に付加される静電容量は、主とし
て、メモリセルのドレイン・ジャンクション容量によっ
て生じる静電容量と、他のビット線との間で生じる配線
間容量とからなる。
て、メモリセルのドレイン・ジャンクション容量によっ
て生じる静電容量と、他のビット線との間で生じる配線
間容量とからなる。
【００２２】図８は、メモリセル５の構造を概略的に示
す断面図である。同図に示したように、基板８１にはソ
ースＳおよびドレインＤが設けられ、さらに、ゲート酸
化膜８２を介して浮遊ゲートＧが設けられている。そし
て、浮遊ゲートＧの上には、絶縁膜８３を介してワード
線ＷＬｊが設けられ、さらに、絶縁膜８４を介してビッ
ト線ＢＬｉが設けられている。また、各ドレインＤとビ
ット線ＢＬｉとは、コンタクトホールに堆積された導電
性材料による配線８５によって、接続されている。この
ドレインＤと基板８１との間に、ジャンクション容量が
生じる。
す断面図である。同図に示したように、基板８１にはソ
ースＳおよびドレインＤが設けられ、さらに、ゲート酸
化膜８２を介して浮遊ゲートＧが設けられている。そし
て、浮遊ゲートＧの上には、絶縁膜８３を介してワード
線ＷＬｊが設けられ、さらに、絶縁膜８４を介してビッ
ト線ＢＬｉが設けられている。また、各ドレインＤとビ
ット線ＢＬｉとは、コンタクトホールに堆積された導電
性材料による配線８５によって、接続されている。この
ドレインＤと基板８１との間に、ジャンクション容量が
生じる。
【００２３】近年は、記憶容量の増大化に伴い、１本の
ビット線に接続されるメモリセルの数も増大する傾向に
ある。このため、ビット線に付加されるジャンクション
容量が増大するとともに、ビット線の物理的な長さも増
大し、したがって、ビット線に付加される静電容量は増
大する傾向にある。
ビット線に接続されるメモリセルの数も増大する傾向に
ある。このため、ビット線に付加されるジャンクション
容量が増大するとともに、ビット線の物理的な長さも増
大し、したがって、ビット線に付加される静電容量は増
大する傾向にある。
【００２４】このようにビット線の静電容量が大きくな
ると、カラムアドレスのみを順次切り換えて記憶データ
の読み出しを行う場合に、ビット線ＢＬ′の電位を０ボ
ルトから基準電位Ｖref まで充電するためには、膨大な
静電容量の付加されているビット線を充電しなければな
らないので、その分、信号ＳＴがオン（ローレベル）と
なる時間を長くしなければならない。
ると、カラムアドレスのみを順次切り換えて記憶データ
の読み出しを行う場合に、ビット線ＢＬ′の電位を０ボ
ルトから基準電位Ｖref まで充電するためには、膨大な
静電容量の付加されているビット線を充電しなければな
らないので、その分、信号ＳＴがオン（ローレベル）と
なる時間を長くしなければならない。
【００２５】しかしながら、このような場合に合わせて
信号ＳＴのオン時間を決定すると、今度は、ローアドレ
スのみを順次切り換えて記憶データの読み出しを行う場
合に過充電となってしまい、ビット線の電位が必要以上
に上昇してしまう。
信号ＳＴのオン時間を決定すると、今度は、ローアドレ
スのみを順次切り換えて記憶データの読み出しを行う場
合に過充電となってしまい、ビット線の電位が必要以上
に上昇してしまう。
【００２６】このような過充電は、以下のような理由に
よって記憶データの破壊を招き、半導体メモリの信頼性
を低下させる原因となる。
よって記憶データの破壊を招き、半導体メモリの信頼性
を低下させる原因となる。
【００２７】図８に示したような浮遊ゲート構造のメモ
リセルでは、浮遊ゲートＧに電子が注入されてセルトラ
ンジスタのしきい値電圧が上昇した状態を“０”とし、
電子が注入されていないためにしきい値電圧が通常の値
をとる状態を“１”としている。ところが、記憶データ
の読み出し時に、ビット線に常に一定値以上の電圧を印
加しておくと、このビット線に接続された各セルトラン
ジスタのドレインＤに電圧が印加された状態となるた
め、浮遊ゲート内の電子がドレインＤ側に移動して、セ
ル・トランジスタのしきい値が低下してしまう。このた
め、セルトランジスタの記憶データが、“０”から
“１”に変化してしまう場合がある。
リセルでは、浮遊ゲートＧに電子が注入されてセルトラ
ンジスタのしきい値電圧が上昇した状態を“０”とし、
電子が注入されていないためにしきい値電圧が通常の値
をとる状態を“１”としている。ところが、記憶データ
の読み出し時に、ビット線に常に一定値以上の電圧を印
加しておくと、このビット線に接続された各セルトラン
ジスタのドレインＤに電圧が印加された状態となるた
め、浮遊ゲート内の電子がドレインＤ側に移動して、セ
ル・トランジスタのしきい値が低下してしまう。このた
め、セルトランジスタの記憶データが、“０”から
“１”に変化してしまう場合がある。
【００２８】通常、半導体メモリの寿命は１０年である
ため、一旦書き込まれたデータも１０年間は内容が変化
しないとの保証を行う必要がある。しかしながら、上述
のような過充電が行われた場合は、１０年以内にデータ
が変化してしまうおそれがあり、十分な信頼性を得るこ
とができなかった。
ため、一旦書き込まれたデータも１０年間は内容が変化
しないとの保証を行う必要がある。しかしながら、上述
のような過充電が行われた場合は、１０年以内にデータ
が変化してしまうおそれがあり、十分な信頼性を得るこ
とができなかった。
【００２９】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、ビット線に対する過充電を防
止することにより、十分な信頼性を得ることができる半
導体メモリを提供することを目的とする。
みてなされたものであり、ビット線に対する過充電を防
止することにより、十分な信頼性を得ることができる半
導体メモリを提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明に係わる半導体メ
モリは、メモリセルアレイの中から任意のメモリセルを
選択して当該メモリセルが記憶するセルデータをビット
線上に出力するとともに、基準電位を与えるダミーデー
タをダミービット線上に出力し、前記記憶データと前記
ダミーデータとをセンスアンプ回路で比較して、当該比
較結果を記憶データとして出力する半導体メモリにおい
て、前記センスアンプ回路が、ローアドレスのみを変化
させることにより前記メモリセルの選択が行われた場合
にはこのビット線に対する小電流の充電を所定時間行
い、カラムアドレスの変化を伴う前記メモリセルの選択
が行われた場合にはこのビット線に大電流の充電を前記
所定時間行う充電回路を備えたことを特徴とする。
モリは、メモリセルアレイの中から任意のメモリセルを
選択して当該メモリセルが記憶するセルデータをビット
線上に出力するとともに、基準電位を与えるダミーデー
タをダミービット線上に出力し、前記記憶データと前記
ダミーデータとをセンスアンプ回路で比較して、当該比
較結果を記憶データとして出力する半導体メモリにおい
て、前記センスアンプ回路が、ローアドレスのみを変化
させることにより前記メモリセルの選択が行われた場合
にはこのビット線に対する小電流の充電を所定時間行
い、カラムアドレスの変化を伴う前記メモリセルの選択
が行われた場合にはこのビット線に大電流の充電を前記
所定時間行う充電回路を備えたことを特徴とする。
【００３１】
【作用】ローアドレスのみを変化させることによりメモ
リセルの選択が行われた場合にはビット線の充電を小電
流で行い、カラムアドレスの変化を伴うメモリセルの選
択が行われた場合にはビット線の充電を大電流で行うこ
とにより、ローアドレスのみを変化させた場合にビット
線に対して過充電が行われてしまうことを防止し、これ
により半導体メモリの信頼性を向上させる。
リセルの選択が行われた場合にはビット線の充電を小電
流で行い、カラムアドレスの変化を伴うメモリセルの選
択が行われた場合にはビット線の充電を大電流で行うこ
とにより、ローアドレスのみを変化させた場合にビット
線に対して過充電が行われてしまうことを防止し、これ
により半導体メモリの信頼性を向上させる。
【００３２】
【実施例】以下、本発明の一実施例について、図面を用
いて説明する。
いて説明する。
【００３３】図１は、本実施例に係わる半導体メモリの
構成を概略的に示すブロック図である。同図に示したよ
うに、本実施例の半導体メモリは、アドレス変化パルス
発生回路２０内に第２のコントロール回路１３を設けた
点と、この第２のコントロール回路１３の出力信号ＳＴ
１を入力して後述の制御を行うようにセンスアンプ７′
を構成した点とで、図４に示した従来の半導体メモリと
異なる。他の部分の構成については、図４、図５に示し
た従来の半導体メモリと同様であるので、説明を省略す
る。
構成を概略的に示すブロック図である。同図に示したよ
うに、本実施例の半導体メモリは、アドレス変化パルス
発生回路２０内に第２のコントロール回路１３を設けた
点と、この第２のコントロール回路１３の出力信号ＳＴ
１を入力して後述の制御を行うようにセンスアンプ７′
を構成した点とで、図４に示した従来の半導体メモリと
異なる。他の部分の構成については、図４、図５に示し
た従来の半導体メモリと同様であるので、説明を省略す
る。
【００３４】コントロール回路１３は、アドレス変化検
知回路１１ｂがカラムアドレスの変化を検知した場合
に、この検知結果を入力してパルス信号ＳＴ１を出力す
る。このパルス信号ＳＴ１のパルス幅は、コントロール
回路１２が出力するパルス信号ＳＴのパルス幅と同一で
ある。
知回路１１ｂがカラムアドレスの変化を検知した場合
に、この検知結果を入力してパルス信号ＳＴ１を出力す
る。このパルス信号ＳＴ１のパルス幅は、コントロール
回路１２が出力するパルス信号ＳＴのパルス幅と同一で
ある。
【００３５】図２は、図１に示したセンスアンプ７′の
回路構成を示す回路図である。
回路構成を示す回路図である。
【００３６】センスアンプ７は、負荷回路ＬＤ１，ＬＤ
２、差動増幅型のセンスアンプ回路２８、Ｎチャネルト
ランジスタＮ６とＰチャネルトランジスタＰ３とからな
るＣＭＯＳトランスファゲートおよびＮチャネルトラン
ジスタＮ５を備えている。
２、差動増幅型のセンスアンプ回路２８、Ｎチャネルト
ランジスタＮ６とＰチャネルトランジスタＰ３とからな
るＣＭＯＳトランスファゲートおよびＮチャネルトラン
ジスタＮ５を備えている。
【００３７】負荷回路ＬＤ１において、トランジスタＴ
11〜Ｔ19はトランジスタＴ10の負荷を制御する負荷制御
回路を、トランジスタＴ41〜Ｔ45，Ｐ５，Ｐ８は充電回
路を、放電用トランジスタＰ９は放電回路を、それぞれ
構成する。本実施例のセンスアンプ７′は、負荷回路Ｌ
Ｄ１の充電回路にトランジスタＰ８，Ｔ45を追加した点
と、放電用トランジスタＰ９からなる放電回路を設けた
点とが、従来の半導体メモリのセンスアンプ７（図５参
照）と異なる。
11〜Ｔ19はトランジスタＴ10の負荷を制御する負荷制御
回路を、トランジスタＴ41〜Ｔ45，Ｐ５，Ｐ８は充電回
路を、放電用トランジスタＰ９は放電回路を、それぞれ
構成する。本実施例のセンスアンプ７′は、負荷回路Ｌ
Ｄ１の充電回路にトランジスタＰ８，Ｔ45を追加した点
と、放電用トランジスタＰ９からなる放電回路を設けた
点とが、従来の半導体メモリのセンスアンプ７（図５参
照）と異なる。
【００３８】また、負荷回路ＬＤ２において、トランジ
スタＴ21〜Ｔ29はトランジスタＴ20の負荷を制御する負
荷制御回路を構成し、トランジスタＴ51〜Ｔ55は充電回
路を構成する。
スタＴ21〜Ｔ29はトランジスタＴ20の負荷を制御する負
荷制御回路を構成し、トランジスタＴ51〜Ｔ55は充電回
路を構成する。
【００３９】センスアンプ回路２８は、トランジスタＴ
31〜Ｔ34，Ｐ４，Ｎ７によって構成されている。
31〜Ｔ34，Ｐ４，Ｎ７によって構成されている。
【００４０】以下、このような構成のセンスアンプ７′
において、ビット線ＢＬ′の電位を０ボルトから基準電
位Ｖref まで充電する際の動作について、説明する。
において、ビット線ＢＬ′の電位を０ボルトから基準電
位Ｖref まで充電する際の動作について、説明する。
【００４１】まず、アドレス変化パルス発生回路２０
（図１参照）においてローアドレスの変化のみが検知さ
れた場合、すなわちパルス信号ＳＴがオンとなり、且
つ、パルス信号ＳＴ１がオフのままである場合につい
て、図３（ａ）〜（ｃ）を用いて説明する。
（図１参照）においてローアドレスの変化のみが検知さ
れた場合、すなわちパルス信号ＳＴがオンとなり、且
つ、パルス信号ＳＴ１がオフのままである場合につい
て、図３（ａ）〜（ｃ）を用いて説明する。
【００４２】この場合、パルス信号ＳＴがローレベルと
なることにより（図３（ｂ）参照）、パルス信号／ＳＴ
はハイレベルとなる。これにより、トランジスタＮ５，
Ｎ６，Ｐ３がそれぞれオンするので、ビット線ＢＬ′と
ダミービット線ＤＢＬ′とが短絡状態となる。これによ
り、ビット線ＢＬ′の電位Ｖinが、０ボルトから基準電
位Ｖref まで充電される（同図（ａ）参照）。
なることにより（図３（ｂ）参照）、パルス信号／ＳＴ
はハイレベルとなる。これにより、トランジスタＮ５，
Ｎ６，Ｐ３がそれぞれオンするので、ビット線ＢＬ′と
ダミービット線ＤＢＬ′とが短絡状態となる。これによ
り、ビット線ＢＬ′の電位Ｖinが、０ボルトから基準電
位Ｖref まで充電される（同図（ａ）参照）。
【００４３】このとき、負荷回路ＬＤ１のトランジスタ
Ｐ５および負荷回路ＬＤ２のトランジスタＰ６がオンす
ることにより、電源Ｖccからビット線ＢＬ′およびダミ
ービット線ＤＢＬ′に電流が供給される。これにより、
負荷回路ＬＤ１，ＬＤ２の電流供給能力は、通常の読み
出し時よりも大きくなる。ただし、パルス信号ＳＴ１が
オフ（ハイレベル）のままなので（同図（ｃ）参照）、
トランジスタＰ８はオフのままである。したがって、ロ
ーアドレスのみが変化した場合の電流供給能力は、カラ
ムアドレスの変化を伴う場合（後述）よりも小さくな
る。また、パルス信号ＳＴ１がオフであることにより、
トランジスタＰ９もオフのままである。
Ｐ５および負荷回路ＬＤ２のトランジスタＰ６がオンす
ることにより、電源Ｖccからビット線ＢＬ′およびダミ
ービット線ＤＢＬ′に電流が供給される。これにより、
負荷回路ＬＤ１，ＬＤ２の電流供給能力は、通常の読み
出し時よりも大きくなる。ただし、パルス信号ＳＴ１が
オフ（ハイレベル）のままなので（同図（ｃ）参照）、
トランジスタＰ８はオフのままである。したがって、ロ
ーアドレスのみが変化した場合の電流供給能力は、カラ
ムアドレスの変化を伴う場合（後述）よりも小さくな
る。また、パルス信号ＳＴ１がオフであることにより、
トランジスタＰ９もオフのままである。
【００４４】その後、パルス信号ＳＴの信号値がローレ
ベルからハイレベルに戻ると（同図（ｂ）参照）、トラ
ンジスタＮ５，Ｎ６，Ｐ３，Ｐ５，Ｐ６がオフとなる。
そして、メモリセルから読み出されたデータに対応する
電位（ここではハイレベル）がビット線ＢＬ′に印加さ
れる（同図（ａ）参照）。
ベルからハイレベルに戻ると（同図（ｂ）参照）、トラ
ンジスタＮ５，Ｎ６，Ｐ３，Ｐ５，Ｐ６がオフとなる。
そして、メモリセルから読み出されたデータに対応する
電位（ここではハイレベル）がビット線ＢＬ′に印加さ
れる（同図（ａ）参照）。
【００４５】次に、アドレス変化パルス発生回路２０
（図１参照）においてカラムアドレスの変化が検知され
た場合（カラムアドレスのみが変化した場合およびカラ
ムアドレスとローアドレスとが共に変化した場合）、す
なわちパルス信号ＳＴおよびパルス信号ＳＴ１が共にオ
ンとなる場合について、図３（ｄ）〜（ｆ）を用いて説
明する。
（図１参照）においてカラムアドレスの変化が検知され
た場合（カラムアドレスのみが変化した場合およびカラ
ムアドレスとローアドレスとが共に変化した場合）、す
なわちパルス信号ＳＴおよびパルス信号ＳＴ１が共にオ
ンとなる場合について、図３（ｄ）〜（ｆ）を用いて説
明する。
【００４６】この場合も、パルス信号ＳＴがローレベル
（図３（ｅ）参照）、パルス信号／ＳＴがハイレベルと
なるので、トランジスタＮ５，Ｎ６，Ｐ３がそれぞれオ
ンし、ビット線ＢＬ′とダミービット線ＤＢＬ′とが短
絡状態となる。これにより、ビット線ＢＬ′の電位Ｖin
が、０ボルトから基準電位Ｖref まで充電される（同図
（ｄ）参照）。また、上述の場合と同様、負荷回路ＬＤ
１のトランジスタＰ５および負荷回路ＬＤ２のトランジ
スタＰ６がオンして電源Ｖccからビット線ＢＬ′および
ダミービット線ＤＢＬ′に電流が供給される。
（図３（ｅ）参照）、パルス信号／ＳＴがハイレベルと
なるので、トランジスタＮ５，Ｎ６，Ｐ３がそれぞれオ
ンし、ビット線ＢＬ′とダミービット線ＤＢＬ′とが短
絡状態となる。これにより、ビット線ＢＬ′の電位Ｖin
が、０ボルトから基準電位Ｖref まで充電される（同図
（ｄ）参照）。また、上述の場合と同様、負荷回路ＬＤ
１のトランジスタＰ５および負荷回路ＬＤ２のトランジ
スタＰ６がオンして電源Ｖccからビット線ＢＬ′および
ダミービット線ＤＢＬ′に電流が供給される。
【００４７】ここで、カラムアドレスの変化が検知され
た場合には、パルス信号ＳＴ１もローレベルとなるので
（同図（ｆ）参照）、トランジスタＰ８もオンする。し
たがって、カラムアドレスの変化が検知された場合の電
流供給能力は、ローアドレスのみの変化を伴う場合（上
述）よりも大きくなる。
た場合には、パルス信号ＳＴ１もローレベルとなるので
（同図（ｆ）参照）、トランジスタＰ８もオンする。し
たがって、カラムアドレスの変化が検知された場合の電
流供給能力は、ローアドレスのみの変化を伴う場合（上
述）よりも大きくなる。
【００４８】さらに、この場合には、放電用トランジス
タＰ９もオンする。放電用トランジスタＰ９に流れる電
流値（すなわち放電の電流値）は、このトランジスタＰ
９のドレイン電圧すなわちビット線ＢＬ′の電位によっ
て決定される。したがって、ビット線ＢＬ′の過放電を
防止することができる。
タＰ９もオンする。放電用トランジスタＰ９に流れる電
流値（すなわち放電の電流値）は、このトランジスタＰ
９のドレイン電圧すなわちビット線ＢＬ′の電位によっ
て決定される。したがって、ビット線ＢＬ′の過放電を
防止することができる。
【００４９】その後、パルス信号ＳＴ，ＳＴ１の信号値
がローレベルからハイレベルに戻ると（同図（ｅ），
（ｆ）参照）、トランジスタＮ５，Ｎ６，Ｐ３，Ｐ５，
Ｐ６，Ｐ８，Ｐ９がオフとなり、メモリセルから読み出
されたデータに対応する電位（ここではハイレベル）が
ビット線ＢＬ′に印加される（同図（ｄ）参照）。
がローレベルからハイレベルに戻ると（同図（ｅ），
（ｆ）参照）、トランジスタＮ５，Ｎ６，Ｐ３，Ｐ５，
Ｐ６，Ｐ８，Ｐ９がオフとなり、メモリセルから読み出
されたデータに対応する電位（ここではハイレベル）が
ビット線ＢＬ′に印加される（同図（ｄ）参照）。
【００５０】このように、本実施例の半導体メモリによ
れば、ビット線ＢＬ′の電位Ｖinを基準電位Ｖref に一
致させる際に、ローアドレスのみを変化させることによ
りメモリセルの選択が行われた場合にはトランジスタＰ
５，Ｐ６のみをオンさせて小電流の充電を所定時間（パ
ルス信号ＳＴのパルス幅に相当する時間）行い、カラム
アドレスの変化を伴うメモリセルの選択が行われた場合
にはトランジスタＰ５，Ｐ６，Ｐ８をオンさせて大電流
の充電を所定時間行うように、センスアンプ回路７′の
充電回路を構成した。したがって、ローアドレスのみを
変化させた場合でも、ビット線に対して過充電が行われ
てしまうおそれがない。
れば、ビット線ＢＬ′の電位Ｖinを基準電位Ｖref に一
致させる際に、ローアドレスのみを変化させることによ
りメモリセルの選択が行われた場合にはトランジスタＰ
５，Ｐ６のみをオンさせて小電流の充電を所定時間（パ
ルス信号ＳＴのパルス幅に相当する時間）行い、カラム
アドレスの変化を伴うメモリセルの選択が行われた場合
にはトランジスタＰ５，Ｐ６，Ｐ８をオンさせて大電流
の充電を所定時間行うように、センスアンプ回路７′の
充電回路を構成した。したがって、ローアドレスのみを
変化させた場合でも、ビット線に対して過充電が行われ
てしまうおそれがない。
【００５１】また、本実施例の半導体メモリでは、カラ
ムアドレスの変化を伴うメモリセルの選択が行われた場
合には放電用トランジスタＰ９によってビット線ＢＬ′
の放電を行うこととしたので、カラムアドレスの変化を
伴う場合の過充電も併せて防止することができる。
ムアドレスの変化を伴うメモリセルの選択が行われた場
合には放電用トランジスタＰ９によってビット線ＢＬ′
の放電を行うこととしたので、カラムアドレスの変化を
伴う場合の過充電も併せて防止することができる。
【００５２】
【発明の効果】以上詳細に説明したように、本発明の半
導体メモリによれば、ビット線に対する過充電を防止す
ることが可能となる。したがって、各セルを構成するト
ランジスタのドレインに高電圧が印加されることがな
く、このため、これらのトランジスタのしきい値を変動
させることがないので、半導体メモリの信頼性を向上さ
せることができる。
導体メモリによれば、ビット線に対する過充電を防止す
ることが可能となる。したがって、各セルを構成するト
ランジスタのドレインに高電圧が印加されることがな
く、このため、これらのトランジスタのしきい値を変動
させることがないので、半導体メモリの信頼性を向上さ
せることができる。
【図１】本発明の一実施例に係わる半導体メモリの構成
を概略的に示すブロック図である。
を概略的に示すブロック図である。
【図２】図１に示したセンスアンプの回路構成を示す回
路図である。
路図である。
【図３】（ａ）〜（ｆ）ともに、図１に示したセンスア
ンプの動作を説明するためのタイミング波形図である。
ンプの動作を説明するためのタイミング波形図である。
【図４】従来の半導体メモリの構成を概略的に示すブロ
ック図である。
ック図である。
【図５】図４に示した半導体メモリの主要部の構成を詳
細に示す回路図である。
細に示す回路図である。
【図６】（ａ），（ｂ）ともに、従来の半導体メモリの
動作を説明するためのタイミング波形図である。
動作を説明するためのタイミング波形図である。
【図７】（ａ），（ｂ）ともに、従来の半導体メモリの
動作を説明するためのタイミング波形図である。
動作を説明するためのタイミング波形図である。
【図８】メモリセルの構造を概略的に示す断面図であ
る。
る。
１ ローアドレスバッファ回路 ２ ローデコーダ回路 ３ カラムアドレスバッファ回路 ４ カラムデコーダ回路 ５ メモリセル ６ カラム選択ゲート ７′ センスアンプ ８ 出力バッファ回路 ９ データ遅延回路 １０ 出力バッファ制御回路 １１ａ，１１ｂ アドレス変化検知回路 １２，１３ コントロール回路 １４ ＯＲ回路 ２０ アドレス変化パルス発生回路
Claims (3)
- 【請求項１】メモリセルアレイの中から任意のメモリセ
ルを選択して当該メモリセルが記憶するセルデータをビ
ット線上に出力するとともに、基準電位を与えるダミー
データをダミービット線上に出力し、前記記憶データと
前記ダミーデータとをセンスアンプ回路で比較して、当
該比較結果を記憶データとして出力する半導体メモリに
おいて、 前記センスアンプ回路が、ローアドレスのみを変化させ
ることにより前記メモリセルの選択が行われた場合に
は、このビット線に対する小電流の充電を所定時間行
い、カラムアドレスの変化を伴う前記メモリセルの選択
が行われた場合には、このビット線に大電流の充電を前
記所定時間行う充電回路を備えたことを特徴とする半導
体メモリ。 - 【請求項２】前記センスアンプ回路が、ローアドレスの
みを変化させることにより前記メモリセルの選択が行わ
れた場合には、前記セルデータが前記ビット線上に出力
される前に、このビット線に対する小電流の充電を所定
時間行うことにより、このビット線の電位を前記基準電
位に一致させ、カラムアドレスの変化を伴う前記メモリ
セルの選択が行われた場合には、前記セルデータが前記
ビット線上に出力される前に、このビット線に大電流の
充電を前記所定時間行うことにより、このビット線の電
位を前記基準電位に一致させる、充電回路を備えたこと
を特徴とする請求項１記載の半導体メモリ。 - 【請求項３】前記センスアンプ回路が、ローアドレスの
みを変化させることにより前記メモリセルの選択が行わ
れた場合には前記充電回路による前記ビット線への充電
が行われている間中このビット線の電位に応じた放電を
行う放電回路を備えたことを特徴とする請求項１または
２記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12933593A JPH06338192A (ja) | 1993-05-31 | 1993-05-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12933593A JPH06338192A (ja) | 1993-05-31 | 1993-05-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338192A true JPH06338192A (ja) | 1994-12-06 |
Family
ID=15007066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12933593A Pending JPH06338192A (ja) | 1993-05-31 | 1993-05-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006098013A1 (ja) * | 2005-03-16 | 2006-09-21 | Spansion Llc | 記憶装置、および記憶装置の制御方法 |
| JP2010182346A (ja) * | 2009-02-03 | 2010-08-19 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-05-31 JP JP12933593A patent/JPH06338192A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006098013A1 (ja) * | 2005-03-16 | 2006-09-21 | Spansion Llc | 記憶装置、および記憶装置の制御方法 |
| US7321515B2 (en) | 2005-03-16 | 2008-01-22 | Spansion Llc | Memory device and control method therefor |
| JP2010182346A (ja) * | 2009-02-03 | 2010-08-19 | Toshiba Corp | 半導体集積回路 |
| US8395949B2 (en) | 2009-02-03 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method for controlling the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040730 |