TW201539476A - 記憶體元件的控制方法、記憶體元件以及記憶體系統 - Google Patents

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Abstract

記憶體元件的控制方法、記憶體元件以及記憶體系統，其中該記憶體系統包含記憶體控制單元及記憶體晶粒。該記憶體晶粒依據該記憶體控制單元所產生之位址資訊與存取訊號以透過非同步於系統時脈的方式進行資料存取。在對該記憶體晶粒讀取資料時，該記憶體晶粒依據欲讀取資料自該記憶體晶粒讀取出來所經過的記憶體內部讀取時間來產生資料追隨訊號。該記憶體控制單元與該記憶體晶粒係由其相互間傳遞的資料追隨訊號來擷取所傳遞之資料。該控制方法定義出非同步操作之記憶體介面協定，達到可靠且高速的資料讀寫傳輸。

Description

記憶體元件的控制方法、記憶體元件以及記憶體系統
本發明係關於記憶體元件之介面協定，尤指一種記憶體元件的非同步操作方法及其相關的記憶體元件與記憶體系統。
現行之高性能記憶體積體電路(integrated circuit，IC)，皆以同步(synchronous)操作來達到高資料存取頻率之目的，其使用方法為在其定址至資料存取之間有一約定時脈(clock)數目之延遲時間(latency)，使得記憶體不必等待資料存取動作完成，即可在延遲時間內允許後續位址之連續定址，並以此提高資料存取的頻率。而非同步(asynchronous)記憶體則是單純以定址至完成所定址之位址的資料存取，來規範記憶體之資料存取操作，其下一位址之定址必須等待資料存取完成之後，故無法達到高資料存取頻率之目的。然而，現行標準之高性能記憶體，其週邊電路益形複雜龐大，造成負面影響，除了大幅增加記憶體晶粒的面積成本外，也不利於記憶體功耗的表現。
因此，需要一種創新的記憶體架構與傳輸介面協定，由記憶體及系統端來整體考量其頻寬、功耗之最佳化，並進而降低記憶體系統的整體成本。
有鑑於此，本發明的目的之一在於提供一種非同步於系統時脈的 記憶體元件控制方法及其相關的記憶體元件與記憶體系統，來解決上述問題。
本發明的另一目的在於提供一種非同步記憶體傳輸介面協定，用以極簡化記憶體系統之複雜性。
依據本發明之一實施例，其揭示一種記憶體元件的控制方法。該記憶體元件的控制方法包含下列步驟：依據一位址資訊與一存取訊號以透過非同步於系統時脈的方式對該記憶體元件進行一資料存取；當該存取訊號係指示一讀取操作時，依據一欲讀取資料自該記憶體元件內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號；以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體元件外部之一記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
於一實作範例中，當欲傳遞之資料經由該資料傳輸路徑於該記憶體控制單元與該記憶體元件之間進行傳遞時，該記憶體控制單元與該記憶體元件之其一會產生相對應之資料追隨訊號，以供該記憶體控制單元與該記憶體元件之另一依據所產生之資料追隨訊號來擷取該欲傳遞之資料。
依據本發明之另一實施例，其揭示一種記憶體元件。該記憶體元件包含一記憶體單元陣列以及一控制電路。該控制電路耦接於該記憶體單元陣列與該記憶體元件外部之一記憶體控制單元之間。該控制電路用以依據一位址資訊與一存取訊號以透過非同步於系統時脈的方式對該記憶體單元陣列進行一資料存取。當該存取訊號係指示一讀取操作時，該控制電路另依據一欲讀取資料自該記憶體單元陣列讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號，以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記 憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
於一實作範例中，該控制電路係同時輸出該資料追隨訊號與該欲讀取資料。於另一實作範例中，該記憶體控制單元依據該參考訊號來擷取該記憶體元件之該欲讀取資料。
依據本發明之另一實施例，其揭示一種記憶體系統。該記憶體系統包含一記憶體控制單元以及一記憶體晶粒。該記憶體控制單元外接於該記憶體晶粒，用以產生一位址資訊與一存取訊號。該記憶體晶粒依據該位址資訊與該存取訊號以透過非同步於系統時脈的方式進行一資料存取。當該存取訊號係指示一讀取操作時，該記憶體晶粒係依據一欲讀取資料自該記憶體晶粒內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號，以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
於一實作範例中，在對該記憶體晶粒進行資料存取時，該記憶體控制單元與記憶體晶粒之其一會產生相對應之資料追隨訊號，以作為該記憶體控制單元與記憶體晶粒之另一用來存取資料的擷取訊號。
本發明所提供之記憶體系統、記憶體元件及/或記憶體元件的控制方法可定義出非同步記憶體傳輸介面，其係藉由存取資料之追隨訊號來達成可靠及高速之資料讀寫傳輸。於此非同步記憶體傳輸介面協定下之記憶體週邊電路可不含先進先出電路(first in first out，FIFO)及鎖相迴路(phase lock loop，PLL)，而可利用串列器(serializer)將預取之多筆資料(prefetched data)串接至記憶體晶粒外的介面，以達到提高記憶體頻寬之需求，進而增加記憶 體晶粒利用率以及簡化控制端電路，並實現可靠及高速之資料存取傳輸。
100、600‧‧‧記憶體系統
110、610‧‧‧記憶體元件
114‧‧‧記憶體單元陣列
116、616‧‧‧控制電路
118‧‧‧串列/解串列器
120、620‧‧‧記憶體控制單元
630‧‧‧同步器
MQ、DQ‧‧‧資料傳輸路徑
DQSI‧‧‧起始訊號
QS‧‧‧資料追隨訊號
ADD‧‧‧位址資訊
CT‧‧‧存取訊號
WE#‧‧‧寫入致能狀態
Addr、Addr_0~Addr_3‧‧‧位址
ACS‧‧‧輔助訊號
CK‧‧‧時脈訊號
CK#、QS#‧‧‧反相訊號
T1~T6‧‧‧時間
tAA‧‧‧位址存取時間
DQ_r0、DQ_r1、DQ_r2[0]、DQ_r2[1]、DQ_r3[0]、DQ_r3[1]、DQ_x‧‧‧讀取資料
DQ_w0、DQ_w1、DQ_w2[0]、DQ_w2[1]、DQ_w3[0]、DQ_w3[1]、DQ_y[0]、DQ_y[1]‧‧‧寫入資料
第1圖為本發明記憶體系統之一實施例的功能方塊示意圖。
第2圖為第1圖所示之記憶體系統於一資料讀取操作下的訊號時序圖。
第3圖為第1圖所示之記憶體系統於一資料寫入操作下的訊號時序圖。
第4圖為第1圖所示之記憶體系統於一資料讀取操作下的訊號時序圖。
第5圖為第1圖所示之記憶體系統於一資料寫入操作下的訊號時序圖。
第6圖為本發明記憶體系統之另一實施例的功能方塊示意圖。
第7圖為第6圖所示之記憶體系統於一資料讀取操作下的訊號時序圖。
第8圖為第6圖所示之記憶體系統於一資料寫入操作下的訊號時序圖。
記憶體晶粒(或記憶體元件)可包含記憶體單元陣列(memory cell array)以及記憶體週邊電路。本發明所提供之記憶體晶粒(或記憶體元件)以非同步於系統時脈(system clock)的操作方式來進行資料之存取，因此可省略一部份的記憶體週邊電路(例如，鎖相迴路(Phase-Locked Loop，PLL)或延遲鎖相迴路(Delay-Locked Loop，DLL)及先進先出電路(FIFO))，而另一部分之記憶體元件週邊電路可由外接於記憶體晶粒之記憶體控制單元來取代之，故能大幅提昇記憶體晶粒的單元利用率、簡化整體記憶體系統複雜度，並達到可靠且高速的資料傳輸。
第1圖為本發明記憶體系統之一實施例的功能方塊示意圖。記憶體系統100可包含(但不限於)一記憶體元件110(或記憶體晶粒)以及一記憶體控制單元120，其中記憶體控制單元120係外接於記憶體元件110，並 可產生一存取訊號CT以及一位址資訊ADD以對記憶體元件110下達存取指令以及進行定址與資料存取的操作。於此實施例中，當記憶體元件110與記憶體控制單元120之間進行資料傳輸時，記憶體元件110與記憶體控制單元120的其中之一可產生用於追隨所傳輸之資料的追蹤訊號，以供記憶體元件110與記憶體控制單元120的其中之另一方依據該追蹤訊號來擷取所傳輸之資料。舉例來說，在記憶體系統100操作於一資料讀取模式的情形下，記憶體元件110可依據存取訊號CT所傳達/指示的存取指令(例如，讀取指令)以及定址訊號(用來對位址資訊ADD所指示之位址進行定址)以透過非同步於系統時脈的方式來進行資料存取與定址，並可依據一欲讀取資料(儲存於記憶體元件110之中)自記憶體元件110內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號QS，以及將資料追隨訊號QS伴隨該欲讀取資料輸出至記憶體控制單元120，以作為記憶體控制單元120用來擷取該欲讀取資料之一參考訊號。於一實作範例中，記憶體元件110另可將資料追隨訊號QS於輸出至記憶體控制單元120之前驅動一資料串列電路，使資料追隨訊號QS與經由串列處理之該欲讀取資料同時輸出。
值得注意的是，由於記憶體元件110係由其外部之記憶體控制單 元120所控制，故可不需設置部分的記憶體週邊電路，進而增加記憶體晶粒的儲存容量/單元利用率。另外，由於該欲讀取資料可根據資料追隨訊號QS來傳輸，因此，記憶體元件110之記憶體週邊電路可以不需設置先進先出電路及/或鎖相迴路，換言之，記憶體元件110與記憶體控制單元120之間的具有相當簡化的非同步操作之記憶體介面傳輸協定。
實作上，記憶體元件110可包含一記憶體單元陣列(memory cell array)114以及一控制電路116。記憶體單元陣列114可用來儲存資料。控制電路116係耦接於記憶體單元陣列114與記憶體元件110外部之一資料傳輸 路徑DQ，並可用來依據位址資訊ADD以及存取訊號CT所傳達之一存取指令(例如，讀取/寫入指令)，透過非同步於系統時脈的方式對記憶體單元陣列114進行一資料存取。當該存取指令係為一讀取指令(亦即，存取訊號CT係指示一讀取操作)時，控制電路116可依據一欲讀取資料(位址資訊ADD所對應之資料)自記憶體單元陣列114讀取出來所經過的一記憶體內部讀取時間(例如，一位址存取時間(address access time，tAA))來產生資料追隨訊號QS，以及將資料追隨訊號QS伴隨該欲讀取資料輸出至記憶體控制單元120(經由資料傳輸路徑DQ)，以作為記憶體控制單元120用來擷取該欲讀取資料之該參考訊號。
為了對本發明的技術特徵有更進一步的了解，第2圖與第3圖繪 示了記憶體系統100於複數個操作情形下的訊號時序圖。於第2圖與第3圖所示之實作範例中，第1圖所示之存取訊號CT可包含一寫入致能(write enable)狀態WE#(亦即，一存取指令)，其可指示一讀取操作或一寫入操作。位址資訊ADD可指示出一欲存取資料之位址Addr。另外，第1圖所示之控制電路116可依據記憶體控制單元120所提供之一輔助訊號ACS來擷取存取訊號CT與位址資訊ADD，以進行該資料存取。值得注意的是，存取訊號CT另可包含其他的控制狀態。舉例來說，存取訊號CT另可包含一刷新(refresh)狀態。
請連同第1圖來參閱第2圖，第2圖為第1圖所示之記憶體系統 100於一資料讀取操作下的訊號時序圖。由第2圖可知，於時間點T1，控制電路116可接收輔助訊號ACS以存取位於位址Addr_0之資料。另外，資料追隨訊號QS之起始參考點(產生資料追隨訊號QS之觸發時間點)係為控制電路116接收位址資訊ADD與存取訊號CT之後開始進行該資料存取的時間點(即時間點T1)。值得注意的是，為了使資料追隨訊號QS可於適當的時間 點進行轉態(toggle)以供資料串列存取之用，記憶體控制單元120另可產生一起始訊號DQSI，其中控制電路116可於該資料存取開始進行時接收起始訊號DQSI，並可依據始訊號DQSI來決定資料追隨訊號QS之起始參考點。換言之，控制電路116可同時接收存取訊號CT、位址資訊ADD以及起始訊號DQSI，其中輔助訊號ACS之訊號轉態(transition)可對齊於起始訊號DQSI之訊號轉態(於此實作範例中，輔助訊號ACS之上升緣係與起始訊號DQSI之上升緣對齊)。經過一記憶體內部讀取時間(位址存取時間tAA)之後(於時間點T2))，控制電路116便可產生資料追隨訊號QS。於一設計變化中(但本發明不限於此)，資料追隨訊號QS也可實作為起始訊號DQSI延遲該記憶體內部讀取時間的一複本(replica)訊號。
如此一來，控制電路116便可依據資料追隨訊號QS來將對應於 位址資訊ADD(亦即，位址Addr_0)的一讀取資料DQ_r0自記憶體元件110/記憶體單元陣列114讀取出來。於此實作範例中，控制電路116可將資料追隨訊號QS輸出至資料傳輸路徑DQ，以使資料追隨訊號QS伴隨讀取資料DQ_r0同時輸出至資料傳輸路徑DQ。記憶體控制單元120便可依據資料追隨訊號QS來擷取讀取資料DQ_r0。接下來，控制電路116可依據資料追隨訊號QS來將下一筆資料(儲存於位址Addr_1的讀取資料DQ_r1)自記憶體元件110輸出。
請注意，以上資料追隨訊號QS之實作方式僅供說明之需，並非 用來作為本發明之限制。於一設計變化中，控制電路116也可以直接將存取訊號CT及位址資訊ADD之擷取訊號(輔助訊號ACS)作為資料追隨訊號QS之起始訊號。換言之，可省略起始訊號DQSI。於另一設計變化中，資料追隨訊號QS也可實作為輔助訊號ACS延遲該記憶體內部讀取時間(例如，(位址存取時間tAA))的一複本訊號。簡言之，只要是從資料追隨訊號QS 之起始參考點經過該記憶體內部讀取時間之後轉態資料追隨訊號QS的實作方式，均遵循本發明之發明精神而落入本發明之範疇。
請連同第1圖來參閱第3圖，第3圖為第1圖所示之記憶體系統 100於一資料寫入操作下的訊號時序圖。於此實作範例中，記憶體控制單元120可依據一預定寫入速率來產生起始訊號DQSI，而控制電路116便可依據起始訊號DQSI將欲存取資料(寫入資料DQ_w0與DQ_w1)儲存於記憶體單元陣列114之中(亦即，位址Addr_0以及位址Addr_1)。值得注意的是，由於起始訊號DQSI係伴隨該欲存取資料而經由資料傳輸路徑DQ輸入至記憶體元件110，而記憶體元件110係根據起始訊號DQSI來寫入該欲存取資料，因此，於寫入操作下的起始訊號DQSI可作為記憶體控制單元120與記憶體元件110之間的資料追隨訊號(追隨所傳輸之資料的追蹤訊號)。由於熟習技藝者應可了解第3圖所示之資料寫入操作的操作細節，故進一步的說明在此便不再贅述。
本發明所提供之記憶體架構/介面協定亦可應用於高速傳輸。請連 同第1圖來參閱第4圖，第4圖為第1圖所示之記憶體系統100於一資料讀取操作下的訊號時序圖。於此實作範例中，記憶體系統100可操作於多筆資料預取(pre-fetch)模式。(例如，兩倍資料預取模式(2n prefetch)))，其中記憶體元件110可藉由資料預取來提昇記憶體頻寬，以及資料傳輸路徑MQ(位於記憶體單元陣列114與控制電路116之間)之資料匯流排寬度可為資料傳輸路徑DQ(位於記憶體元件110與記憶體控制單元120之間)之資料匯流排寬度的兩倍。因此，第4圖所示之訊號時序與第2圖之資料讀取時序之間主要的差別在於：於資料追隨訊號QS之每一訊號轉態(亦即，上升緣與下降緣)均可輸出欲讀取資料。
由第4圖可知，由於儲存於位址Addr_2/Addr_3之欲讀取資料可 包含複數筆子資料，因此存取訊號CT所指示之該讀取操作為一連續資料讀取操作，其中上述記憶體內部讀取時間包含該複數筆子資料自記憶體單元陣列114讀取出來所分別經過的複數個子讀取時間。以儲存於位址Addr_2之欲讀取資料為例，其包含複數筆子資料(讀取資料DQ_r2[0]與DQ_r2[1])。控制電路116可於該資料存取開始進行時接收起始訊號DQSI(時間點T3)，並依據該複數筆子資料自記憶體單元陣列114讀取出來所分別經過的複數個子讀取時間(時間點T3與T5之間的子讀取時間tAA，時間點T4與T6之間的子讀取時間tAA)來產生資料追隨訊號QS，其中資料追隨訊號QS之起始參考點可依據起始訊號DQSI來決定。
實作上(但本發明不限於此)，第1圖所示之控制電路116可包含 一串列/解串列器(serializer/deserializer，SerDes)118以對欲存取資料進行串列/解串列處理，進而提昇記憶體元件110之資料傳輸速率/頻寬。舉例來說，串列/解串列器118可對欲讀取資料(儲存於位址Addr_2的資料與位址Addr_3的資料)進行串列處理，以及將資料追隨訊號QS伴隨經串列處理後之讀取資料DQ_r2[0]、DQ_r2[1]、DQ_r3[0]與DQ_r3[1]輸出至記憶體控制單元120(經由資料傳輸路徑DQ)。
值得注意的是，控制電路116也可以直接參照輔助訊號ACS之訊 號轉態來轉態資料追隨訊號QS，並據以輸出經串列處理後之欲讀取資料DQ_r2[0]、DQ_r2[1]、DQ_r3[0]與DQ_r3[1]。另外，於一設計變化中，控制電路116也可以採用不同於串列/解串列的資料存取架構來實現一次定址即可存取多筆資料的操作。由於熟習技藝者經由閱讀第1圖~第3圖的相關說明之後，應可了解第4圖所示之訊號時序圖的相關細節，故進一步的說明在此便不再贅述。
請連同第1圖來參閱第5圖，第5圖為第1圖所示之記憶體系統 100於一資料寫入操作下的訊號時序圖。與第4圖所示之實作範例相似，記憶體元件110可包含串列/解串列器118來提昇記憶體元件110之資料傳輸速率/頻寬，其中資料傳輸路徑MQ之資料匯流排寬度可為資料傳輸路徑DQ之資料匯流排寬度的兩倍。於此實作範例中，記憶體控制單元120可依據一預定寫入速率來產生起始訊號DQSI，而控制電路116便可依據起始訊號DQSI將欲存取資料(寫入資料DQ_w2[0]、DQ_w2[1]、DQ_w3[0]與DQ_w3[1])儲存於記憶體單元陣列114之中(亦即，位址Addr_2以及位址Addr_3)，其中於資料追隨訊號QS之每一訊號轉態(亦即，上升緣與下降緣)均可寫入欲存取資料。由於熟習技藝者經由閱讀第1圖~第4圖的相關說明之後，應可了解第5圖所示之訊號時序圖的相關細節，故進一步的說明在此便不再贅述。
值得注意的是，本發明所提供之記憶體系統/記憶體元件並不限於 操作於單筆或兩倍資料預取模式。本發明所提供之非同步記憶體傳輸介面亦可適用於更多筆預取資料之記憶體架構，以進一步增加資料傳輸頻寬。只要將記憶體內部預取之多筆資料藉著非同步於系統時脈之資料追隨訊號驅動，並依據一特定次序串列輸出至記憶體元件外部介面，相關的設計變化均屬本發明之範疇。
另外，以上依據輔助訊號來擷取位址資訊及存取訊號的實作方式 係僅供說明之需，並非用來作為本發明之限制。於一實作範例中，第1圖所示之控制電路116可接收至少一(一個或多個)輔助訊號，並據以擷取位址資訊ADD與存取訊號CT。在位址資訊ADD包含複數個分段資訊的情形下，控制電路116便可依據該至少一輔助訊號於不同的時間點擷取該複數個分段 資訊。舉例來說(但本發明不限於此)，位址資訊ADD可包含N個分段資訊(N為大於1之正整數)，因此，第2圖所示之位址Addr_0可分為N個部份來擷取之。實作上，控制電路116可接收N個輔助訊號，進而依據該N個輔助訊號之中的第一輔助訊號於第一時間點擷取位址Addr_0之中第一部分的位元，依據該N個輔助訊號之中的第二輔助訊號於第二時間點擷取位址Addr_0之中第二部分的位元，以此類推。值得注意的是，若位址資訊ADD係以二段的方式來擷取之(亦即，N等於2)，則控制電路116可以僅依據單一輔助訊號來擷取位址資訊ADD，舉例來說，位址資訊ADD之第一分段資訊可於該單一輔助訊號之上升緣來擷取之，而位址資訊ADD之第二分段資訊可於該單一輔助訊號之下降緣來擷取之。
在控制電路116依據該至少一輔助訊號於不同的時間點擷取位址 資訊ADD之該複數個分段資訊的情形下，控制電路116另可依據該至少一輔助訊號來決定資料追隨訊號QS之起始參考點資料。當至少一輔助訊號包含複數個輔助訊號時，資料追隨訊號QS之起始參考點可以是控制電路116完成接收該複數個分段資訊與存取訊號CT之後開始進行該資料存取的時間點。
再者，用來擷取位址資訊與存取訊號之輔助訊號也可由一列位址 選通(row address strobe，RAS)訊號及/或一行位址選通(column address strobe，CAS)訊號來實作之，其中該列位址選通訊號可指示出列(或字元線)的啟用狀態，而該行位址選通訊號可指示出行(或位元線)的啟用狀態。因此，第1圖所示之控制電路116便可於不同時間分別進行記憶體單元陣列114之行位址定址與列位址定址，而資料追隨訊號QS之起始點可以是控制電路116對記憶體單元陣列114進行定址與存取之時間點。
基於上述說明可知，本發明所提供之記憶體元件的控制方法可簡 單歸納如下：依據一位址資訊與一存取訊號以透過非同步於系統時脈的方式對該記憶體元件進行一資料存取；當該存取訊號係指示一讀取操作時，依據一欲讀取資料自該記憶體元件內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號；以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體元件外部之一記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。由於熟習技藝者經由閱讀第1圖~第5圖的相關說明之後，應可了解上述控制方法中每一步驟的操作細節，故進一步的說明在此便不再贅述。
本發明所提供之記憶體控制方法也可以應用於具有同步介面的記 憶體元件。請參閱第6圖，其為本發明記憶體系統之另一實施例的功能方塊示意圖。第6圖所示之記憶體架構係基於第1圖所示之記憶體架構，而兩者之間主要的差別在於第6圖所示之記憶體系統600可包含一同步器(synchronizer)630以實現記憶體元件610與記憶體控制單元620之間的同步介面。於此實施例中，記憶體元件610可包含一控制電路616以及第1圖所示之記憶體單元陣列114。控制電路616可包含同步器630以及第1圖所示之串列/解串列器118，其中同步器630耦接於記憶體控制單元620與控制電路616之間，用以接收一時脈訊號CK，並據以進行訊號同步操作。
請一併參閱第6圖與第7圖。第7圖繪示了第6圖所示之記憶體 系統600於一資料讀取操作下的訊號時序圖。由第7圖可知，在控制電路616接收存取訊號CT(包含寫入致能狀態WE#)並經過一記憶體內部讀取時間(位址存取時間tAA)之後，同步器630可將控制電路616所輸出之欲讀取資料DQ_x與資料追隨訊號QS均同步於時脈訊號CK(或其反相訊號CK#；以虛線表示)，接著才將同步於時脈訊號CK之欲讀取資料DQ_x與資料追隨 訊號QS(或其反相訊號QS#；以虛線表示)輸出至記憶體控制單元620。也就是說，記憶體元件620可依據時脈訊號CK來從記憶體元件610內部擷取欲讀取資料DQ_x，並使欲讀取資料DQ_x與資料追隨訊號QS均同步於時脈訊號CK。如此一來，便可確保欲讀取資料DQ_x的輸出會同步於資料追隨訊號QS，而提昇資料讀取的效能。
除了實現記憶體元件之輸出端同步化，也可以利用時脈訊號來實 作出記憶體元件之輸入端同步化。舉例來說(但本發明不限於此)，輔助訊號ACS可實作為一時脈訊號，同步器630便可接收該時脈訊號(輔助訊號ACS)來實現輸入端同步化。於此實施例中，同步器630可將存取訊號CT所指示之一存取指令(寫入致能狀態WE#)同步於輔助訊號ACS，以及將同步於輔助訊號ACS之該存取指令傳送至控制電路616。如此一來，輸入至記憶體元件610內部的該存取指令便可同步於輔助訊號ACS。
值得注意的是，以上記憶體元件與記憶體控制單元之間的同步介 面的實作方式係僅供說明之需，並非用來作為本發明之限制。舉例來說，也可以將第6圖所示之同步器630設置於控制電路616之中，以實現記憶體元件與記憶體控制單元之間的同步介面。
記憶體元件之輸入、輸出端的同步化也可以實作於資料寫入模式。 請一併參閱第6圖與第8圖，第8圖為第6圖所示之記憶體系統600於一資料寫入操作下的訊號時序圖。由第8圖可知，同步器630可將寫入致能狀態WE#(存取指令)同步於輔助訊號ACS(實作為時脈訊號)，以及將欲存取資料(寫入資料DQ_y[0]與DQ_y[1])與資料追隨訊號QS同步於時脈訊號CK。由於熟習技藝者經由閱讀第1圖~第7圖的相關說明之後，應可了解第8圖所示之訊號時序圖的相關細節，故進一步的說明在此便不再贅述。
綜上所述，本發明所提供之記憶體系統、記憶體元件及/或記憶體 元件的操作方法可定義出非同步記憶體傳輸介面，其可藉由存取資料之追隨訊號來達成可靠及高速之資料讀寫傳輸。另外，本發明所提供之記憶體傳輸介面另可藉由資料預取來提高記憶體頻寬。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧記憶體系統
110‧‧‧記憶體元件
114‧‧‧記憶體單元陣列
116‧‧‧控制電路
118‧‧‧串列/解串列器
120‧‧‧記憶體控制單元
MQ、DQ‧‧‧資料傳輸路徑
DQSI‧‧‧起始訊號
QS‧‧‧資料追隨訊號
ADD‧‧‧位址資訊
CT‧‧‧存取訊號
ACS‧‧‧輔助訊號

Claims (23)

  1. 一種記憶體元件的控制方法：依據一位址資訊與一存取訊號以透過非同步於系統時脈(system clock)的方式對該記憶體元件進行一資料存取；當該存取訊號係指示一讀取操作時，依據一欲讀取資料自該記憶體元件內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號；以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體元件外部之一記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
  2. 如申請專利範圍第1項所述之控制方法，其中該資料追隨訊號之起始參考點係為對該記憶體元件接收該位址資訊與該存取訊號之後開始進行該資料存取的時間點。
  3. 如申請專利範圍第1項所述之控制方法，另包含：依據至少一輔助訊號來將該位址資訊與該存取訊號擷取至該記憶體元件內部。
  4. 如申請專利範圍第3項所述之控制方法，其中依據該至少一輔助訊號來將該位址資訊與該存取訊號擷取至該記憶體元件內部的步驟包含：依據該至少一輔助訊號來分段擷取該位址資訊，使得該位址資訊所包含之複數個分段資訊係於不同的時間點擷取至該記憶體元件內部。
  5. 如申請專利範圍第4項所述之控制方法，其中該至少一輔助訊號包含複數個輔助訊號，以及該複數個分段資訊係分別依據該複數個輔助訊號來擷取 至該記憶體元件內部。
  6. 如申請專利範圍第4項所述之控制方法，其中該資料追隨訊號之起始參考點係為對該記憶體元件完成接收該複數個分段資訊與該存取訊號之後開始進行該資料存取的時間點。
  7. 如申請專利範圍第3項所述之控制方法，其中該資料追隨訊號之起始參考點係依據該至少一輔助訊號來決定。
  8. 如申請專利範圍第3項所述之控制方法，其中該至少一輔助訊號係為一時脈訊號，以及依據該至少一輔助訊號來將該位址資訊與該存取訊號擷取至該記憶體元件內部的步驟包含：使該存取訊號所指示之一存取指令同步於該時脈訊號；以及將同步於該時脈訊號之該存取指令擷取至該記憶體元件內部。
  9. 如申請專利範圍第1項所述之控制方法，另包含：在該記憶體元件接收該存取訊號並經過該記憶體內部讀取時間之後，依據一時脈訊號來從該記憶體元件內部擷取該欲讀取資料；以及使該資料追隨訊號以及從該記憶體元件內部所擷取之該欲讀取資料均同步於該時脈訊號。
  10. 如申請專利範圍第1項所述之控制方法，其中該欲讀取資料包含複數筆子資料，該讀取操作係為一連續資料讀取操作，該記憶體內部讀取時間包含該複數筆子資料自該記憶體元件內部讀取出來所分別經過的複數個子讀取時間，以及該控制方法另包含：於該資料存取開始進行時，將一起始訊號輸入至該記憶體元件； 以及依據該欲讀取資料自該記憶體元件內部讀取出來所經過的該記憶體內部讀取時間來產生該資料追隨訊號的步驟包含：依據該複數個子讀取時間來產生該資料追隨訊號；其中該資料追隨訊號之起始參考點係依據該起始訊號來決定。
  11. 一種記憶體元件，包含：一記憶體單元陣列；以及一控制電路，耦接於該記憶體單元陣列與該記憶體元件外部之一記憶體控制單元之間，用以依據一位址資訊與一存取訊號以透過非同步於系統時脈的方式對該記憶體單元陣列進行一資料存取，其中當該存取訊號係指示一讀取操作時，該控制電路另依據一欲讀取資料自該記憶體單元陣列讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號，以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
  12. 如申請專利範圍第11項所述之記憶體元件，其中該資料追隨訊號之起始參考點係為該控制電路接收該位址資訊與該存取訊號之後開始進行該資料存取的時間點。
  13. 如申請專利範圍第11項所述之記憶體元件，其中該控制電路係依據至少一輔助訊號來擷取該位址資訊與該存取訊號。
  14. 如申請專利範圍第13項所述之記憶體元件，其中該位址資訊包含複數個分段資訊，以及該控制電路係依據該至少一輔助訊號於不同的時間點擷取該複數個分段資訊。
  15. 如申請專利範圍第14項所述之記憶體元件，其中該至少一輔助訊號包含複數個輔助訊號，以及該控制電路係分別依據該複數個輔助訊號來擷取該複數個分段資訊。
  16. 如申請專利範圍第14項所述之記憶體元件，其中該資料追隨訊號之起始參考點係為該控制電路完成接收該複數個分段資訊與該存取訊號之後開始進行該資料存取的時間點。
  17. 如申請專利範圍第13項所述之記憶體元件，其中該控制電路係依據該至少一輔助訊號來決定該資料追隨訊號之起始參考點。
  18. 如申請專利範圍第13項所述之記憶體元件，其中該至少一輔助訊號係為一時脈訊號，以及該記憶體元件另包含：一同步器，耦接於該記憶體控制單元與該控制電路之間，用以接收該時脈訊號以及該存取訊號、將該存取訊號所指示之一存取指令同步於該時脈訊號，以及將同步於該時脈訊號之該存取指令傳送至該控制電路。
  19. 如申請專利範圍第11項所述之記憶體元件，另包含：一同步器，耦接於該記憶體控制單元與該控制電路之間，該同步器用以接收一時脈訊號，其中在該控制電路接收該存取訊號並經過該記憶體內部讀取時間之後，該同步器另將該控制電路所輸出之該欲讀取資料與該資料追隨訊號均同步於該時脈訊號，以及將同步於該時脈訊號之該欲讀取資料與該資料追隨訊號輸出至該記憶體控制單元。
  20. 如申請專利範圍第11項所述之記憶體元件，其中該欲讀取資料包含複數筆子資料，該讀取操作係為一連續資料讀取操作，以及該記憶體內部讀取 時間包含該複數筆子資料自該記憶體元件內部讀取出來所分別經過的複數個子讀取時間；以及該控制電路係於該資料存取開始進行時接收一起始訊號，依據該複數個子讀取時間來產生該資料追隨訊號，以及依據該起始訊號來決定該資料追隨訊號之起始參考點。
  21. 如申請專利範圍第20項所述之記憶體元件，其中該控制電路包含：一串列/解串列器，用以對該欲讀取資料進行串列處理，以及將該資料追隨訊號伴隨經串列處理後之該欲讀取資料輸出至該記憶體控制單元。
  22. 如申請專利範圍第11項所述之記憶體元件，其係為一記憶體晶粒。
  23. 一種記憶體系統，包含：一記憶體控制單元，用以產生一位址資訊與一存取訊號；以及一記憶體晶粒，其中該記憶體控制單元外接於該記憶體晶粒，該記憶體晶粒依據該位址資訊與該存取訊號以透過非同步於系統時脈的方式進行一資料存取；其中當該存取訊號係指示一讀取操作時，該記憶體晶粒依據一欲讀取資料自該記憶體晶粒內部讀取出來所經過的一記憶體內部讀取時間來產生一資料追隨訊號，以及將該資料追隨訊號伴隨該欲讀取資料輸出至該記憶體控制單元，以作為該記憶體控制單元用來擷取該欲讀取資料的一參考訊號。
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