JP5080501B2

JP5080501B2 - 試験装置および試験方法

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Publication number: JP5080501B2
Application number: JP2008558108A
Authority: JP
Inventors: 宏二酒井
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2007-02-16
Filing date: 2008-02-13
Publication date: 2012-11-21
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Description

本発明は、試験装置および試験方法に関する。特に、本発明は、ブロック単位でデータを記憶する被試験メモリを試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００７−０３６３６１出願日２００７年０２月１６日

近年、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリの需要が増大している。不揮発性メモリに設けられたメモリブロックには、所定の割合（たとえば２％程度）で不良が発生することが多い。このため、設計段階において、規定の記憶容量に対応する数のブロックに加えて予備のブロックをメモリに設けている。そして、試験装置は、製造工程において各ブロックの良否を判定したうえで、不良の発生したブロックを無効化するための情報をメモリに書き込む。これにより、ある程度の不良が発生したメモリも正常品として取り扱うことができる。

フラッシュメモリなどの試験装置として、ＡＬＰＧ（ＡｌｇｏｒｉｔｈｍｉｃＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）を採用した技術の一例については以下の文献１を参照されたい。
特開２００７−１２２２１号公報

従来、試験装置において何れのブロックに不良が発生したかを管理するために、バッドブロックメモリが用いられている。バッドブロックメモリは、ビットマップ状のデータを記録するものであり、被試験メモリの各ブロックのアドレスと同一値のアドレスに、対応するそのブロックが正常か否かを示す論理値１または０を記録する。一方、不良の発生したブロックを無効化するためには、試験装置が被試験メモリに対し、無効化したいブロックのアドレスを送信する必要がある。このため、試験装置がブロックを無効化するためには、試験終了後にバッドブロックメモリを走査したうえで、必要なアドレス値を求めて他の記憶領域に蓄積し、走査完了後に蓄積したそのアドレス値を被試験メモリに送信する必要があった。このような処理には時間がかかり、特に複数の被試験デバイスを並行に試験した場合には事後処理の工数が増大して顕著に時間がかかってしまっていた。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、ブロック単位でデータを記憶する複数の被試験メモリを試験する試験装置であって、複数の被試験メモリに対して共通に設けられ、被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、アドレス発生部が発生したそれぞれのアドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを複数の被試験メモリのそれぞれに対して出力する読出部と、複数の被試験メモリのそれぞれに対応して設けられ、アドレス発生部が発生したそれぞれのアドレスについて、読出コマンドに応じて被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較部と、複数の被試験メモリのそれぞれに対応して設けられ、比較部により不一致が検出されたことに応じて、アドレス発生部が当該ブロックデータを読み出すために発生させたアドレスを、被試験メモリに対応して設けられたバッファメモリに順次記憶していく複数のバッドブロック記憶制御部と、複数の被試験メモリのそれぞれに対して並列に、バッファメモリに記憶されたアドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理部とを備える試験装置を提供する。

また、アドレス発生部が発生したアドレスをバッファし、アドレス発生部の発生するアドレスが変更される毎にバッファしているアドレスを順次更新するバッファ部をさらに備え、アドレス発生部は、一の読出コマンドが出力されてから次の読出コマンドが出力されるまでの間、一の読出コマンドに対応するアドレスをバッファ部に対し供給しており、複数のバッドブロック記憶制御部のそれぞれは、比較部により不一致が検出されたことに応じて、バッファ部からアドレスを読み出して、対応する被試験メモリに対応して設けられたバッファメモリに順次記憶していってもよい。

また、複数のバッドブロック記憶制御部のそれぞれは、読出コマンドの出力に応じて、アドレス発生部が発生させたアドレスをバッファメモリに順次記憶させる記憶処理部と、記憶処理部がアドレスを記憶するべきバッファメモリのアドレスを示すアドレスポインタを記憶しており、比較部により不一致が検出されたことに応じて、記憶しているアドレスポインタの値をインクリメントするアドレス制御部とを有してもよい。

また、被試験メモリに入力されるアドレスは、アドレス発生部が発生させたアドレスを被試験メモリに対する入力形式に変換したものであり、バッドブロック記憶制御部のそれぞれは、比較部により不一致が検出されたことに応じて、アドレス発生部が発生させたアドレスを、被試験メモリに対する入力形式に変換する変換前の形式で、バッファメモリに順次記憶してゆき、バッファメモリに記憶されたアドレスを読み出して、当該アドレスを被試験メモリに対する入力形式に変換する変換部を更に備え、無効化処理部は、変換部に指示してアドレスを変換させ、変換した当該アドレスを個別のアドレスとして含み当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力してもよい。

また、本発明の第２の形態においては、ブロック単位でデータを記憶する複数の被試験メモリを試験装置により試験する試験方法であって、試験装置は、複数の被試験メモリに対して共通に設けられ、被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、を有し、アドレス発生部が発生したそれぞれのアドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを複数の被試験メモリのそれぞれに対して出力する段階と、複数の被試験メモリのそれぞれに対応して処理され、アドレス発生部が発生したそれぞれのアドレスについて、読出コマンドに応じて被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の段階と、複数の被試験メモリのそれぞれに対応して処理され、段階における比較により不一致が検出されたことに応じて、アドレス発生部が当該ブロックデータを読み出すために発生させたアドレスを、被試験メモリに対応して設けられたバッファメモリに順次記憶していく複数の段階と、複数の被試験メモリのそれぞれに対して並列に、バッファメモリに記憶されたアドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する段階とを備える試験方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、被試験デバイスの良否を判定する試験処理のフローチャートを示す。図２は、試験装置２０のうち試験結果の取り込み処理に関する機能の構成を示す。図３ａは、試験結果の取り込みが開始された時点の試験装置２０の状態を示す。図３ｂは、試験結果の取り込み処理の途中の第１時点における試験装置２０の状態を示す。図３ｃは、試験結果の取り込み処理の途中の第２時点における試験装置２０の状態を示す。図４ａは、アドレス変換処理の第１段階の概略を示す。図４ｂは、アドレス変換処理の第２段階の概略を示す。図５ａは、試験装置２０のうち無効化処理に関する機能の構成を示す。図５ｂは、試験装置２０により被試験メモリ１００に対し出力されるコマンドの一例を示す。図６ａは、無効化処理の開始時点における試験装置２０の状態を示す。図６ｂは、無効化処理の途中の試験装置２０の状態を示す。図７は、本実施形態に係る試験装置７０の全体構成を示す。図８ａは、試験結果の取込処理が開始された時点の試験装置７０の状態を示す。図８ｂは、試験結果の取込処理の途中の第１時点における試験装置７０の状態を示す。図８ｃは、試験結果の取込処理の途中の第２時点における試験装置７０の状態を示す。図９は、本実施形態に係る試験装置７０による試験処理のフローチャートを示す。図１０は、本実施形態の第１変形例における試験装置７０の全体構成を示す。図１１は、本実施形態の第２変形例における試験装置７０の全体構成を示す。

符号の説明

２０試験装置
７０試験装置
７５ＡＬＰＧ
１００被試験メモリ
２００アドレス発生部
２１０比較部
２２０バッドブロックメモリ
２３０セレクタ
２４０ユニバーサルバッファメモリ
７００アドレス発生部
７０５コマンド発生部
７１０ユニバーサルバッファメモリ
７３０比較部
７４０バッドブロック記憶制御部
７５０無効化処理部
７５５セレクタ
７６０バッファ部
７６５記憶処理部
７７０アドレス制御部
７９０変換部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、被試験デバイスの良否を判定する試験処理のフローチャートを示す。試験装置２０は、ブロック単位でデータを記憶する被試験メモリ１００の良否を判定すると共に、その判定結果をブロック毎に取り込む（Ｓ１００）。良否の判定結果は、たとえばバッドブロックメモリにビットマップ状のデータとして取り込まれてもよい。バッドブロックメモリとは、不良の生じたブロックのアドレスと同一値のアドレスに、論理値１を記録し、不良の発生していないブロックのアドレスと同一値のアドレスに、論理値０を記録するものである。判定結果の取り込みが完了すると、試験装置２０は、バッドブロックメモリのデータに基づく処理を行う（Ｓ１１０）。具体的には、まず、試験装置２０は、バッドブロックメモリを走査して論理値１を検索する。そして、論理値１が検索されたアドレスの値を、被試験メモリ１００のＩ／Ｏ端子に対する入力形式に変換する。そして、試験装置２０は、変換したそのアドレスの値を、バッファメモリに記録する（Ｓ１１０）。続いて、試験装置２０は、バッファメモリから記録されているアドレスを順次読み出して、そのアドレスの値をデータとして含み、そのアドレスに対応するブロックを無効化するための無効化コマンドを被試験メモリ１００に対し出力する（Ｓ１２０）。バッファメモリは、例えばユニバーサルバッファメモリを含む。

被試験デバイスとしては、被試験メモリ１００に限らず、メモリ領域を含むプロセッサ又は半導体装置であってもよく、本発明は、それらメモリ領域を有するプロセッサ又は半導体装置等にも適用可能である。

図２は、試験装置２０のうち試験結果の取り込み処理に関する機能の構成を示す。試験装置２０は、アドレス発生部２００と、比較部２１０と、バッドブロックメモリ２２０とを有し、被試験メモリ１００の良否をブロック単位に判定することを目的とする。アドレス発生部２００は、被試験メモリ１００における試験対象のアドレスを順次発生する。たとえば、この被試験メモリ１００は、ローアドレスとカラムアドレスの組により記憶位置を一意に定めることができるので、アドレス発生部２００は、そのローアドレスとカラムアドレスの組を被試験メモリ１００に対し供給する。図２中にはそのうちローアドレスを示した。ローアドレスについて、アドレス発生部２００は、たとえば、アドレス＃０００００１からアドレス＃０３ＦＦＦＦまでの値を順次被試験メモリ１００に対し出力する。

比較部２１０は、アドレス発生部２００が発生したそれぞれのアドレスについて、読出コマンドに応じて被試験メモリ１００が出力するブロックデータと、そのブロックデータの期待値とを順次比較する。一致する場合には論理値０が、一致しない場合には論理値１が、それぞれバッドブロックメモリ２２０に対し出力される。バッドブロックメモリ２２０は、比較部２１０によって出力された、各ブロックの良否を示す論理値を、アドレス発生部２００によって出力されたアドレスに記録する。これにより、バッドブロックメモリ２２０には、ブロック毎にそのブロックに不良が発生したか否かを示す論理値が記録される。

図３ａは、試験結果の取り込みが開始された時点の試験装置２０の状態を示す。この時点では、アドレス＃００００００に位置するブロックの良否が判定される。このブロックは正常なので、比較部２１０からは論理値０が出力される。この結果、バッドブロックメモリ２２０は、アドレス発生部２００から出力されたアドレス＃００００００に、その論理値０を記録する。以降、アドレス値は順次インクリメントされて、被試験メモリ１００中の複数のブロックが先頭から順に試験の対象となる。

図３ｂは、試験結果の取り込み処理の途中の第１時点における試験装置２０の状態を示す。この時点において、アドレス＃０００３ＡＣに位置するブロックの良否が判定される。このブロックには不良が発生しているので、そのブロックから読み出されたブロックデータは比較部２１０において期待値と相違する。このため、比較部２１０は、不良の発生したことを示す論理値１を出力する。バッドブロックメモリ２２０は、比較部２１０により出力された論理値１を、アドレス発生部２００から出力されたアドレス＃０００３ＡＣに記録する。

図３ｃは、試験結果の取り込み処理の途中の第２時点における試験装置２０の状態を示す。この時点において、アドレス＃０１７８ＦＢに位置するブロックの良否が判定される。このブロックには不良が発生しているので、そのブロックから読み出されたブロックデータは比較部２１０において期待値と相違する。このため、比較部２１０は、不良の発生したことを示す論理値１を出力する。バッドブロックメモリ２２０は、比較部２１０により出力された論理値１を、アドレス発生部２００から出力されたアドレス＃０１７８ＦＢに記録する。
以上の処理を繰り返すことにより、バッドブロックメモリ２２０には、被試験メモリ１００中の全ブロックについて、そのブロックに不良が発生したか否かを示す論理値データが記録される。
このように生成されたビットマップ状の論理値データは、従来の試験装置においても様々な用途で用いられている。たとえば、不良の発生が判明したブロックを除外して、その他のブロックに対して所定の試験をしようとする場合には、アドレス発生部２００が発生させたアドレスによってバッドブロックメモリ２２０をアクセスすることにより、そのアドレスのブロックが不良であって試験の対象から除外するべきかどうかを容易に判断できる。このように、バッドブロックメモリ２２０を用いれば、このような正常ブロックのみに対する試験などを実現したい場合であっても、アドレス発生部２００と被試験メモリ１００間の回路構成を簡略化して試験装置２０の設計を容易化できる。

次に、試験装置２０は、バッドブロックメモリ２２０に記録されたデータに基づいて、不良の発生したブロックを無効とする処理を行う。この処理には、不良の発生したブロックのアドレスのデータが必要となる。そのようなデータを得るためには、バッドブロックメモリ２２０のデータ構造をそのまま用いたのでは効率が悪い場合がある。このため、試験装置２０は、このアドレスのデータを生成して他の記憶領域に記憶させる処理を行う。図４ａおよび図４ｂを参照してこの処理を説明する。なお、この処理は前述のＳ１１０の処理段階に相当する。

図４ａは、アドレス変換処理の第１段階の概略を示す。まず、試験装置２０は、バッドブロックメモリ２２０を走査して、論理値１が記録されたアドレスを検索する。この結果、アドレス＃０００３ＡＣが検索される（Ｓ４０）。そして、試験装置２０は、このアドレスを、被試験メモリ１００に対する入力形式に変換する（Ｓ４２）。たとえば、被試験メモリ１００にアクセスするためには、被試験メモリ１００に対し、アクセスしたいアドレスに対応付けて読み出しや書込みのコマンドを入力する必要がある。そして、入力されるコマンドやアドレスの形式は、被試験メモリ１００の規格によって定められている。したがって、試験装置２０は、バッドブロックメモリ２２０から検索したアドレスを、この規格に応じた形式に変換する必要がある。たとえば図４ａに示すように、変換の結果、アドレスは、＃ＡＣ、＃０３および＃００の３つの８ビットデータに分割される。そして、試験装置２０は、形式変換後のアドレスをバッファメモリに記録する（Ｓ４４）。

図４ｂは、アドレス変換処理の第２段階の概略を示す。続いて、試験装置２０は、バッドブロックメモリ２２０を走査して、論理値１が記録されている次のアドレスを検索する。この結果、アドレス＃０１７８ＦＢが検索される（Ｓ４６）。前述の処理と同様、試験装置２０は、このアドレスを３分割して、＃ＦＢ、＃７８、および、＃０１を生成する（Ｓ４８）。そして、試験装置２０は、生成したこれらのアドレスデータを、バッファメモリ中のＳ４４において記録したアドレスデータの次に記録する（Ｓ５０）。

図５ａは、試験装置２０のうち無効化処理に関する機能の構成を示す。試験装置２０は、無効化処理の機能について、アドレス発生部２００と、セレクタ２３０と、ユニバーサルバッファメモリ２４０とを有する。ユニバーサルバッファメモリ２４０は、図４ａおよび図４ｂを参照して説明したアドレスデータが記録されたものである。アドレス発生部２００は、前述のＳ１２０に相当する処理として、ユニバーサルバッファメモリ２４０からアドレスデータを順次読み出すためのアドレスを生成し、ユニバーサルバッファメモリ２４０に対し出力する。ユニバーサルバッファメモリ２４０は、アドレス発生部２００から出力されたアドレスに対応するアドレスデータをセレクタ２３０に出力する。セレクタ２３０は、ユニバーサルバッファメモリ２４０から出力されたアドレスデータを選択して、そのアドレスデータを含む無効化コマンドを被試験メモリ１００に対し出力する。

図５ｂは、試験装置２０により被試験メモリ１００に対し出力されるコマンドの一例を示す。被試験メモリ１００のある規格においては、読み出しや書込みのコマンド（ＣＭＤ）に対応付けて、３分割された８ビットずつのアドレスデータを供給する必要がある。具体的には、図５ｂに示すように、被試験メモリ１００に対し出力するデータは、コマンド（ＣＭＤ）を先頭に、カラムアドレスの前半のビットにより構成されるデータ（Ｃｏｌ１）と、カラムアドレスの後半のビットにより構成されるデータ（Ｃｏｌ２）と、ローアドレスの前半１／３のビットにより構成されるデータ（Ｒｏｗ１）と、ローアドレスの中央１／３のビットにより構成されるデータ（Ｒｏｗ２）と、ローアドレスの後半１／３のビットにより構成されるデータ（Ｒｏｗ３）とをこの順に含む。書込みコマンドの場合には、さらにその後に書き込むべきデータ（Ｄａｔａ）を含む。無効化コマンドは、不良の発生したアドレスを指定して所定の処理を行うためのものであるから、このように被試験メモリ１００の規格に準じたアドレス指定を含むコマンドとなる必要がある。このため、ユニバーサルバッファメモリ２４０は、このようにコマンドの規格に準じた形式でアドレスデータを記録している。

図６ａは、無効化処理の開始時点における試験装置２０の状態を示す。この時点において、ユニバーサルバッファメモリ２４０に記録されたアドレスデータはまだ被試験メモリ１００に供給されていない。アドレス発生部２００は、ユニバーサルバッファメモリ２４０の先頭のアドレスから順に順次アドレス値をユニバーサルバッファメモリ２４０に対し出力する。ユニバーサルバッファメモリ２４０は、アドレス発生部２００により出力されたアドレスに記録されたデータをセレクタ２３０に対し出力する。この結果、ローアドレスの先頭１／３のビットに対応する＃ＡＣと、ローアドレスの中央１／３のビットに対応する＃０３と、ローアドレスの末尾１／３のビットに対応する＃００とがこの順に読み出され、アドレス発生部２００から供給されるアドレス値に代えて被試験メモリ１００に供給される。たとえば、これらのアドレスデータは、コマンド、カラムアドレスの前半部、およびカラムアドレスの後半部に続いて順次出力されてもよい。また、無効化処理の一環として、被試験メモリ１００のバッドブロックにはデータ０が記録されてもよい。

図６ｂは、無効化処理の途中の試験装置２０の状態を示す。この時点において、既にアドレス＃０００３ＡＣにはデータ０が書き込まれ、無効化処理が完了されている。次に、アドレス発生部２００は、アドレス＃０００３ＡＣの次に記録されているアドレスを読み出すべく、ユニバーサルバッファメモリ２４０に供給するアドレス値をインクリメントする。この結果、ユニバーサルバッファメモリ２４０は、ローアドレスの先頭１／３のビットに対応する＃ＦＢと、ローアドレスの中央１／３のビットに対応する＃７８と、ローアドレスの末尾１／３のビットに対応する＃０１とをこの順に出力する。これにより、被試験メモリ１００には、コマンド、カラムアドレスの前半部、およびカラムアドレスの後半部に続いてアドレスデータが入力される。

以上、図１から図６を参照した構成によっても、被試験メモリ１００の各ブロックの良否を判定したうえで、その結果に基づいて被試験メモリ１００内の不良ブロックを適切に無効化することができる。しかしながら、この構成では、バッドブロックメモリ２２０に記録されたデータからアドレスデータを生成する変換処理が必要となって効率が悪い場合がある。特に、被試験メモリ１００が多数の不良ブロックを含む場合には、不良ブロックの数に応じた逐次処理が必要となって効率が悪い場合があった。これに対し、次の図７から図１１を参照して説明する試験装置７０によれば、このような変換処理を効率化して試験全体の所要時間を短縮することができる。以下、具体的に説明する。

図７は、本実施形態に係る試験装置７０の全体構成を示す。試験装置７０は、ブロック単位でデータを記憶する複数の被試験メモリ１００を並列に試験することを目的とする。試験装置７０は、複数の被試験メモリ１００に対して共通に設けられたＡＬＰＧ７５と、複数の被試験メモリ１００のそれぞれに対応して設けられた複数のユニバーサルバッファメモリ７１０と、複数の被試験メモリ１００のそれぞれに対応して設けられた複数の比較部７３０と、複数の被試験メモリ１００のそれぞれに対応して設けられた複数のバッドブロック記憶制御部７４０と、複数の被試験メモリ１００に対し共通して設けられた無効化処理部７５０およびバッファ部７６０とを備える。

ＡＬＰＧ７５は、ＡｌｇｏｒｉｔｈｍｉｃＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒと呼ばれる演算処理装置であり、所定のアルゴリズムに基づくプログラムを実行することにより、コマンドおよびアドレスの組を順次出力する。具体的には、ＡＬＰＧ７５は、アドレス発生部７００と、本発明に係る読出部の一例であるコマンド発生部７０５とを備える。アドレス発生部７００は、複数の被試験メモリ１００に共通して供給するべきアドレスであって、被試験メモリ１００における試験対象となるアドレスを順次発生する。アドレス発生部７００において発生されるアドレスのフォーマットは、既に述べた被試験メモリ１００に対する入力形式ではなく、アドレス発生部７００の規格に応じた独自形式のものであってよい。発生されたアドレスは、被試験メモリ１００に対する入力形式に変換されて信号伝送路を介して被試験メモリ１００に対し出力される。

複数のユニバーサルバッファメモリ７１０は、それぞれが対応する被試験メモリ１００に個別に供給すべきアドレスを記憶している。コマンド発生部７０５は、アドレス発生部７００が発生したそれぞれのアドレスについて、そのアドレスに記憶されたブロックデータを読み出す読出コマンドを、複数の被試験メモリ１００のそれぞれに対して出力する。複数の比較部７３０のそれぞれは、アドレス発生部７００が発生したそれぞれのアドレスについて、読出コマンドに応じて対応する被試験メモリ１００が出力するブロックデータを、コンパレータ回路を経由して取り込む。そして、各比較部７３０は、取り込んだそのブロックデータと当該ブロックデータの期待値とを比較する。この期待値は、予めこのアドレスに書き込んでおいたブロックデータであり、読み出したブロックデータと期待値とが一致すれば、そのブロックの読み書きが成功したことが判明する。

バッファ部７６０は、アドレス発生部７００が発生したアドレスをバッファし、アドレス発生部７００の発生するアドレスが変更される毎にバッファしているこのアドレスを順次変更する。バッファするアドレスの形式は、バッファ部７６０が出力する独自形式のものではなく、被試験メモリ１００に入力するために変換された入力形式のものである。なお、アドレス発生部７００は、コマンド発生部７０５が一の読出コマンドを出力してから次の出力コマンドを出力するまでの間、当該一の読出コマンドに対応するアドレスをバッファ部７６０に対し供給している。複数のバッドブロック記憶制御部７４０のそれぞれは、比較部７３０により不一致が検出されたことに応じて、アドレス発生部７００がその不一致が検出されたブロックデータを読み出すために発生させたアドレスを、被試験メモリ１００に対応して設けられたユニバーサルバッファメモリ７１０に順次記憶していく。具体的には、各バッドブロック記憶制御部７４０は、比較部７３０により不一致が検出されたことに応じて、バッファ部７６０からアドレスを読み出して、対応する被試験メモリ１００に対応して設けられたユニバーサルバッファメモリ７１０に順次記憶していく。

構成の具体例として、各バッドブロック記憶制御部７４０はアンドゲートを有する。このアンドゲートは、アドレス発生部７００から出力されてバッファ部７６０に記憶されたアドレスデータと、比較部７３０から出力されてブロックデータが一致したかどうかを示す論理値とを入力とする。そして、このアンドゲートは、ブロックデータが不一致であることを条件に、アドレスデータをユニバーサルバッファメモリ７１０に供給する。これを受けて、ユニバーサルバッファメモリ７１０はそのアドレスデータを記憶する。

セレクタ７５５は、無効化処理部７５０が無効化の処理を開始するまでは、アドレス発生部７００の出力するアドレスを選択して、ドライバ回路を経由して各被試験メモリ１００に対し出力する。また、セレクタ７５５は、無効化処理部７５０が無効化の処理を開始した後は、対応するユニバーサルバッファメモリ７１０が出力するアドレスを選択して、ドライバ回路を経由して被試験メモリ１００に対し出力する。

全てのブロックについての良否判定が完了すると、無効化処理部７５０は、たとえばアドレス発生部７００からの指示を受けて無効化処理を開始する。具体的には、無効化処理部７５０は、複数の被試験メモリ１００に対して並列に、ユニバーサルバッファメモリ７１０に記憶されたアドレスを個別のアドレスとして含み、そのアドレスに対応するブロックを無効化する無効化データの書込みを行う無効化コマンドを出力する。無効化すべきアドレスの出力は、ユニバーサルバッファメモリ７１０に対し先頭アドレスから順に順次複数のアドレスを供給して、ユニバーサルバッファメモリ７１０から不良ブロックのアドレスを順次出力させることによって実現される。また、そのアドレスを含む無効化コマンドの出力は、セレクタ７５５に指示して選択対象となるアドレスをアドレス発生部７００からの出力ではなくユニバーサルバッファメモリ７１０からの出力に変更することによって実現される。

図８ａは、試験結果の取込処理が開始された時点の試験装置７０の状態を示す。取込処理の開始時点において、不良ブロックはまだ検出されていない。このため、何れのユニバーサルバッファメモリ７１０も、不良ブロックのアドレスを記憶していない。また、ブロックの良否は先頭ブロックから判断されるので、アドレス発生部７００は先頭ブロックを示すアドレス＃００００００を出力している。この結果、バッファ部７６０は、アドレス＃００００００を３分割した＃００、＃００および＃００を記憶している。

図８ｂは、試験結果の取込処理の途中の第１時点における試験装置７０の状態を示す。この時点において、アドレス発生部７００は、アドレス＃０００３ＡＣを出力している。このため、バッファ部７６０は、アドレス＃０００３ＡＣを３分割した＃ＡＣ、＃０３および＃００をこの順に記憶している。このアドレスのブロックには読み書きに不良が生じている。このため、比較部７３０による期待値との比較結果は不一致となる。バッドブロック記憶制御部７４０は、比較部７３０から入力を受けた論理値に基づいて、バッファ部７６０から読み出したアドレスをユニバーサルバッファメモリ７１０に供給する。ユニバーサルバッファメモリ７１０は、供給されたこのアドレスを記憶する。この結果、ユニバーサルバッファメモリ７１０には、アドレス＃０００３ＡＣを３分割した＃ＡＣ、＃０３および＃００がこの順に記憶される。

図８ｃは、試験結果の取込処理の途中の第２時点における試験装置７０の状態を示す。この時点において、アドレス発生部７００は、アドレス＃０１７８ＦＢを出力している。このため、バッファ部７６０は、アドレス＃０１７８ＦＢを３分割した＃ＦＢ、＃７８および＃０１をこの順に記憶している。このアドレスのブロックには読み書きに不良が生じている。このため、比較部７３０による期待値との比較結果は不一致となる。バッドブロック記憶制御部７４０は、比較部７３０から入力を受けた論理値に基づいて、バッファ部７６０から読み出したアドレスをユニバーサルバッファメモリ７１０に供給する。ユニバーサルバッファメモリ７１０は、供給されたこのアドレスを記憶する。この結果、ユニバーサルバッファメモリ７１０には、アドレス＃０１７８ＦＢを３分割した＃ＦＢ、＃７８および＃０１がこの順に記憶される。

なお、第１時点および第２時点の何れにおいても、一方の被試験メモリ１００のみに不良が発生しており他方の被試験メモリ１００には不良が発生していない。このため、一方のユニバーサルバッファメモリ７１０にのみアドレスが記憶され、他方のユニバーサルバッファメモリ７１０にはアドレスが記憶されない。このように、ユニバーサルバッファメモリ７１０やこれを制御するバッドブロック記憶制御部７４０を被試験メモリ１００毎に設けることで、複数の被試験メモリ１００を並行して試験しつつも、その試験の結果はそれぞれ独立に管理することができる。

図９は、本実施形態に係る試験装置７０による試験処理のフローチャートを示す。ＡＬＰＧ７５、ユニバーサルバッファメモリ７１０、比較部７３０およびバッドブロック記憶制御部７４０は、協働して、被試験メモリ１００の各ブロックの良否判定試験、および、その結果の取込処理を行う（Ｓ９００）。具体的には、アドレス発生部７００は、アドレス発生部７００中の各ブロックのアドレスを順次出力する。コマンド発生部７０５は、読出コマンドを各被試験メモリ１００に対し出力する。また、比較部７３０は、読出コマンドに応じて出力されたブロックデータを期待値データと比較する。そしてその結果期待値との不一致が検出されると、ユニバーサルバッファメモリ７１０は、そのアドレスを被試験メモリ１００に対する入力形式で記憶してゆく。

試験およびその結果の取込が完了すると、無効化処理部７５０は、不良の検出されたブロックを被試験メモリ１００において無効化する処理を行う（Ｓ９１０）。具体的には、無効化処理部７５０は、各ユニバーサルバッファメモリ７１０に対し順次アドレスを供給することにより、各ユニバーサルバッファメモリ７１０から対応する被試験メモリ１００に対し個別のアドレスを出力させる。このアドレスは各セレクタ７５５により選択されて、ブロックを無効化するべきコマンドの一部として被試験メモリ１００に対し出力される。

以上、図７から図９を参照して説明したように、本実施形態に係る試験装置７０によれば、各ブロックの良否判断と、不良の発生したブロックのアドレスを被試験メモリ１００に対する入力形式によって取り込む処理とを、試験の進行過程で並行して実現することができる。さらには、ユニバーサルバッファメモリ７１０やこれを制御するバッドブロック記憶制御部７４０を被試験メモリ１００毎に設けることで、複数の被試験メモリ１００を並行して試験しつつも、その試験の結果はそれぞれ独立に管理することができる。これにより、良否判定の完了後は直ちに各被試験メモリ１００を無効化する処理を開始して、試験全体の所要時間を短縮することができる。

次に、図１０を参照して、以上の実施形態の変形例について述べる。第１変形例において、試験装置７０は、不良の発生の有無に関わらずユニバーサルバッファメモリ７１０に対し試験対象のブロックのアドレスを書き込む。そして、試験装置７０は、不良発生時にのみ、ユニバーサルバッファメモリ７１０にアドレスを記憶させるためにユニバーサルバッファメモリ７１０に供給するアドレスポインタの値をインクリメントする。即ち不良が発生していない間はユニバーサルバッファメモリ７１０に書き込まれたアドレスは次のアドレスにより上書きされる。この結果、試験完了後には末尾に記憶したアドレスを除き不良ブロックのアドレスのみがユニバーサルバッファメモリ７１０に記憶される。このようにすることで、上述の図７から図９を参照して説明した実施例と比較して、バッファ部７６０を不要として試験装置７０の構成を簡略化することを目的とする。以下、具体的構成を説明する。

図１０は、本実施形態の第１変形例における試験装置７０の全体構成を示す。試験装置７０は、図７に示す試験装置７０とは異なり、バッファ部７６０を有しなくてよい。試験装置７０は、また、バッドブロック記憶制御部７４０内に、アンドゲートに代えて、記憶処理部７６５およびアドレス制御部７７０を有する。記憶処理部７６５は、それぞれの被試験メモリ１００に共通に設けられており、コマンド発生部７０５から各被試験メモリ１００に対する読出コマンドの出力に応じて、アドレス発生部７００が発生させたアドレスを各ユニバーサルバッファメモリ７１０に順次記憶させる。アドレス制御部７７０は、各被試験メモリ１００に対応して設けられている。そして、各アドレス制御部７７０は、記憶処理部７６５がそのアドレスを記憶するべきユニバーサルバッファメモリ７１０のアドレスを示すアドレスポインタを記憶している。そして、各アドレス制御部７７０は、対応する比較部７３０により不一致が検出されたことに応じて、記憶しているアドレスポインタの値をインクリメントする。

たとえば、図１０の例では、一方の被試験メモリ１００について既に２つの不良ブロックが検出されているので、アドレス制御部７７０は、１つの不良ブロックあたりアドレスポインタの値を３インクリメントした結果、アドレスポインタの値として６を記憶している。一方で、他方の被試験メモリ１００についてはまだ不良ブロックが検出されていないので、アドレス制御部７７０は、アドレスポインタの初期値である０から値をインクリメントしておらず、アドレスポインタの値として０を記憶している。
その他の構成および無効化コマンド送信時の処理は、図７から図９を参照して説明した実施例と略同一であるから説明を省略する。
以上、この第１変形例によっても、複数の被試験メモリ１００を並行しつつも、各被試験メモリ１００に生じた不良ブロックのアドレスを別個に管理して、その後の無効化処理を効率化できる。また、バッファ部７６０が不要なので、試験装置７０内の他の回路構成その他の事情に応じて、実施例およびこの第１変形例を使い分けることができる。

次に、図１１を参照して第２変形例について述べる。この第２変形例において、試験装置７０が有するユニバーサルバッファメモリ７１０は、不良ブロックのアドレスを、被試験メモリ１００に対する入力形式ではなく、アドレス発生部７００が出力する独自のデータ形式で記憶してゆく。各ブロックの良否判断およびアドレスの取込処理が完了した後、各ブロックを無効化する処理においては、第２変形例において新たに設ける変換部７９０が、ユニバーサルバッファメモリ７１０から順次アドレスを読み出して、読み出したアドレスを被試験メモリ１００に対する入力形式に変換して、被試験メモリ１００に対して供給する。このようにすることで、第２変形例においては、回路構成の都合等により入力形式に変換後のアドレスをユニバーサルバッファメモリ７１０に取り込めない場合であっても、試験処理の効率を低下させないようにすることを目的とする。以下、具体的構成について説明する。

図１１は、本実施形態の第２変形例における試験装置７０の全体構成を示す。試験装置７０は、図７から図９を参照して説明した実施例に係る試験装置７０に加えて、さらに、変換部７９０を有する。また、実施例と同様に、被試験メモリ１００に入力されるアドレスは、アドレス発生部７００が発生させたアドレスを被試験メモリ１００に対する入力形式に変換したものである。これに対し、バッドブロック記憶制御部７４０のそれぞれは、比較部７３０により不一致が検出されたことに応じて、アドレス発生部７００が発生させたアドレスを、被試験メモリ１００に対する入力形式に変換する変換前の形式で、ユニバーサルバッファメモリ７１０に順次記憶してゆく。これは、バッファ部７６０が、アドレス発生部７００により発生された独自形式のアドレスを取り込むことによって実現される。

具体的には、いま、バッファ部７６０は、独自形式のアドレスとしてＹＹＹをアドレス発生部７００から取り込んで記憶している。この独自形式のアドレスは、ＡＬＰＧ７５により生成されるものである。即ちたとえば、ＡＬＰＧ７５に読み込まれたプログラムが実行されると、そのプログラムの指示によってアドレス値が順次生成される。生成されるこのアドレス値は、被試験メモリ１００に対する入力形式ではなく、そのプログラムの演算処理に適した独自形式となっている場合がある。図中では、このような独自形式のアドレスをＸＸＸやＹＹＹなどと模式的に表した。
各ブロックの良否判断および試験結果の取り込み処理に関し、その他の事項は図７から図９を参照して説明した実施例と略同一であるから説明を省略する。

無効化処理に関し、変換部７９０は、被試験メモリ１００毎に設けられている。そして、変換部７９０は、ユニバーサルバッファメモリ７１０に記憶されたアドレスを読み出して、そのアドレスを被試験メモリ１００に対する入力形式に変換する。無効化処理部７５０は、このそれぞれの変換部７９０に指示してアドレスを変換させ、その変換後のアドレスを個別のアドレスとして含みそのアドレスに対応するブロックを無効化する無効化データの書込みを行う。
以上、第２変形例によっても、不良ブロックの情報は被試験メモリ１００毎に管理して、なおかつ、試験完了後は無効化の処理を直ちに開始して試験全体の所要時間を短縮することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることのできることが当業者にとって明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

ブロック単位でデータを記憶する複数の被試験メモリを試験する試験装置であって、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに対して前記アドレス発生部が発生したアドレスおよび対応する前記バッファメモリから出力されたアドレスのいずれかを選択する複数の選択部と、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶制御部と、
前記アドレス発生部が発生したアドレスに代えて前記バッファメモリから出力される前記アドレスを前記複数の選択部により選択させて、前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理部と
を備える試験装置。
前記アドレス発生部が発生したアドレスをバッファし、前記アドレス発生部の発生するアドレスが変更される毎にバッファしている前記アドレスを順次更新するバッファ部をさらに備え、
前記アドレス発生部は、一の読出コマンドが出力されてから次の読出コマンドが出力されるまでの間、前記一の読出コマンドに対応するアドレスを前記バッファ部に対し供給しており、
前記複数のバッドブロック記憶制御部のそれぞれは、前記比較部により不一致が検出されたことに応じて、前記バッファ部から前記アドレスを読み出して、対応する被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく
請求項１に記載の試験装置。
ブロック単位でデータを記憶する複数の被試験メモリを試験する試験装置であって、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶制御部と、
前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理部と
を備え、
前記複数のバッドブロック記憶制御部のそれぞれは、
前記読出コマンドの出力に応じて、前記アドレス発生部が発生させた前記アドレスを前記バッファメモリに順次記憶させる記憶処理部と、
前記記憶処理部が前記アドレスを記憶するべき前記バッファメモリのアドレスを示すアドレスポインタを記憶しており、前記比較部により不一致が検出されたことに応じて、記憶している前記アドレスポインタの値をインクリメントするアドレス制御部と
を有する試験装置。
ブロック単位でデータを記憶する複数の被試験メモリを試験する試験装置であって、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶制御部と、
前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理部と
を備え、
前記被試験メモリに入力されるアドレスは、前記アドレス発生部が発生させた前記アドレスを前記被試験メモリに対する入力形式に変換したものであり、
前記バッドブロック記憶制御部のそれぞれは、前記比較部により不一致が検出されたことに応じて、前記アドレス発生部が発生させた前記アドレスを、前記被試験メモリに対する入力形式に変換する変換前の形式で、前記バッファメモリに順次記憶してゆき、
前記バッファメモリに記憶された前記アドレスを読み出して、当該アドレスを前記被試験メモリに対する入力形式に変換する変換部を更に備え、
前記無効化処理部は、前記変換部に指示してアドレスを変換させ、変換した当該アドレスを個別のアドレスとして含み当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する
試験装置。
ブロック単位でデータを記憶する複数の被試験メモリを試験装置により試験する試験方法であって、
前記試験装置は、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに対して前記アドレス発生部が発生したアドレスおよび対応する前記バッファメモリから出力されたアドレスのいずれかを選択する複数の選択部と、
を有し、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記比較段階における比較により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶段階と、
前記アドレス発生部が発生したアドレスに代えて前記バッファメモリから出力される前記アドレスを前記複数の選択部により選択させて、前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理段階と
を備える試験方法。
ブロック単位でデータを記憶する複数の被試験メモリを試験装置により試験する試験方法であって、
前記試験装置は、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
を有し、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記比較段階における比較により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶段階と、
前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理段階と
を備え、
前記複数のバッドブロック記憶段階のそれぞれは、
前記読出コマンドの出力に応じて、前記アドレス発生部が発生させた前記アドレスを前記バッファメモリに順次記憶させる記憶処理段階と、
前記記憶処理段階において前記アドレスを記憶するべき前記バッファメモリのアドレスを示すアドレスポインタを記憶し、前記比較段階により不一致が検出されたことに応じて、記憶している前記アドレスポインタの値をインクリメントするアドレス制御段階と
を含む試験方法。
ブロック単位でデータを記憶する複数の被試験メモリを試験装置により試験する試験方法であって、
前記試験装置は、
前記複数の被試験メモリに対して共通に設けられ、前記被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、それぞれが対応する前記被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリと、
を有し、
前記アドレス発生部が発生したそれぞれの前記アドレスについて、当該アドレスに記憶されたブロックデータを読み出す読出コマンドを前記複数の被試験メモリのそれぞれに対して出力する読出段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記アドレス発生部が発生したそれぞれの前記アドレスについて、前記読出コマンドに応じて前記被試験メモリが出力するブロックデータと当該ブロックデータの期待値とを比較する複数の比較段階と、
前記複数の被試験メモリのそれぞれに対応して処理され、前記比較段階における比較により不一致が検出されたことに応じて、前記アドレス発生部が当該ブロックデータを読み出すために発生させた前記アドレスを、前記被試験メモリに対応して設けられた前記バッファメモリに順次記憶していく複数のバッドブロック記憶段階と、
前記複数の被試験メモリのそれぞれに対して並列に、前記バッファメモリに記憶された前記アドレスを個別のアドレスとして含み、当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する無効化処理段階と
を備え、
前記被試験メモリに入力されるアドレスは、前記アドレス発生部が発生させた前記アドレスを前記被試験メモリに対する入力形式に変換したものであり、
前記バッドブロック記憶段階のそれぞれは、前記比較段階により不一致が検出されたことに応じて、前記アドレス発生部が発生させた前記アドレスを、前記被試験メモリに対する入力形式に変換する変換前の形式で、前記バッファメモリに順次記憶してゆき、
前記バッファメモリに記憶された前記アドレスを読み出して、当該アドレスを前記被試験メモリに対する入力形式に変換する変換段階を更に備え、
前記無効化処理段階は、前記変換段階によりアドレスを変換させ、変換した当該アドレスを個別のアドレスとして含み当該アドレスに対応するブロックを無効化する無効化データの書き込みを行う無効化コマンドを出力する
試験方法。