JP2009140548A - メモリ試験装置 - Google Patents

Abstract

【課題】パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することが可能なメモリ試験装置を提供する。
【解決手段】メモリ試験装置１は、インターリーブコントローラ１０と、フェイル情報格納部２０と、論理和部３０と、解析用メモリ４０と、リペア演算部５０とを備えている。このうち、フェイル情報格納部２０は、論理和部３０にて論理和をとられたフェイル情報を読み込んで記憶するサブメモリ２１ｃ、２２ｃを備えている。また、フェイル情報格納部２０は、サブメモリ２１ｃ、２２ｃに記憶される記憶情報に従ってインターリーブコントローラ１０から送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリ２１ｂ，２２ｂに格納させると共に、論理和部３０に送信する。
【選択図】図１

Description

本発明は、メモリ試験装置に関する。

従来、半導体メモリなどのＩＣ回路を試験し、試験後に得られた半導体セルの不良を示すフェイル情報をフェイルメモリに格納するメモリ試験装置が知られている。フェイル情報は、パス／フェイルを示すフェイルデータと、フェイルしたセル位置を示すフェイルアドレスとからなっている。

また、高速化の観点から、フェイル情報を複数のフェイルメモリに格納するメモリ試験装置が知られている。図４は、従来のメモリ試験装置を示す構成図である。このメモリ試験装置１００において、フェイル情報は、インターリーブコントローラ１１０に入力され、複数のフェイルメモリ１２０に振り分けて格納される。また、このメモリ試験装置１００では、複数のフェイルメモリ１２０に格納されたフェイル情報は、論理和部１３０を介して論理和がとられたうえで、解析用メモリ１４０に格納される。以後、この解析用メモリ１４０に格納されたフェイル情報に基づいて、不良セルの救済のためのリペアアルゴリズムが組まれ、リペア演算が行われることとなる。

ここで、フェイル情報の格納方法について詳細に説明する。まず、インターリーブコントローラ１１０は、フェイル情報を入力すると、第１フェイルメモリ１２１にフェイル情報を格納させる。次いで、インターリーブコントローラ１１０は、次に入力したフェイル情報を第２フェイルメモリ１２２に格納させる。そして、インターリーブコントローラ１１０は、さらに入力したフェイル情報を第３フェイルメモリ１２３に格納させる。

その後、さらにフェイル情報を入力すると、インターリーブコントローラ１１０は、第１フェイルメモリ１２１にフェイル情報を格納させる。以後、インターリーブコントローラ１１０は、順次各フェイルメモリ１２１〜１２３にフェイル情報を格納させていくこととなる。このように、メモリ試験装置１１０は、フェイル情報を順次異なるフェイルメモリ１２０に振り分けて格納することで、特定のフェイルメモリ１２０に集中的にアクセスすることなく、アクセス頻度を分散させてパフォーマンスの向上を図っている（特許文献１参照）。

図５は、第１〜第３フェイルメモリ１２０と解析用メモリ１４０との記憶情報を示す概念図であり、（ａ）は第１フェイルメモリ１２１の記憶情報を示し、（ｂ）は第２フェイルメモリ１２２の記憶情報を示し、（ｃ）は第３フェイルメモリ１２３の記憶情報を示し、（ｄ）は解析用メモリ１４０の記憶情報を示している。

図５（ａ）に示すように、第１フェイルメモリ１２１には、座標（ｘ，ｙ）＝（０，０）、（１，２）、（６，３）にフェイル情報が格納されている。また、図５（ｂ）に示すように、第２フェイルメモリ１２２には、座標（ｘ，ｙ）＝（１，０）、（１，２）、（５，３）にフェイル情報が格納されている。また、図５（ｃ）に示すように、第３フェイルメモリ１２３には、座標（ｘ，ｙ）＝（０，１）、（１，０）、（１，２）、（６，３）にフェイル情報が格納されている。

解析用メモリ１４０には、これらの論理和となる情報が格納される。このため、図５（ｄ）に示すように、解析用メモリ１４０には、座標（ｘ，ｙ）＝（０，０）、（１，０）、（１，２）、（５，３）、（６，３）にフェイル情報が格納されることとなる。

なお、上記においてフェイルメモリにフェイル情報を格納するまでの手順をフォアグランド（ForeGround）動作と呼び、フォアグランドで収集した情報を解析用メモリに格納し、リペア動作を行うまでをバックグランド（BackGround）動作と呼ぶ。
特開２００１−２８２３２４号公報

しかし、従来のメモリ試験装置１００では、以下のような問題が発生してしまう。例えば、図５に示す例において、新たに（ｘ，ｙ）＝（１，０）、（５，３）、（６，３）においてフェイルが検出されたとする。従来のメモリ試験装置１００ではフェイル情報をインターリーブしているため、第１フェイルメモリ１２１の（ｘ，ｙ）＝（１，０）にフェイル情報が新たに格納され、第２フェイルメモリ１２２の（ｘ，ｙ）＝（５，３）にフェイル情報が新たに格納され、第３フェイルメモリ１２３の（ｘ，ｙ）＝（６，３）にフェイル情報が新たに格納される。

ここで、座標（ｘ，ｙ）＝（１，０）のフェイルは、図５（ｂ）に示すように第２フェイルメモリ１２２に記憶されており、新たなフェイル（以下、ニューフェイルと称する）ではない。しかし、第１フェイルメモリ１２１は、第２フェイルメモリ１２２の記憶情報を参照できないことから、座標（ｘ，ｙ）＝（１，０）のフェイルをニューフェイルとして格納してしまう。

このため、第１フェイルメモリ１２１は、座標（ｘ，ｙ）＝（１，０）のフェイルを解析用メモリ１４０に送信し、解析用メモリ１４０は、座標（ｘ，ｙ）＝（１，０）のフェイルを格納してしまう。よって、従来のメモリ試験装置１００は、解析用メモリ１４０に新たに記憶させる必要がない情報について記憶させることとなり、解析用メモリ１４０のアクセスによるパフォーマンスの低下を招いてしまう。そこで、第１フェイルメモリ１２１が解析用メモリ１４０の記憶情報を参照することが考えられるが、この場合も、同様に解析用メモリ１４０にアクセスする必要が生じ、パフォーマンスの低下を招いてしまう。

特に、リペアアルゴリズムは、メモリ試験装置１００の解析用メモリ１４０に記憶されたフェイル情報に基づいて組まれる。このため、座標（ｘ，ｙ）＝（１，０）のセルのリペアアルゴリズムは、図５（ｄ）のフェイル情報に基づいて、既に組まれている。それにも拘わらず、再度座標（ｘ，ｙ）＝（１，０）のフェイル情報を解析用メモリ１４０に格納させると、座標（ｘ，ｙ）＝（１，０）のセルのリペアアルゴリズムが再度組まれることとなり、一層のパフォーマンス低下を招いてしまう。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することが可能なメモリ試験装置及びフェイル情報格納部を提供することにある。

上記目的を達成するため、本発明に係るメモリ試験装置は、フェイル情報を格納可能な複数のフェイル情報格納部と、複数のフェイル情報を入力し、複数のフェイル情報を複数のフェイル情報格納部に振り分けて格納させるインターリーブコントローラと、インターリーブコントローラによって複数のフェイル情報格納部に格納されたフェイル情報の論理和をとる論理和部と、論理和部にて論理和をとられたフェイル情報を格納する解析用メモリと、解析用メモリに格納されたフェイル情報に基づいて不良セルのリペアアルゴリズムを実行するリペア演算部と、論理和部にて論理和をとられたフェイル情報を読み込んで記憶するサブメモリと、を備え、複数のフェイル情報格納部は、それぞれ、インターリーブ
コントローラによって振り分けられたフェイル情報を格納可能な内部メモリと、サブメモリに記憶される記憶情報に従ってインターリーブコントローラから送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリに格納させるコントローラと、を有し、コントローラは、内部メモリに格納されたフェイル情報のみを、論理和部に送信する。

このメモリ試験装置によれば、論理和部にて論理和をとられたフェイル情報を格納する解析用メモリの他に、論理和をとられたフェイル情報を読み込んで記憶するサブメモリを備えている。このため、サブメモリの記憶情報を参照することにより、他のフェイル情報格納部の内部メモリに振り分けられたフェイル情報についても参照可能となり、ニューフェイルを判断することができる。さらに、フェイル情報格納部のコントローラは、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリに格納させる。このため、ニューフェイルであると判断されなかったフェイル情報は、内部メモリに記憶されず、解析用メモリに格納されないこととなる。これにより、ニューフェイルでないフェイル情報を解析用メモリに格納させて、既に救済しているセルを対象としたリペアアルゴリズムを組む必要がなく、パフォーマンスの低下を抑制することができる。従って、パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することができる。

また、サブメモリは、複数のフェイル情報格納部のそれぞれに設けられ、コントローラは、それぞれ自己と同一のフェイル情報格納部に設けられたサブメモリに記憶される記憶情報に従ってニューフェイルを判断することが好ましい。

このメモリ試験装置によれば、サブメモリは、複数のフェイル情報格納部のそれぞれに設けられ、コントローラは、それぞれ自己と同一のフェイル情報格納部に設けられたサブメモリに記憶される記憶情報に従ってニューフェイルを判断する。このため、コントローラによるサブメモリへのアクセス速度を速くすることができ、一層パフォーマンスの低下を抑制することができる。

また、コントローラは、それぞれ単一のサブメモリに記憶される記憶情報に従ってニューフェイルを判断することが好ましい。

このメモリ試験装置によれば、コントローラは、それぞれ単一のサブメモリに記憶される記憶情報に従ってニューフェイルを判断するため、サブメモリは１つとなり、部品点数を共通化でき、構成を簡素化することができる。

また、サブメモリへのフェイル情報の記憶を禁止すると共に、コントローラによるニューフェイルの判断を禁止して、インターリーブコントローラによって振り分けられたフェイル情報を全て内部メモリに記憶させる記憶モードを選択可能な選択手段をさらに備えることが好ましい。

このメモリ試験装置によれば、サブメモリへのフェイル情報の記憶を禁止すると共に、コントローラによるニューフェイルの判断を禁止して、振り分けられたフェイル情報を全て内部メモリに記憶させる記憶モードを選択可能な選択手段を備えている。このため、従来通りの動作と本発明に係る動作との双方とを両立することができ、利便性を向上させることがきできる。

また、上記目的を達成するため、本発明に係るフェイル情報格納部は、複数のフェイル情報が振り分けられ、振り分けによる複数のフェイル情報の一部が記憶させられるものであって、複数のフェイル情報を入力して振り分けるインターリーブコントローラによって振り分けられた一部のフェイル情報を格納可能な内部メモリと、インターリーブコントロ
ーラによって振り分けられる前の全フェイル情報を格納するサブメモリと、サブメモリに記憶される記憶情報に従ってインターリーブコントローラから送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリに格納させるコントローラと、を備える。

このメモリ試験装置によれば、振り分けられた一部のフェイル情報を格納可能な内部メモリと、振り分けられる前の全フェイル情報を格納するサブメモリとを備えている。このため、サブメモリの記憶情報を参照することにより、他のフェイル情報格納部の内部メモリに振り分けられたフェイル情報についても参照可能となり、ニューフェイルを判断することができる。さらに、コントローラは、サブメモリに記憶される記憶情報に従って送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリに格納させる。このため、ニューフェイルであると判断されなかったフェイル情報は、内部メモリに記憶されず、解析用メモリに格納されないこととなる。これにより、ニューフェイルでないフェイル情報を解析用メモリに格納させて、既に救済しているセルを対象としたリペアアルゴリズムを組む必要がなく、パフォーマンスの低下を抑制することができる。従って、パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することができる。

本発明によれば、パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することができる。

以下、本発明の好適な実施形態を図面に基づいて説明する。図１は、本発明の実施形態に係るメモリ試験装置を示す構成図である。図１に示すように、メモリ試験装置１は、半導体メモリなどのＩＣ回路を試験し、試験後に得られた半導体セルの不良を示すフェイル情報に基づいて、不良セルを救済するリペアアルゴルリズムを実行するものである。このメモリ試験装置１は、インターリーブコントローラ１０と、複数（本実施形態では２つ）のフェイル情報格納部２０と、論理和部３０と、解析用メモリ４０と、リペア演算部５０とを備えている。

インターリーブコントローラ１０は、複数のフェイル情報を入力し、入力した複数のフェイル情報を複数のフェイル情報格納部２０に振り分けて格納させるものである。具体的にインターリーブコントローラ１０は、図４を参照して説明したように、まず、フェイル情報を第１フェイル情報格納部２１に格納させ、次に、フェイル情報を第２フェイル情報格納部２２に格納させる。以後、インターリーブコントローラ１０は、フェイル情報格納部２０にフェイル情報を交互に格納させることとなる。

複数のフェイル情報格納部２０は、インターリーブコントローラ１０によって振り分けられて送信されてきたフェイル情報を格納するものである。具体的にフェイル情報格納部２０は、それぞれメモリコントローラ（コントローラ）２１ａ，２２ａ及び内部メモリ２１ｂ，２２ｂを有しており、フェイル情報は、メモリコントローラ２１ａ，２２ａによって内部メモリ２１ｂ，２２ｂに書き込まれることとなる。

論理和部３０は、インターリーブコントローラ１０によって複数のフェイル情報格納部２０に格納されたフェイル情報の論理和をとるものである。具体的に論理和部３０は、図５を参照して説明したように、各内部メモリ２１ｂ，２２ｂに格納されるフェイル情報の論理和をとることとなる。解析用メモリ４０は、論理和部３０によって論理和をとられた複数のフェイル情報を格納するものである。リペア演算部５０は、解析用メモリ４０に格納された複数のフェイル情報に基づいて不良セルのリペアアルゴリズムを実行するもので
ある。

ここで、本実施形態においてフェイル情報格納部２０は、それぞれサブメモリ２１ｃ，２２ｃを備えている。サブメモリ２１ｃ，２２ｃは、論理和部３０によって論理和をとられた複数のフェイル情報を読み込んで記憶するものである。具体的に論理和部３０によって論理和をとられた複数のフェイル情報は、メモリコントローラ２１ａ，２２ａによってサブメモリ２１ｃ，２２ｃに書き込まれることとなる。

さらに、本実施形態においてメモリコントローラ２１ａ，２２ａは、ニューフェイルを判断する機能を有している。一般に、半導体メモリなどのＩＣ回路は、複数項目に亘って試験が行われるようになっている。このため、２回目の試験においてフェイルが検出されたセル等には、１回目の試験において既に検出されたものと、１回目の試験において検出されていなかったものが存在し、このうち、１回目の試験において検出されていなかったものは、ニューフェイルとなる。メモリコントローラ２１ａ，２２ａは、このようなニューフェイルを判断することとなる。

このようなニューフェイルの判断にあたり、メモリコントローラ２１ａ，２２ａは、サブメモリ２１ｃ，２２ｃに記憶される記憶情報に従ってニューフェイルを判断することとなる。ここで、サブメモリ２１ｃ，２２ｃには、論理和部３０によって論理和をとられた複数のフェイル情報が蓄積される構成となっている。このため、サブメモリ２１ｃ，２２ｃは、１回目の試験におけるフェイル情報が論理和部３０から出力されて解析用メモリ４０に格納される段階で、１回目の試験における全てのフェイル情報を記憶することとなる。また、２回目の試験におけるフェイル情報が論理和部３０から出力されて解析用メモリ４０に格納される段階で、１回目及び２回目の試験における全てのフェイル情報を記憶することとなる。さらに、３回目以降についても同様である。

サブメモリ２１ｃ，２２ｃが上記のような構成であるため、メモリコントローラ２１ａ，２２ａは、サブメモリ２１ｃ，２２ｃの記憶情報からニューフェイルを判断することができる。具体的に、メモリコントローラ２１ａ，２２ａは、インターリーブコントローラ１０からフェイル情報を入力すると、サブメモリ２１ｃ，２２ｃに記憶される記憶情報を参照して、ニューフェイルを判断することとなる。さらに、メモリコントローラ２１ａ，２２ａは、サブメモリ２１ｃ，２２ｃの記憶情報を参照した結果、ニューフェイルであると判断した場合に、そのフェイル情報のみを内部メモリ２１ｂ，２２ｂに格納させ、ニューフェイルでないと判断した場合には、そのフェイル情報を内部メモリ２１ｂ，２２ｂに格納させないこととする。これにより、論理和部３０に送信されるフェイル情報は、ニューフェイルのみとなり、ニューフェイルのみが解析用メモリ４０に格納されることとなる。この結果、ニューフェイルでないフェイル情報を解析用メモリ４０に格納させて、既に救済しているセルを対象としたリペアアルゴリズムを組む必要がなく、パフォーマンスの低下を抑制することができる。

次に、図２及び図３を参照して、本実施形態に係るメモリ試験装置１の動作を説明する。図２は、本実施形態に係るメモリ試験装置１のフェイル情報の様子を示す第１の図である。

まず、インターリーブコントローラ１０から、座標（ｘ，ｙ）＝（０，０）、（１，２）、（６，２）を示すフェイル情報が第１フェイル情報格納部２１に送信されたとする。このとき、第１フェイル情報格納部２１の内部メモリ２１ｂは、図２（ａ）に示すように、メモリコントローラ２１ａからの指示によって、座標（ｘ，ｙ）＝（０，０）、（１，２）、（６，２）にフェイル情報を格納する。同様に、サブメモリ２１ｃについても、図２（ｂ）に示すように、座標（ｘ，ｙ）＝（０，０）、（１，２）、（６，２）にフェイ
ル情報を格納する。

一方、インターリーブコントローラ１０から、座標（ｘ，ｙ）＝（１，０）、（１，２）、（５，２）を示すフェイル情報が第２フェイル情報格納部２２に送信されたとする。このとき、第２フェイル情報格納部２２の内部メモリ２２ｂは、図２（ｃ）に示すように、メモリコントローラ２２ａからの指示によって、座標（ｘ，ｙ）＝（１，０）、（１，２）、（５，２）にフェイル情報を格納する。同様に、サブメモリ２２ｃについても、図２（ｄ）に示すように、座標（ｘ，ｙ）＝（１，０）、（１，２）、（５，２）にフェイル情報を格納する。

その後、各メモリコントローラ２１ａ，２２ａは、内部メモリ２１ｂに記憶されるフェイル情報を論理和部３０に送信する。これにより、論理和部３０は、論理和をとり、座標（ｘ，ｙ）＝（０，０）、（１，０）、（１，２）、（５，２）、（６，２）を示すフェイル情報（以下、論理和情報という）を生成し、この情報を解析用メモリ４０に送信する。そして、リペア演算部５０は、解析用メモリ４０に格納された論理和情報に基づいてリペアアルゴリズムを実行する。

また、論理和情報は、各メモリコントローラ２１ａ，２２ａに送信される。そして、図２（ｆ）及び（ｈ）に示すように、各メモリコントローラ２１ａ，２２ａは、サブメモリ２１ｃ，２２ｃに論理和情報を記憶させる。なお、図２（ｅ）及び（ｇ）に示すように、メモリコントローラ２１ａ，２２ａは、内部メモリ２１ｂ，２２ｂに論理和情報を記憶させず、内部メモリ２１ｂ，２２ｂの記憶情報は、図２（ａ）及び（ｃ）に示す内容のままである。

図３は、本実施形態に係るメモリ試験装置１のフェイル情報の様子を示す第２の図である。その後、メモリコントローラ２１ａ，２２ａは、図３（ａ）及び（ｃ）に示すように、内部メモリ２１ｂ，２２ｂの記憶情報を削除する。なお、図３（ｂ）及び（ｄ）に示すように、メモリコントローラ２１ａ，２２ａは、サブメモリ２１ｃ、２２ｃの論理和情報を削除せず、保持させておく。

次に、インターリーブコントローラ１０から、座標（ｘ，ｙ）＝（１，０）、（７，３）を示すフェイル情報が第１フェイル情報格納部２１に送信されたとする。このとき、メモリコントローラ２１ａは、サブメモリ２１ｃに記憶される記憶情報を参照し、座標（ｘ，ｙ）＝（１，０）のフェイル情報をニューフェイルでないと判断する。そして、メモリコントローラ２１ａは、座標（ｘ，ｙ）＝（１，０）のフェイル情報を内部メモリ２１ｂに格納させないこととする。一方、メモリコントローラ２１ａは、座標（ｘ，ｙ）＝（７，３）のフェイル情報をニューフェイルと判断する。そして、メモリコントローラ２１ａは、図３（ｅ）に示すように、座標（ｘ，ｙ）＝（７，３）のフェイル情報のみを内部メモリ２１ｂに格納させる。さらに、メモリコントローラ２１ａは、図３（ｆ）に示すように、座標（ｘ，ｙ）＝（７，３）のフェイル情報をサブメモリ２１ｃに格納させる。その後、メモリコントローラ２１ａは、座標（ｘ，ｙ）＝（７，３）のフェイル情報を論理和部３０に送信する。

一方、インターリーブコントローラ１０から、座標（ｘ，ｙ）＝（０，０）、（１，３）を示すフェイル情報が第２フェイル情報格納部２２に送信されたとする。このとき、メモリコントローラ２２ａは、サブメモリ２２ｃに記憶される記憶情報を参照し、座標（ｘ，ｙ）＝（０，０）のフェイル情報をニューフェイルでないと判断する。そして、メモリコントローラ２２ａは、座標（ｘ，ｙ）＝（０，０）のフェイル情報を内部メモリ２２ｂに格納させないこととする。一方、メモリコントローラ２２ａは、座標（ｘ，ｙ）＝（１，３）のフェイル情報をニューフェイルと判断する。そして、メモリコントローラ２２ａ
は、図３（ｇ）に示すように、座標（ｘ，ｙ）＝（１，３）のフェイル情報のみを内部メモリ２２ｂに格納させる。さらに、メモリコントローラ２２ａは、図３（ｈ）に示すように、座標（ｘ，ｙ）＝（１，３）のフェイル情報をサブメモリ２２ｃに格納させる。その後、メモリコントローラ２２ａは、座標（ｘ，ｙ）＝（１，３）のフェイル情報を論理和部３０に送信する。

次いで、論理和部３０は、座標（ｘ，ｙ）＝（７，３）のフェイル情報と、座標（ｘ，ｙ）＝（１，３）のフェイル情報との論理和をとり、解析用メモリ４０に送信する。そして、リペア演算部５０は、座標（ｘ，ｙ）＝（７，３）のフェイル情報と、座標（ｘ，ｙ）＝（１，３）のフェイル情報との２つのフェイル情報のみに基づいてリペアアルゴリズムを実行することとなる。

このようにして、本実施形態に係るメモリ試験装置１及びフェイル情報格納部２０によれば、論理和部３０にて論理和をとられた複数のフェイル情報を格納する解析用メモリ４０の他に、論理和をとられた複数のフェイル情報を読み込んで記憶するサブメモリ２１ｃ，２２ｃを備えている。このため、サブメモリ２１ｃ，２２ｃの記憶情報を参照することにより、他のフェイル情報格納部２１，２２の内部メモリ２１ｂ，２２ｂに振り分けられたフェイル情報についても参照可能となり、ニューフェイルを判断することができる。さらに、フェイル情報格納部２１，２２のメモリコントローラ２１ａ，２２ａは、ニューフェイルであると判断した場合に、そのフェイル情報を内部メモリ２１ｂ，２２ｂに格納させる。このため、ニューフェイルであると判断されなかったフェイル情報は、内部メモリ２１ｂ，２２ｂに記憶されず、解析用メモリ４０に格納されないこととなる。これにより、ニューフェイルでないフェイル情報を解析用メモリ４０に格納させて、既に救済しているセルを対象としたリペアアルゴリズムを組む必要がなく、パフォーマンスの低下を抑制することができる。従って、パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することができる。

また、サブメモリ２１ｃ，２２ｃは、複数のフェイル情報格納部２０のそれぞれに設けられ、メモリコントローラ２１ａ，２２ａは、それぞれ自己と同一のフェイル情報格納部２１，２２に設けられたサブメモリ２１ｃ，２２ｃに記憶される記憶情報に従ってニューフェイルを判断する。このため、メモリコントローラ２１ａ，２２ａによるサブメモリ２１ｃ，２２ｃへのアクセス速度を速くすることができ、一層パフォーマンスの低下を抑制することができる。

以上、本発明に係るスイッチング電源装置を実施形態に基づいて説明したが、本発明は上記に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。例えば、本実施形態では２インターリーブ方式を採用したメモリ試験装置１を説明したが、これに限らず、３インターリーブ方式又はそれ以上のインターリーブ方式を採用したメモリ試験装置に適用してもよい。

また、本実施形態においてメモリコントローラ２１ａ，２２ａは、自己と同一のフェイル情報格納部２１，２２に設けられたサブメモリ２１ｃ，２２ｃに記憶される記憶情報に従ってニューフェイルを判断している。しかし、これに限らず、メモリコントローラ２１ａ，２２ａは、それぞれ単一のサブメモリ２１ｃ，２２ｃに記憶される記憶情報に従ってニューフェイルを判断してもよい。すなわち、サブメモリ２１ｃ，２２ｃは、１つだけであってもよい。これにより、サブメモリは１つとなり、部品点数を共通化でき、構成を簡素化することができるからである。

本実施形態において、サブメモリへのフェイル情報の記憶を禁止すると共に、コントローラによるニューフェイルの判断を禁止して、インターリーブコントローラによって振り
分けられたフェイル情報を全て内部メモリに記憶させる記憶モードを選択可能な選択手段をさらに備えていてもよい。これにより、従来通りの動作と本発明に係る動作との双方とを両立することができ、利便性を向上させることがきできるからである。

本発明の実施形態に係るメモリ試験装置を示す構成図である。 本実施形態に係るメモリ試験装置１のフェイル情報の様子を示す第１の図であり、（ａ）は１回目の試験のフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときの内部メモリ２１ｂに記憶される記憶情報を示し、（ｂ）は１回目の試験のフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときのサブメモリ２１ｃに記憶される記憶情報を示し、（ｃ）は１回目の試験のフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときの内部メモリ２２ａに記憶される記憶情報を示し、（ｄ）は１回目の試験のフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときのサブメモリ２２ｃに記憶される記憶情報を示し、（ｅ）は論理和部３０にて論理和をとられたフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときの内部メモリ２１ｂに記憶される記憶情報を示し、（ｆ）は論理和部３０にて論理和をとられたフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときのサブメモリ２１ｃに記憶される記憶情報を示し、（ｇ）は論理和部３０にて論理和をとられたフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときの内部メモリ２２ｂに記憶される記憶情報を示し、（ｈ）は論理和部３０にて論理和をとられたフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときのサブメモリ２２ｃに記憶される記憶情報を示している。 本実施形態に係るメモリ試験装置１のフェイル情報の様子を示す第２の図であり、（ａ）は内部メモリ２１ｂの格納情報を消去後における内部メモリ２１ｂの記憶情報を示し、（ｂ）は内部メモリ２１ｂの格納情報を消去後におけるサブメモリ２１ｃの記憶情報を示し、（ｃ）は内部メモリ２２ｂの格納情報を消去後における内部メモリ２２ｂの記憶情報を示し、（ｄ）は内部メモリ２２ｂの格納情報を消去後におけるサブメモリ２２ｃの記憶情報を示し、（ｅ）は１回目の試験のフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときの内部メモリ２１ｂに記憶される記憶情報を示し、（ｆ）は１回目の試験のフェイル情報が第１フェイル情報格納部２１に送信されて記憶されたときのサブメモリ２１ｃに記憶される記憶情報を示し、（ｇ）は１回目の試験のフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときの内部メモリ２２ａに記憶される記憶情報を示し、（ｈ）は１回目の試験のフェイル情報が第２フェイル情報格納部２２に送信されて記憶されたときのサブメモリ２２ｃに記憶される記憶情報を示している。 従来のメモリ試験装置を示す構成図である。 第１〜第３フェイルメモリと解析用メモリとの記憶情報を示す概念図であり、（ａ）は第１フェイルメモリの記憶情報を示し、（ｂ）は第２フェイルメモリの記憶情報を示し、（ｃ）は第３フェイルメモリの記憶情報を示し、（ｄ）は解析用メモリの記憶情報を示している。

符号の説明

１ メモリ試験装置
１０ インターリーブコントローラ
２０ フェイル情報格納部
２１ａ，２２ａ メモリコントローラ（コントローラ）
２１ｂ，２２ｂ 内部メモリ
２１ｃ，２２ｃ サブメモリ
３０ 論理和部
４０ 解析用メモリ
５０ リペア演算部

Claims (5)

1. フェイル情報を格納可能な複数のフェイル情報格納部と、
   複数のフェイル情報を入力し、複数のフェイル情報を前記複数のフェイル情報格納部に振り分けて格納させるインターリーブコントローラと、
   前記インターリーブコントローラによって前記複数のフェイル情報格納部に格納されたフェイル情報の論理和をとる論理和部と、
   前記論理和部にて論理和をとられたフェイル情報を格納する解析用メモリと、
   前記解析用メモリに格納されたフェイル情報に基づいて不良セルのリペアアルゴリズムを実行するリペア演算部と、
   前記論理和部にて論理和をとられたフェイル情報を読み込んで記憶するサブメモリと、を備え、
   前記複数のフェイル情報格納部は、それぞれ、前記インターリーブコントローラによって振り分けられたフェイル情報を格納可能な内部メモリと、前記サブメモリに記憶される記憶情報に従って前記インターリーブコントローラから送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を前記内部メモリに格納させるコントローラと、を有し、
   前記コントローラは、前記内部メモリに格納されたフェイル情報のみを、前記論理和部に送信する
   ことを特徴とするメモリ試験装置。
2. 前記サブメモリは、複数のフェイル情報格納部のそれぞれに設けられ、
   前記コントローラは、それぞれ自己と同一のフェイル情報格納部に設けられたサブメモリに記憶される記憶情報に従ってニューフェイルを判断する
   ことを特徴とする請求項１に記載のメモリ試験装置。
3. 前記コントローラは、それぞれ単一のサブメモリに記憶される記憶情報に従ってニューフェイルを判断する
   ことを特徴とする請求項１に記載のメモリ試験装置。
4. 前記サブメモリへのフェイル情報の記憶を禁止すると共に、前記コントローラによるニューフェイルの判断を禁止して、前記インターリーブコントローラによって振り分けられたフェイル情報を全て前記内部メモリに記憶させる記憶モードを選択可能な選択手段を
   さらに備えることを特徴とする請求項１から請求項３のいずれか１項に記載のメモリ試験装置。
5. 複数のフェイル情報が振り分けられ、振り分けによる前記複数のフェイル情報の一部が記憶させられるフェイル情報格納部であって、
   複数のフェイル情報を入力して振り分けるインターリーブコントローラによって振り分けられた一部のフェイル情報を格納可能な内部メモリと、前記インターリーブコントローラによって振り分けられる前の全フェイル情報を格納するサブメモリと、前記サブメモリに記憶される記憶情報に従って前記インターリーブコントローラから送られてきたフェイル情報がニューフェイルであるか否かを判断し、ニューフェイルであると判断した場合に、そのフェイル情報を前記内部メモリに格納させるコントローラと、
   を備えることを特徴とするフェイル情報格納部。

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