CN109412562A - 时脉缓冲电路及其方法 - Google Patents

时脉缓冲电路及其方法 Download PDF

Info

Publication number
CN109412562A
CN109412562A CN201810098089.8A CN201810098089A CN109412562A CN 109412562 A CN109412562 A CN 109412562A CN 201810098089 A CN201810098089 A CN 201810098089A CN 109412562 A CN109412562 A CN 109412562A
Authority
CN
China
Prior art keywords
phase inverter
clock signal
type transistor
source
pin position
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810098089.8A
Other languages
English (en)
Other versions
CN109412562B (zh
Inventor
林嘉亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN109412562A publication Critical patent/CN109412562A/zh
Application granted granted Critical
Publication of CN109412562B publication Critical patent/CN109412562B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H03K3/3545—Stabilisation of output, e.g. using crystal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种时脉缓冲电路包含第一反相器、第二反相器、第一电阻与第二电阻。第一反相器接收第一时脉信号并输出第二时脉信号。第一反相器的输入脚位与输出脚位分别接收第一时脉信号及输出第二时脉信号。第一反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第二反相器接收第二时脉信号并输出第三时脉信号。第二反相器的输入脚位与输出脚位分别接收第二时脉信号及输出第三时脉信号。第二反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第一电阻连接第一直流电压至第一来源节点。第二电阻连接第二直流电压至第二来源节点。

Description

时脉缓冲电路及其方法
技术领域
本公开涉及时脉缓冲技术，特别是一种具优选抗噪性的时脉缓冲电路及其方法。
背景技术
时脉信号在低电平与高电平之间周期性地切换。时脉信号于其功能上可用以传达时间信息。时脉缓冲电路为一种用以接收输入时脉信号并相应地输出延迟时脉信号的电路。除了时序上的延迟和潜在地驱动功率之外，延迟时脉信号与输入时脉信号在功能上大致上相同。如图1A所示，传统的时脉缓冲电路100包含以串接(cascade)形式相接的第一反相器101与第二反相器102。第一反相器101接收输入时脉信号CK并输出反相时脉信号CKB，而第二反相器102接收反相时脉信号CKB并输出延迟时脉信号CKD。在本公开中，符号「VDD」代表第一直流(DC)节点，其也可称为电源节点，且符号「VSS」代表第二直流节点，其也可称为接地节点。二符号「VDD」、「VSS」广泛地应用于本领域中，故于此不再详细解释。
第一反相器101与第二反相器102分别具有输入脚位I、输出脚位O、电源脚位P以及接地脚位G。第一反相器101的输入脚位I接收时脉信号CK，第一反相器101的输出脚位O输出反相时脉信号CKB，第一反相器101的电源脚位P连接至电源节点VDD，且第一反相器101的接地脚位G连接至接地节点VSS。第二反相器102的输入脚位I接收反相时脉信号CKB，第二反相器102的输出脚位O输出延迟时脉信号CKD，第二反相器102的电源脚位P连接至电源节点VDD，且第二反相器102的接地脚位G连接至接地节点VSS。
图1B示出可作为第一反相器101与第二反相器102的一实施例的反相器110的概要示意图。反相器110包含以互补式拓朴配置的N型晶体管(NMOS)112与P型晶体管(PMOS)111。P型晶体管111的栅极端、源极端与漏极端分别连接至输入脚位I、电源脚位P与输出脚位O。N型晶体管112的栅极端、源极端与漏极端分别连接至输入脚位I、接地脚位G与输出脚位O。传统的时脉缓冲电路100与反相器110已为本领域中技术人员所熟知，故于此不再详述。
时脉缓冲电路100容易受到噪声影响。进一步来说，来自电源节点VDD及/或接地节点VSS的噪声可经由时脉缓冲电路100的晶体管(即P型晶体管111及/或N型晶体管112)对延迟时脉信号CKB的完整性造成不利的影响。此外，由于时脉缓冲电路100的晶体管也会贡献出噪声，因此降低了延迟时脉信号CKB的完整性。
发明内容
为解决上述问题，在一实施例中，一种时脉缓冲电路包含第一反相器、第二反相器、第一电阻与第二电阻。第一反相器用以接收第一时脉信号并输出第二时脉信号。第一反相器的输入脚位与输出脚位分别接收第一时脉信号及输出第二时脉信号。第一反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第二反相器用以接收第二时脉信号并输出第三时脉信号。第二反相器的输入脚位与输出脚位分别接收第二时脉信号及输出第三时脉信号。第二反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第一电阻连接第一直流电压至第一来源节点。第二电阻连接第二直流电压至第二来节点。
在一实施例中，一种时脉缓冲方法，包含：设置用以接收第一时脉信号并输出第二时脉信号的第一反相器，其中第一反相器的输入脚位与输出脚位分别接收第一时脉信号及输出第二时脉信号，第一反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点；设置用以接收第二时脉信号并输出第三时脉信号的第二反相器，其中第二反相器的输入脚位与输出脚位分别接收第二时脉信号及输出第三时脉信号，第二反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点；设置第一电阻将第一直流电压连接至第一来源节点；以及设置第二电阻将第二直流电压连接至第二来源节点。
在一些实施例中，第一反相器包含P型晶体管与N型晶体管。P型晶体管的栅极端与源极端分别连接至第一反相器的输入脚位与电源脚位。N型晶体管的栅极端与源极端分别连接至第一反相器的输入脚位与接地脚位。
在一些实施例中，第二反相器包含P型晶体管与N型晶体管。P型晶体管的栅极端与源极端分别连接至第二反相器的输入脚位与电源脚位。N型晶体管的栅极端与源极端分别连接至第二反相器的输入脚位与接地脚位。
在一些实施例中，第二反相器相同于第一反相器。
附图说明
图1A为一般时脉缓冲电路的概要示意图。
图1B为一般反相器的概要示意图。
图2为本公开一实施例的时脉缓冲电路的概要示意图。
图3为双级串接的时脉缓冲电路的概要示意图。
图4为本公开一实施例的时脉缓冲方法的流程图。
附图标记说明：
100 时脉缓冲电路 101 第一反相器
102 第二反相器 110 反相器
111 P型晶体管 112 N型晶体管
200 时脉缓冲电路 201 第一反相器
202 第二反相器 203 第一电阻
204 第二电阻
210 反相器的实质上的差分对
300 双级串接的时脉缓冲电路
301 第一时脉缓冲电路 302 第二时脉缓冲电路
CK 时脉信号 CKB 反相时脉信号
CKD 延迟时脉信号 CK1 第一时脉信号
CK2 第二时脉信号 CK3 第三时脉信号
CK_1 第一时脉信号 CK_2 第二时脉信号
CK_3 第三时脉信号 VDD 电源节点
VSS 接地节点 VS1 第一来源节点
VS2 第二来源节点
G 接地脚位 I 输入脚位
O 输出脚位 P 电源脚位
400 流程图
410～440 步骤
具体实施方式
本公开涉及时脉缓冲电路及用以缓冲时脉信号的时脉缓冲方法。尽管在说明书中描述了数个被认为是实施本公开的优选模式，但应理解本公开仍可以诸多方式来实现，且不应限定于下述的特定实施例或实现下述特征的特定方式。在其他情况下，公知细节将不再赘述或讨论以避免模糊本公开重点。
本领域中技术人员应能理解本公开中所运用的关于微电子的字词与基本概念。例如，「电路节点」、「电源节点」、「接地节点」、「反相器」、「P型晶体管」、「N型晶体管」、「电阻」、「直流」、「噪声」、「闪烁噪声」、「串接」、「差分信号」、「差分对」、「单端」、「共模」与「源极退化」。像是此些字词与基本定义因已为本领域中技术人员所熟知，故于此不再详加叙述。本领域中技术人员亦能辨识电路符号，例如P型晶体管与N型晶体管的电路符号，并且理解哪一个节点是源极、栅极与漏极。
在本公开中，直流节点为一个具有实质上固定电压的电路节点。
图2为本公开一实施例的时脉缓冲电路200的概要示意图。参阅图2，时脉缓冲电路200包含二反相器(以下分别称之为第一反相器201与第二反相器202)与二电阻(以下分别称之为第一电阻203与第二电阻204)。其中，第一反相器201与第二反相器202分别具有输入脚位I、输出脚位O、电源脚位P与接地脚位G。
第二反相器202的输入脚位I连接至第一反相器201的输出脚位O。第一反相器201的电源脚位P和第二反相器202的电源脚位P连接至第一来源节点VS1。第一反相器201的接地脚位G和第二反相器202的接地脚位G连接至第二来源节点VS2。第一电阻203连接于第一来源节点VS1与电源节点VDD之间。并且，第二电阻204连接于第二来源节点VS2与接地节点VSS之间。
第一反相器201用以接收第一时脉信号CK1并且输出第二时脉信号CK2。第二反相器202用以接收第二时脉信号CK2并且输出第三时脉信号CK3。于此，第一反相器201是以其输入脚位I接收第一时脉信号CK1，且经由其输出脚位O输出第二时脉信号CK2。类似地，第二反相器202是以其输入脚位I接收第二时脉信号CK2，且经由其输出脚位O输出第三时脉信号CK3。
在一实施例中，第一反相器201与第二反相器202可分别以图1B所示的一实施例的反相器110来实现。
本公开的时脉缓冲电路200和一般的时脉缓冲电路100之间的不同点在于：一般的时脉缓冲电路100的第一反相器101与第二反相器102在其顶侧(经由各自的电源脚位P)是连接至电源节点VDD，并且在其底侧(经由各自的接地脚位G)连接至接地节点VSS。而本公开的时脉缓冲电路200的第一反相器201与第二反相器202在其顶侧(经由各自的电源脚位P)则是连接至第一来源节点VS1，并且在其底侧(经由各自的接地脚位G)连接至第二来源节点VS2。此外，第一电阻203连接于第一来源节点VS1与电源节点VDD之间，且第二电阻204连接于第二来源节点VS2与接地节点VSS之间。
换言之，在本公开的时脉缓冲电路200中，第一反相器201与第二反相器202在其顶侧是经由第一电阻203间接地连接至电源节点VDD，并在其底侧经由第二电阻204间接地连接至接地节点VSS。于此，第一电阻203可协助降低时脉缓冲电路200在电源节点VDD所受到的噪声影响，并且第二电阻204可协助降低时脉缓冲电路200在接地节点VSS所受到的噪声影响。因此，相较于图1A的一般的时脉缓冲电路100，本公开的时脉缓冲电路200可因第一电阻203与第二电阻204的运用而不易受到电源节点VDD与接地节点VSS的噪声影响。
此外，因第一电阻203与第二电阻204提供源极退化功能，本公开的时脉缓冲电路200不易受到其内部的反相器组合(即，第一反相器201与第二反相器202)的噪声影响。具体而言，对于分别以图1B所示的一实施例的反相器110来实现的第一反相器201与第二反相器202，第一电阻203提供源极退化给P型晶体管111并可降低P型晶体管111的闪烁噪声，而第二电阻204是提供源极退化给N型晶体管112并可降低N型晶体管112的闪烁噪声。「源极退化」、「闪烁噪声」、「源极退化可有效地降低晶体管的闪烁噪声」等概念已为本领域中技术人员所熟知，故于此不再详加叙述。
虽然，第一电阻203与第二电阻204本身也会贡献出噪声，但其噪声可因第一反相器201与第二反相器202的串联拓朴而得以降低。
第一反相器201接收第一时脉信号CK1并输出第二时脉信号CK2，故第二时脉信号CK2为第一时脉信号CK1的反相信号。因此，第一时脉信号CK1与第二时脉信号CK2可共同形成实质上(de facto)的差分信号。第一反相器201与第二反相器202分别接收第一时脉信号CK1与第二时脉信号CK2。由于第一时脉信号CK1与第二时脉信号CK2共同形成实质上的差分信号，第一反相器201与第二反相器202可共同形成反相器的实质上的差分对210。对于反相器的实质上的差分对210而言，第一电阻203有效地共享于第一反相器201与第二反相器202，并可作为在电源侧的一个共模源极退化电阻，而第二电阻204亦是有效地共享于第一反相器201与第二反相器202，并可作为在接地侧的一个共模源极退化电阻。
对于反相器的实质上的差分对210而言，来自第一电阻203的噪声为共模干扰，并且来自第二电阻204的噪声亦是如此。相较于单端电路，差分电路本质上具有优选的共模抑制，因而不易受到共模干扰。
总而言之，本公开的时脉缓冲电路200因对于来自电源节点、接地节点以及电路内部构件的噪声具有更好的抗噪性而可较一般的时脉缓冲电路100输出更干净的时脉信号。
需注意的是，第一来源节点VS1与第二来源节点VS2因连接至晶体管的源极端而可被称为源极节点。具体而言，对于分别以图1B所示的一实施例的反相器110来实现的第一反相器201与第二反相器202，第一来源节点VS1可经由电源脚位P连接至P型晶体管111的源极端，而第二来源节点VS2可经由接地脚位G连接至N型晶体管112的源极端。
在一实施例中，时脉缓冲电路200可利用28纳米(nm)CMOS制程来实现。第一反相器201与第二反相器202为实质上相同的。电源节点VDD为具有动态波动小于20毫伏特(mV)的1.05伏特(V)直流电压(因此称为实质上固定)。接地节点VSS为具有动态波动小于5毫伏特的0伏特直流电压。图1B中的P型晶体管111的通道宽度与通道长度分别为18微米(μm)与30纳米。图1B中的N型晶体管112的通道宽度与通道长度分别为40微米与30纳米。并且，第一电阻203与第二电阻204皆为200欧姆(Ω)，但本公开并非以此为限。
需注意的是，图1B中的反相器110仅为反相器的一种实施方式。电路设计者可以反相器的其他实施方式来实现图2中的第一反相器201与第二反相器202。
对于一些应用，是需要故意延迟时脉信号。在此种状况下，可将多个时脉缓冲电路200以串联拓朴的配置来实现。图3为双级串接的时脉缓冲电路300的概要示意图。参阅图3，双级串接的时脉缓冲电路300包含第一时脉缓冲电路301与第二时脉缓冲电路302。第一时脉缓冲电路301用以接收第一时脉信号CK_1并输出第二时脉信号CK_2，且第二时脉缓冲电路302用以接收第二时脉信号CK_2并输出第三时脉信号缓冲信号CK_3。其中，第一时脉缓冲电路301与第二时脉缓冲电路302分别为图2中时脉缓冲电路200的一实施例。
图4为本公开一实施例的时脉缓冲方法的流程图400。参阅图4，一种时脉缓冲方法包含：设置用以接收第一时脉信号并输出第二时脉信号的第一反相器，其中第一反相器的输入脚位及输出脚位分别接收第一时脉信号及输出第二时脉信号，第一反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点(步骤410)；设置用以接收第二时脉信号并输出第三时脉信号的第二反相器，其中第二反相器的输入脚位及输出脚位分别接收第二时脉信号及输出第三时脉信号，第二反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点(步骤420)；设置第一电阻将第一直流电压耦合至第一来源节点(步骤430)；以及设置第二电阻将第二直流电压耦合至第二来源节点(步骤440)。
虽然本公开的技术内容已经以优选实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思所作些许的变动与润饰，皆应涵盖于本公开的实施方式内，因此本公开的保护范围当视后附的权利要求所界定者为准。

Claims (8)

1.一种时脉缓冲电路，包含：
一第一反相器，用以接收一第一时脉信号并输出一第二时脉信号，其中该第一反相器的输入脚位与输出脚位分别接收该第一时脉信号及输出该第二时脉信号，该第一反相器的电源脚位与接地脚位分别连接至一第一来源节点及一第二来源节点；
一第二反相器，用以接收该第二时脉信号并输出一第三时脉信号，其中该第二反相器的输入脚位与输出脚位分别接收该第二时脉信号及输出该第三时脉信号，该第二反相器的电源脚位与接地脚位分别连接至该第一来源节点及该第二来源节点；
一第一电阻，连接于一第一直流电压与该第一来源节点之间；及
一第二电阻，连接于一第二直流电压与该第二来源节点之间。
2.如权利要求1所述的时脉缓冲电路，其中该第一反相器包含：
一P型晶体管，该P型晶体管的栅极端连接至该第一反相器的该输入脚位，且该P型晶体管的源极端连接至该第一反相器的该电源脚位；及
一N型晶体管，该N型晶体管的栅极端连接至该第一反相器的该输入脚位，且该N型晶体管的源极端连接至该第一反相器的该接地脚位。
3.如权利要求1所述的时脉缓冲电路，其中该第二反相器包含：
一P型晶体管，该P型晶体管的栅极端连接至该第二反相器的该输入脚位，且该P型晶体管的源极端连接至该第二反相器的该电源脚位；及
一N型晶体管，该N型晶体管的栅极端连接至该第二反相器的该输入脚位，且该N型晶体管的源极端连接至该第二反相器的该接地脚位。
4.如权利要求1所述的时脉缓冲电路，其中该第二反相器相同于该第一反相器。
5.一种时脉缓冲方法，包含：
设置用以接收一第一时脉信号并输出一第二时脉信号的一第一反相器，其中该第一反相器的输入脚位与输出脚位分别接收该第一时脉信号及输出该第二时脉信号，该第一反相器的电源脚位与接地脚位分别连接至一第一来源节点及一第二来源节点；
设置用以接收该第二时脉信号并输出一第三时脉信号的一第二反相器，其中该第二反相器的输入脚位及输出脚位分别接收该第二时脉信号及输出该第三时脉信号，该第二反相器的电源脚位与接地脚位分别连接至该第一来源节点及该第二来源节点；
设置一第一电阻将一第一直流电压连接至该第一来源节点；及
设置一第二电阻将一第二直流电压连接至该第二来源节点。
6.如权利要求5所述的时脉缓冲方法，其中该第一反相器包含：
一P型晶体管，该P型晶体管的栅极端连接至该第一反相器的该输入脚位，且该P型晶体管的源极端连接至该第一反相器的该电源脚位；及
一N型晶体管，该N型晶体管的栅极端连接至该第一反相器的该输入脚位，且该N型晶体管的源极端连接至该第一反相器的该接地脚位。
7.如权利要求5所述的时脉缓冲方法，其中该第二反相器包含：
一P型晶体管，该P型晶体管的栅极端连接至该第二反相器的该输入脚位，且该P型晶体管的源极端连接至该第二反相器的该电源脚位；及
一N型晶体管，该N型晶体管的栅极端连接至该第二反相器的该输入脚位，且该N型晶体管的源极端连接至该第二反相器的该接地脚位。
8.如权利要求5所述的时脉缓冲方法，其中该第二反相器相同于该第一反相器。
CN201810098089.8A 2017-08-15 2018-01-31 时脉缓冲电路及其方法 Active CN109412562B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/677,240 US10879899B2 (en) 2017-08-15 2017-08-15 Clock buffer and method thereof
US15/677,240 2017-08-15

Publications (2)

Publication Number Publication Date
CN109412562A true CN109412562A (zh) 2019-03-01
CN109412562B CN109412562B (zh) 2023-03-21

Family

ID=65034565

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810098089.8A Active CN109412562B (zh) 2017-08-15 2018-01-31 时脉缓冲电路及其方法

Country Status (3)

Country Link
US (1) US10879899B2 (zh)
CN (1) CN109412562B (zh)
TW (1) TWI641222B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111756355A (zh) * 2019-03-29 2020-10-09 瑞昱半导体股份有限公司 正交时钟产生电路及其方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695330B2 (en) 2019-09-11 2023-07-04 Analog Devices International Unlimited Company Method to reduce the common-mode EMI of a full bridge converter using sampling common-mode feedback

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898324A (en) * 1996-03-29 1999-04-27 Nec Corporation High voltage detector circuit
US6144217A (en) * 1998-07-17 2000-11-07 Semiconductor Technology Academic Research Center Low switching noise logic circuit
US20050225372A1 (en) * 2004-04-09 2005-10-13 Samsung Electronics Co., Ltd. High speed flip-flops and complex gates using the same
CN101557209A (zh) * 2009-01-09 2009-10-14 友达光电股份有限公司 计时d型正反器电路
CN103856189A (zh) * 2012-11-30 2014-06-11 财团法人交大思源基金会 脉冲式正反器
CN106257832A (zh) * 2015-06-22 2016-12-28 瑞昱半导体股份有限公司 时序平移器及其方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159917A (ja) * 1986-01-08 1987-07-15 Toshiba Corp 集積回路におけるインバ−タ回路
US4783603A (en) * 1987-01-08 1988-11-08 Cypress Semiconductor Corporation TTL to MOS converter with power supply noise rejection
US4912347A (en) * 1987-08-25 1990-03-27 American Telephone And Telegraph Company, At&T Bell Laboratories CMOS to ECL output buffer
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
JP2671538B2 (ja) * 1990-01-17 1997-10-29 松下電器産業株式会社 入力バッファ回路
WO1994006206A1 (en) * 1992-08-27 1994-03-17 Motorola Inc. Push pull buffer with noise cancelling symmetry
KR100925364B1 (ko) * 2007-02-13 2009-11-09 주식회사 하이닉스반도체 듀티 비를 보정하기 위한 클럭 변조 회로, 및 이를포함하는 스펙트럼 확산 클럭 발생 장치
US8219343B2 (en) * 2008-04-24 2012-07-10 Realtek Semiconductor Corp. Method and apparatus for calibrating a delay chain
US7839195B1 (en) * 2009-06-03 2010-11-23 Honeywell International Inc. Automatic control of clock duty cycle
JP5624441B2 (ja) * 2010-11-30 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9866332B2 (en) * 2016-03-09 2018-01-09 Electronics And Telecommunications Research Institute Receiver for human body communication and method for removing noise thereof
US9647669B1 (en) * 2016-07-18 2017-05-09 Texas Instruments Incorporated High speed frequency divider

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898324A (en) * 1996-03-29 1999-04-27 Nec Corporation High voltage detector circuit
US6144217A (en) * 1998-07-17 2000-11-07 Semiconductor Technology Academic Research Center Low switching noise logic circuit
US20050225372A1 (en) * 2004-04-09 2005-10-13 Samsung Electronics Co., Ltd. High speed flip-flops and complex gates using the same
CN101557209A (zh) * 2009-01-09 2009-10-14 友达光电股份有限公司 计时d型正反器电路
CN103856189A (zh) * 2012-11-30 2014-06-11 财团法人交大思源基金会 脉冲式正反器
CN106257832A (zh) * 2015-06-22 2016-12-28 瑞昱半导体股份有限公司 时序平移器及其方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111756355A (zh) * 2019-03-29 2020-10-09 瑞昱半导体股份有限公司 正交时钟产生电路及其方法
CN111756355B (zh) * 2019-03-29 2024-02-20 瑞昱半导体股份有限公司 正交时钟产生电路及其方法

Also Published As

Publication number Publication date
US20190058473A1 (en) 2019-02-21
TWI641222B (zh) 2018-11-11
TW201911749A (zh) 2019-03-16
CN109412562B (zh) 2023-03-21
US10879899B2 (en) 2020-12-29

Similar Documents

Publication Publication Date Title
US7560957B2 (en) High-speed CML circuit design
US7400170B2 (en) Differential current-mode driver with high common-mode range and controlled edge rates
KR100714486B1 (ko) 출력 드라이버
TWI434512B (zh) 用於電流模式邏輯緩衝器之共同模式移位電路
CN109818608B (zh) 一种高速高共模噪声抗扰的电平位移电路
US7388406B2 (en) CML circuit devices having improved headroom
TWI575874B (zh) 低電壓差分訊號驅動電路
CN113691249B (zh) 工作周期校正电路及其方法
US10447251B2 (en) Power efficient high speed latch circuits and systems
CN109412562A (zh) 时脉缓冲电路及其方法
US9136828B2 (en) Current mode logic latch
US8441281B2 (en) Current-mode logic buffer with enhanced output swing
TW200525885A (en) Current transfer logic
TWI479800B (zh) 差動放大器電路
Huang et al. Differential bidirectional transceiver for on-chip long wires
US11442490B1 (en) Low DCD clock signal generators
JP2002314399A (ja) 半導体集積回路
JP3935266B2 (ja) 電圧検知回路
JP6179111B2 (ja) Ｃｍｏｓ積分器
US20230058343A1 (en) Nmos low swing voltage mode tx driver
TWI792643B (zh) 相位內插器與相位緩衝器電路
CN108023586A (zh) 共模箝制装置及其方法
TWI636666B (zh) 高速低功耗電位轉換電路
JP3628664B2 (ja) チャージポンプ回路
JP2005323200A (ja) 差動出力回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant