TWI434512B - 用於電流模式邏輯緩衝器之共同模式移位電路 - Google Patents

用於電流模式邏輯緩衝器之共同模式移位電路 Download PDF

Info

Publication number
TWI434512B
TWI434512B TW094124993A TW94124993A TWI434512B TW I434512 B TWI434512 B TW I434512B TW 094124993 A TW094124993 A TW 094124993A TW 94124993 A TW94124993 A TW 94124993A TW I434512 B TWI434512 B TW I434512B
Authority
TW
Taiwan
Prior art keywords
current
circuit
output
voltage
current mode
Prior art date
Application number
TW094124993A
Other languages
English (en)
Other versions
TW200629726A (en
Inventor
Kamran Azadet
Fu Ji Yang
Ghun Bing Guo
Original Assignee
Agere Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems Inc filed Critical Agere Systems Inc
Publication of TW200629726A publication Critical patent/TW200629726A/zh
Application granted granted Critical
Publication of TWI434512B publication Critical patent/TWI434512B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0274—Arrangements for ensuring balanced coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Description

用於電流模式邏輯緩衝器之共同模式移位電路
本發明大體而言係關於電流模式邏輯電路中的、尤其是高速輸入/輸出介面電路中的訊號位準。
於高速通信設備(例如，光學收發器或高速輸入輸出(I/O)介面電路)中，頻繁地使用電流模式邏輯("CML")緩衝器來驅動晶片外(off－chip)電阻性負載。CML緩衝器通常能夠自相對低的電源運作並達成非常快的切換高速，例如，大於十億赫茲(gigahertz)或幾百億赫茲。另外，因為CML緩衝器使用差動訊號傳輸(differential signaling)，所以該等緩衝器對共同模式雜訊相對不敏感。
圖1中展示一習知CML緩衝器電路。CML緩衝器100包括兩個本端(晶片上(on－chip))50歐姆電阻器R1與R2、兩個輸入電晶體Q1與Q2、及一"尾電流"(tail current)電晶體Q3。如圖1中所示，電阻器R1與R2分別連接於供應電壓VD D O 與電晶體Q1及Q2的電流供應(或"汲極")端子之間。電晶體Q1及Q2的電流吸收(或"源極")端子於節點A處一同連接至電晶體Q3的電流供應端子。最後，電晶體Q3的電流吸收端子連接至地面。
通常，CML緩衝器100具有一差動輸入訊號，該差動輸入訊號係由分別施加至電晶體Q1與Q2之控制端子("閘極")的兩個單端訊號DATA與DATA_B形成。根據差動訊號傳輸方法，輸入訊號DATA及DATA_B具有相反極性。CML緩衝器100進一步具有兩個輸出OUT_B及OUT，該等輸出類似地形成一差動訊號。CML緩衝器的輸出OUT_B及OUT進一步連接至晶片外電阻器R3及R4，該等電阻器表示一接收差動輸出訊號之晶片的終端阻抗(termination impedance)。
於運作中，藉由電晶體Q3將一恆定偏壓電流IB 引入至CML緩衝器。藉由IB 電流源電晶體的偏壓位準來預定並設定電流IB 。如此項技術中所熟知，藉由電晶體Q3而經由一電流鏡射連接來提供電流IB 。
藉由輸入訊號DATA及DATA_B，將電流IB 導引至由電阻器R1及電晶體Q1所形成的左分枝或至由電阻器R2及電晶體Q2所形成的右分枝。舉例而言，若輸入訊號DATA為邏輯值"一"或"高"，而輸入訊號DATA_B為邏輯值"零"或"低"，則通過電晶體Q1的電流將增加，且通過電晶體Q2的電流將減少(儘管甚至於沒有使電晶體Q1或Q2進入截斷或活動狀態)。因此，因為更多電流流過電阻器R1，所以越過電阻器R1的電壓降落將發展，且輸出OUT_B將呈現"低"值。同時，因為較少電流流過電阻器R2，所以越過電阻器R2的電壓降落將減少，且輸出OUT將呈現"高"值。或者，若輸入訊號DATA為邏輯"零"訊號，則將電流導引通過右分枝，且輸出OUT_B將呈現"高"值，而輸出OUT呈現"低"值。
於此習知CML緩衝器中，並參看圖2，每一輸出訊號(意即，於輸出OUT及OUT_B處)的電壓擺動係自近似為供應電壓VD D O (圖2中的210)的最大輸出電壓VO H (亦為圖2中的210)降至藉由自VD D O 減去越過電阻器R2或R4之電壓降落而獲得的最小輸出電壓VO L (圖2中的230)。輸出訊號(例如，於輸出OUT處)的平均值表示輸出訊號的"共同模式電壓"VC M (圖2中的220)。利用以下合成電路方程式，可藉由假定相等電流流過左分枝與右分枝來近似共同模式電壓VC M ：VC M ＝VD D O －(R2＋R4)/2*IB /2，其中VC M 為共同模式電壓，VD D O 為供應電壓，R2為晶片上電阻，R4為晶片外電阻，且IB 為尾電流。舉例而言，對於R1＝R2＝R3＝R4＝50歐姆、VD D O ＝1.2伏特且IB ＝20 mA，所得的共同模式電壓VC M 將為0.95伏特，其係相對較高的(意即，接近於供應電壓VD D O )。此外，輸出訊號的峰值對峰值(peak－to－peak)電壓Vp k (圖2中的250)為最高輸出位準VO H 處的電壓減去於最低輸出位準VO L 處的電壓。最大輸出電壓VO H 近似為供應電壓VD D O (意即，當電晶體Q2為"關閉"時約為1.2伏特)。可如下判定最小輸出電壓VO L (當電晶體Q2為"開啟"時)：VO L ＝VD D O －(R2 * R4)/(R2＋R4)* IB 其中VO L 為輸出訊號OUT於其最低輸出位準處的電壓，VD D O 為供應電壓，R2與R4分別為晶片上負載電阻與晶片外負載電阻，且IB 為尾電流。對於以上所用的值，其中R2＝R4＝50歐姆，且IB ＝20 mA，所得的最小輸出電壓VO L 將為0.7 V。因此，峰值對峰值電壓Vp k 將為VO H －VO L 或1.2 V－0.7 V＝0.5伏特。
然而，當CML緩衝器經由一DC阻塞電容器而連接至一接收器時(被稱為"AC耦合模式")，會出現一顯著問題。圖3中展示了此連接。DC阻塞電容器C1及C2傳遞輸出OUT_B及OUT處之輸出訊號的AC部分，但阻塞訊號的DC部分。當將輸出OUT_B與OUT進行AC耦合時，訊號的動態(AC)部分"看見"(see)與電阻器R3或R4之遠端50歐姆阻抗並聯之電阻器R1或電阻器R2的本端50歐姆電阻，從而導致用於每一輸出之25歐姆的等效AC阻抗。同時，訊號的DC部分(意即，DC共同模式電壓)僅"看見"電阻器R1或電阻器R2的50歐姆本端阻抗。由DC部分所看見之相對高的50歐姆阻抗引起共同模式電壓之相對高的電壓降落(或"IR"降落)。實際上，DC阻抗(50歐姆)為AC等效阻抗(25歐姆)的兩倍。可以如上之類似方式來計算用於AC耦合CML緩衝器的共同模式電壓、最大輸出位準及最小輸出位準。該共同模式電壓為：VC M ＝VD D O －R2*IB /2＝1.2 V*50歐姆*20 mA/2＝0.7 V。
假定C1及C2較大，則自一AC立場之峰值對峰值電壓約與以上相同，或為0.5 V。因為將AC電壓疊加於0.7 V的較低DC共同模式電壓上，所以此處最大輸出電壓VO H 為0.95 V且最小輸出電壓VO L 為0.45 V。圖4中用圖表描述了用於AC耦合狀況的各種電壓。自圖4可看出，輸出OUT_B及OUT處的AC差動訊號在共同模式電壓VC M (圖4中的430)周圍擺動，相對於地面450升至VO H (圖4中的420)並降至VO L (圖4中的440)。
自前述很清楚的是，於AC耦合CML緩衝器中，DC共同模式輸出訊號顯著低於在DC耦合狀況下的DC共同模式輸出訊號，而AC輸出訊號保持相同。然而，藉由限制可獲得之淨空高度(headroom)或電壓擺動，共同模式電壓VC M 中較大的向下移位負面地影響AC輸出訊號。結果，於低電源電壓(例如，1.2伏特或更低)處，可出現輸出訊號的"剪裁"(clipping)或失真。更特定言之，於CML緩衝器中，較佳的是於飽和模式中運作輸入電晶體Q1及Q2與尾電流電晶體Q3。然而，極低位準的最小輸出電壓VO L (0.45 V)引起此等電晶體傾向於在活動或截斷模式中運作，從而引起失真或剪裁。
對於由AC耦合CML裝置中較低共同模式電壓所引起之失真問題之一可能的解決辦法係增加電晶體Q1、Q2及Q3的寬度與長度的比率，使得即使對於相對低的共同模式電壓，該等電晶體亦保持於飽和模式中。然而，實務上，必須將高W/L比率的利益與該等裝置的寄生電容保持平衡，該寄生電容在W/L比率增加時增加，且該寄生電容傾向於降低該等裝置的切換頻率。因此，將需要提供一種不遭受上述低共同模式電壓問題並可以高頻率運作的AC耦合CML緩衝器。
簡要地描述，本發明為一種電流模式位準移位電路，其可將CML裝置的共同模式輸出電壓移位至任意電壓，較佳地接近於電源軌道(power supply rail)的電壓。該電路提供一適當用於以低電壓電源之運作的共同模式輸出電壓。根據本發明，分別於CML裝置的每一輸出處經由一恆定電流源來提供一恆定電流。若每一輸出處的恆定電流為流入該輸出中的正電流，則共同模式輸出電壓將升高。或者，若每一輸出處的恆定電流為自該輸出流出的負電流，則共同模式電壓將降低。較佳地，提供於輸出處的恆定電流近似相同。可將恆定電流源實施為被加偏壓至一足以提供一適於升高共同模式電壓之電流之條件的PMOS電晶體。
因此，可將本發明廣泛地描述為一電流模式移位電路，其包含：一電流模式邏輯電路，其具有兩個輸入埠及兩個輸出埠，該等輸出埠具有一共同模式電壓；及兩個恆定電流源，每一電流源分別連接於該電流模式邏輯電路的兩個輸出埠與第一供應電壓之間。該等恆定電流源於輸出埠處產生電流，該等電流移位該等輸出埠處的共同模式電壓。於一實施例中，第一供應電壓大於輸出埠處的共同模式電壓，使得恆定電流源將電流注入至該等輸出埠中，並藉此升高該共同模式電壓。或者，第一供應電壓可小於輸出埠處的共同模式電壓，使得恆定電流源自該等輸出埠吸收電流，並藉此降低該共同模式電壓。電流模式移位電路可進一步包含兩個DC阻塞電容器，每一電容器分別連接至該電流模式邏輯電路的兩個輸出埠，且能夠連接至一負載終端(load termination)。
於另一實施例中，電流模式邏輯電路連接至第二供應電壓。較佳地，第一供應電壓(連接至電流源)等於或大於第二供應電壓(連接至電流模式邏輯電路)。恆定電流源接著可將充足的電流注入至輸出埠中，以將每一輸出埠處的共同模式電壓升高至足夠高的值，使得電流模式邏輯電路之每一輸出埠處的峰值電壓大於第一電源電壓。該電流模式移位電路還可進一步包括連接於電流源與電流模式邏輯電路之輸出埠之間的負載電阻器。於此實施例中，亦較佳的是提供與電流源串聯連接的兩個電阻器。此等電阻器擔當電流限制電阻器並緩衝該等電流源以防輸出波動。
本發明進一步提供一種用於調節一具有兩個輸出埠且連接至第一供應電壓之電流模式邏輯電路之輸出訊號的方法。該方法包含以下步驟：於電流模式邏輯電路之每一輸出處提供一恆定電流，藉以將該電流模式邏輯電路之輸出埠處的共同模式電壓進行位準移位。該恆定電流可為自每一輸出埠流出的負電流，因此降低共同模式電壓，或可為流入每一輸出埠中的正電流，因此升高該共同模式電壓。於此後者實施例中，於每一輸出埠處所注入之恆定電流較佳地將共同模式電壓升高至足夠高的值，使得電流模式邏輯電路之每一輸出埠處的峰值電壓大於第一電源電壓。該方法較佳亦包括使每一輸出埠處的恆定電流通過一串聯電阻器。
圖5中展示根據本發明之電流模式移位電路。與上述CML緩衝器100類似，電流模式移位電路500包括兩個本端(晶片上)50歐姆電阻器R1與R2、兩個輸入電晶體Q1與Q2、及一"尾電流"電晶體Q3。電阻器R1與R2分別連接於供應電壓VD D O 與電晶體Q1及Q2的電流供應(或"汲極")端子之間。電晶體Q1及Q2的電流吸收(或"源極")端子於節點A處一同連接至電晶體Q3的電流供應端子。電晶體Q3的電流吸收端子連接至地面。根據本發明之一實施例，電流模式移位電路500進一步包括兩個恆定電流源CS1及CS2，每一恆定電流源分別連接至電流模式邏輯電路500的兩個輸出OUT_B與OUT。
如同上述CML緩衝器100，電流模式移位電路500接收一差動輸入訊號，該差動輸入訊號係由分別施加至電晶體Q1與Q2之控制端子("閘極")的兩個單端訊號DATA與DATA_B形成，其中輸入訊號DATA及DATA_B具有相反極性。電流模式移位電路500進一步具有兩個輸出OUT_B及OUT，該等輸出類似地形成一單一差動訊號。CML緩衝器的輸出OUT_B及OUT經由DC阻塞電容C1及C2而連接至晶片外電阻器R3及R4，該等電阻器表示一接收差動輸出訊號之晶片的負載阻抗。
電流模式移位電路500運作如下。如同CML緩衝器100，電流模式移位電路500中的電晶體Q3提供一未切換的恆定偏壓電流IB ，該電流引起輸入電晶體Q1及Q2於其飽和區域中運作。如上文結合CML緩衝器100所描述，藉由輸入訊號DATA及DATA_B，將電流IB 導引至由電阻器R1及電晶體Q1所形成的左分枝或至由電阻器R2及電晶體Q2所形成的右分枝。因此，例如，若輸入訊號DATA為邏輯值"一"或"高"，而輸入訊號DATA_B為邏輯值"零"或"低"，則通過電晶體Q1的電流會增加，而通過電晶體Q2的電流會減少(儘管甚至於沒有使電晶體Q1或Q2進入其截斷或活動狀態)。因此，因為更多電流流過電阻器R1，所以電壓降落越過電阻器R1而發展，且輸出OUT_B呈現"低"值。同時，因為較少電流流過電阻器R2，所以越過電阻器R2的電壓降落會減少，且輸出OUT呈現"高"值。或者，若輸入訊號DATA為邏輯"零"訊號，則將電流導引通過右分枝，且輸出OUT_B呈現"高"值，而輸出OUT呈現"低"值。
根據本發明，恆定電流源CS1與CS2分別同時向輸出OUT_B及OUT供應恆定DC電流IC 1 及IC 2 。此等DC電流(IC 1 及IC 2 )具有獲得由電晶體Q3所需求之某些電流來源的效應，使得通過電阻器R1及R2的電流對應地降低(意即，於量IC 1 或IC 2 中)。更具體言之，藉由添加恆定電流源CS1及CS2，通過電阻器R1與R2的共同模式電流分別取值IB /2－IC 1 與IB /2－IC 2 。結果，因為越過電阻器R1及R2的電壓降落為通過該等電阻器之電流的函數，且因為藉由彼等電壓降落來判定輸出OUT_B及OUT處的共同模式電壓本身，所以輸出OUT_B及OUT處的共同模式電壓作為IC 1 及IC 2 的函數而傾向於按比例增加。實際上，歸因於電磁耦合效應(電感性與電容性兩者)，甚至可引起輸出OUT_B及OUT處的輸出訊號於供應電壓VD D O 之上擺動。有利地，因為電流IC 1 及IC 2 係直流電而非交流電，所以其不通過DC阻塞電容器C1及C2，並因此沒有影響AC輸出訊號的峰值對峰值振幅。
圖6中描述本發明之此實施例中的各種電壓。可看出，共同模式電壓VC M (圖6中的630)係可調節的，其依恆定電流IC 1 及IC 2 的值而定。每一輸出訊號(意即，於輸出OUT及OUT_B處)的電壓擺動係自一最大輸出電壓VO H (圖6中的610)－其可大於供應電壓VD D O (圖6中的620)－降至一最小輸出電壓VO L (圖6中的640)，全部參考地面650。AC輸出訊號的峰值對峰值振幅Vp k (圖6中的660)與上述常規CML電路保持相同，但藉由共同模式電壓而被上移。
不需要以任何特定組態來實施恆定電流源CS1及CS2，其限制條件為每一恆定電流源維持一恆定電流而不管可存在於共同模式移位電路500中的各種電壓。作為一實例，於圖7中，藉由PMOS電晶體Q4以一電流鏡射組態而將恆定電流源CS1實施為PMOS電晶體Q5，其中電晶體Q4及Q5的電流供應("汲極")端子連接至供應電壓VD D O ，且電晶體Q4及Q5的控制端子("閘極")彼此連接並連接至電晶體Q4的電流吸收端子("源極")，並經由參考電流源Ir e f 而降至地面。因此，藉由電晶體Q5之控制端子的偏壓位準來預定並大體上設定電流IC 1 。可類似地實施恆定電流源CS2。較佳地，電流IC 1 及IC 2 係盡可能的大，使得將共同模式電壓升高至可能的最大程度，但並非大至以致於引起電晶體Q5及Q6未能於飽和模式中運作。
圖8描述本發明之一替代實施例，其中每一恆定電流源CS1及CS2連接至一額外供應電壓VA A 。於此組態中，若供應電壓VA A 具有較供應電壓VD D O 更大之電壓(例如，VA A ＝2.5 V)，則可將輸出OUT及OUT_B處的共同模式電壓升高至一接近供應電壓VD D O 之電壓的電壓。增加之共同模式電壓於電路中提供額外的電壓淨空高度，使得可更容易將電晶體Q1、Q2及Q3保持於飽和模式中。此外，藉由供應電壓VA A 所提供的額外淨空高度，可使電晶體Q5及Q6相對於電晶體Q1、Q2及Q3而相當地小，而不會引起電晶體Q5及Q6不於飽和模式中運作。有利地，因為總DC尾電流IB 保持相同，所以使用額外的供應電壓VA A 對由電流模式移位電路500所引起之總功率消耗具有很小或沒有影響。
較佳地，與恆定電流源CS1及CS2串聯而添加兩個額外電阻器R5及R6，以分別自由恆定電流源CS1與CS2中之電晶體Q5與Q6所產生的寄生電容分離輸出OUT與OUT_B。若沒有此等電阻器，則電晶體Q5及Q6的寄生電容傾向於降低電流模式移位電路500的切換速度，並傾向於產生與由電阻器R3及R4所表示之負載終端的阻抗失配。額外電阻器R5及R6的電阻可具有足以滿足電路之總切換速度規格或輸出阻抗需求的任何值。
圖9描述本發明之一替代實施例，其中電流源CS1與CS2分別連接於輸出OUT_B及OUT與一低於輸出OUT_B及OUT處之共同模式電壓的供應電壓之間。舉例而言，如圖9中所示，電流源CS1及CS2可連接至地面。於此實施例中，恆定電流源CS1與CS2分別擔當下拉或降低輸出OUT_B與OUT處之共同模式電壓的恆定電流槽。
可藉由雙極或BiCMOS技術而非如所述之CMOS處理技術來使用本發明。電晶體亦可為如上述類型之相反類型(例如，p型電晶體而非n型)。另外，可使AC輸出終端至VD D 、VS S 或地面。除AC耦合電路之外，可將本發明進一步應用至DC耦合CML電路。
因此已描述有一種能夠藉由改良之共同模式電壓來產生高速通信訊號的電流模式移位電路。然而，應瞭解，本發明之前述描述僅是藉由實例，且在不脫離如陳述於附加之申請專利範圍中之本發明之範疇的情況下，若干變化對於熟習此項技術者將係明顯的。
100．．．CML緩衝器
450、650．．．地面
500．．．電流模式移位電路
A．．．節點
R1、R2、R3、R4、R5、R6．．．電阻器
C1、C2．．．DC阻塞電容器
CS1、CS2．．．恆定電流源
Q1、Q2、Q3、Q4、Q5、Q6．．．電晶體
Ir e f ．．．參考電流源
圖1為具有DC耦合輸出終端之先前技術CML電路的電路圖；圖2為描述圖1中所示之電路中之各種電壓的圖；圖3為具有AC耦合輸出終端之先前技術CML電路的電路圖；圖4為描述圖3中所示之電路中之各種電壓的圖；圖5為根據本發明之電流模式移位電路的電路圖；圖6為描述圖5中所示之電路中之各種電壓的圖；圖7為圖5中所示之電流模式移位電路之一較佳實施例的電路圖；圖8為根據本發明之電流模式移位電路之另一實施例的電路圖；且圖9為根據本發明之電流模式移位電路之又一實施例的電路圖。
500．．．電流模式移位電路
C1、C2．．．DC阻塞電容器
CS1、CS2．．．恆定電流源
R1、R2、R3、R4．．．電阻器
Q1、Q2、Q3．．．電晶體

Claims (20)

  1. 一種電流模式移位電路，其包含：一電流模式電路，其包括兩個輸入埠及具有一共同模式電壓之兩個輸出埠；一第一供應埠，其可接收一第一供應電壓；及兩個恆定電流源，每一電流源連接於該電流模式電路之該等兩個輸出埠中的一個別輸出埠與該第一供應電壓之間；藉以該等恆定電流源產生會移位在該等輸出埠處之該共同模式電壓的電流；其中該第一供應電壓小於在該等輸出埠處的該共同模式電壓，使得該等恆定電流源自該等輸出埠吸收電流，並藉此降低在該等輸出埠處的該共同模式電壓。
  2. 如請求項1之電流模式移位電路，其中該第一供應電壓接地。
  3. 一種電流模式移位電路，其包含：一電流模式電路，其包括兩個輸入埠及具有一共同模式電壓之兩個輸出埠；一第一供應埠，其可接收一第一供應電壓；及兩個恆定電流源，每一電流源連接於該電流模式電路之該等兩個輸出埠中的一個別輸出埠與該第一供應電壓之間；一第二供應埠，其可接收一具有一非零電壓電位之第二供應電壓； 其中該電流模式電路連接至該第二供應埠；藉以該等恆定電流源產生會移位在該等輸出埠處之該共同模式電壓的電流。
  4. 如請求項3之電流模式移位電路，其中該第一供應電壓在數量上大於該第二供應電壓。
  5. 如請求項4之電流模式移位電路，其中該等恆定電流源將充足的電流注入至該等輸出埠中，以將該共同模式電壓升高至一足夠高的值，使得在該電流模式電路之每一輸出埠處的峰值電壓大於該第二供應電壓。
  6. 一種電流模式移位電路，其包含：一電流模式電路，其包括兩個輸入埠及具有一共同模式電壓之兩個輸出埠；一第一供應埠，其可接收一第一供應電壓；及兩個恆定電流源，每一電流源連接於該電流模式電路之該等兩個輸出埠中的一個別輸出埠與該第一供應電壓之間；藉以該等恆定電流源產生會移位在該等輸出埠處之該共同模式電壓的電流；及兩個DC阻塞電容器，每一電容器連接至該電流模式電路的該等兩個輸出埠之一個別輸出埠，並能夠連接至一負載終端。
  7. 一種電流模式移位電路，其包含：一電流模式電路，其包括兩個輸入埠及具有一共同模式電壓之兩個輸出埠； 一第一供應埠，其可接收一第一供應電壓；及兩個恆定電流源，每一電流源連接於該電流模式電路之該等兩個輸出埠中的一個別輸出埠與該第一供應電壓之間；藉以該等恆定電流源產生會移位在該等輸出埠處之該共同模式電壓的電流；及兩個電阻器，每一電阻器與該等電流源中之一個別電流源串聯連接。
  8. 如請求項6或7之電流模式移位電路，其中該電流模式電路係一邏輯電路。
  9. 如請求項8之電流模式移位電路，其中該電流模式電路係一電流模式邏輯電路。
  10. 如請求項9之電流模式移位電路，其中該電流模式電路係一電流模式邏輯緩衝器電路。
  11. 一種電流模式移位電路，其包含：一電流模式電路，其包括兩個輸入埠及具有一共同模式電壓之兩個輸出埠；一第一供應埠，其可接收一第一供應電壓；及兩個恆定電流源，每一電流源連接於該電流模式電路之該等兩個輸出埠中的一個別輸出埠與該第一供應電壓之間；藉以該等恆定電流源產生會移位在該等輸出埠處之該共同模式電壓的電流；及其中該電流模式電路包括： 兩個負載電阻器，每一電阻器連接至一供應電壓；兩個輸入電晶體，每一電晶體具有一電流供應端子、一電流吸收端子、及一控制端子，其中每一輸入電晶體的該電流供應端子連接至該等負載電阻器中的一個別負載電阻器且連接至該電流模式電路之該等輸出埠中的一個別輸出埠；及一尾電流電晶體，其具有一電流供應端子、一電流吸收端子、及一控制端子，其中該尾電流電晶體的該電流供應端子連接至該等輸入電晶體的該等電流吸收端子。
  12. 如請求項11之電流模式移位電路，其進一步包含：兩個輸入訊號，每一輸入訊號連接至該等輸入電晶體之該等控制端子中的一個別控制端子，其中該等輸入訊號具有相反極性，因此形成一單一差動輸入訊號；及兩個輸出訊號，每一輸出訊號連接至該電流模式電路之該等輸出埠中的一個別輸出埠，其中該等輸出訊號具有相反極性，因此形成一單一差動輸出訊號。
  13. 一種用於調節一電流模式電路之輸出訊號之方法，該電流模式電路具有兩個或兩個以上輸入埠及兩個或兩個以上輸出埠並連接至一第一供應電壓，該方法包含以下步驟：於該電流模式電路的每一輸出埠處提供一恆定電流；藉以將在該電流模式電路之該等輸出埠處的共同模式電壓進行位準移位；其中在每一輸出埠處的該恆定電流將該共同模式電壓 升高至一足夠高的值，使得在每一輸出埠處的該峰值電壓大於該第一供應電壓。
  14. 一種用於調節一電流模式電路之輸出訊號之方法，該電流模式電路具有兩個或兩個以上輸入埠及兩個或兩個以上輸出埠並連接至一第一供應電壓，該方法包含以下步驟：於該電流模式電路的每一輸出埠處提供一恆定電流；及使在每一輸出埠處之該恆定電流通過一串聯電阻器；藉以將在該電流模式電路之該等輸出埠處的該共同模式電壓進行位準移位。
  15. 如請求項13或14之方法，其進一步包含以下步驟：於該電流模式電路之該等兩個或兩個以上輸入埠中的每一輸入埠處提供一輸入訊號；及自該電流模式電路之該等兩個或兩個以上輸出埠中的每一輸出埠接收一輸出訊號。
  16. 如請求項15之方法，其中該等輸入訊號具有相反極性，因此形成一差動輸入訊號，且其中該等輸出訊號具有相反極性，因此形成一差動輸出訊號。
  17. 如請求項15之方法，其進一步包含以下步驟：提供兩個或兩個以上負載電阻器；提供一恆定尾電流；及基於在該等輸入埠處的該等輸入訊號，將該恆定尾電流導引通過該等負載電阻器中的一負載電阻器。
  18. 如請求項15之方法，進一步包含提供一邏輯訊號至該等 輸入埠之至少一者之步驟。
  19. 如請求項15之方法，其中該電流模式電路係一電流模式邏輯電路。
  20. 如請求項15之方法，其中該電流模式電路係一電流模式邏輯緩衝器。
TW094124993A 2004-07-23 2005-07-22 用於電流模式邏輯緩衝器之共同模式移位電路 TWI434512B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US59062404P 2004-07-23 2004-07-23
US11/141,337 US7355451B2 (en) 2004-07-23 2005-05-31 Common-mode shifting circuit for CML buffers

Publications (2)

Publication Number Publication Date
TW200629726A TW200629726A (en) 2006-08-16
TWI434512B true TWI434512B (zh) 2014-04-11

Family

ID=35656470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094124993A TWI434512B (zh) 2004-07-23 2005-07-22 用於電流模式邏輯緩衝器之共同模式移位電路

Country Status (4)

Country Link
US (1) US7355451B2 (zh)
JP (1) JP2006042349A (zh)
KR (1) KR101121460B1 (zh)
TW (1) TWI434512B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
US20080061837A1 (en) * 2006-08-25 2008-03-13 Parade Technologies, Ltd. Low Supply Voltage, Large Output Swing, Source-Terminated Output Driver for High Speed AC-coupled Double-Termination Serial Links
US7579881B2 (en) * 2007-11-14 2009-08-25 Infineon Technologies Ag Write driver circuit
JP5238604B2 (ja) * 2009-05-20 2013-07-17 株式会社東芝 電圧変換回路および無線通信装置
KR20130026218A (ko) * 2011-09-05 2013-03-13 삼성전기주식회사 홀 플레이트 스위칭 시스템
KR102073367B1 (ko) 2014-07-07 2020-02-05 한국전자통신연구원 버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기
US9614530B2 (en) * 2014-12-12 2017-04-04 Samsung Display Co., Ltd. Fast fall and rise time current mode logic buffer
JP6399938B2 (ja) 2015-01-22 2018-10-03 株式会社メガチップス 差動出力バッファ
US9225332B1 (en) * 2015-04-08 2015-12-29 Xilinx, Inc. Adjustable buffer circuit
US10712769B2 (en) 2017-08-16 2020-07-14 Oracle International Corporation Method and apparatus for clock signal distribution

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4806796A (en) * 1988-03-28 1989-02-21 Motorola, Inc. Active load for emitter coupled logic gate
US4868423A (en) * 1988-05-02 1989-09-19 Motorola, Inc. Current mode logic gate
JPH05226950A (ja) * 1992-02-14 1993-09-03 Asahi Kasei Micro Syst Kk 全差動増幅器
US5309039A (en) * 1992-09-29 1994-05-03 Motorola, Inc. Power supply dependent input buffer
JPH08288761A (ja) * 1995-04-10 1996-11-01 Fujitsu Ltd 差動増幅＆出力オフセット回路及びこれを備えた半導体集積回路並びにノイズ除去方法
US5909127A (en) 1995-12-22 1999-06-01 International Business Machines Corporation Circuits with dynamically biased active loads
GB9707349D0 (en) 1997-04-11 1997-05-28 Univ Waterloo A dynamic current mode logic family
US5856757A (en) * 1997-06-11 1999-01-05 Philips Electronics North America Corporation gm-C cell with two stage common mode control and current boost
US5977800A (en) 1997-10-20 1999-11-02 Vlsi Technology, Inc. Differential MOS current-mode logic circuit having high gain and fast speed
US6366140B1 (en) 1999-07-01 2002-04-02 Vitesse Semiconductor Corporation High bandwidth clock buffer
JP2001339259A (ja) * 2000-05-30 2001-12-07 Oki Electric Ind Co Ltd 差動増幅回路及び半導体集積回路装置
TW518642B (en) * 2000-06-27 2003-01-21 Semiconductor Energy Lab Level shifter
US6353338B1 (en) 2000-09-28 2002-03-05 Lsi Logic Corporation Reduced-swing differential output buffer with idle function
US6677784B2 (en) 2000-12-28 2004-01-13 International Business Machines Corporation Low voltage bipolar logic and gate device
JP3714223B2 (ja) * 2001-10-16 2005-11-09 株式会社デンソー 増幅回路および波形整形回路
US6762624B2 (en) 2002-09-03 2004-07-13 Agilent Technologies, Inc. Current mode logic family with bias current compensation

Also Published As

Publication number Publication date
JP2006042349A (ja) 2006-02-09
US7355451B2 (en) 2008-04-08
US20060017468A1 (en) 2006-01-26
KR20060092833A (ko) 2006-08-23
KR101121460B1 (ko) 2012-03-15
TW200629726A (en) 2006-08-16

Similar Documents

Publication Publication Date Title
TWI434512B (zh) 用於電流模式邏輯緩衝器之共同模式移位電路
US6867618B2 (en) Voltage mode differential driver and method
US6900663B1 (en) Low voltage differential signal driver circuit and method
US9746864B1 (en) Fast transient low drop-out voltage regulator for a voltage-mode driver
US11190172B1 (en) Latch-based level shifter circuit with self-biasing
CN106130536B (zh) 电平转换电路及电子设备
US6970043B2 (en) Low voltage, low power differential receiver
US5635859A (en) Level converting circuit
US6320422B1 (en) Complementary source coupled logic
JP2792475B2 (ja) 入力バッファ
JP4097149B2 (ja) 差動駆動回路およびそれを内蔵する電子機器
US8441281B2 (en) Current-mode logic buffer with enhanced output swing
JP3948621B2 (ja) インターフェース回路
JP2004253859A (ja) 電流ドライバ回路
TW200525885A (en) Current transfer logic
JP2536965B2 (ja) Ｅｃｌコンパチブル論理レベルを発生する高速ｃｍｏｓ論理デバイス
CN109412562A (zh) 时脉缓冲电路及其方法
US20130328591A1 (en) Voltage mode driver with current booster (vmdcb)
CA2245757C (en) High speed, low voltage swing receiver for mixed supply voltage interfaces
US20010052819A1 (en) Buffer circuit comprising load, follower transistor and current source connected in series
US6275082B1 (en) Receiver with switched current feedback for controlled hysteresis
EP2779456A1 (en) Method for reducing overdrive need in mos switching and logic circuit
JPH07153908A (ja) 半導体集積回路
JP3467441B2 (ja) バッファ回路
GB2486274A (en) A programmable bias circuit for the centre node of a balanced receiver termination circuit

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees