JP3714223B2 - 増幅回路および波形整形回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、差動増幅を行う増幅回路および当該増幅回路を用いた波形整形回路に関する。
【０００２】
【発明が解決しようとする課題】
例えばＥＴＣ（Electronic Toll Collection System ：ノンストップ自動料金収受システム）車載器においては、路上器アンテナから送信されてくる電波を受信し、その受信信号に対し包絡線検波を行って２５０ｋＨｚ／５００ｋＨｚの周波数変調（ＦＭ０）された正弦波状の復調信号を得る。この復調信号の振幅は、ＥＴＣ車載器と路上器アンテナとの距離に応じて例えば１ｍＶから２００ｍＶまでの範囲内で変化する。復調信号はマイクロコンピュータで処理されるため、振幅の中点電位（正弦波信号では直流分電位に等しい）を基準レベルとして矩形波信号に変換する波形整形回路が必要となる。
【０００３】
（第１の従来構成）
図９は、波形整形回路の第１の従来構成を示している。この波形整形回路１は、バンドパスフィルタ２、非反転増幅回路３、比較回路４および基準電圧Ｖｆを生成する基準電圧発生回路５から構成されている。
【０００４】
バンドパスフィルタ２は、上記復調信号である入力信号Ｄinの中点電位を基準電圧Ｖｆにバイアスした状態で所定の周波数成分のみを通過させる。非反転増幅回路３は、オペアンプＯＰ１と抵抗Ｒ１、Ｒ２とから構成され、バンドパスフィルタ２を通過した信号を基準電圧Ｖｆを中点電位として（Ｒ１＋Ｒ２）／Ｒ１倍に増幅する。
【０００５】
比較回路４は、ハイパスフィルタ６とコンパレータＣＰ１とから構成され、非反転増幅回路３の出力電圧Ｖｏを基準電圧Ｖｆと比較することにより矩形波形の出力信号Ｄout を生成する。ここで、コンデンサＣ１と抵抗Ｒ３とからなるハイパスフィルタ６は、オペアンプＯＰ１からそのオフセット電圧に起因して出力される直流電圧を遮断する作用を持っている。
【０００６】
この構成において入力信号Ｄinの振幅が大きいと、非反転増幅回路３の出力電圧Ｖｏが上限電圧（ほぼ電源電圧Ｖdd）または下限電圧（ほぼグランド電位０Ｖ）に達し制限（クランプ）される。この制限により出力電圧Ｖｏの直流分電位が基準電圧Ｖｆからずれると、ハイパスフィルタ６を通過した後の信号がそのずれた電圧分だけシフトして出力信号Ｄout の変化タイミングがずれ、入力信号Ｄinの持つ本来のデューティ比と出力信号Ｄout のデューティ比との間に誤差が生じる。従って、出力電圧Ｖｏが入力信号Ｄinの中点電位を中心として高電位側と低電位側とで対称に制限されるように、基準電圧Ｖｆは１／２・Ｖddに設定されている。
【０００７】
この波形整形回路１をマイクロプロセッサ等のディジタル処理ＩＣに内蔵しようとすると、これらディジタル処理ＩＣの多くがＣＭＯＳプロセスを採用しているため、上記オペアンプＯＰ１やコンパレータＣＰ１などにＣＭＯＳタイプのものを用いる必要がある。しかし、一般的なＣＭＯＳのオペアンプは、１ＭＨｚ程度の高周波信号を増幅するための十分な周波数特性を持っていない。また、非反転増幅回路３のようにフィードバックをかけた使用においては位相補償回路が不可欠であるため、周波数特性が一層悪化して増幅波形に歪みが生じる。従って、非反転増幅回路３の出力電圧Ｖｏがその中点電位を基準に矩形波に変換されたとしても、出力信号Ｄout の変化タイミングつまりデューティ比に誤差が生じる虞がある。
【０００８】
さらに、ＥＴＣ車載器のように電池を使用し且つ低消費電流動作を要求されるシステムにあっては、電源電圧が低く設定されているので、ＣＭＯＳのオペアンプを用いると周波数特性が一層悪化し上記波形歪みが増大する。従って、実際に図９に示す波形整形回路１を実現するためには高速オペアンプや高速コンパレータ等が作り込まれた専用アナログＩＣを用いなければならず、コスト高を招くという問題があった。
【０００９】
（第２の従来構成）
特開平６−１０４７０４号公報には、オペアンプではなく縦続接続された差動増幅回路を用いて構成した入力回路（波形整形回路に相当）が開示されている。差動増幅回路は、オペアンプと異なりフィードバック回路がないため高速動作が可能となる。しかしながら、上記入力回路は、差動増幅回路が有するオフセット電圧に起因する直流電圧が後段に伝搬されてしまうため、数ｍＶといった微小な信号を扱うことが困難であるという問題がある。
【００１０】
（第３の従来構成）
そこで、本願発明者らは、オフセット電圧の影響を排除した波形整形回路として、差動増幅回路をハイパスフィルタを介して縦続接続した構成について検討した。図１０は、この波形整形回路の電気的構成を示すもので、波形整形回路７は、バンドパスフィルタ２、差動増幅回路８、ハイパスフィルタ９、差動増幅回路８、ハイパスフィルタ９およびコンパレータＣＰ１が縦続に接続されるとともに、基準電圧発生回路５と定電流回路１０が付加された構成となっている。
【００１１】
この波形整形回路７によれば、オフセット電圧に起因して差動増幅回路８から出力される直流電圧がハイパスフィルタ９により遮断されるため、縦続接続の段数を増やすことによりオフセット電圧の影響を受けることなくゲインを高めることができる。この波形整形回路７を２Ｖ程度の低い電源電圧でも高速に動作させるためには、差動増幅回路８におけるトランジスタＱ１、Ｑ２のゲート電圧を、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧Ｖtn以上の電圧にバイアスする必要がある。このため、基準電圧発生回路５が出力する基準電圧Ｖｆを、例えば３／４・Ｖddといった電源電圧Ｖddに近い電圧に設定する必要がある。以下、この電圧設定に伴って生じる問題点を図１１も参照しながら説明する。
【００１２】
図１１（ａ）に示すように、差動増幅回路８に入力される電圧Ｖi1は、その振幅の中点電位（直流分電位）が基準電圧Ｖｆ（＝３／４・Ｖdd）にバイアスされた正弦波電圧であり、電圧Ｖi2は基準電圧Ｖｆである。また、図１１（ｂ）に示すように、差動増幅回路８が出力する電圧Ｖo11 、Ｖo21 はともに（Ｖdd−ＶGS1 ）を中心（平衡電位）として変化し、高電位側に対しては電源電圧Ｖddで制限され低電位側に対してはＶDS1 で制限される。ここで、ＶGS1 はトランジスタＱ３、Ｑ４のゲート・ソース間電圧で、トランジスタＱ５に流す定電流値とトランジスタＱ３、Ｑ４の特性により決まる。また、ＶDS1 は定電流回路１０のバイアス電圧ＶｂとトランジスタＱ５の特性により決まる。
【００１３】
さらに、図１１（ｃ）に示すように、ハイパスフィルタ９を通過した後の電圧Ｖi11 、Ｖi21 は、その中点電位（直流分電位）が基準電圧Ｖｆに等しくなり、それぞれ電圧Ｖo11 、Ｖo21 の直流分電位を（３／４・Ｖdd−（Ｖdd−ＶGS1 ））だけ高電位側にシフトした電圧となる。
【００１４】
この場合、電圧Ｖo11 の振幅が上記平衡電位に対して高電位側にＶGS1 、低電位側に（Ｖdd−ＶGS1 −ＶDS1 ）に非対称に制限されていると、電圧Ｖo11 の直流分電位が上記平衡電位からずれる（図１１（ｂ）においては低電位側にずれる）。このため、ハイパスフィルタ９を通過することによる電圧Ｖi11 の高電位側へのシフト量が電圧Ｖi21 のシフト量よりも大きくなり、コンパレータＣＰ１の出力信号Ｄout の変化タイミングつまりデューティ比に誤差が生じる。
【００１５】
また、電圧Ｖo1の高電位側が電源電圧Ｖddで制限されている時、電圧Ｖi11 は電源電圧Ｖddを超えたレベルとなる。波形整形回路７がＩＣとして構成され且つ抵抗Ｒ４などがＰチャネルの拡散抵抗で作られている場合には、電源電圧Ｖdd側に寄生ダイオードが形成されている。従って、電圧Ｖi11 が電源電圧Ｖddを超えると、この寄生ダイオードを通した電荷抜けにより電圧Ｖi11 の波形が一層歪み、出力信号Ｄout のデューティ比に一層大きな誤差が生じてしまう。
【００１６】
本発明は上記事情に鑑みてなされたもので、その目的は、信号を高電位側、低電位側に対しバランス良く対称に増幅可能な増幅回路を提供すること、およびこの増幅回路を用いた波形整形回路を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１、２に記載した手段によれば、差動増幅回路の差動対において差動入力トランジスタの負荷回路が対称的な回路構成を有しているため、差動増幅回路は互いに逆位相で振幅が等しい差動出力電圧を出力する。この差動出力電圧は、差動増幅回路の構成上、第１の電源電位側の出力限界電圧と第２の電源電位側の出力限界電圧とにより制限される。
【００１８】
同相信号入力時における差動出力電圧（以下、平衡電位と称す）が、第１の電源電位側の出力限界電圧と第２の電源電位側の出力限界電圧との中点電位に対しずれている場合、第１または第２の出力限界電圧により振幅が制限された差動出力電圧は、上記平衡電位に対し第１の電源線側の振幅と第２の電源線側の振幅とが異なる非対称波形となる。そこで、差動増幅回路の後にレベルシフト回路を設け、差動出力電圧を上記中点電位に対する平衡電位のずれの向きとは逆向きにレベルシフトする。
【００１９】
ここで、例えば上記平衡電位が上記中点電位に対し第１の電源電位側にずれている場合には、差動増幅回路の差動出力電圧が第１の出力限界電圧により制限されている時に、レベルシフトされた当該差動出力電圧がレベルシフト回路の持つ第２の電源電位側の出力限界電圧によって制限されるようなレベルシフト量が設定される（請求項１）。その結果、レベルシフト回路から出力される差動出力電圧は、レベルシフトされた後の平衡電位に対し第１の電源線側の振幅と第２の電源線側の振幅とがほぼ等しい対称波形となり、その直流分電圧は平衡電位にほぼ等しくなる。これは、差動増幅回路の差動出力電圧における平衡電位が上記中点電位に対し第２の電源電位側にずれている場合にも同様となる（請求項２）。このように、本手段の増幅回路によれば、平衡電位に対する高電位側の振幅と低電位側の振幅とをほぼ等しく保持した状態で信号をバランス良く増幅できる。
【００２０】
具体的には、上記平衡電位をＶD0、差動増幅回路における第１、第２の電源電位側の出力限界電圧をそれぞれＶD1、ＶD2、レベルシフト回路における第１、第２の電源電位側の出力限界電圧をそれぞれＶL1、ＶL2とし、例えばＶD0がＶD1とＶD2との中点電位に対し第１の電源電位側にずれている場合、振幅制限時において、ＶD0に対する第１の電源電位側の振幅｜ＶD1−ＶD0｜が第２の電源電位側の振幅｜ＶD0−ＶD2｜よりも小さくなる。
【００２１】
そこで、差動増幅回路の差動出力電圧を第２の電源電位側に｜２・ＶD0−ＶL2−ＶD1｜だけレベルシフトすることにより、レベルシフト後における上記平衡電位に対する第２の電源電位側の振幅が｜ＶD1−ＶD0｜に等しくなる（請求項１）。これは、差動増幅回路の差動出力電圧における平衡電位が上記中点電位に対し第２の電源電位側にずれている場合にも同様となる（請求項２）。つまり、本手段によれば、平衡電位に対する高電位側の振幅と低電位側の振幅とを常に等しく保持した状態で信号を増幅できる。
【００２２】
請求項３に記載した手段によれば、差動入力トランジスタの負荷回路は、カレントミラー回路の接続形態を持つ第１と第２のトランジスタおよび第３と第４のトランジスタから構成されているため、差動入力トランジスタから見た負荷回路のインピーダンスが高く、差動増幅回路のゲインを高めることができる。
【００２３】
請求項４に記載した手段によれば、差動入力トランジスタの負荷回路は抵抗であるため構成を簡単化できる。
【００２４】
請求項５に記載した手段によれば、レベルシフト回路は、ソースフォロア回路またはエミッタフォロア回路により構成されているので、レベルシフトとしての機能とともに、差動増幅回路と外部回路との間のバッファ回路としての機能も併せ持つ。
【００２５】
請求項６に記載した手段によれば、上述した増幅回路をハイパスフィルタを介して複数段に縦続接続したので、差動増幅回路が持つオフセット電圧に起因して生じる直流電圧をハイパスフィルタにより遮断できる。また、増幅回路から出力される差動出力電圧は、平衡電位に対する高電位側の振幅と低電位側の振幅とが等しいので、ハイパスフィルタを通過しても平衡電位が変動することがない。従って、オフセット電圧の影響を排除しつつ高い精度と高いゲインとを持った増幅回路を構成できる。
【００２６】
請求項７に記載した手段によれば、増幅回路により微小な入力信号をオフセット電圧の影響を排除しつつ高い精度と高いゲインとを持って増幅できる。そして、増幅回路から出力される差動出力電圧は、ハイパスフィルタを通過しても平衡電位が変動することがない。従って、比較回路から出力される比較結果信号の変化タイミングは、波形整形回路への入力信号がその直流分電位とクロスするタイミングと正確に一致する。
【００２７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１は、増幅回路の電気的構成を示している。ＣＭＯＳＩＣとして形成される増幅回路１１は、差動増幅回路１２、レベルシフト回路１３および定電流回路１４から構成されている。これらの各回路は、電源電位Ｖdd（３Ｖ：第１の電源電位に相当）を持つ電源線１５（第１の電源線に相当）とグランド電位（０Ｖ：第２の電源電位に相当）を持つ電源線１６（第２の電源線に相当）との間に接続されている。
【００２８】
差動増幅回路１２において、Ｎチャネル型トランジスタＱ１１、Ｑ１２（差動入力トランジスタに相当）の各ゲートにはそれぞれ電圧Ｖi1、Ｖi2が入力されるようになっており、共通に接続されたソースはＮチャネル型トランジスタＱ１３（定電流回路に相当）を介して電源線１６に接続されている。電源線１５とトランジスタＱ１１との間にはＰチャネル型トランジスタＱ１４とＱ１５とが並列に接続され、電源線１５とトランジスタＱ１２との間にはＰチャネル型トランジスタＱ１６とＱ１７とが並列に接続されている。
【００２９】
これらトランジスタＱ１４〜Ｑ１７はトランジスタＱ１１、Ｑ１２の負荷回路１７を構成するもので、トランジスタＱ１４とＱ１７（第１、第２のトランジスタに相当）およびトランジスタＱ１５とＱ１６（第４、第３のトランジスタに相当）はそれぞれ等しい電流能力を有しカレントミラー回路の形態を備えている。このように、差動増幅回路１２の負荷回路１７は差動対において対称的な回路構成となっている。
【００３０】
レベルシフト回路１３はソースフォロアにより構成されており、レベルシフト機能とともに外部回路に対するバッファ回路としての機能も併せ持つ。電源線１５と１６との間には、Ｐチャネル型トランジスタＱ１８とＱ１９およびＱ２０とＱ２１とがそれぞれ直列に接続されている。トランジスタＱ１９、Ｑ２１の各ゲートは、それぞれ差動増幅回路１２の両出力ノードすなわちトランジスタＱ１１、Ｑ１２の各ドレインに接続されている。これらトランジスタＱ１９、Ｑ２１の各ゲートに入力された電圧Ｖo1、Ｖo2は、それぞれ電圧Ｖo10 、Ｖo20 にレベルシフトされてトランジスタＱ１９、Ｑ２１の各ソースから出力されるようになっている。なお、本レベルシフト回路１３におけるレベルシフト量は、後述するように電圧Ｖo10 、Ｖo20 の振幅が高電位側と低電位側とで等しくなるように決められている。
【００３１】
定電流回路１４は、上述したトランジスタＱ１３、Ｑ１８、Ｑ２０にバイアス電圧を供給するものである。電源線１５にはＰチャネル型トランジスタＱ２２、Ｑ２３からなるカレントミラー回路１８が接続され、トランジスタＱ２２、Ｑ２３の各ドレインと電源線１６との間にはそれぞれ抵抗Ｒ１１、ダイオード接続されたＮチャネル型トランジスタＱ２４が接続されている。バイアス電圧Ｖb1を持つトランジスタＱ２４のドレイン（ゲート）はトランジスタＱ１３のゲートに接続され、バイアス電圧Ｖb2を持つカレントミラー回路１８の共通ゲート線はトランジスタＱ１８、Ｑ２０の各ゲートに接続されている。
【００３２】
次に、増幅回路１１の動作について図２も参照しながら説明する。
図２は、増幅回路１１に正弦波形の電圧Ｖi1とこの電圧Ｖi1の直流レベルである電圧Ｖi2とが入力された場合の電圧波形を示している。ここで、図２（ａ）に示す実線と破線はそれぞれ電圧Ｖi1とＶi2を示し、図２（ｂ）に示す実線と破線はそれぞれ電圧Ｖo1とＶo2を示し、図２（ｃ）に示す実線と破線はそれぞれ電圧Ｖo10 とＶo20 を示している。
【００３３】
増幅回路１１に入力される電圧Ｖi1の直流レベルは所定の基準電圧にバイアスされており（第２の実施形態を示す図３を参照）、電圧Ｖi2はその基準電圧つまり電圧Ｖi1の直流レベル（正弦波電圧の場合には振幅の中点レベルに等しい）である。電源電圧Ｖddが２Ｖ程度にまで低下した時でも差動増幅回路１２を高速に動作させるためには、トランジスタＱ１１、Ｑ１２のゲート電圧を、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧Ｖtn以上の電圧にバイアスする必要がある。このため、本実施形態では基準電圧を例えば３／４・Ｖddといった電源電圧Ｖddに近い電圧に設定している。
【００３４】
電圧Ｖi1が電圧Ｖi2（＝３／４・Ｖdd）に等しい時、差動増幅回路１２においてトランジスタＱ１１の電流とＱ１２の電流とが等しい平衡状態となり、電圧Ｖo1とＶo2はともに平衡電圧（Ｖdd−ＶGS1 ）（本発明でいう電圧ＶD0に相当）となる。ここで、ＶGS1 はトランジスタＱ１４〜Ｑ１７のゲート・ソース間電圧で、トランジスタＱ１３の定電流値とトランジスタＱ１４〜Ｑ１７の特性とにより決まる。
【００３５】
これに対し、電圧Ｖi1が電圧Ｖi2に対し増減すると、差動増幅回路１２はその電圧差を増幅した電圧Ｖo1とＶo2とを出力する。この場合、負荷回路１７は対称的な回路構成となっているため、差動出力電圧である電圧Ｖo1とＶo2とは完全な差動波形つまり振幅の等しい逆相波形となる。このように、差動増幅回路１２は増幅した信号を差動出力するため、効率の良い増幅が可能となっている。
【００３６】
電圧Ｖi1の振幅が大きい場合には、電圧Ｖo1、Ｖo2の振幅は高電位側に対しては電源電圧Ｖdd、低電位側に対してはＶDS1 （それぞれ出力限界電圧ＶD1、ＶD2に相当）で制限される。このＶDS1 はトランジスタＱ１３のドレイン・ソース間電圧で、バイアス電圧Ｖb1とトランジスタＱ１３の特性とにより決まる。
【００３７】
本実施形態の場合、図２（ｂ）に示すように平衡電圧（Ｖdd−ＶGS1 ）が約１．１Ｖ、電源電圧Ｖddが３Ｖ、ＶDS1 が約０．５Ｖであるため、電圧Ｖo1、Ｖo2は平衡電圧（Ｖdd−ＶGS1 ）に対し高電位側の振幅（ＶGS1 ：約１．９Ｖ）と低電位側の振幅（Ｖdd−ＶGS1 −ＶDS1 ：約０．６Ｖ）とが異なったものとなる。その結果、電圧Ｖo1、Ｖo2の直流レベルは、平衡電圧（Ｖdd−ＶGS1 ）からずれてしまう。
【００３８】
これら電圧Ｖo1、Ｖo2がレベルシフト回路１４に入力されると、図２（ｃ）に示すように、それぞれＰチャネル型トランジスタＱ１９、Ｑ２１のゲート・ソース間電圧ＶGS2 だけ高電位側にシフトされた電圧Ｖo10 、Ｖo20 が得られる。この電圧Ｖo10 、Ｖo20 の平衡電圧は（Ｖdd−ＶGS1 ＋ＶGS2 ）であり、その振幅は高電位側に対しては電源電圧Ｖdd、低電位側に対しては０Ｖ（それぞれ出力限界電圧ＶL1、ＶL2に相当）で制限される。
【００３９】
電圧Ｖo1、Ｖo2の低電位側がＶDS1 で制限されている場合、このレベルシフトにより電圧Ｖo10 、Ｖo20 の高電位側が電源電圧Ｖddで制限される。この時、平衡電圧（Ｖdd−ＶGS1 ＋ＶGS2 ）に対する高電位側の振幅と低電位側の振幅とが等しくなるように、以下の（１）式が成立している。
ＶGS1 −ＶGS2 ＝Ｖdd−ＶGS1 −ＶDS1 …（１）
【００４０】
この場合のレベルシフト量はＶGS2 に等しく次の（２）式のようになる。
レベルシフト量＝−Ｖdd＋２・ＶGS1 ＋ＶDS1 …（２）
これら（１）式と（２）式において、ＶGS1 はＰチャネル型トランジスタＱ１４〜Ｑ１７のコンダクタンスであり、実際の回路設計においてはトランジスタサイズにより容易に調整することができる。
【００４１】
さらに、上述したように電圧Ｖo1、Ｖo2の平衡電圧（Ｖdd−ＶGS1 ）をＶD0とし、ＶDS1 を出力限界電圧ＶD2とし、電源電圧Ｖddを出力限界電圧ＶL1とすれば、（２）式で示されるレベルシフト量は次の（３）式で示すようにより一般的な形式で表すことができる。
レベルシフト量＝−２・ＶD0＋ＶL1＋ＶD2 …（３）
【００４２】
なお、ここでは平衡電圧（Ｖdd−ＶGS1 ）が電源電圧ＶDDと電圧ＶDS1 との中点電位に対し低電位側にずれている場合を例に説明したが、高電位側にずれている場合であっても同様となる。この場合には、平衡電圧をＶD0とし、差動増幅回路１２の高電位側の出力限界電圧をＶD1とし、レベルシフト回路１３の低電位側の出力限界電圧をＶL2とすれば、必要なレベルシフト量は一般的に次の（４）式のように表すことができる。
レベルシフト量＝２・ＶD0−ＶL2−ＶD1 …（４）
【００４３】
以上説明したように、本実施形態の増幅回路１１によれば、入力された電圧Ｖi1、Ｖi2は、これら両電圧がクロスする点の電圧レベル（電圧Ｖi1の直流レベル）を中心に高電位側の振幅と低電位側の振幅とが等しく保持された対称状態で増幅され、差動出力電圧Ｖo10 、Ｖo20 として出力される。これは、電圧Ｖi1の振幅が大きく電圧Ｖo10 、Ｖo20 が制限される場合であっても同様となる。その結果、電圧Ｖi1の振幅の大小にかかわらず、電圧Ｖo10 、Ｖo20 の直流レベルが平衡電圧に一致する。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態について図３および図４を参照しながら説明する。
図３は、上述した増幅回路１１を用いた波形整形回路の電気的構成を示している。この波形整形回路１９は、端子２０に入力された正弦波形を持つ微小な信号Ｄinを増幅し、その中点レベルを基準として二値化することにより端子２１から矩形波形を持つ信号Ｄout を出力するものである。
【００４５】
端子２０と２１との間には、バンドパスフィルタ２２、差動増幅回路１２ａ、レベルシフト回路１３ａ、ハイパスフィルタ２３ａ、差動増幅回路１２ｂ、レベルシフト回路１３ｂ、ハイパスフィルタ２３ｂ、コンパレータＣＰ１１（比較回路に相当）が縦続に接続されている。すなわち、波形整形回路１９の増幅部は、差動増幅回路１２ａとレベルシフト回路１３ａとからなる増幅回路と、差動増幅回路１２ｂとレベルシフト回路１３ｂとからなる増幅回路とが、ハイパスフィルタ２３ａを介して２段の縦続接続とされている。ここで、差動増幅回路１２ａ、１２ｂおよびレベルシフト回路１３ａ、１３ｂは、それぞれ図１に示す差動増幅回路１２およびレベルシフト回路１３と同一構成であり、定電流回路１４からバイアス電圧Ｖb1、Ｖb2が供給されている。
【００４６】
基準電圧発生回路２４は、電源線１５と１６との間に直列接続された基準電圧生成用の抵抗Ｒ１２、Ｒ１３と、ボルテージフォロアの回路形態を持ち基準電圧線２５に対し基準電圧Ｖｆを出力するオペアンプＯＰ１１とから構成されている。この基準電圧Ｖｆは、電源電圧Ｖddが低下した時でも差動増幅回路１２ａ、１２ｂが極力動作を維持できるように３／４・Ｖddに設定されており、１段目の差動増幅回路１２を構成するトランジスタＱ１２のゲートに与えられている。
【００４７】
バンドパスフィルタ２２は、端子２０とトランジスタＱ１１のゲートとの間に直列に接続されたコンデンサＣ１１と抵抗Ｒ１４、トランジスタＱ１１のゲートと電源線１６との間に接続されたコンデンサＣ１２およびトランジスタＱ１１のゲートと基準電圧線２５との間に接続された抵抗Ｒ１５から構成されている。
【００４８】
１段目のハイパスフィルタ２３ａは、レベルシフト回路１３ａのトランジスタＱ１９、Ｑ２１の各ソースと差動増幅回路１２ｂのトランジスタＱ１２、Ｑ１１の各ゲートとの間に接続されたコンデンサＣ１３、Ｃ１４と、トランジスタＱ１２、Ｑ１１の各ゲートと基準電圧線２５との間に接続された抵抗Ｒ１６、Ｒ１７とから構成されている。２段目のハイパスフィルタ２３ｂも同様の構成を有し、差動増幅回路１２ｂのトランジスタＱ１１、Ｑ１２の各ドレインは、それぞれハイパスフィルタ２３ｂを介してコンパレータＣＰ１１の反転入力端子、非反転入力端子に接続されている。
【００４９】
この波形整形回路１９は、例えば図４に示す受信回路を持つＥＴＣ車載器において用いられる。この図４において、路上器アンテナから送信されてくる５．８ＧＨｚ帯の振幅変調された電波はアンテナ２６で受信され、その受信信号は検波器２７により包絡線検波されて２５０ｋＨｚ／５００ｋＨｚの周波数変調（ＦＭ０）された信号Ｄinとなる。この復調後の信号Ｄinは、バンドパスフィルタ２８を介してアナログＩＣ２９に入力され、当該アナログＩＣ２９の内部に形成された波形整形回路１９により波形整形される。波形整形後の信号Ｄout はマイコン３０に与えられる。なお、ＥＴＣ車載器は電池３１と電圧レギュレータ３２とを備えており、アナログＩＣ２５には３Ｖと２．５Ｖの電源電圧Ｖddが供給されている。
【００５０】
次に、波形整形回路１９の作用および効果について説明する。
差動増幅回路１２ａ、１２ｂが持つオフセット電圧に起因して生じる直流電圧は、ハイパスフィルタ２３ａ、２３ｂにより遮断され、それぞれ２段目の差動増幅回路１２ｂ、コンパレータＣＰ１１に伝達されない。従って、差動増幅回路１２ａ、１２ｂを縦続接続して増幅部のゲインを高めても電圧誤差が発生せず、微小な信号Ｄinを十分に増幅することができる。また、差動増幅回路１２ａ、１２ｂは差動の出力電圧Ｖo10 、Ｖo20 を出力するので、電源線１５、１６に混入するノイズの影響を受けにくいという利点もある。コンパレータＣＰ１１は、ハイパスフィルタ２３ｂを介して入力したこれら差動増幅回路１２ｂの出力電圧Ｖo10 とＶo20 とを比較し、０／１に二値化されたパルス波形となる信号Ｄout を出力する。
【００５１】
この場合、差動増幅回路１２ａに入力される信号Ｄinは、基準電圧Ｖｆを中点レベル（直流レベル）とする正弦波形であり、増幅部において差動増幅回路１２ａ、１２ｂの平衡電圧に対し高電位側の振幅と低電位側の振幅とが等しい状態でハイパスフィルタ２３ａ、２３ｂを通過する。また、ハイパスフィルタ２３ａ、２３ｂは、波形なまりなどの波形歪みの発生を抑えるためその時定数が十分に大きく設定されている。
【００５２】
これにより、ハイパスフィルタ２３ｂを通過しコンパレータＣＰ１１に入力される電圧Ｖo10 、Ｖo20 は、その直流レベルと平衡電圧とが一致した波形となる。従って、コンパレータＣＰ１１から出力される信号Ｄout の変化タイミングは、波形整形回路１９への入力信号Ｄinが基準電圧Ｖｆとクロスするタイミングと正確に一致する。ＥＴＣ車載器にあっては、路上器アンテナから送信されてくるデータを正確なデューティ比を保持したままで信号Ｄout に整形できる。
【００５３】
また、差動増幅回路１２ａ、１２ｂを縦続接続するとともに、基準電圧Ｖｆを３／４・Ｖddといった電源電圧Ｖddに近い電圧に設定したので、電源電圧（電池３１の電圧）が２Ｖ程度にまで低下しても高いゲインを得られる。これにより、波形整形回路１９をＣＭＯＳプロセスによるＩＣとして構成することが可能となり、他のディジタル回路（多くがＣＭＯＳプロセスを採用している）との１チップ化によりコストの低減が図られる。
【００５４】
（第３の実施形態）
図５は、本発明の第３の実施形態である増幅回路の電気的構成を示している。この図５において、図１と同一部分には同一符号を付して示し、以下異なる構成部分について説明する。
【００５５】
増幅回路３３は、差動増幅回路３４、レベルシフト回路３５および定電流回路３６から構成されている。差動増幅回路３４は、差動増幅回路１２（図１参照）におけるトランジスタＱ１４、Ｑ１５およびトランジスタＱ１６、Ｑ１７をそれぞれ抵抗Ｒ１８および抵抗Ｒ１９（負荷回路に相当）で置き替えた構成となっている。また、レベルシフト回路３５は、レベルシフト回路１３におけるトランジスタＱ１８およびＱ２０をそれぞれ抵抗Ｒ２０およびＲ２１で置き替えた構成となっている。定電流回路３６は、電源線１５と１６との間に抵抗Ｒ２２とＮチャネル型トランジスタＱ２５とが直列に接続された構成を備えている。トランジスタＱ２５のドレインとゲートは接続され、差動増幅回路３４を構成するトランジスタＱ１３のゲートに対しバイアス電圧Ｖb1を供給するようになっている。
【００５６】
この構成において、電圧Ｖi1が電圧Ｖi2（＝３／４・Ｖdd）に等しい時の差動増幅回路３４における平衡電圧は、トランジスタＱ１３に流れる電流値をＩ、抵抗Ｒ１８、Ｒ１９の抵抗値をｒとすれば（Ｖdd−Ｉ・ｒ／２）となる。本実施形態の増幅回路３３によれば、第１の実施形態で説明した増幅回路１１と同様の作用、効果が得られるとともに、回路構成を簡単化することができる。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態について図６および図７を参照しながら説明する。
図６に示す増幅回路３７は、図１に示す増幅回路１１における各トランジスタの導電型（Ｐ型とＮ型）を逆にするとともに、電源線１５および１６に対する接続をそれぞれ電源線１６および１５に対する接続に変更した回路形態を備えている。
【００５８】
具体的には、差動増幅回路３８におけるトランジスタＱ２６〜Ｑ３２、レベルシフト回路３９におけるトランジスタＱ３３〜Ｑ３６、定電流回路４０におけるトランジスタＱ３７〜Ｑ３９と抵抗Ｒ２３は、それぞれ差動増幅回路１２におけるトランジスタＱ１１〜Ｑ１７、レベルシフト回路１３におけるトランジスタＱ１８〜Ｑ２１、定電流回路１４におけるトランジスタＱ２２〜Ｑ２４と抵抗Ｒ１１に対応している。また、トランジスタＱ２９〜Ｑ３２は、トランジスタＱ２６、Ｑ２７の負荷回路４１を構成している。
【００５９】
バイアス電圧Ｖb2を持つトランジスタＱ３９のドレイン（ゲート）はトランジスタＱ２８のゲートに接続され、バイアス電圧Ｖb1を持つカレントミラー回路４２の共通ゲート線はトランジスタＱ３３、Ｑ３５の各ゲートに接続されている。なお、電圧Ｖi1は当該電圧Ｖi1の直流レベルに等しい基準電圧にバイアスされており、電圧Ｖi2はその基準電圧である。電源電圧Ｖddが２Ｖ程度にまで低下した時でも差動増幅回路３８を高速に動作させるためには、トランジスタＱ２６、Ｑ２７のゲート電圧を、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧Ｖtp以上の電圧にバイアスする必要がある。このため、本実施形態では基準電圧を例えば１／４・Ｖddといったグランド電位に近い電圧に設定している。
【００６０】
図７は、図２と同様に、増幅回路３７に正弦波状の電圧Ｖi1とこの電圧Ｖi1の直流レベルである電圧Ｖi2とが入力された場合の電圧波形を示している。電圧Ｖi1が電圧Ｖi2（＝１／４・Ｖdd）に等しい時、差動増幅回路３８においてトランジスタＱ２６の電流とＱ２７の電流とが等しい平衡状態となり、電圧Ｖo1とＶo2はともに平衡電圧ＶGS1 となる。ここで、ＶGS1 はトランジスタＱ２９〜Ｑ３２のゲート・ソース間電圧で、トランジスタＱ２８の定電流値とトランジスタＱ２９〜Ｑ３２の特性とにより決まる。
【００６１】
これに対し、電圧Ｖi1が電圧Ｖi2に対し増減すると、差動増幅回路３８はその電圧差を増幅した電圧Ｖo1とＶo2とを出力する。この場合、差動出力電圧である電圧Ｖo1とＶo2とは完全な差動波形つまり振幅の等しい逆相波形となる。
【００６２】
電圧Ｖi1の振幅が大きい場合には、電圧Ｖo1、Ｖo2の振幅は高電位側に対しては電源電圧（Ｖdd−ＶDS1 ）、低電位側に対しては０Ｖで制限される。このＶDS1 はトランジスタＱ２８のドレイン・ソース間電圧で、バイアス電圧Ｖb2とトランジスタＱ２８の特性とにより決まる。本実施形態の場合、図７（ｂ）に示すように平衡電圧ＶGS1 が約１．９Ｖ、電源電圧Ｖddが３Ｖ、ＶDS1 が約０．５Ｖであるため、電圧Ｖo1、Ｖo2は平衡電圧ＶGS1 に対し高電位側の振幅（Ｖdd−ＶDS1 −ＶGS1 ：約０．６Ｖ）と低電位側の振幅（ＶGS1 ：約１．９Ｖ）とが異なったものとなる。その結果、電圧Ｖo1、Ｖo2の直流レベルは、平衡電圧（Ｖdd−ＶGS1 ）からずれてしまう。
【００６３】
これら電圧Ｖo1、Ｖo2がレベルシフト回路３９に入力されると、図７（ｃ）に示すように、それぞれＮチャネル型トランジスタＱ３４、Ｑ３６のゲート・ソース間電圧ＶGS2 だけ低電位側にシフトされた電圧Ｖo10 、Ｖo20 が得られる。この電圧Ｖo10 、Ｖo20 の平衡電圧は（ＶGS1 −ＶGS2 ）であり、その振幅は高電位側に対しては電源電圧Ｖdd、低電位側に対しては０Ｖで制限される。
【００６４】
電圧Ｖo1、Ｖo2の高電位側が（Ｖdd−ＶDS1 ）で制限されている場合、このレベルシフトにより電圧Ｖo10 、Ｖo20 の低電位側が０Ｖで制限される。本実施形態では、第１の実施形態で示した（１）式が成立するように構成されているため、平衡電圧（ＶGS1 −ＶGS2 ）に対する高電位側の振幅と低電位側の振幅とが等しくなる。このように、本実施形態の増幅回路３７によっても第１の実施形態で説明した増幅回路１１と同様の作用および効果が得られる。
【００６５】
（第５の実施形態）
図８は、本発明の第５の実施形態である増幅回路の電気的構成を示している。この図８において、図６と同一部分には同一符号を付して示し、以下異なる構成部分について説明する。
【００６６】
増幅回路４３は、差動増幅回路４４、レベルシフト回路４５および定電流回路４６から構成されている。差動増幅回路４４は、差動増幅回路３８（図６参照）におけるトランジスタＱ２９、Ｑ３０およびトランジスタＱ３１、Ｑ３２をそれぞれ抵抗Ｒ２４および抵抗Ｒ２５（負荷回路に相当）で置き替えた構成となっている。また、レベルシフト回路４５は、レベルシフト回路３９におけるトランジスタＱ３３およびＱ３５をそれぞれ抵抗Ｒ２６およびＲ２７で置き替えた構成となっている。定電流回路４６は、電源線１５と１６との間にＰチャネル型トランジスタＱ４０と抵抗Ｒ２８とが直列に接続された構成を備えている。トランジスタＱ４０のドレインとゲートは接続され、差動増幅回路４４を構成するトランジスタＱ２８のゲートに対しバイアス電圧Ｖb2を供給するようになっている。
【００６７】
この構成において、電圧Ｖi1が電圧Ｖi2（＝１／４・Ｖdd）に等しい時の差動増幅回路４４における平衡電圧は、トランジスタＱ２８に流れる電流値をＩ、抵抗Ｒ２４、Ｒ２５の抵抗値をｒとすればＩ・ｒ／２となる。本実施形態の増幅回路４３によれば、第４の実施形態で説明した増幅回路３７と同様の作用、効果を得られるとともに、回路構成を簡単化することができる。
【００６８】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＭＯＳトランジスタに限らずバイポーラトランジスタで構成しても良い。
第２の実施形態では高周波ノイズの除去を目的としてバンドパスフィルタ２２を用いたが、ノイズの侵入がない場合など高周波ノイズの除去が不要の場合には、バンドパスフィルタ２２に替えてハイパスフィルタを用いても良い。
各実施形態においてはレベルシフト量が（３）式または（４）式により設定されているが、例えば電圧Ｖo10 、Ｖo20 の直流レベルと平衡電圧とのずれが許容される範囲内において、レベルシフト量の設定値を変えても良い。
【００６９】
第２の実施形態に示す波形整形回路１９は、差動増幅回路１２とレベルシフト回路１３とからなる増幅回路が２段に縦続接続されているが、必要とされるゲインに応じて１段構成または３段以上の縦続構成としても良い。また、増幅回路３３、３７、４３についても、ハイパスフィルタを介して１段または２段以上に縦続接続しコンパレータを組み合わせることにより波形整形回路を構成することができる。さらに、増幅回路１１、３３、３７または４３をハイパスフィルタを介して１段または２段以上に縦続接続して増幅回路を構成し、それを波形整形回路以外の回路に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す増幅回路の電気的構成図
【図２】増幅回路に正弦波電圧Ｖi1と一定電圧Ｖi2とを入力した場合の各電圧波形を示す図
【図３】本発明の第２の実施形態を示す波形整形回路の電気的構成図
【図４】ＥＴＣ車載器に設けられた受信回路の電気的構成図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】本発明の第４の実施形態を示す図１相当図
【図７】図２相当図
【図８】本発明の第５の実施形態を示す図１相当図
【図９】第１の従来構成を示す図
【図１０】第３の従来構成を示す図
【図１１】図２相当図
【符号の説明】
１１、３３、３７、４３は増幅回路、１２、１２ａ、１２ｂ、３４、３８、４４は差動増幅回路、１３、１３ａ、１３ｂ、３５、３９、４５はレベルシフト回路、１５は電源線（第１の電源線）、１６は電源線（第２の電源線）、１７、４１は負荷回路、１９は波形整形回路、２３ａ、２３ｂはハイパスフィルタ、Ｑ１１、Ｑ１２、Ｑ２６、Ｑ２７はトランジスタ（差動入力トランジスタ）、Ｑ１３、Ｑ２８はトランジスタ（定電流回路）、Ｑ１４、Ｑ２９はトランジスタ（第１のトランジスタ）、Ｑ１５、Ｑ３０はトランジスタ（第４のトランジスタ）、Ｑ１６、Ｑ３１はトランジスタ（第３のトランジスタ）、Ｑ１７、Ｑ３２はトランジスタ（第２のトランジスタ）、Ｒ１８、Ｒ１９、Ｒ２４、Ｒ２５は抵抗（負荷回路）、ＣＰ１１はコンパレータ（比較回路）である。

Claims (7)

1. 各差動入力トランジスタと第１の電源線との間に接続された負荷回路が対称的な回路構成を有し、両差動入力トランジスタの共通接続点が定電流回路を介して第２の電源線に接続された差動増幅回路と、
   この差動増幅回路からの差動出力電圧をレベルシフトして出力するレベルシフト回路とを備えて構成され、
   同相信号入力時における前記差動増幅回路の差動出力電圧がＶ D0 、前記差動増幅回路における第１、第２の電源電位側の出力限界電圧がそれぞれＶ D1 、Ｖ D2 、前記レベルシフト回路における第１、第２の電源電位側の出力限界電圧がそれぞれＶ L1 、Ｖ L2 であり、Ｖ D0 がＶ D1 とＶ D2 との中点電位に対し第１の電源電位側にずれている場合、前記レベルシフト回路は前記差動増幅回路の差動出力電圧を第２の電源電位側に｜２・Ｖ D0 −Ｖ L2 −Ｖ D1 ｜だけレベルシフトするように構成されていることを特徴とする増幅回路。
2. 各差動入力トランジスタと第１の電源線との間に接続された負荷回路が対称的な回路構成を有し、両差動入力トランジスタの共通接続点が定電流回路を介して第２の電源線に接続された差動増幅回路と、
   この差動増幅回路からの差動出力電圧をレベルシフトして出力するレベルシフト回路とを備えて構成され、
   同相信号入力時における前記差動増幅回路の差動出力電圧がＶD0、前記差動増幅回路における第１、第２の電源電位側の出力限界電圧がそれぞれＶD1、Ｖ D2 、前記レベルシフト回路における第１、第２の電源電位側の出力限界電圧がそれぞれＶL1、ＶL2であり、Ｖ D0 がＶ D1 とＶ D2 との中点電位に対し第２の電源電位側にずれている場合、前記レベルシフト回路は前記差動増幅回路の差動出力電圧を第１の電源電位側に｜−２・ＶD0＋ＶL1＋ＶD2｜だけレベルシフトするように構成されていることを特徴とする増幅回路。
3. 前記差動入力トランジスタの負荷回路は、カレントミラー回路の接続形態を持つ第１と第２のトランジスタおよび第３と第４のトランジスタから構成され、ゲート・ドレイン間またはベース・コレクタ間が接続された前記第１、第３のトランジスタがそれぞれ前記第４、第２のトランジスタと並列に接続されていることを特徴とする請求項１または２記載の増幅回路。
4. 前記差動入力トランジスタの負荷回路は抵抗により構成されていることを特徴とする請求項１または２記載の増幅回路。
5. 前記レベルシフト回路は、ソースフォロア回路またはエミッタフォロア回路により構成されていることを特徴とする請求項１ないし４の何れかに記載の増幅回路。
6. 請求項１ないし５の何れかに記載した増幅回路がハイパスフィルタを介して複数段に縦続接続されていることを特徴とする増幅回路。
7. 請求項１ないし５の何れかに記載した増幅回路とその増幅回路の差動出力電圧に対するハイパスフィルタとが１段または複数段縦続に接続された増幅回路と、
   この増幅回路の差動出力電圧同士を比較する比較回路とから構成されていることを特徴とする波形整形回路。

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