JP3628664B2 - チャージポンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、供給電源より高い電位を出力するチャージポンプ回路に関する。
【０００２】
【従来の技術】
従来、チャージポンプ回路１００は、図７に示すような構成をしている。回路１００は、電源の供給端子と、第１トランジスタＴ１および第２トランジスタＴ２と、第１トランジスタＴ１の第２端子に接続された第１キャパシタＣ１、第３トランジスタＴ３および第４トランジスタＴ４と、第２トランジスタＴ２の第２端子に接続された第２キャパシタＣ２、第５トランジスタＴ５および第６トランジスタＴ６と、第３トランジスタＴ３および第５トランジスタＴ５の第２端子に接続された出力端子を含む。
【０００３】
各トランジスタはＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を使用する。各トランジスタは、供給端子側を第１端子、出力端子側を第２端子とする。
【０００４】
キャパシタＣ１、Ｃ２は、図８に示すように、それぞれ信号Ｃ１Ｂ、Ｃ２Ｂによって駆動される。トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６はＰ型ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。バックゲートは、ノードＢ０で共通である。トランジスタＴ３，Ｔ５のスイッチング時に、ノードＢ０の電位が変動しない程度の容量のキャパシタＣ０が接続されている。
【０００５】
また、トランジスタＴ１，Ｔ２はＮ型ＦＥＴである。バックゲートはそれぞれ信号Ｃ１Ｂ，Ｃ２Ｂが接続されている。
【０００６】
信号Ｃ１Ｂ、Ｃ２Ｂはロー（Ｌｏｗ）電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ（ノン・オーバーラッピング）信号である。信号Ｃ１Ｂ、Ｃ２Ｂの電位が交互に変化することにより、ノードＢ１，Ｂ２の電位が約２Ｖｄｄになる。したがって、出力端子も約２Ｖｄｄになる。
【０００７】
回路１００をシミュレーションした場合の電流および電力の効率は、図９および図１０である。条件は、Ｖｄｄ＝１．５Ｖ、温度１２５℃、標準プロセス（Ｎｏｍｉｎａｌ Ｐｒｏｃｅｓｓ）である。
【０００８】
出力電圧Ｖｏｕｔが、供給端子の電圧Ｖｄｄの２倍である３．０Ｖに近づくにつれて、急激に効率が悪くなっている。ノードＢ１，Ｂ２の電位が高くなると、出力電圧Ｖｏｕｔが高くなる。信号Ｃ１Ｂ、Ｃ２Ｂが共にハイ（Ｈｉｇｈ）電位である区間にノードＢ１，Ｂ２からトランジスタＴ１，Ｔ２を介して供給端子側へ電流が逆流する。この逆流する電流が、電流および電力効率を悪化させている。
【０００９】
電流が逆流を起こす条件は、ＶＢ＞Ｖｄｄ＋ＶＴＮである。ＶＢは、ノードＢ１またはＢ２の電位である。ＶＴＮは、トランジスタＴ１またはＴ２のしきい値電圧である。Ｖｄｄを１．５Ｖとし、ＶＴＮを０．７Ｖとすると、ＶＢが２．２Ｖより大きい場合で、電流の逆流が起こる。
【００１０】
電流の逆流を示すシミュレーション結果を図１１に示す。条件は、Ｖｄｄ＝１．５Ｖ、Ｖｏｕｔ＝２．９Ｖである。上は信号波形を、下はトランジスタＴ１，Ｔ２，Ｔ３，Ｔ５に流れる電流を示す。信号Ｃ２Ｂが１．５Ｖ、ノードＢ２が約２．９Ｖで、信号Ｃ１Ｂが０Ｖから１．５ＶになるにつれてノードＢ１が１．５Ｖから２．９Ｖに上がる。この時、トランジスタＴ１を流れる電流が発生している。ノードＢ１が２．４Ｖを超えた当たりからトランジスタＴ２を流れる電流も発生している。電流の極性は、トランジスタを流れる電流の向きを示す。負の極性は、トランジスタの第２端子から第１端子へ流れることを示す。つまり、これらの電流はチャージポンプ回路１００から電源への電流である。これは、電源からチャージポンプ回路１００のキャパシタＣ１，Ｃ２に蓄積された電荷を、再び電源にもどしていることになる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、出力電圧が供給電圧の２倍に近づいたときの効率を改善するチャージポンプ回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のチャージポンプ回路の要旨は、電源の供給端子と、電荷が通過する第１トランジスタおよび第２トランジスタと、前記供給端子から第１トランジスタを通過した電荷を蓄積する第１キャパシタと、前記供給端子から第２トランジスタを通過した電荷を蓄積する第２キャパシタと、前記供給端子と第１トランジスタの第１端子の間に設けられた第７トランジスタと、前記供給端子と第２トランジスタの第１端子の間に設けられた第８トランジスタと、を含む。第７および第８トランジスタは、第１および第２キャパシタに蓄積された電荷が、第１および第２トランジスタを介して供給端子に逆流するのを防止する。
【００１３】
【発明の実施の形態】
本発明のチャージポンプ回路の実施形態について図面を使用して説明する。先ず、第１実施例について説明する。
【００１４】
図１に示すように、本発明のチャージポンプ回路１０は、電源の供給端子と、電荷が通過する第１トランジスタＴ１および第２トランジスタＴ２と、供給端子から第１トランジスタＴ１を通過した電荷を蓄積する第１キャパシタＣ１と、供給端子から第２トランジスタＴ２を通過した電荷を蓄積する第２キャパシタＣ２と、供給端子と第１トランジスタＴ１の第１端子の間に設けられた第７トランジスタＴ７と、供給端子と第２トランジスタＴ２の第１端子の間に設けられた第８トランジスタＴ８と、を含む。
【００１５】
なお、第１トランジスタＴ１および第２トランジスタＴ２の第２端子と接続される第１キャパシタＣ１および第２キャパシタＣ２の端子を、それぞれ第１端子とし、他端を第２端子とする。第１トランジスタＴ１のバックゲートと第１キャパシタＣ１の第２端子とが接続される。第２トランジスタＴ２のバックゲートと第２キャパシタＣ２の第２端子とが接続される。
【００１６】
また、回路１０は、第１キャパシタＣ１および第２キャパシタＣ２に蓄積された電荷を出力する出力端子と、出力端子にそれぞれ第２端子が接続された第３トランジスタＴ３および第５トランジスタＴ５と、第３トランジスタＴ３のバックゲートに第２端子およびバックゲートが接続された第４トランジスタＴ４と、第５トランジスタＴ５のバックゲートに第２端子およびバックゲートが接続された第６トランジスタＴ６と、を含む。
【００１７】
さらに、回路１０は、第１トランジスタＴ１の第２端子、第２トランジスタＴ２のゲート、第３トランジスタＴ３の第１端子、第４トランジスタＴ４の第１端子、第５トランジスタＴ５のゲート、第６トランジスタＴ６のゲート、および第１キャパシタＣ１が接続される第１ノードＢ１と、第１トランジスタＴ１のゲート、第２トランジスタＴ２の第２端子、第３トランジスタＴ３のゲート、第４トランジスタＴ４のゲート、第５トランジスタＴ５の第１端子、第６トランジスタＴ６の第１端子、および第２キャパシタＣ２が接続される第２ノードＢ２と、を含む。
【００１８】
各トランジスタはＭＯＳＦＥＴを使用する。各トランジスタは、供給端子側を第１端子、出力端子側を第２端子とする。
【００１９】
第７と第８トランジスタＴ７，Ｔ８のバックゲートは、同一のノードＢ０に接続されている。ノードＢ０の電位は、第７と第８トランジスタＴ７，Ｔ８の第１および第２端子の電位より高くなる。したがって、第７と第８トランジスタＴ７，Ｔ８の第１端子および第２端子からバックゲートに順方向電流が流れるのを防ぐ。
【００２０】
第７および第８トランジスタＴ７，Ｔ８はＰ型ＦＥＴである。ゲート信号Ｃ１Ａ，Ｃ２Ａがロー電位になると、第１端子と第２端子間が接続される。信号Ｃ１Ａ，Ｃ２Ａをハイ電位にすると、第１端子と第２端子間が遮断され、第１および第２トランジスタＴ１，Ｔ２から供給端子への電流の逆流を防止できる。
【００２１】
なお、第１および第２トランジスタＴ１，Ｔ２はＮ型ＦＥＴである。第３から第８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８はＰ型ＦＥＴである。
【００２２】
ノードＢ０に第３から第８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８のバックゲートが接続されている。回路１０中のＰ型ＦＥＴのバックゲート電位が同じになる。また、ノードＢ０とグランドの間にキャパシタＣ０を設ける。キャパシタＣ０によって、ノードＢ０の電位が安定する。
【００２３】
第７トランジスタＴ７のゲート、第８トランジスタＴ８のゲート、第１キャパシタＣ１の第２端子および第２キャパシタＣ２の第２端子にシグナル・ジェネレータが接続される。このシグナル・ジェネレータは、上記のゲートおよびキャパシタに信号を入力する。
【００２４】
図２に示すように、シグナル・ジェネレータから第１キャパシタＣ１および第２キャパシタＣ２にそれぞれ入力する信号Ｃ１Ｂ，Ｃ２Ｂは、同じタイミングで互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。第１および第２キャパシタＣ１，Ｃ２に交互に信号が入力される。
【００２５】
シグナル・ジェネレータから第７および第８トランジスタＴ７，Ｔ８のゲートにそれぞれ入力する信号Ｃ１Ａ，Ｃ２Ａは、互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。第７および第８トランジスタＴ７，Ｔ８に交互に信号が入力される。
【００２６】
出力端子とシグナル・ジェネレータの間に、シグナル・ジェネレータの動作を制御する制御回路を設ける。制御回路によって、Ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号の波形が調節される。
【００２７】
シグナル・ジェネレータは、ゲート信号Ｃ１Ａ，Ｃ２Ａが信号Ｃ１Ｂ、Ｃ２Ｂより早くハイになるように設計する。このことより、従来回路１００が持っていた第１および第２トランジスタＴ１，Ｔ２の供給端子への電流経路を遮断する。シグナル・ジェネレータは、信号Ｃ１Ｂ、Ｃ２Ｂがローになると同時または後に信号Ｃ１Ａ、Ｃ２Ａがローになるように設計する。
【００２８】
第４および第６トランジスタＴ４，Ｔ６は、それぞれ第３から８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８のバックゲート電位を調節する。
【００２９】
以上のように、本発明の回路は、第１および第２トランジスタＴ１，Ｔ２と供給電源Ｖｄｄの間に、それぞれ第７および第８トランジスタＴ７，Ｔ８を追加した。第７および第８トランジスタＴ７，Ｔ８は、電荷の逆流を防止する。したがって、回路１０の電流および電力効率が従来と比べて改善される。
【００３０】
電流が逆流を起こす条件は、ＶＢ＞Ｖｄｄ＋ＶＴＮ＋｜ＶＴＰ｜である。ＶＢは、ノードＢ１またはＢ２の電位である。ＶＴＮは、トランジスタＴ１またはＴ２のしきい値電圧である。ＶＴＰは、トランジスタＴ７またはＴ８のしきい値電圧である。Ｖｄｄを１．５Ｖ、ＶＴＮを０．７Ｖ、ＶＴＰを−０．７Ｖとすると、ＶＢが２．９Ｖ以上で、電流が逆流する。これは、従来技術で説明した条件より高くなっている。したがって、電流の逆流が起こりにくい。
【００３１】
次に、回路１０の動作を説明する。キャパシタ信号Ｃ１ＢおよびＣ２Ｂは、互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。また、ゲート信号Ｃ１ＡおよびＣ２Ａも、Ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。
【００３２】
図２の縦線２本間の各信号Ｃ１Ｂ，Ｃ２Ｂ，Ｃ１Ａ，Ｃ２Ａ全てが、ハイ電位のときから説明を始める。ゲート信号Ｃ１Ａおよびキャパシタ信号Ｃ１Ｂがハイ電位のとき、第７トランジスタＴ７はオフ、第２トランジスタＴ２はオン、第５トランジスタＴ５はオフである。この時、キャパシタ信号Ｃ２Ｂがロー電位となり、ノードＢ２はＶｄｄより少し低い電位となる。
【００３３】
次に、ゲート信号Ｃ２Ａがロー電位になり、第８トランジスタＴ８がオンになる。第８トランジスタＴ８を介して供給端子からノードＢ２Ｖに電流が流れ、ノードＢ２Ｖの電位がＶｄｄになる。第２トランジスタＴ２を介してノードＢ２ＶからノードＢ２に電流が流れ、ノードＢ２の電位もＶｄｄになり、キャパシタＣ２に電荷が蓄積される。
【００３４】
その後、ゲート信号Ｃ２Ａがハイ電位になり、第８トランジスタＴ８はオフになる。第８トランジスタＴ８がオフになった後、キャパシタ信号Ｃ２Ｂがハイ電位になる。ノードＢ２の電位は、約２Ｖｄｄとなる。第５トランジスタＴ５が弱くオンし、第５トランジスタＴ５を介して、ノードＢ２から出力端子に電流が流れ始める。
【００３５】
キャパシタ信号Ｃ１Ｂがロー電位となり、ノードＢ１の電位はＶｄｄより少し低い値になる。ノードＢ１にゲートが接続された第５トランジスタＴ５が強くオンになる。したがって、第５トランジスタＴ５を介してノードＢ２から出力端子に電流が流れ、出力電圧Ｖｏｕｔは約２Ｖｄｄとなり、供給電圧Ｖｄｄの約２倍となる。
【００３６】
上述の強くオン、および弱くオンについて説明する。Ｐ型トランジスタはゲート電位がソース電位よりしきい値電圧の絶対値分以上低下すると常時オン状態になる。この時、弱くオンは、ゲート電圧がしきい値電圧付近でオンする場合であり、強くオンは、ゲート電圧がしきい値電圧より低く離れてオンする場合である。
【００３７】
また、ノードＢ２の電位が２Ｖｄｄとなる直前に、ゲート信号Ｃ２Ａをハイ電位にするため、キャパシタＣ２に蓄積された電荷が第８トランジスタＴ８を通過して供給端子に達することはない。
【００３８】
次に、キャパシタ信号Ｃ１Ａがロー電位となり、第７トランジスタＴ７がオンになる。第７トランジスタＴ７を介して供給端子からノードＢ１Ｖに電流が流れ、ノードＢ１Ｖの電位がＶｄｄになる。第１トランジスタＴ１を介してノードＢ１ＶからノードＢ１に電流が流れ、ノードＢ１の電位もＶｄｄになり、キャパシタＣ１に電荷が蓄積される。
【００３９】
その後、ゲート信号Ｃ１Ａがハイ電位になり、第７トランジスタＴ７はオフになる。第７トランジスタＴ７がオフになった後、キャパシタ信号Ｃ１Ｂがハイ電位になる。ノードＢ１の電位は、約２Ｖｄｄとなる。第３トランジスタＴ３が弱くオンし、第３トランジスタＴ３を介してノードＢ１から出力端子に電流が流れ始める。
【００４０】
図３は、Ｖｄｄ＝１．５Ｖ、Ｖｏｕｔ＝２．９Ｖでのシミュレーション結果である。上は信号波形を、下はトランジスタＴ１，Ｔ２，Ｔ３，Ｔ５，Ｔ７，Ｔ８を流れる電流を示す。信号Ｃ２Ｂが１．５Ｖ、Ｂ２が約２．９Ｖで、信号Ｃ１Ａが０Ｖから１．５Ｖになり、次に信号Ｃ１Ｂが０Ｖから１．５Ｖになり、ノードＢ１の電位が１．５Ｖから徐々に２．９Ｖに上がる。この時、第７トランジスタＴ７を流れる電流が発生しているが、これはノードＢ１Ｖの電位が信号Ｃ１Ａの上昇に伴ってゲート・ソース間の寄生容量により上昇するために、ノードＢ１Ｖから供給端子へ流れる電流である。
【００４１】
次にノードＢ１からノードＢ１ＶへトランジスタＴ１を流れる電流が発生しているが、Ｂ１Ｖの電位が上昇すると無くなる。この時、第７トランジスタＴ７を流れる電流はない。
【００４２】
以上より、ノードＢ１から供給端子へ直接電流が流れていない。ノードＢ１が２．４Ｖを超えてもＢ２から供給端子へ第２トランジスタＴ２を流れる電流も発生していない。このように、チャージポンプ回路１０から供給端子への電流は従来方式と比較して大幅に減少している。
【００４３】
信号Ｃ１Ｂ、Ｃ２Ｂと供給端子の電位Ｖｄｄによって、ノードＢ１，Ｂ２の電位は、Ｖｄｄの２倍となる。上記のように供給電源に電荷が逆流しないため、効率よく出力電圧ＶｏｕｔはＶｄｄの２倍となる。
【００４４】
チャージポンプ回路１０をシミュレーションした場合の電流および電力の効率を図４および図５に示す。条件は、Ｖｄｄ＝１．５Ｖ、温度１２５℃、標準プロセス（Ｎｏｍｉｎａｌ Ｐｒｏｃｅｓｓ）である。図９および図１０で示した従来のチャージポンプ回路１００を用いた場合のデータも比較のために同時に示す。
【００４５】
出力電圧Ｖｏｕｔが２．３Ｖを超えた付近から、本発明の方式が良い効率を示している。供給電源電圧の２倍近い出力電圧Ｖｏｕｔ＝２．９Ｖでは、電流効率約７％、電力効率で約１３％、本発明の方式が従来方式を上回っている。このように出力電圧が高い場合に、本発明の回路１０は低消費電力化に有効である。
【００４６】
また、供給電源電圧の２倍以上の電位が必要な場合は、チャージポンプ回路を複数段接続して所望の電位を得る方法が採られるが、本発明の回路を用いることにより、各段での電流および電力ロスは従来方式に比べて低くなり、特に有効である。
【００４７】
次に、図６に示す第２実施例を説明する。第７および第８トランジスタＴ７，Ｔ８のバックゲートの同一ノードをＢ３とする。ノードＢ３に第９トランジスタＴ９の第１端子が接続されている。第９トランジスタＴ９の第２端子は、第３，第４，第５および第６トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のバックゲートが接続されたノードＢ０に接続されている。第９トランジスタＴ９はＮ型ＦＥＴである。ノードＢ３の電位は、第９トランジスタＴ９のしきい値電圧分、ノードＢ０より低くなる。このため第７および第８トランジスタＴ７，Ｔ８のしきい値電圧が、実施例１よりも下がる。したがって、電流供給能力が高まり、第７および第８トランジスタＴ７，Ｔ８を実施例１よりも小さくできる。
【００４８】
第７および第８トランジスタＴ７，Ｔ８の面積は、第９トランジスタＴ９に対して十分大きい。第９トランジスタＴ９を追加しても、それ以上に第７および８トランジスタＴ７，Ｔ８が小さくなるので、回路全体として小型となる。
【００４９】
第９トランジスタＴ９のバックゲートは、供給端子に接続されている。第９トランジスタＴ９のバックゲートをグランドに接続した場合と比較して、しきい値電圧が下がる。
【００５０】
第９トランジスタＴ９の第２端子は、第９トランジスタＴ９のゲートに接続されている。これは、ノードＢ３の電位がノードＢ０の電位よりも第９トランジスタＴ９のしきい値電圧分だけ下げるためである。
【００５１】
以上より、第９トランジスタＴ９が追加され、第７および第８トランジスタＴ７，Ｔ８のバックゲートがＢ０からＢ３となる。ノードＢ３の電位は、ノードＢ０より第９トランジスタＴ９のしきい値電圧分低くなる。第７および第８トランジスタＴ７，Ｔ８のしきい値電圧が実施例１より下がる。その分、上記｜ＶＴＰ｜が小さくなるので、電流が逆流を起こしやすくなる。電流供給能力が高まり、第７および第８トランジスタＴ７，Ｔ８のデバイスサイズを実施例１より小さくすることができる。
【００５２】
以上本発明について説明したが、本発明は上記の実施形態に限定されることない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【００５３】
【発明の効果】
第１実施例では、電源の供給端子と第１および第２トランジスタの間に第７および第８トランジスタを設けた。これらのトランジスタによって、供給端子への電流の逆流を防止できる。電流効率および電力効率が改善される。
【００５４】
第２実施例では、第９トランジスタを設けた。トランジスタＴ７，８のしきい値電圧を下げるため、第１実施例よりも電流が逆流を起こしやすいが、従来方式より逆流を起こす電圧条件は高い。また、トランジスタＴ７，Ｔ８が小型化され、回路全体としても小型になる。
【図面の簡単な説明】
【図１】本発明のチャージポンプ回路の回路図である。
【図２】信号波形およびノードの電位を示す図である。
【図３】図１の信号波形および電流の図である。
【図４】本発明の電流効率のグラフである。
【図５】本発明の電力効率のグラフである。
【図６】図１の回路にＮ型ＦＥＴを設けた回路図である。
【図７】従来のチャージポンプ回路の回路図である。
【図８】従来回路における信号波形およびノードの電位を示す図である。
【図９】従来の電流効率のグラフである。
【図１０】従来の電力効率のグラフである。
【図１１】図７の回路の信号波形および電流の図である。
【符号の説明】
１０，２０，３０：チャージポンプ回路
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９：トランジスタ
Ｂ０，Ｂ１，Ｂ２，Ｂ１Ｖ，Ｂ２Ｖ，Ｂ３：ノード
Ｃ０，Ｃ１，Ｃ２：キャパシタ
【発明の属する技術分野】
本発明は、供給電源より高い電位を出力するチャージポンプ回路に関する。
【０００２】
【従来の技術】
従来、チャージポンプ回路１００は、図７に示すような構成をしている。回路１００は、電源の供給端子と、第１トランジスタＴ１および第２トランジスタＴ２と、第１トランジスタＴ１の第２端子に接続された第１キャパシタＣ１、第３トランジスタＴ３および第４トランジスタＴ４と、第２トランジスタＴ２の第２端子に接続された第２キャパシタＣ２、第５トランジスタＴ５および第６トランジスタＴ６と、第３トランジスタＴ３および第５トランジスタＴ５の第２端子に接続された出力端子を含む。
【０００３】
各トランジスタはＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を使用する。各トランジスタは、供給端子側を第１端子、出力端子側を第２端子とする。
【０００４】
キャパシタＣ１、Ｃ２は、図８に示すように、それぞれ信号Ｃ１Ｂ、Ｃ２Ｂによって駆動される。トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６はＰ型ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。バックゲートは、ノードＢ０で共通である。トランジスタＴ３，Ｔ５のスイッチング時に、ノードＢ０の電位が変動しない程度の容量のキャパシタＣ０が接続されている。
【０００５】
また、トランジスタＴ１，Ｔ２はＮ型ＦＥＴである。バックゲートはそれぞれ信号Ｃ１Ｂ，Ｃ２Ｂが接続されている。
【０００６】
信号Ｃ１Ｂ、Ｃ２Ｂはロー（Ｌｏｗ）電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ（ノン・オーバーラッピング）信号である。信号Ｃ１Ｂ、Ｃ２Ｂの電位が交互に変化することにより、ノードＢ１，Ｂ２の電位が約２Ｖｄｄになる。したがって、出力端子も約２Ｖｄｄになる。
【０００７】
回路１００をシミュレーションした場合の電流および電力の効率は、図９および図１０である。条件は、Ｖｄｄ＝１．５Ｖ、温度１２５℃、標準プロセス（Ｎｏｍｉｎａｌ Ｐｒｏｃｅｓｓ）である。
【０００８】
出力電圧Ｖｏｕｔが、供給端子の電圧Ｖｄｄの２倍である３．０Ｖに近づくにつれて、急激に効率が悪くなっている。ノードＢ１，Ｂ２の電位が高くなると、出力電圧Ｖｏｕｔが高くなる。信号Ｃ１Ｂ、Ｃ２Ｂが共にハイ（Ｈｉｇｈ）電位である区間にノードＢ１，Ｂ２からトランジスタＴ１，Ｔ２を介して供給端子側へ電流が逆流する。この逆流する電流が、電流および電力効率を悪化させている。
【０００９】
電流が逆流を起こす条件は、ＶＢ＞Ｖｄｄ＋ＶＴＮである。ＶＢは、ノードＢ１またはＢ２の電位である。ＶＴＮは、トランジスタＴ１またはＴ２のしきい値電圧である。Ｖｄｄを１．５Ｖとし、ＶＴＮを０．７Ｖとすると、ＶＢが２．２Ｖより大きい場合で、電流の逆流が起こる。
【００１０】
電流の逆流を示すシミュレーション結果を図１１に示す。条件は、Ｖｄｄ＝１．５Ｖ、Ｖｏｕｔ＝２．９Ｖである。上は信号波形を、下はトランジスタＴ１，Ｔ２，Ｔ３，Ｔ５に流れる電流を示す。信号Ｃ２Ｂが１．５Ｖ、ノードＢ２が約２．９Ｖで、信号Ｃ１Ｂが０Ｖから１．５ＶになるにつれてノードＢ１が１．５Ｖから２．９Ｖに上がる。この時、トランジスタＴ１を流れる電流が発生している。ノードＢ１が２．４Ｖを超えた当たりからトランジスタＴ２を流れる電流も発生している。電流の極性は、トランジスタを流れる電流の向きを示す。負の極性は、トランジスタの第２端子から第１端子へ流れることを示す。つまり、これらの電流はチャージポンプ回路１００から電源への電流である。これは、電源からチャージポンプ回路１００のキャパシタＣ１，Ｃ２に蓄積された電荷を、再び電源にもどしていることになる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、出力電圧が供給電圧の２倍に近づいたときの効率を改善するチャージポンプ回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のチャージポンプ回路の要旨は、電源の供給端子と、電荷が通過する第１トランジスタおよび第２トランジスタと、前記供給端子から第１トランジスタを通過した電荷を蓄積する第１キャパシタと、前記供給端子から第２トランジスタを通過した電荷を蓄積する第２キャパシタと、前記供給端子と第１トランジスタの第１端子の間に設けられた第７トランジスタと、前記供給端子と第２トランジスタの第１端子の間に設けられた第８トランジスタと、を含む。第７および第８トランジスタは、第１および第２キャパシタに蓄積された電荷が、第１および第２トランジスタを介して供給端子に逆流するのを防止する。
【００１３】
【発明の実施の形態】
本発明のチャージポンプ回路の実施形態について図面を使用して説明する。先ず、第１実施例について説明する。
【００１４】
図１に示すように、本発明のチャージポンプ回路１０は、電源の供給端子と、電荷が通過する第１トランジスタＴ１および第２トランジスタＴ２と、供給端子から第１トランジスタＴ１を通過した電荷を蓄積する第１キャパシタＣ１と、供給端子から第２トランジスタＴ２を通過した電荷を蓄積する第２キャパシタＣ２と、供給端子と第１トランジスタＴ１の第１端子の間に設けられた第７トランジスタＴ７と、供給端子と第２トランジスタＴ２の第１端子の間に設けられた第８トランジスタＴ８と、を含む。
【００１５】
なお、第１トランジスタＴ１および第２トランジスタＴ２の第２端子と接続される第１キャパシタＣ１および第２キャパシタＣ２の端子を、それぞれ第１端子とし、他端を第２端子とする。第１トランジスタＴ１のバックゲートと第１キャパシタＣ１の第２端子とが接続される。第２トランジスタＴ２のバックゲートと第２キャパシタＣ２の第２端子とが接続される。
【００１６】
また、回路１０は、第１キャパシタＣ１および第２キャパシタＣ２に蓄積された電荷を出力する出力端子と、出力端子にそれぞれ第２端子が接続された第３トランジスタＴ３および第５トランジスタＴ５と、第３トランジスタＴ３のバックゲートに第２端子およびバックゲートが接続された第４トランジスタＴ４と、第５トランジスタＴ５のバックゲートに第２端子およびバックゲートが接続された第６トランジスタＴ６と、を含む。
【００１７】
さらに、回路１０は、第１トランジスタＴ１の第２端子、第２トランジスタＴ２のゲート、第３トランジスタＴ３の第１端子、第４トランジスタＴ４の第１端子、第５トランジスタＴ５のゲート、第６トランジスタＴ６のゲート、および第１キャパシタＣ１が接続される第１ノードＢ１と、第１トランジスタＴ１のゲート、第２トランジスタＴ２の第２端子、第３トランジスタＴ３のゲート、第４トランジスタＴ４のゲート、第５トランジスタＴ５の第１端子、第６トランジスタＴ６の第１端子、および第２キャパシタＣ２が接続される第２ノードＢ２と、を含む。
【００１８】
各トランジスタはＭＯＳＦＥＴを使用する。各トランジスタは、供給端子側を第１端子、出力端子側を第２端子とする。
【００１９】
第７と第８トランジスタＴ７，Ｔ８のバックゲートは、同一のノードＢ０に接続されている。ノードＢ０の電位は、第７と第８トランジスタＴ７，Ｔ８の第１および第２端子の電位より高くなる。したがって、第７と第８トランジスタＴ７，Ｔ８の第１端子および第２端子からバックゲートに順方向電流が流れるのを防ぐ。
【００２０】
第７および第８トランジスタＴ７，Ｔ８はＰ型ＦＥＴである。ゲート信号Ｃ１Ａ，Ｃ２Ａがロー電位になると、第１端子と第２端子間が接続される。信号Ｃ１Ａ，Ｃ２Ａをハイ電位にすると、第１端子と第２端子間が遮断され、第１および第２トランジスタＴ１，Ｔ２から供給端子への電流の逆流を防止できる。
【００２１】
なお、第１および第２トランジスタＴ１，Ｔ２はＮ型ＦＥＴである。第３から第８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８はＰ型ＦＥＴである。
【００２２】
ノードＢ０に第３から第８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８のバックゲートが接続されている。回路１０中のＰ型ＦＥＴのバックゲート電位が同じになる。また、ノードＢ０とグランドの間にキャパシタＣ０を設ける。キャパシタＣ０によって、ノードＢ０の電位が安定する。
【００２３】
第７トランジスタＴ７のゲート、第８トランジスタＴ８のゲート、第１キャパシタＣ１の第２端子および第２キャパシタＣ２の第２端子にシグナル・ジェネレータが接続される。このシグナル・ジェネレータは、上記のゲートおよびキャパシタに信号を入力する。
【００２４】
図２に示すように、シグナル・ジェネレータから第１キャパシタＣ１および第２キャパシタＣ２にそれぞれ入力する信号Ｃ１Ｂ，Ｃ２Ｂは、同じタイミングで互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。第１および第２キャパシタＣ１，Ｃ２に交互に信号が入力される。
【００２５】
シグナル・ジェネレータから第７および第８トランジスタＴ７，Ｔ８のゲートにそれぞれ入力する信号Ｃ１Ａ，Ｃ２Ａは、互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。第７および第８トランジスタＴ７，Ｔ８に交互に信号が入力される。
【００２６】
出力端子とシグナル・ジェネレータの間に、シグナル・ジェネレータの動作を制御する制御回路を設ける。制御回路によって、Ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号の波形が調節される。
【００２７】
シグナル・ジェネレータは、ゲート信号Ｃ１Ａ，Ｃ２Ａが信号Ｃ１Ｂ、Ｃ２Ｂより早くハイになるように設計する。このことより、従来回路１００が持っていた第１および第２トランジスタＴ１，Ｔ２の供給端子への電流経路を遮断する。シグナル・ジェネレータは、信号Ｃ１Ｂ、Ｃ２Ｂがローになると同時または後に信号Ｃ１Ａ、Ｃ２Ａがローになるように設計する。
【００２８】
第４および第６トランジスタＴ４，Ｔ６は、それぞれ第３から８トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８のバックゲート電位を調節する。
【００２９】
以上のように、本発明の回路は、第１および第２トランジスタＴ１，Ｔ２と供給電源Ｖｄｄの間に、それぞれ第７および第８トランジスタＴ７，Ｔ８を追加した。第７および第８トランジスタＴ７，Ｔ８は、電荷の逆流を防止する。したがって、回路１０の電流および電力効率が従来と比べて改善される。
【００３０】
電流が逆流を起こす条件は、ＶＢ＞Ｖｄｄ＋ＶＴＮ＋｜ＶＴＰ｜である。ＶＢは、ノードＢ１またはＢ２の電位である。ＶＴＮは、トランジスタＴ１またはＴ２のしきい値電圧である。ＶＴＰは、トランジスタＴ７またはＴ８のしきい値電圧である。Ｖｄｄを１．５Ｖ、ＶＴＮを０．７Ｖ、ＶＴＰを−０．７Ｖとすると、ＶＢが２．９Ｖ以上で、電流が逆流する。これは、従来技術で説明した条件より高くなっている。したがって、電流の逆流が起こりにくい。
【００３１】
次に、回路１０の動作を説明する。キャパシタ信号Ｃ１ＢおよびＣ２Ｂは、互いにロー電位が重ならないＮｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。また、ゲート信号Ｃ１ＡおよびＣ２Ａも、Ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ信号である。
【００３２】
図２の縦線２本間の各信号Ｃ１Ｂ，Ｃ２Ｂ，Ｃ１Ａ，Ｃ２Ａ全てが、ハイ電位のときから説明を始める。ゲート信号Ｃ１Ａおよびキャパシタ信号Ｃ１Ｂがハイ電位のとき、第７トランジスタＴ７はオフ、第２トランジスタＴ２はオン、第５トランジスタＴ５はオフである。この時、キャパシタ信号Ｃ２Ｂがロー電位となり、ノードＢ２はＶｄｄより少し低い電位となる。
【００３３】
次に、ゲート信号Ｃ２Ａがロー電位になり、第８トランジスタＴ８がオンになる。第８トランジスタＴ８を介して供給端子からノードＢ２Ｖに電流が流れ、ノードＢ２Ｖの電位がＶｄｄになる。第２トランジスタＴ２を介してノードＢ２ＶからノードＢ２に電流が流れ、ノードＢ２の電位もＶｄｄになり、キャパシタＣ２に電荷が蓄積される。
【００３４】
その後、ゲート信号Ｃ２Ａがハイ電位になり、第８トランジスタＴ８はオフになる。第８トランジスタＴ８がオフになった後、キャパシタ信号Ｃ２Ｂがハイ電位になる。ノードＢ２の電位は、約２Ｖｄｄとなる。第５トランジスタＴ５が弱くオンし、第５トランジスタＴ５を介して、ノードＢ２から出力端子に電流が流れ始める。
【００３５】
キャパシタ信号Ｃ１Ｂがロー電位となり、ノードＢ１の電位はＶｄｄより少し低い値になる。ノードＢ１にゲートが接続された第５トランジスタＴ５が強くオンになる。したがって、第５トランジスタＴ５を介してノードＢ２から出力端子に電流が流れ、出力電圧Ｖｏｕｔは約２Ｖｄｄとなり、供給電圧Ｖｄｄの約２倍となる。
【００３６】
上述の強くオン、および弱くオンについて説明する。Ｐ型トランジスタはゲート電位がソース電位よりしきい値電圧の絶対値分以上低下すると常時オン状態になる。この時、弱くオンは、ゲート電圧がしきい値電圧付近でオンする場合であり、強くオンは、ゲート電圧がしきい値電圧より低く離れてオンする場合である。
【００３７】
また、ノードＢ２の電位が２Ｖｄｄとなる直前に、ゲート信号Ｃ２Ａをハイ電位にするため、キャパシタＣ２に蓄積された電荷が第８トランジスタＴ８を通過して供給端子に達することはない。
【００３８】
次に、キャパシタ信号Ｃ１Ａがロー電位となり、第７トランジスタＴ７がオンになる。第７トランジスタＴ７を介して供給端子からノードＢ１Ｖに電流が流れ、ノードＢ１Ｖの電位がＶｄｄになる。第１トランジスタＴ１を介してノードＢ１ＶからノードＢ１に電流が流れ、ノードＢ１の電位もＶｄｄになり、キャパシタＣ１に電荷が蓄積される。
【００３９】
その後、ゲート信号Ｃ１Ａがハイ電位になり、第７トランジスタＴ７はオフになる。第７トランジスタＴ７がオフになった後、キャパシタ信号Ｃ１Ｂがハイ電位になる。ノードＢ１の電位は、約２Ｖｄｄとなる。第３トランジスタＴ３が弱くオンし、第３トランジスタＴ３を介してノードＢ１から出力端子に電流が流れ始める。
【００４０】
図３は、Ｖｄｄ＝１．５Ｖ、Ｖｏｕｔ＝２．９Ｖでのシミュレーション結果である。上は信号波形を、下はトランジスタＴ１，Ｔ２，Ｔ３，Ｔ５，Ｔ７，Ｔ８を流れる電流を示す。信号Ｃ２Ｂが１．５Ｖ、Ｂ２が約２．９Ｖで、信号Ｃ１Ａが０Ｖから１．５Ｖになり、次に信号Ｃ１Ｂが０Ｖから１．５Ｖになり、ノードＢ１の電位が１．５Ｖから徐々に２．９Ｖに上がる。この時、第７トランジスタＴ７を流れる電流が発生しているが、これはノードＢ１Ｖの電位が信号Ｃ１Ａの上昇に伴ってゲート・ソース間の寄生容量により上昇するために、ノードＢ１Ｖから供給端子へ流れる電流である。
【００４１】
次にノードＢ１からノードＢ１ＶへトランジスタＴ１を流れる電流が発生しているが、Ｂ１Ｖの電位が上昇すると無くなる。この時、第７トランジスタＴ７を流れる電流はない。
【００４２】
以上より、ノードＢ１から供給端子へ直接電流が流れていない。ノードＢ１が２．４Ｖを超えてもＢ２から供給端子へ第２トランジスタＴ２を流れる電流も発生していない。このように、チャージポンプ回路１０から供給端子への電流は従来方式と比較して大幅に減少している。
【００４３】
信号Ｃ１Ｂ、Ｃ２Ｂと供給端子の電位Ｖｄｄによって、ノードＢ１，Ｂ２の電位は、Ｖｄｄの２倍となる。上記のように供給電源に電荷が逆流しないため、効率よく出力電圧ＶｏｕｔはＶｄｄの２倍となる。
【００４４】
チャージポンプ回路１０をシミュレーションした場合の電流および電力の効率を図４および図５に示す。条件は、Ｖｄｄ＝１．５Ｖ、温度１２５℃、標準プロセス（Ｎｏｍｉｎａｌ Ｐｒｏｃｅｓｓ）である。図９および図１０で示した従来のチャージポンプ回路１００を用いた場合のデータも比較のために同時に示す。
【００４５】
出力電圧Ｖｏｕｔが２．３Ｖを超えた付近から、本発明の方式が良い効率を示している。供給電源電圧の２倍近い出力電圧Ｖｏｕｔ＝２．９Ｖでは、電流効率約７％、電力効率で約１３％、本発明の方式が従来方式を上回っている。このように出力電圧が高い場合に、本発明の回路１０は低消費電力化に有効である。
【００４６】
また、供給電源電圧の２倍以上の電位が必要な場合は、チャージポンプ回路を複数段接続して所望の電位を得る方法が採られるが、本発明の回路を用いることにより、各段での電流および電力ロスは従来方式に比べて低くなり、特に有効である。
【００４７】
次に、図６に示す第２実施例を説明する。第７および第８トランジスタＴ７，Ｔ８のバックゲートの同一ノードをＢ３とする。ノードＢ３に第９トランジスタＴ９の第１端子が接続されている。第９トランジスタＴ９の第２端子は、第３，第４，第５および第６トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６のバックゲートが接続されたノードＢ０に接続されている。第９トランジスタＴ９はＮ型ＦＥＴである。ノードＢ３の電位は、第９トランジスタＴ９のしきい値電圧分、ノードＢ０より低くなる。このため第７および第８トランジスタＴ７，Ｔ８のしきい値電圧が、実施例１よりも下がる。したがって、電流供給能力が高まり、第７および第８トランジスタＴ７，Ｔ８を実施例１よりも小さくできる。
【００４８】
第７および第８トランジスタＴ７，Ｔ８の面積は、第９トランジスタＴ９に対して十分大きい。第９トランジスタＴ９を追加しても、それ以上に第７および８トランジスタＴ７，Ｔ８が小さくなるので、回路全体として小型となる。
【００４９】
第９トランジスタＴ９のバックゲートは、供給端子に接続されている。第９トランジスタＴ９のバックゲートをグランドに接続した場合と比較して、しきい値電圧が下がる。
【００５０】
第９トランジスタＴ９の第２端子は、第９トランジスタＴ９のゲートに接続されている。これは、ノードＢ３の電位がノードＢ０の電位よりも第９トランジスタＴ９のしきい値電圧分だけ下げるためである。
【００５１】
以上より、第９トランジスタＴ９が追加され、第７および第８トランジスタＴ７，Ｔ８のバックゲートがＢ０からＢ３となる。ノードＢ３の電位は、ノードＢ０より第９トランジスタＴ９のしきい値電圧分低くなる。第７および第８トランジスタＴ７，Ｔ８のしきい値電圧が実施例１より下がる。その分、上記｜ＶＴＰ｜が小さくなるので、電流が逆流を起こしやすくなる。電流供給能力が高まり、第７および第８トランジスタＴ７，Ｔ８のデバイスサイズを実施例１より小さくすることができる。
【００５２】
以上本発明について説明したが、本発明は上記の実施形態に限定されることない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【００５３】
【発明の効果】
第１実施例では、電源の供給端子と第１および第２トランジスタの間に第７および第８トランジスタを設けた。これらのトランジスタによって、供給端子への電流の逆流を防止できる。電流効率および電力効率が改善される。
【００５４】
第２実施例では、第９トランジスタを設けた。トランジスタＴ７，８のしきい値電圧を下げるため、第１実施例よりも電流が逆流を起こしやすいが、従来方式より逆流を起こす電圧条件は高い。また、トランジスタＴ７，Ｔ８が小型化され、回路全体としても小型になる。
【図面の簡単な説明】
【図１】本発明のチャージポンプ回路の回路図である。
【図２】信号波形およびノードの電位を示す図である。
【図３】図１の信号波形および電流の図である。
【図４】本発明の電流効率のグラフである。
【図５】本発明の電力効率のグラフである。
【図６】図１の回路にＮ型ＦＥＴを設けた回路図である。
【図７】従来のチャージポンプ回路の回路図である。
【図８】従来回路における信号波形およびノードの電位を示す図である。
【図９】従来の電流効率のグラフである。
【図１０】従来の電力効率のグラフである。
【図１１】図７の回路の信号波形および電流の図である。
【符号の説明】
１０，２０，３０：チャージポンプ回路
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９：トランジスタ
Ｂ０，Ｂ１，Ｂ２，Ｂ１Ｖ，Ｂ２Ｖ，Ｂ３：ノード
Ｃ０，Ｃ１，Ｃ２：キャパシタ
Claims (2)
- 供給端子に第１端子が接続され、シグナル・ジェネレータに制御端子が接続されたＰ型の第７ＦＥＴと、
前記供給端子に第１端子が接続され、前記シグナル・ジェネレータに制御端子が接続されたＰ型の第８ＦＥＴと、
前記第７ＦＥＴの第２端子に第１端子が接続され、バックゲートが前記シグナル・ジェネレータに接続されたＮ型の第１ＦＥＴと、
前記第８ＦＥＴの第２端子に第１端子が接続され、バックゲートが前記シグナル・ジェネレータに接続されたＮ型の第２ＦＥＴと、
前記第１ＦＥＴの第２端子及び前記第２ＦＥＴの制御端子に第１端子が接続され、第２端子が前記シグナル・ジェネレータに接続された第１キャパシタと、
前記第２ＦＥＴの第２端子及び前記第１ＦＥＴの制御端子に第１端子が接続され、第２端子が前記シグナル・ジェネレータに接続された第２キャパシタと、
前記第１ＦＥＴの第２端子に第１端子が接続され、前記第１ＦＥＴの制御端子に制御端子が接続されたＰ型の第４ＦＥＴであって、該第４ＦＥＴの第２端子及びバックゲートが接続されている前記第４ＦＥＴと、
前記第２ＦＥＴの第２端子に第１端子が接続され、前記第２ＦＥＴの制御端子に制御端子が接続されたＰ型の第６ＦＥＴであって、該第６ＦＥＴの第２端子及びバックゲートが接続されている前記第６ＦＥＴと、
前記第１ＦＥＴの第２端子に第１端子が接続され、前記第１ＦＥＴの制御端子に制御端子が接続されたＰ型の第３ＦＥＴと、
前記第２ＦＥＴの第２端子に第１端子が接続され、前記第２ＦＥＴの制御端子に制御端子が接続されたＰ型の第５ＦＥＴと、
前記第３ＦＥＴの第２端子及び前記第５ＦＥＴの第２端子に接続された出力端子とを備え、
前記第７ＦＥＴ、前記第８ＦＥＴ、前記第４ＦＥＴ、前記第３ＦＥＴ、前記第６ＦＥＴ及び前記第５ＦＥＴのそれぞれのバックゲートが互いに接続され、該互いに接続されたバックゲートが第３キャパシタを介してグランドに接続され、
前記第１ＦＥＴの第２端子の電位が電源電位の２倍になる直前に、前記シグナル・ジェネレータが、前記第７ＦＥＴを非導通にし、
前記第２ＦＥＴの第２端子の電位が電源電位の２倍になる直前に、前記シグナル・ジェネレータが、前記第８ＦＥＴを非導通にすることを特徴とするチャージポンプ回路。 - 供給端子に第１端子が接続され、シグナル・ジェネレータに制御端子が接続されたＰ型の第７ＦＥＴと、
前記供給端子に第１端子が接続され、前記シグナル・ジェネレータに制御端子が接続されたＰ型の第８ＦＥＴと、
前記第７ＦＥＴの第２端子に第１端子が接続され、バックゲートが前記シグナル・ジェネレータに接続されたＮ型の第１ＦＥＴと、
前記第８ＦＥＴの第２端子に第１端子が接続され、バックゲートが前記シグナル・ジェネレータに接続されたＮ型の第２ＦＥＴと、
前記第１ＦＥＴの第２端子及び前記第２ＦＥＴの制御端子に第１端子が接続され、第２端子が前記シグナル・ジェネレータに接続された第１キャパシタと、
前記第２ＦＥＴの第２端子及び前記第１ＦＥＴの制御端子に第１端子が接続され、第２端子が前記シグナル・ジェネレータに接続された第２キャパシタと、
前記第１ＦＥＴの第２端子に第１端子が接続され、前記第１ＦＥＴの制御端子に制御端子が接続されたＰ型の第４ＦＥＴであって、該第４ＦＥＴの第２端子及びバックゲートが接続されている前記第４ＦＥＴと、
前記第２ＦＥＴの第２端子に第１端子が接続され、前記第２ＦＥＴの制御端子に制御端 子が接続されたＰ型の第６ＦＥＴであって、該第６ＦＥＴの第２端子及びバックゲートが接続されている前記第６ＦＥＴと、
前記第１ＦＥＴの第２端子に第１端子が接続され、前記第１ＦＥＴの制御端子に制御端子が接続されたＰ型の第３ＦＥＴと、
前記第２ＦＥＴの第２端子に第１端子が接続され、前記第２ＦＥＴの制御端子に制御端子が接続されたＰ型の第５ＦＥＴと、
前記第３ＦＥＴの第２端子及び前記第５ＦＥＴの第２端子に接続された出力端子と、
前記第７ＦＥＴのバックゲート及び前記第８ＦＥＴのバックゲートに第１端子が接続され、前記第４ＦＥＴ、前記第３ＦＥＴ、前記第６ＦＥＴ及び前記第５ＦＥＴのそれぞれのバックゲートに制御端子及び第２端子が接続され、バックゲートが前記供給端子に接続されたＮ型の第９ＦＥＴとを備え、
前記第４ＦＥＴ、前記第３ＦＥＴ、前記第６ＦＥＴ及び前記第５ＦＥＴのそれぞれのバックゲートが第３キャパシタを介してグランドに接続され、
前記第１ＦＥＴの第２端子の電位が電源電位の２倍になる直前に、前記シグナル・ジェネレータが、前記第７ＦＥＴを非導通にし、
前記第２ＦＥＴの第２端子の電位が電源電位の２倍になる直前に、前記シグナル・ジェネレータが、前記第８ＦＥＴを非導通にすることを特徴とするチャージポンプ回路。
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