CN105575328B - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明涉及一种移位寄存器单元、栅极驱动电路和显示装置。单元包括：移位寄存模块，用于在第一时钟信号的控制下将来自输入端的信号的相位滞后在第一输出端处输出；第一输入模块，用于在第二时钟信号和第一输出端处同为第一电平时将第一节点处置为第二电平；第二输入模块，用于在第一时钟信号为第一电平时将第一节点处置为第一电平，在第二时钟信号为第一电平时将来自输入端的信号接入至第一节点；输出模块，用于在第一输出端处为第一电平时将第二输出端处置为第二电平，在第一节点处为第一电平时将第二输出端处置为第一电平；第一时钟信号与第二时钟信号分别为正相时钟信号与反相时钟信号中的一个。本发明可缩小布局空间以及降低制作成本。

Description

移位寄存器单元、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
有源矩阵有机发光二极体(Active-Matrix Organic Light Emitting Diode，AMOLED)作为有机发光显示(Organic Light-Emitting Display，OLED)中的一种应用，具有高亮度、宽视角、响应速度快、低功耗等优点，已广泛地被应用于高性能显示领域中。现有技术中，大部分OLED产品采用栅极驱动电路为每一行的像素电路的提供栅极驱动信号，且每一行的每一种栅极驱动信号均各自通过一个移位寄存器单元生成。由此，虽然能够提供所需要的多路栅极驱动信号，但是栅极驱动电路内部电路存在着电路结构和信号走线的冗余，造成布局空间不必要地扩大以及制作成本的增加。
发明内容
针对现有技术中的缺陷，本发明提供一种移位寄存器单元、栅极驱动电路和显示装置，以解决现有技术中栅极驱动电路内部电路存在冗余的电路结构和信号走线而引起的布局空间扩大以及制作成本的增加的技术问题。
第一方面，本发明提供了一种移位寄存器单元，包括输入端、第一输出端和第二输出端，还包括：
分别连接所述输入端和所述第一输出端的移位寄存模块，用于在第一时钟信号的控制下将来自所述输入端的信号的相位滞后，并在所述第一输出端处输出；
分别连接所述第一输出端和第一节点的第一输入模块，用于在第二时钟信号和所述第一输出端处同为第一电平时将所述第一节点处置为第二电平；
分别连接所述输入端和所述第一节点的第二输入模块，用于在第一时钟信号为第一电平时将所述第一节点处置为第一电平，在第二时钟信号为第一电平时将来自所述输入端的信号接入至所述第一节点；
分别连接所述第一节点、所述第一输出端和所述第二输出端的输出模块，用于在第一输出端处为第一电平时将所述第二输出端处置为第二电平，在所述第一节点处为第一电平时将所述第二输出端处置为第一电平；
其中，所述第一时钟信号与所述第二时钟信号分别为正相时钟信号与反相时钟信号中的一个。
可选地，所述第一输入模块包括第一晶体管和第二晶体管，其中：
所述第一晶体管的栅极连接所述第一输出端，源极和漏极中的一个连接第二电平电压线，另一个连接所述第二晶体管的源极或漏极；
所述第二晶体管的栅极连接所述第二时钟信号，源极和漏极中的一个连接所述第一晶体管的漏极或源极，另一个连接所述第一节点。
可选地，所述第二输入模块包括第三晶体管和第四晶体管，其中：
所述第三晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接所述第一节点，另一个连接第一电平电压线；
所述第四晶体管的栅极连接所述第二时钟信号，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
可选地，所述输出模块包括第五晶体管和第六晶体管，其中：
所述第五晶体管的栅极连接所述第一输出端，源极和漏极中的一个连接第二电平电压线，另一个连接所述第二输出端；
所述第六晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二输出端，另一个连接第一电平电压线。
可选地，所述移位寄存模块包括：
分别连接所述输入端和第二节点的第一输入子模块，用于在第一时钟信号为第一电平时将来自所述输入端的信号接入至所述第二节点；
分别连接所述第二节点和第三节点的第二输入子模块，用于在所述第二节点处为第一电平时将所述第一时钟信号接入至所述第三节点；
连接所述第三节点的第三输入子模块，用于在第一时钟信号为第一电平时将所述第三节点处置为第一电平；
分别连接所述第二节点、所述第三节点和所述第一输出端的输出模块，用于在第三节点处为第一电平时将所述第一输出端处置为第二电平，在所述第二节点处为第一电平时将所述第一输出端处置为第一电平。
可选地，所述第一输入子模块包括第七晶体管，所述第七晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接所述输入端，另一个连接所述第二节点。
可选地，所述第二输入子模块包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述第三节点。
可选地，所述第三输入子模块包括第九晶体管，所述第九晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接第一电平电压线，另一个连接所述第三节点。
可选地，所述输出子模块包括第十晶体管、第十一晶体管、第一电容和第二电容，其中：
所述第十晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一输出端，另一个连接所述第二时钟信号；
所述第十一晶体管的栅极连接所述第三节点，源极和漏极中的一个连接第二电平电压线，另一个连接所述第一输出端；
所述第一电容连接在所述第一输出端和所述第二节点之间；
所述第二电容连接在第二电平电压线和第三节点之间。
第二方面，本发明还提供了一种栅极驱动电路，包括多级上文所述的移位寄存器单元；除第一级之外，任一级移位寄存器单元的输入端连接上一级移位寄存器单元的第一输出端；除第一级之外，任一级移位寄存器单元的第一时钟信号与上一级移位寄存器单元的第一时钟信号分别为正相时钟信号与反相时钟信号中的一个。
第三方面，本发明还提供了一种显示装置，包括上文所述的栅极驱动电路。
由上述技术方案可知，本发明基于移位寄存模块实现第一级栅极驱动信号的输出，并基于第一输入模块、第二输入模块和输出模块，利用输入端处的信号和第一输出端处的信号来生成第二级栅极驱动信号的输出。由此，本发明可以在一个移位寄存器单元中实现两个栅极驱动信号的输出，相比于采用两个移位寄存器单元分别输出的方式可以简化电路结构，有利于缩小布局空间以及降低制作成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元结构框图；
图2是图1所示的一种移位寄存器单元的部分电路结构图；
图3是图1所示的移位寄存模块的电路结构图；
图4是图2与图3所示的一种移位寄存器单元的电路时序图；
图5是图1所示的一种移位寄存器单元的电路仿真时序图；
图6是本发明实施例提供的一种栅极驱动电路的结构框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种移位寄存器单元结构框图。如图1所示，本发明实施例的移位寄存器单元包括输入端ESTV、第一输出端EN和第二输出端EM_OUT等信号连接端，还包括：
分别连接所述输入端ESTV和所述第一输出端EN的移位寄存模块100，用于在第一时钟信号的控制下将来自所述输入端ESTV的信号的相位滞后，并在所述第一输出端EN处输出；
分别连接所述第一输出端EN和第一节点N1的第一输入模块200，用于在第二时钟信号和所述第一输出端EN处同为第一电平时将所述第一节点N1处置为第二电平；
分别连接所述输入端ESTV和所述第一节点N1的第二输入模块300，用于在第一时钟信号为第一电平时将所述第一节点N1处置为第一电平，在第二时钟信号为第一电平时将来自所述输入端ESTV的信号接入至所述第一节点N1；
分别连接所述第一节点N1、所述第一输出端EN和所述第二输出端EM_OUT的输出模块400，用于在第一输出端EN处为第一电平时将所述第二输出端EM_OUT处置为第二电平，在所述第一节点N1处为第一电平时将所述第二输出端EM_OUT处置为第一电平；
其中，第一时钟信号与第二时钟信号分别为正相时钟信号与反相时钟信号中的一个。
应理解的是，本文中所说的“第一电平”以及“第二电平”分别是高电平与低电平中的一个，且第一电平为高电平时第二电平为低电平，第一电平为低电平时第二电平为高电平。上述高电平与低电平是指相对于彼此而言较高和较低的两个预设电位，本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。
应理解的是，本文中所说的“正相时钟信号”以及“反相时钟信号”都是一对互为反相信号的时钟信号，正相时钟信号为高电平时反相时钟信号为低电平，正相时钟信号为低电平时反相时钟信号为高电平。本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。
为了更清楚地说明上述各模块的结构与功能，以第一电平为低电平、第二电平为高电平为例，下面对该移位寄存器单元的工作原理作一简述，参见图1：
第一阶段，第一时钟信号为低电平、第二时钟信号为高电平，且输入端ESTV所接信号刚由高电平转为低电平。此时，移位寄存模块100输出相位滞后的信号，因而此阶段内第一输出端EN输出的信号仍为高电平。由此，第二时钟信号和第一输出端EN处并非同为低电平，因而第一输入模块200不对第一节点N1产生作用。而在第一时钟信号的低电平作用下，第二输入模块300将第一节点N1处置为低电平；在第一节点N1处的低电平作用下，输出模块400向第二输出端EM_OUT输出低电平。
第二阶段，第一时钟信号为高电平、第二时钟信号为低电平，输入端ESTV所接信号刚由低电平转为高电平。此时，移位寄存模块100输出相位滞后的信号，因而在此阶段内向第一输出端EN处输出低电平。由此，第二时钟信号和第一输出端EN处同为低电平，因而第一输入模块200将第一节点N1处置为高电平。而在第二时钟信号的低电平作用下，第二输入模块300将输入端ESTV的高电平接入至所述第一节点N1，进一步将第一节点N1处维持在高电平。因而在第一节点N1处的高电平以及第一输出端EN处的低电平作用下，输出模块400向第二输出端EM_OUT输出高电平。
第三阶段，第一时钟信号为低电平、第二时钟信号为高电平，且输入端ESTV所接信号维持为高电平。此时，移位寄存模块100使第一输出端EN输出的信号为高电平。由此，第二时钟信号和第一输出端EN处并非同为低电平，因而第一输入模块200不对第一节点N1产生作用。而在第一时钟信号的低电平作用下，第二输入模块300将第一节点N1处置为低电平；在第一节点N1处的低电平作用下，输出模块400向第二输出端EM_OUT输出低电平。
可以理解的是，上述各模块均可以通过包括电控开关元件的电路来实现，其中的电控开关元件可以是任意一种由电信号控制实现两电路节点间电压变化的电子器件。
可以看出，本发明实施例可以基于移位寄存模块100实现第一级栅极驱动信号的输出(第一输出端EN)，并可以基于第一输入模块200、第二输入模块300和输出模块400，利用输入端ESTV处的信号和第一输出端EN处的信号来生成第二级栅极驱动信号的输出(第二输出端EM_OUT)。由此，本发明可以在一个移位寄存器单元中实现两个栅极驱动信号的输出，与采用两个移位寄存器单元分别输出的方式相比较，本发明实施例可以简化电路结构，有利于缩小布局空间和降低制作成本。
作为一种具体的示例，图2与图3示出了本发明实施例提供的一种移位寄存器单元的电路结构示意图。如图2与图3所示：
作为一种第一输入模块200内部结构的具体示例，本发明实施例中第一输入模块200内设有第一晶体管T1和第二晶体管T2。其中：
第一晶体管T1的栅极连接第一输出端EN，源极和漏极中的一个连接第二电平电压线VGH，另一个连接第二晶体管T2的源极或漏极；
第二晶体管T2的栅极连接第二时钟信号CKB，源极和漏极中的一个连接第一晶体管T1的漏极或源极，另一个连接第一节点N1。
需要说明的是，本发明实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的器件，在采用的晶体管的源极、漏极具有对称结构时，源极与漏极可以不作特别区分。作为一种示例，本发明实施例中每个晶体管栅极连接低电平时该晶体管开启，且不区分每个晶体管的源极与漏极。本领域技术人员可以根据相应的功能在具体应用电路中确定每个晶体管的源极与漏极，在此不再赘述。
可理解的是，本发明实施例中由于晶体管采用低电平开启，因此第一电平为低电平，可来源自第一电平电压线VGL；第二电平为高电平，可来源自第二电平电压线VGH。由此，第一输出端EN处和第二时钟信号CKB均为低电平时，第一晶体管T1和第二晶体管T2可以共同开启，以形成由第二电平电压线VGH流向第一节点N1的电流，实现上述第一输入模块200将第一节点N1处置为高电平的功能。
作为一种第二输入模块300内部结构的具体示例，本发明实施例中第二输入模块300内设有第三晶体管T3和第四晶体管T4。其中：
第三晶体管T3的栅极连接第一时钟信号CK，源极和漏极中的一个连接第一节点N1，另一个连接第一电平电压线VGL；
第四晶体管T4的栅极连接第二时钟信号CKB，源极和漏极中的一个连接输入端ESTV，另一个连接第一节点N1。
由此，可以在第一时钟信号CK为低电平时将第一节点N1处置为低电平，在第二时钟信号CKB为低电平时将来自输入端ESTV的信号接入至第一节点N1，实现上述第二输入模块300的功能。
作为一种输出模块400内部结构的具体示例，本发明实施例中输出模块400内设有第五晶体管T5和第六晶体管T6。其中：
第五晶体管T5的栅极连接第一输出端EN，源极和漏极中的一个连接第二电平电压线VGH，另一个连接第二输出端EM_OUT；
第六晶体管T6的栅极连接第一节点N1，源极和漏极中的一个连接第二输出端EM_OUT，另一个连接第一电平电压线VGL。
由此，可以在第一输出端EN处为低电平时将所述第二输出端EM_OUT处置为高电平，在所述第一节点N1处为低电平时将第二输出端EM_OUT处置为低电平，实现上述输出模块400的功能。
参见图3，作为一种移位寄存模块100内部结构的具体示例，本发明实施例中移位寄存模块100包括：
分别连接输入端ESTV和第二节点N2的第一输入子模块101，用于在第一时钟信号CK为第一电平时将来自输入端ESTV的信号接入至第二节点N2；
分别连接第二节点N2和第三节点N3的第二输入子模块102，用于在第二节点N2处为第一电平时将第一时钟信号CK接入至第三节点N3；
连接第三节点N3的第三输入子模块103，用于在第一时钟信号CK为第一电平时将第三节点N3处置为第一电平；
分别连接第二节点N2、第三节点N3和第一输出端EN的输出模块104，用于在第三节点N3处为第一电平时将第一输出端EN处置为第二电平，在第二节点N2处为第一电平时将第一输出端EN处置为第一电平。
作为一种第一输入子模块101内部结构的具体示例，本发明实施例中第一输入子模块101内设有第七晶体管T7。第七晶体管T7的栅极连接第一时钟信号CK，源极和漏极中的一个连接输入端ESTV，另一个连接第二节点N2。
作为一种第二输入子模块102内部结构的具体示例，本发明实施例中第二输入子模块102内设有第八晶体管T8。第八晶体管T8的栅极连接第二节点N2，源极和漏极中的一个连接第一时钟信号CK，另一个连接第三节点N3。
作为一种第三输入子模块103内部结构的具体示例，本发明实施例中第三输入子模块103内设有第九晶体管T9。第九晶体管T9的栅极连接第一时钟信号CK，源极和漏极中的一个连接第一电平电压线VGL，另一个连接第三节点N3。
作为一种输出子模块104内部结构的具体示例，本发明实施例中输出子模块104内设有第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2。其中：
第十晶体管T10的栅极连接第二节点N2，源极和漏极中的一个连接第一输出端EN，另一个连接第二时钟信号CKB；
第十一晶体管T11的栅极连接第三节点N3，源极和漏极中的一个连接第二电平电压线VGH，另一个连接第一输出端EN；
第一电容C1连接在第一输出端EN和第二节点N2之间；
第二电容C2连接在第二电平电压线VGH和第三节点N3之间。
图4是图2与图3所示的一种移位寄存器单元的电路时序图。如图4所示，本发明实施例提供的一种移位寄存器单元的工作过程，包括：
第I阶段：当第一时钟信号CK为低电平时，第九晶体管T9开启，第三节点N3处电位由于第一电平电压线VGL所接低电平电压的写入被置为低电平。此时第十一晶体管T11开启，第二电平电压线VGH所接高电平通过第十一晶体管T11后由第一输出端EN输出。另外，第二电容C2的两极之间具有电压差对该第二电容C2充电。
由于第一时钟信号CK为低电平，第七晶体管T7开启，第二节点N2处电平由于输入端ESTV所接的低电平信号写入被置为低电平。此时第八晶体管T8、第十晶体管T10开启，第一时钟信号CK通过第八晶体管T8将第三节点N3处保持为低电平，同时第二时钟信号CKB的高电平通过第十晶体管T10后将第一输出端EN输出的信号保持为高电平。另外，第一电容C1的两极之间具有电压差对该第一电容C1充电。
如图2所示，第一时钟信号CK为低电平，第三晶体管T3开启，第一节点N1由于第一电平电压线VGL所接低电平电压的写入被置为低电平。此时第五晶体管T5开启，第一电平电压线VGL所接低电平通过第二输出端EM_OUT输出。由于第一输出端EN输出的信号为高电平，第一晶体管T1与第六晶体管T6保持关闭状态。第二时钟信号CKB为高电平，第二晶体管T2、第四晶体管T4保持关闭状态，从而确保第二输出端EM_OUT输出的信号为低电平。
第II阶段：输入端ESTV所接信号与第一时钟信号CK同为高电平，第七晶体管T7关闭。由于第I阶段中第一电容C1已经充电，会使第二节点保持为低电平状态，此时第十晶体管T10开启。第一输出端EN输出为低电平的第二时钟信号CKB。由于第二节点N2保持为低电平，第八晶体管T8开启，第三节点N3由于第一时钟信号CK的输入而被强制拉升为高电平，从而使第十一晶体管T11关闭，以保证第一输出端EN输出的信号为低电平。
在第一输出端EN输出信号的低电平作用下，第六晶体管T6开启，第二输出端EM_OUT输出第二电平电压线VGH所接高电平。由于第一时钟信号CK为高电平，第三晶体管T3关闭。第二时钟信号CKB为低电平，第二晶体管T2与第四晶体管T4开启，此时第一节点N1处由于输入端所接信号为高电平作用下拉升为高电平，第五晶体管T5关闭，从而保证第二输出端EM_OUT输出的信号为高电平。第一晶体管T1与第二晶体管T2同时开启以进一步保证第一节点N1处电位为高电平。
第III阶段：第一时钟信号CK为低电平，第七晶体管T7开启，第二节点N2处电位由于输入端ESTV所接高电平电压的写入被置为高电平，此时第八晶体管T8与第十晶体管T10关闭。第九晶体管T9开启，第三节点N3处电位由于第一电平电压线VGL所接低电平电压的写入被置为低电平，第十一晶体管T11开启，此时第一输出端EN输出的信号为高电平。
第一时钟信号CK为低电平，第三晶体管T3开启，第一节点N1处电平由于第一电平电压线VGL所接低电平写入被置为低电平，第五晶体管T5开启，此时第二输出端EM_OUT输出的信号为低电平。由于第一输出端EN输出的信号为高电平，第一晶体管T1与第六晶体管T6关闭，不会对第二输出端EM_OUT输出造成影响。第二时钟信号CKB为高电平时第二晶体管T2与第四晶体管T4关闭，不会对第一节点N1处的电位造成影响。
本发明实施例还提供了图5所示的电路仿真时序图。如图5所示，可以看出，图5中各信号的波形图与图4中各信号的波形图一致，从而说明本发明实施例提供的一种移位寄存器单元能够按照预期的时序正常工作，达到预期的技术效果。
本发明实施例提供的一种移位寄存器单元电路采用11个晶体管以及2个电容即可实现。其中第五晶体管T5、第六晶体管T6、第十晶体管T10与第十一晶体管T11作为输出晶体管从第一输出端与第二输出端输出信号。也就是说，本发明实施例可以在一个移位寄存器单元电路输出两个栅极驱动信号。与采用两个移位寄存器单元分别输出的方式相比较，本发明实施例可以简化电路结构，有利于缩小布局空间和降低制作成本。另外，第一输出端EN输入的信号又可以作为后一级的输入，从而实现两个栅极驱动信号相关联，保证输出信号的可靠性。
图6是本发明实施例提供的一种栅极驱动电路的结构框图。如图6所示，该栅极驱动电路包括多级上文所述的任意一种移位寄存器单元；除第一级之外，任一级移位寄存器单元的输入端ESTV_n连接上一级移位寄存器单元的第一输出端EN_n-1。而且为了保证多级移位寄存器单元之间时序一致，除第一级之外，任一级移位寄存器单元的第一时钟信号与上一级移位寄存器单元的第一时钟信号分别为正相时钟信号与反相时钟信号中的一个(即相邻两级移位寄存器单元中，第一时钟信号与第二时钟信号的设置方式是相反的)。其中，n大于等于1的正整数。
基于同样的发明构思，本发明实施例提供一种包括上述任意一种栅极驱动电路的显示装置。该显示装置可以为：显示面板、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置由于包括上述任意一种栅极驱动电路，因而可以解决同样的技术问题，并取得相同的技术效果，在此不再一一赘述。
本发明的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释呈反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限定。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限定的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本发明的技术方案，而非对其限定；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括输入端、第一输出端和第二输出端，还包括：
分别连接所述输入端和所述第一输出端的移位寄存模块，用于在第一时钟信号的控制下将来自所述输入端的信号的相位滞后，并在所述第一输出端处输出；
分别连接所述第一输出端和第一节点的第一输入模块，用于在第二时钟信号和所述第一输出端处同为第一电平时将所述第一节点处置为第二电平；
分别连接所述输入端和所述第一节点的第二输入模块，用于在第一时钟信号为第一电平时将所述第一节点处置为第一电平，在第二时钟信号为第一电平时将来自所述输入端的信号接入至所述第一节点；
分别连接所述第一节点、所述第一输出端和所述第二输出端的输出模块，用于在第一输出端处为第一电平时将所述第二输出端处置为第二电平，在所述第一节点处为第一电平时将所述第二输出端处置为第一电平；
其中，所述第一时钟信号与所述第二时钟信号分别为正相时钟信号与反相时钟信号中的一个。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括第一晶体管和第二晶体管，其中：
所述第一晶体管的栅极连接所述第一输出端，源极和漏极中的一个连接第二电平电压线，另一个连接所述第二晶体管的源极或漏极；
所述第二晶体管的栅极连接所述第二时钟信号，源极和漏极中的一个连接所述第一晶体管的漏极或源极，另一个连接所述第一节点。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二输入模块包括第三晶体管和第四晶体管，其中：
所述第三晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接所述第一节点，另一个连接第一电平电压线；
所述第四晶体管的栅极连接所述第二时钟信号，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输出模块包括第五晶体管和第六晶体管，其中：
所述第五晶体管的栅极连接所述第一输出端，源极和漏极中的一个连接第二电平电压线，另一个连接所述第二输出端；
所述第六晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二输出端，另一个连接第一电平电压线。
5.根据权利要求1至4中任意一项所述的移位寄存器单元，其特征在于，所述移位寄存模块包括：
分别连接所述输入端和第二节点的第一输入子模块，用于在第一时钟信号为第一电平时将来自所述输入端的信号接入至所述第二节点；
分别连接所述第二节点和第三节点的第二输入子模块，用于在所述第二节点处为第一电平时将所述第一时钟信号接入至所述第三节点；
连接所述第三节点的第三输入子模块，用于在第一时钟信号为第一电平时将所述第三节点处置为第一电平；
分别连接所述第二节点、所述第三节点和所述第一输出端的输出子模块，用于在第三节点处为第一电平时将所述第一输出端处置为第二电平，在所述第二节点处为第一电平时将所述第一输出端处置为第一电平。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一输入子模块包括第七晶体管，所述第七晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接所述输入端，另一个连接所述第二节点。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第二输入子模块包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述第三节点。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第三输入子模块包括第九晶体管，所述第九晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接第一电平电压线，另一个连接所述第三节点。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述输出子模块包括第十晶体管、第十一晶体管、第一电容和第二电容，其中：
所述第十晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一输出端，另一个连接所述第二时钟信号；
所述第十一晶体管的栅极连接所述第三节点，源极和漏极中的一个连接第二电平电压线，另一个连接所述第一输出端；
所述第一电容连接在所述第一输出端和所述第二节点之间；
所述第二电容连接在第二电平电压线和第三节点之间。
10.一种栅极驱动电路，其特征在于，包括多级如权利要求1至9中任一项所述的移位寄存器单元；除第一级之外，任一级移位寄存器单元的输入端连接上一级移位寄存器单元的第一输出端；除第一级之外，任一级移位寄存器单元的第一时钟信号与上一级移位寄存器单元的第一时钟信号分别为正相时钟信号与反相时钟信号中的一个。
11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。
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