CN103680443A - 一种选通驱动电路、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种选通驱动电路、栅极驱动电路及显示装置，该驱动电路包括有N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块；由于该选通驱动电路在在同一时刻只可以选择其中一个选通驱动模块的输出端被选通，其余2^N-1个选通驱动模块的输出端均未被选通，且因选通信号输入端的选通信号的不同，可以选择不同的选通驱动模块的输出端被选通。因此本发明实施例提供的上述选通驱动电路可以连接1至2^N个待选通电路，并且可以实现灵活控制其中一个的待选通电路工作，其余的待选通电路停止工作，从而降低整体待选通电路的功耗。

Description

一种选通驱动电路、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种选通驱动电路、栅极驱动电路及显示装置。

背景技术

近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。TFT(Thin Film Transistor，薄膜晶体管)液晶显示器由于具有操作电压低、无辐射线散射、重量轻以及体积小等优点，已逐渐成为各种电子产品的标准输出设备。随着各种显示设备，如手机、平板电脑（PAD）等系统集成度越来越高，厚度越来越薄，系统的CPU（Central Processing Unit，中央处理器）从先前的单核升级到现在的双核、四核和八核乃至更多核产品系统陆续问市，系统耗电越来越高，市场对手机和PAD的续航时间的要求也越来越高，从而持续降低显示设备的功耗成为系统厂商和面板厂商持续追求的目标。

TFT液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器（Shift Register，简称SR）产生栅极输入信号，即驱动电路的输出信号G1、G2.......Gn，从第一行到最后一行依次扫描各行像素，如图1所示。每一个移位寄存器的输入端接收栅极驱动时钟信号CTV，在第一级移位寄存器单元SR1的输入端接收栅极扫描触发信号STV。在现有TFT液晶显示器设计中，当TFT液晶显示器处于部分显示状态时会进行扫黑动作，即TFT液晶显示器的栅极会从上到下逐行进行扫描，而源极驱动信号（即数据线）一直保持在低电平，未对TFT液晶显示器进行充电，从而降低源极驱动芯片的功耗。

但是现有的电路设计只是降低了源极驱动电路的功耗，并没有降低栅极驱动电路的功耗，栅极驱动电路不论在栅扫描行是否需要开启时同时驱动所有行的栅线，对驱动栅线的选择不够灵活，造成液晶显示器的总体功耗仍然很大。

发明内容

本发明实施例提供了一种选通驱动电路、栅极驱动电路及显示装置，用以提供一种在不同时刻能够灵活选择不同的待选通的电路的选通驱动电路。

本发明实施例提供的一种选通驱动电路，包括：N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块，对选通控制模块和选通驱动模块分级，各级所述选通控制模块与对应级的选通驱动模块相连，其中N为大于0的正整数；

各级所述选通控制模块均与所述N个选通信号输入端相连，在N个所述选通信号输入端的选通信号控制下，各级所述选通控制模块分别控制对应级的选通驱动模块的输出端被选通或未被选通，且在同一时刻，只有一级所述选通驱动模块的输出端被选通。

本发明实施例提供的上述选通驱动电路，包括有N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块；由于该选通驱动电路在在同一时刻只可以选择其中一个选通驱动模块的输出端被选通，其余2^N-1个选通驱动模块的输出端均未被选通，且因选通信号输入端的选通信号的不同，可以选择不同的选通驱动模块的输出端被选通。因此本发明实施例提供的上述选通驱动电路可以连接1至2^N个待选通电路，并且可以实现灵活控制其中一个的待选通电路工作，其余的待选通电路停止工作，从而降低整体待选通电路的功耗。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，各级所述选通控制模块包括：第一选通控制模块和第二选通控制模块；

各级所述第一选通控制模块分别接收N个所述选通信号输入端的选通信号；各级所述第一选通控制模块分别与对应级的选通驱动模块和除了本级之外的其它级所述第二选通控制模块相连，在N个所述选通信号的控制下，同一时刻，只有一级所述第一选通控制模块输出第一选通控制信号，其它级的所述第一选通控制模块输出第二选通控制信号；

各级所述第二选通控制模块在接收到所述第一选通控制信号时，向对应级的选通驱动模块输出第一驱动控制信号，在接收到所述第二选通控制信号时，向对应级的选通驱动模块输出第二驱动控制信号；

在同时接收到所述第一选通控制信号和所述第二驱动控制信号时，所述选通驱动模块的输出端被选通；在同时接收到所述第二选通控制信号和所述第一驱动控制信号时，所述选通驱动模块的输出端未被选通。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，各级所述选通驱动模块具体包括：N型的第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极与对应级的第一选通控制模块相连，所述第一开关晶体管的源极与栅极扫描信号输入端相连，所述第一开关晶体管的漏极为所述选通驱动模块的输出端，且与所述第二开关晶体管的漏极相连；

所述第二开关晶体管的源极与低电平信号源相连，所述第二开关晶体管的栅极与对应级的第二选通控制模块相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，各级所述第二选通控制模块具体包括：2^N-1个N型的第三开关晶体管；其中，

各所述第三开关晶体管的漏极均与对应级的选通驱动模块相连，各所述第三开关晶体管的源极和栅极相连；

各所述第三开关晶体管的栅极分别与除本级之外的其它级的第一选通控制模块一一对应相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，各级所述第一选通控制模块具体包括：选通信号控制单元和选通控制信号输出单元；

各级所述选通控制信号输出单元分别与对应级的选通信号控制单元、对应级的选通驱动模块以及除了本级之外的其它级所述第二选通控制模块相连；

各级所述选通信号控制单元分别接收N个所述选通信号输入端的选通信号，在N个所述选通信号的控制下，同一时刻，只有一级所述选通信号控制单元控制对应级的选通控制信号输出单元输出所述第一选通控制信号，其它级的所述选通信号控制单元控制对应级的选通控制信号输出单元输出所述第二选通控制信号。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，各级所述选通控制信号输出单元具体包括：N型的第四开关晶体管和第五开关晶体管；其中，

所述第四开关晶体管的源极和栅极均与高电平信号源相连，所述第四开关晶体管的漏极分别与对应级的选通驱动模块和所述第五开关晶体管的漏极相连；

所述第五开关晶体管的源极与低电平信号源相连，所述第五开关晶体管的栅极与对应级的选通信号控制单元相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，所述选通信号输入端的个数为2时，包括第一选通信号输入端和第二选通信号输入端；

相应的所述选通信号控制单元的个数为4，包括：第一级选通信号控制单元、第二级选通信号控制单元、第三级选通信号控制单元和第四级选通信号控制单元。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，所述第一级选通信号控制单元包括：N型的第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管的栅极和源极均与所述第一选通信号输入端相连，所述第六开关晶体管的漏极分别与所述第七开关晶体管的漏极和第一级选通控制信号输出单元中的第五开关晶体管的栅极相连；

所述第七开关晶体管的栅极和源极均与所述第二选通信号输入端相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，所述第二级选通信号控制单元包括：N型的第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第十三开关晶体管；其中，

所述第八开关晶体管的栅极和源极相连，并分别与所述第一选通信号输入端和所述第十三开关晶体管的源极和栅极相连，所述第八开关晶体管的漏极分别与所述第九开关晶体管的漏极和第十开关晶体管的栅极相连；

所述第九开关晶体管的栅极和源极均与所述第二选通信号输入端相连；

所述第十开关晶体管的源极与低电平信号源相连，所述第十开关晶体管的漏极分别与所述第十一开关晶体管的漏极以及所述第十二开关晶体管的源极和栅相连；

所述第十一开关晶体管的源极和栅极均与高电平信号源相连；

所述第十二开关晶体管的漏极分别与所述第十三开关晶体管的漏极和所述第二级选通控制信号输出单元中的第五开关晶体管的栅极相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，

所述第八开关晶体管与所述第六开关晶体管为同一开关晶体管；

所述第九开关晶体管与所述第七开关晶体管为同一开关晶体管。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，所述第三级选通信号控制单元包括：N型的第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第十八开关晶体管和第十九开关晶体管；其中，

所述第十四开关晶体管的栅极和源极分别与所述第一选通信号输入端相连，所述第十四开关晶体管的漏极分别与所述第十五开关晶体管的漏极和第十六开关晶体管的栅极相连；

所述第十五开关晶体管的栅极和源极相连，并分别与所述第二选通信号输入端和所述第十九开关晶体管的栅极和源极相连；

所述第十六开关晶体管的源极与低电平信号源相连，所述第十六开关晶体管的漏极分别与所述第十七开关晶体管的漏极以及所述第十八开关晶体管的源极和栅相连；

所述第十七开关晶体管的源极和栅极均与高电平信号源相连；

所述第十八开关晶体管的漏极分别与所述第十九开关晶体管的漏极和所述第三级选通控制信号输出单元中的第五开关晶体管的栅极相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，

所述第十四开关晶体管与所述第八开关晶体管为同一开关晶体管；

所述第十五开关晶体管与所述第九开关晶体管为同一开关晶体管；

所述第十六开关晶体管与所述第十开关晶体管为同一开关晶体管；

所述第十七开关晶体管与所述第十一开关晶体管为同一开关晶体管。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，所述第四级选通信号控制单元包括：N型的第十八开关晶体管、第十九开关晶体管、第二十开关晶体管、第二十一开关晶体管、第二十二开关晶体管和第二十三开关晶体管；其中，

所述第二十开关晶体管的栅极与所述第一选通信号输入端相连，所述第二十开关晶体管的源极与低电平信号源相连，所述第二十开关晶体管的漏极分别与所述第二十一开关晶体管的漏极和所述第二十二开关晶体管的源极和栅极相连；

所述第二十一开关晶体管的源极和栅极均与高电平信号源相连；

所述第二十二开关晶体管的漏极分别与所述第二十三开关晶体管的漏极和所述第四级选通控制信号输出单元中的第五开关晶体管的栅极相连；

所述第二十三开关晶体管的源极和栅极相连，并分别与所述第二十四开关晶体管的漏极和所述第二十五开关晶体管的漏极相连；

所述第二十四开关晶体管的栅极与所述第二选通信号输入端相连，所述第二十四开关晶体管的源极与低电平信号源相连；

所述第二十五开关晶体管的栅极和源极均与高电平信号源相连。

本发明实施例还提供了一种栅极驱动电路，包括相互级联的移位寄存器单元，还包括本发明实施例提供的上述任一方式的选通驱动电路，所述选通驱动电路的各级选通驱动模块的输出端分别与多个待选通电路的输入端一一对应相连，所述待选通电路为所述移位寄存器单元。

本发明实施例还提供了一种显示装置，包括本发明实施例提供的栅极驱动电路。

附图说明

图1为现有技术提供的栅极驱动电路结构示意图；

图2a为本发明实施例提供的选通驱动电路结构示意图之一；

图2b为图2a中N等于2时的选通驱动电路结构示意图；

图3为本发明实施例提供的选通驱动电路结构示意图之二；

图4为本发明实施例提供的选通驱动电路结构示意图之三；

图5为本发明实施例提供的选通驱动电路结构示意图之四；

图6为本发明实施例提供的选通驱动电路结构示意图之五；

图7为本发明实施例提供的选通驱动电路结构示意图之六；

图8为本发明实施例提供的具体结构的选通驱动电路结构示意图之一；

图9为本发明实施例提供的具体结构的选通驱动电路结构示意图之二；

图10为本发明实施例提供的具体结构的选通驱动电路结构示意图之三；

图11为本发明实施例提供的栅极驱动电路结构示意图。

具体实施方式

本发明实施例提供了一种选通驱动电路、栅极驱动电路及显示装置，用以提供一种在不同时刻能够灵活选择不同的待选通的电路的选通驱动电路。

本发明实施例提供的选通驱动电路优选地可以适用于显示装置中的栅极驱动电路。例如，当显示装置既有全屏显示模式又有部分区域显示图像其余区域显示黑屏或白屏（即无任何图像的显示）的显示模式；当需要显示某一显示模式时，在现有技术提供的栅极驱动电路的基础上设置选通驱动电路，选通驱动电路的输出端与栅极驱动电路中的部分移位寄存器单元的输入端相连，用于控制栅极扫描触发信号（即STV信号）加载到需要的移位寄存器单元的输入端上，没有加载栅极扫描触发信号的移位寄存器没有被触发，未被触发的移位寄存器单元停止扫描对应行的栅线，实现显示装置在部分显示的显示模式时选择性关闭显示黑色或白色区域的栅极信号，从而降低栅极驱动电路的功耗，进一步降低整个显示装置的功耗。

以下将结合附图具体说明本发明实施例提供的选通驱动电路、栅极驱动电路及显示装置。

本发明实施例提供的一种选通驱动电路，如图2a和图2b所示，图2b为图2a中N=2时的电路示意图，包括：N个选通信号输入端CS n（n=1，2，...N），2^N个选通控制模块1，以及2^N个选通驱动模块2，对选通控制模块1和选通驱动模块2分级，各级选通控制模块1与对应级的选通驱动模块2相连，其中N为大于0的正整数；

各级选通控制模块1均与N个选通信号输入端CS n相连，在N个选通信号输入端CS n的选通信号控制下，各级选通控制模块1分别控制对应级的选通驱动模块2的输出端Output m（m=1，2，...2^N）被选通或未被选通，且在同一时刻，只有一级选通驱动模块2的输出端Output m被选通。

本发明实施例提供的上述选通驱动电路，包括有N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块；由于该选通驱动电路在在同一时刻只可以选择其中一个选通驱动模块的输出端被选通，其余2^N-1个选通驱动模块的输出端均未被选通，且因选通信号输入端的选通信号的不同，可以选择不同的选通驱动模块的输出端被选通。因此本发明实施例提供的上述选通驱动电路可以连接1至2^N个待选通电路，并且可以实现灵活控制其中一个的待选通电路工作，其余的待选通电路停止工作，从而降低整体待选通电路的功耗。

需要说明的是，为了更清楚的对通驱动电路进行说明，以下本发明实施例提供的选通驱动电路，都是采用选通信号输入端CSn的个数为2的附图来进行说明的。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图3所示，各级选通控制模块1包括：第一选通控制模块11和第二选通控制模块12；

各级第一选通控制模块11分别接收N个选通信号输入端CS n的选通信号；各级第一选通控制模块11分别与对应级的选通驱动模块2和除了本级之外的其它级第二选通控制模块12相连，在N个选通信号的控制下，同一时刻，只有一级第一选通控制模块11输出第一选通控制信号，其它级的第一选通控制模块11输出第二选通控制信号；

各级第二选通控制模块12在接收到第一选通控制信号时，向对应级的选通驱动模块2输出第一驱动控制信号，在接收到第二选通控制信号时，向对应级的选通驱动模块2输出第二驱动控制信号；

在同时接收到第一选通控制信号和所述第二驱动控制信号时，选通驱动模块2的输出端Output m被选通；在同时接收到第二选通控制信号和第一驱动控制信号时，选通驱动模块2的输出端Output m未被选通。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图4所示，各级选通驱动模块2可以具体包括：N型的第一开关晶体管M1和第二开关晶体管M2；其中，

第一开关晶体管M1的栅极与对应级的第一选通控制模块11相连，第一开关晶体管M1的源极与栅极扫描信号输入端Input相连，第一开关晶体管M1的漏极为选通驱动模块2的输出端Output m，且与第二开关晶体管M2的漏极相连；

第二开关晶体管M2的源极与低电平信号源V_GL相连，第二开关晶体管M2的栅极与对应级的第二选通控制模块12相连。

具体地，在具体实施时，N型的开关晶体管具有当开关晶体管的栅极的电位为低电平时，开关晶体管M1导通，当栅极的电位为高电平时，开关晶体管截止的特点。

因此，在本发明实施例提供的上述选通驱动电路中，当各级选通驱动模块2具体为N型的第一开关晶体管M1和第二开关晶体管M2时：在输出端Outputm被选通的选通驱动模块中，第一开关晶体管M1的栅极的电位为高电位，第二开关晶体管M2的栅极的电位为低电位，输出端Output m输出栅极扫描信号输入端Input所输入的信号；同时，在输出端Output m未被选通的选通驱动模块中，第一开关晶体管M1的栅极的电位为低电位，第二开关晶体管M2的栅极的电位为高电位，输出端Output m的电位被拉低。

较佳地，在本发明实施例提供的上述选通驱动电路中，各级选通驱动模块的栅极扫描信号输入端Input输入的信号可以为栅极扫描触发信号STV或栅极扫描终止信号。

具体地，在本发明实施例提供的上述选通驱动电路中，各级选通驱动模块的主要作用为：当选通驱动模块的输出端Output m被选通时，使其输出栅极扫描信号输入端Input所输入的信号，当选通驱动模块的输出端Output m未被选通时，输出端Output m的电位被拉低，因此，在本发明实施例提供的上述选通驱动电路中，只要能够满足上述要求的选通驱动模块的结构，都属于本发明的保护范围。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图5所示，各级第二选通控制模块12具体包括：2^N-1个N型的第三开关晶体管M3；其中，

各第三开关晶体管M3的漏极均与对应级的选通驱动模块相连，各第三开关晶体管M3的源极和栅极相连；

各第三开关晶体管M3的栅极分别与除本级之外的其它级的第一选通控制模块11一一对应相连。

具体地，第三开关晶体管的栅极分别与除本级之外的其它级的第一选通控制模块一一对应相连，如图5所示，在第一级第二选通控制模块12中的三个第三开关晶体管M3，其中一个第三开关晶体管M3的栅极与第二级第一选通控制模块相连，另一个第三开关晶体管M3的栅极与第三级第一选通控制模块相连，剩下的一个第三开关晶体管M3的栅极与第四级第一选通控制模块相连。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图6所示，各级第一选通控制模块11可以具体包括：选通信号控制单元111和选通控制信号输出单元112；

各级选通控制信号输出单元112分别与对应级的选通信号控制单元111、对应级的选通驱动模块2以及除了本级之外的其它级第二选通控制模块12相连；

各级选通信号控制单元111分别接收N个选通信号输入端CS n的选通信号，在N个所述选通信号的控制下，同一时刻，只有一级选通信号控制单元111控制对应级的选通控制信号输出单元112输出第一选通控制信号，其它级的选通信号控制单元111控制对应级的选通控制信号输出单元112输出第二选通控制信号。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，如图7所示，各级选通控制信号输出单元112可以具体包括：N型的第四开关晶体管M4和第五开关晶体管M5；其中，

第四开关晶体管M4的源极和栅极均与高电平信号源V_GH相连，第四开关晶体管M4的漏极分别与对应级的选通驱动模块2和第五开关晶体管M5的漏极相连；

第五开关晶体管M5的源极与低电平信号源V_GL相连，第五开关晶体管M5的栅极与对应级的选通信号控制单元111相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，如图8所示，选通信号输入端的个数为2时，包括第一选通信号输入端CS1和第二选通信号输入端CS2；

相应的选通信号控制单元111的个数为4，包括：第一级选通信号控制单元111-1、第二级选通信号控制单元111-2、第三级选通信号控制单元111-3和第四级选通信号控制单元111-4。

下面结合上述第一选通信号输入端CS1和第二选通信号输入端CS2的选通信号具体介绍图8中的各选通信号控制单元的结构以及选通驱动电路的工作原理。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图8至图10所示，第一级选通信号控制单元111-1可以具体包括：N型的第六开关晶体管M6和第七开关晶体管M7；其中，

第六开关晶体管M6的栅极和源极均与第一选通信号输入端CS1相连，第六开关晶体管M6的漏极分别与第七开关晶体管M7的漏极和第一级选通控制信号输出单元中的第五开关晶体管M5的栅极相连；

第七开关晶体管M7的栅极和源极均与第二选通信号输入端CS2相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，如图8所示，第二级选通信号控制单元111-2可以包括：N型的第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12和第十三开关晶体管M13；其中，

第八开关晶体管M8的栅极和源极相连，并分别与第一选通信号输入端CS1和第十三开关晶体管M13的源极和栅极相连，第八开关晶体管M8的漏极分别与第九开关晶体管M9的漏极和第十开关晶体管M10的栅极相连；

第九开关晶体管M9的栅极和源极均与第二选通信号输入端CS2相连；

第十开关晶体管M10的源极与低电平信号源V_GL相连，第十开关晶体管M10的漏极分别与第十一开关晶体管M11的漏极以及第十二开关晶体管M12的源极和栅相连；

第十一开关晶体管M11的源极和栅极均与高电平信号源V_GH相连；

第十二开关晶体管M12的漏极分别与第十三开关晶体管M13的漏极和第二级选通控制信号输出单元112中的第五开关晶体管M5的栅极相连。

较佳地，为了简化电路结构，第八开关晶体管M8与第六开关晶体管M6可以为同一开关晶体管；第九开关晶体管M9与第七开关晶体管M7可以为同一开关晶体管。也就是说第二级选通信号控制单元111-2中的第八薄膜晶体管M8和第九薄膜晶体管M9与第一级选通信号控制单元111-1中的第六薄膜晶体管M6和第七薄膜晶体管M7共用，如图9所示，将第二级选通信号控制单元111-2中的第八薄膜晶体管M8和第九薄膜晶体管M9省去，第十薄膜晶体管M10的栅极分别与第六薄膜晶体管M6的漏极和第七薄膜晶体管M7的漏极相连。

较佳地，为了进一步地简化电路结构，在具体实施时，在本发明实施例提供的上述选通驱动电路中，第十开关晶体管M10与第一级选通控制信号输出单元112中的第五开关晶体管M5可以为同一开关晶体管；第十一开关晶体管M11与第一级选通控制信号输出单元112中的第四开关晶体管M4可以为同一开关晶体管。也就是说第二级选通信号控制单元111-2中的第十薄膜晶体管M10和第十一薄膜晶体管M11与第一级选通控制信号输出单元112中的第五薄膜晶体管M5和第四薄膜晶体管M4共用，如图10所示，将第二级选通信号控制单元111-2中的第十薄膜晶体管M10和第十一薄膜晶体管M11省去，第十二薄膜晶体管M12的栅极分别与第五薄膜晶体管M5的漏极和第四薄膜晶体管M4的漏极相连。

较佳地，在本发明实施例提供的上述选通驱动电路中，如图8所示，第三级选通信号控制单元111-3可以具体包括：N型的第十四开关晶体管M14、第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17、第十八开关晶体管M18和第十九开关晶体管M19；其中，

第十四开关晶体管M14的栅极和源极分别与第一选通信号输入端CS1相连，第十四开关晶体管M14的漏极分别与第十五开关晶体管M15的漏极和第十六开关晶体管M16的栅极相连；

第十五开关晶体管M15的栅极和源极相连，并分别与第二选通信号输入端CS2和第十九开关晶体管M19的栅极和源极相连；

第十六开关晶体管M16的源极与低电平信号源V_GL相连，第十六开关晶体管M16的漏极分别与第十七开关晶体管M17的漏极以及第十八开关晶体管M18的源极和栅相连；

第十七开关晶体管M17的源极和栅极均与高电平信号源V_GH相连；

第十八开关晶体管M18的漏极分别与第十九开关晶体管M19的漏极和第三级选通控制信号输出单元112中的第五开关晶体管M5的栅极相连。

较佳地，为了简化电路结构，第十四开关晶体管M14与第八开关晶体管M8可以为同一开关晶体管；第十五开关晶体管M15与第九开关晶体管M9可以为同一开关晶体管；第十六开关晶体管M16与第十开关晶体管M10可以为同一开关晶体管；第十七开关晶体管M17与第十一开关晶体管M11可以为同一开关晶体管。如图9所示，将第三级选通信号控制单元111-3中的第十四开关晶体管M14、第十五开关晶体管M15、第十六开关晶体管M16和第十七薄膜晶体管M17省去，第十八薄膜晶体管M18的栅极分别与第十薄膜晶体管M10的漏极和第十一薄膜晶体管M11的漏极相连。

较佳地，为了进一步地简化电路结构，在具体实施时，在本发明实施例提供的上述选通驱动电路中，如图10所示，将第三级选通信号控制单元111-3中的第十八薄膜晶体管M18的栅极分别与第五薄膜晶体管M5的漏极和第四薄膜晶体管M4的漏极相连。

较佳地，为了便于实施，在本发明实施例提供的上述选通驱动电路中，如图8至图10所示，第四级选通信号控制单元111-4可以包括：N型的第十八开关晶体管M18、第十九开关晶体管M19、第二十开关晶体管M20、第二十一开关晶体管M21、第二十二开关晶体管M22和第二十三开关晶体管M23；其中，

第二十开关晶体管M20的栅极与第一选通信号输入端CS1相连，第二十开关晶体管M20的源极与低电平信号源V_GL相连，第二十开关晶体管M20的漏极分别与第二十一开关晶体管M21的漏极和第二十二开关晶体管M22的源极和栅极相连；

第二十一开关晶体管M21的源极和栅极均与高电平信号源V_GH相连；

第二十二开关晶体管M22的漏极分别与第二十三开关晶体管M23的漏极和第四级选通控制信号输出单元112中的第五开关晶体管M5的栅极相连；

第二十三开关晶体管M23的源极和栅极相连，并分别与第二十四开关晶体管M24的漏极和第二十五开关晶体管M25的漏极相连；

第二十四开关晶体管M24的栅极与第二选通信号输入端CS2相连，第二十四开关晶体管M24的源极与低电平信号源V_GL相连；

第二十五开关晶体管M25的栅极和源极均与高电平信号源V_GH相连。

由图10所示的选通驱动电路可知，本发明实施例采用40个N型的开关晶体管可以实现在不同时刻可以选通四个不同的待选通电路的目的。

需要说明的是，在本发明实施例提供的开关晶体管可以是薄膜晶体管（TFT，Thin Film Transistor），也可以是金属氧化物半导体场效应管（MOS，Metal Oxide Scmiconductor），在此不做限定。并且这些晶体管的源极和漏极可以互换，不做具体区分。

以下将结合选通信号输入端的选通信号的电平状态说明图10的驱动选通电路中的四个选通驱动模块的输出端任一被选通的原理。

第一选通信号输入端CS1和第二选通信号输入端CS2的选通信号的电平状态有四种。

状态一：第一选通信号输入端的信号为低电平状态，第二选通信号输入端的信号为低电平状态；

状态二：第一选通信号输入端的信号为低电平状态，第二选通信号输入端的信号为高电平状态；

状态三：第一选通信号输入端的信号为高电平状态，第二选通信号输入端的信号为低电平状态；

状态四：第一选通信号输入端的信号为高电平状态，第二选通信号输入端的信号为高电平状态；

设本发明低电平状态用“0”表示，高电平状态用“1”表示。

第一选通信号输入端CS1和第二选通信号输入端CS2的电平状态（CS0，CS1）依次分别为（0，0）、（0，1）、（1，0）、（1，1）。

当第一选通信号输入端CS1和第二选通信号输入端CS2在某一时刻的电平状态为上述状态一至状态四中任一状态时，第一级选通驱动模块的输出端Output1、第二级选通驱动模块的输出端Output2、第三级选通驱动模块的输出端Output3和第四级选通驱动模块的输出端Output4中的一个输出端被选通，其余未被选通且为低电平状态。

本发明实施例提供的选通驱动电路相当于一个单刀多掷开关；

当CS0=CS1=0时，只有第一级选通驱动模块的输出端Output1被选通；

当CS0=0，CS1=1时，只有第二级选通驱动模块的输出端Output2被选通；

当CS0=1，CS1=0时，只有第三级选通驱动模块的输出端Output3被选通；

当CS0=1，CS1=1时，只有第四级选通驱动模块的输出端Output4被选通；

以下将结合附图10具体介绍各级选通驱动模块的输出端被选通的原理，设选通驱动电路中的栅极扫描信号输入端Input输出到各级选通驱动模块的信号为STV。

当CS1=CS2=0时，即第一选通信号输入端CS1和第二选通信号输入端CS2的电位为低电平；

针对第一级选通驱动模块的输出端Output1：

第六开关晶体管M6和第七开关晶体管M7都处于截止状态，第一选通信号控制单元111-1输出低电平信号；第一级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于截止状态，第一级选通控制信号输出单元112输出高电平信号；第一级第二选通控制模块12中的3个第三开关晶体管M3都处于截止状态，第一级第二选通控制模块12输出低电平信号；第一级选通驱动模块2中的第一开关晶体管M1处于导通状态，第二开关晶体管M2处于截止状态，第一级选通驱动模块2的输出端Output1被选通，输出STV信号。

针对第二级选通驱动模块的输出端Output2：

第十二开关晶体管M12处于导通状态，第十三开关晶体管M13处于截止状态，第二级选通信号控制单元111-2输出高电平信号；第二级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第二级选通控制信号输出单元112输出低电平信号；第二级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第二级第二选通控制模块12输出高电平信号；第二级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第二级选通驱动模块2的输出端Output2未被选通，输出低电平信号。

针对第三级选通驱动模块的输出端Output3：

第十八开关晶体管M18处于导通状态，第十九开关晶体管M19处于截止状态，第三级选通信号控制单元111-3输出高电平信号；第三级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第三级选通控制信号输出单元112输出低电平信号；第三级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第三级第二选通控制模块12输出高电平信号；第三级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第三级选通驱动模块2的输出端Output3未被选通，输出低电平信号。

针对第四级选通驱动模块的输出端Output4：

第二十开关晶体管M20和第二十四开关晶体管M24均处于截止状态，第二十一开关晶体管M21，第二十二开关晶体管M22、第二十三开关晶体管M23和第二十五开关晶体管M25均处于导通状态，第四级选通信号控制单元111-4输出高电平信号；第四级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第四级选通控制信号输出单元112输出低电平信号；第四级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第四级第二选通控制模块12输出高电平信号；第四级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第四级选通驱动模块2的输出端Output4未被选通，输出低电平信号。

当CS1=0，CS2=1时，即第一选通信号输入端CS1的电位为低电平，第二选通信号输入端CS2的电位为高电平；

针对第一级选通驱动模块的输出端Output1：

第六开关晶体管M6处于截止状态，第七开关晶体管M7处于导通状态，第一选通信号控制单元111-1输出高电平信号；第一级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第一级选通控制信号输出单元112输出低电平信号；第一级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第一级第二选通控制模块12输出高电平信号；第一级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第一级选通驱动模块2的输出端Output1未被选通，输出低电平信号。

针对第二级选通驱动模块的输出端Output2：

第十二开关晶体管M12和第十三开关晶体管M13均处于截止状态，第二级选通信号控制单元111-2输出低电平信号；第二级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于截止状态，第二级选通控制信号输出单元112输出高电平信号；第二级第二选通控制模块12中的3个第三开关晶体管M3均处于截止状态，第二级第二选通控制模块12输出低电平信号；第二级选通驱动模块2中的第一开关晶体管M1处于导通状态，第二开关晶体管M2处于截止状态，第二级选通驱动模块2的输出端Output2被选通，输出STV信号。

针对第三级选通驱动模块的输出端Output3：

第十八开关晶体管M18处于导通状态，第十九开关晶体管M19处于导通状态，第三级选通信号控制单元111-3输出高电平信号；第三级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第三级选通控制信号输出单元112输出低电平信号；第三级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第三级第二选通控制模块12输出高电平信号；第三级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第三级选通驱动模块2的输出端Output3未被选通，输出低电平信号。

针对第四级选通驱动模块的输出端Output4：

第二十开关晶体管M20和第二十三开关晶体管M23均处于截止状态，第二十一开关晶体管M21，第二十二开关晶体管M22、第二十四开关晶体管M24和第二十五开关晶体管M25均处于导通状态，第四级选通信号控制单元111-4输出高电平信号；第四级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第四级选通控制信号输出单元112输出低电平信号；第四级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第四级第二选通控制模块12输出高电平信号；第四级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第四级选通驱动模块2的输出端Output4未被选通，输出低电平信号。

当CS1=1，CS2=0时，即第一选通信号输入端CS1的电位为低电平，第二选通信号输入端CS2的电位为高电平；

针对第一级选通驱动模块的输出端Output1：

第六开关晶体管M6处于导通状态，第七开关晶体管M7处于截止状态，第一选通信号控制单元111-1输出高电平信号；第一级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第一级选通控制信号输出单元112输出低电平信号；第一级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第一级第二选通控制模块12输出高电平信号；第一级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第一级选通驱动模块2的输出端Output1未被选通，输出低电平信号。

针对第二级选通驱动模块的输出端Output2：

第十二开关晶体管M12处于截止状态，第十三开关晶体管M13处于导通状态，第二级选通信号控制单元111-2输出高电平信号；第二级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第二级选通控制信号输出单元112输出低电平信号；第二级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第二级第二选通控制模块12输出高电平信号；第二级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第二级选通驱动模块2的输出端Output2未被选通，输出低电平信号。

针对第三级选通驱动模块的输出端Output3：

第十八开关晶体管M18和第十九开关晶体管M19均处于截止状态，第三级选通信号控制单元111-3输出低电平信号；第三级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于截止状态，第三级选通控制信号输出单元112输出高电平信号；第三级第二选通控制模块12中的3个第三开关晶体管M3均处于截止状态，第三级第二选通控制模块12输出低电平信号；第三级选通驱动模块2中的第一开关晶体管M1处于导通状态，第二开关晶体管M2处于截止状态，第三级选通驱动模块2的输出端Output3被选通，输出STV信号。

针对第四级选通驱动模块的输出端Output4：

第二十三开关晶体管M23和第二十四开关晶体管M24均处于截止状态，第二十开关晶体管M20，第二十一开关晶体管M21、第二十二开关晶体管M22和第二十五开关晶体管M25均处于导通状态，第四级选通信号控制单元111-4输出高电平信号；第四级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第四级选通控制信号输出单元112输出低电平信号；第四级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第四级第二选通控制模块12输出高电平信号；第四级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第四级选通驱动模块2的输出端Output4未被选通，输出低电平信号。

当CS1=1，CS2=1时，即第一选通信号输入端CS1的电位为高电平，第二选通信号输入端CS2的电位为高电平；

针对第一级选通驱动模块的输出端Output1：

第六开关晶体管M6处于导通状态，第七开关晶体管M7处于导通状态，第一选通信号控制单元111-1输出高电平信号；第一级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第一级选通控制信号输出单元112输出低电平信号；第一级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第一级第二选通控制模块12输出高电平信号；第一级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第一级选通驱动模块2的输出端Output1未被选通，输出低电平信号。

针对第二级选通驱动模块的输出端Output2：

第十二开关晶体管M12处于截止状态，第十三开关晶体管M13处于导通状态，第二级选通信号控制单元111-2输出高电平信号；第二级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第二级选通控制信号输出单元112输出低电平信号；第二级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第二级第二选通控制模块12输出高电平信号；第二级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第二级选通驱动模块2的输出端Output2未被选通，输出低电平信号。

针对第三级选通驱动模块的输出端Output3：

第十八开关晶体管M18处于截止状态，第十九开关晶体管M19均处于导通状态，第三级选通信号控制单元111-3输出高电平信号；第三级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于导通状态，第三级选通控制信号输出单元112输出低电平信号；第三级第二选通控制模块12中的3个第三开关晶体管M3中有一个第三开关晶体管处于导通状态，第三级第二选通控制模块12输出高电平信号；第三级选通驱动模块2中的第一开关晶体管M1处于截止状态，第二开关晶体管M2处于导通状态，第三级选通驱动模块2的输出端Output3未被选通，输出低电平信号。

针对第四级选通驱动模块的输出端Output4：

第二十二开关晶体管M22和第二十三开关晶体管M23均处于截止状态，第二十开关晶体管M20，第二十一开关晶体管M21、第二十四开关晶体管M24和第二十五开关晶体管M25均处于导通状态，第四级选通信号控制单元111-4输出低电平信号；第四级选通控制信号输出单元112中的第四开关晶体管M4处于导通状态，第五开关晶体管M5处于截止状态，第四级选通控制信号输出单元112输出高电平信号；第四级第二选通控制模块12中的3个第三开关晶体管M3均处于截止状态，第四级第二选通控制模块12输出低电平信号；第四级选通驱动模块2中的第一开关晶体管M1处于导通状态，第二开关晶体管M2处于截止状态，第四级选通驱动模块2的输出端Output4被选通，输出STV信号。

综上，上述选通驱动电路在选通信号输入端CS1和CS2接收到不同的选通信号时，各级驱动模块的输出端Output m（m=1,2,3,4）所输出的信号如下表1所示：

表1

本发明所有实施例提供的选通驱动电路，可以但不限于适用于栅极驱动电路。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，包括相互级联的移位寄存器单元，还包括至少一个选通驱动电路，选通驱动电路的各级选通驱动模块的输出端分别与多个待选通电路的输入端一一对应相连，该待选通电路为移位寄存器单元；选通驱动电路为本发明上述任一实施例提供的选通驱动电路。

本发明实施例还提供一种栅极驱动电路，如图11所示，包括：

若干个相互级联的移位寄存器单元，分别为SR1、......、SRa、SRa+1、......、SRb、SRb+1、......、SRc、SRc+1、......、SRd、SRd+1、......SRn；各移位寄存器单元的输出端与对应的栅线相连，如G1、......、Ga、Ga+1、......、Gb、Gb+1、......、Gc、Gc+1、......、Gd、Gd+1、......Gn；

第一选通驱动电路20和第二选通驱动电路30；

第一选通驱动电路20用于选择起始扫描行，第二选通驱动电路30用于选择结束扫描行；

第一选通驱动电路20的第一输入端（Input端）与栅极扫描触发信号STV相连，第二输入端和第三输入端分别与N个选通信号输入端CSn（n=1,2,3,N,其中N为大于0的正整数）相连；

第一选通驱动电路20最多包括2^N个选通输出端（图11所示为N=2的情况，有三个选通输出端Output1、Output2和Output3），每一选通输出端与待选通的移位寄存器单元相连；

第一选通输出端Output1与移位寄存器单元SR1的输入端相连；

第二选通输出端Output2与移位寄存器单元SRa+1的输入端相连；

第三选通输出端Output3与移位寄存器单元SRb+1的输入端相连。

其中，第一选通驱动电路20和第二选通驱动电路30至少之一为本发明上述实施例提供的选通驱动电路。

需要说明的是，选通驱动电路的各选通输出端是指上述选通驱动电路中各级选通驱动模块的输出端；选通驱动电路中的任一个选通输出端均可以与移位寄存器单元SR1的输入端相连；不限于第一选通输出端Output1与移位寄存器单元SR1的输入端相连。

以第一选通驱动电路20为本发明上述实施例提供的选通驱动电路为例说明。此时，选通驱动电路中的栅极扫描信号输入端Input输出到各选通驱动子电路的信号为栅极扫描触发信号STV。

当STV为高电平时，通过切换第一选通信号CS1和第二选通信号CS2的电平状态选通移位寄存器单元SR1或移位寄存器单元SRa+1或移位寄存器单元SRb+1；例如当移位寄存器单元SR1被选通时，栅极扫描触发信号STV输入移位寄存器单元SR1的输入端，栅极驱动电路从移位寄存器单元SR1开始从上到下依次扫描；当移位寄存器单元SRb+1被选通时，栅极扫描触发信号STV输入移位寄存器单元SR b+1的输入端，栅极驱动电路从移位寄存器单元b+1开始扫描，移位寄存器单元SR1至移位寄存器单元SRb不被驱动扫描，降低了栅极驱动电路的功耗。

当本发明实施例提供的选通驱动电路用于第二选通驱动电路30时，选通驱动电路中的栅极扫描信号输入端Input输出到各选通驱动子电路的信号为用于使得栅极扫描终止的信号。

第二选通驱动电路30也可以是由多个单刀单掷开关，例如包括第一单刀单掷开关SW1和第二单刀单掷开关SW2，第一单刀单掷开关SW1和第二单刀单掷开关SW2与第一选通信号CS1和第二选通信号CS2相连，在第一选通信号CS1和第二选通信号CS2的不同状态下，切换第一单刀单掷开关SW1和第二单刀单掷开关SW2的开启和关闭；第二选通驱动电路30的输出端分别与移位寄存器单元SRc+1和移位寄存器单元SRd+1相连，当移位寄存器单元SRc+1和移位寄存器单元SRd+1任一被选通时，至该被选通的移位寄存器单元结束扫描。

较佳地，还可以在移位寄存器单元的输入端与对应第一选通驱动电路20的输出端连接或门电路（如图11中的或门电路Or Gate1和Or Gate2）。

进一步地，本发明实施例提供的上述栅极驱动电路，在具体实施时，当时序控制器T-CON进入部分显示(Partial Display)模式时，时序控制器先保持选通信号输入端CS1和CS2接收的选通信号为低电平，同时通知源极驱动电路进行扫黑动作，之后再切换CS1和CS2的电平至相应的部分显示配置状态，选择从预设的某一移位寄存器单元开始扫描，在某些栅线不需要扫描时，对应的移位寄存器单元不工作，且对应的源极驱动电路的输出端输出低电平，降低了栅极驱动电路和源极驱动电路的功耗。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述栅极驱动电路。该显示装置可以为液晶面板、液晶显示器、液晶电视、有机电致发光显示OLED面板、OLED显示器、OLED电视或电子纸等显示装置。

本发明实施例提供了一种选通驱动电路、栅极驱动电路及显示装置，该驱动电路包括有N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块；由于该选通驱动电路在在同一时刻只可以选择其中一个选通驱动模块的输出端被选通，其余2^N-1个选通驱动模块的输出端均未被选通，且因选通信号输入端的选通信号的不同，可以选择不同的选通驱动模块的输出端被选通。因此本发明实施例提供的上述选通驱动电路可以连接1至2^N个待选通电路，并且可以实现灵活控制其中一个的待选通电路工作，其余的待选通电路停止工作，从而降低整体待选通电路的功耗。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种选通驱动电路，其特征在于，包括：N个选通信号输入端，2^N个选通控制模块，以及2^N个选通驱动模块，对选通控制模块和选通驱动模块分级，各级所述选通控制模块与对应级的选通驱动模块相连，其中N为大于0的正整数；

各级所述选通控制模块均与所述N个选通信号输入端相连，在N个所述选通信号输入端的选通信号控制下，各级所述选通控制模块分别控制对应级的选通驱动模块的输出端被选通或未被选通，且在同一时刻，只有一级所述选通驱动模块的输出端被选通。

2.如权利要求1所述的选通驱动电路，其特征在于，各级所述选通控制模块包括：第一选通控制模块和第二选通控制模块；

各级所述第一选通控制模块分别接收N个所述选通信号输入端的选通信号；各级所述第一选通控制模块分别与对应级的选通驱动模块和除了本级之外的其它级所述第二选通控制模块相连，在N个所述选通信号的控制下，同一时刻，只有一级所述第一选通控制模块输出第一选通控制信号，其它级的所述第一选通控制模块输出第二选通控制信号；

各级所述第二选通控制模块在接收到所述第一选通控制信号时，向对应级的选通驱动模块输出第一驱动控制信号，在接收到所述第二选通控制信号时，向对应级的选通驱动模块输出第二驱动控制信号；

在同时接收到所述第一选通控制信号和所述第二驱动控制信号时，所述选通驱动模块的输出端被选通；在同时接收到所述第二选通控制信号和所述第一驱动控制信号时，所述选通驱动模块的输出端未被选通。

3.如权利要求2所述的选通驱动电路，其特征在于，各级所述选通驱动模块具体包括：N型的第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极与对应级的第一选通控制模块相连，所述第一开关晶体管的源极与栅极扫描信号输入端相连，所述第一开关晶体管的漏极为所述选通驱动模块的输出端，且与所述第二开关晶体管的漏极相连；

所述第二开关晶体管的源极与低电平信号源相连，所述第二开关晶体管的栅极与对应级的第二选通控制模块相连。

4.如权利要求2所述的选通驱动电路，其特征在于，各级所述第二选通控制模块具体包括：2^N-1个N型的第三开关晶体管；其中，

各所述第三开关晶体管的漏极均与对应级的选通驱动模块相连，各所述第三开关晶体管的源极和栅极相连；

各所述第三开关晶体管的栅极分别与除本级之外的其它级的第一选通控制模块一一对应相连。

5.如权利要求2-4任一项所述的选通驱动电路，其特征在于，各级所述第一选通控制模块具体包括：选通信号控制单元和选通控制信号输出单元；

各级所述选通控制信号输出单元分别与对应级的选通信号控制单元、对应级的选通驱动模块以及除了本级之外的其它级所述第二选通控制模块相连；

各级所述选通信号控制单元分别接收N个所述选通信号输入端的选通信号，在N个所述选通信号的控制下，同一时刻，只有一级所述选通信号控制单元控制对应级的选通控制信号输出单元输出所述第一选通控制信号，其它级的所述选通信号控制单元控制对应级的选通控制信号输出单元输出所述第二选通控制信号。

6.如权利要求5所述的选通驱动电路，其特征在于，各级所述选通控制信号输出单元具体包括：N型的第四开关晶体管和第五开关晶体管；其中，

所述第四开关晶体管的源极和栅极均与高电平信号源相连，所述第四开关晶体管的漏极分别与对应级的选通驱动模块和所述第五开关晶体管的漏极相连；

所述第五开关晶体管的源极与低电平信号源相连，所述第五开关晶体管的栅极与对应级的选通信号控制单元相连。

7.如权利要求6所述的选通驱动电路，其特征在于，所述选通信号输入端的个数为2时，包括第一选通信号输入端和第二选通信号输入端；

相应的所述选通信号控制单元的个数为4，包括：第一级选通信号控制单元、第二级选通信号控制单元、第三级选通信号控制单元和第四级选通信号控制单元。

8.如权利要求7所述的选通驱动电路，其特征在于，所述第一级选通信号控制单元包括：N型的第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管的栅极和源极均与所述第一选通信号输入端相连，所述第六开关晶体管的漏极分别与所述第七开关晶体管的漏极和第一级选通控制信号输出单元中的第五开关晶体管的栅极相连；

所述第七开关晶体管的栅极和源极均与所述第二选通信号输入端相连。

9.如权利要求8所述的选通驱动电路，其特征在于，所述第二级选通信号控制单元包括：N型的第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第十三开关晶体管；其中，

所述第八开关晶体管的栅极和源极相连，并分别与所述第一选通信号输入端和所述第十三开关晶体管的源极和栅极相连，所述第八开关晶体管的漏极分别与所述第九开关晶体管的漏极和第十开关晶体管的栅极相连；

所述第九开关晶体管的栅极和源极均与所述第二选通信号输入端相连；

所述第十开关晶体管的源极与低电平信号源相连，所述第十开关晶体管的漏极分别与所述第十一开关晶体管的漏极以及所述第十二开关晶体管的源极和栅相连；

所述第十一开关晶体管的源极和栅极均与高电平信号源相连；

所述第十二开关晶体管的漏极分别与所述第十三开关晶体管的漏极和所述第二级选通控制信号输出单元中的第五开关晶体管的栅极相连。

10.如权利要求9所述的选通驱动电路，其特征在于，

所述第八开关晶体管与所述第六开关晶体管为同一开关晶体管；

所述第九开关晶体管与所述第七开关晶体管为同一开关晶体管。

11.如权利要求9所述的选通驱动电路，其特征在于，所述第三级选通信号控制单元包括：N型的第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第十八开关晶体管和第十九开关晶体管；其中，

所述第十四开关晶体管的栅极和源极分别与所述第一选通信号输入端相连，所述第十四开关晶体管的漏极分别与所述第十五开关晶体管的漏极和第十六开关晶体管的栅极相连；

所述第十五开关晶体管的栅极和源极相连，并分别与所述第二选通信号输入端和所述第十九开关晶体管的栅极和源极相连；

所述第十六开关晶体管的源极与低电平信号源相连，所述第十六开关晶体管的漏极分别与所述第十七开关晶体管的漏极以及所述第十八开关晶体管的源极和栅相连；

所述第十七开关晶体管的源极和栅极均与高电平信号源相连；

所述第十八开关晶体管的漏极分别与所述第十九开关晶体管的漏极和所述第三级选通控制信号输出单元中的第五开关晶体管的栅极相连。

12.如权利要求11所述的选通驱动电路，其特征在于，

所述第十四开关晶体管与所述第八开关晶体管为同一开关晶体管；

所述第十五开关晶体管与所述第九开关晶体管为同一开关晶体管；

所述第十六开关晶体管与所述第十开关晶体管为同一开关晶体管；

所述第十七开关晶体管与所述第十一开关晶体管为同一开关晶体管。

13.如权利要求7所述的选通驱动电路，其特征在于，所述第四级选通信号控制单元包括：N型的第十八开关晶体管、第十九开关晶体管、第二十开关晶体管、第二十一开关晶体管、第二十二开关晶体管和第二十三开关晶体管；其中，

所述第二十开关晶体管的栅极与所述第一选通信号输入端相连，所述第二十开关晶体管的源极与低电平信号源相连，所述第二十开关晶体管的漏极分别与所述第二十一开关晶体管的漏极和所述第二十二开关晶体管的源极和栅极相连；

所述第二十一开关晶体管的源极和栅极均与高电平信号源相连；

所述第二十二开关晶体管的漏极分别与所述第二十三开关晶体管的漏极和所述第四级选通控制信号输出单元中的第五开关晶体管的栅极相连；

所述第二十三开关晶体管的源极和栅极相连，并分别与所述第二十四开关晶体管的漏极和所述第二十五开关晶体管的漏极相连；

所述第二十四开关晶体管的栅极与所述第二选通信号输入端相连，所述第二十四开关晶体管的源极与低电平信号源相连；

所述第二十五开关晶体管的栅极和源极均与高电平信号源相连。

14.一种栅极驱动电路，包括相互级联的移位寄存器单元，其特征在于，还包括权利要求1-13任一项所述的选通驱动电路，所述选通驱动电路的各级选通驱动模块的输出端分别与多个待选通电路的输入端一一对应相连，所述待选通电路为所述移位寄存器单元。

15.一种显示装置，其特征在于，包括权利要求14所述的栅极驱动电路。

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