CN104333368A - 消除零脉宽的电压域到时域的过零检测电路 - Google Patents

Abstract

本发明涉及模数转换技术。本发明针对现有的电压域到时域过零检测中出现零脉宽的问题，提供一种消除零脉宽的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电路与输出端连接。适用于电压域到时域的过零检测电路。

Description

消除零脉宽的电压域到时域的过零检测电路

技术领域

本发明涉及模数转换技术，特别涉及适用于电压域到时域的过零检测电路。

背景技术

随着模数转换向着低功耗、高速、高精度的方向发展，工艺尺寸的减小，电源电压的降低，在电压域处理信号越来越困难，所以出现了将电压域幅值信号转换到时域脉宽信号新的处理方法。时域脉宽信号的处理是在数字电路中完成的，而随着工艺尺寸的减小，数字电路的优势将会越来越大，可以说，将信号从电压域线性转换到时域里处理将使得系统性能有很大的提高。但这种新的处理方式带来的新的问题：当电压域幅值信号为零时，时域里的脉宽信号也为零脉宽，而零脉宽在数字电路中无法识别，直接影响模数转换的精度。

现有的消除零脉宽的方法如下两种：一、保证电压域输入一直为正或一直为负，则得到的电压域输出也一直为正或者负，所有电压域幅值信号就会以相同的方向通过零点，通过调节幅值信号到达零点的时间来实现时域信号的整体平移的目的，从而摆脱零脉宽的束缚，该方式存在如下问题：为了保证电压域输出信号一直为正或者一直为负，对电路的动态范围有很高的要求，并且在电压域信号大摆幅情况下，将很难保证放电电流高线性度，特别是在电源电压进一步降低之后，这些问题将更加严重；为了解决上述动态范围的问题，有研究人员以单端的形式实现上述功能，可以缓解动态范围的压力，但同时也存下如下问题：以单端实现的功能的电路对噪声的抑制能力低。二、在已经得到时域信号的基础上，将所有脉宽信号都拼接一个小脉宽信号，从简解决零脉宽的问题，但该方法存在如下问题：很难进行精确叠加，因为拼接技术需要相互叠加才能保证信号的连续性，若叠加部分超过信号本身的宽度，则信号会被湮没，会引入非线性。

发明内容

本发明所要解决的技术问题，就是提供一种消除零脉宽的电压域到时域的过零检测电路，以解决现有的电压域到时域过零检测中出现零脉宽的问题。

本发明解决所述技术问题，采用的技术方案是，消除零脉宽的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电路与输出端连接；

所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电路；

所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；

所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽。

具体的，所述预判电路包括电源输入端、第一NMOS晶体管、第二NOMS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管、第十五NMOS晶体管、第十六NOMS晶体管、第一电流源、第一与门、第二与门及第一电流源；所述时钟信号输入端分别与第十三PMOS晶体管及第十五NMOS晶体管的栅端连接，第十三PMOS晶体管的源端及第十四PMOS晶体管的源端分别与电源输入端连接，第十三PMOS晶体管分别与第十五NMOS晶体管的漏端、第十四PMOS晶体管的栅端、第十六NOMS晶体管的栅端、第九PMOS晶体管的源端、第十PMOS晶体管的源端、第七NMOS晶体管的源端、第八NMOS晶体管的源端、第一与门的输入端一及第二与门的输入端一连接，第十五NMOS晶体管的源端及第十六NOMS晶体管的源端分别接地；第十四PMOS晶体管的漏端分别与第十六NOMS晶体管的漏端、第十一NMOS晶体管的源端及第十二NMOS晶体管的源端连接，第十一NMOS晶体管的栅端分别与第九PMOS晶体管的栅端、第十PMOS晶体管的漏端、第十二NMOS晶体管的漏端、第七NMOS晶体管的漏端及栅端、第五PMOS晶体管的漏端及第一与门的输入端二连接，第一与门的输出端分别与参考电平转换电路及输出电路连接；第十二NMOS晶体管的栅端分别与第十PMOS晶体管的栅端、第九PMOS晶体管的漏端、第十一NMOS晶体管的漏端、第八NMOS晶体管的栅端及漏端、第六PMOS晶体管的漏端及第二与门的输入端二连接，第二与门的输出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管的源端及第三PMOS晶体管的源端分别与电源输入端连接，第五PMOS晶体管的栅端分别与第三PMOS晶体管的栅端及漏端及第一NMOS晶体管的漏端连接，第一NMOS晶体管的栅端与第一输入端连接，第一NMOS晶体管的源端分别与第二NOMS晶体管的源端及第一电流源的输入端连接，第一电流源的输出端接地；第二NOMS晶体管的栅端与第二输入端连接，第二NOMS晶体管的漏端分别与第四PMOS晶体管的漏端及栅端及第六PMOS晶体管的栅端连接，第六PMOS晶体管的源端及第四PMOS晶体管的源端分别与电源输入端连接。

进一步的，所述参考电平转换电路包括第十七NMOS晶体管、第十八NMOS晶体管、第十九NMOS晶体管、第二十NMOS晶体管；

所述参考电平输入端一分别与第十七NMOS晶体管的源端及第十八NMOS晶体管的源端连接，第十七NMOS晶体管的漏端分别与过零整形电路及第十九NMOS晶体管的漏端连接，第十八NMOS晶体管的漏端分别与过零整形电路及第二十NMOS晶体管的漏端连接，第十九NMOS晶体管的源端及第二十NMOS晶体管的源端分别与参考电平输入端二连接，第十七NMOS晶体管的栅端及第二十NMOS晶体管的栅端分别与第二与门的输出端连接，第十八NMOS晶体管的栅端及第十九NMOS晶体管的栅端分别与第一与门的输出端连接。

进一步的，所述过零整形电路，包括第二十一NMOS晶体管、第二十二NMOS晶体管、第二十三PMOS晶体管、第二十四PMOS晶体管、第二十五NOMS晶体管、第二十六NMOS晶体管、第二十七NMOS晶体管、第二十八NMOS晶体管、第二十九PMOS晶体管和第三十PMOS晶体管、第二电流源、第三电流源、第四电流源、第一开关、第二开关、第三开关、第一电阻、第二电阻、第三电阻及第四电阻；

所述第一电源输入端与第二十一NMOS晶体管的栅端连接，第二十一NMOS晶体管的源端分别与第二十二NMOS晶体管的源端及第二电流源的输入端连接，第二电流源的输出端与第一开关的一端连接，第一开关的另一端接地，第二十一NMOS晶体管的漏端分别与第二十五NOMS晶体管的漏端、第二十八NMOS晶体管的栅端、第二十三PMOS晶体管的漏端及第一电阻的一端连接，第一电阻的另一端分别与第二电阻的一端、第二十三PMOS晶体管的栅端及第二十四PMOS晶体管的栅端连接，第二十三PMOS晶体管的源端及第二十四PMOS晶体管的源端分别与电源输入端连接，第二电阻的另一端分别与第二十二NMOS晶体管的漏端、第二十四PMOS晶体管的漏端、第二十六NMOS晶体管的漏端及第二十七NMOS晶体管的栅端连接，第二十二NMOS晶体管的栅端与第二输入端连接，第二十五NOMS晶体管的栅端与第十八NMOS晶体管的漏端连接，第二十六NMOS晶体管的栅端与第十九NMOS晶体管的漏端连接，第二十五NOMS晶体管的源端及第二十六NMOS晶体管的源端分别与第三电流源的输入端连接，第三电流源的输出端与第二开关的一端连接，第二开关的另一端接地；

第二十七NMOS晶体管的源端及第二十八NMOS晶体管的源端分别与第四电流源的输入端连接，第四电流源的输出端与第三开关的一端连接，第三开关另一端接地；

所述第一开关的控制端、第二开关的控制端及第三开关的控制端分别与第二时钟输入端连接；

第二十七NMOS晶体管的漏端分别与第三电阻的一端、第二十九PMOS晶体管的漏端及输出电路连接，第三电阻的另一端分别与第二十九PMOS晶体管的栅端、第三十PMOS晶体管的栅端及第四电阻的一端连接，第四电阻的另一端分别与第二十八NMOS晶体管的漏端、第三十PMOS晶体管的漏端及输出电路连接，第二十九PMOS晶体管的源端及第三十PMOS晶体管的源端分别与电源输入端连接。

进一步的，所述输出电路包括第三与门、第四与门及第一或门，所述第三与门的输入端一与第二十八NMOS晶体管的漏端连接，第三与门的输入端二与第一与门的输出端连接，第四与门的输入端一与第二十九PMOS晶体管的漏端连接，第四与门的输入端二与第二与门的输出端连接，所述第三与门的输出端与第一或门的输入端一连接，第四与门输出端与第一或门的输入端二连接，第一或门的输出端与输出端连接。

本发明的有益效果是，本发明的过零检测电路整个电路都是差分电路，不需要改变电压域信号的输出方式，即不需要将差分信号转化为单端信号进行过零检测处理，也就不需要更大的动态范围来保证差分信号转化成单端信号后的线性度，进而释放了对动态范围的要求；

并且，参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，使得参考电平转换电路转换后的参考电平，可以直接转换成与输入信号正负相关的失调电压，并且失调电压可以直接耦合到信号中，进而可以直接叠加失调电压转换成的时域小信号脉宽，所以不会产生因拼接不当而淹没信号的问题；

又，本发明的过零检测电路中的预判电路和参考电平转换电路对实现方式要求不高，所以不会增加大的电路复杂性和功耗；

又，本发明的过零检测电路中预判电路、参考电平转换电路、过零整形电路的连接关系，可以使得产生的失调电压与输入信号的正负值相关，进而电压域输入会根据预判电路得出的结果情况分别进行不同失调电压的叠加操作，类似于将正值在坐标轴上向上平移，负值在坐标轴上向下平移，由于正负值分别向不同的方向平移，所以不比担心产生新的零点的问题。

附图说明

图1为本发明消除零脉宽的电压域到时域的过零检测电路实施例的电路框图；

图2为本发明消除零脉宽的电压域到时域的过零检测电路实施例预判电路结构图；

图3为本发明消除零脉宽的电压域到时域的过零检测电路实施例考电平转换电路结构图；

图4为本发明消除零脉宽的电压域到时域的过零检测电路实施例过零整形电路构图；

图5为本发明消除零脉宽的电压域到时域的过零检测电路实施例输出电路结构图；

图6为本发明消除零脉宽的电压域到时域的过零检测电路实施例中第一时钟输入端及第二时钟输入端的时钟输入波形图；

图7为本发明消除零脉宽的电压域到时域的过零检测电路实施例中的效果示意图；

其中，第一输入端V_inp、第二输入端V_inn、第一时钟输入端CLK₁、第二时钟输入端CLK₂、输出端T_O、参考电平输入端一V_Rp、参考电平输入端二V_Rn、第一NMOS晶体管M₁、第二NOMS晶体管M₂、第三PMOS晶体管M₃、第四PMOS晶体管M₄、第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七NMOS晶体管M₇、第八NMOS晶体管M₈、第九PMOS晶体管M₉、第十PMOS晶体管M₁₀、第十一NMOS晶体管M₁₁、第十二NMOS晶体管M₁₂、第十三PMOS晶体管M₁₃、第十四PMOS晶体管M₁₄、第十五NMOS晶体管M₁₅、第十六NOMS晶体管M₁₆、第一电流源I₁、第一与门AND₁、第二与门AND₂、第十七NMOS晶体管M₁₇、第十八NMOS晶体管M₁₈、第十九NMOS晶体管M₁₉、第二十NMOS晶体管M₂₀、第二十一NMOS晶体管M₂₁、第二十二NMOS晶体管M₂₂、第二十三PMOS晶体管M₂₃、第二十四PMOS晶体管M₂₄、第二十五NOMS晶体管M₂₅、第二十六NMOS晶体管M₂₆、第二十七NMOS晶体管M₂₇、第二十八NMOS晶体管M₂₈、第二十九PMOS晶体管M₂₉和第三十PMOS晶体管M₃₀、第二电流源I₂、第三电流源I₃、第四电流源I₄、第一开关SW₁、第二开关SW₂、第三开关SW₃、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第三与门AND₃、第四与门AND₄及第一或门OR₁。

具体实施方式

下面结合附图及实施例详细描述本发明的技术方案：

本发明针对现有的电压域到时域过零检测中出现零脉宽的问题，提供消除零脉宽的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电路与输出端连接；所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电路；所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽。本发明的有益效果是，本发明的过零检测电路整个电路都是差分电路，不需要改变电压域信号的输出方式，即不需要将差分信号转化为单端信号进行过零检测处理，也就不需要更大的动态范围来保证差分信号转化成单端信号后的线性度，进而释放了对动态范围的要求；并且，参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，使得参考电平转换电路转换后的参考电平，可以直接转换成与输入信号正负相关的失调电压，并且失调电压可以直接耦合到信号中，进而可以直接叠加失调电压转换成的时域小信号脉宽，所以不会产生因拼接不当而淹没信号的问题；又，本发明的过零检测电路中的预判电路和参考电平转换电路对实现方式要求不高，所以不会增加大的电路复杂性和功耗；又，本发明的过零检测电路中预判电路、参考电平转换电路、过零整形电路的连接关系，可以使得产生的失调电压与输入信号的正负值相关，进而电压域输入会根据预判电路得出的结果情况分别进行不同失调电压的叠加操作，类似于将正值在坐标轴上向上平移，负值在坐标轴上向下平移，由于正负值分别向不同的方向平移，所以不比担心产生新的零点的问题。

实施例

本例的消除零脉宽的电压域到时域的过零检测电路，如图1所示，包括第一输入端V_inp、第二输入端V_inn、第一时钟输入端CLK₁、第二时钟输入端CLK₂、输出端T_O、参考电平输入端一V_Rp及参考电平输入端二V_Rn，其特征在于，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端V_inp、第二输入端V_inn及第一时钟输入端CLK₁分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一V_Rp及参考电平输入端二V_Rn连接，所述过零整形电路分别与输出电路、第一输入端V_inp、第二输入端V_inn及第二时钟输入端CLK₂连接，所述输出电路与输出端连接；

所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电路；

所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；

所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽。

通过预判电路根据第一输入端V_inp及第二输入端V_inn的输入信号差(V_inp-V_inn)的正负得到的转换控制信号(signp、signn)，控制参考电路转换电路，决定参考电平输入端一V_Rp及参考电平输入端二V_Rn输入参考电平的接入过零整形电路的方式，使得过零整形电路的正负信号输入端(V_i+，V_i-)存在与输入信号(V_inp-V_inn)正负相关的失调电压，失调电压延长了正负值的过零时间，使得最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽，进而消除小信号和零信号无法产生数字电路可识别的时间脉宽的技术难点。

其中，如图2所示，预判电路包括电源输入端V_DD、第一NMOS晶体管M₁、第二NOMS晶体管M₂、第三PMOS晶体管M₃、第四PMOS晶体管M₄、第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七NMOS晶体管M₇、第八NMOS晶体管M₈、第九PMOS晶体管M₉、第十PMOS晶体管M₁₀、第十一NMOS晶体管M₁₁、第十二NMOS晶体管M₁₂、第十三PMOS晶体管M₁₃、第十四PMOS晶体管M₁₄、第十五NMOS晶体管M₁₅、第十六NOMS晶体管M₁₆、第一电流源I₁、第一与门AND₁、第二与门AND₂及第一电流源I₁；所述时钟信号输入端CLK₁分别与第十三PMOS晶体管M₁₃及第十五NMOS晶体管M₁₅的栅端连接，第十三PMOS晶体管M₁₃的源端及第十四PMOS晶体管M₁₄的源端分别与电源输入端V_DD连接，第十三PMOS晶体管M₁₃分别与第十五NMOS晶体管M₁₅的漏端、第十四PMOS晶体管M₁₄的栅端、第十六NOMS晶体管M₁₆的栅端、第九PMOS晶体管M₉的源端、第十PMOS晶体管M₁₀的源端、第七NMOS晶体管M₇的源端、第八NMOS晶体管M₈的源端、第一与门AND₁的输入端一及第二与门AND₂的输入端一连接，第十五NMOS晶体管M₁₅的源端及第十六NOMS晶体管M₁₆的源端分别接地；第十四PMOS晶体管M₁₄的漏端分别与第十六NOMS晶体管M₁₆的漏端、第十一NMOS晶体管M₁₁的源端及第十二NMOS晶体管M₁₂的源端连接，第十一NMOS晶体管M₁₁的栅端分别与第九PMOS晶体管M₉的栅端、第十PMOS晶体管M₁₀的漏端、第十二NMOS晶体管M₁₂的漏端、第七NMOS晶体管M₇的漏端及栅端、第五PMOS晶体管M₅的漏端及第一与门AND₁的输入端二连接，第一与门AND₁的输出端分别与参考电平转换电路及输出电路连接；第十二NMOS晶体管M₁₂的栅端分别与第十PMOS晶体管M₁₀的栅端、第九PMOS晶体管M₉的漏端、第十一NMOS晶体管M₁₁的的漏端、第八NMOS晶体管M₈的栅端及漏端、第六PMOS晶体管M₆的漏端及第二与门AND₂的输入端二连接，第二与门AND₂的输出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管M₅的源端及第三PMOS晶体管M₃的源端分别与电源输入端V_DD连接，第五PMOS晶体管M₅的栅端分别与第三PMOS晶体管M₃的栅端及漏端及第一NMOS晶体管M₁的漏端连接，第一NMOS晶体管M₁的栅端与第一输入端V_inp连接，第一NMOS晶体管M₁的源端分别与第二NOMS晶体管M₂的源端及第一电流源I₁的输入端连接，第一电流源I₁的输出端接地；第二NOMS晶体管M₂的栅端与第二输入端连接，第二NOMS晶体管M₂的漏端分别与第四PMOS晶体管M₄的漏端及栅端及第六PMOS晶体管M₆的栅端连接，第六PMOS晶体管M₆的源端及第四PMOS晶体管M₄的源端分别与电源输入端V_DD连接。

第一NOMS晶体管M₁和第二NOMS晶体管M₂的源端都耦接于第1节点，漏断分别耦接于第2节点和第3节点，栅端分别耦接于输入差分电压信号V_inp和V_inn，将输入差分电压信号V_inp和V_inn转化成电流信号；第三PMOS晶体管M₃和第四PMOS晶体管M₄，栅漏短接后分别耦接于第2节点和第3节点，源端都耦接于电源电压V_DD，镜像由输入差分电压信号V_inp和V_inn转化的电流信号；第五PMOS晶体管M₅和第六PMOS晶体管M₆，源端都耦接于电源电压V_DD，栅端分别耦接于第2节点和第3节点，漏端分别耦接于第4节点和第5节点，接收镜像的电流信号；第七NMOS晶体管M₇和第八NMOS晶体管M₈，栅漏短接后分别耦接于第4节点和第5节点，源端都耦接于第7节点，将镜像的电流信号转化为电压信号；第九PMOS晶体管M₉和第十PMOS晶体管M₁₀，源端都耦接于第7节点，栅端分别耦接于第4节点和第5节点，漏断分别耦接于第5节点和第4节点；第十一NMOS晶体管M₁₁和第十二NMOS晶体管M₁₂，源端都耦接于第6节点，栅端分别耦接于第4节点和第5节点，漏断分别耦接于第5节点和第4节点，构成锁存结构，起快速比较的作用；第十三PMOS晶体管M₁₃和第十五NMOS晶体管M₁₅，源端分别耦接于电源电压V_DD和地电位，漏断都耦接于第7节点，栅端都耦接于第8节点，起反向时钟，控制锁存电路工作周期的作用；第十四PMOS晶体管M₁₄和第十六NMOS晶体管M₁₆，源端分别耦接于电源电压V_DD和地电位，漏断都耦接于第6节点，栅端都耦接于第7节点，起反向时钟，控制锁存电路工作周期的作用；第一电流源I₁耦接于第1节点和地电平之间，给预判电路提供静态工作电流；第一与门AND₁的两个输入端分别耦接于第4节点和第7节点，输出耦接于转换控制信号signp，起整形和使能输出的作用；第二与门AND₂的两个输入端分别耦接于第5节点和第7节点，输出耦接于转换控制信号signn，起整形和使能输出的作用；能够快速比较输入差分电压信号V_inp、V_inn的大小，得到转换控制信号signp、signn。即有效的探测输入信号(V_inp-V_inn)的正负，并控制参考电平转换电路生成固定的正的失调电压或者负的失调电压，等效于正输入信号在坐标轴上向上平移，负输入信号在坐标轴上向下平移，使得输入信号无论正负，都能在幅值上叠加一个幅值信号，此幅值信号仅与失调电压的幅值有关，与输入信号的大小无关，保证过零检测电路不会因叠加信号而产生非线性问题。

参考电平转换电路，如图3所示，包括第十七NMOS晶体管M₁₇、第十八NMOS晶体管M₁₈、第十九NMOS晶体管M₁₉、第二十NMOS晶体管M₂₀；

所述参考电平输入端一V_Rp分别与第十七NMOS晶体管M₁₇的源端及第十八NMOS晶体管M₁₈的源端连接，第十七NMOS晶体管M₁₇的漏端分别与过零整形电路及第十九NMOS晶体管M₁₉的漏端连接，第十八NMOS晶体管M₁₈的漏端分别与过零整形电路及第二十NMOS晶体管M₂₀的漏端连接，第十九NMOS晶体管M₁₉的源端及第二十NMOS晶体管M₂₀的源端分别与参考电平输入端二V_Rn连接，第十七NMOS晶体管M₁₇的栅端及第二十NMOS晶体管M₂₀的栅端分别与第二与门AND₂的输出端连接，第十八NMOS晶体管M₁₈的栅端及第十九NMOS晶体管M₁₉的栅端分别与第一与门AND₁的输出端连接。

其中，第十七NMOS晶体管M₁₇和第十八NMOS晶体管M₁₈，源端都耦接于第9节点，漏断分别耦接于第11节点和第12节点，栅端分别耦接于转换控制信号signn和signp，控制输入参考电平V_RP的输出路径；第十九NMOS晶体管M₁₉和第二十NMOS晶体管M₂₀，源端都耦接于第10节点，漏断分别耦接于第11节点和第12节点，栅端分别耦接于转换控制信号signp和signn，控制输入参考电平V_RN的输出路径；由转换控制信号signp、signn决定参考电平V_rp、V_rn与输入参考电平V_Rp、V_Rn的关系。参考电平转换电路仅包含有NMOS晶体管做开关，电路结构简单，且输入参考电平(V_RP、V_RN)为固定电平，受开关非理想因素(如时钟馈通等)影响小。

过零整形电路，具体的，如图4所示，包括第二十一NMOS晶体管M₂₁、第二十二NMOS晶体管M₂₂、第二十三PMOS晶体管M₂₃、第二十四PMOS晶体管M₂₄、第二十五NOMS晶体管M₂₅、第二十六NMOS晶体管M₂₆、第二十七NMOS晶体管M₂₇、第二十八NMOS晶体管M₂₈、第二十九PMOS晶体管M₂₉和第三十PMOS晶体管M₃₀、第二电流源I₂、第三电流源I₃、第四电流源I₄、第一开关SW₁、第二开关SW₂、第三开关SW₃、第一电阻R1、第二电阻R2、第三电阻R3及第四电阻R4；

所述第一电源输入端V_DD与第二十一NMOS晶体管M₂₁的栅端连接，第二十一NMOS晶体管M₂₁的源端分别与第二十二NMOS晶体管M₂₂的源端及第二电流源I₂的输入端连接，第二电流源I₂的输出端与第一开关SW₁的一端连接，第一开关SW₁的另一端接地，第二十一NMOS晶体管M₂₁的漏端分别与第二十五NOMS晶体管M₂₅的漏端、第二十八NMOS晶体管M₂₈的栅端、第二十三PMOS晶体管M₂₃的漏端及第一电阻R1的一端连接，第一电阻R1的另一端分别与第二电阻R2的一端、第二十三PMOS晶体管M₂₃的栅端及第二十四PMOS晶体管M₂₄的栅端连接，第二十三PMOS晶体管M₂₃的源端及第二十四PMOS晶体管M₂₄的源端分别与电源输入端V_DD连接，第二电阻R2的另一端分别与第二十二NMOS晶体管M₂₂的漏端、第二十四PMOS晶体管M₂₄的漏端、第二十六NMOS晶体管M₂₆的漏端及第二十七NMOS晶体管M₂₇的栅端连接，第二十二NMOS晶体管M₂₂的栅端与第二输入端连接，第二十五NOMS晶体管M₂₅的栅端与第十八NMOS晶体管M₁₈的漏端连接，第二十六NMOS晶体管M₂₆的栅端与第十九NMOS晶体管M₁₉的漏端连接，第二十五NOMS晶体管M₂₅的源端及第二十六NMOS晶体管M₂₆的源端分别与第三电流源I₃的输入端连接，第三电流源I₃的输出端与第二开关SW₂的一端连接，第二开关SW₂的另一端接地；第二十七NMOS晶体管M₂₇的源端及第二十八NMOS晶体管M₂₈的源端分别与第四电流源I₄的输入端连接，第四电流源I₄的输出端与第三开关SW₃的一端连接，第三开关SW₃另一端接地；所述第一开关SW₁的控制端、第二开关SW₂的控制端及第三开关SW₃的控制端分别与第二时钟输入端CLK₂连接；第二十七NMOS晶体管M₂₇的漏端分别与第三电阻R3的一端、第二十九PMOS晶体管M₂₉的漏端及输出电路连接，第三电阻R3的另一端分别与第二十九PMOS晶体管M₂₉的栅端、第三十PMOS晶体管M₃₀的栅端及第四电阻R4的一端连接，第四电阻R4的另一端分别与第二十八NMOS晶体管M₂₈的漏端、第三十PMOS晶体管M₃₀的漏端及输出电路连接，第二十九PMOS晶体管M₂₉的源端及第三十PMOS晶体管M₃₀的源端分别与电源输入端V_DD连接。

其中，第二十一NOMS晶体管M₂₁和第二十二NOMS晶体管M₂₂的源端都耦接于第14节点，漏端分别耦接于第15节点和第16节点，栅端分别做输入差分电压信号正负输入端V_inp，V_inn，构成输入对管；第二十三PMOS晶体管M₂₃和第二十四PMOS晶体管M₂₄的栅端都耦接于第17节点，源端都耦接于电源电压V_DD，漏断分别耦接于第15节点和第16节点，构成有源负载；第一电阻R₁耦接于第15节点和第17节点，第二电阻R₂耦接于第16节点和第17节点，起共模反馈和小信号负载的作用；第二电流源I₂耦接于第14节点和第13节点之间，第三电流源I₃耦接于第18节点和第19节点之间，第四电流源I₄耦接于第20节点和第21节点之间，给电路提供静态工作电流；第一开关SW₁、第二开关SW₂和第三开关SW₃分别耦接于第13节点、第18节点、第20节点和地电位之间，控制电路的工作周期；第二十五NMOS晶体管M₂₅和第二十六NOMS晶体管M₂₆的源端都耦接于第19节点，漏断分别耦接于第15节点和第16节点，栅端分别耦接于负端参考电平V_rn和正端参考电平V_rp；第二十七NOMS晶体管M₂₇和第二十八NOMS晶体管M₂₈的源端都耦接于第21节点，漏断分别耦接于第22节点和第23节点，栅端分别耦接于第16节点和第15节点；第二十九PMOS晶体管M₂₉和第三十PMOS晶体管M₃₀的栅端都耦接于第24节点，源端都耦接于电源电压V_DD，漏断分别耦接于第22节点和第23节点，构成有源负载；第三电阻R₃耦接于第22节点和第24节点，第四电阻R₄耦接于第23节点和第24节点，起共模反馈和小信号负载的作用。根据参考电平V_rp、V_rn，调节输入差分电压信号V_inp、V_inn比较的阈值并根据过零时刻对信号进行粗整形。过零整形电路包含NMOS晶体管M₂₅、M₂₆，接入方式与共源输入结构第二十一NMOS晶体管M₂₁及第二十二NMOS晶体管M₂₂M₂₂相同，保证了引入失调电压的精确性。

输出电路，如图5所示，所述包括第三与门AND₃、第四与门AND₄及第一或门OR₁，所述第三与门AND₃的输入端一与第二十八NMOS晶体管M₂₈的漏端连接，第三与门AND₃的输入端二与第一与门AND₁的输出端连接，第四与门AND₄的输入端一与第二十九PMOS晶体管M₂₉的漏端连接，第四与门AND₄的输入端二与第二与门AND₂的输出端连接，所述第三与门AND₃的输出端与第一或门OR₁的输入端一连接，第四与门AND₄输出端与第一或门OR₁的输入端二连接，第一或门OR₁的输出端与输出端T_O连接。

其中，第三与门AND₃的两个输入端分别耦接于V_op和转换控制信号signp，输出端耦接于第25节点；第四与门AND₄的两个输入端分别耦接于V_on和转换控制信号signn，输出端耦接于第26节点；第一或门OR₁的两个输入端分别耦接于第25节点和第26节点，输出端耦接于输出节点T_o。根据转换控制信号signp、signn对信号进行精整形，产生时间脉宽。

本发明的工作原理如下：

通过提前对输入差分电压信号V_inp、V_inn进行的大小判断，得到转换控制信号signp、signn，再根据转换控制信号signp、signn改变参考电平V_rp、V_rn与输入参考电平V_RP、V_RN的关系，再由参考电平V_rp、V_rn控制产生与电压域输入信号V_inp-V_inn正负值相关的失调电压，使得电压域输入信号V_inp-V_inn无论正负，都能在幅值上增加一个固定的幅值信号，增加电压域信号的过零时间，从而使所有得到的时域脉宽信号都能“自给”的叠加一个固定的小脉宽信号。当电压域输入信号为零时，由于在幅值上已经叠加了一个固定的幅值信号，存在过零时间，所以也能产生数字电路能够识别的脉宽信号。

差分输入电压信号经第二十一NMOS晶体管M₂₁、第二十二NMOS晶体管M₂₂、第二十三PMOS晶体管M₂₃、第二十四PMOS晶体管M₂₄、第二十七NMOS晶体管M₂₇、第二十八NMOS晶体管M₂₈、第二十九PMOS晶体管M₂₉及第三十PMOS晶体管M₃₀组成的两级共源放大结构放大截至后转化为时域脉宽信号。

第二十五NOMS晶体管M₂₅、第二十六NMOS晶体管M₂₆作为电流偏置管，由不同的参考电平V_rp和V_rn所控制，不同的参考电平使得流过第二十五NOMS晶体管M₂₅、第二十六NMOS晶体管M₂₆源漏的电流存在差值，这个电流差将用来补偿流过第二十一NMOS晶体管M₂₁、第二十二NMOS晶体管M₂₂的交流电流差，即达到了引入一个失调电压的目的，由于参考电平V_rp和V_rn的电压差值确定，则用来补偿的流过第二十五NOMS晶体管M₂₅及第二十六NMOS晶体管M₂₆源漏的电流差也是确定的，所以引入的失调电压也是固定的。

在一个转化周期内，参考电平不发生变化，只有在转化前，由预判电路根据电压域输入信号V_inp-V_inn的正负得到转换控制信号signp和signn，控制参考电路转换电路，决定参考电平V_rp、V_rn与输入参考电平V_RP、V_RN的关系，引入与电压域输入信号V_inp-V_inn正负相关的失调电压，保证无论电压域输入信号V_inp-V_inn正负，在幅值上都能增加一个的固定值，具体输入输出情况如下：

Vinp-Vinn	>＝0	<0
			signp	1	0
signn	0	1
			Vrp	VRN	VRP
Vrn	VRP	VRN
			Voffset	-2ΔV	+2ΔV
|Vinp-Vinn-Voffset|	|Vinp-Vinn|+2ΔV	|Vinp-Vinn|+2ΔV
			To	G×|Vinp-Vinn|+ΔT	G×|Vinp-Vinn|+ΔT

其中，V_RP＝V_CM+ΔV，V_RN＝V_CM-ΔV，V_offset＝V_rp-V_rn，T_o＝G×|V_inp-V_inn-V_offset|。

ΔT＝G×2ΔV，ΔT为零信号转化的时间脉宽。其中，G为电压域到时域转换的增益，与电流的线性度有关；V_CM为输入信号中的共模电平；V_offset为转换后的参考电平(V_rp、V_rn)进一步转换成与输入信号V_inp-V_inn正负相关的失调电压。

分析可得，无论电压域输入信号V_inp-V_inn是正还是负，时域里叠加的信号都是固定的ΔT，与信号无关。而当电压域输入信号V_inp-V_inn为零时，由于引入了失调电压，存在过零时间，所以也能产生时域脉宽信号ΔT。

附图6是合理的设置输入参考电平V_RP、V_RN，过零检测电路的效果示意图。

具体实施过程中，可以类似的增加第二十七NMOS晶体管M₂₇、第二十八NMOS晶体管M₂₈、第二十九PMOS晶体管M₂₉、第三十PMOS晶体管M₃₀、第三电阻R3、第四电阻R4及第四电流源I₄的数量，来增加ΔT的精度。

以上实施例仅用以说明本发明的技术方案。本领域的普通技术人员应当理解，可以对本方向的技术方案进行修改或者等同替换，而不脱离本方面技术方案的精神和范围，均应涵盖在本发明的权利保护范围当中。

Claims (5)

1.消除零脉宽的电压域到时域的过零检测电路，包括第一输入端(V_inp)、第二输入端(V_inn)、第一时钟输入端(CLK₁)、第二时钟输入端(CLK₂)、输出端(T_O)、参考电平输入端一(V_Rp)及参考电平输入端二(V_Rn)，其特征在于，还包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端(V_inp)、第二输入端(V_inn)及第一时钟输入端(CLK₁)分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一(V_Rp)及参考电平输入端二(V_Rn)连接，所述过零整形电路分别与输出电路、第一输入端(V_inp)、第二输入端(Vinn)及第二时钟输入端(CLK₂)连接，所述输出电路与输出端连接；

所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电路；

所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；

所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固定时间脉宽。

2.根据权利要求1所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于，所述预判电路包括电源输入端(V_DD)、第一NMOS晶体管(M₁)、第二NOMS晶体管(M₂)、第三PMOS晶体管(M₃)、第四PMOS晶体管(M₄)、第五PMOS晶体管(M₅)、第六PMOS晶体管(M₆)、第七NMOS晶体管(M₇)、第八NMOS晶体管(M₈)、第九PMOS晶体管(M₉)、第十PMOS晶体管(M₁₀)、第十一NMOS晶体管(M₁₁)、第十二NMOS晶体管(M₁₂)、第十三PMOS晶体管(M₁₃)、第十四PMOS晶体管(M₁₄)、第十五NMOS晶体管(M₁₅)、第十六NOMS晶体管(M₁₆)、第一电流源(I₁)、第一与门(AND₁)、第二与门(AND₂)及第一电流源(I₁)；所述时钟信号输入端(CLK₁)分别与第十三PMOS晶体管(M₁₃)及第十五NMOS晶体管(M₁₅)的栅端连接，第十三PMOS晶体管(M₁₃)的源端及第十四PMOS晶体管(M₁₄)的源端分别与电源输入端(V_DD)连接，第十三PMOS晶体管(M₁₃)分别与第十五NMOS晶体管(M₁₅)的漏端、第十四PMOS晶体管(M₁₄)的栅端、第十六NOMS晶体管(M₁₆)的栅端、第九PMOS晶体管(M₉)的源端、第十PMOS晶体管(M₁₀)的源端、第七NMOS晶体管(M₇)的源端、第八NMOS晶体管(M₈)的源端、第一与门(AND₁)的输入端一及第二与门(AND₂)的输入端一连接，第十五NMOS晶体管(M₁₅)的源端及第十六NOMS晶体管(M₁₆)的源端分别接地；第十四PMOS晶体管(M₁₄)的漏端分别与第十六NOMS晶体管(M₁₆)的漏端、第十一NMOS晶体管(M₁₁)的源端及第十二NMOS晶体管(M₁₂)的源端连接，第十一NMOS晶体管(M₁₁)的栅端分别与第九PMOS晶体管(M₉)的栅端、第十PMOS晶体管(M₁₀)的漏端、第十二NMOS晶体管(M₁₂)的漏端、第七NMOS晶体管(M₇)的漏端及栅端、第五PMOS晶体管(M₅)的漏端及第一与门(AND₁)的输入端二连接，第一与门(AND₁)的输出端分别与参考电平转换电路及输出电路连接；第十二NMOS晶体管(M₁₂)的栅端分别与第十PMOS晶体管(M₁₀)的栅端、第九PMOS晶体管(M₉)的漏端、第十一NMOS晶体管(M₁₁)的的漏端、第八NMOS晶体管(M₈)的栅端及漏端、第六PMOS晶体管(M₆)的漏端及第二与门(AND₂)的输入端二连接，第二与门(AND₂)的输出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管(M₅)的源端及第三PMOS晶体管(M₃)的源端分别与电源输入端(V_DD)连接，第五PMOS晶体管(M₅)的栅端分别与第三PMOS晶体管(M₃)的栅端及漏端及第一NMOS晶体管(M₁)的漏端连接，第一NMOS晶体管(M₁)的栅端与第一输入端(V_inp)连接，第一NMOS晶体管(M₁)的源端分别与第二NOMS晶体管(M₂)的源端及第一电流源(I₁)的输入端连接，第一电流源(I₁)的输出端接地；第二NOMS晶体管(M₂)的栅端与第二输入端连接，第二NOMS晶体管(M₂)的漏端分别与第四PMOS晶体管(M₄)的漏端及栅端及第六PMOS晶体管(M₆)的栅端连接，第六PMOS晶体管(M₆)的源端及第四PMOS晶体管(M₄)的源端分别与电源输入端(V_DD)连接。

3.根据权利要求2所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于，所述参考电平转换电路包括第十七NMOS晶体管(M₁₇)、第十八NMOS晶体管(M₁₈)、第十九NMOS晶体管(M₁₉)、第二十NMOS晶体管(M₂₀)；

所述参考电平输入端一(V_Rp)分别与第十七NMOS晶体管(M₁₇)的源端及第十八NMOS晶体管(M₁₈)的源端连接，第十七NMOS晶体管(M₁₇)的漏端分别与过零整形电路及第十九NMOS晶体管(M₁₉)的漏端连接，第十八NMOS晶体管(M₁₈)的漏端分别与过零整形电路及第二十NMOS晶体管(M₂₀)的漏端连接，第十九NMOS晶体管(M₁₉)的源端及第二十NMOS晶体管(M₂₀)的源端分别与参考电平输入端二(V_Rn)连接，第十七NMOS晶体管(M₁₇)的栅端及第二十NMOS晶体管(M₂₀)的栅端分别与第二与门(AND₂)的输出端连接，第十八NMOS晶体管(M₁₈)的栅端及第十九NMOS晶体管(M₁₉)的栅端分别与第一与门(AND₁)的输出端连接。

4.根据权利要求3所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于，所述过零整形电路，包括第二十一NMOS晶体管(M₂₁)、第二十二NMOS晶体管(M₂₂)、第二十三PMOS晶体管(M₂₃)、第二十四PMOS晶体管(M₂₄)、第二十五NOMS晶体管(M₂₅)、第二十六NMOS晶体管(M₂₆)、第二十七NMOS晶体管(M₂₇)、第二十八NMOS晶体管(M₂₈)、第二十九PMOS晶体管(M₂₉)和第三十PMOS晶体管(M₃₀)、第二电流源(I₂)、第三电流源(I₃)、第四电流源(I₄)、第一开关(SW₁)、第二开关(SW₂)、第三开关(SW₃)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)及第四电阻(R4)；

所述第一电源输入端(V_DD)与第二十一NMOS晶体管(M₂₁)的栅端连接，第二十一NMOS晶体管(M₂₁)的源端分别与第二十二NMOS晶体管(M₂₂)的源端及第二电流源(I₂)的输入端连接，第二电流源(I₂)的输出端与第一开关(SW₁)的一端连接，第一开关(SW₁)的另一端接地，第二十一NMOS晶体管(M₂₁)的漏端分别与第二十五NOMS晶体管(M₂₅)的漏端、第二十八NMOS晶体管(M₂₈)的栅端、第二十三PMOS晶体管(M₂₃)的漏端及第一电阻(R1)的一端连接，第一电阻(R1)的另一端分别与第二电阻(R2)的一端、第二十三PMOS晶体管(M₂₃)的栅端及第二十四PMOS晶体管(M₂₄)的栅端连接，第二十三PMOS晶体管(M₂₃)的源端及第二十四PMOS晶体管(M₂₄)的源端分别与电源输入端(V_DD)连接，第二电阻(R2)的另一端分别与第二十二NMOS晶体管(M₂₂)的漏端、第二十四PMOS晶体管(M₂₄)的漏端、第二十六NMOS晶体管(M₂₆)的漏端及第二十七NMOS晶体管(M₂₇)的栅端连接，第二十二NMOS晶体管(M₂₂)的栅端与第二输入端连接，第二十五NOMS晶体管(M₂₅)的栅端与第十八NMOS晶体管(M₁₈)的漏端连接，第二十六NMOS晶体管(M₂₆)的栅端与第十九NMOS晶体管(M₁₉)的漏端连接，第二十五NOMS晶体管(M₂₅)的源端及第二十六NMOS晶体管(M₂₆)的源端分别与第三电流源(I₃)的输入端连接，第三电流源(I₃)的输出端与第二开关(SW₂)的一端连接，第二开关(SW₂)的另一端接地；

第二十七NMOS晶体管(M₂₇)的源端及第二十八NMOS晶体管(M₂₈)的源端分别与第四电流源(I₄)的输入端连接，第四电流源(I₄)的输出端与第三开关(SW₃)的一端连接，第三开关(SW₃)另一端接地；

所述第一开关(SW₁)的控制端、第二开关(SW₂)的控制端及第三开关(SW₃)的控制端分别与第二时钟输入端(CLK₂)连接；

第二十七NMOS晶体管(M₂₇)的漏端分别与第三电阻(R3)的一端、第二十九PMOS晶体管(M₂₉)的漏端及输出电路连接，第三电阻(R3)的另一端分别与第二十九PMOS晶体管(M₂₉)的栅端、第三十PMOS晶体管(M₃₀)的栅端及第四电阻(R4)的一端连接，第四电阻(R4)的另一端分别与第二十八NMOS晶体管(M₂₈)的漏端、第三十PMOS晶体管(M₃₀)的漏端及输出电路连接，第二十九PMOS晶体管(M₂₉)的源端及第三十PMOS晶体管(M₃₀)的源端分别与电源输入端(V_DD)连接。

5.根据权利要求4所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于，所述输出电路包括第三与门(AND₃)、第四与门(AND₄)及第一或门(OR₁)，所述第三与门(AND₃)的输入端一与第二十八NMOS晶体管(M₂₈)的漏端连接，第三与门(AND₃)的输入端二与第一与门(AND₁)的输出端连接，第四与门(AND₄)的输入端一与第二十九PMOS晶体管(M₂₉)的漏端连接，第四与门(AND₄)的输入端二与第二与门(AND₂)的输出端连接，所述第三与门(AND₃)的输出端与第一或门(OR₁)的输入端一连接，第四与门(AND₄)输出端与第一或门(OR₁)的输入端二连接，第一或门(OR₁)的输出端与输出端(T_O)连接。