KR20010070341A - 멀티레벨 기억 반도체 메모리의 판독회로 - Google Patents

멀티레벨 기억 반도체 메모리의 판독회로 Download PDF

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KR20010070341A
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Abstract

판독회로에서, 센스 증폭기는 셀에 흐르는 전류를 증폭하여 상기 셀이 온상태의 셀인가 오프상태의 셀인가를 판정한다. 래치 회로군은 센스 증폭기로부터 출력 데이터를 래치하는 래치회로로 구성된다. 인코더 회로는 상기 래치된 데이터를 2진 데이터로 전환한다. 출력회로는 인코딩된 데이터를 출력한다. 정지 및 보정 회로는 제1단 또는 제3단의 센스 증폭기회로의 동작을 제2단의 래치회로의 출력결과에 따라 정지시키고 정지중인 센스 증폭기로부터 출력이 예상되는 신호를 입력신호(L0)로서 인가한다.

Description

멀티레벨 기억 반도체 메모리의 판독회로{MULTILEVEL STORAGE SEMICONDUCTOR MEMORY READ CIRCUIT}
본 발명은 멀티레벨 기억 반도체 메모리의 워드전압을 제2단계 →1단계 →3단계 는 4단계 → 제2단계 →6단계 →1단계 →3단계 →5단계 →7단계와 같은 단계에 의해 변경하는 반도체 메모리의 판독회로에 관한 것으로서, 특히, 센스 증폭기의 동작시간을 단축함으로써 소비전력을 줄이는 멀티레벨 기억 반도체 메모리의 판독회로에 관한 것이다.
종래의 멀티레벨 메모리의 판독 방법은 각 단계에서 각각의 워드전압에 대해 센스 증폭기를 동작시켜 멀티레벨 셀의 임계전압(VT)에 따른 ON/OFF의 출력을 얻는다. 그 후, 각 단계에서의 워드전압의 출력결과는 래치회로에 의해 래치되며 각각의 래치된 출력은 인코더에 의해 논리연산되고 데이터가 출력회로에 전송된다.
도 1은 종래의 판독회로의 일 예를 도시하는 회로도이다. 도 2는 상기 회로도의 진리표이다. 도 3은 회로동작을 도시하는 타이밍차트도이다. 판독회로(740)의 셀(712)의 출력은 센스 증폭기(713)에 입력되어 상기 센스 증폭기(713)로부터 래치회로군(711)에 입력된다. 상기 래치회로군(711)은 제1단 내지 제3단에 대한 래치회로(742,741,743)를 구비한다. 제1단의 래치회로(742) 및 제3단의 래치회로(743)의 출력(L1, L3)은 인코더 회로(717)의 EOR 논리 게이트(715)에 각각 입력된다. 상기 EOR 논리 게이트(715)의 출력과 상기 제2단의 래치회로(741)의 출력(L2)은 각각 상위 데이터(B1)와 하위 데이터(B0)로서 출력회로(718)에 입력된다.
다음에, 종래의 판독회로의 동작이 기술될 것이다. 우선, T1의 구간에서, 워드전압을 제2단계에 설정하는 신호(φ2)의 레벨이 "H"이기 때문에 센스증폭기(713)는 워드레벨이 제2단계에 있을 때에 셀을 판독한다. 도 2의 진리표에 도시된 바와 같이, VT1 셀은 제2단의 워드레벨에서 ON으로 변하기 때문에 판독 셀이 "ON"으로 변한 것을 나타내는 "L" 데이터는 센스 증폭기로부터 출력된다.
다음에, 구간이 T1에서 T2로 이동하는 경우에, 래치회로(741)에 입력되는 신호(φ2)의 레벨이 "H"로부터 "L"로 변한다. 따라서, 센스 증폭기(713)의 출력 데이터는 제2단의 래치회로(741)에 의해 래치되어, 인코더 회로(717)를 통해 하위 데이터(B0)로서 출력회로(718)에 전달된다. 즉, 상기 시점에서, 도 2에 도시된 진리표상의 하위 데이터가 결정된다. 또한, T2와 T3의 구간 중에 래치신호(φ2)의 레벨은 "L"이므로 상기 래치 데이터(L2)는 T4의 구간까지 "L"을 유지한다.
더욱, T2의 구간에서, 워드전압을 제1단의 전압에 설정하는 신호(φ1)의 레벨은 "H"이므로 센스 증폭기(713)는 워드레벨이 제1단계에 있는 경우의 데이터를 출력한다.
다음에, 구간이 T2에서 T3로 이동하는 경우에, 래치회로(742)에 입력되는 신호(φ1)는 "H"로부터 "L"로 변하므로 센스 증폭기(713)의 출력 데이터는 제1단의 래치회로(742)에 의해 래치된다. 전술한 경우와 같이, T3과 T4 구간의 동안에 래치신호(φ1)는 "L이므로 래치 데이터(L1)는 다음의 T5의 구간까지 계속유지된다.
T3의 구간에서, 워드전압을 제3단계에 설정하는 신호(φ3)는 "H"이므로 센스 증폭기(713)는 워드레벨이 제3단계에 있는 경우의 데이터를 출력한다.
다음에, 구간이 T3에서 T4까지 이동하는 경우에, 래치회로(743)에 입력되는 신호(φ3)는 "H"로부터 L"로 변한다. 따라서, 센스 증폭기(713)의 출력 데이터는제3단의 래치회로(742)에 의해 래치된다. 전술한 경우와 같이, T4와 T5 구간의 동안에 래치신호(φ3)의 레벨은 L"이므로 래치 데이터(L3)는 다음 T6의 구간까지 계속 유지된다. 그 후, 제3단의 래치회로(743)를 통해 인코더 회로(717)에 전달되어 EOR 논리 게이트(715)에 의해 제1단의 래치출력(L1)과 연산되고 상위 데이터(B1)가 결정되어 출력회로(718)에 전달된다. 즉, 상기 시점에서, 도 2에 도시된 진리표상의 상위 데이터가 결정되게 된다. 전술한 회로동작을 통해 상기 예에서의 센스 증폭기(13)는 하나의 셀(712)을 판독하는 경우에 각 단계에서의 워드전압과 일정하게 동작한다.
그러나, 종래의 회로는 이하의 문제점을 지니고 있다. 즉, 제2단의 셀을 판독한 결과로 ON으로 되는 셀은 또한 제3단의 워드전압에서도 ON으로 변하는 것은 분명한다. 또한, 제2단의 셀을 판독한 결과로 OFF로 되는 셀은 또한 제1단의 워드전압에서도 OFF로 되는 것이 분명하다. 그러나, 센스 증폭기는 일정하게 동작하여 각각의 워드전압에서 센스 증폭기의 출력을 래치하므로, 과도한 전력이 소비된다.
멀티레벨 기억 반도체 메모리의 기본적인 구성은 일본국 특원평 제1-196791호공보에 개시되어 있다. 센스 증폭기의 수를 감소시켜 칩면적을 줄이는 다치 메모리는 특개평 제7-37393호공보에 개시되어 있다. 데이터의 판독 속도의 고속화를 의도한 다치메모리는 특개펑 제10-11982호공보에 개시되어 있다. 미소한 다치 데이터를 판독할 수 있는 반도체 메모리는 특개펑 제11-110974호공보에 개시되어 있다. 그러나 전술한 공보에 기재된 종래 기술은 센스 증폭기의 동작에 근거하는 전력소비를 감소하도록 이루어진 것이 아니다.
본 발명의 목적은 과도한 센스 증폭기의 동작을 제거하며 센스 증폭기 동작 정지 수단과 래치 입력 보정수단을 사용하여 센스 증폭기의 전력소비를 감소시킬 수 있는 멀티레벨 기억 반도체 메모리의 판독회로를 제공함에 있다.
본 발명에 따른 멀티레벨 기억 반도체 메모리의 판독회로는 하나의 셀에 대해 다단의 워드전압을 인가하여 각 워드전압의 레벨에 따라 데이터를 래치하기 위한 것으로서, 셀을 판독하는 센스 증폭기와, 각 워드전압의 레벨에 따라 래치를 하는 다수의 래치회로로 구성된 래치회로군과, 상기 래치회로의 출력을 2진 데이터로 변환하는 인코더 회로와, 특정 단의 래치회로의 출력결과에 따라 다른 단의 래치회로가 판독 동작을 실행하는 때에, 상기 센스 증폭기의 회로동작을 정지시키고, 정지중인 센스 증폭기로부터 출력이 예상되는 신호를 상기 래치회로군의 입력 신호(L0)로서 인가하는 정지 및 보정회로를 포함하는 것을 특징으로 하고 있다.
예컨대, 제1단의 래치회로, 제2단의 래치회로 및 제3단의 래치회로의 3개의 래치회로를 갖는 4레벨 셀의 경우에, 제2단에서의 셀의 판독의 결과로 ON으로 되는 셀은 제2단의 워드전압 보다 낮은 셀 임계값을 갖고, 상기 셀은 제2단의 워드전압 보다도 높은 제3단의 워드전압으로 판독되는 경우에 ON으로 되는 것이 분명하다. 제2단에서의 셀의 판독의 결과로 0FF로 되는 셀은 제2단의 워드전압보다 높은 셀 임계값을 갖고, 상기 셀은 제2단의 워드전압보다도 낮은 제1단의 워드전압으로 판독되는 경우에 OFF로 되는 것은 분명하다. 따라서, 본 발명에 따르면, 상기 2가지의 조건이 만족되는 셀 판독의 경우에만 센스 증폭기의 동작이 정지되다. 또한, 상기 센스 증폭기의 정지기간에 센스 증폭기로부터 출력될 것이라고 예상되는 데이터를 래치입력보정 트랜지스터로부터 공급함으로써, 소비전력을 감소시키는 것이 가능하다.
예컨대, 제1단에서의 워드전압에서 셀을 판독하는 제어신호(φ1)가 "H"가 되는 경우에, 상기 제2단에서의 셀의 판독 결과가 "OFF"이면, 셀 임계값은 제2단의 워드전압보다 높고 그 결과는 "OFF"라는 것이 평가된다. 따라서, 상기 정지 및 보정회로는 센스 증폭기의 동작을 정지시켜 래치 입력 신호선에 "OFF"를 나타내는 "H" 신호를 인가한다. 또한, 제3단의 워드전압에서 셀을 판독하는 제어신호(φ3)의 레벨이 "H"가 되는 경우에, 상기 제2단의 셀에서의 판독 결과가 "ON"이면, 셀의 임계값은 제2단의 워드전압 보다 낮고, 그 결과는 "ON"이라는 것이 평가된다. 따라서, 정지 및 보정회로는 센스 증폭기동작을 정지시켜, 래치 입력 신호선에 "ON"을 나타내는 "L" 신호를 인가한다.
보다 명확히하면, 멀티레벨 기억 반도체 메모리의 판독회로의 구성은 이하와 같이 구성되어 있다. 상기 래치회로군은 제1단의 래치회로, 제2단의 래치회로 및 제3단의 래치회로를 포함하고, 상기 특정 단의 래치회로는 제2단의 래치회로이며, 상기 정지 및 보정회로는 상기 특정 단의 래치회로의 출력(L2)을 입력하고 제1단의 워드전압 제어신호(φ1)를 입력하는 제1 NAND 논리 게이트와, 한쪽의 입력단에서 제1인버터를 통해 특정 단의 래치회로 출력(L2)을 입력하고 다른쪽의 입력단에서 제3단의 워드전압 제어신호(φ3)를 입력하는 제2 NAND 논리 게이트와, 래치회로군의 드레인으로서의 입력선(L0) 및 VCC 레벨로 설정된 소스를 포함하는 제1 P채널 트랜지스터와, 드레인으로서의 상기 입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 제1 N채널 트랜지스터와, 상기 제1 NAND 논리 게이트의 출력 및 상기 제2 NAND 논리 게이트의 출력을 입력하는 제3 NAND 논리 게이트와, 드레인으로서 상기 센스 증폭기에 전력을 공급하는 VCC측 전원배선(VS) 및 VCC 레벨로 설정된 소스를 포함하는 제2 P채널 트랜지스터와, 드레인으로서 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 제2 N채널 트랜지스터를 포함하며, 상기 제3 NAND 논리 게이트리의 출력은 상기 제2 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 NAND 논리 게이트의 출력은 제2 인버터를 통해 상기 제2 N채널 트랜지스터의 게이트에 접속되며, 상기 제1 NAND 논리 게이트의 출력은 상기 제1 P채널 트랜지스터의 게이트에 접속되며, 상기 제3의 NAND 논리 게이트의 출력은 제3 인버터를 통해 상기 제1 N채널 트랜지스터의 게이트에 접속하는 구성으로 되어 있다.
상기 경우에, 상기 인코더 회로는 상기 제1단의 래치회로의 출력과 상기 제3단의 래치회로의 출력을 입력하는 EOR 논리 게이트를 포함하고, 상기 인코더 회로는 상기 EOR 논리 게이트의 출력을 상위 데이터(B1)로서 상기 출력회로에 출력하고 상기 제2단의 래치회로의 출력을 하위 데이터(B0)로서 상기 출력회로에 출력하는 것을 특징으로 하고 있다.
또한, 멀티레벨 기억 반도체 메모리의 판독회로에 있어서, 상기 래치회로군은 제1단의 래치회로 내지 제(n-1)단의 래치회로를 포함하고, 상기 특정 단의 래치회로는 제(n-2)단의 래치회로이며, 상기 정지 및 보정회로는 제1단의 워드전압 제어신호(φ1) 내지 제(n/2-1)단의 워드전압 제어신호(φ(n/2-1))를 입력하는 제1 OR 논리 게이트와, 제(n/2+1)단의 워드 제어신호(φ(n/2+1)) 내지 제(n-1)단의 워드전압 제어신호(φ(n-1))를 입력하는 제2 OR 논리 게이트와, 상기 제(n/2)단의 래치회로의 출력(L(n/2)) 및 상기 제1 OR 논리 게이트의 출력을 입력하는 제1 NAND 논리 게이트와, 한쪽의 입력단에서 제1 인버터를 통해 상기 제(n/2)단의 래치회로의 출력(L(n/2))을 입력하고, 다른쪽의 입력단에 상기 제2 OR 논리 게이트의 출력을 입력하는 제2 NAND 논리 게이트와, 드레인으로서 래치회로군의 입력선(L0) 및 VCC 레벨로 설정된 소스를 포함하는 제1 P채널 트랜지스터와, 드레인으로서 래치회로군의 상기 입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 제1 N채널 트랜지스터와, 상기 제1 NAND 논리 게이트의 출력 및 상기 제2 NAND 논리 게이트의 출력을 입력하는 제3 NAND 논리 게이트와, 상기 센스 증폭기에 전력을 공급하는 드레인으로서의 VCC측 전원배선(VS) 및 VCC 레벨로 설정된 소스를 포함하는 제2 P채널 트랜지스터와, 드레인으로서 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 제2 N채널 트랜지스터를 포함하고 있으며, 상기 제3 논리 게이트의 출력은 상기 제2 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 논리 게이트의 출력은 제2 인버터를 통해 상기 제2 N채널 트랜지스터의 게이트에 접속되며, 상기 제1 논리 게이트의 출력은 상기 제1 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 논리 게이트의 출력은 제3 인버터를 통해 상기 제1 N채널 트랜지스터의 게이트에 접속되는 것을 특징으로 하고 있다.
더욱이, 상기 래치회로는 상기 센스 증폭기의 출력을 드레인에서 입력하는 제1 트랜스퍼 트랜지스터와, 상기 제1 트랜스퍼 트랜지스터의 소스에 접속된 제4 인버터와, 상기 제1 트랜스퍼 트랜지스터의 N채널 트랜지스터의 게이트에 래치펄스(φn)를 입력하고 P채널 트랜지스터의 게이트에 제5 인버터에 의해 반전된 래치펄스(φn)의 반전펄스를 입력하는 수단과, 제2 트랜스퍼 트랜지스터와, 상기 제2 트랜스퍼 트랜지스터의 P채널 트랜지스터의 게이트에 래치펄스(φn)를 입력하고 N채널 트랜지스터의 게이트에 제5인버터에 의해 반전된 래치펄스(φn)의 반전펄스를 입력하는 수단과, 상기 제4 인버터의 출력을 제6 인버터를 통해 상기 제2 트랜스퍼 트랜지스터의 드레인에 입력하고 상기 제1트랜스퍼 트랜지스터의 소스를 상기 제2 트랜스퍼 트랜지스터의 소스에 접속하는 수단을 구비하며, 상기 제4 인버터의 출력은 상기 래치회로의 출력인 것을 특징으로 하고 있다.
전술한 바와 같이, 본 발명에 따르면, 센스 증폭기의 전력소비는 매우 감소된다. 4레벨 셀을 판독하는 종래의 기술에서, 예컨대, 제1단의 전압, 제2단의 전압 및 제3단의 전압의 3개의 워드전압은 셀로 입력되고, 상기 셀은 총 3개의 센스 증폭기의 동작에 의해 판독된다. 이와 대비되어, 본 발명에 따르면, 4치 셀은 두개의 센스 증폭기에 의해 판독될 수 있다. 따라서, 4레벨 셀의 경우에, 센스 증폭기이 전력소비는 2/3정도로 감소된다.
도 1은 종래의 멀티레벨 기억 반도체 메모리의 판독회로를 도시하는 회로도.
도 2는 종래의 회로의 진리표.
도 3은 종래의 회로의 판독 동작의 타이밍차트도.
도 4는 본 발명의 제1실시예에 따른 멀티레벨 기억 반도체 메모리를 도시하는 회로도.
도 5는 제1 실시예의 래치회로를 도시하는 회로도.
도 6은 제1 실시예의 판독 동작의 타이밍차트도.
도 7는 제1 실시예의 판독 동작에 대한 진리표.
도 8은 본 발명에 따른 제2 실시예의 멀티레벨 기억 반도체 메모리를 도시하는 회로도.
도 9는 제2 실시예의 판독 동작의 타이밍차트도.
도 10은 제2 실시예의 판독 동작의 진리표.
이하, 본 발명의 실시예는 도면을 참조하여 상세히 기술될 것이다. 도 4는본 발명의 제1실시예에 따른 멀티레벨 기억 반도체 메모리의 판독회로를 도시하는 회로도이다. 도 5는 상기 실시예에서의 래치회로를 도시하는 회로도이다. 도 4에서, 판독회로(40)는 셀(12)에 흐르는 전류를 증폭하여 상기 셀이 ON 상태의 셀인가 OFF 상태의 셀인가를 판정하는 센스 증폭기(13)와, 센스 증폭기(13)로부터의 출력 데이터를 래치하는 래치회로(141, 142, 143)로 구성된 래치회로군(11)과, 래치된 데이터를 2진 데이터로 변환하는 인코더 회로(17)와, 인코딩된 데이터를 출력하는 출력회로(18)와, 제2단의 래치회로(141)의 출력결과에 따라 제1단의 또는 제3단계에서의 센스 증폭기회로의 동작을 정지시키고 정지중인 센스 증폭기로부터 출력이 예상되는 신호를 래치입력신호(L0)로서 인가하는 회로(31)로 구성된다.
본 회로(31)는 래치입력 신호를 보정하는 기능과 센스 증폭기회로를 정지하는 두 기능이 있다. 회로(31)에서의 전자의 기능(래치입력 신호를 보정하는 기능)을 하는 부분의 구성 소자는 제2단의 래치회로(141)의 출력(L2) 및 제1단의 워드전압 제어신호(φ1)를 입력하는 NAND 논리 게이트(302)와, 한쪽의 입력단에서 인버터(300)를 통해 제2단의 래치회로출력(L2)을 입력하고 다른쪽의 입력단에서 제3단에 대한 워드전압 제어신호(φ3)를 입력하는 NAND 논리 게이트(301)와, 드레인으로 사용되는 래치입력선(L0) 및 VCC 레벨로 설정된 소스를 갖는 P채널 트랜지스터(306)와, 드레인으로 사용되는 래치입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 N채널 트랜지스터(307)를 포함한다. 논리 게이트(302)의 출력은 트랜지스터(306)의 게이트에 접속되며 논리 게이트(301)의 출력은 인버터(310)를 통해 트랜지스터(307)의 게이트에 접속되어 있다.
회로(31)에서의 후자의 기능(센스 증폭기를 정지하는 기능)을 하는 부분의 구성 소자는 논리 게이트(302, 301)의 출력을 입력하는 NAND 논리 게이트(303)와, 드레인으로서 사용되는 센스 증폭기회로에 전력을 공급하는 VCC측 전원배선(VS) 및 VCC 레벨로 설정된 소스를 포함하는 P채널 트랜지스터(304)와, 드레인으로 사용되는 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 N채널 트랜지스터(305)를 포함한다. 논리 게이트(303)의 출력은 트랜지스터(304)의 게이트에 접속되며 논리 게이트(303)의 출력은 인버터(311)를 통해 트랜지스터(305)의 게이트에 접속되어 있다.
다음에, 래치회로(141, 142, 143)의 구성이 도 5를 참조하여 자세히 기술될 것이다. 래치회로(141, 142, 143)의 구성은 완전히 동일하고 입력된 래치신호만이 다르다. 따라서, n단의 래치회로로서 φn이 입력되는 회로를 가정하여 설명이 이루어 질 것이다. 센스 증폭기(13)로부터의 출력(SA)(또는 도 4의 L0)은 트랜스퍼 트랜지스터(121)의 P채널 트랜지스터 및 N채널 트랜지스터의 드레인에 접속된다. 상기 트랜스퍼 트랜지스터(121)의 N채널 트랜지스터의 게이트에는 래치펄스(φn)가 입력되고, 트랜스퍼 트랜지스터(121)의 P채널 트랜지스터의 게이트에는 래치펄스(φn)의 인버터(111)에 의한 반전된 반전펄스가 입력된다. 래치펄스(φn)는 래치부(10)의 개폐를 위해제공된 트랜스퍼 트랜지스터(122)의 P채널 트랜지스터의 게이트에 입력된다. 또한, 래치펄스(φn)는 인버터(111)에 의해 반전되어 트랜스퍼 트랜지스터(122)의 N채널 트랜지스터의 게이트에 입력된다. 트랜스퍼 트랜지스터(121)의 소스는 래치부(10)의 인버터(112) 및 래치부(10)의 개폐를 위해제공된 트랜스퍼 트랜지스터(122)의 소스에 접속되어 있다. 인버터(112)의 출력은 래치부(10)의 인버터(113)에 접속되며 인버터(113)의 출력은 트랜스퍼 트랜지스터(122)의 드레인 및 인코더 회로(17) 양쪽 모두에 접속된다.
최종적으로, 신호를 2진 데이터로 변환하는 인코더 회로(17)의 구성이 설명될 것이다. 도 4의 예에서, 제2단의 래치회로(141)의 출력신호(L2)는 그대로 하위 데이터(B0)로 설정되며, 제1단 및 제3단의 래치회로(142, 143)의 출력신호(L1, L3)는 EOR 논리 게이트(15)에 각각 입력되며 상기 EOR 논리 게이트(15)에서 생성되는 데이터를 상위 데이터(B1)로서 출력한다. 즉, 인코더회로(17)는 신호(L1 및 L3)를 입력하는 EOR 논리 게이트(15)로 구성된다. 상기 게이트(15)의 출력단은 출력회로(18)에 접속되며 신호(L2)는 그대로 출력회로(18)에 접속된다.
따라서, 상기와 같은 구성에 의해, 논리 게이트(301, 302, 303)는 센스 증폭기 회로의 동작기간(φ1 또는 φ3) 중 어느 쪽이 정지될 수 있는가를 판정하며, 트랜지스터(304, 305)는 센스 증폭기(13)의 회로동작을 정지시키며 동시에 트랜지스터(306, 307)는 정지기간의 래치입력신호를 보정하고, 그에 따라, 센스 증폭기(13)의 회로동작 시간을 짧게 하면서 정상인 래치입력신호가 래치회로에 전달되며, 래치된 신호는 인코더 회로(17)에 의해 2진 데이터로 변환 되며 그 결과로서의 데이터는 출력회로(18)에 전달된다.
다음에, 도 4에 도시된 회로의 동작이 기술될 것이다. 도 6은 주요신호에 대한 타이밍차트도이다. 도 7은 진리표이다. 예시로서, T1 내지 T3의 구간에서는 임계값(VT1)을 갖는 셀이 판독되고, T4 내지 T6의 구간에서는 임계값(VT2)을 갖는 셀이 판독된다. 우선, T1의 구간에서 워드전압을 제2단으로 설정하는 신호(φ2)의 레벨은 "H" 이므로, 센스 증폭기(13)는 워드레벨이 제2단에 있는 경우의 셀을 판독한다. 도 7의 진리표상에 도시된 바와 같이, 셀(VT1)은 제2단의 워드레벨로 ON하기 때문에, 센스 증폭기(13)는 판독 셀이 "ON"로 된 것을 나타내는 "L" 데이터를 출력한다. 다음에, T1의 구간으로부터 T2의 구간으로 이동하는 경우에, 래치회로(141)에 입력되는 신호(φ2)의 레벨은 "H" 로부터 "L"로 변하기 때문에, 센스 증폭기(13)의 출력 데이터는 제2단의 래치회로(141)에 의해 래치되어 인코더 회로(17)를 통해 하위 데이터(B0)로서 출력회로(18)에 전달된다. 즉, 상기 시점에서 도 7에 도시된 진리표상의 하위 데이터가 결정된다. 또한, T2 및 T3 구간 중에 래치신호(φ2)는 "L"이므로 래치 데이터(L2)의 레벨은 T4의 구간까지는 "L"을 유지한다. 또한, 상기 T1의 구간에서, 신호(φ1, φ3)가 "L"이므로, 래치입력 보정트랜지스터(306, 307) 양족 어느것이나 OFF로 되어 동작하지 않는다. 또한, 센스 증폭기 정지트랜지스터(304, 305)는 ON으로 변하여 동작하지 않는다.
더욱, T2의 구간에서, 워드전압을 제1단의 전압에 설정하는 신호(φ1)는 "H"이므로, 센스 증폭기(13)는 워드레벨이 제1단계에 있는 경우의 데이터를 출력한다. 다음에, T2의 구간으로부터 T3의 구간으로 이동하는 경우에, 래치회로에 입력되는 신호(φ1)는 "H"로부터 "L"로 변하기 때문에, 센스 증폭기(13)의 출력 데이터는 제1단의 래치회로(142)에 의해 래치된다. 이와 같이, T3 및 T4의 구간 중에 래치신호(φ1)의 레벨은 L"이므로 래치 데이터(L1)는 다음의 T5의 구간까지 유지된다. 또한, 상기 T2의 구간에서 제2단의 래치회로(141)의 출력(L2) 은 "L"이며 신호(φ1)는 "L"로부터 "H"로 변한다. 그러나, NAND 논리 게이트(302)의 출력은 변하지 않고 래치입력 보정트랜지스터(306, 307) 양쪽 어느것이나 0FF의 상태로 유지되어 동작하지 않는다. 또한, 센스 증폭기 정지트랜지스터(304, 305)는 ON의 상태로 유지되어 동작하지 않는다.
다음에, T3의 구간에서, 워드전압을 제3단의 전압에 설정하는 신호(φ3)의 레벨은 "H"이다. 이 경우에 래치입력 보정트랜지스터(306, 307) 및 센스 증폭기 정지트랜지스터(304, 305)는 동작한다. 구체적으로, 제2단의 래치회로의 출력(L2) 은 "L"이므로 신호(L2)의 반전신호를 입력하는 NAND 논리 게이트(301)의 출력은 "H"로부터 "L"로 변하며 래치입력 신호보정 트랜지스터(307)는 ON으로 되어 래치 입력신호선(L0)의 레벨은 "L"에 고정된다. 또한, 동시에, NAND 게이트(303)의 출력도 "L"로부터 "H"로 변하여 센스 증폭기 정지회로의 트랜지스터(304, 305)가 OFF로 되고 그에 따라 센스 증폭기(13)의 회로동작을 정지시킨다. 다음에, 상기 T3의 구간에서, 래치입력 신호보정 트랜지스터(307)에 의해 "L"로 레벨이 고정된 래치 입력신호(L0)는 래치신호(φ3)의 레벨이 "H"인 동안에, 제3단의 래치회로를 통해 래치 데이터(L3)로서 인코더 회로에 전달되어 EOR 논리 게이트(15)에 의해 제1단의 래치출력(L1)과 연산되어 상위 데이터(B1)가 결정되어 출력회로에 전달된다. 즉, 상기 시점에서, 도 7에 도시된 진리표상의 상위 데이터(B1)가 결정된다.
다음에, T4의 구간에서, T1의 구간의 경우에서와 같이, 센스 증폭기(13)는 워드레벨이 제2단계에 있는 경우, 즉, 판독 셀이" 0FF"인 경우의 데이터를 나타내는 "H"를 출력한다. 다음에, T4의 구간으로부터 T5 의 구간으로 이동한 경우에, T1의 구간의 경우에서와 같이 센스 증폭기(13)의 출력 데이터는 제2단의 래치회로(141)에 의해 래치되어 인코더 회로(17)를 통해 하위 데이터(B0)로서 출력회로(18)에 전달되며 다음 T7의 구간까지 계속 "H"인 데이터의 레벨이 유지된다. 상기 T4의 구간에서, 신호(φ1, φ3)의 레벨은 "L"이므로 래치입력 보정트랜지스터(306, 307) 양쪽 모두는 0FF로 되며 센스 증폭기 정지트랜지스터(304,305)는 ON으로 되어 동작하지 않는다.
또한, T5 의 구간에서, 워드전압을 제1단의 전압에 설정하는 신호(φ1)의 레벨은 "H"가 된다. 이 경우에, 래치입력 보정트랜지스터(306, 307) 및 센스 증폭기 정지회로는 동작한다. 구체적으로 말하면, 제2단의 래치회로출력(L2) 은 "H"이므로 상기 신호가 입력되는 NAND 논리 게이트(302)의 출력는 "H"로부터 "L"로 변하고 래치입력 신호보정 트랜지스터(306)는 ON으로 변하며 래치 입력 신호선(L0)이 "H"에 고정된다. 동시에, NAND 게이트(303)의 출력 레벨도 "L"로부터 "H"로 변하고, 센스 증폭기 정지회로 트랜지스터(304, 305)가 OFF로 변하고 그에 따라, 센스 증폭기 회로동작을 정지시킨다. 다음에, T5 의 구간에서 T6의 구간으로 이동하는 경우에, T2구간의 경우와 같이 래치입력 신호보정 트랜지스터(306)에 의해 "H"로 고정된 래치입력신호(L0)는 제1단의 래치회로(142)에 의해 래치된다. 유사하게 T6 및 T7구간 중에 신호(φ)1는 "L"을 유지하므로 래치 데이터(L1)는 다음의 T8의 구간까지 유지된다.
더욱, T6의 구간에서, 워드전압을 제3단의 전압에 설정하는 신호(φ3)는 "H"이므로 센스 증폭기(13)는 워드레벨이 제3단계에 있는 경우의 데이터를 출력한다.다음에, 출력된 데이터는 제3단의 래치회로(143)를 통해 인코더 회로(17)에 전달되어 EOR 논리 게이트(15)에 의해 제1단의 래치출력(L1)과 연산되어 상위 데이터(B1)가 결정되어 출력회로(18)에 전달된다. 또한, 상기 T6의 구간에서 제2단의 래치회로(141)의 출력(L2)의 레벨은 "H"이며 신호(φ3)의 레벨은 L"로부터 "H"로 변한다. 그러나, NAND 논리 게이트(301)의 출력은 변화되지 않고, 래치입력 보정트랜지스터(306, 307) 및 센스 증폭기 정지트랜지스터(304, 305)는 어느 것도 동작하지 않는다.
전술한 회로동작에 의해, 상기 동작예의 센스 증폭기 동작의 정지기간은 도 6의 타이밍차트에서 도시된 바와 같이 T1 내지 T3의 구간에서는 T3이고 T4 내지 T6의 사이에서는 T5이다. 4레벨 셀 판독에 소요되는 센스 증폭기 동작의 3회중 한번은 정지되고 그에 따라 센스 증폭기회로에 의해 전력소비를 2/3정도로 감소시킬 수 있다.
다음에, 본 발명의 제2실시예에 따른 반도체 메모리가 기술될 것이다. 도 8은 본 제2실시예의 반도체 메모리를 도시하는 회로도이다. 도 9는 도 8의 타이밍차트도이다. 도 10은 판독동작의 진리표이다. 주목할 점은 도 10은 일례로서 n= 8의 경우를 도시하고 있다는 점이다. 도 8을 참조하면 , 판독회로(540)는 셀(512)에 흐르는 전류를 증폭하여 셀이 ON상태의 셀인지 OFF상태의 셀인지를 판정하는 센스 증폭기(513), 센스 증폭기(513)로부터의 출력 데이터를 래치하는 래치회로군(511)과, 래치된 데이터를 인코딩하는 인코더 회로(517)와, 인코딩된 데이터를 출력하는 출력회로(518)와, 제1 내지 제(n/2-1)단 또는 제(n/2+1)단 내지 제 (n-1)단에서의 센스 증폭기의 동작을 정지시키며 정지중인 센스 증폭기로부터 출력이 기대되는 신호를 래치입력으로서 인가하는 회로(531)로 구성된다.
본 회로(531)는 래치입력신호를 보정하는 기능과 센스 증폭기회로를 정지하는 두가지의 기능이 있다. 회로(531)에서의 전자의 기능(래치 입력신호를 보정하는 기능)을 갖는 부분의 구성은 제1 내지 제(n/2-1)단의 워드전압 제어신호((φ1) 내지 φn/2-1))가 입력되는 논리 게이트(509)의 출력을 입력하고, 상기 논리 게이트(509)의 출력 및 (n/2)단의 래치회로(542)의 출력(L(n/2))을 입력하는 NAND 논리 게이트(502)와, 제(n/2+1)단 내지 제(n-1)단에서의 워드전압 제어신호(φ(n/2+1) 내지 φ(n-1))가 입력되는 OR 논리 게이트(508)의 출력을 입력하고 제(n/2)단으로부터 인버터(500)를 통해 입력된 신호를 입력하는 NAND 논리 게이트(501)와, 드레인으로 사용되는 래치입력선(L0) 및 VCC 레벨로 설정된 소스를 포함하는 P채널 트랜지스터(506)와, 드레인으로 사용되는 래치입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 N채널 트랜지스터(507)를 포함한다. 논리 게이트(502)의 출력은 트랜지스터(506)의 게이트에 접속되며 논리 게이트(501)의 출력은 인버터(510)를 통해 트랜지스터(507)의 게이트에 접속되어 있다.
회로(531)에서 후자의 기능(래치 입력신호를 보정하는 기능)을 하는 부분의 구성은 논리 게이트(501, 502)의 출력을 입력하는 NAND 논리 게이트(503)와, 드레인으로서 센스 증폭기회에 전력을 공급하는 VCC측 전원배선(VS) 및 VCC 레벨로 설정된 소스를 구비한 P채널 트랜지스터(504)와, 드레인으로서 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 N채널 트랜지스터(505)를 포함한다. 논리 게이트(503)의 출력은 트랜지스터(504)의 게이트에 접속되며 논리 게이트(503)의 출력은 인버터(514)를 통해 트랜지스터(505)의 게이트에 접속된다.
다음에, 래치회로의 구성이 기술될 것이다. 래치회로군(511)의 각 래치회로(541 내지 543)의 구성은 도 5에 도시된 구성과 완전히 동일하며 입력되는 래치신호만이 다르다 따라서, 래치회로는 n단의 래치회로로서 φn이 입력되는 회로를 가정하여 설명될 것이다. 센스 증폭기(13)로부터의 출력(SA)(도 8에서의 L0)은 트랜스퍼 트랜지스터(121)의 P채널 트랜지스터 및 N채널 트랜지스터의 드레인에 접속된다. 래치펄스(φn)는 상기 트랜스퍼 트랜지스터(121)의 N채널 트랜지스터의 게이트에 접속되고, 래치펄스의 반전된 펄스를 입력하기위해서 인버터(111)를 통해 상기 트랜스퍼 트랜지스터(121)의 P채널 트랜지스터에는 접속된다. 래치펄스(φn)는 또한 래치부(10)의 개폐를 목적으로 제공된 트랜스퍼 트랜지스터(122)의 P채널의 게이트에 접속되며 래치 펄스의 반전된 펄스를 발생하는 인버터(111)를 통해 트랜스퍼 트랜지스터(122)의 N채널 게이트의 게이트에 접속된다. 트랜스퍼 트랜지스터(121)의 소스는 래치부(10)의 인버터(112)에 접속되며 래치부(10)의 개폐를 목적으로 제공된 트랜스퍼 트랜지스터(122)의 소스에 접속된다. 상기 인버터(112)의 출력은 래치부(10)의 인버터(113)에 접속되어 인코더 회로(517)에 접속된다.
비록 래치된 신호를 인코딩하는 인코더 회로(517)에 관해서는 상세하게는 설명되지 않지만, 인코더 회로(517)는 만일 n=8이면 3비트의 데이터가 출력되는 진리표를 만족시키는 인코딩 기능을 지닌 회로이다.
다음에, 도 8에 도시된 회로의 동작에 관해서 설명한다. 예시로서, T1 내지Tn-1의 구간에서 VT1의 셀이 판독되는 것으로 가정한다. 먼저, T1의 구간에서, 워드전압을 제(n/2)단의 전압에 설정하는 신호(φ(n/2)는 "H"이므로 센스 증폭기(513)는 워드레벨이 제(n/2)단에 있는 경우의 셀을 판독한다. 도 10의 진리표상에 도시된 바와 같이, VT1의 셀은 제(n/2)단의 워드레벨(도 10에 도시된 진리표는 n = 8인 경우를 도시하므로, 4(= n/2)의 워드레벨에 대응함)에서 ON으로 변하므로, 센스 증폭기의 출력(L0)은 판독 셀이 ON의 상태에 있다는 것을 나타내는 "L"의 데이터를 출력하는 것으로 가정한다. 다음에, T1의 구간에서부터 T2의 구간으로 이동하는 경우에, 래치회로(542)에 입력되는 신호(φ(n/2))는 "H"로부터 "L"로 변한다. 그 때문에 센스 증폭기(513)의 출력 데이터는 제(n/2)단의 래치회로(542)에 의해 래치되어 인코더 회로(517)에 전달된다. 또한, T2의 구간으로부터 T7의 구간까지 래치신호(φ(n/2))의 레벨은 "L"이므로, 래치 데이터(L(n/2))는 T8의 구간까지 "L"을 유지한다. 상기 T1의 구간에서, 신호(φ1 내지 φ(n/2-1))의 레벨 및 신호(φ(n/2+1) 내지 φ(n-1))는 "L이므로 래치입력 보정트랜지스터(506, 507)는 OFF로 변하여 동작하지 않는다. 게다가, 센스 증폭기 정지트랜지스터(504, 505)는 ON으로 유지되어 동작하지 않는다.
T2의 구간에서, 워드전압을 제1단의 전압에 설정하는 신호(φ1)는 "H"가 되기 때문에 센스 증폭기(513)는 워드레벨이 제1단인 경우의 데이터를 출력한다. 다음에, T2의 구간으로부터 T3의 구간까지 이동하는 경우에, 래치회로(541)에 입력되는 신호(φ1)는 "H"로부터 "L"로 변하기 때문에 센스 증폭기(513)의 출력 데이터는 래치회로군(511)에서의 제1단의 래치회로(541)에 의해 래치된다. 유사하게, 래치데이터(L1)의 레벨은 다음번 신호(φ1)가 입력될 때 까지 래치신호(φ1)의 레벨은 "L"이므로 계속 유지된다. 또한, 상기 T2의 구간에서 제(n/2)단의 래치회로출력(L2)의 레벨은 "L"이며 신호(φ1)는 "L"로부터 "H"로 변한다. 그러나, NAND 논리 게이트(502)의 출력은 변하지 않고 래치입력 보정트랜지스터(506, 507)는 OFF로 되어 동작하지 않는다. 또한, 센스 증폭기 정지트랜지스터(504, 505)는 ON으로 되어 동작하지 않는다.
T2의 구간의 경우와 같이, T3으로부터 T(n/2)의 구간까지는 제φx(x= 2 내지 (n/2-1))단에서의 워드전압에 따른 센스 증폭기의 출력(Lx)은 순차적으로 래치되어 T2의 구간에서와 같이 동일한 동작에 유지된다. 또한, 상기 구간에서, NAND 논리 게이트(502)의 출력은 변하지 않고 래치입력보정 트랜지스터(506, 507) 양쪽 모두는 0FF로 되어 동작하지 않는다. 또한, 센스 증폭기 정지트랜지스터(504, 505)는 ON으로 되어 동작하지 않는다.
다음에, T(n/2+1) 내지 T(n-1)구간까지는 φx(x=(n/2+1) 내지 (n-1))단의 워드전압을 φx단의 전압에 설정하는 신호(φx)의 레벨은 "H"가 된다. 그러나, 이 경우에 래치입력 보정트랜지스터(506, 507) 및 센스 증폭기 정지회로의 트랜지스터(504, 505)는 동작한다. 구체적으로 말하면 OR 게이트(508)의 출력은 "H"레벨의 φx의 신호에 의해 "L"로부터 "H"로 변하며 다음단의 NAND 논리 게이트(501)에 전달된다. 또한, 제(n/2)단의 래치회로의 출력(L(n/2))은 "L"이므로 상기 L(n/2)의 반전된 신호인 "H"가 또한 논리 게이트(501)에 입력된다. 그 결과 NAND 논리 게이트(501)의 출력은 "H"로부터 "L"로 변한다.그 후,래치입력 신호보정트랜지스터(507)가 ON으로 되고 래치 입력 신호선(L0)이 "L"에 고정된다. 동시에, NAND 게이트(503)의 출력도 "L"로부터 "H"로 변하며 센스 증폭기 정지트랜지스터(504, 505)는 OFF로 되고 그에 따라 센스 증폭기(513)의 회로동작을 정지시킨다. 다음에, 상기 T(n/2+1) 내지 T(n-1)의 구간에서, 래치입력 신호보정 트랜지스터(507)에 의해 "L"로 고정된 래치입력신호(L0)는 래치신호(φx)가 "H"의 레렐인 동안에 제x단의 래치회로를 통해 인코더 회로(517)에 전달되어 상기 인코더 회로(517)에 인코딩되어 출력회로(518)에 전달된다.
전술한 회로동작에 의해 상기 동작예에서의 센스 증폭기의 동작의 정지기간은 T1 내지 T(n-1)의 구간에서는 T(n/2+1) 내지 T(n-1)의 구간이다. n레벨 셀 판독에 소요되는 센스 증폭기 동작의 (n-1)회 중 (n/2-1)회가 정지되고, 그에 따라 센스 증폭기에 의해 소비되는 전력을 감소시키는 것이 가능해 진다. 보다 상세하게는, 본 회로(531)의 센스 증폭기 동작 시간은 8레벨 셀의 경우에는 4/7(57.1%), 16레벨 셀의 경우에는 8/15(53.3%)감소될 수 있다. 따라서, 센스 증폭기(513)의 소비전력을 대폭 감소시킬 수 있다.
전술한 바와 같이, 본 발명에 따르면, 센스 증폭기의 전력소비는 매우 감소된다. 4레벨 셀을 판독하는 종래의 기술에서, 예컨대, 제1단의 전압, 제2단의 전압 및 제3단의 전압의 3개의 워드전압은 셀로 입력되고, 상기 셀은 총 3개의 센스 증폭기의 동작에 의해 판독된다. 이와 대비되어, 본 발명에 따르면, 4치 셀은 두개의센스 증폭기에 의해 판독될 수 있다. 따라서, 4레벨 셀의 경우에, 센스 증폭기이 전력소비는 2/3정도로 감소된다.

Claims (6)

  1. 하나의 셀에 대해 다단의 워드전압을 인가하여 각 워드전압의 레벨에 따라 데이터를 래치하는 멀티레벨 기억 반도체 메모리의 판독회로에 있어서,
    셀을 판독하는 센스 증폭기와,
    다수의 래치회로로 구성되며 각 워드전압의 레벨에 따라 데이터를 래치하는 래치회로군과,
    상기 래치회로의 출력을 2진 데이터로 변환하는 인코더 회로와,
    특정 단의 래치회로의 출력결과에 따라 다른 단의 래치회로가 판독 동작을 실행하는 경우에, 상기 센스 증폭기의 회로동작을 정지시키고, 정지중인 센스 증폭기로부터 출력될 거라고 예상되는 신호를 상기 래치회로군의 입력 신호(L0)로서 인가하는 정지 및 보정회로를 포함하는 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
  2. 제 1항에 있어서,
    상기 정지 및 보정회로는 제1단의 워드전압에서 셀을 판독하는 제어신호(φ1)가 "H"가 되는 때에, 상기 특정 단에서의 셀 판독 결과가 "OFF"이면, 센스 증폭기의 동작을 정지시켜 래치 입력 신호선에 "OFF"를 나타내는 "H" 신호를 인가하고,
    상기 정지 및 보정회로는 최고단의 워드전압에서 셀을 판독하는제어신호(φ3)가 "H"가 되는 때에, 상기 특정 단에서의 셀 판독 결과가 "ON"이면, 센스 증폭기의 동작을 정지시켜 래치 입력 신호선에 "ON"을 나타내는 "L" 신호를 인가하는 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
  3. 제 1 또는 2항에 있어서,
    상기 래치회로군은 제1단의 래치회로, 제2단의 래치회로 및 제3단의 래치회로를 포함하고,
    상기 특정 단의 래치회로는 제2단의 래치회로이며;
    상기 정지 및 보정회로는,
    상기 특정 단의 래치회로의 출력(L2)을 입력하며 제1단의 워드전압 제어신호(φ1)를 입력하는 제1 NAND 논리 게이트와,
    제1 인버터를 통해 입력단자의 한 단자에서 특정 단의 래치회로 출력(L2)을 입력하며 입력단자의 다른 단자에서 제3단의 워드전압 제어신호(φ3)를 입력하는 제2 NAND 논리 게이트와,
    드레인으로서 래치회로군의 입력선(L0) 및 VCC 레벨로 설정된 소스를 포함하는 제1 P채널 트랜지스터와,
    드레인으로서 래치회로군의 상기 입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 제1 N채널 트랜지스터와,
    상기 제1 NAND 논리 게이트의 출력 및 상기 제2 NAND 논리 게이트의 출력을 입력하는 제3 NAND 논리 게이트와,
    드레인으로서 상기 센스 증폭기에 전력을 공급하는 VCC측 전원배선(VS) 및 VCC 레벨로 설정된 소스를 포함하는 제2 P채널 트랜지스터와,
    드레인으로서 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 제2 N채널 트랜지스터를 포함하며;
    상기 제3 NAND 논리 게이트리의 출력은 상기 제2 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 NAND 논리 게이트의 출력은 제2 인버터를 통해 상기 제2 N채널 트랜지스터의 게이트에 접속되며, 상기 제1 NAND 논리 게이트의 출력은 상기 제1 P채널 트랜지스터의 게이트에 접속되며, 상기 제3의 NAND 논리 게이트의 출력은 제3 인버터를 통해 상기 제1 N채널 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
  4. 제 3항에 있어서,
    상기 인코더 회로는 상기 제1단의 래치회로의 출력 및 상기 제3단의 래치회로의 출력을 입력하는 EOR 논리 게이트를 포함하고,
    상기 인코더 회로는 상기 EOR 논리 게이트의 출력을 상위 데이터(B1)로서 상기 출력회로에 출력하고 상기 제2단의 래치회로의 출력을 하위 데이터(B0)로서 상기 출력회로에 출력하는 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
  5. 제 2항에 있어서,
    상기 래치회로군은 제1단의 래치회로 내지 제(n-1)단의 래치회로를 포함하고,
    상기 특정 단의 래치회로는 제(n-2)단의 래치회로이며;
    상기 정지 및 보정회로는,
    제1단의 워드전압 제어신호(φ1) 내지 제(n/2-1)단의 워드전압 제어신호(φ(n/2-1))를 입력하는 제1 OR 논리 게이트와,
    제(n/2+1)단의 워드 제어신호(φ(n/2+1)) 내지 제(n-1)단의 워드전압 제어신호(φ(n-1))를 입력하는 제2 OR 논리 게이트와,
    상기 제(n/2)단의 래치회로의 출력(L(n/2)) 및 상기 제1 OR 논리 게이트의 출력을 입력하는 제1 NAND 논리 게이트와,
    제1 인버터를 통해 상기 제(n/2)단의 래치회로의 출력(L(n/2))을 입력단자의 한 단자에서 입력하고, 입력단자의 다른 단자에서 상기 제2 OR 논리 게이트의 출력을 입력하는 제2 NAND 논리 게이트와,
    드레인으로서 래치회로군의 입력선(L0) 및 VCC 레벨로 설정된 소스를 포함하는 제1 P채널 트랜지스터와,
    드레인으로서 래치회로군의 상기 입력선(L0) 및 GND 레벨로 설정된 소스를 포함하는 제1 N채널 트랜지스터와,
    상기 제1 NAND 논리 게이트의 출력 및 상기 제2 NAND 논리 게이트의 출력을 입력하는 제3 NAND 논리 게이트와,
    드레인으로서 상기 센스 증폭기에 전력을 공급하는 VCC측 전원배선(VS) 및VCC 레벨로 설정된 소스를 포함하는 제2 P채널 트랜지스터와,
    드레인으로서 센스 증폭기의 GND측 전원배선(GS) 및 GND 레벨로 설정된 소스를 포함하는 제2 N채널 트랜지스터를 포함하고;
    상기 제3 논리 게이트의 출력은 상기 제2 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 논리 게이트의 출력은 제2 인버터를 통해 상기 제2 N채널 트랜지스터의 게이트에 접속되며, 상기 제1 논리 게이트의 출력은 상기 제1 P채널 트랜지스터의 게이트에 접속되며, 상기 제3 논리 게이트의 출력은 제3 인버터를 통해 상기 제1 N채널 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
  6. 제 1 또는 2항에 있어서, 상기 래치회로는,
    드레인에서 상기 센스 증폭기의 출력을 입력하는 제1 트랜스퍼 트랜지스터와,
    상기 제1 트랜스퍼 트랜지스터의 소스에 접속된 제4 인버터와,
    상기 제1 트랜스퍼 트랜지스터의 N채널 트랜지스터의 게이트에 래치펄스(φn)를 입력하고 P채널 트랜지스터의 게이트에 제5 인버터에 의해 반전된 래치펄스(φn)의 반전된 펄스를 입력하는 수단과,
    제2 트랜스퍼 트랜지스터와,
    상기 제2 트랜스퍼 트랜지스터의 P채널 트랜지스터의 게이트에 래치펄스(φ)를 입력하고 N채널 트랜지스터의 게이트에 제5 인버터에 의해 반전된 래치펄스(φ)의 반전된 펄스를 입력하는 수단과,
    제6 인버터를 통해 상기 제2 트랜스퍼 트랜지스터의 드레인에 상기 제4 인버터의 출력을 입력하고 상기 제1 트랜스퍼 트랜지스터의 소스를 상기 제2 트랜스퍼 트랜지스터의 소스에 접속하는 수단을 구비하며;
    상기 제4 인버터의 출력은 상기 래치회로의 출력인 것을 특징으로 하는 멀티레벨 기억 반도체 메모리의 판독회로.
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