TW519647B

TW519647B - Multilevel storage semiconductor memory read circuit

Info

Publication number: TW519647B
Application number: TW089128252A
Authority: TW
Inventors: Akira Sato
Original assignee: Nec Corp
Priority date: 1999-12-28
Filing date: 2000-12-28
Publication date: 2003-02-01
Also published as: US20010006480A1; US6377497B2; KR20010070341A; KR100383437B1; JP2001184883A; JP3555076B2

Description

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發明之背景發明之領域本發明係關於一種半導體記憶體讀取電路，藉例如從第二級—第一級—第三級或從第四級—第二級二、= 六級—第一級—第三級—第五級—第七級來改變半騁憶體讀取電路的字元電壓。本發明特別是關於一種 ^ 測放大器操作時間以減少功率損耗之半導體記憶體讀取^ 路0 相關技術之描述在多級圮憶體中，一般的讀取方法是啟動各級每個字元電壓之感測放大器並根據多級單元的臨界電壓ντ獲取 ΟΝ/OFF輸出。然後，利用鎖存電路將各級字元電壓的輸出結果鎖存’個別的鎖存輸出是藉由編碼器的邏輯操作真資料是傳遞到輸出電路。圖1為電路圖，表示一般讀取電路之範例。圖2為此電路圖之真值表。圖3為時脈圖，表示電路之操作。讀取電路7 4 0之單元71 2的輸出輸入至感測放大器71 3且從感測放大器71 3輸入至鎖存電路組7 11。鎖存電路組711第/級炱第三級的鎖存電路分別為74 2、741及743。第一級鎖存電路742與第三級鎖存電路743的輸出L1與L3分別輸入奚編石馬電路717之XOR邏輯閘715。XOR邏輯閘715的輸出與第二级鎖存電路741的輸出L2，如同上級資料B1與下級資料B〇，分別輸入至輸出電路718。

第5頁 519647 89j28252_ 修正五、發明說明（2) — 接下來將說明一般讀取電路之操作。首先，在，用來設定字元電屢之訊號"在第二級的準位曰1間 & ，且當字兀準位在第二級時，感測放大器71 3便因"、項取早元。如圖2真值表所示，由於VT1單元在第二，而 J :立為開啟，從感測放大器輸出之,’L"資料表示取子凡之狀態為,f ON”。貝取早το 接著，當時間間隔&T1移動至T2，輸入至鎖 74 1之訊號φ 2的準位從，，Η，，改變至Μ 。± 電路 7"之輪出資料便藉由第二級；^路二：：放^ =路:二傳遞至輪出電路718如同下級資以此點，便可決定如圖2真值表所示下級刀Ρ在由於鎖存器訊號φ 2的準位在時間間2乃同樣地，鎖存器資料L2的準位仍舊伴持\間=Τ2及Τ3期間為，再者，在時保；以巧_。在第一級電壓準位為"Η"且當字°又疋子/電壓之訊號Φ 1 放大器713便因此而輸出資料。，在第一級時，感測接著，當時間間隔從Τ2移動 742之訊號小1的準位從"Η"改變至輪入至鎖存電路 713的輸出資料便藉由第一級鎖存；測放大器子中’由於鎖存器訊號Φΐ的準位】日”，：存。在上述例為"L" ’鎖存器資料L1保持不變二間隔T3及T4期間在時間間隔T3，用來設定字—一個時間間隔T5。級電壓準位為"Η"且當字元準疋位予:電壓之訊味在第三 71 3便因此而輸出資料。仗弟二級時，感測放大器第6頁 519647 五、發明說明（3) 接著’當時間間隔從τ 3 743之訊號Φ3的準位從” Η”改變至,,L” ，至鎖存電路 713之輪出資料便藉 t ^ L 。由此，感測放大器中，由於鎖存器鎖存電路743鎖存。上述例子，鎖存器資料L3"；_/拄準位在時間間隔T4及^期間為後鎖存哭資料不變直到下-個時間間隔Τ6。之 ^ /由Χ〇ί^1三級鎖存電路743傳遞至編碼電路士藉由XOR邏輯閉715與第一級鎖存器輸出u _起操作，因此便可決定上級資料B1並且傳遞至輸出電路718。亦P在此點，便可決定如圖2真值表所示上級資料b 1。、，二由亡述電路操作，當讀取一單元7丨2時，感測放大器73 在此範例中不斷地隨著各級字元電壓操作。然而’一般電路具有下列缺點。明顯地由於讀取第二級單元，單元會啟動，而在第三級字元電壓時，單元也會啟動。除此之外，明顯地由於讀取第二級單元，單元會關閉，而在第一級字元電壓時，單元也會關閉。然而，由於感測放大器在各別字元電壓不斷地操作鎖存感測器放大器輸出，因此功率損耗便會過量。第體在曰本公開專利公報第1 — 1 9 6 7 9 1號中闡述多級儲存半導體記憶體的基本構造。而在日本公開專利公報第 7-3 7393號中闡述能減少感測放大器數量之多級記憶體可減少晶片面積。在日本公開專利公報第10-Π 98 2號中闡述可加快資料讀取速度之多級記憶體。在日本公開專利公報 & 1 1 -1 1 0974號中闡述可讀取詳細多級資料之半導體記憶。然而，在公報中這些先前的技術並未以感測放大器操

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的損耗。 __案號 89128252 五、發明說明（4) 作為基礎來減少功率由減發明之概述】本發明之目地是提供可移除使用感測放大器操作停止方法少功率損耗之多級儲存半導體過量感測放大器操作並藉及鎖存器輸入修正方法來記憶體。依據本發級字元電壓至料，包含讀取且依據各別字電路輸出轉換當不同級鎖存進行讀取操作將停止之感測入訊號L 0。 j 一 f級儲存半導體記憶體讀取電路供應多 =—早兀且依據個別字元電壓準位早凡之感測放大器、由許多鎖存電路所组成 ^壓準位鎖存資料之鎖存電路組、將鎖ί ^ 一兀貪=之編碼電路、停止及修正電路，電路以特定一級鎖存雷敗 μ u ^ 1 電路之輸出結果為基礎 ηκ 之電路操作並提供從即放大.所輸出之訊號’如同鎖存電路組之輸

舉例說明，如果是—’脚四敬旱元，且路、第二級鎖存電路及第路；有：-級鎖存m 由於在第-锔崎&⑽乂 4 ^ ^也路4二個鎖存電路，你乐一、，及頊取早兀，使侍啟動元電壓還低的單元臨界電壓且當在比；較第二

之第，級字元電壓讀取時，單元會明顯地啟電壓遠，二級讀取單元，使得啟動的單元具有較第_ 。由於在第高的單元臨界電壓且當在比第二級字元J:、:字元電壓還字兀！壓讀取時，I元會明顯地關閉。太：之第-級放大器之操作唯有在滿足這兩個 "月’感測 r "貝取早元才可停

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五、發明說明（5) ί電1^ ί : ’在感測放大器停止期間，從鎖存器輸入修電曰曰體供應由感測放大器輪出之資料是可能減少㈣，例呪明，若在第二級單元讀取之結果為"〇ff ,，，者級字元電壓讀取單元之控制訊號“變為，，h"，單田臨界值评估是高於第二級字元電壓，而且結果。

Si至及修正電路停止感測放大器的操作並提供，，H,，訊唬至鎖存器輸入訊號線，"H，，訊號意指，，〇叮"。除此之夕電卜壓St級單元讀取，結果為"〇N"，當在第；級字元項取早兀之控制訊號φ3準位變為"H，，，單元臨界值估疋低於第二級字元電壓，而且結果為” 〇Nn。因此，停止及修正電路停止感測放大器的操作並提供n L"訊號至鎖存器輸入訊號線，” L ”訊號意指” 〇Ν"。更具體的表示，多級儲存半導體記憶體讀取電路是由具有第一級鎖存電路、第二級鎖存電路及第三級鎖存電路之鎖存電路組所組成；第二級鎖存電路是特定級鎖存電路；停正及修正電路包括··第—NAND邏輯閘，其輸入吨號為、特定」級鎖存電路之輸出L2及第一級字元電壓控制訊號= •苐一NAND邏輯閘，其輪入訊號之一端為特定級鎖存電路輪出L2經過第一反相器而輸入訊號另一端則為第三級字元電壓控制訊號φ 3、第一 P通道電晶體，如同汲極，具有鎖存電路組輸入線L〇及在VCC準位的源極、第一 n通道電晶體’如同汲極，具有鎖存電路組輸入線L〇及在GN])準位的源極、第三NAND邏輯閘，其輸入訊號為第一NAND邏輯閘的

519647 案號 89128252 ,.. Γ / vr, .··-·. iV- :· ， ’(.:>、i l·'· .-r - ^ p ^- 修,下一五、發明說明（6) vi 1 ;> y --------------- 輸出及第二NAND邏輯閘的輸出、第二p通道電晶體，如同汲極，具有VCC側電源供應器線路vs供應電源至感測放大态及在VCC準位的源極、第二N通道電晶體，如同汲極，具有感測放大器GND側電源供應器線路GS及在GN])準位的源極，而且第三邏輯閘的輸出連接第二p通道電晶體的閘極，第二邏輯閘的輸出經由第二反相器連接第二N通道電晶體的閘極，第一邏輯閘的輪出連接第一p通道電晶體的閘極，第二NAND邏輯閘的輸出經由第三反相器連接第一 N 通道電晶體的閘極。在此例中，編碼電路是由輪入訊號為第一級鎖存電路 ^出及第三級鎖存電路輸出之X0R邏輯問所組成；編碼電路將XOR邏輯閘的輸出輸出至輸出電路，如同上級資料 B^且將第二級鎖存電路之輸出輸出至輸出料，如級資料Ril。 U「 _此外，多級儲存半導體記憶體讀取電路可由如且有第 =鎖存電路至第（η )級鎖存電路之鎖存電路組、 ;級鎖存電路，其為第（n/2)級鎖存電路；以 1 “正至電第路(，/其2 =輸入訊號為第一級字元電壓控制訊號 —至第（n/2-l )、及子元電壓控制訊號$ (n/2 —丨）一級0 R邏輯閘、輸入訊赛兔繁^ / 0 小\ Μ f 1 )級字元控制訊號 >楚—）至第η — 1 )級字疋電壓控制訊號（t) (H ) ，：級OR邏輯閘、輸入訊號為第（η/2)級鎖存電路輸 J第-OR邏輯閘輪出之第一ΝΑ〇邏輯閘、輸入訊號之一 ^為第U/2)、级鎖存電路輸出經過第一反相器而輪入訊

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號另-端為第二OR邏輯閘輸出之第二_ 通道電晶體，如同汲極，具有鎖存雷政^ ^ 罘一尸 VCC準位的源極、第一N通道電晶體予t 及在電路組輸入線L0及在GO準位的源極、第三nand邏輯有間鎖存其輸入訊號為第一NAND邏輯閘的輸出及第二na肋邏輯閘輸出、第通道電曰曰曰體^及極具有vcc側電源供應器線路 VS供應電源至感測放大器及在VCC準位的源極、第二n通、酋電晶體’沒極具有感測放大器GND側電源供應器線:gs^ 在GND準位的源極，而且第三邏輯閘的輸出連接第二p通曾電晶體的閘極，第三邏輯閘的輸出經由第二反相器^連=$ 二N通道電晶體的閘極，第一邏輯閘的輸出連接第^—p通道電晶體的閘極，第三NAND邏輯閘的輸出經由第三反相器^ 接第一N通道電晶體的閘極。 ^ 此外’鎖存電路之構造包括：在汲極輸入感測放大器輸出之第一轉移電晶體、連接第一轉移電晶體源極之第四反相器、各種方法-將鎖存器脈衝訊號φ η輸入至第一轉移電晶體之Ν通道電晶體閘極及利用第五反相器將鎖存器脈衝訊號φη之反相脈衝訊號輸入至Ρ通道電晶體閘極、第二轉移電晶體、各種方法-將鎖存器脈衝訊號Φ輸入至第二轉移電晶體之Ρ通道電晶體閘極及利用第五反相器將鎖存器脈衝訊號Φ之反相脈衝訊號輸入至Ν通道電晶體閘極及各種方法-將第四反相器輸出經由第六反相器輸入至第二轉移電晶體汲極及連接第一轉移電晶體源極至第二轉移電晶體源極，如此第四反相器之輸出便是鎖存電路輸出。

519647 .，¢.二ιί 年 ——无· 修正

案號 891282M 五、發明說明（8) 根據本發明，如上所述，感測放大器之功率損耗便可大大地滅少。以一般讀取四級單元為例，第一級電壓、第二級電壓及第三級電壓三個字元電壓輸入至單元且藉由合計三次感測放大器的操作以讀取單元。相較之下，根據本發明，四級單元可藉由兩次感測放大器的操作讀取。因此，以四級單元為例，感測放大器功率損耗可減少至 2/3。【較佳實施例之詳細說明】在下文中參考附圖說明本發明之實施例。圖4所示為根據本發明第一實施例之多級儲存半導體記憶體讀取電路之電路圖。圖5所示為本實施例鎖存電路之電路圖。參考圖4 ’讀取電路4 〇是由放大流進單元丨2的電流並決定單元為ON單元或〇FF單元之感測放大器13、具有鎖存電路i4i ' 142及143將感測放大器13之輸出資料鎖存之鎖存電路組將鎖存資料轉成一元資料之編碼電路1 7、將編碼資料 =^之輸出電路1 8及以第二級鎖存電路丨4丨輪出結果為基 I止第級或第二級感測放大電路且運用由即將被停止器所輸出之訊號當作鎖存器的輸入訊號L0之電路d 1所組成。 T具有兩個功能，亦即修正鎖存器輸入訊號之功 ί 大器之功能。具有前者功能之電路31的部 I Ϊ - I :包Ϊ ;輸入訊號為第二級鎖存電路141輸虹2 及第、，及子兀電壓控制訊號Φ1之NAND邏輯閘302、輸入訊

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號一端為第二級鎖存電路輸出經由反相器3〇〇，另一端為第三級子元電壓控制訊號φ 3之NAND邏輯閘30 1、没極為鎖存器輸入線L0，源極電壓設定在vcc準位之p通道電晶體 30 6及、/及極為鎖存器輸入線L0，源極電壓設定在(jnd準位之 N通道電晶體307。邏輯電路302之輸出連接至電晶體3〇6閘極且邏輯閘301之輸出經由反相器31〇連接至電晶體3〇7閘極0 、^後者功能之電路31的部分組成元件包括：輸入訊號為邏輯閘301及302輸出之NAND邏輯閘303、P通道電晶體 304/汲極具有VCC側電源供應器線路vs供應電源至感測放大及在VCC準位的源極’與N通道電晶體3〇5，汲極具有感測放大器GND侧電源供應器線路GS及在GND準位的源極。邏輯閘30 3輸出連接電晶體3〇4閘極且邏輯閘3〇3輸出經由反相器311連接電晶體3〇5閘極。接著，鎖存電路141、142及143將參考圖5詳細說明如 :於鎖存電路141、142及143在組成上是完全相同，唯有珣入的鎖存器訊號上有所差別。因此，中 :鎖，電路心級鎖存電路，輸入為“。輸出SA(J;f 感測放大器13連接至傳輸電晶體121之P通道電晶曰辦19^7逼電晶體汲極。鎖存器脈衝訊號φ n輸入至傳輸電 :啃rh之1^通道電晶體閘極且經由反相器111反相之脈衝 "11的反相訊號輸入至電晶體1 2 1之p通道電晶體閘 §1區2者鎖存器脈衝訊號小η輸入至用來開啟及關閉鎖存。10之傳輸電晶體122之ρ通道電晶體閘極。此外，鎖存

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素號 89128252 五、發明說明（10) 1一 .......................- 器脈衝訊號Φ η經由反相器1 1 1反相並輸入至傳輪電晶體 1 2 2之Ν通道電晶體閘極。傳輸電晶體1 2 1源極連接鎖存器區1 0之反相器11 2及用來開啟及關閉鎖存器區1 〇之傳輪^ 晶體122之源極。反相器112之輸出連接至鎖存器區之反相器11 3且反相器1 1 3之輸出連接傳輸電晶體1 2 2及編碼電路1 7兩者之汲極。最後’說明將訊號轉換成二元資料之編石馬電路1 γ的、組成。在圖4範例中，第二級鎖存電路141之輸出訊號L2設定為下級資料B0，第一級與第三級鎖存電路142與143之輸出訊號L1與L3分別輸入XOR邏輯閘1 5，並且產生於x〇R邏輯閑 1 5中之資料輸出做為上級資料B丨。亦即，編碼電路1 7是由輸入訊號L1及L3之XOR邏輯閘15所組成。邏輯閘15輸出端連接輸出電路18而訊號L 2如同邏輯閘15同樣連接至輸出電路1 8 〇藉由此組成，因此便可決定邏輯閘301、3〇2及3〇3那個可被停止、感測放大電路操作週期“或^、電晶體 :=〇5停止感測放大器13電路操作，同時，電晶體3〇6 :電/Λ在.停止週期内鎖存器輪入訊號，當縮短感測放 U1、1 ^ ^'間，正常鎖存器訊號便傳遞至鎖存電路資料M ，鎖存器訊號藉由編碼電路1 7轉換成二元貝枓而轉換後的資料傳遞至輪出電路18。接下來將說明圖4所示之電路择時脈圖。圖7為直值表。經由f”路刼作圖6為重要況琥之 ψ ^ ^ 厶由靶例，具有臨界電壓值VT 1之㈣至T3期間為讀取而具有臨界電壓值VT2

519647 )»*r / -lr - · 案號 89128252 修正 /-1 Γ| ' ：> -- έ- 一月曰·‘ j 五、發明說明（11) 之單元在時間間隔T4至76期間為讀取。首先，在時間間隔 Τ1，用來設定字元電壓之訊號Φ 2在第二級電壓的準位a "Ηπ且當字元準位在第二級時，感測放大器丨3便因此而讀取單元。如圖7真值表所示，由於VT 1單元在第二級字元@準位開啟，感測放大器13輸出"L，，資料表示讀取單元之離已調整為"ON”。接著，當時間間隔移動至T2，輸入心至鎖存電路1 41之訊號φ 2的準位從"η ,f改變至"L ”。由 5、測放大器13之輸出資料便藉由第二級鎖存電路ΐ4ι 感且經由編碼電路17傳遞至輸出電路18如同下級 Γ 便可決定如圖7真值表所示下級資細。。再、 "t ’存ϋ號Λ2的準位在時間間隔Τ2及τ3期間: 同樣地，在時間間隔n，由於訊號㈣“ =T4。，存器輸入修正電晶體3〇6與3〇7皆關：L ’ 感測放大器停止電路電晶體3〇4與3 =再：’ 除此之外，在時間間隔Τ2 作： φ 1在第一級電壓準位為，,Η"且當元=二=電壓之訊號測放大器13便因此而輸出資料。接著，者H；；級時，感動至T3 ’輸入至鎖存電路之U=T2移 =鎖存。同樣地’在隔 g =存電號Φ 1的準位為” L，丨，媸六w T , ^間，鎖存器訊個時間間隔T 5。再者，：：：因而保持不變直到下- m的輸出L2準位為者L";時間=T2 ’第二級鎖存電路平位為L而且訊號伞！的準位從"L"改變至

=而，NA仙邏輯閘302之輸出並沒有改變而且鎖輸入修正電晶體30 6與30 7維持關閉且不操作。除此之感測放大器停止電路電晶體304與3〇5維持開啟且不操作。，著，，時間間隔T3，用來設定字元電壓之訊號φ3 雷曰：5電壓準位為"Η"。在此情況下’鎖存器輸入修正 ^體^與307及感測放大器停止電路電晶體3〇4與3〇5便 1。更、具體地表示’第二級鎖存電路輸出。的準位 " ，輪入為訊號L2反相訊號之NAND邏輯閘301的輸出田此從"H"改變至"L"，鎖存器輸入修正電晶體3〇7開啟輸且出因存器輪入訊號線L0的準位是固定在"L”。同時，nand邏閘303的輸出準位從”L"改變至,’H”而且感測放大器停止雷路電晶體304與3 05為關閉以停止感測放大器丨3之電路操作接著，在時間間隔T3，當鎖存器訊號φ 3的準位為” 路 B1 ’利用鎖存器輸入訊號修正電晶體3〇7將準位固定為 "L”冬鎖存器輸入訊號L〇，如同鎖存器資料u經由第三級鎖存^路傳遞至編碼電路17且藉由x〇R邏輯閘15與第一級鎖存器輸出L 1操作，上級資料B1便可決定並傳遞至輪出電政。亦即’在此點，便可決定如圖7真值表所示上級資料。接著’在時間間隔Τ4，如同在時間間隔Τ1，感測放大器lj輸出’’ Η"表示當字元準位在第二級時，資料，亦即讀取^兀為”0FF,’。然後，當時間間隔從T4移動至T5，如同在時間間隔T 1，感測放大器丨3的輸出資料藉由第二級鎖存

案號 89128252

519647 五、發明說明（13) 電路141鎖存並經由編碼電路17傳遞至輸出電路18如二資,0，而資料準位是維持在"η"直到下一個時間間隔 Y >在％間間隔T4，由於訊號Φ1與φ 3的準位為L，鎖^ 斋輸入修正電晶體306與307皆關閉而感測放大電晶體304與305為開啟且不操作。口电路在裳而f隹在！間間隔T5 ’用來設定字元電壓之訊號φι ΐ二：'準位變成Τ。在此情況下，鎖存器輸入修正電曰一曰體30 6與30 7及感測放大器停止電路操伟。 ^，由於第二級鎖存電路輸出12的準位為,，η” /輸入，L2之NAND邏輯閘302的輪出因此從”Η”改變至，，L,^ ? : t Ji:電晶體3〇6開啟且鎖存器輸入訊號線L0的準二 ίΚ，而丄=’麵邏輯閉3〇3的輸出準… 止感測放大器13之電路操作。接著，當時間間隔j =動至Τ6，如同在時間間奶體306固定準位5丨丨Η”夕他—w 只廿口口鞠八修正電晶的準位仍舊為τ 及77期間，訊號Φΐ 個時間間㈣。，存^机1因㈣㈣變直到下- 在第而Ϊ S ί Ϊ間間隔Τ6 ’用來設定字元電壓之訊號Φ 3 二t:為τ: s此當字元準位在第三級時，二 m更會輸出育料。接著，輸出資料經由第電路143傳遞至編碼電路17，溫^、、二甶弟二級鎖存存哭輪屮T 1 ：m 精由x〇R邏輯閘1 5與第一級鎖存卯輪出Lu呆作，於是上級資料bi便可決定並將之傳遞^

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Ϊ it 。在時間間隔T6，第二級鎖存電路141的輸出旱位為"Η"且訊缺A 9、、住， -SS_89128252 五、發明說明（14) 唬φ 3準位從” L，1改變至"H，丨。然而，NAND邏 307?；5咸==出並沒有改變且鎖存器輸入修正電晶體3〇6與作及感測放大器停止電路電晶體3〇4與3〇5也都沒有操作浐？ 2 5路操作’在此操作範例中，感測放大器操 IS = 隔T1謂期間為Τ3，而在時間間隔以之=Ρ二、ill 1如圖6之時脈圖所示。讀取四級單元所需器操作時間中有一段是停止，@此便有可此將感測放大電路之功率損耗減至原來2/3。 & & ί下來，根據本發明將說明在第二實施例中之半導體【=8所”第二實施例中半導— :的rm圖，0為讀取操作之真值表。需注 w的疋圖10所不為n=8的範例。參考圖8 括放大流進單元5 12之電产宗罝-& A 電路40匕夕θ、目丨丨* 士抑u 〇早70為0N單元或OFF單元之感測放大裔513、將來自感測放大器513之之鎖存電路組511、將鎖存資料編碼之編竭電路出51貝7 = 編碼貧料之輸出電路518及在一開始到第（n : (n/2 + l )到第（n-l )級停止感測放大器操作之電路η【攸且應用ά即將被停止之感測放大器所鎖器的輸入訊號。冗就曰作鎖存電路531是由具有兩個功能的電路去它知鎖存器輸入訊號之功能及停止感測放大器 ’&、P。正者功能之電路531的部分組成元件包括/°功此。具有前 ^ •輸入訊號為邏輯 519647 ---» 89128252_4 , ^ ,；：：；絛$ 五、發明說明（15) ί "" ^Τ( }； "" 一" "

'、 ·Λ Γ- ••…〜—— ’ 、W:· I 閘509輸出之NAND邏輯閘302，而邏-輯:閘了〇9之輸入訊號為字元電壓控制訊號φ 1至φ (n/2-l)在一開始至第（n/2-工）級與第（n/2)級鎖存電路542之輸出L(n/2)、輸入訊號為OR 邏輯閘508輸出之ΝΑΟ邏輯閘501，而〇R邏輯閘5〇8之輸入訊號為字元電壓控制訊號φ (η/2 + ι)至φ (n —丨）在第 (y2 + l)級至（n—丨）級與第（n/2)級鎖存電路輸出經由反相器5 0 0之訊號、汲極為鎖存器輸入線l q，源極電壓設定在 VCC準位之P通道電晶體5〇6及汲極為鎖存器輪入線1〇，源極電壓設定在GND準位之N通道電晶體5 0 7。邏輯閘5 〇2輸出連接至電晶體5 0 6閘極而邏輯閘5 0 1之輸出經由反相器5 1 〇連接至電晶體5 0 7閘極。 ^ 具有後者功能之電路531的部分組成元件包括：輸入訊號為邏輯閘501及502輸出之N AND邏輯閘503、Ρ通道電晶體5 04，汲極具有VCC侧電源供應器線路VS供應電源至感測放大器及在VCC準位的源極’與n通道電晶體5〇5，汲極具有感測放大器GND侧電源供應器線路gs及在GND準位的源極。邏輯閘50 3輸出連接電晶體5 04閘極且邏輯閘5〇3輸出經由反相器5 1 4連接電晶體5 〇 5閘極。接下來將說明鎖存電路之組成。鎖存電路組5丨1之鎖存電路5 41至543在組成上完全相同如圖5所示，唯有在輸入的鎖存器訊號上有所差別。因此，圖中說明為當假設鎖存電路是η級鎖存電路，輸入為φ η。輸出SA (或圖8之乙〇 )自感測放大器1 3連接至傳輸電晶體丨21之p通道電晶體及 N通道電晶體沒極。鎖存器脈衝訊號φ ^連接至傳輸電晶體

519647 銮虢 89128252 ' ί· s‘ ' r 匕 4 年月月丨:!日二二）修正五、發明說明（16) 121之N通道電晶體閘極且連接至傳輸電晶體121之P通道電晶體以便經由反相111輸入鎖存器脈衝訊號之反相脈衝訊號。鎖存器脈衝訊號Φ η也連接至用來開啟及關閉鎖存器區1 0之傳輸電晶體1 2 2之Ρ通道電晶體閘極且經由反相器 1 Π連接傳輸電晶體122之Ν通道電晶體閘極，反相器1丨1產生鎖存器脈衝訊號之反相脈衝訊號。傳輸電晶體1 2 1之源極連接鎖存器區1 0之反相器11 2及用來開啟及關閉鎖存器區1 〇之傳輸電晶體1 2 2源極。反相器11 2之輸出連接鎖存器區1 0之反相器1 3及編碼電路5 1 7。雖然這裏並沒有詳細說明編碼電路51 7如何將鎖存訊號編碼，不過編碼電路5 1 7為一具有編碼功能滿足真值表上若n=8，輸出3 - bit (3位元）資料之電路。接下來將說明如圖8所示之電路操作。經由範例，假設在時間間隔T1至Τη-1讀取VT1單元。一開始，在時間間隔τι ’用來設定字元電壓之訊號φ(η/2)在第（η/2)級的準位為ΠΗΠ ’且當字元準位在第（η/2)級時，感測放大器513 便因此而讀取單元。如圖10所示之真值表，由於VT1單元在第（η/2)級字元準位為開啟（由圖1〇所示之真值表= 8為例’對應到字元準位4 ( = n/2 ))，假設感測放大器 =輸輸出資料” L”表示讀取單元之狀態為"⑽"。接著’當時間間隔從T1移動至T2，輸入至鎖存電路54 2之訊號上（η = )的準位從，，Η，，改變至，，L”。由此，感測放大器513 2雨出資料便藉由第（η / 2)級鎖存電路5 4 2鎖存並傳遞至編碼電路517。此外，從時間間隔Τ2至Τ7，鎖存電路φ (η/2)

519647 曰

i0JL 案號 89128252 五、發明說明（17) 之準位為"L"因此鎖存器資料L(n/2)之準位 (=間ΛΤ8//者，在時間間隔Τί，由於訊二ί (η/2-1)之準位與訊號φ (η/2 + 1)至φ 之鎖存器輸入修正電晶體5 0 6與5〇7關閉且不操作。盼此，外，感測放大器停止電晶體504與5〇5維持開啟且^ ^3,便因此而輸出資料。接著，當時間間隔從”移=口口廊入至鎖存電路541之訊號Ψ 1的準位從，，H，，改變至上之Ξ 大器513的輸出資料便藉由鎖存電路組上1的準位為τ，财子器資料L1之準位維持不下-個訊號“。再者，在時間間㈣，第(n/2; = : =輸出L2之準位為T且訊號φΐ從”L"改變至”H”。缺:電體506與m 有變且鎖存器輸入修正電晶晶體5 0 4與5 0 5維持開啟且不操作。卜^放大…電 tv /Jt同在時間間隔T2的例子中，從時間間隔73至 (η ’感測放大器輸出Lx根據在第φ X級（X = 2至 J)„)之，元電壓連續鎖存並維持在相同的操作如同 502之^間隔、T2。同樣地，在這些時間間隔，NAND邏輯閘關閉且有改變且鎖存器輸入修正電晶體506與5 〇7 505唯持門呆路作。除此之外，感測放大器停止電晶體504與 ΰ U ΰ、、隹持開啟且不操作。第21頁 —案號89128邓i? 五、發明說明（18) — 接著，從時間間隔τ(η/2+1)— X級（X =(n/2 + l)至（η — 】））嚴用來設定第φ 位變為"Η"。在此例中鎖存哭輸入之矾號Φχ在第Χ級準感測放大器停正電路電晶體5〇4與^曰=〇6與507及表示，藉由” Hr,準位φ χ却哚no…才作。更具體地改變至，,Η，，並傳# $下 5'ϋ ^輯閑5 0 8之輪出從,f L，， =/ 級NAND邏輯閉501。除此之外，由於第（H/2)級鎖存電路之輸出L(n/2)準位 /0、反相訊號"Η"同樣也輸入至邏輯閘5〇1。 ’、、、 η )之 5 0 1夕於Ψ進a "a丨丨ττ丨丨口此’ N A N D邏輯閘 501之輸出準位從"η"改變至"L"。然後科間電晶體5〇7開啟且鎖存器輸入訊脇之準位正時，NAND邏輯閘5〇 3之輸出準位從"H"改變至 5 大器停止電晶體50 4與5〇5關閉因而停止感測放大哭3之電路操作。接著，在時間間隔間，藉由鎖存器輸入訊號修正電晶體50 7固定準位為"L"之鎖存^ 輸入訊號L0經由第x級鎖存電路傳遞至編碼電路51了，當鎖存器訊號φχ之準位為"H”，由編碼電路517編碼並傳遞"至輸出電路518。藉由上述電路操作，在此操作範例中感測放大器5 1 3 之操作停止週期在時間間隔Τ1至Τ(η-1)期間為時間間隔 '(11/2+1)至τ(η-1)。讀取η級單元所需之（η」）次感測放大器操作其中的（n / 2 -1 )次為停止，因此便有可能減少感測放大器之功率損耗。更具體地表示，針對8級單元，感測放大器操作電路531的次數可減少至4/7 (57. 1%)，針對16 級單元，可減少至8/1 5 (53· 3%)。因此，大量減少感測放大恭51 3功率損耗是有可能的。 519647 圖式簡單說明 _案號 89128252

修正圖1所示為一般多級储存半路圖；導體記憶體讀取電路之電圖2為一般電路之真值表；圖3為一般電路讀取操作之時脈圖4所示為根據本發明第一 β , 記憶體電路圖；、⑪例之多級儲存半導體圖5所示為第一實施例鎖存圖6為第一實施例讀取電路】；，電路圖；圖7為第-實施例讀取操作之時脈圖；

圖8所示為根據本發明第二者:又’ 記憶體讀取電路之電路圖；之夕級儲存半導體圖9為第二實施例讀取電 _為第二實施例讀取操作貝之取真細值作表之時脈圖；【符號說明】 12 放大流進單元 13 感測放大器 15 邏輯閘 17 編碼電路

18 輸出電路 31 電路 40 讀取電路 121-122 電晶體 141-143 鎖存電路

第23頁 519647 案號 89128252 月丨: a: 修正圖式簡單說明 300 反相器 301- 30 3 邏輯閘 304- 30 7 電晶體 310 - 31 1 反相器 500 反相器 50卜 5 0 3 邏輯閘 504 - 507 電晶體 508 OR邏輯閘 509 邏輯閘 510 反相器 511 鎖存電路組 512 放大流進單元 513 感測放大器 514 反相器 517 編碼電路 518 輸出電路 531 電路 540 讀取電路 541- 542 鎖存電路 711 鎖存電路組 712 單元 713 感測放大 715 X0R邏輯閘 717 編碼電路

第24頁 519647 修正案號 89128252 圖式簡單說明 718 輸出電路 740 讀取電路 741-743 鎖存電路 ΙΒΙΪ 第25頁

Claims

ί 9i.7.|8 j年·¥ 肖：'丨白修正 -_案號891沙舛9_ ./D 六、申請專利範圍電芦種多。級儲存半導體記憶體讀取電路，供應多級字元括I至一單元並且根據各別字元電壓準位鎖存資料，包一感測放大器讀取單元；雷鎖存電路組’由多個鎖存電路組成並依據各別字元寬昼準位鎖存資料；，碼電路，將該鎖存電路輸出轉成二元資料；在雷 k止及修正電路，當不同級鎖存電路以特定級的鎖 ^，輸出結果為基礎進行讀取操作時，停止該感測放大作兮j ϋ，並且供應即將停止之感測放大器之輸出訊號當作該鎖存電路組輸入訊號L0。敗如#申:專利範圍第ί項之多級儲存半導體記憶體讀取電，其中變為如而第^級字疋*電壓之讀取單元的控制訊號Φ 1 ,I δ、寺定級的讀取單元之結果為，，OFF，，時，該停之·，ΗΛ正*電路仔止該感測放大器操作並供應一表示"0FF,，訊號至一鎖存器輸入訊號線；且假如當在最高級字元雷壓之读 0 _ 準位變為，丨H”而在該特定級的綠 '早兀的控制"虮Φ 兮尸，社片 ^ 荷疋級的項取早元之結果為丨丨ON丨丨時， "ON» ^ ^ T止該感測放大斋操作並供應一表示 ON之L汛旒至一鎖存器輸入訊號線。 3.如申》月專利軺^ gj第！或2項之多級儲存半導體記憶體讀

第26頁 519647 案號 89128252 六、申請專利範圍取電路，其中 L 月

該特定級的鎖存電路為第二級鎖存電該停止及修正電路包括： ’ 第一NAND邏輯閘，輪入該特定級的 L2，與輸入第一級字元電壓控制訊號小！ ·。、路的輪出第二MND邏輯閘，其中一輸入端經過入一指定的級鎖存電路輸出L2，而另一反相器輸元電壓控制訊號φ 3 ; 兩入一第三級字 L 0，而線L0，與該第 VS供應電源供電晶體反相器 NAND 邏極，與至該第第-P通道電晶體’其汲極為鎖存源極設定在VCC準位；、，且之輪入線第-N通道電晶體，其沒極為鎖存電路組而源極設定在GND準位；〜w入弟二N A N D邏輯閘，輪人兮楚 Μ Λ μ ^ ，麵邏輯間的一第一 NA_輯閉的-輸出 Ϊ ;〜通上電晶體’其汲極為vcc侧電源供應器線路電源至遺感测放大器’❿源極設定在VCC準位；及 =:N通道電晶體，其汲極為該感測放大器之GND侧應斋線路GS，而源極設定在GND準位，其中將該第三NAND邏輯閘之一輸出連接至該第二p通道之一閘極，將該第三NAND邏輯閘之一輸出經由第二 ^接至該第二N通道電晶體之一閘極，將該第一輯閘，一輸出連接至該第一p通道電晶體之一閘將該第二NAND邏輯閘之一輪出經由第三反相器連接一N通道電晶體之一閘極。

-^^^89128252

六、申請專利範圍 4.如申請專利範圍第3項路’其中乡、，及儲存半導體記憶體讀取電該編螞電51 s 電電路的一輪出鱼^第έ〇κ邏輯閘，其輪入哕第—級继户該編π ^ 級鎖存電路的一# & 鎖存該、扁碼電路輪出該X0R 俗的輪出；路’即上級資料31，，料間之一輪出至該輪出電該輸出電路，即下級資料^該弟二級鎖存電路之-輪出至 5·如申請專利範圍第2項路，其中、夕、、及儲存半導體記憶體讀取電該鎖存電路組具有第一電路；、，及鎖存電路至第（n-l)級鎖存該特定級的鎖存電路為該停止及修正電路包2)級鎖存電路；一第一級OR邏輯閘，輪號Φ 1至一第（n/2-l)級宋_ ，苐、，及予凡電壓控制訊一第二⑽邏輯閘：：：=== φ(η_1}. 弟（η〜D級字元電壓控制訊號一第一 NAND 邏 Μ pa 土人 , a山H /W溆兮隹 ’輸入該第（η/2)級鎖存電路的一輸出L(n/2)與该苐—級卯邏輯閘的一輸出；第一邏輯閘，其中一輸入端經過第一反相器輸入該第（n/2)級鎖存電路的一輸出L(n/2)，另一端輸入第28頁 519647

遠弟二〇R邏輯的一閘輸出；一第一 P通道電晶體，線L0而源極設定在vcc準位；一第一 N通道電晶體，入線L0而源極設定在GND準位其汲極為鎖存電路組之輸入其汲極為鎖存電路組之該輸一第三NAND邏輯閘，輸入該第一NAND邏輯閘的一輸出與該第二NAND邏輯閘的一輸出；別一第二P通道電晶體’其汲極為v c C側電源供應器線路vs供應電源至該感測放大器，而源極設定在VCc準位；

及一苐一N通道電晶體，其沒極為讓感測放大器之g N D 側電源供應器線路GS，而源極設定在GND準位，其中將該第三NAND邏輯閘之一輸出連接至該第二P通道電晶體之閘極，將該第三邏輯閘之一輸出經由第二反相器連接至第二N通道電晶體之閘極，將該第一邏輯閘之一輸出連接至該第一p通道電晶體之閘極，與將該第三邏輯閘之一輸出經由第三反相器連接至該第一N通道電晶體之閘極0 6 ·如申請專利範圍第2或4項之多级儲存半導體記憶體讀取電路，其中該鎖存電路包括：一第—傳遞電晶體，輸入該感測放大器在汲極之一輸出；

第29頁 519647 案號 89128252 年月日修正六、申請專利範圍一第一種 '一傳遞電晶器反相之鎖電晶體的閘一第一種傳遞電晶體反相之鎖存晶體的閘極一種相器輸入至晶體的源極該第四反相器，連接至該第一傳遞電晶體之源極；裝置，藉以將鎖存器脈衝訊號Φ η輸入至該第體之Ν通道電晶體的閘極，與將藉由第五反相存器脈衝訊號φ η之反相脈衝訊號輸入至Ρ通道極；二傳遞電晶體；裝置，藉以將鎖存器脈衝訊號φ η輸入至該二之Ρ通道電晶體的閘極，與將藉由第五反相器器脈衝訊號φ η之反相脈衝訊號輸入至Ν通道電，裝置，藉以將該第四反相器之輸出經由第六反該第二傳遞電晶體之汲極及連接該第一傳遞電至該第二傳遞電晶體的源極，及四反相器的該輸出為該鎖存電路的一輸出。

第30頁 519647 附件: ΈΓ^Γ™'

\ 下級資料 B0 上級資料字元準位 B1 第一級第二級第三級 ντο 0 0 ON ON ON VT1 0 1 OFF ON ON VT2 1 1 OFF OFF ON VT3 1 0 OFF OFF OFF f 2 圖式當第二級為ON時，都為ON \ 下級資料 Β0 上級資料字元準位 \ Β1 第一級第二級第、級 ντο 0 0 ON Φ ON VT1 0 1 OFF W1 ON VT2 1 1 OFF /L ON VT3 1 0 OFF N OFF 當第二級為OFF時，都為OFF 圖7