KR970006598B1

KR970006598B1 - 반도체 기억장치

Info

Publication number: KR970006598B1
Application number: KR1019880014430A
Authority: KR
Inventors: 아끼라 이또우
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-11-06
Filing date: 1988-11-03
Publication date: 1997-04-29
Also published as: JPH01122093A; JP2615088B2; US5197035A; KR890008829A; US5321652A

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명이 적용된 멀티포트 메모리가 형성된 반도체 가판의 1실시예의 평면도.

제2도는 본 발명의 적용도니 멀티포트 메모리의 어드레스 비교회로 및 데이타 선택회로의 1실시예를 도시한 회로도.

제3도는 타이밍 발생회로 TG의 내부구성의 일예를 도시한 도면.

제4도는 본 발명이 적용된 멀티포트 메모리의 메모리 어레이의 일예를 도시한 도면.

제5도는 각 포트가 동시에 선택상태로 되었을 때의 개략적인 타이밍도.

제6도는 발명이 적용된 멀티포트 메모리의 1실시예를 도시한 블럭도.

제7도는 본 발명의 다른 실시예를 도시한 도면.

본 발명은 반도체 기억장치에 관한 것으로서, 예를 들면 게이트 어레이집적회로 등에 내장되는 멀티포트 메모리등에 이용해서 유효한 기술에 관한 것이다.

멀티포트 메모리를 내장하는 게이트 어레이 집적회로가 있다. 이들의 멀티포트 메모리는 상기 게이트 어레이 집적회로가 예를 들면 컴퓨터 등의 디지탈 처리장치를 구성할 때 레지스터 화일등으로서 사용된다.

멀티포트 메모리에 대해서는, 예를 들면 IEEE, 1987, CICC(Custom Integrated Circuits Conference)자료, p. 195-198에 기재되어 있다.

상기에 기재된 바와 같은 2개의 포트를 갖는 멀티포트 메모리(듀얼포트 메모리)에서 양포트에 의해 지정되는 어드레스가 일치되는 일이다. 이와 같은 경우, 양포트와 함께 리드모드로 되면 그대로 일치한 어드레스의 리드동작이 실행되어 그 리드데이타가 출력된다. 또, 이때 양포트가 함께 라이트 모드로 되면 어느 쪽인가 한쪽의 라이트 동작이 금지되어 불특정한 라이트 결과로 되는 일이 방지된다. 또, 한쪽의 포트가 라이트 모드로 되고, 동시에 다른쪽의 포트가 리드모드로 되면 다른쪽의 포트의 리드동작이 금지되던가 또는 한쪽의 포트의 라이트 동작이 종료된 시점에서 다른쪽의 포트의 리드동작을 행하는 방법을 사용하였다.

멀티포트 메모리가 컴퓨터 등의 레지스터 화일로서 사용되는 경우, 한쪽의 포트는 리드전용 포트로 되는 일이 많다. 이때, 다른쪽의 포트가 라이트 모드로 되고 동시에 양포트에 의해 지정되는 어드레스가 일치된 경우, 다른쪽의 포트의 라이트 동작이 종료된 시점에서 한쪽의 포트의 리드동작을 실행하는 상기 후자의 방법이 사용되는 일이 많다.

그러나, 이와 같은 방법을 사용한 경우 리드모드로 되는 포트의 대기시간이 길게되어 결과적으로 멀티포트 메모리의 액세스 타임이 지연된다. 이때문에, 멀티포트 메모리를 포함하는 컴퓨터 등의 연산속도가 늦어져서 그 처리능력이 제한된다.

본 발명의 목적은 여러개의 포트에 의해 지정되는 어드레스가 일치되고 또한 그 한쪽이 포트가 라이트 모드 및 다른 쪽의 포트가 리드모드로 되는 경우라도 최신의 라이트 데이타를 고속으로 리드할 수 있는 멀티포트 메모리를 제공하는 것이다.

본 발명의 다른 목적은 멀티포트 메모리를 포함하는 디지탈 처리장치의 처리능력을 더욱 향상시키는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것은 개요를 간단하게 설명하면 다음과 같다.

즉, 멀티포트 메모리는 여러개의 포트에 의해 지정되는 어드레스가 일치되고 또한 그 한쪽 및 다른쪽의 포트가 각각 라이트 모드 및 리드모드로될 때, 한쪽의 포트에서 공급되는 라이트 데이타를 그대로 다른쪽의 포트의 리드데이타로서 전달하는 데이타 선택회로를 마련한 것이다.

상기한 수단에 의하면, 여러개의 포트에 의해 지정되는 어드레스가 일치되고, 또한 그 한쪽의 포트가 라이트 모드 및 다른쪽의 포트가 리드모드로 되는 경우라도 메모리셀을 거치지 않고 최신의 라이트 데이타를 다른쪽의 포트에 전달할 수 있다. 이때문에 이와 같은 경우에 있어서 멀티포트 메모리의 리드동작에 요하는 시간을 단축하고, 멀티포트 메모리의 저체 액세스 타임을 고속화 할 수가 있다. 또한, 멀티포트 메모리를 포함하는 디지탈 처리장치는 연산속도의 고속화가 가능하게 되어 그 처리능력을 향상시킬 수 있다.

제1도에는 본 발명이 적용된 멀티포트 메모리가 형성된 반도체기관(IC CHIP)의 1실시예의 평면도가 도시되어 있다. 이 실시예의 멀티포트 메모리는 특히 제한되지 않지만, 1칩형의 마이크로 컴퓨터와 같은 디지탈 처리장치에 내장된다. 이 디지탈 처리장치를 구성하는 각 회로블럭은 특히 제한되지 않지만, 공지의 CMOS(상보형 MOS)의 집적회로 제조기술에 의해서 단결성 실리콘으로 되는 1개의 상기 반도체 기판위에 형성된다.

제1도에 있어서, 반도체 기판의 주변영역에는 여러개의 본딩패드 BP가 마련된다. 본딩패트 BP는 본딩와이어등을 거쳐서 대응하는 외부단자에 결합된다. 이들 본딩패트 BP의 어느것인가는 반도체 기판의 각단부에 형성되는 입출력회로 I/O의 대응하는 단위회로에 결합된다.

입출력회로 I/O는 외부의 장치에서 공급되는 각종의 입력디지탈 신호를 입력하고, 디지탈 처리장치의 대응하는 내부회로에 전달한다. 또, 디지탈 처리장치의 대응하는 내부회로에서 출력되는 각종의 출력디지탈 신호를 외부의 장치로 송출한다.

반도체 기판의 여러부분에는 디지탈 처리장치를 구성하는 연산논리유니트 ALU, 연산논리유니트 ALU에서의 어드레스 신호등을 디코드하고 그 디코드한 신호를멀티포트 메모리에 공급하는 제1 및 제2의 메모리 제어회로 MCC1 및 MCC2나 각종의 제어유니트를 포함하는 논리회로부 LC가 형성된다. 이 실시예의 멀티포트 메모리(DM)는 상기논리회로부 LC로 둘러싸인 소정의 위치에 형성된다. 이 멀티포트 메모리는 특히 제한되지 않지만, 상기 디지탈 처리장치의 레지스터 화일로서 사용된다.

제6도에는 본 발명이 적용된 멀티포트 메모리의 1실시예를 도시한 블럭도가 도시되어 있다.

이 실시예의 멀티포트 메모리는 특히 제한되지 않지만, 표준적인 게이트 어레이 집적회로에 내장된다. 게이트 어레이 집적회로는 일부의 제조마스크가 임의로 형성되는 것으로, 사용자의 특성에 따른 컴퓨터등의 디지탈 처리장치를 구성한다.

이 실시예의 멀티포트 메모리는 어드레스버스 BAA와 데이타버스 BDA 및 인에이블 신호선 ENA 및 리드라이트 신호선

와 같은 제어버스를 거쳐서 디지탈 처리장치의 제1의 메모리 제어회로 MCC1에 결합되고, 또 어드레스버스 BAB와 데이타버스 BDB 및 인에이블 신호선 ENB와 같은 제어버스를 거쳐서 디지탈 처리장치의 제2의 메모리 제어회로 MCC2에 결합된다. 이것에 의해 이 실시예의 멀티포트 메모리는 상기 제1 및 제2의 메모리 제어회로 MCC1 및 MCC2를 거쳐서 각각 독립적으로 액세스 가능한 듀얼포트 메모리로서 기능한다. 이중, 어드레스 버스 BAA등에 결합되는 포트 A는 특히 제한되지 않지만, 라이트 동작 및 리드동작이 모두 가능한 입출력 겸용포트로 되고, 어드레스 버스 BAB등에 결합되는 포트 B는 리드전용 포트로 된다. 포트 A의 동작모드는 리드라이트 신호

에 의해 지정된다.

제6도에서 멀티포트 메모리는 특히 제한되지 않지만, 스테이틱형 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 어레이 MARY를 기본구성으로 한다.

어드레스 디코더 ADA에는 다음에 기술하는 어드레스버퍼 ABA에서 i+1 비트의 어드레스 신호 aa0~aai가 공급되고, 또 다음에 기술하는 타이밍 발생회로 TG에서 타이밍 신호 φaa가 공급된다. 마찬가지로 어드레스 디코더 ADB에는 다음에 기술하는 어드레스 버퍼ABB에서 i+1 비트의 어드레스 신호 ab0~abi가 공급되고, 또 타이밍 발생회로 TG에서 타이밍 신호 φab가 공급된다.

어드레스 디코더 ADA는 상기 타이밍 신호 φaa가 하이레벨로 되는 것으로 선택적으로 동작상태로 된다. 이 동작상태에서 어드레스 디코더 ADA는 상기 어드레스 버퍼 ABA에서 공급되는 어드레스 신호 aa0~aai를 디코드하고, 메모리 어레이 MARY의 대응하는 1개의 워드선 WAO~WAm을 선택적으로 하이레벨의 선택상태로 한다. 마찬가지로 어드레스 디코더 ADB는 상기 타이밍 신호 φab가 하이레벨로 되는 것으로 선택적으로 동작상태로 된다. 이 동작상태에서 어드레스 디코더 ADB는 상기 어드레스 신호 ab0~abi를 디코드하고, 메모리 어레이 MARY의 대응하는 1개의 워드선 WBO~WBm을 선택적으로 하이레벨의 선택상태로 한다.

어드레스 버퍼 ABA는 디지탈 처리장치의 제1의 메모리 제어회로 MCC1에서 어드레스 버스 BAA를 거쳐서 공급되는 어드레스 신호 AaO~Aai를 입력하여 유지한다. 어드레스 버퍼 ABA는 어드레스 신호 aa0~aai를 상기 어드레스 디코더 ADA에 공급함과 동시에, 다음에 기술하는 어드레스 비교회로 AC의 한쪽의 입력단자에 공급한다. 마찬가지로 어드레스 버퍼 ABB는 디지탈 처리장치의 제2의 메모리 제어회로 MCC2에서 어드레스 버스 BAB를 거쳐서 공급되는 어드레스 신호 AbO~Abi를 입력하여 유지한다. 어드레스 버스 BAB는 어드레스 신호 ab0~abi를 상기 어드레스 디코더 ADB에 공급함과 동시에, 상기 어드레스 비교회로 AC의 다른쪽의 입력단자에 공급한다.

어드레스 비교회로 AC는 어드레스 버퍼 ABA 및 ABB에서 공급되는 어드레스 신호 aa0~aai 및 abO~abi의 비교를 행한다. 그리고, 어드레스 비교회로 AC에 공급되는 모든 어드레스 신호가 일치될때, 어드레스 일치 검출신호 am은 하이레벨로 된다. 얻레스 비교회로 AC에 공급되는 각각의 어드레스 신호가 1비트라도 일치하지 않을때, 어드레스 일치검출 신호 am은 로우레벨로 된다.

메모리 어레이 MARY의 상보 데이타선

는 라이트 증폭기 WAA 및 리드증폭기 RAA의 대응하는 단위회로에 각각 결합한다. 마찬가지로 메모리 어레이 MARY의 상보 데이타선

는 리드증폭기 RAB의 대응하는 단위회로에 각각 결합된다.

라이트 증폭기 WAA 및 리드증폭기 RAA는 각각 n+1개의 단위회로를 포함한다. 라이트 증폭기 WAA의 각 단위회로이 입력단자는 데이타 버퍼 DBA의 대응하는 비트에 결합되고, 그 출력단자는 메모리 어레이 MARY의 대응하는 상보 데이타선

에 각각 결합된다. 리드증폭기 RAA의 각 단위회로의 입력단자는 라이트 증폭기 WAA의 대응하는 단위회로의 출력단자에 각각 공통으로 결합되고, 그 출력단자는 라이트 증폭기 WAA의 대응하는 단위회로의 입력단자에 각각 공통으로 결합된다. 라이트 증폭기 WAA의 각 단위회로에는 타이밍 발생회로 TG에서 타이밍 신호 φwa가 공통으로 공급된다.

라이트 증폭기 WAA의 각 단위회로는 멀티포트 메모리의 포트 A가 라이트 모드로서 선택상태로 되어 상기 타이밍 신호 φwa가 하이레젤로 되는 것에 의해서 선택적으로 동작상태로 된다. 이 동작상태에서 라이트 증폭기 WAA의 각 단위회로는 데이터 버퍼 DBA에서 공급되는 라이트 데이타 daO~dan에 따른 상보 라이트 신호를 형성하고, 메모리 어레이 MARY의 대응하는 상보 데이타선

에 전달한다. 이것에 의해 메모리 어레이 MARY의 선택된 워드선 WAO~WAm에 결합되는 n+1개의 메모리 셀에 대해서 라이트 데이타 daO~Dan이 라이트 된다. 데이터 버퍼 DBA에서 출력되는 라이트 데이타 daO~dan은 다음에 기술하는 데이타 선택회로 DSL의 한쪽의 입력단자에도 공급된다.

리드 증폭기 RAA의 각 단위회로는 멀티포트 메모리의 포트 A가 리드모드로서 선택상태로 될때, 메모리 어레이 MARY의 선택된 워드선 DAO~DAm에 결합되는 n+1의 메모리 셀에서 대응하는 상보 데이타선

를 거쳐서 출력되는 리드신호를 증폭하고, 리드 데이타 daO~dan으로서 상기 데이타 버퍼 DBA에 전달한다. 리드 증폭기 RAA에서 출력되는 리드 데이타 daO~dan은 데이타 선택회로 DSL의 한쪽의 입력단자에도 공급된다.

한편, 리드증폭기 RAB는 마찬가지로 n+1개의 단위회로를 포함한다. 이들 단위회로의 입력단자는 상기 메모리 어레이 MARY의 대응하는 상보 데이타선

에 각각 결합되고, 그 출력단자는 다음에 기술하는 데이타 선택회로 DSL의 대응하는 비트의 다른쪽의 입력단자에 결합된다.

리드증폭기 RAB의 각 단위회로는 멀티포트 메모리의 포트 B가 선택상태로 될 때, 메모리 어레이 MARY의 선택된 워드선 WBO~WBm에 결합되는 n+1의 메모리 셀에서 대응하는 상보 데이타선

를 거쳐서 출력되는 리드신호를 증폭하고, 리드 데이타 drO~drn으로서 데이타 선택회로 DSL의 다른쪽의 입력단자에 전달한다.

어드레스 버퍼 ABA에서 공급되는 어드레스 신호 aa0~aai와 어드레스 버퍼 ABB에서 공급되는 어드레스 신호 abO~abi가 1비트라도 일치하지 않아 어드레스 일치검출신호 am이 로우레벨로 될때, 데이타 선택회로 DSL은 대응하는 포트 B의 리드증폭기 RAB에서 공급되는 리드 데이타 drO~drn을 선택하여 데이타 버스 DBB에 전달한다. 한편, 상기 어드레스 신호 aa0~aai 및 어드레스 신호 abO~abi의 전체의 비트가 일치하여 어드레스 일치검출 신호 am이 하이레벨로 될때, 포트 A가 라이트 모드로 되면 데이타 선택회로 DSL은 포트 A의 데이타버퍼 DBA에서 공급되는 라이트 데이타 daO~dan을 선택하여 리드데이타 dbO~dbn으로서 데이타 버퍼 DBB에 전달한다. 한편, 이때 포트 A가 리드모드로 되면 데이타 선택회로 DSL은 포트 A의 리드 증폭기 RAA에서 공급되는 리드 데이타 daO~dan을 선택하여 리드 데이타 dbO~dbn으로서 데이타 버퍼 DBB에 전달한다.

데이타 버퍼 DBA는 n+1개의 데이터 입력버퍼 및 데이타 출력버퍼를 포함한다. 이중, 각 데이타 입력버퍼의 입력단자는 데이타 버스 BDA의 대응하는 비트에 각각 결합되고, 그 출력단자는 상기 라이트 증폭기 WAA의 대응하는 단위회로의 입력단자, 즉 리드 증폭기 RAA의 대응하는 단위회로의 출력단자에 결합된다. 한편, 데이타 버퍼 DBA의 각 데이타 출력버퍼의 입력단자는 리드 증폭기 RAA의 대응하는 단위회로의 출력단자, 즉 대응하는 상기 데이타 입력버퍼의 출력단자에 각각 공통으로 결합되고, 그 출력단자는 데이타 버스 BDA의 대응하는 비트, 즉 대응하는 데이타 입력버퍼의 입력단자에 공통으로 결합된다. 데이타 출력버퍼에는 타이밍 발생회로 TG에서 타이밍 신호 φoa가 공통으로 공급된다.

데이타 버퍼 DBA의 데이타 입력버퍼는 포트 A가 라이트 모드로서 선택상태로 될때, 라이트 데이타 daO~dan을 상보 라이트 신호로 하여 라이트 증폭기 WAA에 전달한다. 포트 A가 비선택상태 또는 리드모드로 될때, 데이타 버퍼 DBA의 각 데이타 입력버퍼의 출력은 하이 임피던스 상태로 된다.

데이타 버퍼 DBA의 데이타 출력버퍼는 포트 A가 리드모드로서 선택상태로 되어 상기 타이밍 신호 φoa가 하이레벨로 되는 것으로 선택적으로 동작상태로 된다. 이 동작상태에서 각 데이타 출력버퍼는 리드데이타 DaO~Dan을 데이타 버스 BDA를 거쳐서 디지탈 처리장치의 제1의 메모리 제어회로 MCC1로 송출한다. 타이밍 신호 φoa가 로우레벨로 될 때, 데이타 버퍼 DBA의 각 데이타 출력버퍼의 출력은 하이임피던스 상태로 된다.

마찬가지로 데이타 버퍼 DBB는 n+1개의 데이타 출력버퍼를 포함한다. 이들 데이타 출력버퍼의 입력단자는 다음에 기술하는 상기 데이타 선택회로 DSL의 대응하는 인버터회로 N1~N3의 출력단자에 각각 결합되고, 그 출력단자는 데이타 버스 BDB의 대응하는 비트에 결합된다. 데이타 버퍼 DBB의 각 데이타 출력버퍼에는 타이밍 발생회로 TG에서 타이밍 신호 φob가 공통으로 공급된다.

데이타 버퍼 DBB의 각 데이타 출력버퍼는 포트 B가 선택상태로 되어 상기 타이밍 신호 φob가 하이레벨로 되는 것으로 선택적으로 동작상태로 된다. 이 동작상태에서 각 데이타 출력버퍼는 리드데이타 DbO~Dbn을 데이타 버스 BDB를 거쳐서 디지탈 처리장치의 제2의 메모리 제어회로 MCC2로 송출한다. 타이밍 신호 φob가 로우레벨로 될때, 데이타 버퍼 DBB의 각 데이타 출력버퍼의 출력은 하이 임피던스 상태로 된다.

제4도는 본 발명의 적용된 멀티포트 메모리의 메모리 어레이의 일예를 도시한 도면이다.

메모리 어레이 MARY는 제4도에 도시된 바와 같이 수평방향으로 평행하게 배치되는 워드선 WAO~WAm 및 WBO~WBm과 수직방향으로 평행하게 배치되는 상보 데이타선

및

를 포함한다. 이들의 워드선 및 상보 데이타선의 교차점에는 (m+1)×(n+1)개의 메모리 셀 MC가 매트릭스형으로 배치된다.

메모리 어레이 MARY의 각 메모리 셀 MC는 제4도에 예시적으로 도시된 바와 같이, 그 입력단자 및 출력단자가 서로 교차접촉되는 2개의 CMOS 인버터회로 N5 및 N6을 각각 포함한다. 이들 인버터회로는 메모리 셀 MC의 기억소자로 되는 래치를 구성한다. 메모리 어레이 MARY와 동일한 열에 배치되는 n+1개의 메모리 MC의 래치의 입출력노드는 N 찬넬형의 전송게이트 MOSFET Q1 및 Q2를 거쳐서 대응하는 상보 데이타선

의 비반전 신호선 및 반전 신호선에 각각 공통 결합된다. 또, 마찬가지로 N찬넬형의 전송게이트 MOSFET Q3 및 Q4를 거쳐서 대응하는 상보 데이타선

의 비반전 신호선 및 반전 신호선에 각각 공통 결합된다. 한편, 메모리 어레이 MARY와 동일한 행에 배치되는 n+1개의 메모리 셀 MC의 전송게이트 MOSFET Q1, Q2 및 MOSFET Q3, Q4의 게이트는 대응하는 워드선 WAO~WAm 및 워드선 WBO~WBm에 각각 공통 결합된다.

이것에 의해, 각 메모리 셀 MC의 래치의 입출력 노드는 대응하는 워드선 WAO~WAm이 선택적으로 하이레벨의 선택상태로 되는 것으로 대응하는 상보 데이타선

에 선택적으로 결합된다. 또, 대응하는 워드선 WBO~WBm이 선택적으로 하이레벨의 선택상태로 되는 것으로 대응하는 상보 데이타선

에 선택적으로 결합되게 된다.

메모리 어레이 MARY의 워드선 WAO~WAm은 어드레스 디코더 ADA에 결합되어 선택적으로 하이레벨의 선택상태로 된다. 마찬가지로 메모리 어레이 MARY의 워드선 WBO~WBm은 어드레스 디코더 ADB에 결합되어 선택적으로 하이레벨의 선택상태로 된다.

제2도는 본 발명이 적용된 멀티포트 메모리의 어드레스 비교회로 및 데이타 선택회로의 1실시예를 도시한 회로도이다.

어드레스 비교회로 AC는 i+1개의 배타적 논리합회로 EX1~EX3과 배타적 논리합회로 EX1~EX3의 출력 신호를 입력으로 하는 NOR게이트 회로 NOG1을 포함한다. 배타적 논리합회로 EX1~EX3의 한쪽의 입력단자에는 상기 어드레스 버퍼 ABA에서 대응하는 어드레스 신호 aa0~aai가 각각 공급된다. 또, 이들의 배타적 논리합회로의 다른쪽의 입력단자에는 상기 어드레스 버퍼 ABB에서 대응하는 어드레스 신호 abO~abi가 각각 공급된다. 배타적 논리합회로 EX1~EX3의 출력신호 NOR게이트 회로 NOG1의 대응하는 입력단자에 각각 공급된다. NOR게이트 회로 NOG1의 출력신호는 어드레스 비교회로 AC의 출력신호, 즉 어드레스 일치검출 신호 am으로서 타이밍 발생회로 TG 및 데이타 선택회로 DSL로 공급된다.

어드레스 비교회로 AC의 배타적 논리합회로 EX1~EX3의 출력신호는 대응하는 상기 어드레스 신호 aa0~aai 및 어드레스 신호 abO~abi가 일치하지 않았을 때는 각각 하이레벨로 된다. 또, 대응하는 상기 어드레스 신호 aaO~aai 및 어드레스 신호 abO~abi가 일치하였을 때는 각각 로우레벨로 된다.

NOR게이트 회로 MOG1의 출력신호, 즉 어드레스 일치검출 신호 am은 상기 배타적 논리합회로 EX1~EX3의 출력신호가 하나라고 하이레벨일 때, 즉 어드레스 신호 aa0~aai 및 어드레스 신호 abO~abi가 1비트라도 일치하지 않았을 때는 모두 로우레벨로 된다. 어드레스 일치 검출신호 am은 상기 배타적 논리합회로 EX1~EX3의 출력신호가 모두 로우레벨 일 때, 즉 어드레스 신호 aa0~aai 및 어드레스신호 abO~abi의 전체비트가 일치하였을 때에는 하이레벨로 된다.

데이타 선택회로 DSL는 n+1개의 클럭 인버터회로 CN1~CN3과 이들의 클럭 인버터회로에 대응해서 마련되는 n+1개의 클럭 인버터회로 CN4~CN6 및 인버터회로 N1~N3을 포함한다.

클럭 인버터회로 CN1~CN3의 입력단자는 데이타 선택회로 DSL의 상기 다른쪽의 입력단자로 되고, 리드증폭기 RAB의 대응하는 단위회로의 출력단자에 각각 결합된다. 마찬가지로 클럭인버터 회로 CN4~CN6의 입력단자는 데이타 선택회로 DSL의 상기 한쪽의 입력단자로되고, 리드증폭기 RAA의 대응하는 단위회로의 출력단자, 즉 라이트 증폭기 WAA의 대응하는 단위회로의 입력단자에 각각 공통결합된다. 클럭 인버터 회로 CN1~CN3의 출력단자는 대응하는 클럭인버터 회로 CN4~CN6의 출력단자에 각각 결합되고, 또 대응하는 인버터회로 N1~N3의 입력단자에 공통 결합된다. 클럭 인버터회로 CN4~CN6 클럭 입력단자에는 상기 어드레스 비교회로 AC에서 상술의 어드레스 일치검출 신호 am이 공통으로 공급된다. 또, 클럭 인버터회로 CN1~CN3의 클럭 입력단자에는 상기 어드레스 일치검출 신호 am의 인버터회로 N4에 의한 반전신호, 즉 반전 어드레스 일치검출 신호

가 공통으로 공급된다. 인버터 회로 N1~N3의 출력신호는 리드데이타 dbO~dbn으로 되어 데이타 버퍼 DBB에 공급된다.

제3도는 타이밍 발생회로 TG의 내부구성의 일예를 도시한 도면이다.

타이밍 발생회로 TG는 포트 A용 타이밍 발생회로 TGA, 포트 B용 타이밍 발생회로 TGB, CMOS인버터회로 N7과 NOR게이트 회로 NOG2를 갖는다.

포트 A용 타이밍 발생회로 TGA에는 포트 A가 선택상태로 되면, 제1의 메모리 제어회로 MCC1에서 하이레벨의 인에이블 신호 ENA와 그때의 동작모드를 설정하기 위한 리드라이트 신호

가 공급된다. 포트 A용 타이밍 발생회로 TGA는 이들의 신호를 받아서 하이레벨의 타이밍 신호 φaa와 그때의 동작모드에 의해 레벨의 변화하는 타이밍 신호 φoa와 φwa를 형성한다.

포트 B용 타이밍 발생회로 TGB에는 포트 B가 선택상태로 되면, 제2의 메모리 제어회로 MCC2에서 하이레벨의 인에이블 신호 ENB가 공급된다. 포트 B용 타이밍 발생회로 TGB는 이 신호를 받아서 하이레벨의 타이밍 신호 φ'ab와 φob를 형성한다.

타이밍 신호 φ'ab는 CMOS 인버터회로 N7의 입력단자에 공급된다. NOR게이트 회로 NOG2의 입력단자에는 CMOS 인버터회로 N7의 출력신호인 타이밍 신호

와 어드레스 일치검출 신호 am이 공급된다. 그리고, NOR게이트 회로 NOG2는 이들의 신호를 받아서 타이밍 신호 φab를 형성한다.

타이밍 신호 φab는 포트 B가 선택상태로 되고, 어드레스 일치검출 신호am이 로우레벨로 되면, 하이레벨로 설정된다. 그러나, 이 타이밍 신호 φab는 어드레스 일치 검출신호am이 포트 B가 선택상태로 된 것에 관계없이 하이레벨로 되면, 로우레벨에 설정된다. 이 경우, 포트 B가 선택상태에 유지되어 있다고 하여도 어드레스 디코더 ADB에 의해 워드선 선택동작은 실행되지 않는다.

다음에, 본 실시예의 멀티포트 메모리에 있어서 각 포트가 독립적으로 선택상태로 되었을 때의 동작의 개요를 설명한다.

제6도에서 멀티포트 메모리의 포트 A는 인에이블 신호 ENA가 하이레벨로 되는 것으로 포트 B와는 독립적으로 선택상태로 된다. 이때, 포트 A의 동작모드는 상술한 바와 같이 리드라이트 신호

에 따라서 선택적으로 라이트 모드 또는 리드모드로 된다.

포트 A가 리드모드(리드라이트신호

가 하이레벨)에서 선택상태로 되면, 멀티포트 메모리에서는 먼저 타이밍 신호 φaa가 하이레벨로 되고, 약간 지연되어 타이밍 신호 φoa가 하이레벨로 된다.

타이밍 신호 φaa가 하이레벨로 되는 것으로 어드레스 디코더 ADA에 의한 워드선 WAO~WAm의 선택동작이 개시된다. 메모리 어레이 MARY의 워드선 WAO~WAm이 선택적으로 하이레벨의 선택상태로 되는 것으로 이 워드선에 결합되는 n+1개의 메모리 셀 MC의 전송게이트 MOSFET Q1 및 Q2가 일제히 ON상태로 되어 이들의 메모리 셀 MC의 기억데이타에 따른 리드신호가 상보 데이타선

에 출력된다. 이들의 리드신호는 리드증폭기 RAA의 대응하는 단위회로에 의해서 증폭된 후, 리드데이타 daO~dan으로서 데이타 버퍼 DBA로 전달된다.

데이타 버퍼 DBA는 타이밍 신호 φoa가 하이레벨로 되는 것으로 데이타 버스 BDA를 거쳐서 리드데이타 DaO~Dan을 디지탈 처리장치의 제1의 메모리 제어회로 MCC1에 송출된다.

한편, 멀티포트 메모리의 포트 A가 라이트 모드(리드라이트 신호

가 로우레벨)에서 선택상태로 되면, 멀티포트 메모리에서는 먼저 타이밍 신호 φaa가 하이레벨로 되고, 약간 지연되어 타이밍 신호 φwa가 하이레벨로 된다. 라이트 증폭기 WAA에는 데이타 버퍼 DBA에서 라이트 데이타 daO~dan이 공급된다.

타이밍 신호 φaa가 하이레벨로 되는 것으로 어드레스 디코더 ADA가 동작상태로 되어 리드모드와 마찬가지로 메모리 어레이 MARY의 워드선 WAO~WAm의 선택동작이 개시된다. 이것에 의해 메모리 어레이 MARY의 대응하는 워드선 WAO~WAm의 선택동작이 개시된다. 이것에 의해 메모리 어레이 MARY의 대응하는 워드선 WAO~WAm이 선택적으로 선택상태로 되고, 이 워드선에 결합되는 n+1개의 메모리 셀 MC가 대응하는 전송게이트 MOSFET Q1 및 Q2를 거쳐서 대응하는 상보데이타선

에 각각 결합된다.

타이밍 신호 φwa가 하이레벨로 되면, 라이트 증폭기 WAA의 각 단위회로는 전달된 라이트 데이타 daO~dan에 따른 상보 라이트 신호를 형성하여 메모리 어레이 MARY의 상보 데이타선

에 전달한다. 이것에 의해 선택된 워드선에 결합되는 n+1개의 메모리 셀 MC에 대해서 라이트 데이타 daO~dan이 라이트 된다.

마찬가지로 멀티포트 메모리의 포트 B는 인에이블 신호 ENB가 하이레벨로 되는 것으로 포트 A와는 독립적으로 선택상태로 된다. 그후, 포트 B는 리드모드로 된다. 이것에 의해 타이밍 신호 φab 및 φob가 소정의 시간차를 가지고 하이레벨로 된다.

타이밍 신호 φab가 하이레벨로 되는 것으로 메모리 어레이 MARY의 워드선 WBO~WBm이 선택적으로 선택상태로 되고, 이 워드선에 결합되는 n+1개의 메모리 셀 MC의 기억데이타에 따른 리드신호가 상보 데이타선

로 출력된다. 이들의 리드신호는 리드증폭기 RAB의 대응하는 단위회로에 의해서 증폭되어 데이타 선택회로 DSL의 다른쪽의 입력단자에 전달된다.

멀티포트 메모리의 포트 B가 단독으로 선택상태로 되어 있기 때문에 데이타 선택회로 DSL은 포트 B의 리드증폭기 RAB에서 전달되는 리드데이타 drO~drn을 리드데이타 dbO~dbn으로서 데이타 버퍼 DBB에 전달한다.

데이타 버퍼 DBB는 타이밍 신호 φob가 하이레벨로되는 것으로 데이타 버스 BDB를 거쳐서 리드데이타 DbO~Dbn을 디지탈 처리장치의 제2의 메모리 제어회로 MCC2에 송출한다.

이상과 같이 이 실시예의 멀티포트 메모리에는 각각 독립해서 액세스 가능한 2개의 포트 A 및 포트 B가 마련되고, 이들의 포트에 대응해서 어드레스 디코더 ADA 및 ADB가 마련된다.

또, 상술한 바와 같이 이 실시예의 멀티포트 메모리는 컴퓨터 등의 디지탈 처리장치의 레지스터 파일로서 사용되기 때문에 포트 A 및 포트 B는 통상 컴퓨터 등의 시스템 클럭에 따라서 동시에 선택상태로 된다.

여기에서, 제5도에 도시한 각 포트가 동시에 선택상태로 되었을 때의 개략적인 타이밍도를 참조해서 이 실시예의 멀티포트 메모리에 있어서의 동작의 일예를 설명한다.

인에이블 신호 ENA가 하이레벨로 되는 것으로 멀티포트 메모리의 포트 A는 선택상태로 된다. 이때, 포트 A의 동작모드는 리드라이트 신호

가 로우레벨이기 때문에 라이트 모드로 된다. 마찬가지로 인에이블 신호 ENB가 하이레벨로 되는 것으로 멀티포트 메모리의 포트 B도 선택상태로 된다. 포트 B의 동작모드는 리드모드로된다.

포트 A에서는 인에이블 신호 ENA가 하이레벨로 된호, 약간 지연되면서 차례로 타이밍 신호 φoa, φaa와 φwa가 하이레벨로 된다. 타이밍 신호 φoa가 로우레벨로 되는 것으로 데이타 버퍼 DBA는 라이트 데이타 daO~dan을 라이트 증폭기 WAA와 데이타 선택회로 DSL의 한쪽의 입력단자에 공급한다.

타이밍 신호 φaa가 하이레벨로 되는 것으로 어드레스 디코더 ADA가 동작상태로 되어 메모리 어레이 MARY의 워드선 WAO~WAm의 선택동작이 개시된다. 이것에 의해 메모리 어레이 MARY의 대응하는 워드선 WAO~WAm이 선택적으로 선택상태로 되고, 이 워드선에 결합되는 n+1개의 메모리 셀 MC가 대응하는 전송게이트 MOSFET Q1 및 Q2를 거쳐서 대응하는 상보 데이타선

에 각각 결합된다.

타이밍 신호 φwa가 하이레벨로 되면, 라이트 증폭기 WAA의 각 단위회로는 라이트 데이타 daO~dan에 따른 상보 라이트 신호를 형성하고, 메모리 어레이 MARY의 상보 데이터선

또, 멀티포트 메모리의 포트 B는 인에이블 신호 ENB가 하이레벨로 된 후, 타이밍 신호 φab가 소정의 시간차를 가지고 하이레벨로 된다.

타이밍 신호 φab는 양포트의 어드레스 버퍼 ABA 및 ABB에서 어드레스 비교회로 AC에 공급되는 어드레스 신호 aa0~aai 및 abO~abi가 일치되지 않고, 어드레스 일치검출 신호am이 로우레벨로 되었을 때 타이밍 신호 φob보다 약간 지연되어 하이레벨로 된다.

타이밍 신호φab가 하이레벨로 되는 것으로 메모리어레이 MARY의 워드선 WBO~WBm이 선택적으로 선택상태로 되고, 이 워드선에 결합되는 n+1개의 메모리 셀 MC의 기억데이타에 따른 리드신호가 상보 데이타선

에 출력된다. 이들의 리드신호는 리드증폭기 RAB의 대응하는 단위회로에 의해서 증폭되어 데이타 선택회로 DSL의 다른 쪽의 입력단자로 전달된다.

데이타 선택회로 DSL은 포트 B의 리드증폭기 RAB에서 전달되는 리드데이타 drO~drn을 포트 B에 대한 리드데이타 dbO~dbn으로서 데이타 버퍼 DBB에 전달한다.

한편, 타이밍 신호 φab는 양포트의 어드레스 버퍼 ABA 및 ABB에서 어드레스 비교회로 AC에 공급되는 어드레스 신호 aa0~aai 및 abO~abi가 일치해서 상기 어드레스 일치검출 신호am이 하이레벨로 되었을 때, 로우레벨의 상태를 유지한다. 그때, 데이타 선택회로 DSL은 포트 A의 데이타 버퍼 DBA에서 공급되는 라이트 데이타 daO~dan을 포트 B에 대한 리드 데이타 drO~drn으로서 데이타 버퍼 DBB에 전달한다. 이때, 특히 제한되지 않지만, 포트 A에서 라이트 동작만이 실행되고, 포트 B의 어드레스 디코더 ADB에 의한 워드선의 성택동작과 리드증폭기 RAB에 의한 증폭동작이 금지된다.

타이밍 신호 φob가 하이레벨로 되는 것으로 데이타 버퍼 DBB는 데이타버스 BDB를 거쳐서 리드데이타 DbO~Dbn을 디지탈 처리장치의 제2의 메모리 제어회로 MCC2에 송출한다.

이상과 같이 양포트를 거쳐서 공급되는 어드레스 신호 aa0~aai 및 abO~abi는 각각 대응하는 어드레스 디코더에 공급됨과 동시에, 어드레스 비교회로 AC에 공급되어 비트마다 비교조합된다. 이 결과, 양 어드레스 신호의 전체의 비트가 일치하면, 어드레스 일치검출 신호am이 선택적으로 하이레벨로 된다. 포트 B의 리드증폭기 RAB와 대응하는 데이타 버퍼 DBB사이에는 그 다른쪽의 입력단자에 포트 B의 리드증폭기 RAB에서 출력되는 리드데이타 drO~drn을 받고, 그 한쪽의 입력단자에 포트 A의 데이타 버퍼 DBA에서 출력되는 라이트 데이타 daO~dan 또는 리드증폭기 RAA에서 출력되는 리드 데이타 daO~dan을 받는 데이타 선택회로 DSL이 마련된다. 포트 A가 라이트 모드 및 포트 B가 리드모드에서 동시에 선택상태로 되고, 또한 양 포트에 의해 지정되는 어드레스가 일치해서 상기 어드레스 일치검출 신호am이 하이레벨로 되면, 데이타 선택회로 DSL은 포트 A의 라이트 데이타 daO~dan을 포트 B에 대한 리드데이타 dbO~dbn으로서 선택하여 데이타 버퍼 DBB에 전달한다. 즉, 포트 A에서 입력된 라이트 데이타 daO~dan은 메모리 어레이 MARY의 선택된 메모리 셀 MC를 거치지 않고, 포트 B의 리드데이타로서 출력된다. 이 때문에 포트 A 및 포트 B가 각각 라이트 모드 및 리드모드에서 동시에 선택상태로 되고, 또한 양 포트에 의해 지정되는 어드레스가 일치한 경우라도 포트 B에는 통상의 리드동작과 마찬가지의 타이밍으로 최신의 라이트 데이타에 해당하는 리드데이타가 출력된다. 이것에 의해 멀티포트 메모리의 액세스 타임은 전체적으로 고속화되어 멀티포트 메모리를 포함하는 디지탈 처리장치의 처리능력이 더욱 향상되는 것이다.

이상의 본 실시예에 나타난 바와 같이, 본 발명을 게이트 어레이 집적회로 등에 내장되는 멀티포트 메모리 등의 반도체 기억장치에 적용한 경우, 다음과 같은 효과가 얻어진다. 즉,

(1) 멀티포트 메모리에 다수의 포트에 의해 지정되는 어드레스가 일치하고, 또한 그 한쪽의 포트가 라이트 모드 및 다른쪽의 포트가 리드모드로 될 때, 한쪽의 포트에서 공급되는 라이트 데이타를 그대로 다른쪽의 포트의 출력회로에 전달하는 데이타 선택회로를 마련하는 것으로 한쪽의 포트에서 공급되는 라이트 데이타를 메모리 어레이의 선택된 메모리 셀을 거치지 않고 다른쪽의 리드데이타로서 출력할 수 있다는 효과를 얻을 수 있다.

(2) 상기(1)항에 의해 다수의 포트에 의해 지정되는 어드레스가 일치하고, 또한 그 한쪽의 포트가 라이트 모드 및 다른쪽의 포트가 리드모드로 되는 경우라도 멀티포트 메모리의 리드동작을 통상의 리드동작과 마찬가지로 고속화 할 수 있기 때문에 멀티포트 메모리의 액세스 타임을 전체적으로 고속화할 수 있다는 효과를 얻을 수 있다.

(3) 상기(1)항 및 (2)항에 의해 멀티포트 메모리를 포함하는 디지탈 처리장치의 연산속도를 고속화하고,그 처리능력을 더욱 높일 수 있다는 효과가 얻어진다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지 변경가능한 것을 물론이다. 예를 들면, 제6도의 블록도 포트 A 및 포트 B는 모두 라이트 동작 및 리드동작이 가능한 입출력용 포트로 하여도 좋고, 반대로 포트 A를 라이트 전용으로 하고, 포트 B를 리드전용포트로 하여도 좋다. 또, 멀티포트 메모리는 3개이상의 포트를 갖는 것이어도 좋다. 이 실시예에서는 워드 선만을 선택할 수 있도록 하고 있지만, 칼럼어드레스계 선택회로를 마련하는 것으로 메모리 어레이 MARY의 상보 데이타선도 선택할 수 있도록 하여도 좋다. 메모리 어레이 MARY는 여러개의 메모리 매드에 의해서 구성되는 것이어도 좋고, 제4도에 도시된 메모리 셀 MC의 구체적인 구성은 이 실시예에 의해서 제한되지 않는다. 또, 스테이틱형 메모리 셀 MC가 매트릭스형으로 배치되어서 되는 메모리 어레이 MARY대신에 표준적인 플립플롭이 매트릭스 형으로 배치되어서 되는 어레이를 사용하는 것도 좋다. 제2도에서 어드레스 비교회로 AC는 어드레스 신호 aa0~aai 및 abO~abi가 상호신호이면, 기존이 배타적 논리합회로를 사용하지 않고 표준적인 논리게이트 회로를 조합시키는 것으로 구성하여도 좋다. 마찬가지로, 데이타 선택회로 DSL은 클럭 인버터회로 대신에 표준적인 논리 게이트 회로를 조합해서 사용하여도 좋다. 또, 제2도 및 제4도에 도시된 어드레스 비교회로 AC, 데이타 선택회로 DSL 및 메모리 어레이 MARY의 구체적인 회로구성은 여러가지의 실시형태를 취할 수 있고, 제6도에 도시된 멀티포트 메모리의 블럭구성이나 어드레스 신호 및 제어신호 등의 조합은 여러가지 실시형태를 취할 수 있다.

또, 본 발명은 실시예 중에서 설명한 어드레스 신호를 비교하여, 일치검출을 행하는 방법에 한정되는 것은 아니고, 제7도에 도시한 바와 같이 선택된 워드선의 레벨검출을 행하는 방법들 이용하여도 좋다. 예를 들면, 제7도에서 워드선 레벨비교회로WC는 한쪽의 입력단자에 워드선 WAi(i=0,1,....,m)가 결합되고, 다른쪽의 입력단자에 워드선 WBj(j=0,1,.....,m)가 결합되는 2입력 AND게이트 회로 AND1~ANDm과 2입력 AND게이트 회로 AND1~AND의 각각의 출력신호를 입력으로 하는 OR게이트 회로 ORI을 포함하고 있다. OR게이트 회로 ORI의 출력신호는 실시예중에서 설명한 바와 마찬가지로 데이타 선택회로 DSL 및 타이밍 발생회로 TG에 공급된다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 되었던 이용분야인 게이트 어레이 집적회로에 내장되는 멀티포트 메모리에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니고, 예를 들면 멀티포트 메모리로서 단독으로 형성되는 것이나 그 외의 각종의 디지탈 집적회로에 내장되는 동일한 멀티포트 메모리에도 적용할 수 있다. 본 발명은 적어도 임의로 독립해서 액세스 가능한 여러개의 포트를 갖는 반도체 기억장치 또는 이와 같은 반도체 기억장치를 내장하는 1칩형의 마이크로 컴퓨터와 같은 디지탈 장치에 널리 적용할 수 있다.

본 출원에서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다. 즉, 멀티포트 메모리에 여러개의 포트에 의해 지정되는 어드레스가 일치하고, 또한 그 한쪽 및 다른쪽의 포트가 각각 라이트 모드 및 리드모드로 될때, 한쪽의 포트에서 공급되는 라이트 데이타를 그대로 다른쪽의 포트의 리드데이타로서 전달하는 데이타 선택회로를 마련하는 것으로, 이와 같은 경우에 있어서 멀티포트 메모리의 리드동작을 통상의 리드동작과 마찬가지로 고속화 할 수 있기 때문에, 멀티포트 메모리의 액세스 타임을 전체적으로 고속화할 수가 있다. 이것에 의해 멀티포트 메모리를 포함하는 디지탈 처리장치의 연산속도를 고속화하고, 그 처리능력을 더욱 향상시킬수가 있다.

Claims

여러개의 제1워드선, 여러개의 제2워드선, 여러개의 데이타선쌍, 상기 여러개의 제1워드선의 하나와 상기 여러개의 제2워드선의 하나 및 상기 여러개의 데이타선쌍의 한쌍에 각각 접속되어 있는 여러개의 메모리 셀을 포함하고 있는 메모리 어레이, 제1어드레스 신호가 공급되고, 상기 제1어드레스 신호에 따라서 상기 여러개의 제1워드선의 하나를 선택하는 제1디코더 수단, 선택된 상기 제1워드선에 접속되어 있는 상기 여러개의 메모리셀에 라이트할 데이타를 공급하는 데이타 입력수단, 제2어드레스 신호가 공급되고, 상기 제2어드레스 신호에 따라서 상기 여러개의 제2워드선의 하나를 선택하는 제2디코더 수단, 상기 제1 및 제2어드레스 신호가 공급되고, 상기 제1 및 제2어드레스 신호가 일치하고 있는지 일치하고 있지 않은지를 나타내는 비교신호를 출력하는 비교수단, 상기 비교신호가 상기 제1 및 제2어드레스 신호가 일치하고 있는 것을 나타내고 있을 때, 상기 메모리 어레이에 상기 라이트할 데이타를 출력하는 데이타 출력수단, 상기 메모리 어레이를 바이패스하는 바이패스 수단을 포함하고, 상기 바이패스 수단은 상기 데이타 입력수단과 상기 데이타 출력수단 사이에 접속되고, 상기 데이타 입력수단에서 상기 데이타 출력수단으로 상기 라이트할 데이타를 공급하고, 상기 제1 및 제2어드레스 신호가 일치하고 있는 것을 나타내는 상기 비교신호에 응답해서 라이트할 데이타를 상기 데이타 출력수단에서 출력시키는 반도체 기억장치.
제1항에 있어서, 상기 제1어드레스 신호는 라이트 어드레스 신호이고, 상기 제2어드레스 신호는 리드 어드레스 신호인 반도체 기억장치.
제1항에 있어서, 상기 메모리 셀의 각각은 여러개의 MOSFET로 형성되는 플립플롭으로 구성되는 반도체 기억장치.
제1항에 있어서, 상기 데이타 출력수단은 데이타 리드 모드와 데이타 라이트 모드의 양쪽의 동작에서 동일한 상기 메모리 셀이 선택된 것을 나타내는 상기 비교신호에 상당하는 제어신호를 받는 단자를 갖는 적어도 하나의 클럭 인버터 회로를 포함하고 있는 반도체 기억장치.
제1항에 있어서, 상기 데이타 출력 수단은 상기 라이트할 데이타를 받는 제1입력단자, 상기 메모리 어레이에서 출력된 리드 데이타를 받는 제2입력단자, 상기 비교신호를 받는 제어단자, 상기 라이트할 데이타와 상기 리드 데이타의 어느것인가 한쪽을 출력하는 출력단자를 갖고, 상기 비교신호에 의해서 제어되는 반도체 기억장치.
제5항에 있어서, 상기 메모리 어레이는 적어도 2개의 포트로 제어할 수 있는 메모리 어레이이고, 입출력 데이타 버스를 거치는 상기 메모리 어레이의 제1포트는 라이트 및 리드 기능을 갖고, 출력 데이타 버스를 거치는 상기 메모리 어레이의 제2포트는 리드 기능을 갖고, 상기 제1포트와는 독립해서 동작하며, 또 상기 제1포트는 데이타 입력 버퍼수단과 데이타 출력 버퍼수단을 포함하고, 선택된 상기 메모리 셀 중에 상기 라이트할 데이타를 상기 데이타 입력 버퍼수단을 거쳐서 상기 입출력 데이타 버스로부터 전송하는지 또는 상기 제1디코더 수단에 의해 공급되는 어드레스 신호에 따라서 선택된 상기 메모리 셀의 상기 리드 데이타를 상기 데이타 출력 버퍼수단과 상기 입출력 데이타 버스를 거쳐서 전송하는지를 선택하는 반도체 기억장치.
제5항에 있어서, 상기 데이타 출력수단은 상기 비교신호에 따라서 상기 라이트할 데이타와 상기 리드 데이타의 어느것인가 한쪽을 택일적으로 선택하는 데이타 선택회로 및 상기 데이타 선택회로에 의해서 선택된 데이타를 출력 데이타 버스에 공급하는 데이타 출력버퍼를 포함하고 있는 반도체 기억장치.
제7항에 있어서, 상기 제1디코더 수단과 상기 제1어드레스 신호는 상기 메모리 어레이에 상당하는 적어도 2개의 포트로 제어할 수 있는 멀티포트 메모리 어레이의 제1포트에 대응하고, 상기 제2디코더 수단과 상기 제2어드레스 신호는 상기 멀티 포트 메모리 어레이의 제2포트에 대응하고 있는 반도체 기억장치.
제8항에 있어서, 상기 제1포트에 대해서는 또 라이트 모드를 취하기 위한 입력 데이타 버스와 라이트 수단이 포함되고, 상기 제2포트에 대해서는 상기 메모리 어레이에 기억되어 있는 데이타에 리드 모드만을 취하는 메모리 어레이 출력수단과 상기 데이타 출력수단이 포함되는 반도체 기억장치.
제8항에 있어서, 상기 제1포트에 대해서는 또 라이트 및 리드 모드를 취하기 위한 입출력 데이타 버스와 라이트 및 리드 수단이 포함되고, 상기 제2포트에 대해서는 상기 메모리 어레이에 기억되어 있는 데이타에 리드 모드만을 취하는 메모리 어레이 출력수단과 상기 데이타 출력수단이 포함되는 반도체 기억장치.
제8항에 있어서, 상기 비교신호는 상기 제1 및 제2포트의 양쪽의 선택상태일 때 제1어드레스 신호와 제2어드레스 신호가 일치하고 있는지 일치하고 있지 않은지를 나타내는 반도체 기억장치.
제11항에 있어서, 상기 데이타 출력수단의 상기 데이타 출력버퍼는 상기 제2포트가 선택 모드일 때에만 활성화되는 반도체 기억장치.
제12항에 있어서, 상기 데이타 출력수단의 상기 데이타 출력버퍼는 제2포트 인에이블 신호에 의해 활성화되는 상기 제2포트에 있어서 내부 제어 신호에 응답해서 선택적으로 활성화되고, 상기 데이타 선택회로는 또, 일치를 나타내는 상기 비교신호에 응답해서 공급되는 상기 라이트할 데이타, 상기 제1 및 제2 포트의 양쪽이 선택동작 모드에서 상기 비교신호가 상기 멀티 포트 메모리 어레이의 동작동안 계속해서 일치를 나타내고 있지 않을 때 상기 메모리 어레이에서 출력되는 상기 리드 데이타와, 상기 제2포트만이 선택동작 모드일 때 상기 메모리 어레이에서 출력되는 리드 데이타 중의 하나를 선택적으로 전송하는 수단을 포함하는 반도체 기억장치.
제13항에 있어서, 상기 제1포트는 라이트 및 리드 모드를 취하기 위해 상기 데이타 출력버퍼에 대해서 역병렬 접속으로 배치된 데이타 버스, 상기 비교신호가 상기 제1 및 제2어드레스 신호의 일치를 나타내고 있을 때를 제외하고 상기 제1 및 제2포트가 선택동작 모드일 때, 상기 제1포트의 선택상태에 있어서 상기 디코더 수단에 의해 공급되는 어드레스 신호에 따라서 상기 메모리 어레이의 선택된 메모리 셀 중에 라이트할 데이타를 상기 입출력 데이타 버스에서 상기 데이타 입력 버퍼를 거쳐서 전송하는지 또는 상기 메모리 어레이의 선택된 메모리 셀의 리드 데이타를 상기 입출력 데이타 버스로 전송하는지를 선택적으로 실행하는 제2데이타 출력버퍼를 갖고, 상기 비교신호가 일치를 나타내고 있을 때, 상기 제1포트의 리드 모드는 상기 제1입력단자, 상기 데이타 선택회로, 상기 데이타 출력수단의 상기 데이타 출력 버퍼를 거쳐서 취해지는 반도체 기억장치.
제14항에 있어서, 상기 제1포트가 선택 동작모드일 때, 상기 제1입력단자는 라이트할 데이타의 비트수와 동일한 여러개의 제1입력단자에 상당하고, 상기 제2입력단자는 상기 제2포트의 리드 모드에 관련하는 상기 메모리 어레이의 열의 수와 동등한 여러개의 제2입력단자에 상당하며, 상기 메모리 어레이의 열은 상기 여러개의 데이타선쌍의 각각에 상당하는 반도체 기억장치.
제14항에 있어서, 상기 반도체 기억장치는 역병렬 접속으로 배치된 상기 입출력 데이타 버스와 상기 제2데이타 출력버퍼와의 사이에 접속되는 라이트 및 리드수단과 상기 메모리 어레이의 여러개의 데이타선쌍을 갖고, 상기 바이패스 수단을 상기 데이타 입력버퍼의 출력과 상기 제2데이타 출력버퍼의 입력을 상기 입력단자에 접속하는 반도체 기억장치.
여러개의 제1워드선, 여러개의 제2워드선, 여러개의 데이타선쌍, 상기 여러개의 제1워드선의 하나와 상기 여러개의 제2워드선의 하나 및 상기 여러개의 데이타선쌍의 한쌍에 각각 접속되어 있는 여러개의 메모리 셀을 포함하고 있는 메모리 어레이, 제1어드레스 신호가 공급되고, 상기 제1어드레스 신호에 따라서 상기 여러개의 제1워드선의 하나를 선택하는 제1디코더 수단, 선택된 상기 제1워드선에 접속되어 있는 상기 여러개의 메모리 셀에 라이트 데이타를 상기 여러개의 데이타선쌍을 거쳐서 공급하는 데이타 입력수단, 제2어드레스 신호가 공급되고, 상기 제2어드레스 신호에 따라서 상기 여러개의 제2워드선의 하나를 선택하는 제2디코더수단, 상기 제1 및 제2어드레스 신호가 공급되고, 상기 제1 및 제2어드레스 신호가 일치하고 있는지 일치하고 있지 않은지를 나타내는 비교신호를 출력하는 비교수단, 상기 메모리 어레이에 라이트할 데이타를 받는 제1입력단자, 상기 메모리 어레이에 축적되어 있는 데이타에 상당하는 리드 데이타를 받는 제2입력단자, 상기 비교신호를 받는 제3입력단자, 상기 라이트 데이타와 상기 리드 데이타의 어느것인가 한쪽을 출력하는 출력단자를 갖고, 상기 비교신호가 상기 제1 및 제2어드레스 신호사이의 일치를 나타내고 있을 때 상기 출력단자에 상기 리드데이타를 출력하는 선택수단, 상기 데이타 입력수단에서 상기 선택수단으로 상기 라이트 데이타를 직접 공급하고, 상기 제1 및 제2어드레스 신호의 일치를 나타내고 있는 상기 비교신호에 의해서 상기 선택수단을 거친 상기 출력단자에 상기 라이트 데이타를 리드 데이타로서 전송하는 바이패스 수단을 포함하는 반도체 기억장치.
제17항에 있어서, 상기 제1어드레스 신호는 라이트 어드레스 신호이고, 상기 제2어드레스 신호는 리드 어드레스 신호인 반도체 기억장치.
재17항에 있어서, 상기 메모리 셀의 각각은 여러개의 MOSFET로 형성되는 플립플롭으로 구성되는 반도체 기억장치.
제17항에 있어서, 상기 데이타 출력수단은 데이타 리드 모드와 데이타 라이트 모드의 양쪽의 동작에서 동일한 상기 메모리 셀이 선택된 것을 나타내는 상기 비교신호에 상당하는 제어신호를 받는 단자를 갖는 적어도 하나의 클럭 인버터를 포함하고 있는 반도체 기억장치.
여러개의 제1워드선, 여러개의 제2워드선, 여러개의 제1 및 제2데이타선쌍, 상기 여러개의 제1워드선의 하나와 상기 여러개의 제2워드선의 하나 및 상기 여러개의 데이타선쌍의 한쌍에 각각 접속되어 있는 여러개의 메모리 셀을 포함하고 있는 메모리 어레이, 제1어드레스 신호와 라이트 데이타를 공급하는 제1제어수단, 제2어드레스 신호를 공급하고, 리드 데이타를 받는 제2제어수단, 상기 제1어드레스 신호가 공급되고, 상기 제1어드레스 신호에 따라서 상기 여러개의 제1워드선의 하나를 선택하는 제1디코더수단, 선택된 상기 제1워드선에 접속되어 있는 상기 여러개의 메모리 셀에 상기 제1제어수단에서 상기 라이트 데이타를 공급하는 데이타 입력수단, 상기 제2어드레스 신호가 공급되고, 상기 제2어드레스 신호에 따라서 상기 여러개의 제2워드선의 하나를 선택하는 제2디코더 수단, 상기 제1 및 제2어드레스 신호가 공급되고, 상기 제1 및 제2어드레스 신호가 일치하고 있는지 일치하고 있지 않은지를 나타내는 비교신호를 출력하는 비교수단, 상기 제1제어수단에서 공급되는 상기 라이트 데이타와 상기 메모리 어레이에서 출력되는 상기 리드 데이타를 받는 입력단자와 상기 비교신호를 받는 제어입력 단자를 갖고, 상기 비교신호가 상기 제1 및 제2어드레서 신호의 일치를 나타내고 있을 때 상기 라이트 데이타가 상기 제2제어수단에 선택되어 출력되고 상기 비교수단에 선택되어 출력되고, 상기 비교신호가 상기 제1 및 제2어드레스 신호의 일치를 나타내고 있을 때 상기 라이트 데이타는 상기 데이타 입력수단에서 바이패스 수단을 거쳐서 직접 공급되고 상기 제2제어수단에 리드신호로서 공급하는 데이타 선택 출력 수단을 포함하는 반도체 기억장치.
제21항에 있어서, 상기 제1어드레스 신호는 라이트 어드레스 신호이고, 상기 제2어드레스 신호는 리드 어드레스 신호인 반도체 기억장치.
제21항에 있어서, 상기 메모리 셀의 각각은 여러개의 MOSFET로 형성되는 플립플롭으로 구성되는 반도체 기억장치.
제21항에 있어서, 상기 데이타 선택 출력수단은 데이타 리드 모드와 데이타 라이트 모드의 양쪽의 동작에서 동일한 상기 메모리 셀이 선택된 것을 나타내는 상기 비교신호에 상당하는 제어신호를 받는 단자를 갖는 적어도 하나의 클럭 인버터를 포함하고 있는 선택회로로 구성되어 있는 반도체 기억장치.
제21항에 있어서, 상기 데이타 선택 출력수단은 상기 메모리 어레이에 라이트할 상기 라이트 데이타를 받는 제1입력단자, 상기 메모리 어레이에서 출력된 리드 데이타를 받는 제2입력단자, 상기 비교신호를 받는 제어단자, 상기 라이트할 데이타와 상기 리드 데이타의 어느것인가 한쪽을 출력하는 출력단자를 갖고, 상기 비교신호에 의해 제어되고, 상기 메모리 어레이가 데이타 리드 모드 및 데이타 라이트 모드에서 동작하고 있을 때, 상기 제1 및 제2어드레스 신호가 동일한 것을 나타내는 상기 제어신호에 응답해서 상기 라이트 데이타를 상기 출력단자에 공급하고, 상기 데이타 리드 모드에 있어서 선택된 메모리 셀에서 출력되는 상기 리드 데이타를 상기 출력단자에 공급하는 반도체 기억장치.
제25항에 있어서, 상기 메모리 어레이는 적어도 2개의 포트로 제어할 수 있는 메모리 어레이이고, 입출력 데이타 버스와 상기 제1제어수단을 거치는 상기 메모리 어레이의 제1포트는 라이트 및 리드 기능을 갖고, 출력 데이타 버스와 상기 제2제어수단을 거치는 상기 메모리 어레이의 제2포트는 리드 기능을 갖고 상기 제1포트와는 독립해서 동작하고, 또 상기 제1포트는 데이타 입력 버퍼수단과 데이타출력 버퍼수단을 포함하고, 선택된 상기 메모리 셀 중에 상기 라이트할 데이타를 상기 데이타 입력 버퍼수단을 거쳐서 상기 입출력 데이타 버스에서 전송하는지 또는 제1디코더 수단에 의해 공급되는 어드레스 신호에 따라서 선택된 상기 메모리 셀의 상기 리드 데이타를 상기 데이타 출력 버퍼수단과 상기 입출력 데이타 버스를 거쳐서 상기 제1제어수단으로 전송하는지를 선택하는 반도체 기억장치.
제25항에 있어서, 상기 데이타 선택 출력수단은 상기 비교신호에 따라서, 상기 라이트할 데이타와 상기 리드 데이타의 어느것인가 한쪽을 택일적으로 선택하는 데이타 선택회로, 상기 데이타 선택회로에 의해서 선택된 데이타를 출력 데이타 버스에 공급하는 데이타 출력 버퍼를 포함하고 있는 반도체 기억장치.
제27항에 있어서, 상기 제1제어수단, 상기 제1디코더 수단 및 상기 제1어드레스 신호는 상기 메모리 어레이에 상당하는 적어도 2개의 포트로 제어할 수 있는 멀티 포트 메모리 어레이의 제1포트에 대응하고, 상기 제2제어수단, 상기 제2디코더 수단 및 상기 제2어드레스 신호는 상기 멀티 포트 메모리 어레이의 제2포트에 대응하고 있는 반도체 기억장치.
제28항에 있어서, 상기 비교신호는 상기 제1 및 제2포트의 양쪽이 선택상태일 때 제1어드레스 신호와 제2어드레스 신호가 일치하고 있는지 일치하고 있지 않은지를 나타내는 반도체 기억장치.
제29항에 있어서, 상기 데이타 선택 출력수단의 상기 데이타 출력버퍼는 상기 제2포트가 선택 모드일 때에만 활성화되는 반도체 기억장치.
제30항에 있어서, 상기 데이타 선택 출력수단의 상기 데이타 출력버퍼는 제2포트인에이블 신호에 의해 활성화되는 상기 제2포트에 있어서 내부제어신호에 응답해서 선택적으로 활성화되고, 상기 데이타 선택회로는 또, 일치를 나타내는 상기 비교신호의 입력에 응답하는 상기 라이트할 데이타, 상기 제1 및 제2포트의 양쪽이 선택 동작모드에서 상기 비교신호가 상기 멀티 포트 메모리 어레이의 동작동안 계속해서 일치를 나타내고 있지 않을 때 상기 메모리 어레이에서 출력되는 상기 리드 데이타와, 상기 제2포트만이 선택 동작 모드일 때 상기 메모리 어레이에서 출력되는 리드 데이타 중의 하나를 상기 데이타 출력버퍼를 거쳐서 상기 제2제어수단으로 선택적으로 전송하는 수단을 포함하는 반도체 기억장치.
제31항에 있어서, 상기 제1포트는 라이트 및 리드 모드를 취하기 위해 상기 데이타 출력버퍼에 대해서 역병렬 접속으로 배치된 입출력 데이타 버스, 상기 비교신호가 상기 제1 및 제2어드레스 신호의 일치를 나타내고 있을 때를 제외하고 상기 제1 및 제2포트가 선택동작모드일 때 상기 제1 포트의 선택상태에 있어서 상기 디코더 수단에 의해 공급되는 어드레스 신호에 따라 상기 메모리 어레이의 선택된 메모리 셀중의 라이트할 데이타를 상기 입출력 데이타 버스에서 상기 데이타 입력 버퍼를 거쳐서 전송하는지 또는 상기 메모리 어레이의 선택된 메모리 셀의 리드 데이타를 상기 입출력 데이타 버스와 상기 제1제어수단으로 전송하는지를 선택적으로 실행하는 제2데이타 출력버퍼를 갖고, 상기 비교신호가 일치를 나타내고 있을 때, 상기 제1포트의 리드모드는 상기 제1입력단자, 상기 데이타 선택회로, 상기 데이타 선택 출력수단의 상기 데이타 출력버퍼를 거쳐서 상기 제2제어수단에 취해지는 반도체 기억장치.
라이트할 라이트 데이타를 공급하는 데이타 입력수단, 리드동작 모드의 라이트 동작모드 중의 한쪽을 설정하는 모드 선택수단, 데이타를 축적하고, 데이타 출력단자와 상기 데이타 입력수단에서 데이타 신호선을 거쳐서 상기 라이트 데이타를 받는 데이타 입력단자를 갖고, 상기 리드 동작모드에 의해 축적되어 있는 상기 데이타를 상기 데이타 출력단자에 공급하고, 상기 라이트 동작모드에 의해 상기 데이타 입력단자에 공급되는 상기 데이타를 축적하는 축적수단, 출력단자와 상기 데이타 입력 수단에서 상기 축적수단이 상기 리드 동작모드 및 라이트 동작모드의 양쪽에서 동작하고 있는 것을 제어신호가 나타내고 있을 때 상기 라이트 데이타를 상기 데이타 입력수단에서 직접 바이패스 수단을 거쳐서 공급하고, 상기 라이트 데이타를 리드신호로서 공급하는 데이타 출력수단을 포함하는 반도체 기억장치.
제33항에 있어서, 상기 축적수단은 여러개의 MOSFET로 구성되는 플립플롭 회로를 포함하는 반도체 기억장치.
제34항에 있어서, 상기 여러개의 MOSFET는 N형의 MOSFET와 P형의 MOSFET를 포함하는 반도체 기억장치.
제33항에 있어서, 상기 데이타 출력수단은 상기 축적수단이 데이타 리드 모드와 데이타 라이트 모드의 양쪽에서 동작하고 있는 것을 나타내는 제어신호를 받는 단자를 갖는 적어도 하나의 클럭 인버터를 포함하고 있는 반도체 기억장치.
제33항에 있어서, 상기 데이타 출력수단은 상기 축적수단에 라이트할 상기 라이트 데이타를 받는 제1입력단자, 상기 축적수단의 상기 데이타 출력단자에 접속되는 제2입력단자, 상기 제어신호를 받는 제어단자, 상기 라이트할 데이타와 상기 리드 데이타의 어느것인가 한쪽을 출력하는 출력단자를 갖고, 상기 제어신호에 의해서 제어되고, 상기 축적수단이 데이타 리드모드 및 데이타 라이트 모드에서 동작하고 있는 것을 나타내는 상기 제어신호에 응답해서 상기 라이트 데이타를 상기 출력단자에 공급하고, 상기 축적수단이 상기 데이타 리드모드인 것을 나타내는 상기 제어신호에 응답해서 상기 축적수단에 축적되어 있는 상기 데이타를 상기 출력단자에 공급하는 반도체 기억장치.
단일의 반도체 기판에 형성되고, 논리 연산부, 내부 버스를 거쳐서 상기 논리 연산부에 접속되는 메모리부를 포함하는 마이크로 프로세서로서, 상기 메모리부는 여러개의 제1 및 제2워드선, 여러개의 데이타선쌍, 상기 여러개의 제1 및 제2워드선 및 상기 여러개의 데이타선쌍의 각각에 접속되어 있는 데이타를 축적하는 여러개의 메모리 셀을 갖는 메모리 수단, 상기 여러개의 데이타선쌍에 접속되고, 상기 여러개의 메모리 셀에서 선택되는 하나의 메모리 셀에 상기 논리 연산부에서 공급되는 라이트 데이타를 라이트하는 라이트 수단, 제1어드레스 신호가 공급되고, 상기 제1어드레스 신호에 따라서 상기 여러개의 제1워드선의 하나를 선택하는 제1디코더 수단, 제2어드레스 신호가 공급되고, 상기 제2어드레스 신호에 따라서 상기 여러개의 제2워드선의 하나를 선택하는 제2디코더 수단, 상기 제1 및 제2어드레스 신호를 받는 입력단자를 갖고, 상기 제1 및 제2어드레스 신호가 일치하고 있을 때 일치신호를 출력하는 비교수단, 상기 여러개의 데이타선쌍을 거치는 상기 라이트 데이타가 아닌 상기 라이트 데이타를 리드 데이타로서 전송하는 바이패스 수단, 상기 메모리 수단에서 리드되는 데이타에 상당하는 리드 데이타 및 상기 바이패스 수단에서의 상기 라이트 데이타를 받는 입력 단자, 상기 일치신호가 공급되는 제어입력 단자를 갖고, 상기 일치신호가 상기 제어입력 단자에 공급될 때 상기 라이트 데이타를 출력하는 데이타 출력수단을 포함하는 마이크로 프로세서.
제38항에 있어서, 상기 여러개의 메모리 셀의 각각은 MOSFET로 구성되는 플립플롭 회로를 포함하는 마이크로 프로세서.
제39항에 있어서, 상기 플립플롭 회로의 각각은 입출력 단자가 교차 접속되어 있는 1쌍의 CMOS인버터를 포함하는 마이크로 프로세서.
제38항에 있어서, 상기 데이타 출력수단은 출력단자, 상기 라이트 데이타 및 상기 리드 데이타를 받는 입력단자, 상기 일치신호를 받는 제어단자를 각각 갖고, 제1 및 제2그룹으로 나뉘어져 있는 여러개의 클럭인버터를 포함하는 마이크로 프로세서.
제41항에 있어서, 상기 데이타 출력수단은 또 상기 여러개의 클럭 인버터의 제1그룹에서 출력된 상기 라이트 데이타 또는 상기 여러개의 클럭 인버터의 제2그룹에서 출력된 상기 리드 데이타를 공통으로 받는 입력단자를 갖는 데이타 버퍼를 포함하는 마이크로 프로세서.
단일의 반도체 기판에 형성되고, 논리 연산부, 상기 논리 연산부에 접속되는 메모리부를 포함하는 마이크로 프로세서, 상기 메모리부는 여러개의 제1 및 제2워드선, 여러개의 데이타선쌍, 상기 여러개의 제1 및 제2워드선, 상기 여러개의 데이타선쌍의 각가에 접속되어 있는 메모리 셀을 갖는 메모리 어레이, 상기 논리 연산부에서 상기 데이타선쌍에 공급되는 라이트 데이타를 공급하는 라이트 수단을 포함하고, 데이타를 축적하는 메모리 수단, 제1어드레스 신호에 따라서 상기 여러개의 제1워드선중의 하나를 선택하는 제1수단, 제2어드레스 신호에 따라서 상기 여러개의 제2워드선중의 하나는 선택하는 제2수단, 상기 제1 및 제2어드레스 신호를 받는 입력단자는 갖고, 상기 제1 및 제2어드레스 신호의 일치 및 불일치를 나타내는 일치 및 불일치 신호를 공급하는 비교수단, 상기 여러개의 데이타선쌍과 상기 메모리 셀로부터 전기적으로 분리되고, 제3수단의 여러개의 입력단자에 상기 라이트 데이타를 리드 데이타로서 전송하는 바이패스 수단을 포함하고, 상기 제3수단은 상기 메모리 어레이에 축적되는 데이타에 상당하는 리드 데이타 및 상기 바이패스 수단에 공급되는 상기 라이트 데이타를 받는 입력단자를 각각 갖고, 또 일치신호 또는 불일치 신호를 받는 제어 입력단자를 갖고, 상기 일치신호가 상기 제어 입력단자에 공급될 때 상기 라이트 데이타를 리드 데이타로서 출력하는 마이크로 프로세서.
제43항에 있어서, 상기 제1어드레스 신호는 라이트 어드레스 신호이고, 상기 제2어드레스 신호는 리드 어드레스 신호인 마이크로 프로세서.
제44항에 있어서, 상기 메모리 셀의 각각은 MOSFET로 구성되는 플립플롭 회로를 포함하는 마이크로 프로세서.
제43항에 있어서, 상기 제3수단은 상기 일치 신호를 받는 제어단자를 갖고 있는 적어도 하나의 클럭 인버터를 갖는 데이타 선택회로를 포함하는 마이크로 프로세서.
제43항에 있어서, 상기 제3수단은 출력단자, 상기 라이트 데이타 및 상기 리드 데이타를 받는 입력단자, 상기 일치신호를 받는 제어단자를 각각 갖고, 제1 및 제2그룹으로 나뉘어져 있는 여러개의 클럭 인버터를 갖는 데이타 선택회로를 포함하는 마이크로 프로세서.