JP2003168289A - 強誘電体ランダム・アクセス・メモリのための独立したライト・バック機能を備えたセンス増幅器 - Google Patents
強誘電体ランダム・アクセス・メモリのための独立したライト・バック機能を備えたセンス増幅器Info
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Abstract
(57)【要約】
【課題】アクセス時間を短縮するべく改良された強誘電
体メモリの検知回路、並びに検知方法を提供する。 【解決手段】独立したライト・バック機能を備えた検知
回路には、入力及び基準信号を受信するセンス増幅器
と、書き込み許可信号及びセンス増幅器の出力信号を受
信する三安定ライト・バック・ブロックが含まれてい
る。オプションのデータ・バッファも、センス増幅器の
出力信号を受信する。
体メモリの検知回路、並びに検知方法を提供する。 【解決手段】独立したライト・バック機能を備えた検知
回路には、入力及び基準信号を受信するセンス増幅器
と、書き込み許可信号及びセンス増幅器の出力信号を受
信する三安定ライト・バック・ブロックが含まれてい
る。オプションのデータ・バッファも、センス増幅器の
出力信号を受信する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリの
ためのセンス増幅器を含む検知回路に関する。
ためのセンス増幅器を含む検知回路に関する。
【０００２】
【従来の技術】図１に示すディジタル差動コンパレータ
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）並びにスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）において用いられてきた。しかし、この
回路には、通常、メモリ・アレイ自体の外部におけるデ
ータ経路において、メモリ・アレイから受信したデータ
信号を増幅し、出力バッファに渡す用途がある。この回
路は、入力ノードにライト・バックする能力がなく、図
２に示す伝統的なラッチ式センス増幅器よりも幾分複雑
であるため、通常は、メモリ・アレイ自体における用途
はない。
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）並びにスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）において用いられてきた。しかし、この
回路には、通常、メモリ・アレイ自体の外部におけるデ
ータ経路において、メモリ・アレイから受信したデータ
信号を増幅し、出力バッファに渡す用途がある。この回
路は、入力ノードにライト・バックする能力がなく、図
２に示す伝統的なラッチ式センス増幅器よりも幾分複雑
であるため、通常は、メモリ・アレイ自体における用途
はない。
【０００３】強誘電体メモリは、書き込みアクセス時間
及び総合的な電力消費に関してＥＥＰＲＯＭ及びフラッ
シュ・メモリよりも優れている。強誘電体メモリは、例
えば、ディジタル・カメラ及び非接触型スマート・カー
ドのような、これらの特徴を備えた不揮発性メモリが必
要とされる用途において用いられている。非接触型スマ
ート・カードは、カードの電子チップのパワー・アップ
に電磁結合だけしか利用しないので、電力消費が少ない
不揮発性メモリを必要とする。ディジタル・カメラは、
０．１秒未満で、全体画像をメモリに記憶及び再記憶す
るため、低電力消費と高速で頻繁な書き込みの両方を必
要とする。
及び総合的な電力消費に関してＥＥＰＲＯＭ及びフラッ
シュ・メモリよりも優れている。強誘電体メモリは、例
えば、ディジタル・カメラ及び非接触型スマート・カー
ドのような、これらの特徴を備えた不揮発性メモリが必
要とされる用途において用いられている。非接触型スマ
ート・カードは、カードの電子チップのパワー・アップ
に電磁結合だけしか利用しないので、電力消費が少ない
不揮発性メモリを必要とする。ディジタル・カメラは、
０．１秒未満で、全体画像をメモリに記憶及び再記憶す
るため、低電力消費と高速で頻繁な書き込みの両方を必
要とする。
【０００４】強誘電体メモリの典型的な読み取りアクセ
スは、検知が後続する書き込みアクセスから構成され
る。例えば、メモリ・セルのもとのデータ内容を発見す
るため、強誘電体コンデンサに「０」が書き込まれる。
メモリ・セルのもとの内容が「１」であれば、「０」を
書き込みことによって、強誘電体コンデンサ内における
分極方向が反転する。これによって、センス・ワイヤに
大電流スパイクが誘発される。一方、強誘電体コンデン
サのもとの内容も「０」であれば、センス・ワイヤに電
流スパイクは生じない。従って、センス・ワイヤの電流
スパイクの存在を検知することによって、アクセスした
強誘電体コンデンサのもとのデータが確認される。
スは、検知が後続する書き込みアクセスから構成され
る。例えば、メモリ・セルのもとのデータ内容を発見す
るため、強誘電体コンデンサに「０」が書き込まれる。
メモリ・セルのもとの内容が「１」であれば、「０」を
書き込みことによって、強誘電体コンデンサ内における
分極方向が反転する。これによって、センス・ワイヤに
大電流スパイクが誘発される。一方、強誘電体コンデン
サのもとの内容も「０」であれば、センス・ワイヤに電
流スパイクは生じない。従って、センス・ワイヤの電流
スパイクの存在を検知することによって、アクセスした
強誘電体コンデンサのもとのデータが確認される。
【０００５】上述の読み取り操作は、読み取りのためア
クセスされるメモリ・セルに「０」が書き込まれるの
で、破壊的である。しかし、もとのデータは、センス増
幅器に保管され、アクセスされたメモリ・セルに復元す
ることが可能である。換言すれば、読み取りアクセス
は、もとのデータを復元する第２の書き込み後に、初め
て完了する。
クセスされるメモリ・セルに「０」が書き込まれるの
で、破壊的である。しかし、もとのデータは、センス増
幅器に保管され、アクセスされたメモリ・セルに復元す
ることが可能である。換言すれば、読み取りアクセス
は、もとのデータを復元する第２の書き込み後に、初め
て完了する。
【０００６】
【発明が解決しようとする課題】強誘電体メモリのビッ
ト線当たりの最適セル数は、ＤＲＡＭの場合より多くな
りがちである。従って、メモリ・アレイのパーティショ
ンが少なくなり、セルの効率が高くなりがちであるた
め、幾分より複雑なセンス増幅器のほうが許容しやすい
可能性がある。ビット線数が増すことによる、ＦｅＲＡ
Ｍのビット線キャパシタンスの増大は、先行技術による
ラッチ式センス増幅器（図２に示す）を利用すると、ア
クセス時間がいっそう遅くなることを表している。出力
データ経路に結合可能になる前に、ビット線とビット線
の間の電圧が十分に分離されなければならないので、重
負荷ビット線の充電または放電に、さらなる時間を要す
ることになる。従って、本発明は、アクセス時間を短縮
するべく改良された強誘電体メモリの検知回路、並びに
検知方法を提供することをその目的とする。
ト線当たりの最適セル数は、ＤＲＡＭの場合より多くな
りがちである。従って、メモリ・アレイのパーティショ
ンが少なくなり、セルの効率が高くなりがちであるた
め、幾分より複雑なセンス増幅器のほうが許容しやすい
可能性がある。ビット線数が増すことによる、ＦｅＲＡ
Ｍのビット線キャパシタンスの増大は、先行技術による
ラッチ式センス増幅器（図２に示す）を利用すると、ア
クセス時間がいっそう遅くなることを表している。出力
データ経路に結合可能になる前に、ビット線とビット線
の間の電圧が十分に分離されなければならないので、重
負荷ビット線の充電または放電に、さらなる時間を要す
ることになる。従って、本発明は、アクセス時間を短縮
するべく改良された強誘電体メモリの検知回路、並びに
検知方法を提供することをその目的とする。
【０００７】
【課題を解決するための手段】独立したライト・バック
機能を備えた検知回路には、入力及び基準信号を受信す
るセンス増幅器と、書き込み許可信号及びセンス増幅器
の出力信号を受信する三安定ライト・バック・ブロック
が含まれている。オプションのデータ・バッファも、セ
ンス増幅器の出力信号を受信する。
機能を備えた検知回路には、入力及び基準信号を受信す
るセンス増幅器と、書き込み許可信号及びセンス増幅器
の出力信号を受信する三安定ライト・バック・ブロック
が含まれている。オプションのデータ・バッファも、セ
ンス増幅器の出力信号を受信する。
【０００８】
【発明の実施の形態】図３には、本発明の機能ブロック
図１０が示されている。ライト・バック機能ブロック１
２は、入力信号ＷＢによって使用可能になる。動作時、
センス増幅器が、ビット線（ＢＬ）の電圧と基準入力
（ＲＥＦ）の電圧を比較する。センス増幅器の出力信号
（ＯＵＴ）は、ライト・バック機能ブロック１２によっ
て受信される。オプションのデータ・バッファ１６も、
その出力信号を受信する。従って、重負荷ビット線は、
軽負荷内部検知ノードから分離される。
図１０が示されている。ライト・バック機能ブロック１
２は、入力信号ＷＢによって使用可能になる。動作時、
センス増幅器が、ビット線（ＢＬ）の電圧と基準入力
（ＲＥＦ）の電圧を比較する。センス増幅器の出力信号
（ＯＵＴ）は、ライト・バック機能ブロック１２によっ
て受信される。オプションのデータ・バッファ１６も、
その出力信号を受信する。従って、重負荷ビット線は、
軽負荷内部検知ノードから分離される。
【０００９】図４には、図３に示すライト・バック機能
ブロック１２が例示されている。第１及び第２のｎチャ
ネル・トランジスタが後続する第１及び第２のｐチャネ
ル・トランジスタが、電源からアースに直列に接続され
ている。ＢＬ信号は、第２のｐチャネル・トランジスタ
と第１のｎチャネル・トランジスタの間のノードに接続
されている。第１のｐチャネル・トランジスタと第２の
ｎチャネル・トランジスタのゲートが、一緒に、センス
増幅器の出力信号ＯＵＴを補完するノードＯＵＴに結合
されている。第２のｐチャネル・トランジスタのゲート
は、制御信号ｗｒｉｔｅ−ｂａｃｋ（ＷＢＢ）を受信
し、一方、第１のｎチャネル・トランジスタのゲート
は、制御信号ｗｒｉｔｅ−ｂａｃｋ（ＷＢ）を受信す
る。
ブロック１２が例示されている。第１及び第２のｎチャ
ネル・トランジスタが後続する第１及び第２のｐチャネ
ル・トランジスタが、電源からアースに直列に接続され
ている。ＢＬ信号は、第２のｐチャネル・トランジスタ
と第１のｎチャネル・トランジスタの間のノードに接続
されている。第１のｐチャネル・トランジスタと第２の
ｎチャネル・トランジスタのゲートが、一緒に、センス
増幅器の出力信号ＯＵＴを補完するノードＯＵＴに結合
されている。第２のｐチャネル・トランジスタのゲート
は、制御信号ｗｒｉｔｅ−ｂａｃｋ（ＷＢＢ）を受信
し、一方、第１のｎチャネル・トランジスタのゲート
は、制御信号ｗｒｉｔｅ−ｂａｃｋ（ＷＢ）を受信す
る。
【００１０】図５には、図３に示すセンス増幅器１４が
例示されている。第３のｐチャネル・トランジスタＭＰ
１は、そのソースが電源に接続され、そのドレインが第
１及び第２の脚に接続されている。各脚には、２つの並
列に接続されたｎチャネル・トランジスタ（ＭＮ３、Ｍ
Ｎ１；ＭＮ２、ＭＮ４）が後続する、２つの直列に接続
されたｐチャネル・トランジスタ（ＭＰ２、ＭＰ４；Ｍ
Ｐ３、ＭＰ５）が含まれている。
例示されている。第３のｐチャネル・トランジスタＭＰ
１は、そのソースが電源に接続され、そのドレインが第
１及び第２の脚に接続されている。各脚には、２つの並
列に接続されたｎチャネル・トランジスタ（ＭＮ３、Ｍ
Ｎ１；ＭＮ２、ＭＮ４）が後続する、２つの直列に接続
されたｐチャネル・トランジスタ（ＭＰ２、ＭＰ４；Ｍ
Ｐ３、ＭＰ５）が含まれている。
【００１１】第１の脚の場合、ＯＵＴポートにおいて、
第２のｐチャネル・トランジスタＭＰ４のドレインと２
つの並列に接続されたｎチャネル・トランジスタＭＮ
３、ＭＮ１のドレインの間のノードが、第２の脚の第２
のｐチャネル・トランジスタＭＰ５のゲート及びｎチャ
ネル・トランジスタＭＮ２のゲートに接続されている。
第２の脚の場合、ＯＵＴポートにおいて、第２のｐチャ
ネル・トランジスタＭＰ５のドレインと２つの並列に接
続されたｎチャネル・トランジスタＭＮ２、ＭＮ４のド
レインの間のノードが、第１の脚の第２のｐチャネル・
トランジスタＭＰ４のゲート及び第２のｎチャネル・ト
ランジスタＭＮ１のゲートに接続されている。
第２のｐチャネル・トランジスタＭＰ４のドレインと２
つの並列に接続されたｎチャネル・トランジスタＭＮ
３、ＭＮ１のドレインの間のノードが、第２の脚の第２
のｐチャネル・トランジスタＭＰ５のゲート及びｎチャ
ネル・トランジスタＭＮ２のゲートに接続されている。
第２の脚の場合、ＯＵＴポートにおいて、第２のｐチャ
ネル・トランジスタＭＰ５のドレインと２つの並列に接
続されたｎチャネル・トランジスタＭＮ２、ＭＮ４のド
レインの間のノードが、第１の脚の第２のｐチャネル・
トランジスタＭＰ４のゲート及び第２のｎチャネル・ト
ランジスタＭＮ１のゲートに接続されている。
【００１２】図６には、図３に示すセンス増幅器に関す
る代替実施態様が例示されている。図５に解説の電気接
続性に加えて、第５のｎチャネル・トランジスタＭＮ５
が、ノードＮ１及びＮ２に接続されて、等化に利用され
る。第６のｎチャネル・トランジスタＭＮ６は、ｐチャ
ネル・トランジスタＭＰ２のゲートに直列に接続されて
いる。第７のｎチャネル・トランジスタＭＮ７は、ｐチ
ャネル・トランジスタＭＰ３のゲートに直列に接続され
ている。ｎチャネル・トランジスタＭＮ５、ＭＮ６、及
び、ＭＮ７は、ＥＮに接続されている。ｎチャネル・ト
ランジスタＭＮ６及びＭＮ７は、分離素子である。
る代替実施態様が例示されている。図５に解説の電気接
続性に加えて、第５のｎチャネル・トランジスタＭＮ５
が、ノードＮ１及びＮ２に接続されて、等化に利用され
る。第６のｎチャネル・トランジスタＭＮ６は、ｐチャ
ネル・トランジスタＭＰ２のゲートに直列に接続されて
いる。第７のｎチャネル・トランジスタＭＮ７は、ｐチ
ャネル・トランジスタＭＰ３のゲートに直列に接続され
ている。ｎチャネル・トランジスタＭＮ５、ＭＮ６、及
び、ＭＮ７は、ＥＮに接続されている。ｎチャネル・ト
ランジスタＭＮ６及びＭＮ７は、分離素子である。
【００１３】図７には、図３に示すオプションのデータ
・バッファ１６が例示されている。第１及び第２のｐチ
ャネル・トランジスタは、電源とポートＤＡＴＡの間に
直列に接続されている。第１のｐチャネル・トランジス
タのゲートは、信号ＯＵＴを受信し、一方、第２のｐチ
ャネル・トランジスタのゲートは、信号ＶＤＤを受信す
る。２つのｎチャネル・トランジスタは、ポートＤＡＴ
Ａとアースの間に直列に接続されている。第１のｎチャ
ネル・トランジスタのゲートは、ＯＵＴに接続され、一
方、第２のｎチャネル・トランジスタのゲートは、信号
ＹＳを受信する。
・バッファ１６が例示されている。第１及び第２のｐチ
ャネル・トランジスタは、電源とポートＤＡＴＡの間に
直列に接続されている。第１のｐチャネル・トランジス
タのゲートは、信号ＯＵＴを受信し、一方、第２のｐチ
ャネル・トランジスタのゲートは、信号ＶＤＤを受信す
る。２つのｎチャネル・トランジスタは、ポートＤＡＴ
Ａとアースの間に直列に接続されている。第１のｎチャ
ネル・トランジスタのゲートは、ＯＵＴに接続され、一
方、第２のｎチャネル・トランジスタのゲートは、信号
ＹＳを受信する。
【００１４】動作時、独立型センス増幅器の固有のライ
ト・バック機能の欠如は、メモリ・アレイの場合、ビッ
トまたはデータ・ラインになるＢＬに結合された直列ｐ
チャネル・トランジスタ及び直列ｎチャネル・トランジ
スタを追加することによって克服される。ＷＢ及びＷＢ
Ｂは、ＯＵＴ及びＯＵＴが駆動されてその完全な論理レ
ベルに達した後、ＥＮにＶＳＳを加え、ＥＮにＶＤＤを
加えることによって、センス増幅器が起動した後に生じ
させられる追加相補制御信号である。ビット線における
ライト・バックによる復元と同時に、データが、ＹＳ信
号によってアクセスを受け、ライト・バックの実施に必
要な時間に関係なく、その経路で、チップのデータ出力
バッファに送り出すことが可能になる。
ト・バック機能の欠如は、メモリ・アレイの場合、ビッ
トまたはデータ・ラインになるＢＬに結合された直列ｐ
チャネル・トランジスタ及び直列ｎチャネル・トランジ
スタを追加することによって克服される。ＷＢ及びＷＢ
Ｂは、ＯＵＴ及びＯＵＴが駆動されてその完全な論理レ
ベルに達した後、ＥＮにＶＳＳを加え、ＥＮにＶＤＤを
加えることによって、センス増幅器が起動した後に生じ
させられる追加相補制御信号である。ビット線における
ライト・バックによる復元と同時に、データが、ＹＳ信
号によってアクセスを受け、ライト・バックの実施に必
要な時間に関係なく、その経路で、チップのデータ出力
バッファに送り出すことが可能になる。
【００１５】上述の実施形態に即して本発明を説明する
と、本発明は、独立したライト・バック機能を備えた検
知回路であって、入力と基準信号を比較して、出力信号
を発生するセンス増幅器１４と、許可信号とライト・バ
ック出力信号を生じる三安定ライト・バック・ブロック
１２が含まれており、センス増幅器の出力が、ライト・
バック・ブロックに結合されていることを特徴とする、
検知回路を提供する。
と、本発明は、独立したライト・バック機能を備えた検
知回路であって、入力と基準信号を比較して、出力信号
を発生するセンス増幅器１４と、許可信号とライト・バ
ック出力信号を生じる三安定ライト・バック・ブロック
１２が含まれており、センス増幅器の出力が、ライト・
バック・ブロックに結合されていることを特徴とする、
検知回路を提供する。
【００１６】好ましくは、更に、センス増幅器の出力信
号を受信するデータ・バッファ１６が含まれる。
号を受信するデータ・バッファ１６が含まれる。
【００１７】好ましくは、前記センス増幅器１４が、電
源及び第１のドレインに接続されたソースを備えるｐチ
ャネル・トランジスタ；前記ｐチャネル・トランジスタ
の前記ドレイン及びアースに接続される第１及び第２の
脚にして、前記第１のドレインにソースが接続された第
１のｐチャネル・トランジスタと、第１のノードにおい
て、ソースが前記第１のｐチャネル・トランジスタの前
記ドレインに接続された第２のｐチャネル・トランジス
タと、並列に接続され、ドレインが、第２のノードにお
いて、前記第２のｐチャネル・トランジスタの前記ドレ
インに接続され、ソースがアースに接続された２つのｎ
チャネル・トランジスタと、前記第１のｐチャネル・ト
ランジスタのゲートに直列に接続された第３のｎチャネ
ル・トランジスタとを含んでいて、各脚毎に、前記第２
のノードが、前記第２のｐチャネル・トランジスタのゲ
ート、及び、もう一方の脚の前記２つのｎチャネル・ト
ランジスタの一方に接続するようにされる第１及び第２
の脚；及び前記第１及び第２の脚の前記第１のノード間
に接続された第１のｎチャネル・トランジスタとを有す
る。
源及び第１のドレインに接続されたソースを備えるｐチ
ャネル・トランジスタ；前記ｐチャネル・トランジスタ
の前記ドレイン及びアースに接続される第１及び第２の
脚にして、前記第１のドレインにソースが接続された第
１のｐチャネル・トランジスタと、第１のノードにおい
て、ソースが前記第１のｐチャネル・トランジスタの前
記ドレインに接続された第２のｐチャネル・トランジス
タと、並列に接続され、ドレインが、第２のノードにお
いて、前記第２のｐチャネル・トランジスタの前記ドレ
インに接続され、ソースがアースに接続された２つのｎ
チャネル・トランジスタと、前記第１のｐチャネル・ト
ランジスタのゲートに直列に接続された第３のｎチャネ
ル・トランジスタとを含んでいて、各脚毎に、前記第２
のノードが、前記第２のｐチャネル・トランジスタのゲ
ート、及び、もう一方の脚の前記２つのｎチャネル・ト
ランジスタの一方に接続するようにされる第１及び第２
の脚；及び前記第１及び第２の脚の前記第１のノード間
に接続された第１のｎチャネル・トランジスタとを有す
る。
【００１８】好ましくは、前記データ・バッファ１６に
は、データ出力信号を発生するドレインと、制御信号を
受信するゲートを有する第１のｎチャネル・トランジス
タと、前記第１のｎチャネル・トランジスタの前記ソー
スに接続されるドレインと、アースに接続されるソース
と、前記センス増幅器の前記出力信号を受信するゲート
とを有する第２のｎチャネル・トランジスタとが含まれ
る。
は、データ出力信号を発生するドレインと、制御信号を
受信するゲートを有する第１のｎチャネル・トランジス
タと、前記第１のｎチャネル・トランジスタの前記ソー
スに接続されるドレインと、アースに接続されるソース
と、前記センス増幅器の前記出力信号を受信するゲート
とを有する第２のｎチャネル・トランジスタとが含まれ
る。
【００１９】好ましくは、前記データ・バッファ１６
は、更に、電源に接続されたソース、前記センス増幅器
の前記出力信号を受信するゲート、及び、ドレインを備
えた第１のｐチャネル・トランジスタと、前記第１のｐ
チャネル・トランジスタの前記ドレイン及び前記第１の
ｎチャネル・トランジスタの前記ドレインに接続され、
そのゲートがＶＤＤに接続されている第２のｐチャネル
・トランジスタとが含まれている。
は、更に、電源に接続されたソース、前記センス増幅器
の前記出力信号を受信するゲート、及び、ドレインを備
えた第１のｐチャネル・トランジスタと、前記第１のｐ
チャネル・トランジスタの前記ドレイン及び前記第１の
ｎチャネル・トランジスタの前記ドレインに接続され、
そのゲートがＶＤＤに接続されている第２のｐチャネル
・トランジスタとが含まれている。
【００２０】好ましくは、前記データ・バッファ１６
は、更に、電源に接続されたソース、前記センス増幅器
の前記出力信号を受信するゲート、及び、ドレインを備
える第１のｐチャネル・トランジスタと、前記第１のｐ
チャネル・トランジスタの前記ドレイン及び前記第１の
ｎチャネル・トランジスタの前記ドレインに接続され、
そのゲートが、前記第１のｎチャネル・トランジスタの
前記ゲート制御信号の補償信号に接続されている第２の
ｐチャネル・トランジスタが含まれる。
は、更に、電源に接続されたソース、前記センス増幅器
の前記出力信号を受信するゲート、及び、ドレインを備
える第１のｐチャネル・トランジスタと、前記第１のｐ
チャネル・トランジスタの前記ドレイン及び前記第１の
ｎチャネル・トランジスタの前記ドレインに接続され、
そのゲートが、前記第１のｎチャネル・トランジスタの
前記ゲート制御信号の補償信号に接続されている第２の
ｐチャネル・トランジスタが含まれる。
【００２１】好ましくは、前記ライト・バック・ブロッ
ク１２は、電源に接続されたソースを有する第１のｐチ
ャネル・トランジスタと、前記第１のＰチャネル・トラ
ンジスタの前記ドレインに接続されたソースを有する第
２のｐチャネル・トランジスタと、前記入力信号に接続
されるライト・バック出力信号を形成する前記第２のｐ
チャネル・トランジスタの前記ドレインに接続されてい
るドレインを有する第１のｎチャネル・トランジスタ
と、前記第１のｎチャネル・トランジスタの前記ソース
に接続されるドレイン、及び、アースに接続されている
ソースを有する第２のｎチャネル・トランジスタが含ま
れており、前記第１のｐチャネル・トランジスタ及び前
記第２のｎチャネル・トランジスタのゲートが、相補性
出力信号を受信する。
ク１２は、電源に接続されたソースを有する第１のｐチ
ャネル・トランジスタと、前記第１のＰチャネル・トラ
ンジスタの前記ドレインに接続されたソースを有する第
２のｐチャネル・トランジスタと、前記入力信号に接続
されるライト・バック出力信号を形成する前記第２のｐ
チャネル・トランジスタの前記ドレインに接続されてい
るドレインを有する第１のｎチャネル・トランジスタ
と、前記第１のｎチャネル・トランジスタの前記ソース
に接続されるドレイン、及び、アースに接続されている
ソースを有する第２のｎチャネル・トランジスタが含ま
れており、前記第１のｐチャネル・トランジスタ及び前
記第２のｎチャネル・トランジスタのゲートが、相補性
出力信号を受信する。
【００２２】更に、本発明は、差動データを検知する方
法であって、入力と基準入力の差動入力信号を受信する
ステップと、前記差動入力信号を増幅するステップと、
出力信号を緩衝記憶するステップと、前記データを前記
入力にライト・バックするステップが含まれていること
を特徴とする方法を提供する。
法であって、入力と基準入力の差動入力信号を受信する
ステップと、前記差動入力信号を増幅するステップと、
出力信号を緩衝記憶するステップと、前記データを前記
入力にライト・バックするステップが含まれていること
を特徴とする方法を提供する。
【００２３】好ましくは、前記ライト・バック及び増幅
ステップが、個別に行われる。
ステップが、個別に行われる。
【００２４】好ましくは、差動入力データの単一受信に
関して、前記増幅及び緩衝記憶ステップが繰り返され
る。
関して、前記増幅及び緩衝記憶ステップが繰り返され
る。
【００２５】更に、本発明は、センス増幅器であって、
ソースが電源及び第１のドレインに接続されたｐチャネ
ル・トランジスタ；前記ｐチャネル・トランジスタの前
記ドレイン及びアースにそれぞれ接続される第１及び第
２の脚であって、各脚が、更に、ソースが前記第１のド
レインに接続された第１のｐチャネル・トランジスタ、
ソースが、第１のノードにおいて、前記第１のｐチャネ
ル・トランジスタの前記ドレインに接続された第２のｐ
チャネル・トランジスタ、並列に接続され、第２のノー
ドにおいて、前記第２のｐチャネル・トランジスタの前
記ドレインに接続され、また、アースに接続された２つ
のｎチャネル・トランジスタ、及び、前記第１のｐチャ
ネル・トランジスタのゲートに直列に接続された第３の
ｎチャネル・トランジスタを含んでいて、各脚毎に、前
記第２のノードが、前記第２のｐチャネル・トランジス
タのゲート、及び、もう一方の脚の前記２つのｎチャネ
ル・トランジスタの一方に接続している第１及び第２の
脚；及び前記第１及び第２の脚の前記第１のノード間に
接続された第１のｎチャネル・トランジスタが含まれて
いることを特徴とするセンス増幅器を提供する。
ソースが電源及び第１のドレインに接続されたｐチャネ
ル・トランジスタ；前記ｐチャネル・トランジスタの前
記ドレイン及びアースにそれぞれ接続される第１及び第
２の脚であって、各脚が、更に、ソースが前記第１のド
レインに接続された第１のｐチャネル・トランジスタ、
ソースが、第１のノードにおいて、前記第１のｐチャネ
ル・トランジスタの前記ドレインに接続された第２のｐ
チャネル・トランジスタ、並列に接続され、第２のノー
ドにおいて、前記第２のｐチャネル・トランジスタの前
記ドレインに接続され、また、アースに接続された２つ
のｎチャネル・トランジスタ、及び、前記第１のｐチャ
ネル・トランジスタのゲートに直列に接続された第３の
ｎチャネル・トランジスタを含んでいて、各脚毎に、前
記第２のノードが、前記第２のｐチャネル・トランジス
タのゲート、及び、もう一方の脚の前記２つのｎチャネ
ル・トランジスタの一方に接続している第１及び第２の
脚；及び前記第１及び第２の脚の前記第１のノード間に
接続された第１のｎチャネル・トランジスタが含まれて
いることを特徴とするセンス増幅器を提供する。
【図１】従来技術のディジタル差動コンパレータを例示
した図である。
した図である。
【図２】従来技術によるラッチ式センス増幅器を例示し
た図である。
た図である。
【図３】本発明の機能ブロック図である。
【図４】ライト・バック機能のブロック図である。
【図５】センス増幅器を例示した図である。
【図６】センス増幅器の代替実施態様を例示する図であ
る。
る。
【図７】オプションとなるデータ・バッファを例示する
図である。
図である。
１２ 三安定ライト・バック・ブロック
１４ センス増幅器
１６ データ・バッファ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジャージェン・ティー・リッキーズ
アメリカ合衆国カリフォルニア州ロス・ア
ルトス・ヒルズ カーリングトン・サーク
ル27200
(72)発明者 ヒュー・ピー・マックアダムス
アメリカ合衆国テキサス州マックケニー
206 カウンティー・ロード5416
(72)発明者 ジェームス・ダブリュウ・グレース
アメリカ合衆国カリフォルニア州ロス・ア
ルトス・ヒルズ ラ・クレスタ・ドライブ
13355
Claims (11)
- 【請求項１】独立したライト・バック機能を備えた検知
回路であって、 入力と基準信号を比較して、出力信号を発生するセンス
増幅器と、 許可信号とライト・バック出力信号を生じる三安定ライ
ト・バック・ブロックが含まれており、 センス増幅器の出力が、ライト・バック・ブロックに結
合されていることを特徴とする、検知回路。 - 【請求項２】更に、センス増幅器の出力信号を受信する
データ・バッファが含まれることを特徴とする、請求項
１に記載の検知回路。 - 【請求項３】前記センス増幅器が、 電源及び第１のドレインに接続されたソースを備えるｐ
チャネル・トランジスタ；前記ｐチャネル・トランジス
タの前記ドレイン及びアースに接続される第１及び第２
の脚にして、 前記第１のドレインにソースが接続された第１のｐチャ
ネル・トランジスタと、 第１のノードにおいて、ソースが前記第１のｐチャネル
・トランジスタの前記ドレインに接続された第２のｐチ
ャネル・トランジスタと、 並列に接続され、ドレインが、第２のノードにおいて、
前記第２のｐチャネル・トランジスタの前記ドレインに
接続され、ソースがアースに接続された２つのｎチャネ
ル・トランジスタと、 前記第１のｐチャネル・トランジスタのゲートに直列に
接続された第３のｎチャネル・トランジスタとを含んで
いて、 各脚毎に、前記第２のノードが、前記第２のｐチャネル
・トランジスタのゲート、及び、もう一方の脚の前記２
つのｎチャネル・トランジスタの一方に接続するように
される第１及び第２の脚；及び前記第１及び第２の脚の
前記第１のノード間に接続された第１のｎチャネル・ト
ランジスタとを有することを特徴とする、請求項２に記
載の検知回路。 - 【請求項４】前記データ・バッファには、 データ出力信号を発生するドレインと、制御信号を受信
するゲートを有する第１のｎチャネル・トランジスタ
と、 前記第１のｎチャネル・トランジスタの前記ソースに接
続されるドレインと、アースに接続されるソースと、前
記センス増幅器の前記出力信号を受信するゲートとを有
する第２のｎチャネル・トランジスタとが含まれること
を特徴とする、請求項２に記載の検知回路。 - 【請求項５】前記データ・バッファは、 更に、電源に接続されたソース、前記センス増幅器の前
記出力信号を受信するゲート、及び、ドレインを備えた
第１のｐチャネル・トランジスタと、 前記第１のｐチャネル・トランジスタの前記ドレイン及
び前記第１のｎチャネル・トランジスタの前記ドレイン
に接続され、そのゲートがＶＤＤに接続されている第２
のｐチャネル・トランジスタとが含まれていることを特
徴とする、請求項４に記載の検知回路。 - 【請求項６】前記データ・バッファは、 更に、電源に接続されたソース、前記センス増幅器の前
記出力信号を受信するゲート、及び、ドレインを備える
第１のｐチャネル・トランジスタと、 前記第１のｐチャネル・トランジスタの前記ドレイン及
び前記第１のｎチャネル・トランジスタの前記ドレイン
に接続され、そのゲートが、前記第１のｎチャネル・ト
ランジスタの前記ゲート制御信号の補償信号に接続され
ている第２のｐチャネル・トランジスタが含まれること
を特徴とする、請求項４に記載の検知回路。 - 【請求項７】前記ライト・バック・ブロックは、 電源に接続されたソースを有する第１のｐチャネル・ト
ランジスタと、 前記第１のＰチャネル・トランジスタの前記ドレインに
接続されたソースを有する第２のｐチャネル・トランジ
スタと、 前記入力信号に接続されるライト・バック出力信号を形
成する前記第２のｐチャネル・トランジスタの前記ドレ
インに接続されているドレインを有する第１のｎチャネ
ル・トランジスタと、 前記第１のｎチャネル・トランジスタの前記ソースに接
続されるドレイン、及び、アースに接続されているソー
スを有する第２のｎチャネル・トランジスタが含まれて
おり、 前記第１のｐチャネル・トランジスタ及び前記第２のｎ
チャネル・トランジスタのゲートが、相補性出力信号を
受信することを特徴とする、請求項１に記載の検知回
路。 - 【請求項８】差動データを検知する方法であって、 入力と基準入力の差動入力信号を受信するステップと、 前記差動入力信号を増幅するステップと、 出力信号を緩衝記憶するステップと、 前記データを前記入力にライト・バックするステップが
含まれていることを特徴とする方法。 - 【請求項９】前記ライト・バック及び増幅ステップが、
個別に行われることを特徴とする、請求項８に記載の検
知方法。 - 【請求項１０】差動入力データの単一受信に関して、前
記増幅及び緩衝記憶ステップが繰り返されることを特徴
とする、請求項８に記載の検知方法。 - 【請求項１１】センス増幅器であって、 ソースが電源及び第１のドレインに接続されたｐチャネ
ル・トランジスタ；前記ｐチャネル・トランジスタの前
記ドレイン及びアースにそれぞれ接続される第１及び第
２の脚であって、各脚が、更に、 ソースが前記第１のドレインに接続された第１のｐチャ
ネル・トランジスタ、 ソースが、第１のノードにおいて、前記第１のｐチャネ
ル・トランジスタの前記ドレインに接続された第２のｐ
チャネル・トランジスタ、 並列に接続され、第２のノードにおいて、前記第２のｐ
チャネル・トランジスタの前記ドレインに接続され、ま
た、アースに接続された２つのｎチャネル・トランジス
タ、及び、 前記第１のｐチャネル・トランジスタのゲートに直列に
接続された第３のｎチャネル・トランジスタを含んでい
て、 各脚毎に、前記第２のノードが、前記第２のｐチャネル
・トランジスタのゲート、及び、もう一方の脚の前記２
つのｎチャネル・トランジスタの一方に接続している第
１及び第２の脚；及び前記第１及び第２の脚の前記第１
のノード間に接続された第１のｎチャネル・トランジス
タが含まれていることを特徴とするセンス増幅器。
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|---|---|---|---|
| US991571 | 1997-12-15 | ||
| US09/991,571 US6563753B1 (en) | 2001-11-16 | 2001-11-16 | Sense amplifier with independent write-back capability for ferroelectric random-access memories |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=25537333
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015187905A (ja) * | 2014-03-13 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|---|---|---|
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-
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