JPH033191A - センス増幅器駆動方式 - Google Patents
センス増幅器駆動方式Info
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- JPH033191A JPH033191A JP1139523A JP13952389A JPH033191A JP H033191 A JPH033191 A JP H033191A JP 1139523 A JP1139523 A JP 1139523A JP 13952389 A JP13952389 A JP 13952389A JP H033191 A JPH033191 A JP H033191A
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- sense amplifier
- differential amplifier
- transfer gates
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- circuit
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- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
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- 230000000694 effects Effects 0.000 abstract description 7
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセンス増幅器駆動方式に関し、特にＬＳＩメモ
リ中のセンス増幅器駆動方式に関するものである。
リ中のセンス増幅器駆動方式に関するものである。
従来、この種のセンス増幅器駆動方式は、メモリセルか
ら読みだされた信号を増幅する場合、例えば１９８９年
国際固体素子回路会議（Ｉｎｔｅｒｎａ−１ｉｎａｌ
５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ。
ら読みだされた信号を増幅する場合、例えば１９８９年
国際固体素子回路会議（Ｉｎｔｅｒｎａ−１ｉｎａｌ
５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ。
略してｌ５ＳＣＣ）の講演予稿集（Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ）第２４６ページ
に記載されているラッチ型センス方式と呼ばれるものが
ある。まず、この従来技術について説明する。
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ）第２４６ページ
に記載されているラッチ型センス方式と呼ばれるものが
ある。まず、この従来技術について説明する。
第３図（ａ） 、 ｔｂ）はそれぞれ、う、チ型センス
方式％式％（ Ｍ）に適用したときの回路の一例及びその各部信号のタ
イミングチャートである。
方式％式％（ Ｍ）に適用したときの回路の一例及びその各部信号のタ
イミングチャートである。
第３図＜ａ＞において、メそリセｋＭｃ ０１−ＭＯＯ
ｎ 、ＭＣＩ １−ＭＣｌ ｎは通常の１トランジスタ
ｌキヤパシタ型のもの、すなわち、電荷蓄積用のキャパ
シタＣ８とビット線ＢＬＯ，ＢＬＩとの間にスイッチン
グトランジスタＱ８を介在させる形式のメモリセルであ
る。
ｎ 、ＭＣＩ １−ＭＣｌ ｎは通常の１トランジスタ
ｌキヤパシタ型のもの、すなわち、電荷蓄積用のキャパ
シタＣ８とビット線ＢＬＯ，ＢＬＩとの間にスイッチン
グトランジスタＱ８を介在させる形式のメモリセルであ
る。
データをメモリセルＭｃ ０１〜ＭＣＯｎ 、 ＭＣ１
１−ＭＣ１ｎ（第３図（ａ）では、ビット線１本につき
ｎ個のメモリセルが付いている）から読みだす場合には
、スイッチングトランジスタＱ８のゲートに接続されて
いるワード線ＷＬＯＩ−ＷＬ。
１−ＭＣ１ｎ（第３図（ａ）では、ビット線１本につき
ｎ個のメモリセルが付いている）から読みだす場合には
、スイッチングトランジスタＱ８のゲートに接続されて
いるワード線ＷＬＯＩ−ＷＬ。
ｎ 、 ＷＬ １１−ＷＬ ｌ ｎのいずれかを選択し
て高レベルに上げることによりスイッチングトランジス
タＱＳを導通させ、キャパシタＣ８に蓄えられている電
荷をビット線に読みだす。その後、センス増幅器８Ａと
呼ばれる回路により、メモリセルから読みだされ九信号
を増幅する。
て高レベルに上げることによりスイッチングトランジス
タＱＳを導通させ、キャパシタＣ８に蓄えられている電
荷をビット線に読みだす。その後、センス増幅器８Ａと
呼ばれる回路により、メモリセルから読みだされ九信号
を増幅する。
センス増幅器８人は、第３図（ａ）では、Ｐチャネル型
トランジスタＰＬ、Ｐ２で構成されたフリップフロ、プ
型の第１の差動増幅回路ＤＳＩと、Ｎチャネル型トラン
ジスタＮｌ、Ｎ２で構成されたフリ、プ７ａ、プ型の第
２の差動増幅回路Ｄ８２とで構成されている。ここで、
センス増幅器Ｓ入のＰチャネル型トランジスタ及びＮチ
ャネル型トランジスタの共通ンースをそれぞれノードＳ
ＡＰ。
トランジスタＰＬ、Ｐ２で構成されたフリップフロ、プ
型の第１の差動増幅回路ＤＳＩと、Ｎチャネル型トラン
ジスタＮｌ、Ｎ２で構成されたフリ、プ７ａ、プ型の第
２の差動増幅回路Ｄ８２とで構成されている。ここで、
センス増幅器Ｓ入のＰチャネル型トランジスタ及びＮチ
ャネル型トランジスタの共通ンースをそれぞれノードＳ
ＡＰ。
ＳＡＮとする。また、２つのＰチャネル型トランジスタ
・Ｎチャネル型トランジスタの共通ドレインをそれぞれ
ノード８ＡＯ，ＳＡＩとする。
・Ｎチャネル型トランジスタの共通ドレインをそれぞれ
ノード８ＡＯ，ＳＡＩとする。
通常のセンス方式の回路では、ノード８ＡＯ。
ＳＡＩとビット線ＢＬＯ，ＢＬＩとがそれぞれ直接接続
されるが、う、チ型センス方式を用いる場合には、ノー
ドＳＡ０．８Ａｌとビット線ＢＬＯ。
されるが、う、チ型センス方式を用いる場合には、ノー
ドＳＡ０．８Ａｌとビット線ＢＬＯ。
ＢＬｌとの間に、信号ＴＧで制御されるトランスフアゲ
−）ＱＴＧＯ，ＱＴＧＩが挿入されていることが回路上
の特徴であり、この例ではＮチ′ヤネル型トランジスタ
が使用されている。
−）ＱＴＧＯ，ＱＴＧＩが挿入されていることが回路上
の特徴であり、この例ではＮチ′ヤネル型トランジスタ
が使用されている。
キャノゝシタＣＢＬＯｅ ＣＢＬＩ・Ｃ８＾０ ＊ Ｃ
８Ａ宜はそれぞれビット線ＢＬＯ，ＢＬＩ及びノード８
ＡＯ。
８Ａ宜はそれぞれビット線ＢＬＯ，ＢＬＩ及びノード８
ＡＯ。
ＳＡＩの寄生容量を示している。
次に、メモリセルＭＣ０Ｉに接地電位レベルのデータが
記憶されている場合のう、チ型センス方式によるデータ
読みだし動作について説明する。
記憶されている場合のう、チ型センス方式によるデータ
読みだし動作について説明する。
第３図（ｂ）において、ＧＮＤは接地電位レベル（低レ
ベル）、ＶＣＣは電源電圧レベル（高レベル）を表わす
。Ｖ、、、はＧＮＤ≦ｖｐ４≦ＶＣＣを満たす、ある特
定の中間電位である。
ベル）、ＶＣＣは電源電圧レベル（高レベル）を表わす
。Ｖ、、、はＧＮＤ≦ｖｐ４≦ＶＣＣを満たす、ある特
定の中間電位である。
まず、待機時（期間Ｔｏ）には、ビット線ＢＬｏ。
ＢＬｌ、ノードＳＡＯ、ＳＡｔ 、ＳＡＰ 、８ＡＮは
Ｖ、。にプリチャージされている。特に近年のＤＲＡＭ
においては通常ｖ１．。＝ Ｖｃｃ ・／ ２とされる
ことが多い。その他、信号ＴＧはノ・イレペルで、ＢＬ
Ｏと８ＡＯ，ＢＬＩと８Ａｌはそれぞれ導通させておく
。
Ｖ、。にプリチャージされている。特に近年のＤＲＡＭ
においては通常ｖ１．。＝ Ｖｃｃ ・／ ２とされる
ことが多い。その他、信号ＴＧはノ・イレペルで、ＢＬ
Ｏと８ＡＯ，ＢＬＩと８Ａｌはそれぞれ導通させておく
。
ワード線ＷＬ ０１−ＷＬ Ｏｎ 、 ＷＬ １１−Ｗ
Ｌｉｎはすべて低レベルで、メモリセルＭＣ０Ｉ〜ＭＣ
Ｏｎ 、 Ｍｅ ｌ ｌ 〜ＭＣｌ ｎのスイッチング
トランジスタＱＳは閉じ九ままである。
Ｌｉｎはすべて低レベルで、メモリセルＭＣ０Ｉ〜ＭＣ
Ｏｎ 、 Ｍｅ ｌ ｌ 〜ＭＣｌ ｎのスイッチング
トランジスタＱＳは閉じ九ままである。
選択されたメモリセルＭＣ０Ｉからデータを読みだすた
めに、ワード線ＷＬＯＩを高レベルに上げ（他のワード
線は低レベルのままである）、該選択メモリセルＭＣ０
ＩのスイッチングトランジスタＱＳを導通させ、ビット
線ＢＬＯ，ノードＳＡＯにデータを読みだす。具体的に
は、選択され九メモリセルＭＣ０Ｉには低レベルのデー
タが入っているので、スイッチングトランジスタＱＢが
導通するとビット線ＢＬＯ，ノードＳ入０の電位がＶ、
。から少し下がる。この下がった分の電位をΔ■と表わ
すと、ビット線ＢＬＱ、ノードＳＡＯの電位は（ｖ、ｒ
、−ΔＶ）となる。このΔ■をメモリセルからの読みだ
し電圧あるいは読みだし信号と呼ぶことにする。
めに、ワード線ＷＬＯＩを高レベルに上げ（他のワード
線は低レベルのままである）、該選択メモリセルＭＣ０
ＩのスイッチングトランジスタＱＳを導通させ、ビット
線ＢＬＯ，ノードＳＡＯにデータを読みだす。具体的に
は、選択され九メモリセルＭＣ０Ｉには低レベルのデー
タが入っているので、スイッチングトランジスタＱＢが
導通するとビット線ＢＬＯ，ノードＳ入０の電位がＶ、
。から少し下がる。この下がった分の電位をΔ■と表わ
すと、ビット線ＢＬＱ、ノードＳＡＯの電位は（ｖ、ｒ
、−ΔＶ）となる。このΔ■をメモリセルからの読みだ
し電圧あるいは読みだし信号と呼ぶことにする。
一方、ビット線ＢＬｌ、ノード８Ａｌの電位はｖｐ０レ
ベルのｉｔで、これが基準電圧レベルとなる。以上が第
３図（ｂ）の期間ＴＩに対応する。
ベルのｉｔで、これが基準電圧レベルとなる。以上が第
３図（ｂ）の期間ＴＩに対応する。
次に、信号ＴＧを低レベルに下げ、トランスファゲート
ＱＴＧＯ，Ｑ’ｌ’Ｇｌを非導通にし、センス増幅器８
人からビット線ＢＬｏ 、ＢＬＩを切り離す。これがラ
ッチ型センス方式の動作上の特徴である。こうすること
により、センス増幅器８Ａに読みだし信号がラッチされ
る。これは、第３図（ｂ）の期間Ｔ２に対応する。
ＱＴＧＯ，Ｑ’ｌ’Ｇｌを非導通にし、センス増幅器８
人からビット線ＢＬｏ 、ＢＬＩを切り離す。これがラ
ッチ型センス方式の動作上の特徴である。こうすること
により、センス増幅器８Ａに読みだし信号がラッチされ
る。これは、第３図（ｂ）の期間Ｔ２に対応する。
その後、ノード８ＡＰを高レベルに上げ、ノード８ＡＮ
を低レベルに下げてセンス増幅器ＳＡを活性化し、読み
だし電圧ΔＶを増幅する。この増幅動作は、最終的にノ
ード８Ａｏ 、ＳＡＩがそれぞれ低レベル、高レベルに
達するまで行われる。
を低レベルに下げてセンス増幅器ＳＡを活性化し、読み
だし電圧ΔＶを増幅する。この増幅動作は、最終的にノ
ード８Ａｏ 、ＳＡＩがそれぞれ低レベル、高レベルに
達するまで行われる。
従来、この際のノードＳＡＰとノード８ＡＮの変化する
タイミングは、ノード８ＡＮがノードＳＡＰよシも先に
変化するか、または両者同時に変化するのが通常であっ
た。これが第３図（ｂ）の期間Ｔ３に対応する。
タイミングは、ノード８ＡＮがノードＳＡＰよシも先に
変化するか、または両者同時に変化するのが通常であっ
た。これが第３図（ｂ）の期間Ｔ３に対応する。
ちなみに、信号ＴＧにより切り離されたビット線ＢＬＯ
，ＢＬＩへのデータ再書き込みは、その読みだしサイク
ルのリセット時に行われる。
，ＢＬＩへのデータ再書き込みは、その読みだしサイク
ルのリセット時に行われる。
以上に述べた手順でセンス増幅動作を行うことによシ、
センス増幅器駆動時にビット線の負荷容量がセンスアン
プから切り離されるため、高速なセンス増幅動作が行え
るという利点があった。
センス増幅器駆動時にビット線の負荷容量がセンスアン
プから切り離されるため、高速なセンス増幅動作が行え
るという利点があった。
しかしながら、上述した従来のラッチ型センス方式のセ
ンス増幅器駆動方式においては、信号ＴＧを非導通にす
る際のトランスフアゲ−）ＱＴＧＱ、ＱＴＧＩの力、プ
リングノイズにより、読みだし信号ΔＶが実効的に小さ
くなってしまうという問題点があった。
ンス増幅器駆動方式においては、信号ＴＧを非導通にす
る際のトランスフアゲ−）ＱＴＧＱ、ＱＴＧＩの力、プ
リングノイズにより、読みだし信号ΔＶが実効的に小さ
くなってしまうという問題点があった。
既に述べたように、従来のラッチ型センス方式ではセン
ス増幅器８ＡのＮチャネル型トランジスタ側、すなわち
第２０差動増幅回路ＤＡＺ側が先に活性化する。すなわ
ち、センス増幅初期、つまり、ノードＳＡＯ、ＳＡＩが
それぞれ正しく低レベル、高レベルへと増幅されるかを
決定するまでの期間は、Ｎチャネル型トランジスタ側の
第２の差動増幅回路ＤＡＺ側のみで増幅が行われる。
ス増幅器８ＡのＮチャネル型トランジスタ側、すなわち
第２０差動増幅回路ＤＡＺ側が先に活性化する。すなわ
ち、センス増幅初期、つまり、ノードＳＡＯ、ＳＡＩが
それぞれ正しく低レベル、高レベルへと増幅されるかを
決定するまでの期間は、Ｎチャネル型トランジスタ側の
第２の差動増幅回路ＤＡＺ側のみで増幅が行われる。
このときの動作を理解しやすくするため、第４図にＮチ
ャネル型トランジスタ側の第２の差動増幅回路ＤＡ２の
みからなるセンス増幅器８Ａを含む回路を示す。
ャネル型トランジスタ側の第２の差動増幅回路ＤＡ２の
みからなるセンス増幅器８Ａを含む回路を示す。
第４図はＰチャネル型トランジスタ側の第１の差動増幅
回路ＤＡＩがないことを除き、すべて第３図（ａ）と同
じである。これは従来の方式におけるセンス増幅初期の
良いモデルを表わすと考えられる。
回路ＤＡＩがないことを除き、すべて第３図（ａ）と同
じである。これは従来の方式におけるセンス増幅初期の
良いモデルを表わすと考えられる。
ここで、ノード８ＡＯへ低レベルのデータを読みだす場
合の容量アンバランスの最悪ケースは、となるときであ
る。実際、ＬＳＩ製造上のばらつきがあるので、最大で
数チ〜１０％のアンバランスは考慮しておかなければな
らない。
合の容量アンバランスの最悪ケースは、となるときであ
る。実際、ＬＳＩ製造上のばらつきがあるので、最大で
数チ〜１０％のアンバランスは考慮しておかなければな
らない。
このとき、信号ＴＧのカップリングノイズにより、／−
）’５ＡＯＯ１１位７５ＥΔＶＯ１／−ドＳＡＩの電位
がΔ■ｌ下がったとする。上記（１）式の条件の下では
、Ｃ３Ａ０ ＞ ０８Ａ１でおるので、Δ■０くΔｖ１
の関係がある。
）’５ＡＯＯ１１位７５ＥΔＶＯ１／−ドＳＡＩの電位
がΔ■ｌ下がったとする。上記（１）式の条件の下では
、Ｃ３Ａ０ ＞ ０８Ａ１でおるので、Δ■０くΔｖ１
の関係がある。
そこで、センス増幅器ＳＡにラッチされる実効的な読み
だし電圧ΔＶｅｆｆ を計算すると（ΔＶはカップリン
グノイズがない場合の読みだし電圧）、ΔＶｓｕ＝（Ｖ
ｐｒｅ−ΔＶｌ） （ｖｐｒｅ−ΔＶ−ΔＶｏ）＝Δ
Ｖ−（ΔＶｌ−ΔＶＯ）（ΔＶ 。
だし電圧ΔＶｅｆｆ を計算すると（ΔＶはカップリン
グノイズがない場合の読みだし電圧）、ΔＶｓｕ＝（Ｖ
ｐｒｅ−ΔＶｌ） （ｖｐｒｅ−ΔＶ−ΔＶｏ）＝Δ
Ｖ−（ΔＶｌ−ΔＶＯ）（ΔＶ 。
（ΔＶＯ＜ΔＶｌより）
すなわち、上式は力、プリングノイズにより読みだし信
号が減少してしまうことを表わしている。
号が減少してしまうことを表わしている。
本発明の目的は、上記カップリングノイズの影響を小さ
くおさえ、高感度のセンス増幅器駆動方式を提供するこ
とにある。
くおさえ、高感度のセンス増幅器駆動方式を提供するこ
とにある。
本発明のセンス増幅器駆動方式は、第１及び第２のメモ
リセルとそれぞれ対応して接続する第１及び第２のと、
ト線と、一端をこれら第１及び第２のビット線とそれぞ
れ対応して接続する凡チャネル型ＭＩＳＦＥＴの第１及
び第２のトランスファゲートと、ドレインをこの第１及
び第２のトランスファゲートの他端とそれぞれ対応して
接続しかつドレインとゲートとを互いに交差接続した第
１及び第２のＰチャネル型ＭＩＩＥ’ｌ’を備えた第１
の差動増幅回路、並びにドレインを前記第１及び第２の
トランスファゲートの他端とそれぞれ対応して接続しか
つドレインとゲートとを互いに交差接続した第１及び第
２ＯＮチヤネル型ＭＩＳＦＥＴを備えた第２の差動増幅
回路を含むセンス増幅器とを有し、前記第１及び第２の
トランスファゲートを導通状態にして前記第１及び第２
のビット線を電源電圧レベル及び接地レベルの中間レベ
ルにプリチャージし、前記第１及び第２のメモリセルの
データを前記第１及び第２のビット線に読出した後前記
第１及び第２のトランスファゲートを非導通状態とし、
この後前記第１及び第２の差動増幅回路にそれぞれ電源
を供給して前記センス増幅器を活性化し駆動するセンス
増幅器駆動方式において、前記第１の差動増幅回路への
電源の供給を前記第２の差動増幅回路よりも先に供給し
活性化するようにして構成される。
リセルとそれぞれ対応して接続する第１及び第２のと、
ト線と、一端をこれら第１及び第２のビット線とそれぞ
れ対応して接続する凡チャネル型ＭＩＳＦＥＴの第１及
び第２のトランスファゲートと、ドレインをこの第１及
び第２のトランスファゲートの他端とそれぞれ対応して
接続しかつドレインとゲートとを互いに交差接続した第
１及び第２のＰチャネル型ＭＩＩＥ’ｌ’を備えた第１
の差動増幅回路、並びにドレインを前記第１及び第２の
トランスファゲートの他端とそれぞれ対応して接続しか
つドレインとゲートとを互いに交差接続した第１及び第
２ＯＮチヤネル型ＭＩＳＦＥＴを備えた第２の差動増幅
回路を含むセンス増幅器とを有し、前記第１及び第２の
トランスファゲートを導通状態にして前記第１及び第２
のビット線を電源電圧レベル及び接地レベルの中間レベ
ルにプリチャージし、前記第１及び第２のメモリセルの
データを前記第１及び第２のビット線に読出した後前記
第１及び第２のトランスファゲートを非導通状態とし、
この後前記第１及び第２の差動増幅回路にそれぞれ電源
を供給して前記センス増幅器を活性化し駆動するセンス
増幅器駆動方式において、前記第１の差動増幅回路への
電源の供給を前記第２の差動増幅回路よりも先に供給し
活性化するようにして構成される。
また、前記第１及び第２のトランスファゲートをＰチャ
ネル型Ｍ Ｌ Ｓ Ｆ Ｅ Ｔにより形成したときは、
前記第２の差動増幅回路への電源を前記第１の差動増幅
回路よりも先に供給するようにして構成される。
ネル型Ｍ Ｌ Ｓ Ｆ Ｅ Ｔにより形成したときは、
前記第２の差動増幅回路への電源を前記第１の差動増幅
回路よりも先に供給するようにして構成される。
本発明においては、トランスファゲートがＮチャネル型
ＭＩＳＦＥＴのときは第１の差動増幅回路を先にトラン
スファゲートがＰチャネル型ＭＩＳＦＥＴのときは第２
の差動増幅回路を先に活性化させることにより、容量ア
ンバランスの最悪条件の場合に、トランスファゲートの
カップリングノイズが読みだし信号の損失を起こさない
ようにしている。
ＭＩＳＦＥＴのときは第１の差動増幅回路を先にトラン
スファゲートがＰチャネル型ＭＩＳＦＥＴのときは第２
の差動増幅回路を先に活性化させることにより、容量ア
ンバランスの最悪条件の場合に、トランスファゲートの
カップリングノイズが読みだし信号の損失を起こさない
ようにしている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ） 、 （ｂ）はそれぞれ本発明の一実施例
を説明するためのセンス増幅器とその周辺の回路図及び
各部信号のタイミングチャートである。
を説明するためのセンス増幅器とその周辺の回路図及び
各部信号のタイミングチャートである。
この実施例が適用される回路は、第３図（ａ）に示され
た回路と同様である。
た回路と同様である。
また、メモリセルＭＣ０Ｉからデータを読みだすまでの
期間ＴＯ＋ Ｔ１ ｓ及び信号ＴＧによりトランスファ
ゲートＱＴＧＯ，ＱＴＧＩを非導通とするまでの期間Ｔ
！は従来のう、チ型センス方式と全く同様である。
期間ＴＯ＋ Ｔ１ ｓ及び信号ＴＧによりトランスファ
ゲートＱＴＧＯ，ＱＴＧＩを非導通とするまでの期間Ｔ
！は従来のう、チ型センス方式と全く同様である。
本発明が従来のセンス増幅器駆動方式と異なる点は、セ
ンス増幅を行う際、すなわち期間Ｔ、のノードＳＡＰ、
ＳＡＮの変化のタイばングである〇具体的にはノード８
ＡＰをノード８ＡＮより先に変化させているところが重
要である。
ンス増幅を行う際、すなわち期間Ｔ、のノードＳＡＰ、
ＳＡＮの変化のタイばングである〇具体的にはノード８
ＡＰをノード８ＡＮより先に変化させているところが重
要である。
こうすることにより、なぜトランスファゲートＱＴＧＯ
、ＱＴＧｌのカップリングノイズによる信号損失を抑え
ることができるかについて、第２図を用いて説明する。
、ＱＴＧｌのカップリングノイズによる信号損失を抑え
ることができるかについて、第２図を用いて説明する。
第２図は第４図とは逆に、Ｐチャネル型トランジスタ側
の第１の差動増幅回路ＤＡＩによるセンス増幅器８Ａが
示しである。その他は第４図と同じである。
の第１の差動増幅回路ＤＡＩによるセンス増幅器８Ａが
示しである。その他は第４図と同じである。
本発明のセンス増幅器駆動方式では、センス増幅初期の
期間、Ｐチャネル型トランジスタ側の第１の差動増幅回
路ＤＡｌのみが導通する。従って、第２図の回路は、本
発明のセンス増幅器駆動方式の利点を説明するための良
いモデルである。
期間、Ｐチャネル型トランジスタ側の第１の差動増幅回
路ＤＡｌのみが導通する。従って、第２図の回路は、本
発明のセンス増幅器駆動方式の利点を説明するための良
いモデルである。
ワード線ＷＬＯＩにつながるメモリセルＭＣ０１から低
レベルのデータを読みだすと仮定した場合の容量アンバ
ランス最悪条件は、 この（２）式の条件は、（１）式の条件とＣ３Ａ０ ｒ
Ｃ８Ａｌの大小関係が逆になっていることに注意する
。このことがＰチャネル型トランジスタ側の第１の差動
増幅回路ＤＡ１１ＦｒＮチャネル型トランジスタ側の第
２の差動増幅回路ＤＡ２よりも先に導通させることの効
果である。
レベルのデータを読みだすと仮定した場合の容量アンバ
ランス最悪条件は、 この（２）式の条件は、（１）式の条件とＣ３Ａ０ ｒ
Ｃ８Ａｌの大小関係が逆になっていることに注意する
。このことがＰチャネル型トランジスタ側の第１の差動
増幅回路ＤＡ１１ＦｒＮチャネル型トランジスタ側の第
２の差動増幅回路ＤＡ２よりも先に導通させることの効
果である。
このとき、実効的な読みだし信号電圧ΔＶｅｆｆを計算
すると、 ΔＶ、（１＝ΔＶ −（ΔＶ １−ΔｖＯ） −
−（３）今度は（２）式の関係にあるように、Ｃ３Ａ０
＜ Ｃ５Ａｘであるから、カップリングによる電圧降
下量ΔＶｏ、Δｖｘは、ΔＶ Ｏ）ΔＶ １ ｆ）Ｋ係
１ｆＣｈル。（３）式から実効的な読みだし電圧ΔＶｅ
ｆｆ はメモリセルからの読みだし電圧Δ■よシも大き
くなりて、信号損失が抑えられるどころか、むしろ信号
が増加する。
すると、 ΔＶ、（１＝ΔＶ −（ΔＶ １−ΔｖＯ） −
−（３）今度は（２）式の関係にあるように、Ｃ３Ａ０
＜ Ｃ５Ａｘであるから、カップリングによる電圧降
下量ΔＶｏ、Δｖｘは、ΔＶ Ｏ）ΔＶ １ ｆ）Ｋ係
１ｆＣｈル。（３）式から実効的な読みだし電圧ΔＶｅ
ｆｆ はメモリセルからの読みだし電圧Δ■よシも大き
くなりて、信号損失が抑えられるどころか、むしろ信号
が増加する。
ここまでは、低レベルのデータ読みだしを仮定して説明
を加えてきたが、高レベルのデータ読みだしの場合も同
様の考察によって本発明の効果が得られることがわかる
。
を加えてきたが、高レベルのデータ読みだしの場合も同
様の考察によって本発明の効果が得られることがわかる
。
また、トランスファゲートＱ’ｒＧｏ 、ＱＴＧＩをＰ
チャネル型トランジスタで形成したときには、第２の差
動増幅回路ＤＡ２への電源を第１の差動増幅回路ＤＡＩ
より先に供給することにより同様の効果が得られる。
チャネル型トランジスタで形成したときには、第２の差
動増幅回路ＤＡ２への電源を第１の差動増幅回路ＤＡＩ
より先に供給することにより同様の効果が得られる。
以上述べてきたように本発明は、従来からのラッチ型セ
ンス方式の利点であった高速センス増幅動作に加え、ト
ランスファゲートのカップリングによる信号損失をなく
シ、高感度なセンス方式を実現することができる効果が
ある。もちろん、センス増幅器が高感度化することによ
り、更に高速センスが可能となる。
ンス方式の利点であった高速センス増幅動作に加え、ト
ランスファゲートのカップリングによる信号損失をなく
シ、高感度なセンス方式を実現することができる効果が
ある。もちろん、センス増幅器が高感度化することによ
り、更に高速センスが可能となる。
第１図（ａ） 、 （ｂ）はそれぞれ本発明の一実施例
を説明するためのセンス増幅器とその周辺の回路図及び
各部信号のタイばングチャート、第２図は本発明の一実
施例の効果を説明するためのセンス増幅器とその周辺の
回路図、第３図（ａ） 、 （ｂ）はそれぞれ従来のセ
ンス増幅器駆動方式の一例を説明するためのセンス増幅
器とその周辺の回路図及び各部信号のタイばングチャー
ト、第４図は従来のセンス増幅器駆動方式の課題を説明
する九めのセンス増幅器とその周辺の回路図である。 ＢＬＯ，ＢＬＩ・・・・・・ビット線、ＣＩＩＬＯ＋
ＣＢＬＩ ＨＣ８Ａ（１ｔ Ｃ８Ａ１ 、 ＣＳ−キャ
パシタ、ＤＡｌ。 Ｄ Ａ ２−−・−・差動増幅回路、ＭＣＯｌ−ＭＣＱ
ｎ 。 ＭＣ１１ＮＭＣｌ ｎ＝メモリセル、Ｎｏ、Ｎｌ・・・
・・・Ｎチャネル型トランジスタ、ＰＯ，ＰＩ・・・・
・・Ｐチャネル型トランジスタ、ＱＳ・・・・・・スイ
ッチングトランジスタ、ＱＴＧＯ、ＱＴＧＩ・旧・・ト
ランスファゲート、８Ａ・・・・・・センス増幅ａ、Ｗ
Ｌ ０１〜ＷＬ Ｏｎ 、 ＷＬ ｌ ｌ −ＷＬ １
ｎ−−ワード線。
を説明するためのセンス増幅器とその周辺の回路図及び
各部信号のタイばングチャート、第２図は本発明の一実
施例の効果を説明するためのセンス増幅器とその周辺の
回路図、第３図（ａ） 、 （ｂ）はそれぞれ従来のセ
ンス増幅器駆動方式の一例を説明するためのセンス増幅
器とその周辺の回路図及び各部信号のタイばングチャー
ト、第４図は従来のセンス増幅器駆動方式の課題を説明
する九めのセンス増幅器とその周辺の回路図である。 ＢＬＯ，ＢＬＩ・・・・・・ビット線、ＣＩＩＬＯ＋
ＣＢＬＩ ＨＣ８Ａ（１ｔ Ｃ８Ａ１ 、 ＣＳ−キャ
パシタ、ＤＡｌ。 Ｄ Ａ ２−−・−・差動増幅回路、ＭＣＯｌ−ＭＣＱ
ｎ 。 ＭＣ１１ＮＭＣｌ ｎ＝メモリセル、Ｎｏ、Ｎｌ・・・
・・・Ｎチャネル型トランジスタ、ＰＯ，ＰＩ・・・・
・・Ｐチャネル型トランジスタ、ＱＳ・・・・・・スイ
ッチングトランジスタ、ＱＴＧＯ、ＱＴＧＩ・旧・・ト
ランスファゲート、８Ａ・・・・・・センス増幅ａ、Ｗ
Ｌ ０１〜ＷＬ Ｏｎ 、 ＷＬ ｌ ｌ −ＷＬ １
ｎ−−ワード線。
Claims (2)
- （１）第１及び第２のメモリセルとそれぞれ対応して接
続する第１及び第２のビット線と、一端をこれら第１及
び第２のビット線とそれぞれ対応して接続するＮチャネ
ル型ＭＩＳＦＥＴの第１及び第２のトランスファゲート
と、ドレインをこの第１及び第２のトランスファゲート
の他端とそれぞれ対応して接続しかつドレインとゲート
とを互いに交差接続した第１及び第２のＰチャネル型Ｍ
ＩＳＦＥＴを備えた第１の差動増幅回路、並びにドレイ
ンを前記第１及び第２のトランスファゲートの他端とそ
れぞれ対応して接続しかつドレインとゲートとを互いに
交差接続した第１及び第２のＮチャネル型ＭＩＳＦＥＴ
を備えた第２の差動増幅回路を含むセンス増幅器とを有
し、前記第１及び第２のトランスファゲートを導通状態
にして前記第１及び第２のビット線を電源電圧レベル及
び接地レベルの中間レベルにプリチャージし、前記第１
及び第２のメモリセルのデータを前記第１及び第２のビ
ット線に読出した後前記第１及び第２のトランスファゲ
ートを非導通状態とし、この後前記第１及び第２の差動
増幅回路にそれぞれ電源を供給して前記センス増幅器を
活性化し駆動するセンス増幅器駆動方式において、前記
第１の差動増幅回路への電源の供給を前記第２の差動増
幅回路よりも先に供給し活性化するようにしたことを特
徴とするセンス増幅器駆動方式。 - （２）第１及び第２のトランスファゲートがＰチャネル
型ＭＩＳＦＥＴにより形成され、第２の差動増幅回路へ
の電源を第１の差動増幅回路よりも先に供給し活性化す
るようにした請求項（１）記載のセンス増幅器駆動方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139523A JP2522056B2 (ja) | 1989-05-31 | 1989-05-31 | センス増幅器駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139523A JP2522056B2 (ja) | 1989-05-31 | 1989-05-31 | センス増幅器駆動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033191A true JPH033191A (ja) | 1991-01-09 |
| JP2522056B2 JP2522056B2 (ja) | 1996-08-07 |
Family
ID=15247272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139523A Expired - Lifetime JP2522056B2 (ja) | 1989-05-31 | 1989-05-31 | センス増幅器駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522056B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172093A (ja) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | 半導体メモリ駆動方式 |
-
1989
- 1989-05-31 JP JP1139523A patent/JP2522056B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172093A (ja) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | 半導体メモリ駆動方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522056B2 (ja) | 1996-08-07 |
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