WO2023203431A1 - 半導体装置、及び電子機器 - Google Patents

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WO2023203431A1
WO2023203431A1 PCT/IB2023/053623 IB2023053623W WO2023203431A1 WO 2023203431 A1 WO2023203431 A1 WO 2023203431A1 IB 2023053623 W IB2023053623 W IB 2023053623W WO 2023203431 A1 WO2023203431 A1 WO 2023203431A1
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WO
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terminal
transistor
circuit
wiring
current
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PCT/IB2023/053623
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English (en)
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Inventor
大下智
郷戸宏充
黒川義元
Original Assignee
株式会社半導体エネルギー研究所
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/26—Arbitrary function generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
    • G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
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    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Definitions

  • One embodiment of the present invention relates to a semiconductor device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, driving methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, storage devices, signal processing devices, and processors. Examples include electronic devices, systems, driving methods thereof, manufacturing methods thereof, and testing methods thereof.
  • the integrated circuit incorporates the mechanisms of the brain as an electronic circuit, and has circuits that correspond to the "neurons” and "synapses" of the human brain. As such, such integrated circuits are sometimes referred to as “neuromorphic,” “brainmorphic,” or “brain-inspired,” for example.
  • the integrated circuit has a non-Neumann architecture and is expected to be able to perform parallel processing with extremely low power consumption compared to the Neumann architecture, which consumes more power as processing speed increases.
  • Non-Patent Document 1 and Non-Patent Document 2 disclose an arithmetic device that configures an artificial neural network using SRAM (Static Random Access Memory).
  • Patent Document 1 discloses a display device in which the brightness, color tone, etc. of a displayed image are adjusted according to the preferences of the person viewing the image using an arithmetic circuit configured as an artificial neural network.
  • An example of an arithmetic circuit that constitutes an artificial neural network is an arithmetic circuit that performs a product-sum operation by adding up analog currents corresponding to the product of a weighting coefficient and input data (hereinafter referred to as an analog product-sum operation circuit). ). Since the arithmetic circuit uses an analog current for computation, the circuit scale can be made smaller than that of an arithmetic circuit made up of digital circuits, and the circuit area can be reduced. Moreover, the power consumption of the arithmetic circuit can be reduced by designing the arithmetic circuit so that the analog current handled in the calculation is small.
  • analog product-sum calculation circuit when using the analog product-sum calculation circuit described above, it is necessary to convert the digital data input to the analog product-sum calculation circuit into an analog current. Furthermore, since the calculation results of the analog product-sum calculation circuit are output as analog data, when the calculation results are handled by a digital circuit, it is necessary to convert the analog data into digital data. That is, to use an analog product-sum operation circuit, a digital-to-analog conversion circuit (digital voltage (signal) to analog current conversion circuit, IDAC) and an analog-to-digital conversion circuit (ADC) are required.
  • IDAC analog voltage (signal) to analog current conversion circuit
  • ADC analog-to-digital conversion circuit
  • multiple product-sum calculations may be performed, and each time a product-sum calculation is performed, digital-to-analog conversion and analog-to-digital conversion are performed, so the consumption due to these conversion processes is Power may be high.
  • An object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with a small circuit area. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device that can perform operations continuously. Alternatively, an object of one embodiment of the present invention is to provide a novel semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide an electronic device including the above-described semiconductor device.
  • One aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first circuit, a second circuit, a first current generation circuit, and a second current generation circuit. , a third current generation circuit, and a fourth current generation circuit.
  • the first cell is electrically connected to the first input terminal of the first current generating circuit via the first wiring, and the first cell is electrically connected to the first circuit and the fourth current generating circuit via the second wiring.
  • the fourth output terminal of the current generation circuit is electrically connected to the fourth output terminal of the current generation circuit.
  • the second cell is electrically connected to the second input terminal of the second current generating circuit via the third wiring, and the second cell is electrically connected to the second circuit and the third current generating circuit via the fourth wiring.
  • the third output terminal of the current generation circuit is electrically connected to the third output terminal of the current generation circuit.
  • the third cell is electrically connected to the first output terminal of the first current generation circuit and the third input terminal of the third current generation circuit.
  • the fourth cell is electrically connected to the second output terminal of the second current generation circuit and the fourth input terminal of the fourth current generation circuit.
  • the first circuit has a function of generating a first current and outputting it to the second wiring.
  • the second circuit has a function of generating a second current and outputting it to the fourth wiring.
  • the first current generation circuit has a function of outputting an amount of current from the first output terminal according to the amount of current flowing through the first input terminal as a current mirror circuit.
  • the second current generation circuit has a function of outputting an amount of current from the second output terminal according to the amount of current flowing through the second input terminal as a current mirror circuit.
  • the third current generation circuit as a functional arithmetic circuit, has a function of outputting an amount of third current from the third output terminal in accordance with the amount of current flowing through the third input terminal.
  • the fourth current generation circuit as a functional arithmetic circuit, has a function of outputting an amount of fourth current from the fourth output terminal in accordance with the amount of current flowing through the fourth input terminal.
  • the first cell has a function of holding a potential according to the first data, and an amount corresponding to the product of the value of the first data and the value according to the first current or the fourth current flowing through the second wiring. It has a function of generating a fifth current and outputting it to the first wiring.
  • the second cell has a function of holding a potential according to the second data, and corresponds to the product of the value of the second data and the value according to the second current or the third current flowing through the fourth wiring. It has a function of generating a sixth current of a certain amount and outputting it to the third wiring.
  • the third cell has a function of holding a potential according to the fifth current.
  • the fourth cell has a function of holding a potential according to the sixth current.
  • one aspect of the present invention may have a configuration in (1) above that includes a first switching circuit, a second switching circuit, a third switching circuit, a fourth switching circuit, and a fifth switching circuit. good.
  • the first switching circuit has a first terminal, a second terminal, a third terminal, and a fourth terminal.
  • the 2nd switching circuit has a 5th terminal, a 6th terminal, and a 7th terminal.
  • the third switching circuit has an eighth terminal, a ninth terminal, and a tenth terminal.
  • the 4th switching circuit has an 11th terminal, a 12th terminal, and a 13th terminal.
  • the 5th switching circuit has a 14th terminal, a 15th terminal, and a 16th terminal.
  • the first terminal of the first switching circuit is electrically connected to the first wiring
  • the second terminal of the first switching circuit is electrically connected to the first input terminal of the first current generation circuit
  • the first switching circuit is electrically connected to the first wiring.
  • the third terminal of the circuit is electrically connected to the third wiring
  • the fourth terminal of the first switching circuit is electrically connected to the second input terminal of the second current generation circuit.
  • the fifth terminal of the second switching circuit is electrically connected to the first output terminal of the first current generation circuit
  • the sixth terminal of the second switching circuit is electrically connected to the third cell
  • the fifth terminal of the second switching circuit is electrically connected to the first output terminal of the first current generation circuit.
  • the seventh terminal of the two-switching circuit is electrically connected to the third input terminal of the third current generation circuit.
  • the eighth terminal of the third switching circuit is electrically connected to the second output terminal of the second current generation circuit
  • the ninth terminal of the third switching circuit is electrically connected to the fourth cell
  • the eighth terminal of the third switching circuit is electrically connected to the second output terminal of the second current generation circuit.
  • the tenth terminal of the three-switching circuit is electrically connected to the fourth input terminal of the fourth current generation circuit.
  • the 11th terminal of the 4th switching circuit is electrically connected to the 1st circuit
  • the 12th terminal of the 4th switching circuit is electrically connected to the 2nd wiring
  • the 13th terminal of the 4th switching circuit is electrically connected to the 1st circuit.
  • the 14th terminal of the 5th switching circuit is electrically connected to the 2nd circuit
  • the 15th terminal of the 5th switching circuit is electrically connected to the 4th wiring
  • the 16th terminal of the 5th switching circuit is preferably electrically connected to the third output terminal of the third current generation circuit.
  • the first switching circuit has a function of bringing the first terminal and the second terminal into a conductive state or a non-conducting state, and a function of bringing the first terminal and the third terminal into a conductive state or a non-conducting state, It is preferable to have a function of bringing the third terminal and the fourth terminal into a conductive state or a non-conductive state.
  • the second switching circuit has a function of bringing the fifth terminal and the sixth terminal into a conductive state or a non-conducting state, and a function of bringing the sixth terminal and the seventh terminal into a conductive state or a non-conducting state. It is preferable to have the following functions.
  • the third switching circuit has a function of bringing the eighth terminal and the ninth terminal into a conductive state or a non-conducting state, and a function of bringing the ninth terminal and the tenth terminal into a conductive state or a non-conducting state. It is preferable to have the following functions.
  • the fourth switching circuit has a function of bringing the 11th terminal and the 12th terminal into a conductive state or a non-conducting state, and a function of bringing the 12th terminal and the 13th terminal into a conductive state or a non-conducting state. It is preferable to have the following functions.
  • the fifth switching circuit has a function of bringing the fourteenth terminal and the fifteenth terminal into a conductive state or a non-conducting state, and a function of bringing the fifteenth terminal and the sixteenth terminal into a conductive state or a non-conducting state. It is preferable to have the following functions.
  • one embodiment of the present invention may include a third circuit in the above (2).
  • the third circuit is electrically connected to the first wiring.
  • the third circuit has a function of causing a seventh current to flow in the first cell according to the first data, and a function of causing an eighth current to flow in the second cell according to the second data.
  • one aspect of the present invention may have a configuration including a fifth cell and a sixth cell in the above (3).
  • each of the first cell, second cell, fifth cell, and sixth cell preferably includes a first transistor, a second transistor, and a first capacitor.
  • one of the source or drain of the first transistor is electrically connected to the gate of the second transistor, and the source or drain of the second transistor is electrically connected to the gate of the second transistor.
  • one of the pair of terminals of the first capacitor is electrically connected to one of the source or drain of the first transistor, and one of the pair of terminals of the first capacitor is electrically connected to the gate of the second transistor.
  • the other of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the pair of terminals of the first capacitor is electrically connected to the second wiring. It is preferable. Further, in the second cell, the other of the source or drain of the first transistor is electrically connected to the third wiring, and the other of the pair of terminals of the first capacitor is electrically connected to the fourth wiring. It is preferable.
  • the other of the source or drain of the first transistor is electrically connected to the second wiring, and the other of the pair of terminals of the first capacitor is electrically connected to the second wiring. It is preferable. Further, in the sixth cell, the other of the source or drain of the first transistor is electrically connected to the fourth wiring, and the other of the pair of terminals of the first capacitor is electrically connected to the fourth wiring. It is preferable.
  • the channel formation region of each of the first transistor and the second transistor contains the first oxide semiconductor.
  • the first oxide semiconductor has one or more elements selected from indium, zinc, and element M.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, One or more selected from magnesium and antimony.
  • each of the third cell and the fourth cell includes a third transistor, a fourth transistor, a fifth transistor, and a second capacitor. It is good also as a structure which has.
  • one of the source or drain of the third transistor is electrically connected to the gate of the fourth transistor, and one of the source or drain of the fourth transistor is electrically connected to the gate of the fourth transistor.
  • the other of the source or drain of the fifth transistor is electrically connected to the other of the source or drain of the third transistor; one of the pair of terminals of the first capacitor; Preferably, it is electrically connected to the gate of the fourth transistor.
  • the other of the source and drain of the third transistor is preferably electrically connected to the sixth terminal of the second switching circuit.
  • the other of the source and drain of the third transistor is electrically connected to the ninth terminal of the third switching circuit.
  • each of the third transistor and the fourth transistor contains the second oxide semiconductor.
  • the second oxide semiconductor has one or more selected from indium, zinc, and the element M described in (4).
  • one aspect of the present invention is a structure having a first layer, a second layer located above the first layer, and a third layer located above the second layer in the above (5).
  • the first layer includes a first circuit, a second circuit, a third circuit, a first current generation circuit, a second current generation circuit, a third current generation circuit, and a fourth current generation circuit.
  • the second layer preferably includes a third cell and a fourth cell
  • the third layer preferably includes a first cell, a second cell, , a fifth cell, and a sixth cell.
  • one aspect of the present invention in the above (5), includes a first layer, a second layer located above the first layer, and a third layer located above the second layer, It is good also as a structure which has the 4th layer located above the 3rd layer, and the 5th layer located above the 4th layer.
  • the first layer includes a first circuit, a second circuit, a third circuit, a first current generation circuit, a second current generation circuit, a third current generation circuit, and a fourth current generation circuit.
  • the second layer preferably includes a third cell
  • the third layer preferably includes a fourth cell
  • the fourth layer preferably includes a third cell.
  • the layer preferably includes a first cell and a fifth cell
  • the fifth layer preferably includes a second cell and a sixth cell.
  • one aspect of the present invention is an electronic device including the semiconductor device according to any one of (1) to (7) above and a casing.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with a small circuit area can be provided.
  • a semiconductor device that can perform continuous operations can be provided.
  • a novel semiconductor device can be provided.
  • an electronic device including the above semiconductor device can be provided.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • 4A and 4B are circuit diagrams illustrating a configuration example of a circuit included in a semiconductor device.
  • 5A to 5C are circuit diagrams illustrating configuration examples of circuits included in a semiconductor device.
  • 6A to 6D are circuit diagrams illustrating configuration examples of circuits included in a semiconductor device.
  • 7A to 7C are circuit diagrams illustrating configuration examples of circuits included in a semiconductor device.
  • 8A and 8B are circuit diagrams illustrating a configuration example of a circuit included in a semiconductor device.
  • FIGS. 9A to 9C are circuit diagrams illustrating configuration examples of circuits included in a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • FIGS. 11A and 11B are circuit diagrams illustrating a configuration example of a circuit included in a semiconductor device.
  • FIG. 12 is a timing chart illustrating an example of the operation of the semiconductor device.
  • 13A to 13C are block diagrams illustrating an example of the operation of a semiconductor device.
  • 14A to 14C are block diagrams illustrating an example of the operation of a semiconductor device.
  • 15A and 15B are block diagrams illustrating an example of the operation of a semiconductor device.
  • FIG. 16 is a flowchart illustrating an example of the operation of the semiconductor device.
  • FIG. 16 is a flowchart illustrating an example of the operation of the semiconductor device.
  • FIG. 17 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 18A is a schematic perspective view showing an example of the configuration of a semiconductor device
  • FIG. 18B is a block diagram showing an example of the configuration of the semiconductor device.
  • FIG. 19 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 20 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 21 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 22 is a block diagram showing a configuration example of a semiconductor device.
  • 23A and 23B are diagrams showing an example of an electronic component.
  • 24A and 24B are diagrams showing an example of an electronic device, and
  • FIGS. 24C to 24E are diagrams showing an example of a large-sized computer.
  • FIG. 25 is a diagram showing an example of space equipment.
  • FIG. 26 is a diagram illustrating an example of a storage system applicable
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit that includes a semiconductor element (for example, a transistor, a diode, and a photodiode), and a device that has the same circuit.
  • semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including an integrated circuit, and an electronic component including a chip housed in a package are examples of semiconductor devices.
  • a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be a semiconductor device or include a semiconductor device.
  • An example of a case where X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display one or more light emitting devices, light emitting devices, and loads) can be connected between X and Y.
  • the switch has a function of controlling on/off. In other words, the switch is in a conductive state (on state) or in a non-conductive state (off state), and has the function of controlling whether or not current flows.
  • An example of a case where X and Y are functionally connected is a circuit that enables functional connection between X and Y (for example, a logic circuit (for example, an inverter, a NAND circuit, and a NOR circuit), Signal conversion circuits (for example, digital-to-analog conversion circuits, analog-to-digital conversion circuits, and gamma correction circuits), potential level conversion circuits (for example, power supply circuits such as booster circuits or step-down circuits, and level shifter circuits that change the potential level of signals), voltage sources, current sources, switching circuits, amplifier circuits (e.g., circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, and buffer circuits), signal generation circuits, storage circuits, and control circuits. ) can be connected between X and Y. As an example, even if another circuit is sandwiched between X and Y, if a signal output from X is transmitted to Y, then X
  • X and Y are electrically connected, it means that or when X and Y are connected directly (i.e., when X and Y are connected without another element or circuit between them). (if applicable).
  • this specification deals with a circuit configuration in which a plurality of elements are electrically connected to a wiring (a wiring that supplies a constant potential or a wiring that transmits a signal). For example, when X and a wiring are directly connected and Y and the wiring are directly connected, this specification may describe that X and Y are directly electrically connected.
  • X, Y, the source (sometimes translated as one of the first terminal or the second terminal) and the drain (sometimes translated as the other of the first terminal or the second terminal) of the transistor are electrically connected to each other in the order of X, the source of the transistor, the drain of the transistor, and Y.
  • the source of the transistor is electrically connected to X
  • the drain of the transistor is electrically connected to Y
  • X, the source of the transistor, the drain of the transistor, and Y are electrically connected in this order. It can be expressed as "there is”.
  • X is electrically connected to Y via the source and drain of the transistor, and X, the source of the transistor, the drain of the transistor, and Y are provided in this connection order.” I can do it.
  • X and Y are objects (for example, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, or a layer).
  • a “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification and the like, a “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be translated into the terms “resistance", “load”, or "region having a resistance value”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and still more preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, the resistance may be greater than or equal to 1 ⁇ and less than or equal to 1 ⁇ 10 9 ⁇ .
  • a “capacitive element” refers to, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, or It can be the gate capacitance of a transistor.
  • capacitor element can sometimes be replaced with the term “capacitance.”
  • capacitor may be translated into the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacitor” (including a “capacitor” having three or more terminals) has a configuration including an insulator and a pair of conductors sandwiching the insulator.
  • the term “pair of conductors” in “capacitance” can be paraphrased as “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.” Further, the terms “one of a pair of terminals” and “the other of a pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be set to 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • a multi-gate structure transistor having two or more gate electrodes can be used as an example of a transistor.
  • a multi-gate structure channel formation regions are connected in series, resulting in a structure in which a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce off-state current and improve the breakdown voltage (improve reliability) of the transistor.
  • the multi-gate structure when operating in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and the slope is flat. characteristics can be obtained. By utilizing voltage/current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load with a very high resistance value. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may include multiple circuit elements.
  • this also includes the case where two or more resistors are electrically connected in series.
  • this also includes a case where two or more capacitors are electrically connected in parallel.
  • one transistor is shown on the circuit diagram, two or more transistors are electrically connected in series, and the gates of each transistor are electrically connected to each other. shall be included.
  • the switch has two or more transistors, and the two or more transistors are electrically connected in series or in parallel. This includes the case where the gates of each transistor are electrically connected to each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration and device structure. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential.” Note that the ground potential does not necessarily mean 0V.
  • potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not mean specific potentials.
  • the respective high-level potentials provided by both wires do not have to be equal to each other.
  • the low-level potentials provided by both wires do not have to be equal to each other.
  • current refers to the phenomenon of charge movement (electrical conduction), and for example, the statement that "electrical conduction of a positively charged body is occurring” is replaced by “in the opposite direction, electrical conduction of a negatively charged body is occurring.” In other words, “electrical conduction is occurring.” Therefore, in this specification and the like, “current” refers to a charge movement phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified. Examples of carriers here include electrons, holes, anions, cations, and complex ions, and carriers differ depending on the system in which current flows (for example, a semiconductor, a metal, an electrolytic solution, or in a vacuum). Furthermore, the "direction of current" in wiring, etc.
  • ordinal numbers such as “first,” “second,” and “third” are added to avoid confusion between constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. For example, a component referred to as “first” in one embodiment of this specification etc. may be a component referred to as “second” in another embodiment or in the claims. It's also possible. Furthermore, for example, a component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
  • the terms “above” and “below” do not limit the positional relationship of the components to be directly above or below, and in direct contact with each other.
  • electrode B does not need to be formed directly on insulating layer A, and there is no need to form another structure between insulating layer A and electrode B. Do not exclude things that contain elements.
  • electrode B does not need to be formed on insulating layer A in direct contact with insulating layer A and electrode B. Do not exclude items that include other components between them.
  • electrode B below the insulating layer A it is not necessary that the electrode B is formed under the insulating layer A in direct contact with the insulating layer A and the electrode B. Do not exclude items that include other components between them.
  • words such as “row” and “column” may be used to describe components arranged in a matrix and their positional relationships. Further, the positional relationship between the structures changes as appropriate depending on the direction in which each structure is depicted. Therefore, the terms are not limited to those explained in the specification, etc., and can be appropriately rephrased depending on the situation. For example, the expression “row direction” may be translated into “column direction” by rotating the orientation of the drawing by 90 degrees.
  • the words “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film.”
  • the term “insulating film” may be changed to the term “insulating layer.”
  • the words “film” and “layer” may be omitted and replaced with other terms.
  • the term “conductive layer” or “conductive film” may be changed to the term “conductor.”
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator.”
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes a case where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” also includes a case where one or more of "electrode”, “wiring”, and “terminal” are integrally formed.
  • an “electrode” can be a part of a “wiring” or a “terminal,” and, for example, a “terminal” can be a part of a “wiring” or a “electrode.”
  • the term “electrode,” “wiring,” or “terminal” may be replaced with the term “region” depending on the case.
  • terms such as “wiring,” “signal line,” and “power line” can be interchanged depending on the case or the situation.
  • the term “power line” may be changed to the term "signal line”.
  • the term “signal line” may be changed to the term "power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal”.
  • the term “signal” may be changed to the term “potential”.
  • timing charts may be used to explain the operating method of a semiconductor device.
  • the timing charts used in this specification etc. show ideal operation examples, and the periods, magnitudes of signals (for example, potentials or currents), and timings described in the timing charts are is not limited unless otherwise specified.
  • the timing charts described in this specification etc. may change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. It can be performed. For example, even if two periods are written at equal intervals in the timing chart, the lengths of the two periods may be different from each other. Also, for example, even if one period is long and the other short, the lengths of both periods may be equal, or one period may be short. In some cases, the other period may be made longer.
  • flowcharts may be used to explain the operating method of a semiconductor device. Further, in this specification and the like, the processes shown in the flowcharts are classified by operation and shown as mutually independent steps. However, in actual processing, it is difficult to separate the processing shown in the flowchart into individual operations, and one step may involve multiple steps, or one step may involve multiple steps. Therefore, the processing shown in the flowchart is not limited to each step described in the specification, and can be appropriately replaced depending on the situation. Specifically, depending on the situation, the order of steps can be changed, steps can be added, and steps can be deleted.
  • metal oxide refers to a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide when a metal oxide is included in a channel formation region of a transistor, the metal oxide is sometimes referred to as an oxide semiconductor.
  • a metal oxide can constitute a channel forming region of a transistor having at least one of an amplification effect, a rectification effect, and a switching effect, the metal oxide is called a metal oxide semiconductor. can do.
  • OS transistor it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • semiconductor impurities refer to, for example, substances other than the main components that constitute the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic % is an impurity.
  • impurities include, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, and group 15 elements.
  • transition metals other than the main components in particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • a switch refers to a device that has the function of selecting and switching a path through which current flows. Therefore, a switch may have two, three or more terminals through which current flows, in addition to the control terminal.
  • an electrical switch, a mechanical switch, etc. can be used. In other words, the switch is not limited to a specific type as long as it can control the current.
  • electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor)). diode , a diode-connected transistor (a transistor whose gate and drain are in a conductive state)), or a logic circuit that combines these.
  • the "conducting state" of the transistor means, for example, a state in which the source and drain electrodes of the transistor can be considered to be electrically short-circuited, or a state in which there is no current between the source and drain electrodes.
  • non-conducting state of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro electro mechanical systems) technology.
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • substantially parallel or “substantially parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples with each other as appropriate.
  • content (or even part of the content) described in one embodiment may be different from other content (or even part of the content) described in that embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form (or even a part of the content).
  • a diagram (which may be a part) described in one embodiment may be a different part of that diagram, another diagram (which may be a part) described in that embodiment, and one or more other parts. More figures can be configured by combining at least one figure (or even a part) described in the embodiment.
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish between them, the code includes an identifying symbol such as "_1", “[n]”, “[m,n]”, etc. In some cases, the symbol may be added to the description. In addition, in the drawings, etc., when a code for identification such as “_1”, “[n]”, “[m,n]”, etc. is added to the code, when there is no need to distinguish it in this specification etc. In some cases, no identification code is written.
  • the arithmetic circuit CDV illustrated in FIG. 1 is a semiconductor device according to one embodiment of the present invention, and is an arithmetic circuit that can continuously perform multiple product-sum operations and function-based operations.
  • the arithmetic circuit CDV includes an arithmetic cell array MACA1, an arithmetic cell array MACA2, a memory cell array MEMA1, and a memory cell array MEMA2.
  • the arithmetic circuit CDV includes a circuit XCS1 and a circuit WSD1 as a drive circuit for the arithmetic cell array MACA1. Further, the arithmetic circuit CDV includes a circuit XCS2 and a circuit WSD2 as a drive circuit for the arithmetic cell array MACA2. Further, the arithmetic circuit CDV includes a circuit WCS and a circuit ITRZ as drive circuits for the arithmetic cell array MACA1 and the arithmetic cell array MACA2.
  • the arithmetic circuit CDV includes a circuit WWD1 and a circuit RWD1 as a drive circuit for the memory cell array MEMA1. Further, the arithmetic circuit CDV includes a circuit WWD2 and a circuit RWD2 as a drive circuit for the memory cell array MEMA2.
  • the arithmetic circuit CDV includes a current generation circuit CM1, a current generation circuit CM2, a current generation circuit RL1, and a current generation circuit RL2.
  • the current generation circuit CM1 has terminals C1Ti[1] to C1Ti[s] and terminals C1To[1] to C1To[s]. Further, the current generation circuit CM2 includes terminals C2Ti[1] to C2Ti[s] and terminals C2To[1] to C2To[s]. Further, the current generation circuit RL1 includes terminals R1Ti[1] to R1Ti[s] and terminals R1To[1] to R1To[s]. Further, the current generation circuit RL2 includes terminals R2Ti[1] to R2Ti[s] and terminals R2To[1] to R2To[s].
  • the arithmetic circuit CDV includes a switching circuit SWC1, a switching circuit SWC2, a switching circuit SWC3, a switching circuit SWC5, and a switching circuit SWC6.
  • the switching circuit SWC1 connects terminals T1a[1] to T1a[s], terminals T1b[1] to T1b[s], terminals T1c[1] to T1c[s], and terminals T1d[1 ] to terminal T1d[s].
  • the switching circuit SWC2 includes terminals T2a[1] to T2a[s], terminals T2b[1] to T2b[s], and terminals T2c[1] to T2c[s].
  • the switching circuit SWC3 includes terminals T3a[1] to T3a[s], terminals T3b[1] to T3b[s], and terminals T3c[1] to T3c[s].
  • the switching circuit SWC5 includes terminals T5a[1] to T5a[s], terminals T5b[1] to T5b[s], and terminals T5c[1] to T5c[s].
  • the switching circuit SWC6 includes terminals T6a[1] to T6a[s], terminals T6b[1] to T6b[s], and terminals T6c[1] to T6c[s].
  • Each of the arithmetic cell array MACA1 and the arithmetic cell array MACA2 includes, for example, a plurality of arithmetic cells arranged in a matrix of s rows and s columns (s is an integer of 1 or more).
  • wirings XCL1[1] to XCL1[s] and wirings WSL1[1] to WSL1[s] are extended. Further, wirings WCL1[1] to wirings WCL1[s] extend in the column direction of the arithmetic cell array MACA1.
  • the wirings XCL2[1] to XCL2[s] and the wirings WSL2[1] to WSL2[s] are extended. Further, wirings WCL2[1] to wirings WCL2[s] extend in the column direction of the arithmetic cell array MACA2.
  • the circuit WCS is electrically connected to the wiring WCL1[1] to the wiring WCL1[s]. Further, the circuit WSD1 is electrically connected to the wiring WSL1[1] to the wiring WSL1[s]. Furthermore, terminals T5a[1] to T5a[s] of switching circuit SWC5 are electrically connected to circuit XCS1.
  • the terminal T5b[k] (k is an integer from 1 to s) of the switching circuit SWC5 is electrically connected to the wiring XCL1[k] (however, the terminal T5b[k] and the wiring XCL1[ k] is not shown in Figure 1).
  • the terminal T5b[1] of the switching circuit SWC5 is electrically connected to the wiring XCL1[1]
  • the terminal T5b[s] of the switching circuit SWC5 is electrically connected to the wiring XCL1[s].
  • the configuration shown is shown below.
  • the terminal T5c[k] of the switching circuit SWC5 is electrically connected to the terminal R2To[k] of the current generating circuit RL2 (however, the terminal T5c[k] and the terminal R2To[k] are shown in FIG. (not).
  • the terminal T5c[1] of the switching circuit SWC5 is electrically connected to the terminal R2To[1] of the current generating circuit RL2
  • the terminal T5c[s] of the switching circuit SWC5 is electrically connected to the terminal R2To[1] of the current generating circuit RL2.
  • a configuration in which the terminal R2To[s] is electrically connected is shown.
  • the first to sth components may be collectively replaced with the kth component.
  • the terminals T5a[1] to T5a[s] of the switching circuit SWC5 may be explained as being replaced with the terminal T5a[k] of the switching circuit SWC5.
  • the terminals R2To[1] to R2To[s] of the current generating circuit RL2 may be explained by replacing them with the terminal R2To[k] of the current generating circuit RL2.
  • the terminal T1a[k] of the switching circuit SWC1 is electrically connected to the wiring WCL1[k] (however, the terminal T1a[k] and the wiring WCL1[k] are not shown in FIG. 1). Furthermore, the terminal T1b[k] of the switching circuit SWC1 is electrically connected to the terminal C1Ti[k] of the current generating circuit CM1 (however, the terminal T1b[k] and the terminal C1Ti[k] are not shown in FIG. (not). Further, the terminal T1c[k] of the switching circuit SWC1 is electrically connected to the wiring WCL2[k] (however, the terminal T1c[k] and the wiring WCL2[k] are not shown in FIG. 1).
  • terminal T1d[k] of the switching circuit SWC1 is electrically connected to the terminal C2Ti[k] of the current generating circuit CM2 (However, the terminal T1d[k] and the terminal C2Ti[k] are shown in FIG. (not).
  • the circuit WSD2 is electrically connected to the wiring WSL2[1] to the wiring WSL2[s]. Furthermore, terminals T6a[1] to T6a[s] of switching circuit SWC6 are electrically connected to circuit XCS2. Further, the terminal T6b[k] of the switching circuit SWC6 is electrically connected to the wiring XCL2[k] (however, the terminal T6b[1] and the wiring XCL2[k] are not shown in FIG. 1). Further, the terminal T6c[k] of the switching circuit SWC6 is electrically connected to the terminal R1To[k] of the current generating circuit RL1 (However, the terminal T6c[k] and the terminal R1To[k] are not shown in FIG. (not).
  • each of the memory cell array MEMA1 and the memory cell array MEMA2 includes a plurality of arithmetic cells arranged in a matrix of s rows and s columns.
  • wirings WWL1[1] to wirings WWL1[s] and wirings RWL1[1] to wirings RWL1[s] are extended. Furthermore, wirings BL1[1] to BL1[s] extend in the column direction of the arithmetic cell array MEMA1.
  • wirings WWL2[1] to wirings WWL2[s] and wirings RWL2[1] to wirings RWL2[s] are extended. Further, wirings BL2[1] to BL2[s] extend in the column direction of the arithmetic cell array MEMA2.
  • the circuit WWD1 is electrically connected to the wiring WWL1[1] to the wiring WWL1[s]. Further, the circuit RWD1 is electrically connected to the wirings RWL1[1] to RWL1[s].
  • the terminal T2b[k] of the switching circuit SWC2 is electrically connected to the wiring BL1[k] (however, the terminal T2b[k] and the wiring BL1[k] are not shown in FIG. 1). Furthermore, the terminal T2a[k] of the switching circuit SWC2 is electrically connected to the terminal C1To[k] of the current generating circuit CM1 (however, the terminal T2a[k] and the terminal C1To[k] are shown in FIG. (not). Further, the terminal T2c[k] of the switching circuit SWC2 is electrically connected to the terminal R1Ti[k] of the current generating circuit RL1 (However, the terminal T2c[k] and the terminal R1Ti[k] are shown in FIG. (not).
  • the circuit WWD2 is electrically connected to the wiring WWL2[1] to the wiring WWL2[s]. Further, the circuit RWD2 is electrically connected to the wiring RWL2[1] to the wiring RWL2[s].
  • the terminal T3b[k] of the switching circuit SWC3 is electrically connected to the wiring BL2[k] (however, the terminal T3b[k] and the wiring BL2[k] are not shown in FIG. 1). Further, the terminal T3a[k] of the switching circuit SWC3 is electrically connected to the terminal C2To[k] of the current generating circuit CM2 (However, the terminal T3a[k] and the terminal C2To[k] are shown in FIG. (not). Furthermore, the terminal T3c[k] of the switching circuit SWC3 is electrically connected to the terminal C2Ti[k] of the current generating circuit RL2 (however, the terminal T3c[k] and the terminal R2Ti[k] are shown in FIG. (not).
  • FIG. 2 is an excerpted diagram of the arithmetic cell array MACA1, the circuit WSD1, the circuit WCS, the circuit XCS1, and the switching circuit SWC5 in the arithmetic circuit CDV of FIG.
  • FIG. 2 also illustrates the circuit configurations of the arithmetic cell array MACA1, the circuit WCS, and the circuit XCS1.
  • FIG. 3 is an excerpted diagram of the arithmetic cell array MACA2, the circuit WSD2, the circuit XCS2, the circuit ITRZ, and the switching circuit SWC6 in the arithmetic circuit CDV of FIG.
  • FIG. 3 also illustrates the circuit configurations of the arithmetic cell array MACA2, the circuit XCS2, and the circuit ITRZ.
  • FIG. 4A is an excerpted diagram of the memory cell array MEMA1, the circuit WWD1, and the circuit RWD1 in the arithmetic circuit CDV of FIG. 1.
  • FIG. 4A also illustrates the circuit configuration of the memory cell array MEMA1.
  • FIG. 4B is an excerpted diagram of the memory cell array MEMA2, the circuit WWD2, and the circuit RWD2 in the arithmetic circuit CDV of FIG. 1.
  • FIG. 4B also illustrates the circuit configuration of the memory cell array MEMA2.
  • Each of the arithmetic cell array MACA1 and the arithmetic cell array MACA2 has, for example, a function of performing a product-sum operation on a plurality of first data and a plurality of second data. Note that in this embodiment, each first data and each second data have a positive value or a value of "0".
  • the arithmetic cell array MACA1 includes, for example, cells IM1[1,1] to IM1[s,s]. Further, the arithmetic cell array MACA1 includes cells IMD1[1] to IMD1[s]. Furthermore, the arithmetic cell array MACA2 includes, for example, cells IM2[1,1] to IM2[s,s]. Further, the arithmetic cell array MACA2 includes cells IMD2[1] to IMD2[s].
  • the configuration of the arithmetic cell array MACA2 is the same as the configuration of the arithmetic cell array MACA1.
  • the configurations of cells IM2[1,1] to IM2[s,s] are equal to the configurations of cells IM1[1,1] to IM1[s,s], and cell IMD2 [1] to cell IMD2[s] have the same configuration as each of cell IMD1[1] to cell IMD1[s].
  • the respective configurations of cell IM2[1,1] to cell IM2[s,s] and cell IMD2[1] to cell IMD2[s] are as follows from cell IM1[1,1] to cell IM2[s,s].
  • the arithmetic cell array MACA1 is replaced with the arithmetic cell array MACA2, Replace wiring WSL1[1] to wiring WSL1[s] with wiring WSL2[1] to wiring WSL2[s], and replace wiring WCL1[1] to wiring WCL1[s] with wiring WCL2[1] to wiring WCL2[s].
  • Cells IM1[1,1] to IM1[s,s] function as arithmetic cells, for example.
  • the cells IMD1[1] to IMD1[s] have, for example, a function of holding potentials according to reference data in order to perform calculations in the cells IM1[1,1] to IM1[s,s]. has. Note that the reference data will be explained in detail later.
  • Each of the cells IM1[1,1] to IM1[s,s] includes, for example, a transistor F1, a transistor F2, a transistor F5, and a capacitor C5.
  • each of the cells IMD1[1] to IMD1[s] includes, for example, a transistor F1d, a transistor F2d, a transistor F5d, and a capacitor C5d.
  • the structures (including channel length and channel width) of the transistors F1 included in each of the cells IM1[1,1] to IM1[s,s] are equal to each other; .
  • the structures of the transistors F5 are equal to each other.
  • the structures of the transistors F1d included in each of the cells IMD1[1] to cell IMD1[s] are the same, and that the structures of the transistors F1d included in each of the cells IMD1[1] to cell IMD1[s] are the same.
  • the structures of the transistors F2d included in each of the cells IMD1[1] to IMD1[s] are preferably equal to each other, and the structures of the transistors F5d included in each of the cells IMD1[1] to IMD1[s] are preferably equal to each other. Further, the structures of the transistor F1 and the transistor F1d are preferably equal to each other, the structures of the transistor F2 and the transistor F2d are preferably equal to each other, and the structures of the transistor F5 and the transistor F5d are preferably equal to each other.
  • the electrical characteristics of each transistor can be made almost the same. Therefore, the structure of the transistor F1 included in each of the cells IM1[1,1] to IM1[s,s] is made equal, and the structure of the transistor F1 included in each of the cells IM1[1,1] to IM1[s,s] is made equal. Cell IM1[1,1 ] to IM1 [s, s] can perform almost the same operation under the same conditions.
  • the same conditions here include, for example, the respective potentials of the source, drain, and gate of the transistor F1, the respective potentials of the source, drain, and gate of the transistor F2, the respective potentials of the source, drain, and the gate of the transistor F5, and gate potentials, and the voltages input to cells IM1[1,1] to IM1[s,s].
  • the structure of transistor F1d included in each of cell IMD1[1] to cell IMD1[s] is made equal
  • the structure of transistor F2d included in each of cell IMD1[1] to cell IMD1[s] is made equal.
  • each of the cells IMD1[1] to IMD1[s] can be made identical to each other. Almost the same operation can be performed under the following conditions.
  • the same conditions include, for example, the potentials of the source, drain, and gate of the transistor F1d, the potentials of the source, drain, and gate of the transistor F2d, the source, drain, and drain of the transistor F5d, and gate potentials, and voltages input to cells IMD1[1] to cells IMD1[s].
  • the transistor F1 and the transistor F1d are assumed to operate as switching elements unless otherwise specified. That is, the gate voltage, source voltage, and drain voltage of each of the transistors described above includes cases in which the transistors are appropriately biased to voltages within a range in which the transistors operate as switching elements. However, one embodiment of the present invention is not limited thereto.
  • the transistor F1 and the transistor F1d may operate in a linear region or a saturation region when in the on state, or may operate in a linear region and in a saturation region in a mixed manner.
  • transistor F2 and transistor F2d are more preferably operated in a subthreshold region (that is, when transistor F2 or transistor F2d has a gate-source voltage lower than the threshold voltage). includes the case where the drain current increases exponentially with respect to the gate-source voltage. That is, the gate voltage, source voltage, and drain voltage of each of the transistors described above includes the case where the transistors are appropriately biased to a voltage within a range that operates in a subthreshold region. Therefore, the transistor F2 and the transistor F2d may operate so that an off-state current flows between the source and the drain.
  • the transistor F5 and the transistor F5d function as a clamp transistor (sometimes called a clamp FET), for example. Therefore, it is preferable that a constant potential be applied to each gate of the transistor F5 and the transistor F5d. Further, as will be described in detail later, by providing the transistor F5 (transistor F5d), drain induced barrier lowering (DIBL) in the transistor F2 (transistor F2d) can be prevented.
  • DIBL drain induced barrier lowering
  • the cell IM1 may have a configuration in which the transistor F5 (transistor F5d) is not provided.
  • one or both of the transistor F1 and the transistor F1d is preferably an OS transistor.
  • metal oxides included in the channel formation region of the OS transistor include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has one or more selected from indium, element M, and zinc.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, One or more selected from magnesium and antimony.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin. Note that a metal oxide containing indium, element M, and zinc may be referred to as an In-M-Zn oxide.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • the metal oxide contained in the channel formation region of the OS transistor has a stacked structure of a plurality of oxide layers having different chemical compositions.
  • the atomic ratio of element M to the metal element as the main component in the metal oxide used in the first layer is the atomic ratio of element M to the metal element as the main component in the metal oxide used in the second layer. It is preferable that it is larger than .
  • the atomic ratio of element M to In is preferably larger than the atomic ratio of element M to In in the metal oxide used in the second layer.
  • the atomic ratio of In to element M in the metal oxide used in the second layer is larger than the atomic ratio of In to element M in the metal oxide used in the first layer.
  • Metal oxides having similar compositions may be used. Note that the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • one or both of the transistor F1 and the transistor F1d can be a transistor containing silicon in a channel formation region (hereinafter referred to as a Si transistor), other than an OS transistor.
  • a Si transistor a transistor containing silicon in a channel formation region
  • silicon for example, amorphous silicon (sometimes referred to as hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, etc. can be used.
  • one or both of the transistor F1 and the transistor F1d may include, for example, a transistor whose channel formation region contains germanium, zinc selenide, cadmium sulfide, gallium arsenide, indium phosphide, A transistor whose channel formation region contains a compound semiconductor such as gallium nitride or silicon germanium, a transistor whose channel formation region contains carbon nanotubes, or a transistor whose channel formation region contains an organic semiconductor can be used.
  • the leakage current of one or both of the transistor F1 and the transistor F1d can be suppressed, so that the power consumption of the arithmetic circuit can be reduced.
  • the leakage current from a holding node for example, node N or node Nd described later
  • the leakage current from a holding node for example, node N or node Nd described later
  • the cell can hold the potential of the holding node for a long time, making it possible to increase the calculation accuracy of the calculation circuit. can.
  • the transistors F2, F2d, F5, and F5d can be manufactured at the same time as the transistors F1 and F1d, thereby shortening the manufacturing process of the arithmetic circuit. There are cases where it is possible. Further, the transistor F2, the transistor F2d, the transistor F5, and the transistor F5d can be Si transistors other than OS transistors.
  • the first terminal of transistor F1 is electrically connected to the gate of transistor F2.
  • the first terminal of the transistor F2 is electrically connected to the wiring VE0.
  • a first terminal of the capacitor C5 is electrically connected to the gate of the transistor F2.
  • a second terminal of transistor F2 is electrically connected to a first terminal of transistor F5. Further, the second terminal of the transistor F5 is electrically connected to the second terminal of the transistor F1, and the gate of the transistor F5 is electrically connected to the wiring VE1.
  • the second terminal of transistor F2 and wiring WCL1 are electrically connected in series between the first terminal and the second terminal of transistor F5.
  • direct application of a high-level potential from the wiring WCL1 to the second terminal of the transistor F2 can be prevented. This makes it possible to prevent the drain-induced barrier from lowering in the transistor F2.
  • the first terminal of transistor F1d is electrically connected to the gate of transistor F2d.
  • the first terminal of the transistor F2d is electrically connected to the wiring VE0.
  • a first terminal of the capacitor C5d is electrically connected to the gate of the transistor F2d.
  • a second terminal of transistor F2d is electrically connected to a first terminal of transistor F5d. Further, the second terminal of the transistor F5d is electrically connected to the second terminal of the transistor F1d, and the gate of the transistor F5d is electrically connected to the wiring VE1.
  • the transistors F5d in the cells IMD1[1] to IMD1[s] also prevent drain-induced barrier lowering in the transistor F2d, similar to the transistors F5 in the cells IM1[1,1] to IM1[s,s]. have a role.
  • back gates are shown for transistor F1, transistor F2, transistor F5, transistor F1d, transistor F2d, and transistor F5d.
  • the connection configuration of the back gate is not illustrated, the electrical connection destination of the back gate can be determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-state current of the transistor. That is, for example, the gate and back gate of the transistor F1 may be electrically connected, or the gate and back gate of the transistor F1d may be electrically connected.
  • a transistor having a back gate in order to vary the threshold voltage of the transistor or reduce the off-state current of the transistor, it is possible to electrically connect the back gate of the transistor to an external circuit, etc.
  • a configuration may also be adopted in which wiring for connection is provided and a potential is applied to the back gate of the transistor by the external circuit or the like.
  • the transistor F1, transistor F2, and transistor F5 illustrated in FIG. 2 have a back gate
  • the semiconductor device of one embodiment of the present invention is not limited to this.
  • the transistor F1, the transistor F2, and the transistor F5 illustrated in FIG. 2 may have a configuration without a back gate, that is, a transistor with a single gate structure. Further, some transistors may have a back gate, and some other transistors may have a back gate.
  • transistor F1, transistor F2, and transistor F5 illustrated in FIG. 2 are n-channel transistors
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • the transistor F1 may be replaced with an n-channel transistor
  • the transistor F2 and the transistor F5 may be replaced with p-channel transistors.
  • the wiring VE0 functions as a wiring for flowing current between the first terminal and the second terminal of the transistor F2 of each of the cells IM1[1,1] to IM1[s,s]. Further, the wiring VE0 functions as a wiring for flowing current between the first terminal and the second terminal of the transistor F2d of the cell IMD1[1] to the cell IMD1[s]. As an example, the wiring VE0 functions as a wiring that supplies a constant potential.
  • the constant potential can be, for example, a low level potential or a ground potential.
  • the wiring VE1 applies a potential to the gates of the transistors F5 of the cells IM1[1,1] to IM1[s,s] and to the gates of the transistors F5d of the cells IMD1[1] to IMD1[s]. Functions as wiring for Note that the potential is preferably within a range where the transistor F5 and the transistor F5d function as clamp transistors.
  • the second terminal of transistor F1 and the second terminal of transistor F5 are electrically connected to wiring WCL1[1], and the gate of transistor F1 is electrically connected to wiring WSL1[1]. It is connected to the.
  • the second terminal of the capacitor C5 is electrically connected to the wiring XCL1[1]. Note that in FIG. 2, in cell IM1[1,1], the connection point between the first terminal of transistor F1, the gate of transistor F2, and the first terminal of capacitor C5 is designated as node N[1,1]. .
  • the second terminal of transistor F1 and the second terminal of transistor F5 are electrically connected to wiring WCL1[1], and the gate of transistor F1 is electrically connected to wiring WSL1[s]. It is connected to the.
  • the second terminal of the capacitor C5 is electrically connected to the wiring XCL1 [s]. Note that in FIG. 2, in cell IM1[s,1], the connection point between the first terminal of transistor F1, the gate of transistor F2, and the first terminal of capacitor C5 is designated as node N[s,1]. .
  • the second terminal of the transistor F1 and the second terminal of the transistor F5 are electrically connected to the wiring WCL1[s], and the gate of the transistor F1 is electrically connected to the wiring WSL1[1]. It is connected to the.
  • the second terminal of the capacitor C5 is electrically connected to the wiring XCL1[1]. Note that in FIG. 2, in cell IM1[1,s], the connection point between the first terminal of transistor F1, the gate of transistor F2, and the first terminal of capacitor C5 is designated as node N[1,s]. .
  • the second terminal of transistor F1 and the second terminal of transistor F5 are electrically connected to wiring WCL1[s], and the gate of transistor F1 is electrically connected to wiring WSL1[s]. It is connected to the.
  • the second terminal of the capacitor C5 is electrically connected to the wiring XCL1 [s]. Note that in FIG. 2, in cell IM1[s,s], the connection point between the first terminal of transistor F1, the gate of transistor F2, and the first terminal of capacitor C5 is designated as node N[s,s]. .
  • the second terminal of transistor F1d and the second terminal of transistor F5d are electrically connected to wiring XCL1[1], and the gate of transistor F1d is electrically connected to wiring WSL1[1]. has been done.
  • the second terminal of the capacitor C5d is electrically connected to the wiring XCL1[1]. Note that in FIG. 2, in cell IMD1[1], the connection point between the first terminal of transistor F1d, the gate of transistor F2d, and the first terminal of capacitor C5d is defined as node Nd[1].
  • the second terminal of the transistor F1d and the second terminal of the transistor F5d are electrically connected to the wiring XCL1[s], and the gate of the transistor F1d is electrically connected to the wiring WSL1[s]. has been done.
  • the second terminal of the capacitor C5d is electrically connected to the wiring XCL1[s]. Note that in FIG. 2, in the cell IMD1[s], the node Nd[s] is the connection point between the first terminal of the transistor F1d, the gate of the transistor F2d, and the first terminal of the capacitor C5d.
  • node N[1,1], node N[1,s], node N[s,1], node N[s,s], node Nd[1], and node Nd[s] are Acts as a holding node for cells.
  • transistor F2 In cells IM1[1,1] to IM1[s,s], for example, when transistor F1 and transistor F5 are in an on state, transistor F2 is in a conductive state between its gate and the second terminal. .
  • the constant potential provided by the wiring VE0 is set to the ground potential (GND)
  • the transistor F1 is in the on state, and a current amount I flows from the wiring WCL1 to the second terminal of the transistor F2, the gate of the transistor F2 (node N)
  • the potential of is determined according to the amount of current I. Note that since the transistor F1 is in the on state, the potential of the second terminal of the transistor F2 is ideally equal to the gate (node N) of the transistor F2.
  • the transistor F2 can cause a current amount I that corresponds to the ground potential of the first terminal of the transistor F2 and the potential of the gate (node N) of the transistor F2 to flow between the source and drain of the transistor F2.
  • a current amount I corresponds to the ground potential of the first terminal of the transistor F2 and the potential of the gate (node N) of the transistor F2 to flow between the source and drain of the transistor F2.
  • such an operation is referred to as "setting the amount of current flowing between the source and drain of the transistor F2 of the cell IM1 to I (programming)".
  • circuit WSD1 and circuit WSD2 For example, when writing the first data to each arithmetic cell included in the arithmetic cell array MACA1, the circuit WSD1 supplies a predetermined signal to the wiring WSL1[k] to write the first data to the arithmetic cell array MACA1. It has a function to select the row of MACA1.
  • the circuit WSD2 supplies a predetermined signal to the wiring WSL2[k] when writing the first data to each arithmetic cell of the arithmetic cell array MACA2, for example, to determine the write destination of the first data. It has a function of selecting a row of the arithmetic cell array MACA2.
  • the circuit WSD1 supplies a high-level potential to the wiring WSL1[1] and supplies a low-level potential to the wiring WSL1[2] (not shown) to the wiring WSL1[s].
  • Transistor F1 and transistor F1d having gates electrically connected to [1] can be turned on, and gates electrically connected to each of wiring WSL1[2] to wiring WSL1[s] It is possible to turn off the transistor F1 and the transistor F1d.
  • circuit WSD1 and the circuit WSD2 may be equal to each other.
  • the circuit WCS acquires first data that is digital data from outside the arithmetic circuit CDV, converts the first data into analog data (current), and further converts the arithmetic cells included in the arithmetic cell array MACA1, Alternatively, it has a function of supplying the first data converted into analog data to the calculation cells included in the calculation cell array MACA2. For example, when the circuit WCS writes first data to the k-th column of arithmetic cells included in the arithmetic cell array MACA1, the circuit WCS writes the first data to the k-th column of the arithmetic cell array MACA1 via the wiring WCL1[k]. Supplies to arithmetic cells.
  • the circuit WCS when the circuit WCS writes the first data to the k-th column of arithmetic cells included in the arithmetic cell array MACA2, the circuit WCS writes the first data to the arithmetic cell array through the wiring WCL1[k] and the wiring WCL2[k]. It is supplied to the k-th column arithmetic cell of MACA2.
  • the circuit WCS includes, for example, a circuit SWCA and a circuit WCSa[1] to a circuit WCSa[s].
  • the circuit SWCA has a function of bringing the wiring WCL1[k] and the circuit WCSa[k] into a conductive state or a non-conductive state.
  • the circuit SWCA includes switches SA[1] to switch SA[s].
  • the first terminal of the switch SA[k] is electrically connected to the wiring WCL1[k], and the second terminal of the switch SA[k] is electrically connected to the circuit WCSa[k]. ] is electrically connected to the wiring SWLA.
  • an electrical switch such as an analog switch or a transistor can be applied to the switch SA[k].
  • the above-mentioned transistor be used as an electric switch for the switch SA[k]
  • an OS transistor be used.
  • the electrical switch may be, for example, a Si transistor other than an OS transistor.
  • a mechanical switch may be applied to the switch SA[k].
  • the switch SA[k] shown in FIG. 2 is in an on state when a high level potential is applied to the control terminal, and is in an off state when a low level potential is applied to the control terminal. shall be.
  • the wiring SWLA functions as a wiring for switching the switch SA[k] between an on state and an off state. Therefore, a high level potential or a low level potential is supplied to the wiring SWLA.
  • the circuit SWCA functions as a circuit that brings the circuit WCS and the wiring WCL1[k] into a conductive state or a non-conductive state. That is, the circuit SWCA uses the switch SA[k] to switch between a conductive state and a non-conductive state between the circuit WCS and the wiring WCL1[k].
  • each of the circuits WCSa[1] to WCSa[s] is electrically connected to each of the wirings IWL[1] to IWL[s] on a one-to-one basis.
  • Each of the wirings IWL[1] to IWL[s] functions as a wiring for transmitting first data, which is digital data, from the outside of the arithmetic circuit CDV to each of the circuits WCSa[1] to WCSa[s]. do.
  • the circuit WCSa[k] has a function of acquiring first data from the wiring IWL[k] and supplying a signal corresponding to the first data to the wiring WCL1[k]. Specifically, the circuit WCSa[k] supplies first data to be stored in each cell of the arithmetic cell array MACA1 or the arithmetic cell array MACA2 when the switch SA[k] is in the on state. Note that in the case of the arithmetic cell array MACA1 and the arithmetic cell array MACA2 in FIG. 2, the signal is preferably analog data (current).
  • the circuit WCSa[k] can have the configuration shown in FIG. 5A.
  • FIG. 5A also illustrates the circuit SWCA, the switch SA[k], the wiring SWLA, and the wiring WCL1[k] in order to show the electrical connection of the circuit WCSa[k] with peripheral circuits.
  • the switch SA[k] shown in FIG. 5A can be any one of the switches SA[1] to switch SA[s] included in the circuit SWCA of FIG. 2.
  • the wiring WCL1[k] can be any one of the wirings WCL1[1] to WCL1[s] extending to the arithmetic cell array MACA1 in FIG.
  • circuit WCSa[k] is electrically connected to the wiring WCL1[k] via the switch SA[k].
  • the circuit WCSa[k] shown in FIG. 5A includes a switch SWW, as an example.
  • the first terminal of the switch SWW is electrically connected to the second terminal of the switch SA[k], and the second terminal of the switch SWW is electrically connected to the wiring VINIL1.
  • the wiring VINIL1 functions as a wiring that provides an initialization potential to the wiring WCL, and the initialization potential can be a ground potential (GND), a low level potential, or a high level potential.
  • GND ground potential
  • the switch SWW is assumed to be in an on state only when applying an initialization potential to the wiring WCL1[k], and to be in an off state at other times.
  • an analog switch or an electrical switch such as a transistor can be applied to the switch SWW.
  • the transistor can have a structure similar to the transistor F1 or the transistor F2.
  • mechanical switches may also be used.
  • the circuit WCSa[k] in FIG. 5A includes, as an example, a plurality of current sources CS.
  • the circuit WCSa[k] has a function of outputting the first data of M bits (2 M values) (M is an integer of 1 or more) as a current amount, and in this case, the circuit WCSa[k] , 2 M ⁇ 1 current sources CS.
  • the circuit WCSa[k] includes, for example, one current source CS that outputs information corresponding to the value of the first bit as a current, and one current source CS that outputs information corresponding to the value of the second bit as a current. It has two CS, and has 2M -1 current sources CS that output information corresponding to the value of the M- th bit as a current.
  • each current source CS has a terminal U1 and a terminal U2.
  • a terminal U1 of each current source CS is electrically connected to a second terminal of a switch SA included in the circuit SWCA.
  • the terminal U2 of one current source CS is electrically connected to the wiring DW[1]
  • each of the terminals U2 of the two current sources CS is electrically connected to the wiring DW[2]
  • the terminal U2 of one current source CS is electrically connected to the wiring DW[2 ].
  • Each of the terminals U2 of one current source CS is electrically connected to the wiring DW[M].
  • the plurality of current sources CS included in the circuit WCSa[k] each have a function of outputting the same constant current IWut from the terminal U1.
  • the error in the constant current I Wut output from each of the terminals U1 of the plurality of current sources CS is preferably within 10%, more preferably within 5%, and even more preferably within 1%.
  • description will be made on the assumption that there is no error in the constant current I Wut output from the terminal U1 of the plurality of current sources CS included in the circuit WCSa[k].
  • the wiring DW[1] to the wiring DW[M] are wirings corresponding to the wiring IWL[k] described above, and function as wirings that acquire first data that is digital data from the outside.
  • the wiring DW[1] to the wiring DW[M] function as wiring that transmits a signal for outputting the constant current I Wut from the current source CS electrically connected to them.
  • the current source CS electrically connected to the wiring DW[1] supplies I Wut as a constant current to the second terminal of the switch SA[k].
  • the current source CS electrically connected to the wiring DW[1] does not output I Wut .
  • the two current sources CS electrically connected to the wiring DW[2] send a constant current of a total of 2I Wut to the switch SA. [k] and when a low level potential is applied to the wiring DW[2], the current source CS electrically connected to the wiring DW[2] has a total of 2I Wut . Does not output constant current.
  • the 2M -1 current sources CS electrically connected to the wiring DW[M] have a total of 2M -1 I
  • a current source electrically connected to the wiring DW[M] The CS does not output a constant current of a total of 2 M-1 I Wut .
  • the current flowing from one current source CS electrically connected to wiring DW[1] corresponds to the value of the 1st bit
  • the current flowing from two current sources CS electrically connected to wiring DW[2] corresponds to the value of the first bit.
  • the current flowing through the source CS corresponds to the value of the second bit
  • the amount of current flowing through the 2M -1 current sources CS electrically connected to the wiring DW[M] corresponds to the value of the M-th bit. Equivalent to.
  • M when M is 2. For example, when the value of the first bit is "1" and the value of the second bit is "0", a high level potential is given to the wiring DW[1], and a low level potential is given to the wiring DW[2]. .
  • I Wut flows as a constant current from the circuit WCSa to the second terminal of the switch SA[k] of the circuit SWCA.
  • a low level potential is applied to the wiring DW[1]
  • a high level potential is applied to the wiring DW[2].
  • 2I Wut flows as a constant current from the circuit WCSa to the second terminal of the switch SA[k] of the circuit SWCA.
  • a high level potential is applied to the wiring DW[1] and the wiring DW[2].
  • 3I Wut flows as a constant current from the circuit WCSa to the second terminal of the switch SA[k] of the circuit SWCA. Further, for example, when the value of the first bit is "0" and the value of the second bit is "0", a low level potential is applied to the wiring DW[1] and the wiring DW "2". At this time, no constant current flows from the circuit WCSa to the second terminal of the switch SA[k] of the circuit SWCA.
  • FIG. 5A shows the circuit WCSa[k] when M is an integer of 3 or more, when M is 1, the circuit WCSa of FIG.
  • the configuration may be such that the current source CS electrically connected to [M] is not provided.
  • M the circuit WCSa in FIG. 3A may be configured without the current source CS electrically connected to the wiring DW[3] (not shown) to the wiring DW[M]. good.
  • the current source CS1 shown in FIG. 6A is a circuit that can be applied to the current source CS included in the circuit WCSa of FIG. 5A, and the current source CS1 includes a transistor Tr1 and a transistor Tr2.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring VDDL, and the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, the back gate of the transistor Tr1, and the first terminal of the transistor Tr2. It is connected.
  • the second terminal of the transistor Tr2 is electrically connected to the terminal U1, and the gate of the transistor Tr2 is electrically connected to the terminal U2. Further, the terminal U2 is electrically connected to the wiring DW.
  • the wiring DW is any one of the wiring DW[1] to the wiring DW[M] in FIG. 5A.
  • the wiring VDDL functions as a wiring that provides a constant potential.
  • the constant potential can be, for example, a high level potential.
  • the high level potential is input to the first terminal of the transistor Tr1. Further, the potential of the second terminal of the transistor Tr1 is set to a potential lower than the high level potential. At this time, the first terminal of the transistor Tr1 functions as a drain, and the second terminal of the transistor Tr1 functions as a source. Further, since the gate of the transistor Tr1 and the second terminal of the transistor Tr1 are electrically connected, the gate-source voltage of the transistor Tr1 is 0V. Therefore, when the threshold voltage of the transistor Tr1 is within an appropriate range, a current (drain current) in a subthreshold region current range flows between the first terminal and the second terminal of the transistor Tr1.
  • the amount of the current is preferably 1.0 ⁇ 10 ⁇ 8 A or less, and more preferably 1.0 ⁇ 10 ⁇ 12 A or less, for example. , and more preferably 1.0 ⁇ 10 ⁇ 15 A or less. Further, for example, it is more preferable that the current is within a range that increases exponentially with respect to the gate-source voltage. That is, the transistor Tr1 functions as a current source for flowing a current within a current range when operating in a subthreshold region. Note that this current corresponds to I Wut described above or I Xut described later.
  • the transistor Tr2 functions as a switching element.
  • the first terminal of the transistor Tr2 functions as a drain, and the second terminal of the transistor Tr2 functions as a source.
  • the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, the back gate-source voltage is 0V. Therefore, when the threshold voltage of the transistor Tr2 is within an appropriate range, the transistor Tr2 is turned on by inputting a high-level potential to the gate of the transistor Tr2, and a low voltage is applied to the gate of the transistor Tr2. It is assumed that the transistor Tr2 is turned off by inputting the level potential.
  • the circuit that can be applied to the current source CS included in the circuit WCSa[k] in FIG. 5A is not limited to the current source CS1 in FIG. 6A.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, but the back gate of the transistor Tr2 is electrically connected to another wiring.
  • a configuration may also be used.
  • An example of such a configuration is shown in FIG. 6B.
  • the current source CS2 shown in FIG. 6B has a configuration in which the back gate of the transistor Tr2 is electrically connected to the wiring VTHL.
  • the current source CS2 can apply a predetermined potential to the wiring VTHL by the external circuit, and apply the predetermined potential to the back gate of the transistor Tr2. can. Thereby, the threshold voltage of the transistor Tr2 can be varied. In particular, by increasing the threshold voltage of the transistor Tr2, the off-state current of the transistor Tr2 can be reduced.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr1 and the second terminal of the transistor Tr1 are electrically connected, but there is a connection between the back gate and the second terminal of the transistor Tr2.
  • a configuration may be adopted in which the voltage is held by a capacitor.
  • FIG. 6C An example of such a configuration is shown in FIG. 6C.
  • the current source CS3 shown in FIG. 6C includes a transistor Tr3 and a capacitor C7 in addition to the transistor Tr1 and the transistor Tr2.
  • the current source CS3 has a point where the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 are electrically connected via the capacitor C7, and a point where the back gate of the transistor Tr1 and the first terminal of the transistor Tr3 are electrically connected.
  • the current source CS3 has a configuration in which the second terminal of the transistor Tr3 is electrically connected to the wiring VTL, and the gate of the transistor Tr3 is electrically connected to the wiring VWL.
  • the current source CS3 can bring conduction between the wiring VTL and the back gate of the transistor Tr1 by applying a high-level potential to the wiring VWL and turning on the transistor Tr3. At this time, a predetermined potential can be input from the wiring VTL to the back gate of the transistor Tr1.
  • the voltage between the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 can be held by the capacitor C7.
  • the threshold voltage of the transistor Tr1 can be varied, and the threshold voltage of the transistor Tr1 can be fixed by the transistor Tr3 and the capacitor C7. can do.
  • the configuration of the circuit that can be applied to the current source CS included in the circuit WCSa[k] in FIG. 5A may be the current source CS4 shown in FIG. 6D.
  • the current source CS4 has a configuration in which the back gate of the transistor Tr2 is electrically connected to the wiring VTHL instead of the second terminal of the transistor Tr2 in the current source CS3 of FIG. 6C. That is, like the current source CS2 in FIG. 6B, the current source CS4 can vary the threshold voltage of the transistor Tr2 depending on the potential provided by the wiring VTHL.
  • the current source CS4 when a large current flows between the first terminal and the second terminal of the transistor Tr1, it is necessary to increase the on-current of the transistor Tr2 in order to flow the current from the terminal U1 to the outside of the current source CS4. .
  • the current source CS4 applies a high level potential to the wiring VTHL, lowers the threshold voltage of the transistor Tr2, and increases the on-state current of the transistor Tr2. A large current flowing between the terminals can be passed from the terminal U1 to the outside of the current source CS4.
  • the circuit WCSa can control the M-bit first data. It is possible to output a current according to the current. Further, the amount of current can be, for example, the amount of current flowing between the first terminal and the second terminal within a range in which the transistor F1 operates in a subthreshold region.
  • the current source CS1 shown in FIG. 6A may be applied as the circuit WCSa[k] in FIG. 5A.
  • the circuit WCSa[k] shown in FIG. 5B is similar to the circuit WCSa[k] in FIG. A current can be output according to the first data.
  • the transistor Tr1 including the transistor Tr1[1] to the transistor Tr1[M]
  • the transistor Tr2 including the transistor Tr2[1] to the transistor Tr2[M]
  • the transistor Tr3 are, for example, the transistor F1 or the transistor F2.
  • a transistor applicable to the above can be used.
  • OS transistors can be used as the transistor Tr1 (including the transistor Tr1[1] to the transistor Tr1[M]), the transistor Tr2 (including the transistor Tr2[1] to the transistor Tr2[M]), and the transistor Tr3. preferable.
  • circuit XCS1 and circuit XCS2 acquires second data that is digital data from outside the arithmetic circuit CDV, converts the second data into analog data (current), and further converts the second data into analog data (current) to the arithmetic cells of the arithmetic cell array MACA1. It has a function of supplying second data. For example, when the circuit XCS1 supplies the second data to the k-th row of arithmetic cells included in the arithmetic cell array MACA1, the circuit XCS1 supplies the second data to the k-th row of the arithmetic cell array MACA1 via the wiring XCL1[k]. Supplied to the calculation cell.
  • the circuit XCS2 has, for example, a function of supplying second data to the arithmetic cells included in the arithmetic cell array MACA2.
  • the circuit XCS2 supplies the second data to the k-th row of arithmetic cells included in the arithmetic cell array MACA2
  • the circuit XCS2 supplies the second data to the k-th row of the arithmetic cell array MACA2 via the wiring XCL2[k]. Supplied to the calculation cell.
  • circuit configuration of the circuit XCS2 is assumed to be the same as the circuit configuration of the circuit XCS1. Therefore, for the circuit configuration of the circuit XCS2, refer to the description of the circuit configuration of the circuit XCS1 below. In this case, in the following description of the circuit configuration of the circuit The circuit configuration of the circuit XCS2 will be explained by replacing the terminals T5a[1] to T5a[s] of the switching circuit SWC5 with the terminals T6a[1] to T6a[s] of the switching circuit SWC6.
  • the circuit XCS1 includes circuits XCSa[1] to XCSa[s].
  • the circuit XCSa[1] is electrically connected to the terminal T5a[1] of the switching circuit SWC5, as an example.
  • the circuit XCSa[s] is electrically connected to the terminal T5a[s] of the switching circuit SWC5, as an example.
  • each of the circuits XCSa[1] to XCSa[s] is electrically connected to each of the wirings IXL[1] to IXL[s] on a one-to-one basis.
  • Each of the wiring IXL[1] to the wiring IXL[s] functions as a wiring for transmitting second data, which is digital data, from the outside of the arithmetic circuit CDV to the circuit XCSa[1] to the circuit XCSa[s], respectively. do.
  • each of the circuits XCSa[1] to XCSa[s] acquires reference data, which will be described later, from each of the wirings IXL[1] to IXL[s], and generates the wirings XCL1[1] to XCL1[ s] has a function of supplying a signal according to the reference data.
  • each of the circuits XCSa[1] to XCSa[s] obtains the second data from each of the wirings IXL[1] to IXL[s], and generates a signal according to the second data, for example. It has the function of supplying In the case of the arithmetic cell array MACA1 in FIG. 2, each of the above-mentioned signals is preferably analog data (current).
  • FIG. 5C is a block diagram showing an example of the circuit XCSa[k] included in the circuit XCS1 of FIG. 2. Note that FIG. 5C shows an excerpt of the circuit XCSa[k], which corresponds to any one of the circuits XCSa[1] to XCSa[s]. Furthermore, in order to show the electrical connections of the circuit XCS with peripheral circuits, FIG. ] are also shown.
  • the circuit XCSa[k] is electrically connected to the wiring XCL1[k]. Furthermore, since the switching circuit SWC5 is provided between the wiring XCL1[k] and the circuit XCSa[k], the switching circuit SWC5 is configured to provide continuity between the circuit It is possible to switch between the state and the non-conducting state.
  • the circuit XCSa[k] shown in FIG. 5C includes a switch SWX, as an example.
  • the first terminal of the switch SWX is electrically connected to the wiring XCL1[k], and the second terminal of the switch SWX is electrically connected to the wiring VINIL2.
  • the wiring VINIL2 functions as a wiring that provides an initialization potential to the wiring XCL1[k], and the initialization potential can be a ground potential (GND), a low level potential, or a high level potential. Further, the initialization potential given by the wiring VINIL2 may be equal to the potential given by the wiring VINIL1. Note that the switch SWX is assumed to be in an on state only when applying an initialization potential to the wiring XCL1[k], and to be in an off state at other times.
  • switch SWX for example, a switch applicable to the switch SWW can be used.
  • the circuit configuration of the circuit XCSa[k] in FIG. 5C can be made almost the same as the circuit configuration WCSa[k] in FIG. 5A.
  • the circuit XCSa[k] has a function of outputting reference data as an amount of current, and a function of outputting second data of L bits (2 L value) (L is an integer of 1 or more) as an amount of current.
  • the circuit XCSa[k] has 2 L ⁇ 1 current sources CS.
  • the circuit XCSa[k] has one current source CS that outputs information corresponding to the value of the first bit as a current, and one current source CS that outputs information corresponding to the value of the second bit as a current. It has 2 L- 1 current sources CS that output information corresponding to the value of the L- th bit as a current.
  • the reference data that the circuit XCSa[k] outputs as a current can be, for example, information in which the value of the first bit is "1" and the values of the second and subsequent bits are "0".
  • the terminal U2 of one current source CS is electrically connected to the wiring DX[1], and each of the terminals U2 of the two current sources CS is electrically connected to the wiring DX[2], Each of the terminals U2 of the 2L -1 current sources CS is electrically connected to the wiring DX[L].
  • the plurality of current sources CS included in the circuit XCSa[k] each have a function of outputting I Xut from the terminal U1 as the same constant current.
  • the wiring DX[1] to the wiring DX[L] are wirings corresponding to the wiring IXL[k] described above, and function as wirings for acquiring reference data, which is digital data from the outside, or second data. .
  • the wiring DX[1] to the wiring DX[L] function as wiring that transmits a control signal for outputting IXut from the current source CS electrically connected to them.
  • the circuit XCSa[k] has a function of causing the amount of current corresponding to the L-bit information sent from the wirings DX[1] to DX[L] to flow through the wiring XCL1[k].
  • 2I Xut flows as a constant current from the circuit XCSa[k] to the wiring XCL1[k]. Further, for example, when the value of the first bit is “1" and the value of the second bit is “1", a high level potential is applied to the wiring DX[1] and the wiring DX[2]. At this time, 3I Xut flows as a constant current from the circuit XCSa[k] to the wiring XCL1[k]. Further, for example, when the value of the first bit is "0" and the value of the second bit is "0”, a low level potential is applied to the wiring DX[1] and the wiring DX[2].
  • the constant current output from each of the terminals U1 of the multiple current sources CS is preferably within 10%, more preferably within 5%, and even more preferably within 1%.
  • description will be made on the assumption that there is no error in the constant current I Xut output from the terminal U1 of the plurality of current sources CS included in the circuit XCSa[k].
  • any one of the current sources CS1 to CS4 in FIGS. 6A to 6D can be used, similarly to the current source CS of the circuit WCSa[k].
  • the wiring DW illustrated in FIGS. 6A to 6D may be replaced with the wiring DX.
  • the circuit XCSa[k] can cause a current in the current range of the subthreshold region to flow through the wiring XCL[k] as the reference data or the L-bit second data.
  • circuit XCSa[k] in FIG. 5C a circuit configuration similar to the circuit WCSa[k] shown in FIG. 5B can be applied.
  • the circuit WCSa[k] shown in FIG. 5B is replaced with the circuit XCSa[k]
  • the wiring IWL[k] is replaced with the wiring IXL[k]
  • the wiring DW[1] is replaced with the wiring DX[1]
  • replacing wiring DW[M] with wiring DX[L] replacing switch SWW with switch SWX, and replacing wiring VINIL1 with wiring VINIL2.
  • the memory cell array MEMA1 has a function of storing calculation results performed in the calculation cell array MACA1. Specifically, the calculation result is stored in the memory cells included in the memory cell array MEMA1. Note that depending on the situation, the memory cell array MEMA1 may store the calculation results performed in the calculation cell array MACA2.
  • the memory cell array MEMA2 has, for example, a function of storing the calculation results performed in the calculation cell array MACA2. Specifically, the calculation result is stored in the memory cells included in the memory cell array MEMA2. Note that depending on the situation, the memory cell array MEMA2 may store the calculation results performed in the calculation cell array MACA1.
  • the memory cell array MEMA1 includes, for example, cells MC1[1,1] to MC1[s,s]. Further, the memory cell array MEMA2 includes, for example, cells MC2[1,1] to MC2[s,s].
  • the configuration of the memory cell array MEMA2 is the same as the configuration of the memory cell array MEMA1.
  • the configurations of cells MC2[1,1] to MC2[s,s] are equal to the configurations of cells MC1[1,1] to MC1[s,s]. Therefore, for the respective configurations of cell MC2[1,1] to cell MC2[s,s], refer to the explanations of the respective configurations of cell MC1[1,1] to cell MC1[s,s] below. .
  • Cell MC1[1,1] to cell MC1[s,s] function as storage cells, for example.
  • Each of the cells MC1[1,1] to MC1[s,s] includes, for example, a transistor F7, a transistor F8, a transistor F9, and a capacitor C6.
  • the structures (including channel length and channel width) of the transistors F7 included in each of cells MC1[1,1] to cell MC1[s,s] are equal to each other; , 1] to cells MC1[s,s] are preferably equal to each other, and the structures of the transistors F8 included in each of cells MC1[1,1] to MC1[s,s] are preferably the same. It is preferable that the structures of the transistors F9 are equal to each other. Note that for the advantages of making the structures of the transistors the same, refer to the descriptions of the transistor F1, the transistor F2, and the transistor F5.
  • the transistor F7 and the transistor F9 are assumed to operate as switching elements unless otherwise specified. That is, the gate voltage, source voltage, and drain voltage of each of the transistors described above includes cases in which the transistors are appropriately biased to voltages within a range in which the transistors operate as switching elements. However, one embodiment of the present invention is not limited thereto. For example, when the transistors F7 and F9 are on, they may operate in a linear region or a saturation region, or may operate in a linear region and in a saturation region in a mixed manner.
  • transistor F8 operates in a subthreshold region (that is, in transistor F8, when the gate-source voltage is lower than the threshold voltage, more preferably, the drain current is - the case where the voltage increases exponentially with respect to the source-to-source voltage). That is, it is assumed that the gate voltage, source voltage, and drain voltage of transistor F8 are appropriately biased to a voltage within a range that operates in a subthreshold region. Therefore, the transistor F8 may operate so that an off-state current flows between the source and the drain.
  • transistors F7 to F9 for example, a transistor applicable to the transistor F1, the transistor F2, or the transistor F5 can be used.
  • the first terminal of transistor F7 is electrically connected to the gate of transistor F8.
  • the first terminal of the transistor F8 is electrically connected to the wiring VE2.
  • a first terminal of the capacitor C6 is electrically connected to the gate of the transistor F8.
  • a second terminal of transistor F8 is electrically connected to a first terminal of transistor F9.
  • the second terminal of the transistor F9 is electrically connected to the second terminal of the transistor F7, and the second terminal of the capacitor C6 is electrically connected to the wiring VE3.
  • the back gates of the transistors F7 to F9 are the same as those of the transistors F1, F2, F5, F1d, F2d, and F5d described above. See.
  • the wiring VE2 functions as a wiring for flowing current between the first terminal and the second terminal of the transistor F8 of each of the cells MC1[1,1] to MC1[s,s]. Furthermore, as an example, the wiring VE2 functions as a wiring that supplies a constant potential.
  • the constant potential can be, for example, a low level potential or a ground potential.
  • the wiring VE3 functions as a wiring for applying a potential to the second terminal of the capacitor C6 of each of the cells MC1[1,1] to MC1[s,s].
  • the potential can be, for example, a low level potential or a ground potential.
  • the second terminal of transistor F7 and the second terminal of transistor F9 are electrically connected to wiring BL1[1], and the gate of transistor F7 is electrically connected to wiring WWL1[1]. It is connected to the.
  • the gate of transistor F9 is electrically connected to wiring RWL1[1].
  • the second terminal of transistor F7 and the second terminal of transistor F9 are electrically connected to wiring BL1[1], and the gate of transistor F7 is electrically connected to wiring WWL1[s]. It is connected to the.
  • the gate of the transistor F9 is electrically connected to the wiring RWL1[s].
  • the second terminal of transistor F7 and the second terminal of transistor F9 are electrically connected to wiring BL1[s], and the gate of transistor F7 is electrically connected to wiring WWL1[1]. It is connected to the.
  • the gate of transistor F9 is electrically connected to wiring RWL1[1].
  • the second terminal of transistor F7 and the second terminal of transistor F9 are electrically connected to wiring BL1[s], and the gate of transistor F7 is electrically connected to wiring WWL1[s]. It is connected to the.
  • the gate of the transistor F9 is electrically connected to the wiring RWL1[s].
  • each capacitor C6 of cells IM1[1,1] to IM1[s,s] functions as a holding node of each cell.
  • the amount of current flowing between the source and drain of the transistor F8 of the cell MC1 is set to I. Note that when the transistor F9 is in the off state, no current flows between the source and drain of the transistor F8.
  • the switching circuit SWC1 has a function of making the terminal T1a[k] and the terminal T1b[k] into a conductive state or a non-conducting state, and a function of making the terminal T1c[k] and the terminal T1d[k] into a conducting state or a non-conducting state. It has a function of bringing the terminal T1a[k] and the terminal T1c[k] into a conducting state or a non-conducting state.
  • FIG. 7A An example of the configuration of the switching circuit SWC1 is shown in FIG. 7A.
  • the switching circuit SWC1 in FIG. 7A includes switch S1a[1] to switch S1a[s], switch S1b[1] to switch S1b[s], switch S1c[1] to switch S1c[s], has.
  • the first terminal of the switch S1a[k] is electrically connected to the terminal T1a[k]
  • the second terminal of the switch S1a[k] is electrically connected to the terminal T1b[k].
  • the first terminal of the switch S1b[k] is electrically connected to the terminal T1a[k]
  • the second terminal of the switch S1b[k] is electrically connected to the terminal T1c[k].
  • the first terminal of the switch S1c[k] is electrically connected to the terminal T1d[k]
  • the second terminal of the switch S1c[k] is electrically connected to the terminal T1c[k].
  • control terminals of the switches S1a[1] to S1a[s] are electrically connected to the wiring SWL1a. Further, the control terminals of the switches S1b[1] to S1b[s] are electrically connected to the wiring SWL1b. Further, each control terminal of the switch S1c[1] to the switch S1c[s] is electrically connected to the wiring SWL1c.
  • the switching circuit SWC2 has a function of making the terminal T2a[k] and the terminal T2b[k] into a conductive state or a non-conducting state, and a function of making the terminal T2b[k] and the terminal T2c[k] into a conducting state or a non-conducting state. It has a function of making it into a conductive state or a non-conductive state.
  • FIG. 7B An example of the configuration of the switching circuit SWC2 is shown in FIG. 7B.
  • the switching circuit SWC2 in FIG. 7B includes, as an example, switches S2a[1] to S2a[s] and switches S2b[1] to S2b[s].
  • the first terminal of the switch S2a[k] is electrically connected to the terminal T2a[k]
  • the second terminal of the switch S2a[k] is electrically connected to the terminal T2b[k].
  • the first terminal of the switch S2b[k] is electrically connected to the terminal T2b[k]
  • the second terminal of the switch S2b[k] is electrically connected to the terminal T2c[k].
  • control terminals of the switches S2a[1] to S2a[s] are electrically connected to the wiring SWL2a. Further, the control terminals of the switches S2b[1] to S2b[s] are electrically connected to the wiring SWL2b.
  • the switching circuit SWC3 has a function of making the terminal T3a[k] and the terminal T3b[k] into a conductive state or a non-conducting state, and a function of making the terminal T3b[k] and the terminal T3c[k] into a conducting state or a non-conducting state. It has a function of making it into a conductive state or a non-conductive state.
  • FIG. 7C An example of the configuration of the switching circuit SWC3 is shown in FIG. 7C.
  • the switching circuit SWC3 in FIG. 7C includes, as an example, switches S3a[1] to S3a[s] and switches S3b[1] to S3b[s].
  • the first terminal of the switch S3a[k] is electrically connected to the terminal T3a[k]
  • the second terminal of the switch S3a[k] is electrically connected to the terminal T3b[k].
  • the first terminal of the switch S3b[k] is electrically connected to the terminal T3b[k]
  • the second terminal of the switch S3b[k] is electrically connected to the terminal T3c[k].
  • control terminals of the switches S3a[1] to S3a[s] are electrically connected to the wiring SWL3a. Further, each control terminal of the switch S3b[1] to switch S3b[s] is electrically connected to the wiring SWL3b.
  • the switching circuit SWC5 has a function of making the terminal T5a[k] and the terminal T5b[k] into a conductive state or a non-conducting state, and a function of making the terminal T5b[k] and the terminal T5c[k] into a conducting state or a non-conducting state. It has a function of making it into a conductive state or a non-conductive state.
  • FIG. 8A An example of the configuration of the switching circuit SWC5 is shown in FIG. 8A.
  • the switching circuit SWC5 in FIG. 8A includes, as an example, switches S5a[1] to S5a[s] and switches S5b[1] to S5b[s].
  • the first terminal of the switch S5a[k] is electrically connected to the terminal T5a[k]
  • the second terminal of the switch S5a[k] is electrically connected to the terminal T5b[k].
  • the first terminal of the switch S5b[k] is electrically connected to the terminal T5b[k]
  • the second terminal of the switch S5b[k] is electrically connected to the terminal T5c[k].
  • control terminals of the switches S5a[1] to S5a[s] are electrically connected to the wiring SWL5a. Further, each control terminal of the switch S5b[1] to switch S5b[s] is electrically connected to the wiring SWL5b.
  • the switching circuit SWC6 has a function of making the terminal T6a[k] and the terminal T6b[k] into a conductive state or a non-conducting state, and a function of making the terminal T6b[k] and the terminal T6c[k] into a conducting state or a non-conducting state. It has a function of making it into a conductive state or a non-conductive state.
  • FIG. 8B An example of the configuration of the switching circuit SWC6 is shown in FIG. 8B.
  • the switching circuit SWC6 in FIG. 8B includes, as an example, switches S6a[1] to S6a[s] and switches S6b[1] to S6b[s].
  • the first terminal of the switch S6a[k] is electrically connected to the terminal T6a[k]
  • the second terminal of the switch S6a[k] is electrically connected to the terminal T6b[k].
  • the first terminal of the switch S6b[k] is electrically connected to the terminal T6b[k]
  • the second terminal of the switch S6b[k] is electrically connected to the terminal T6c[k].
  • control terminals of the switches S6a[1] to S6a[s] are electrically connected to the wiring SWL6a. Further, the control terminals of the switches S6b[1] to S6b[s] are electrically connected to the wiring SWL6b.
  • switches S1a[1] to S1a[s] switches S1b[1] to S1b[s], switches S1c[1] to S1c[s], and switches S2a[1] to S2a[s ], switch S2b[1] to switch S2b[s], switch S3a[1] to switch S3a[s], switch S3b[1] to switch S3b[s], switch S5a[1] to switch S5a[s],
  • the switches S6a[1] to S6a[s] for example, A switch that can be used can be used.
  • each of the above-mentioned switches is assumed to be in an on state when a high level potential is applied to the control terminal, and to be in an off state when a low level potential is applied to the control terminal. do.
  • Each of the above-mentioned wiring S1La, wiring S1Lb, wiring S1Lc, wiring S2La, wiring S2Lb, wiring S3La, wiring S3Lb, wiring S5La, wiring S5Lb, wiring S6La, and wiring S6Lb includes a control terminal that is electrically connected. Functions as wiring for switching between on and off states of the switch. Therefore, for example, a high level potential or a low level potential is supplied to the above-mentioned wiring.
  • the switching circuits SWC1 to SWC3 By using the switching circuits SWC1 to SWC3, the switching circuit SWC5, and the switching circuit SWC6, an input terminal for inputting a signal into the switching circuit and an output terminal for outputting the signal to the outside can be provided. You can choose.
  • the current generation circuit CM1 has a function of outputting to the terminal C1To[k] an amount of current that is equal to the amount of current output to the terminal C1Ti[k].
  • the circuit current generation CM2 has, for example, a function of outputting to the terminal C2To[k] an amount of current equal to the amount of current outputted to the terminal C2Ti[k], similarly to the current generation circuit CM1.
  • FIG. 9A A specific circuit configuration example of the current generation circuit CM1 and the current generation circuit CM2 is shown in FIG. 9A.
  • the current generation circuit CM shown in FIG. 9A has a circuit configuration that can be applied to the current generation circuit CM1 and the current generation circuit CM2, and includes circuits CG[1] to CG[s].
  • Each of the circuits CG[1] to CG[s] can have the same configuration. Note that in this embodiment, each of the circuits CG[1] to CG[s] will be described as having the same configuration.
  • the terminals CTi[1] to CTi[s] of the current generation circuit CM of FIG. 9A corresponds to the terminals C1Ti[1] to C1Ti[s] of the current generation circuit CM1 in FIG. 1, and the terminals CTo[1] to CTo[s] of the current generation circuit CM in FIG. This corresponds to the terminals C1To[1] to C1To[s] of the generation circuit CM1.
  • the current generation circuit CM of FIG. 9A is applied to the current generation circuit CM2 of the arithmetic circuit CDV of FIG.
  • the terminals CTi[1] to CTi[s] of the current generation circuit CM of FIG. 9A corresponds to the terminals C2Ti[1] to C2Ti[s] of the current generation circuit CM2 in FIG. 1, and the terminals CTo[1] to CTo[s] of the current generation circuit CM in FIG. This corresponds to terminal C2To[1] to terminal C2To[s] of generation circuit CM2.
  • the circuit CG[k] (not shown) includes a transistor Tr7, a transistor Tr7m, a transistor Tr8, and a transistor Tr8m. Note that in FIG. 9, each of the transistor Tr7, the transistor Tr7m, the transistor Tr8, and the transistor Tr8m is an n-channel transistor.
  • the first terminal of the transistor Tr7 is electrically connected to the wiring VDE, and the second terminal of the transistor Tr7 is connected to the gate of the transistor Tr7, the first terminal of the transistor Tr8, and the gate of the transistor Tr8. is electrically connected to the gate of the transistor Tr8m and a terminal CTi[k] (not shown). Further, the second terminal of the transistor Tr8 is electrically connected to the wiring VSE.
  • the first terminal of the transistor Tr7m is electrically connected to the wiring VDE
  • the second terminal of the transistor Tr7m is connected to the gate of the transistor Tr7m, the first terminal of the transistor Tr8m, and the terminal CTo[k] (not shown). and are electrically connected to.
  • the second terminal of the transistor Tr8m is electrically connected to the wiring VSE.
  • the wiring VDE functions as a wiring that applies a potential to each of the first terminals of the transistor Tr7 and the transistor Tr7m of the circuits CG[1] to CG[s].
  • the constant potential can be, for example, a high level potential.
  • the wiring VSE functions as a wiring that applies a potential to each of the second terminals of the transistors Tr8 and Tr8m of the circuits CG[1] to CG[s].
  • the constant potential can be, for example, a ground potential, a low level potential, or a negative potential.
  • the high level potential is input to the first terminal of the transistor Tr7. Further, the potential of the second terminal of the transistor Tr7 is set to be lower than the high level potential. At this time, the first terminal of the transistor Tr7 functions as a drain, and the second terminal of the transistor Tr7 functions as a source. Further, since the gate of the transistor Tr7 and the second terminal of the transistor Tr7 are electrically connected, the gate-source voltage of the transistor Tr7 is 0V. Therefore, when the threshold voltage of the transistor Tr7 is within an appropriate range, a current (drain current) in a subthreshold region current range flows between the first terminal and the second terminal of the transistor Tr7.
  • the amount of the current is preferably 1.0 ⁇ 10 ⁇ 8 A or less, and more preferably 1.0 ⁇ 10 ⁇ 12 A or less, for example. , and more preferably 1.0 ⁇ 10 ⁇ 15 A or less. Further, for example, it is more preferable that the current is within a range that increases exponentially with respect to the gate-source voltage. In other words, the transistor Tr7 functions as a current source for flowing a current within the current range when operating in the subthreshold region. Note that the above also applies to the transistor Tr7m.
  • the first terminal of the transistor Tr8 is electrically connected to the gate of the transistor Tr8 and the gate of the transistor Tr8m, so the connection configuration of the transistor Tr8 and the transistor Tr8m is a current mirror circuit. It has become. That is, ideally, the amount of current flowing between the source and drain of the transistor Tr8 is equal to the amount of current flowing between the source and drain of the transistor Tr8m.
  • each of the circuits CG[1] to CG[s] are not limited to the configuration shown in FIG. 9A.
  • the structure of each of the circuits CG[1] to CG[s] in the semiconductor device of one embodiment of the present invention may be the structure shown in FIG. 9A, which is modified depending on the situation.
  • the circuits CG[1] to CG[s] shown in FIG. 9A may be changed to the configurations of the circuits CG[1] to CG[s] shown in FIG. 9B.
  • the circuit CG[k] (not shown) in FIG. 9B further includes a transistor Tr9 and a transistor Tr9m that are n-channel transistors in the circuit CG[k] in FIG. 9A, and is connected in cascode with the transistor Tr8 and the transistor Tr9.
  • the transistor Tr8m and the transistor Tr9m are connected in cascode.
  • FIG. 9B by cascode-connecting the transistors included in the current mirror circuit, the operation of the current mirror circuit can be made more stable.
  • the configurations of the current generation circuit CM1 and the current generation circuit CM2 shown in FIG. 1 may be the configuration of the current generation circuit CM shown in FIG. 9C.
  • the circuits CG[1] to CG[s] included in the current generation circuit CM in FIG. 9C include a transistor Tr10, a transistor Tr10m, a transistor Tr11, and a transistor Tr11m. Note that each of the transistor Tr10, the transistor Tr10m, the transistor Tr11, and the transistor Tr11m is a p-channel transistor.
  • the first terminal of the transistor Tr11 is electrically connected to the wiring VDE, and the second terminal of the transistor Tr11 is connected to the gate of the transistor Tr11, the gate of the transistor Tr11m, and the gate of the transistor Tr10.
  • the first terminal is electrically connected to the first terminal.
  • the second terminal of the transistor Tr10 is electrically connected to the gate of the transistor Tr10, the gate of the transistor Tr10m, and the terminal CTi[k].
  • the first terminal of the transistor Tr11m is electrically connected to the wiring VDE, and the second terminal of the transistor Tr11m is electrically connected to the first terminal of the transistor Tr10m.
  • the second terminal of the transistor Tr10m is electrically connected to the terminal CTo[k].
  • the circuit CG[k] in FIG. 9C has a current mirror circuit configuration in which a transistor Tr10 and a transistor Tr11 are connected in cascode, and a transistor Tr10m and a transistor Tr11m are connected in cascode. Thereby, the circuit CG[k] can output to the terminal CTo[k] the same amount of current as the amount of current output to the terminal CTi[k].
  • the circuit CG[k] in FIG. 9C may be, for example, a current mirror circuit having a configuration in which the transistor Tr11 and the transistor Tr11m are not provided (cascode connection is not made).
  • the current generation circuit RL1 includes, for example, a functional arithmetic circuit. Specifically, for example, the current generation circuit RL1 performs a function system calculation using a value corresponding to the amount of current output to the terminal R1Ti[k] as an input value, and generates an amount of current according to the result of the calculation. It has a function of outputting to terminal R1To[k].
  • the current generation circuit RL2 may include, for example, a functional arithmetic circuit similar to that of the current generation circuit RL1.
  • the functional arithmetic circuit included in the current generation circuit RL1 and the current generation circuit RL2 may be, for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, or a threshold function arithmetic circuit. Further, the current generation circuit RL1 and the current generation circuit RL2 may include a circuit that performs a pooling process instead of a functional arithmetic circuit.
  • the current generation circuit RL shown in FIG. 10 is an example of the circuit configuration of the current generation circuit RL1 or the current generation circuit RL2, which has a ReLU function calculation circuit.
  • the current generation circuit RL shown in FIG. 10 includes, as an example, circuits RCG[1] to RCG[s].
  • Each of the circuits RCG[1] to RCG[s] can have the same configuration. Note that in this embodiment, each of the circuits RCG[1] to RCG[s] will be described as having the same configuration.
  • the terminals RTi[1] to RTi[s] of the current generation circuit RL of FIG. corresponds to the terminals R1Ti[1] to R1Ti[s] of the current generation circuit RL1 in FIG. 1, and the terminals RTo[1] to RTo[s] of the current generation circuit RL in FIG. This corresponds to terminal R1To[1] to terminal R1To[s] of generation circuit RL1.
  • the current generation circuit RL of FIG. 10 is applied to the current generation circuit RL2 of the arithmetic circuit CDV of FIG.
  • the terminals RTi[1] to RTi[s] of the current generation circuit RL of FIG. corresponds to the terminals R2Ti[1] to R2Ti[s] of the current generation circuit RL2 in FIG. 1, and the terminals RTo[1] to RTo[s] of the current generation circuit RL in FIG. This corresponds to terminal R2To[1] to terminal R2To[s] of generation circuit RL2.
  • the circuit RCG[k] includes, for example, a transistor Tr12, a transistor Tr12m, a transistor Tr13, a transistor Tr13m, a transistor Tr14, a transistor Tr14m, a transistor Tr15, a transistor Tr15m, a transistor Tr16, It includes a transistor Tr16m, a transistor Tr17, and a transistor Tr17m.
  • each of the transistor Tr12, the transistor Tr12m, the transistor Tr13, the transistor Tr13m, the transistor Tr16, the transistor Tr16m, the transistor Tr17, and the transistor Tr17m is a p-channel transistor.
  • each of the transistor Tr14, the transistor Tr14m, the transistor Tr15, and the transistor Tr15m is an n-channel transistor.
  • the first terminal of the transistor Tr13 is electrically connected to the wiring VDE
  • the second terminal of the transistor Tr13 is electrically connected to the first terminal of the transistor Tr12
  • the gate of the transistor Tr13 is , the gate of the transistor Tr13m, the second terminal of the transistor Tr12, and the terminal RTi[k].
  • the gate of the transistor Tr12 is electrically connected to the wiring RSWL1 and the gate of the transistor Tr12m.
  • the first terminal of the transistor Tr13m is electrically connected to the wiring VDE
  • the second terminal of the transistor Tr13m is electrically connected to the first terminal of the transistor Tr12m.
  • the second terminal of the transistor Tr12m is electrically connected to the input terminal of the constant current source CI, the first terminal of the transistor Tr14, the gate of the transistor Tr15, and the gate of the transistor Tr15m. Further, the second terminal of the transistor Tr14 is electrically connected to the first terminal of the transistor Tr15, and the gate of the transistor Tr14 is electrically connected to the wiring RSWL2 and the gate of the transistor Tr14m. Further, the second terminal of the transistor Tr15 is electrically connected to the wiring VSE.
  • the output terminal of the constant current source CI is electrically connected to the wiring VSE2.
  • the first terminal of the transistor Tr17 is electrically connected to the wiring VDE, and the second terminal of the transistor Tr17 is electrically connected to the first terminal of the transistor Tr16. Further, the second terminal of the transistor Tr16 is electrically connected to the gate of the transistor Tr17, the gate of the transistor Tr17m, and the first terminal of the transistor Tr14m. Further, the second terminal of the transistor Tr14m is electrically connected to the first terminal of the transistor Tr15m, and the second terminal of the transistor Tr15m is electrically connected to the wiring VSE.
  • the gate of the transistor Tr16 is electrically connected to the wiring RSWL3 and the gate of the transistor Tr16m. Further, the first terminal of the transistor Tr17m is electrically connected to the wiring VDE, and the second terminal of the transistor Tr17m is electrically connected to the first terminal of the transistor Tr16m. Further, the second terminal of the transistor Tr16m is electrically connected to the terminal RTo[k].
  • the wiring VDE refers to the contents of the wiring VDE explained in the current generation circuit CM.
  • the wiring VSE refer to the contents of the wiring VSE explained in the current generation circuit CM.
  • the wiring VSE2 functions as a wiring for applying a constant potential to the output terminal of the constant current source CI.
  • the constant potential can be, for example, a low level potential, a ground potential, or a negative potential. Further, the constant potential given by the wiring VSE2 may be equal to the constant potential given by the wiring VSE.
  • each of the transistor Tr12, the transistor Tr12m, the transistor Tr14, the transistor Tr14m, the transistor Tr16, and the transistor Tr16m functions as a cascode connection transistor, for example. Therefore, as an example, the wiring RSWL1 has a function as a wiring that applies a bias potential to the gates of the transistor Tr12 and the transistor Tr12m. Further, the wiring RSWL2 has a function as a wiring that applies a bias potential to the gates of the transistor Tr14 and the transistor Tr14m, for example. Furthermore, the wiring RSWL3 has a function as a wiring that applies a bias potential to the gates of each of the transistor Tr16 and the transistor Tr16m, for example.
  • each of the transistor Tr12, the transistor Tr12m, the transistor Tr14, the transistor Tr14m, the transistor Tr16, and the transistor Tr16m may be operated as a switching transistor. For example, by applying a high level potential to the wiring RSWL1, each of the transistor Tr12 and the transistor Tr12m can be turned off. Further, by applying a low level potential to the wiring RSWL2, each of the transistor Tr15 and the transistor Tr15m can be turned off. Further, by applying a high level potential to the wiring RSWL3, each of the transistor Tr16 and the transistor Tr16m can be turned off.
  • the gate of the transistor Tr13 is electrically connected to the terminal RTi[k] and the gate of the transistor Tr13m, so the connection configuration of the transistor Tr13 and the transistor Tr13m is a current mirror circuit. . That is, ideally, the amount of current flowing between the source and drain of the transistor Tr13 is equal to the amount of current flowing between the source and drain of the transistor Tr13m.
  • the connection between the transistor Tr15 and the transistor Tr15m is The configuration is a current mirror circuit. That is, ideally, the amount of current flowing between the source and drain of the transistor Tr15 is equal to the amount of current flowing between the source and drain of the transistor Tr15m.
  • the gate of the transistor Tr17 is electrically connected to the gate of the transistor Tr17m and the second terminal of the transistor Tr16, the connection configuration of the transistor Tr17 and the transistor Tr17m becomes a current mirror circuit. ing. That is, ideally, the amount of current flowing between the source and drain of the transistor Tr17 is equal to the amount of current flowing between the source and drain of the transistor Tr17m.
  • the constant current source CI outputs a constant current having a current amount ISTD to the wiring VSE2.
  • I STD corresponds to the reference value of the ReLU function in the circuit RCG[k].
  • the circuit RCG[k] When a current of the current amount I OP is output from the terminal RTi[k], the circuit RCG[k] outputs the current amount I OP - I STD from the terminal RTo[k] if I OP > I STD . outputs a current of Further, when I OP ⁇ I STD , no current is output from the terminal RTo[k].
  • the circuit ITRZ includes, for example, a functional arithmetic circuit and an analog-to-digital conversion circuit.
  • a functional arithmetic circuit has the function of, for example, performing a functional arithmetic operation using a value corresponding to the amount of input current as an input value, and outputting digital data (voltage) according to the result of the arithmetic operation. It is preferable to have.
  • FIG. 11A An example of the circuit configuration of the circuit ITRZ is shown in FIG. 11A.
  • the circuit ITRZ shown in FIG. 11A is an example of a circuit that can be applied to the circuit ITRZ shown in FIGS. 1 and 3.
  • the wiring WCL2[k] is also illustrated to show the electrical connection of the circuit ITRZ with peripheral circuits.
  • the wiring WCL2[k] is any one of the wirings WCL2[1] to wiring WCL2[n] included in the arithmetic circuit CDV of FIGS. 1 and 3
  • the switch SB[k] is This is one of the switches SB[1] to SB[s] included in the circuit SWCB shown in FIG.
  • switch SB[k] for example, a switch applicable to the switch SA[k] can be used.
  • an electrical switch such as an analog switch, or a mechanical switch can be applied to the switch SB[k].
  • the circuit ITRZ in FIG. 11A includes a circuit SWCB and circuits ITRZa[1] to ITRZa[s]. Note that FIG. 11A shows an excerpt of the circuit ITRZa[k], which is any one of the circuits ITRZa[1] to ITRZa[s]. Further, the circuit ITRZa[k] includes a conversion circuit RL3[k] and an analog-to-digital conversion circuit ADC.
  • the conversion circuit RL3[k] has a terminal R3Ti[k] and a terminal R3To[k].
  • the first terminal of the switch SB[k] is electrically connected to the wiring WCL2[k], and the second terminal of the switch SB[k] is electrically connected to the terminal R3Ti[k] of the conversion circuit RL3[k]. It is connected. Further, the terminal R3To[k] of the conversion circuit RL3[k] is electrically connected to the input terminal of the analog-to-digital conversion circuit ADC, and the output terminal of the analog-to-digital conversion circuit ADC is electrically connected to the wiring OL[k]. It is connected.
  • the wiring OL[k] (in FIG. 1, the wiring OL[1] to the wiring OL[s]) is a wiring for outputting the result of the calculation performed in the calculation circuit CDV as digital data to the outside of the calculation circuit CDV. functions as
  • the conversion circuit RL3[k] can be the above-described functional arithmetic circuit.
  • the functional arithmetic circuit may be, for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, or a threshold function arithmetic circuit.
  • the conversion circuit RL3 may include a circuit that performs pooling processing instead of a functional arithmetic circuit. Note that the conversion circuit RL3[k] is preferably configured to output a voltage from the terminal R3To[k].
  • the conversion circuit RL3[k] may be a current-voltage conversion circuit.
  • the conversion circuit RL3[k] When the conversion circuit RL3[k] is a current-voltage conversion circuit, the conversion circuit RL3[k] connects, for example, the terminal R3Ti of the conversion circuit RL3[k] from the wiring WCL2[k] through the switch SB[k]. It is preferable to generate an analog voltage according to the current input to [k] and output it to terminal R3To[k] of conversion circuit RL3[k].
  • the analog-to-digital conversion circuit ADC converts the analog voltage supplied from the terminal R3To[k] of the conversion circuit RL3[k] into a digital signal and outputs the digital signal to the wiring OL[k].
  • FIG. 11B shows a configuration example of the circuit ITRZ when the conversion circuit RL3[k] is a current-voltage conversion circuit.
  • the conversion circuit RL3[k] shown in FIG. 11B includes, as an example, a load LE and an operational amplifier OP1.
  • the inverting input terminal of the operational amplifier OP1 is electrically connected to the first terminal of the load LE and the second terminal of the switch SB[k].
  • a non-inverting input terminal of the operational amplifier OP1 is electrically connected to the wiring VRL.
  • the output terminal of the operational amplifier OP1 is electrically connected to the second terminal of the load LE and the terminal R3To[k].
  • the wiring VRL functions as a wiring that provides a constant potential.
  • the constant potential can be, for example, a ground potential (GND), a low-level potential, or the like.
  • the inverting input terminal of the operational amplifier OP1 becomes virtual ground, so the analog voltage output to the wiring OL[k] is set to the ground potential (GND). It can be a reference voltage.
  • the circuit ITRZ has a value corresponding to the amount of current flowing from the wiring WCL2[k] to the terminal R3Ti[k] of the conversion circuit RL3[k] via the switch SB[k]. can be output to terminal R3To[k] as an analog voltage. Further, the analog voltage can be converted into a digital signal by the analog-to-digital conversion circuit ADC and output to the wiring OL[k].
  • FIG. 12 shows a timing chart of an operation example of the arithmetic cell array MACA1, the circuit WCS, the circuit XCS1, and the switching circuit SWC1.
  • the timing chart in FIG. 12 shows the wiring SWLA, wiring SWL1a, wiring SWL1b, wiring SWL1c, and wiring WSL[i] (here, i is 1 or more and s-1) from time T11 to time T23 and in the vicinity thereof. ), wiring WSL1[i+1], wiring XCL1[i], wiring XCL1[i+1], node N[i,j] (here, j is an integer from 1 to s-1). ), node N[i+1,j], node Nd[i], and node Nd[i+1].
  • the timing chart of FIG. 12 shows the amount of current I F2 [i, j] flowing between the first terminal and the second terminal of transistor F2 included in cell IM1 [i, j], and the amount of current I F2 [i, j] that flows between the first terminal and the second terminal of transistor F2 included in cell IM1 [i, ]
  • the amount of current I F2d [i] flowing between the first terminal and the second terminal of the transistor F2d included in the cell IM1[i+1,j] and the first terminal and the second terminal of the transistor F2 included in the cell IM1[i+1,j] Changes in the amount of current I F2 [i+1,j] that flows between them and the amount of current I F2d [i+1] that flows between the first terminal and the second terminal of transistor F2d included in cell IMD1 [i+1] It also shows.
  • circuit WCS in FIG. 5A is used as the circuit WCS
  • circuit XCS1 in FIG. 5C is used as the circuit XCS1.
  • the potential of the wiring VE0 is set to the ground potential GND.
  • the potential of each node N[i,j], node N[i+1,j], node Nd[i], and node Nd[i+1] is set to the ground potential GND. It is assumed that Specifically, for example, the potential for initializing the wiring VINIL1 in FIG. By turning on each transistor F1, the potentials of the nodes N[i,j] and N[i+1,j] can be set to the ground potential GND. Further, for example, the initialization potential of the wiring VINIL2 in FIG.
  • 5C is set to the ground potential GND, and the switch SWX and each transistor F1d included in the cell IMD1[i] and the cell IMD1[i+1] are turned on. As a result, the potentials of the nodes Nd[i] and Nd[i+1] can be set to the ground potential GND.
  • the switches S5a[1] to S5a[s] of the switching circuit SWC5 are always in the on state, and the switches S5b[1] to switch S5b[s] are always in the off state.
  • the current from the circuit XCS1 flows through the wirings XCL1[1] to XCL1[s].
  • a high level potential (denoted as High in FIG. 12) is applied to the wiring SWLA, and a low level potential (denoted as Low in FIG. 12) is applied to the wiring SWL1a. is applied, a low-level potential is applied to the wiring SWL1b, and a low-level potential is applied to the wiring SWL1c.
  • a high level potential is applied to each control terminal of switch SA[1] to switch SA[s], and each of switch SA[1] to switch SA[s] is turned on. .
  • a low level potential is applied to the wiring WSL1[i] and the wiring WSL1[i+1].
  • the gate of the transistor F1 included in the i-th cell IM1[i,1] to cell IM1[i,s] of the arithmetic cell array MACA1 and the gate of the transistor F1d included in the cell IMD1[i] A low level potential is applied to the gates of the transistors F1 and F1d, respectively, and the transistors F1 and F1d are turned off.
  • the gate of the transistor F1 included in the i+1th row cell IM1[i+1,1] to cell IM1[i+1,s] of the arithmetic cell array MACA1 and the gate of the transistor F1d included in the cell IMD1[i+1] A low level potential is applied to and, and the respective transistors F1 and F1d are turned off.
  • the ground potential GND is applied to the wiring XCL1[i] and the wiring XCL1[i+1].
  • the initialization potential of the wiring VINIL2 is set to the ground potential GND.
  • each circuit WCSa[1] of FIG. 5A is electrically connected to the wiring WCL1[1] to the wiring WCL1[s] via separate switches SA.
  • the first data is not input to the wirings DW[1] to DW[M].
  • a low level potential is input to each of the wirings DW[1] to DW[M] in each of the circuits WCSa[1] to WCSa[s] in FIG. 5A.
  • time T11 and time T12 in the circuits XCSa[1] to WCSa[s] in FIG.
  • a high-level potential is applied to the wiring WSL1[i] between time T12 and time T13.
  • the gate of the transistor F1 included in the i-th cell IM1[i,1] to cell IM1[i,s] of the arithmetic cell array MACA1 and the gate of the transistor F1d included in the cell IMD1[i] A high-level potential is applied to the gates of the transistors F1 and F1d, respectively, and the transistors F1 and F1d are turned on.
  • a low level potential is applied to the wiring WSL1[1] to wiring WSL1[s] other than the wiring WSL1[i], and the wiring other than the i-th row of the arithmetic cell array MACA1 is
  • the transistor F1 included in the cell IM1[1,1] to the cell IM1[s,s] and the transistor F1d included in the cell IMD1[1] to the cell IMD1[s] other than the i-th row are off. It is assumed that the state is
  • ground potential GND has been continuously applied to the wirings XCL1[1] to XCL1[s] since before time T12.
  • a current of current amount I 0 [i,j] flows as the first data from the circuit WCSa[j] to the arithmetic cell array MACA1 via the switch SA[j].
  • the wiring WCL1[k] shown in FIG. 5A is the wiring WCL1[j]
  • a signal corresponding to the first data is input to each of the wirings DW[1] to wiring DW[M].
  • a current I 0 [i,j] flows from the circuit WCSa[j] to the second terminal of the switch SA[j].
  • the transistor F2 included in the cell IM1[i,j] has its gate and drain in a conductive state ( diode connection configuration). Therefore, when a current flows from the wiring WCL1[j] to the cell IM1[i,j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 are approximately equal.
  • the potential is determined by the amount of current flowing from the wiring WCL1[j] to the cell IM1[i,j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • a current of current amount I 0 [i, j] flows from the wiring WCL1 [j] to the cell IM1 [i, j], so that the potential of the gate of the transistor F2 (node N [i, j]) is assumed to be V g [i,j]. That is, in the transistor F2, the gate-source voltage becomes V g [i, j] - GND, and the current amount I 0 [i, j] is set as the current flowing between the first terminal and the second terminal of the transistor F2. be done.
  • the threshold voltage of transistor F2 is V th [i, j]
  • the amount of current I 0 [i, j] when transistor F2 operates in the subthreshold region is written as the following formula. can.
  • I a is the drain current when V g [i, j] is V th [i, j], and J is a correction coefficient determined by temperature, device structure, etc.
  • a current of current amount I ref0 flows from the circuit XCS1 to the wiring XCL1[i] as reference data.
  • the wiring XCL1[k] shown in FIG. 6C is the wiring XCL1[i]
  • a high level potential is applied to the wiring DX[1]
  • a high level potential is applied to each of the wirings DX[2] to DX[L].
  • a low level potential is input, and a current I ref0 flows from the circuit XCSa[i] to the wiring XCL1[i].
  • I ref0 I Xut .
  • the first terminal of transistor F1d included in cell IMD1[i] and the wiring XCL1[i] are in a conductive state, so that the wiring from the wiring XCL1[i] to the cell A current of current amount I ref0 flows through IMD1[i].
  • transistor F1d included in cell IMD1[i] when transistor F1d included in cell IMD1[i] is turned on, transistor F2d included in cell IMD1[i] changes between the gate and drain. A conductive state occurs between the two (diode-connected configuration). Therefore, when a current flows from the wiring XCL1[i] to the cell IMD1[i], the potentials of the gate of the transistor F2d and the second terminal of the transistor F2d become approximately equal. The potential is determined by the amount of current flowing from the wiring XCL1[i] to the cell IMD1[i], the potential of the first terminal of the transistor F2d (here, GND), and the like.
  • the gate of the transistor F2d (node Nd[i]) becomes V gm [i] due to the current amount I ref0 flowing from the wiring XCL1[i] to the cell IMD1[i]. Furthermore, the potential of the wiring XCL1[i] at this time is also assumed to be V gm [i]. That is, in the transistor F2d, the gate-source voltage becomes V gm [i] - GND, and the current amount I ref0 is set as the current flowing between the first terminal and the second terminal of the transistor F2d.
  • the amount of current I ref0 when the transistor F2d operates in the subthreshold region can be written as the following equation.
  • correction coefficient J is the same as that of the transistor F2 included in the cell IM1[i,j].
  • the device structures (including channel length and channel width) of transistors are the same.
  • the correction coefficient J of each transistor varies due to manufacturing variations, but it is assumed that the variations are suppressed to the extent that the discussion described below holds with sufficient accuracy for practical use.
  • the weighting coefficient w[i,j], which is the first data is defined as follows.
  • equation (1.1) can be rewritten as the following formula:
  • a low-level potential is applied to the wiring WSL1[i] between time T14 and time T15.
  • the gate of the transistor F1 included in the i-th cell IM1[i,1] to cell IM1[i,s] of the arithmetic cell array MACA1 and the gate of the transistor F1d included in the cell IMD1[i] A low level potential is applied to the gates of the transistors F1 and F1d, respectively, and the transistors F1 and F1d are turned off.
  • the transistor F1 included in the cell IM1[i,j] When the transistor F1 included in the cell IM1[i,j] is turned off, the potential of the gate of the transistor F2 (node N[i,j]) and the potential of the wiring XCL1[i] are stored in the capacitor C5. The difference between the potential and the potential, V g [i, j] - V gm [i], is held. Furthermore, by turning off the transistor F1 included in the cell IMD1[i], the capacitor C5d has the potential of the gate of the transistor F2d (node Nd[i]) and the potential of the wiring XCL1[i]. , which is the difference between , is retained.
  • the voltage held by the capacitor C5d is a voltage that is not 0 (here, for example, V ds ) depending on the transistor characteristics of one or the other of the transistor F1d and the transistor F2d during the operation from time T13 to time T14.
  • the potential of the node Nd[i] may be considered as the potential obtained by adding V ds to the potential of the wiring XCL1[i].
  • GND is applied to the wiring XCL1[i] between time T15 and time T16.
  • the initialization potential of the wiring VINIL2 is set to the ground potential GND, and the switch SWX is turned on. Accordingly, the potential of the wiring XCL1[i] can be set to the ground potential GND.
  • nodes N[i,1] to node N[ i, n] changes, and the potential of node Nd[i] changes due to capacitive coupling by capacitor C5d included in cell IMD1[i].
  • the amount of change in the potential of the node N[i,1] to node N[i,s] is the amount of change in the potential of the wiring XCL1[i], and the amount of change in the potential of each of the cells IM1[i,1 ] to the potential multiplied by the capacitive coupling coefficient determined by the configuration of the cell IM1[i,s].
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitor C5, the gate capacitance of the transistor F2, the parasitic capacitance, and the like.
  • the potential of the node Nd[i] also changes due to capacitive coupling by the capacitor C5d included in the cell IMD1[i].
  • the capacitive coupling coefficient due to the capacitor C5d is set to p similarly to the capacitor C5
  • the potential of the node Nd[i] of the cell IMD1[i] is changed from the potential between time T14 and time T15 to p(V gm [ i]-GND) decreases.
  • a high-level potential is applied to the wiring WSL1[i+1] between time T16 and time T17.
  • the gate of the transistor F1 included in the i+1th row cell IM1[i+1,1] to cell IM1[i+1,s] of the arithmetic cell array MACA1 and the gate of the transistor F1d included in the cell IMD1[i+1] A high-level potential is applied to the gates of the transistors F1 and F1d, respectively, and the transistors F1 and F1d are turned on.
  • a low level potential is applied to the wiring WSL1[1] to the wiring WSL1[s] other than the wiring WSL1[i+1], and the wiring other than the i+1th row of the arithmetic cell array MACA1 is
  • the transistor F1 included in the cell IM1[1,1] to the cell IM1[s,s] and the transistor F1d included in the cell IMD1[1] to the cell IMD1[s] other than the i+1th row are off. It is assumed that the state is
  • ground potential GND has been continuously applied to the wirings XCL1[1] to XCL1[s] since before time T16.
  • a current of current amount I 0 [i+1,j] flows as first data from circuit WCSa[j] to arithmetic cell array MACA1 via switch SA[j].
  • the wiring WCL1[k] shown in FIG. 5A is the wiring WCL1[j+1]
  • a signal corresponding to the first data is input to each of the wirings DW[1] to wiring DW[M].
  • a current I 0 [i+1,j] flows from the circuit WCSa[j] to the second terminal of the switch SA[j].
  • the first terminal of the transistor F1 included in the i+1th row cell IM1[i+1,j] of the arithmetic cell array MACA1 and the wiring WCL1[j] are in a conductive state, and the arithmetic cell array MACA1 Since the first terminal of the transistor F1 included in cells IM1[1,j] to IM1[m,j] other than the i+1th row of , a current of current amount I 0 [i+1,j] flows from the wiring WCL1[j] to the cell IM1[i+1,j].
  • the transistor F2 included in the cell IM1[i+1,j] has its gate and drain in a conductive state ( diode connection configuration). Therefore, when a current flows from the wiring WCL1[j] to the cell IM1[i+1,j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 become approximately equal.
  • the potential is determined by the amount of current flowing from the wiring WCL1[j] to the cell IM1[i+1,j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • a current amount I 0 [i+1,j] flows from the wiring WCL1[j] to the cell IM1[i+1,j], so that the potential of the gate of the transistor F2 (node N[i+1,j]) is assumed to be V g [i+1,j]. That is, in the transistor F2, the gate-source voltage becomes V g [i+1,j]-GND, and the current amount I 0 [i+1,j] is set as the current flowing between the first terminal and the second terminal of the transistor F2. be done.
  • the threshold voltage of transistor F2 is V th [i+1, j]
  • the amount of current I 0 [i+1, j] when transistor F2 operates in the subthreshold region is written as the following formula. can.
  • the correction coefficient is J, which is the same as the transistor F2 included in the cell IM1[i,j] and the transistor F2d included in the cell IMD1[i].
  • a current of current amount I ref0 flows from the circuit XCSa[i+1] to the wiring XCL1[i+1] as reference data.
  • the transistor F2d included in the cell IMD1[i+1] has a gate and a drain.
  • a conductive state (diode connection) is established between the two. Therefore, when a current flows from the wiring XCL1[i+1] to the cell IMD1[i+1], the potentials of the gate of the transistor F2d and the second terminal of the transistor F2d are approximately equal.
  • the potential is determined by the amount of current flowing from the wiring XCL1[i+1] to the cell IMD1[i+1], the potential of the first terminal of the transistor F2d (here, GND), and the like.
  • the gate of transistor F2 (node Nd[i+1]) becomes V gm [i+1] due to a current of current amount I ref0 flowing from wiring XCL1[i+1] to cell IMD1[i+1], Furthermore, the potential of the wiring XCL1[i+1] at this time is also assumed to be V gm [i+1]. That is, in the transistor F2d, the gate-source voltage becomes V gm [i+1] - GND, and the current amount I ref0 is set as the current flowing between the first terminal and the second terminal of the transistor F2d.
  • the threshold voltage of the transistor F2d is V thm [i+1,j]
  • the amount of current I ref0 when the transistor F2d operates in the subthreshold region can be described as follows.
  • the correction coefficient J is the same as that of the transistor F2 included in the cell IM1[i+1,j].
  • the weighting coefficient w[i+1,j], which is the first data is defined as follows.
  • a low-level potential is applied to the wiring WSL1[i+1] between time T18 and time T19.
  • the gate of transistor F1 included in cell IM1[i+1,1] to cell IM1[i+1,n] in the i+1th row of arithmetic cell array MACA1 and the gate of transistor F1d included in cell IMD1[i+1] A low level potential is applied to the gates of the transistors F1 and F1d, respectively, and the transistors F1 and F1d are turned off.
  • the transistor F1 included in the cell IM1[i+1,j] When the transistor F1 included in the cell IM1[i+1,j] is turned off, the potential of the gate of the transistor F2 (node N[i+1,j]) and the potential of the wiring XCL1[i+1] are stored in the capacitor C5. The difference between the potential and the potential, V g [i+1,j] ⁇ V gm [i+1], is held. Furthermore, by turning off the transistor F1 included in the cell IMD1[i+1], the capacitor C5d has the potential of the gate of the transistor F2d (node Nd[i+1]) and the potential of the wiring XCL1[i+1]. , which is the difference between , is retained.
  • the voltage held by the capacitor C5d may be a non-zero voltage (here, for example, V ds ).
  • the potential of the node Nd[i+1] may be considered as the potential of the wiring XCL1[i+1] plus V ds .
  • ground potential GND is applied to wiring XCL1[i+1].
  • the initialization potential of the wiring VINIL2 is set to the ground potential GND, and the switch SWX is turned on. Accordingly, the potential of the wiring XCL1[i+1] can be set to the ground potential GND.
  • nodes N[i,1] to node N[ i+1,s] changes, and the potential of node Nd[i+1] changes due to capacitive coupling by capacitor C5d included in cell IMD1[i+1].
  • the amount of change in the potential of the nodes N[i+1,1] to N[i+1,n] is the amount of change in the potential of the wiring XCL1[i+1], and the amount of change in the potential of the wiring ] to the potential multiplied by the capacitive coupling coefficient determined by the configuration of the cell IM1[i+1,s].
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitor C5, the gate capacitance of the transistor F2, the parasitic capacitance, and the like.
  • the capacitive coupling coefficient due to capacitor C5 is calculated as the capacitive coupling coefficient due to capacitor C5 in each of cell IM1[i,1] to cell IM1[i,s]. Similar to the coefficient, when p is the potential of the node N[i+1,j] of the cell IM1[i+1,j], from the potential at a time point between time T18 and time T19, p(V gm [i+1] -GND) decreases.
  • the potential of the node Nd[i+1] also changes due to capacitive coupling by the capacitor C5d included in the cell IMD1[i+1].
  • the capacitive coupling coefficient due to the capacitor C5d is set to p as in the case of the capacitor C5
  • the potential of the node Nd[i+1] of the cell IMD1[i+1] becomes p(V gm [i+1]-GND) decreases.
  • a low level potential is applied to the wiring SWLA between time T20 and time T21. As a result, a low level potential is applied to each control terminal of switch SA[1] to switch SA[s], and each of switch SA[1] to switch SA[s] is turned off.
  • a high-level potential is applied to the wiring SWL1a from time T21 to time T22.
  • a high level potential is applied to each control terminal of switch S1a[1] to switch S1a[s] of switching circuit SWC1, and each of switch S1a[1] to switch S1a[s] is turned on. .
  • a current of x[i]I ref0 which is x[i] times the current amount I ref0 , flows from the circuit XCS1 to the wiring XCL1[i] as second data.
  • the wiring XCL1[k] shown in FIG. 5C is the wiring XCL1[i]
  • each of the wirings DX[1] to DX[L] has a value of x[i].
  • x[i] corresponds to the value of the second data.
  • the potential of the wiring XCL1[i] changes from 0 to V gm [i]+ ⁇ V[i].
  • the amount of current flowing between the first and second terminals of the transistor F2 included in the cell IM1[i,j] is based on the first data w[i,j] and the second data x[i]. , is proportional to the product of .
  • a current of x [i+1]I ref0 which is x[i+1] times the current amount I ref0 , flows from the circuit XCS1 to the wiring XCL1[i+1] as second data.
  • the wiring XCL1[k] shown in FIG. 5C is the wiring XCL1[i+1]
  • x[i+1] corresponds to the value of the second data.
  • the potential of the wiring XCL1[i+1] changes from 0 to V gm [i+1]+ ⁇ V[i+1].
  • the potential of the node Nd[i+1] becomes V gm [i+1]+p ⁇ V[i+1].
  • equation (1.13) can be rewritten as the following equation.
  • the amount of current flowing between the first and second terminals of the transistor F2 included in the cell IM1[i+1,j] is based on the first data w[i+1,j] and the second data x It is proportional to the product of [i+1].
  • I SUM [j] the total amount of current flowing from the terminal C1Ti[j] of the current generating circuit CM1 to the cell IM1[i,j] and the cell IM1[i+1,j] via the switching circuit SWC1 is expressed as I SUM [j]. Then, I SUM [j] can be expressed by the following equation from equation (1.12) and equation (1.16).
  • the amount of current output from the terminal C1Ti[j] of the current generation circuit CM1 is determined by the first data w[i,j] and w[i+1,j] and the second data x[i] and The amount of current is proportional to the sum of the products of x[i+1].
  • equation (1.17) can be rewritten as the following equation.
  • the product-sum operation can be performed as described above.
  • the arithmetic cell array MACA1 has one column out of the plurality of columns as a cell (cell IMD1 described above) that holds I ref0 and xI ref0 as the current amount, so that the number of the remaining columns among the plurality of columns is equal to the number of the remaining columns.
  • Product-sum calculation processing can be executed simultaneously. In other words, by increasing the number of columns in the memory cell array, it is possible to provide a semiconductor device that achieves high-speed product-sum calculation processing.
  • FIGS. 13A to 15B show data input to the arithmetic circuit CDV, data output from the arithmetic circuit CDV, and data flow within the arithmetic circuit CDV as an example of the operation method of the arithmetic circuit CDV in FIG. It is a block diagram explained. Note that in FIGS. 13A to 15B, hatched arrows indicate digital data, and white arrows indicate analog data.
  • first data W (1) which is digital data
  • the circuit WCS is input to the circuit WCS from outside the arithmetic circuit CDV, and the first data W (1) is converted into analog data (current) by the circuit WCS.
  • the first data W (1) should be treated as a matrix with s rows and s columns. (Details will be explained later).
  • the first data W (1) is either a multiplier or a multiplicand handled in the first product-sum operation.
  • second data X (1) which is digital data
  • the circuit XCS1 is input to the circuit XCS1 from outside the arithmetic circuit CDV, and the second data X (1) is converted into analog data (current) by the circuit XCS1.
  • the second data X (1) here is a matrix (matrix of s rows and s columns) having s sets of s pieces of second data (details will be described later).
  • the circuit XCS1 to the arithmetic cell array MACA1 s pieces of second data are input into one set sequentially from the first set to the sth set via the wirings XCL1[1] to XCL1[s]. shall be taken as a thing.
  • the second data X (1) is the other of the multiplier or the multiplicand handled in the second product-sum operation.
  • the arithmetic cell array MACA1 performs the first product of the first data W (1) written to the arithmetic cell array MACA1 and the input second data X (1) at the stage of FIG. 13A.
  • X (1) W (1) is a matrix with s rows and s columns.
  • first data W (2) which is digital data
  • the circuit WCS is input to the circuit WCS from outside the arithmetic circuit CDV, and the first data W (2) is converted into analog data (current) by the circuit WCS.
  • the first data W (2) is a matrix with s rows and s columns.
  • the memory cell array MEMA1 outputs X (1) W (1) written in the stage of FIG. 13B, the current generation circuit RL1 acquires X (1) W (1) , and then F It shows the operation of outputting (X (1) W (1) ).
  • X (2) is treated as second data for performing the second product-sum operation.
  • X (2) is transmitted to the arithmetic cell array MACA2.
  • FIG. 14A also shows the second product-sum operation of the first data W (2) written to the arithmetic cell array MACA2 and X (2) input to the arithmetic cell array MACA2 at the stage of FIG. 13C.
  • This shows an operation in which the result X (2) W (2) is output and X (2) W (2) is written into the memory cell array MEMA2.
  • X (2) W (2) is a matrix with s rows and s columns.
  • first data W (3) which is digital data
  • the circuit WCS is input to the circuit WCS from outside the arithmetic circuit CDV, and the first data W (3) is converted into analog data (current) by the circuit WCS.
  • the first data W (3) is a matrix of s rows and s columns like W (1) and W (2) .
  • FIG. 14C shows the third product-sum operation of the first data W (3) written to the arithmetic cell array MACA1 and X (3) input to the arithmetic cell array MACA1 at the stage of FIG. 14B.
  • This shows an operation in which the result X (3) W (3) is output and X (3) W (3) is written into the memory cell array MEMA2.
  • X (3) W (3) is also a matrix with s rows and s columns.
  • FIGS. 15A and 15B show the operation when the final product-sum operation is performed. Note that when the final product-sum calculation is performed in the calculation cell array MACA1, the operation shown in FIG. 15A is performed, and when the final product-sum calculation is performed in the calculation cell array MACA2, the operation shown in FIG. 15B is performed.
  • FIG. 15A will be explained.
  • X (N) W (N) (here N is an odd number), which is the result of the last product-sum operation performed in the arithmetic cell array MACA1, is held in the memory cell array MEMA1.
  • the memory cell array MEMA1 outputs X (N) W (N)
  • the circuit ITRZ acquires X (N) W (N)
  • T which is the output data of the arithmetic circuit CDV.
  • FIG. 15B will be explained.
  • X (N) W (N) (here N is an even number), which is the result of the last product-sum operation performed in the arithmetic cell array MACA2, is held in the memory cell array MEMA2. do.
  • the memory cell array MEMA2 outputs X (N) W (N)
  • the circuit ITRZ acquires X (N) W (N)
  • T which is the output data of the arithmetic circuit CDV.
  • T refer to the explanation of FIG. 15A.
  • FIGS. 13A to 15B the operating method of the arithmetic circuit CDV has been described using FIGS. 13A to 15B. Below, detailed operations of the circuits included in the arithmetic circuit CDV in FIGS. 13A to 15B will be described.
  • FIG. 16 is a flowchart showing an example of the operating method of the arithmetic circuit CDV of FIG.
  • the operating method of the arithmetic circuit CDV of FIG. 1 includes steps ST1 to ST16, step ST3A, and steps BR1 to BR4.
  • Step ST1 includes a preliminary operation of writing a plurality of first data into the arithmetic cell array MACA1 in order to perform the Nth product-sum operation (N in step ST1 is an odd number of 1 or more). Note that when step ST1 is performed for the first time, N is 1. Furthermore, when step ST1 is performed for the second time, N is 3.
  • step ST1 the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1b[k] into a non-conducting state, and sets the terminal T1a[k] and the terminal T1c[k] into a non-conducting state. Has action.
  • a low level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn the switch S1a[k] into an off state
  • the switch S1b[k] is applied from the wiring SWL1b to the control terminal of the switch S1a[k].
  • the switch S1b[k] may be turned off by applying a low level potential to the control terminal of the switch S1b[k]. Note that this operation corresponds to the operation of the switching circuit SWC1 from time T11 to time T12 in the timing chart of FIG.
  • step ST1 the switching circuit SWC5 brings the terminal T5a[k] and the terminal T5b[k] into a conductive state, and sets the terminal T5b[k] and the terminal T5c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL5a to the control terminal of the switch S5a[k] to turn on the switch S5a[k], and the switching circuit SWC5 from the wiring SWL5b to the switch S5b[k]
  • the switch S5b[k] may be turned off by applying a low level potential to the control terminal of the switch S5b[k].
  • step ST1 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a conductive state in the circuit WCS.
  • a high level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the on state.
  • the first data is written in each of cells IM1[1,1] to IM1[s,s] of arithmetic cell array MACA1.
  • the first data written to the cell IM1[i,j] of the arithmetic cell array MACA1 is written as W (N) [i,j].
  • N in W (N) [i, j] indicates the number of product-sum operations; for example, W (1) [i, j] is the first shall mean data.
  • the first data written to the arithmetic cell array MACA1 is expressed as a matrix W (1) .
  • W (N) can be expressed as follows.
  • Step BR1 in the operation of the arithmetic circuit CDV, it is determined whether N is 1 or not. In the operation of the arithmetic circuit CDV, if N is 1, the process moves to step ST3, and if N is not 1, the process moves to step ST3A.
  • Step ST3 includes a preliminary operation for inputting a plurality of second data to the calculation cell array MACA1 when performing the first product-sum calculation (when N is 1).
  • step ST3 the switching circuit SWC5 brings the terminal T5a[k] and the terminal T5b[k] into a conductive state, and brings the terminal T5b[k] and the terminal T5c[k] into a non-conductive state. Has action.
  • a high level potential is applied from the wiring SWL5a to the control terminal of the switch S5a[k] to turn on the switch S5a[k], and the switching circuit SWC5 from the wiring SWL5b to the switch S5b[k]
  • the switch S5b[k] may be turned off by applying a low level potential to the control terminal of the switch S5b[k].
  • Step ST3A includes a preliminary operation for inputting a plurality of second data to the calculation cell array MACA1 when performing the Nth product-sum calculation (here, N is an odd number of 3 or more).
  • step ST3A the switching circuit SWC5 brings the terminal T5a[k] and the terminal T5b[k] into a non-conducting state, and brings the terminal T5b[k] and the terminal T5c[k] into a conducting state. Has action.
  • a low level potential is applied from the wiring SWL5a to the control terminal of the switch S5a[k] to turn off the switch S5a[k], and from the wiring SWL5b to the switch S5b[k]
  • the switch S5b[k] may be turned on by applying a high level potential to the control terminal of the switch S5b[k].
  • Step BR2 it is determined whether or not the operation of the arithmetic circuit CDV ends with the Nth (if step BR2 is performed for the first time, N is 1) product-sum calculation. In the operation of the arithmetic circuit CDV, if the operation does not end with the N-th product-sum calculation, the process moves to step ST4, and if it ends with the N-th product-sum calculation, the process moves to step ST13.
  • Step BR3 in the operation of the arithmetic circuit CDV, it is determined whether N is 1 or not. Note that when step BR3 is performed for the first time, N is 1. In the operation of the arithmetic circuit CDV, when N is 1, the process moves to step ST4, and when N is not 1, the process moves to step ST11.
  • Step ST4 includes a preliminary operation for performing the first product-sum operation.
  • step ST4 is an operation in which the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1b[k] into a conductive state and brings the terminal T1a[k] and the terminal T1c[k] into a non-conductive state. has.
  • a high level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn on the switch S1a[k], and from the wiring SWL1b to the switch S1b[k]
  • the switch S1b[k] may be turned off by applying a low level potential to the control terminal of the switch S1b[k]. Note that this operation corresponds to the operation of the switching circuit SWC1 from time T21 to time T22 in the timing chart of FIG.
  • step ST4 the switching circuit SWC2 brings the terminal T2a[k] and the terminal T2b[k] into a conductive state, and brings the terminal T2b[k] and the terminal T2c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL2a to the control terminal of the switch S2a[k] to turn on the switch S2a[k], and from the wiring SWL2b to the switch S2b[k]
  • the switch S2b[k] may be turned off by applying a low level potential to the control terminal of the switch S2b[k].
  • step ST4 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a non-conducting state in the circuit WCS.
  • a low-level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the off state.
  • Step ST5 includes an operation of performing the first sum-of-products operation in the arithmetic cell array MACA1. Note that here, a product-sum operation of the first data W (1) and the second data X (1) is performed. Note that X (1) will be described later.
  • step ST5 referring to the explanation from time T22 to time T23 in the timing chart of FIG.
  • the second data is transmitted to each of IM1 [s, s].
  • step ST5 the circuit XCS1 sequentially generates a current according to the second data from the first set to the sth set, and sends the second data of each set to the cells IMD1[1] to cells of the arithmetic cell array MACA1. It is transmitted to IMD1[s] and cells IM1[1,1] to IM1[s,s].
  • the circuit XCS1 generates a current in the amount of X (1) (1) [1] x I Xut to X (1) (1) [s] x I Xut as the first set of second data, It is transmitted to the arithmetic cell array MACA1.
  • N in X (N) (h) [i] indicates the number of product-sum operations
  • X (1) (h) [i] represents the second product-sum operation used when performing the first product-sum operation. shall mean data.
  • h in X (N) (h) [i] is the second data included in the h-th set (h is an integer from 1 to s).
  • i in X (N) (h) [i] indicates the second data transmitted to the i-th row of the arithmetic cell array MACA1, that is, the wiring XCL1 [i], and X (N) (h) [ 1] becomes the second data transmitted to the wiring XCL1[1].
  • the circuit XCS1 generates a current in the amount of X (1) (s) [1] ⁇ I Xut to X (1) (s) [s] ⁇ I Xut as the s-th set of second data. and transmits it to the arithmetic cell array MACA1.
  • step ST5 the second data input to the arithmetic cell array MACA1 is expressed as a matrix and written as X (1) .
  • X (1) (h) [i] included in the h-th group and input to the i-th row of the arithmetic cell array MACA1 is written in the h row and i column of X (1) .
  • X (1) can be expressed as follows.
  • I SUM (1) (h) [j] the amount of current flowing from the terminal C1Ti[j] of the current generating circuit CM1 to the wiring WCL1[j] extending to the arithmetic cell array MACA1 is defined as I SUM (1) (h) [j].
  • N in I SUM (N) (h) [j] indicates the number of sum-of-product operations
  • I SUM (1) (h) [j] is the result of the first sum-of-product operation. It means the amount of current according to.
  • h in I SUM (1) (h) [j] means that the second data included in the h-th set is used.
  • step ST5 the switch S1a[j] of the switching circuit SWC1 is in the on state, and the switch S1b[j] of the switching circuit SWC1 is in the off state, so that the cell IM1[1,
  • step ST5 the switch S2a[j] of the switching circuit SWC2 is in the on state, and the switch S2b[j] of the switching circuit SWC2 is in the off state, so that the I from the terminal C1To[j] of the current generating circuit CM1
  • the current SUM (1) (h) [j] flows to the wiring BL1 [j] in the j-th column of the memory cell array MEMA1.
  • the circuit WWD1 applies a high level potential to the wiring WWL1[h]
  • the circuit RWD1 applies a high level potential to the wiring RWL1[h].
  • a high-level potential is applied to the gate of transistor F7 and the gate of transistor F9 included in cell MC1[h,1] to cell MC1[h,s] in the h-th row of memory cell array MEMA1.
  • the respective transistors F7 and F9 are turned on.
  • a low level potential is applied from the circuit WWD1 to the wiring WWL1[1] to the wiring WWL1[s] other than the wiring WWL1[h], and the wiring RWL1[1] to the wiring other than the wiring RWL1[h] It is assumed that a low level potential is applied to the wiring RWL1[s] from the circuit RWD1. Therefore, the transistors F7 and F9 included in cells MC1[1,1] to MC1[s,s] other than the h-th row of the memory cell array MEMA1 are assumed to be in the off state. do.
  • the first terminal of the transistor F8 included in the h-th cell MC1[h,j] of the memory cell array MEMA1 and the wiring BL1[j] are in a conductive state, and the memory cell array MEMA1 Since the first terminal of transistor F8 included in cells MC1[1,j] to cell MC1[s,j] other than the h-th row of , a current of current amount I SUM (1) (h) [j] flows from the wiring BL1 [j] to the cell MC1 [h, j].
  • the transistor F8 included in the cell MC1[h,j] has its gate and drain in a conductive state ( diode connection configuration). Therefore, when a current flows from the wiring BL1[j] to the cell MC1[h,j], the potentials of the gate of the transistor F8 and the second terminal of the transistor F8 become approximately equal.
  • the potential is determined by the amount of current flowing from the wiring BL1[j] to the cell MC1[h,j], the potential of the first terminal of the transistor F8, and the like.
  • the potential is a potential provided by the wiring VE2, and in this operation example, is set to, for example, the ground potential GND.
  • a low level potential is applied from the circuit WWD1 to the wiring WWL1[h]
  • a low level potential is applied from the circuit RWD1 to the wiring RWL1[h].
  • a low-level potential is applied to the gate of transistor F7 and the gate of transistor F9 included in cell MC1[h,1] to cell MC1[h,s] in the h-th row of memory cell array MEMA1.
  • the respective transistors F7 and F9 are turned off.
  • the capacitor C6 When the transistor F7 included in the cell MC1[h,j] is turned off, the capacitor C6 has the potential of the gate of the transistor F8 and the potential of the wiring VE3 (here, for example, the ground potential GND). The difference between VMEM [h,j]-GND is held. Thereby, the amount of current I SUM (1) (h) [j] flowing between the source and drain of the transistor F8 of the cell MC1 [h, j] can be maintained. Further, by turning off the transistor F9 included in the cell MC1[h,j], the setting is made from the wiring BL1[j] to the cell MC1[h,j] and to the cell MC1[h,j]. The current amount I SUM (1) (h) [j] stops flowing.
  • the current amount I SUM (1) (h) [j] corresponds to the value of the product-sum operation with It is assumed that MC1[h,j] is set.
  • the amount of current I SUM (1) (1) [1] is stored in memory according to the value of the product-sum operation with a certain X (1) (1) [1] to X (1 ) (1) [ s]. It is set in cell MC1[1,1] of cell array MEMA1.
  • the s-th column of W (1) which is the first data, W (1) [1, s] to W (1) [s, s], and the s-th set of second data, X ( 1) (s) [1] to X (1) (s) [s]
  • the current amount I SUM (1) (s) [s] according to the value of the product-sum operation with X (1) (s) [s] is Set to MC1[s,s].
  • the second data from the first set to the sth set are sequentially inputted from the circuit XCS1, and each time the second data is inputted from the circuit XCS1, the arithmetic result is stored in one row of the memory cell array MEMA1.
  • the amount of current set in each of the cells MC1[1,1] to cell MC1[s,s] of the memory cell array MEMA1 by writing in order from the top is written as I SUM (1) as a matrix. Note that W (1) [1, j] to W (1) [s, j] in the j-th column of W ( 1 ), which is the first data, and X (1) , which is the second data of the h-th set.
  • I SUM (1) (h) The amount of current I SUM (1) (h) [j] according to the value of the product-sum operation with [1] to X (1) (h) [s] is the amount of current I SUM (1) (h) [j] of I SUM (1) It shall be written in row h and column j. At this time, I SUM (1) can be expressed as the following formula.
  • step ST5 The first product-sum operation is completed by step ST5. Note that when the process moves from step ST5 to step ST6, a second sum-of-products operation is performed from step ST6 onwards.
  • steps ST3 to ST5 correspond to the operations in the block diagram shown in FIG. 13B. Also, at this time, I SUM (1) corresponds to X (1) W (1) .
  • Step ST6 includes a preliminary operation of writing a plurality of first data into the arithmetic cell array MACA2 in order to perform the N+1-th product-sum operation (N+1 in step ST6 is an even number of 2 or more). Note that when step ST6 is performed for the first time, N+1 becomes 2.
  • step ST6 the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1b[k] into a non-conducting state, brings the terminal T1a[k] and the terminal T1c[k] into a conducting state, and sets the terminal It has an operation of making a non-conducting state between T1c[k] and terminal T1d[k].
  • a low level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn the switch S1a[k] into an off state
  • the switch S1b[k] is applied from the wiring SWL1b to the control terminal of the switch S1a[k].
  • step ST6 the switching circuit SWC6 brings the terminal T6a[k] and the terminal T6b[k] into a conductive state, and sets the terminal T6b[k] and the terminal T6c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL6a to the control terminal of the switch S6a[k] to turn on the switch S6a[k], and the switching circuit SWC6 from the wiring SWL6b to the switch S6b[k]
  • the switch S6b[k] may be turned off by applying a low level potential to the control terminal of the switch S6b[k].
  • step ST6 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a conductive state in the circuit WCS.
  • a high level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the on state.
  • step ST6 includes an operation of bringing the circuit ITRZa[k] and the wiring WCL2[k] into a non-conducting state in the circuit ITRZ.
  • a low level potential may be applied from the wiring SWLB to the control terminal of the switch SB[k] to turn the switch SB[k] into the off state.
  • the circuit WCSa[k] inside the circuit WCS, the wiring WCL1[k], and the wiring WCL2[k] are brought into conduction with each other. This completes the preparation for writing a plurality of first data into the arithmetic cell array MACA2.
  • the first data is written in each of cells IM2[1,1] to IM2[s,s] of arithmetic cell array MACA2.
  • the first data written to the cell IM2[i,j] of the arithmetic cell array MACA2 is written as W (N+1) [i,j].
  • the first data written to the arithmetic cell array MACA2 is expressed as a matrix W (N+1) .
  • W (N+1) can be expressed as follows.
  • step ST8 the switching circuit SWC6 brings the terminal T6a[k] and the terminal T6b[k] into a non-conducting state, and brings the terminal T6b[k] and the terminal T6c[k] into a conducting state. Has action.
  • a low level potential is applied from the wiring SWL6a to the control terminal of the switch S6a[k] to turn off the switch S6a[k], and from the wiring SWL6b to the switch S6b[k]
  • the switch S6b[k] may be turned on by applying a high level potential to the control terminal of the switch S6b[k].
  • step ST9 is an operation in which the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1c[k] into a non-conducting state and brings the terminal T1c[k] and the terminal T1d[k] into a conducting state. has.
  • a low level potential is applied from the wiring SWL1b to the control terminal of the switch S1b[k] to turn off the switch S1b[k]
  • the switch S1c[k] is applied from the wiring SWL1c to the switch S1c[k].
  • the switch S1c[k] may be turned on by applying a high level potential to the control terminal of the switch S1c[k].
  • step ST9 the switching circuit SWC2 brings the terminal T2a[k] and the terminal T2b[k] into a non-conducting state, and brings the terminal T2b[k] and the terminal T2c[k] into a conducting state. It has the action of
  • a low level potential is applied from the wiring SWL2a to the control terminal of the switch S2a[k] to turn off the switch S2a[k], and the switching circuit SWC2 from the wiring SWL2b to the switch S2b[k]
  • the switch S2b[k] may be turned on by applying a high level potential to the control terminal of the switch S2b[k].
  • step ST9 the switching circuit SWC3 brings the terminal T3a[k] and the terminal T3b[k] into a conductive state, and brings the terminal T3b[k] and the terminal T3c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL3a to the control terminal of the switch S3a[k] to turn on the switch S3a[k], and the switching circuit SWC3 from the wiring SWL3b to the switch S3b[k]
  • the switch S3b[k] may be turned off by applying a low level potential to the control terminal of the switch S3b[k].
  • step ST9 includes an operation of bringing the circuit ITRZa[k] and the wiring WCL2[k] into a non-conducting state in the circuit ITRZ.
  • a low level potential may be applied from the wiring SWLB to the control terminal of the switch SB[k] to turn the switch SB[k] into the off state.
  • Step ST10 includes an operation of performing an N+1-th product-sum operation on a plurality of first data and a plurality of second data in the arithmetic cell array MACA2. Note that when step ST10 is performed for the first time, it is the second time (N+1). Further, here, a product-sum operation of the first data W (N+1) and the second data X (N+1) is performed. Note that X (N+1) will be described later.
  • step ST10 the results of the first product-sum operation from the first row to the sth row are sequentially read from the memory cell array MEMA1.
  • the circuit RWD1 applies a high-level potential to the wiring RWL1[h].
  • a high level potential is applied to the gates of the transistors F9 included in the h-th row cell MC1[h,1] to cell MC1[h,s] of the memory cell array MEMA1, and each transistor F9 is turned on. become a state.
  • the first terminal of the transistor F8 included in the h-th cell MC1[h,j] of the memory cell array MEMA1 and the wiring BL1[j] are in a conductive state, and the memory cell array MEMA1 There is no conduction between the first terminal of the transistor F8 included in cells MC1[1,j] to cell MC1[s,j] other than the h-th row and the wiring BL1[j].
  • the switching circuit SWC2 establishes continuity between the terminal R1Ti[j] of the current generation circuit RL1 and the wiring BL1[j], the connection from the terminal R1Ti[j] of the current generation circuit RL1 to the wiring BL1[ A current of current amount I SUM (N) (h) [ j] flows through the cell MC1 [h, j] through the cell MC1 [h, j].
  • the current generation circuit RL1 performs a function system calculation using the value corresponding to the current amount I SUM (N) (h) [j] inputted to the terminal R1Ti[j] as an input value, and calculates the value according to the result of the calculation. This amount of current is output to the terminal R1To[j].
  • the function is F(x) (x is the input value) and I SUM (N) (h) [j] is the input value
  • the current generating circuit RL1 generates a current amount of current I SUM ( N) (h) [j] from the terminal R1To[j] by inputting a current of the current amount ) (h) [j] ⁇ I Xut is output. Further, X (N+1) (h) [j] becomes the second data in the N+1-th product-sum operation.
  • the second data output from the terminals R1To[1] to R1To[s] of the current generation circuit RL1 is expressed as a matrix as X (N+1) .
  • the current amount I SUM (N) (h) [j] flows from the terminal R1Ti[j] of the current generation circuit RL1 to the h-th cell MC1[h,j] of the memory cell array MEMA1, so that the terminal It is assumed that the second data X (N+1) (h) [j] output from R1To[j] is written in the h row and j column of X (N+1) .
  • X (N+1) (h) [1] to X (N +1) (h) [s] in the h row of X ( N+1) are the second data of the h-th group of the N+1-th arithmetic circuit.
  • the switching circuit SWC6 establishes conduction between the terminal R1To[i] of the current generation circuit RL1 and the wiring XCL2[i], the terminal R1To[i] of the current generation circuit RL1 is connected to the wiring XCL2[i].
  • a current of current amount I SUM (N+1) (h) [ i] flows through cell IMD2[i] and cells IM2[i,1] to IM2[i,s] through cell IMD2[i] and cells IM2[i,1] to IM2[i,s].
  • the current generation circuit RL1 generates the amount of X (N+1) (1) [1] ⁇ I Xut to X (N+1) (1) [s] ⁇ I Xut as the second data of the first set.
  • the current is output to the arithmetic cell array MACA1.
  • the current generation circuit RL1 generates a current of an amount from X (N+1) (s) [1] ⁇ I Xut to X (N+1) (s) [s] ⁇ I Xut as the second data of the s-th set. , is output to the arithmetic cell array MACA1.
  • step ST10 the switch S1b[j] of the switching circuit SWC1 is in the off state, and the switch S1c[j] of the switching circuit SWC1 is in the on state, so that the cell IM2[1,
  • step ST10 the switch S2a[j] of the switching circuit SWC2 is in the on state, and the switch S2b[j] of the switching circuit SWC2 is in the off state, so that the I from the terminal C2To[j] of the current generating circuit CM2
  • the current SUM (N+1) (h) [j] flows to the j-th column wiring BL2 [j] of the memory cell array MEMA2.
  • a high level potential is applied from the circuit WWD2 to the wiring WWL2[h]
  • a high level potential is applied from the circuit RWD2 to the wiring RWL2[h].
  • a high-level potential is applied to the gate of transistor F7 and the gate of transistor F9 included in cell MC2[h,1] to cell MC2[h,s] in the h-th row of memory cell array MEMA2.
  • the respective transistors F7 and F9 are turned on.
  • a low level potential is applied from the circuit WWD2 to the wiring WWL2[1] to the wiring WWL2[s] other than the wiring WWL2[h], and the wiring RWL2[1] to the wiring other than the wiring RWL2[h] It is assumed that a low level potential is applied to the wiring RWL2[s] from the circuit RWD2. Therefore, the transistors F7 and F9 included in cells MC2[1,1] to MC2[s,s] other than the h-th row of the memory cell array MEMA2 are assumed to be in the off state. do.
  • the first terminal of the transistor F8 included in the h-th cell MC1[h,j] of the memory cell array MEMA2 and the wiring BL2[j] are in a conductive state, and the memory cell array MEMA2 Since there is no conduction between the first terminal of the transistor F8 included in cells MC2[1,j] to cell MC2[s,j] other than the h-th row and the wiring BL2[j], , a current amount I SUM (2) (h) [j] flows from the wiring BL2 [j] to the cell MC2 [h, j].
  • the transistor F8 included in the cell MC2[h,j] has its gate and drain in a conductive state ( (diode connection) configuration. Therefore, when a current flows from the wiring BL2[j] to the cell MC2[h,j], the potentials of the gate of the transistor F8 and the second terminal of the transistor F8 become approximately equal.
  • the potential is determined by the amount of current flowing from the wiring BL2[j] to the cell MC2[h,j], the potential of the first terminal of the transistor F8, and the like.
  • the potential is a potential provided by the wiring VE2, and in this operation example, is set to, for example, the ground potential GND.
  • a low level potential is applied from the circuit WWD2 to the wiring WWL2[h]
  • a low level potential is applied from the circuit RWD2 to the wiring RWL2[h].
  • a low-level potential is applied to the gate of transistor F7 and the gate of transistor F9 included in cell MC2[h,1] to cell MC2[h,s] in the h-th row of memory cell array MEMA2.
  • the respective transistors F7 and F9 are turned off.
  • the capacitor C6 When the transistor F7 included in the cell MC2[h,j] is turned off, the capacitor C6 has the potential of the gate of the transistor F8 and the potential of the wiring VE3 (here, for example, the ground potential GND). The difference between VMEM [h,j]-GND is held. Thereby, the amount of current I SUM (N+1) (h) [j] flowing between the source and drain of transistor F8 of cell MC2 [h, j] can be maintained. Furthermore, by turning off the transistor F9 included in the cell MC2[h,j], the setting is made from the wiring BL2[j] to the cell MC2[h,j] and to the cell MC2[h,j]. The current amount I SUM (N+1) (h) [j] stops flowing.
  • the j-th column W (N+1 ) [1, j] to W (N+ 1) [s, j] of the first data W (N+1) and the h-th second data X ( The current amount I SUM ( N + 1) ( h ) [j] corresponds to the value of the product-sum operation with [1] to It is assumed that MC2[h,j] is set.
  • W (N+1) [1,1] to W (N+1) [s,1] in the first column of W (N+1) which is the first data, and the second data of the first set.
  • the amount of current I SUM (N+1) (1) [1] corresponds to the value of the product-sum operation with a certain X (N+1) (1) [1] to X ( N+1) ( 1) [s]. It is set in cell MC2[1,1] of cell array MEMA2.
  • W (N+1 ) [1, s] to W (N+1) [s, s] in the s-th column of W (N+1) which is the first data
  • X The current amount I SUM ( N+1) (s) [s] according to the value of the product-sum operation with N+1) (s) [1] to X (N +1) (s) [s] is Set to MC2[s,s].
  • the second data from the first set to the sth set are sequentially inputted from the memory cell array MEMA1, and each time the second data is inputted from the circuit
  • I SUM (N+1) The amount of current set in each of cells MC2[1,1] to cell MC2[1,1] of memory cell array MEMA2 by writing in order from the row is written as I SUM (N+1) as a matrix. Note that W (N+1) [1, j] to W (N+1) [s, j] in the j-th column of W ( N+1), which is the first data, and X (N+1) , which is the second data in the h-th group.
  • I SUM (N+1) (h) [j] is the current amount I SUM (N+1) (h) [j] according to the value of the product-sum operation with [ 1] to X (N+1) (h) [s]. It shall be written in row h and column j. At this time, I SUM (N+1) can be expressed as follows.
  • Step ST11 includes a preliminary operation for performing the Nth product-sum operation (in step ST11, N is an odd number of 3 or more). Note that when step ST11 is performed for the first time, N is 3.
  • step ST11 is an operation in which the switching circuit SWC1 makes the terminal T1a[k] and the terminal T1b[k] conductive and makes the terminal T1a[k] and the terminal T1b[k] non-conductive. has.
  • a high level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn on the switch S1a[k], and from the wiring SWL1b to the switch S1b[k]
  • the switch S1b[k] may be turned off by applying a low level potential to the control terminal of the switch S1b[k]. Note that this operation corresponds to the operation of the switching circuit SWC1 from time T21 to time T22 in the timing chart of FIG.
  • the switching circuit SWC2 brings the terminal T2a[k] and the terminal T2b[k] into a conductive state, and sets the terminal T2b[k] and the terminal T2c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL2a to the control terminal of the switch S2a[k] to turn on the switch S2a[k], and from the wiring SWL2b to the switch S2b[k]
  • the switch S2b[k] may be turned off by applying a low level potential to the control terminal of the switch S2b[k].
  • the switching circuit SWC3 brings the terminal T3a[k] and the terminal T3b[k] into a non-conducting state, and brings the terminal T3b[k] and the terminal T3c[k] into a conducting state. It has the action of
  • a low level potential is applied from the wiring SWL3a to the control terminal of the switch S3a[k] to turn off the switch S3a[k], and the switching circuit SWC3 from the wiring SWL3b to the switch S3b[k]
  • the switch S3b[k] may be turned on by applying a high level potential to the control terminal of the switch S3b[k].
  • step ST11 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a non-conducting state in the circuit WCS.
  • a low-level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the off state.
  • the above completes preparations for performing the N-th product-sum operation on a plurality of first data and a plurality of second data in the arithmetic cell array MACA1.
  • Step ST12 includes an operation of performing an N-th product-sum operation (in step ST12, N is an odd number of 3 or more) in the arithmetic cell array MACA1. Note that here, a product-sum operation of the first data W (N) and the second data X (N) is performed. Note that X (N) will be described later.
  • step ST12 the results of the N-1th product-sum operation from the 1st row to the sth row are sequentially read from the memory cell array MEMA2.
  • the circuit RWD2 applies a high-level potential to the wiring RWL2[h].
  • a high level potential is applied to the gates of the transistors F9 included in the h-th row cell MC2[h,1] to cell MC2[h,s] of the memory cell array MEMA2, turning on each transistor F9. become a state.
  • the first terminal of the transistor F8 included in the h-th cell MC2[h,j] of the memory cell array MEMA2 and the wiring BL2[j] are in a conductive state, and the memory cell array MEMA2 There is no conduction between the first terminal of the transistor F8 included in cells MC2[1,j] to cell MC2[s,j] other than the h-th row and the wiring BL2[j].
  • the switching circuit SWC3 establishes conduction between the terminal R2Ti[j] of the current generation circuit RL2 and the wiring BL2[j], the connection from the terminal R2Ti[j] of the current generation circuit RL2 to the wiring BL2[ A current of current amount I SUM (N-1) (h) [j] flows through the cell MC1 [h, j] through the cell MC1 [h, j].
  • the current generation circuit RL2 uses a value corresponding to the current amount I SUM (N-1) (h) [j] input to the terminal R2Ti[j] as an input value, and calculates the function system. A calculation is performed, and an amount of current corresponding to the result of the calculation is output to the terminal R2To[j].
  • the function is F(x) (x is the input value) and I SUM (N-1) (h) [j] is the input value
  • the calculation result of the function is F(I SUM (N- 1)
  • the current generation circuit RL2 generates a current amount (N) (h) [j] ⁇ I Xut is output. Further, X (N) (h) [j] becomes the second data in the N-th product-sum operation.
  • the second data output from the terminals R2To[1] to R2To[s] of the current generation circuit RL2 is expressed as a matrix and expressed as X (N) .
  • the second data X (N) (h) [j] output from the terminal R2To[j] is written in the h row and j column of X (N) .
  • X (N) ( h) [1] to X (N) (h) [s] in the h row of X (N) are the second data of the h-th group of the N-th arithmetic circuit.
  • the switching circuit SWC5 establishes conduction between the terminal R2To[i] of the current generation circuit RL2 and the wiring XCL1[i], the connection between the terminal R2To[i] of the current generation circuit RL2 and the wiring XCL1[ A current of current amount I SUM (N) (h) [i] flows through cell IMD1[i] and cells IM1[i,1] to IM1[i,s] through cell IMD1[i].
  • step ST5 a product-sum operation is performed in the arithmetic cell array MACA1, and the result of the operation is written into the memory cell array MEMA1.
  • I SUM (N) the amount of current set to each of cells MC1[1,1] to cell MC1[s,s] of memory cell array MEMA1 is expressed as I SUM (N) as a matrix. Note that W (N) [1, j] to W (N) [s, j] in the j-th column of W ( N ), which is the first data, and X (N) , which is the second data in the h-th group.
  • I SUM (N) (h) The amount of current I SUM (N) (h) [j] according to the value of the product-sum calculation with [1] to X (N) (h) [s] is the amount of current I SUM ( N ) (h) [j] It shall be written in row h and column j. At this time, I SUM (N) can be expressed as follows.
  • step ST12 the N-th product-sum operation is completed. Note that when the process moves from step ST12 to step ST6, the N+1-th product-sum operation is performed after step ST6.
  • Step ST13 includes a preliminary operation for inputting a plurality of second data to the calculation cell array MACA1 and performing the final product-sum calculation.
  • step ST13 the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1b[k] into a non-conducting state, brings the terminal T1a[k] and the terminal T1c[k] into a conducting state, and sets the terminal It has an operation of making a non-conducting state between T1c[k] and terminal T1d[k].
  • a low level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn the switch S1a[k] into an off state
  • the switch S1b[k] is applied from the wiring SWL1b to the control terminal of the switch S1a[k].
  • step ST13 the switching circuit SWC6 brings the terminal T6a[k] and the terminal T6b[k] into a conductive state, and sets the terminal T6b[k] and the terminal T6c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL6a to the control terminal of the switch S6a[k] to turn on the switch S6a[k], and the switching circuit SWC6 from the wiring SWL6b to the switch S6b[k]
  • the switch S6b[k] may be turned off by applying a low level potential to the control terminal of the switch S6b[k].
  • step ST13 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a non-conducting state in the circuit WCS.
  • a low-level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the off state.
  • step ST13 includes an operation of bringing the circuit ITRZa[k] and the wiring WCL2[k] into a non-conducting state in the circuit ITRZ.
  • a high level potential may be applied from the wiring SWLB to the control terminal of the switch SB[k] to turn the switch SB[k] into the on state.
  • Step ST14 includes the operation of performing the last product-sum operation in the arithmetic cell array MACA1. Further, here, it is assumed that a product-sum operation (N here is an odd number of 1 or more) of the first data W (N) and the second data X (N) is performed.
  • step ST14 like step ST5 or step ST10, connects the wirings XCL1[1] to XCL1[s] to the cells IMD1[1] to IMD1[s] of the arithmetic cell array MACA1. , cell IM1[1,1] to cell IM1[s,s], respectively.
  • step ST14 the second data input to the arithmetic cell array MACA1 is expressed as a matrix and written as X (N) (N here is an odd number of 1 or more). Note that X (N) is the same as equation (1.27).
  • each of cells IMD1[1] to IMD1[s] and cells IM1[1,1] to IM1[s,s] of the arithmetic cell array MACA1 is By sequentially inputting the second data from the first set to the s-th set, each of the wirings WCL1[1] to WCL1[s] receives the sum of products of the first data and the second data. An amount of current flows depending on the result.
  • step ST14 it is assumed that the ground potential GND is applied from the circuit XCS2 to each of the wirings XCL2[1] to XCL2[s].
  • the ground potential GND is applied from the circuit XCS2 to each of the wirings XCL2[1] to XCL2[s].
  • step ST14 the switch S1a[j] of the switching circuit SWC1 is in the off state, the switch S1b[j] of the switching circuit SWC1 is in the on state, and the switch S1c[j] of the switching circuit SWC1 is in the off state. . Further, the switch SB[j] (not shown) of the circuit SWCB in FIG. 11A is in an on state.
  • I SUM (N) (h) [j] the amount of current flowing from the circuit ITRZa[j] to the wiring WCL1[j] extending to the arithmetic cell array MACA1 is defined as I SUM (N) (h) [j].
  • N in I SUM (N) (h) [j] indicates the number of sum-of-products operations
  • I SUM (N) (h) [j] is the result of the Nth sum-of-products operation. It means the amount of current according to.
  • h in I SUM (N) (h) [i] means that the second data included in the h-th set is used.
  • the conversion circuit RL3[j] converts the current amount I SUM (N) (h) [j] input to the terminal R3Ti[j]. Using the value as an input value, a functional system calculation is performed, and an amount of current corresponding to the result of the calculation is output to the terminal R3To[j].
  • the function is F(x) (x is the input value) and I SUM (N) (h) [j] is the input value
  • I Tut is a reference current that flows when T (h) [j] is 1.
  • a current amount of current I SUM (N) (h) [j] is input to the terminal R3Ti[j], so that the current amount T (h) [j] is input from the terminal R3To[j]. ] ⁇ I Tut is output.
  • T (h) [j] is the calculation result obtained by the calculation circuit CDV.
  • the calculation results output from the terminals R3To[1] to R3To[s] of the conversion circuits RL3[1] to RL3[s], respectively, are written as T as a matrix. Note that due to the current amount I SUM (N) (h) [j] flowing from the terminal R3Ti[j] of the conversion circuit RL3[j] to the h-th row cell MC1[h,j] of the memory cell array MEMA1, , the calculation result T (h) [j] output from the terminal R3To[j] is written in the h row and j column of T.
  • T (h) [1] to T (h) [s] in the h row of T are the conversion circuit RL3[ obtained by using the h-th set of second data in the N-th product-sum operation. These are the results output from the terminals R3To[1] to R3To[s] of the conversion circuits RL3[s] and RL3[s], respectively.
  • the data from the first set to the s-th set are inputted from the terminals R3To[1] to R3To[s] of the conversion circuit RL3.
  • the calculation results for each set up to the point are sequentially output.
  • step ST13 and step ST14 correspond to the operations in the block diagram shown in FIG. 15A.
  • Step ST15 includes a preliminary operation for inputting a plurality of second data to the calculation cell array MACA2 and performing the final product-sum calculation.
  • step ST15 the switching circuit SWC1 brings the terminal T1a[k] and the terminal T1b[k] into a non-conducting state, brings the terminal T1a[k] and the terminal T1c[k] into a conducting state, and sets the terminal It has an operation of making a non-conducting state between T1c[k] and terminal T1d[k].
  • a low level potential is applied from the wiring SWL1a to the control terminal of the switch S1a[k] to turn the switch S1a[k] into an off state
  • the switch S1b[k] is applied from the wiring SWL1b to the control terminal of the switch S1a[k].
  • step ST15 the switching circuit SWC5 brings the terminal T5a[k] and the terminal T5b[k] into a conductive state, and sets the terminal T5b[k] and the terminal T5c[k] into a non-conductive state. It has the action of
  • a high level potential is applied from the wiring SWL5a to the control terminal of the switch S5a[k] to turn on the switch S5a[k], and the switching circuit SWC5 from the wiring SWL5b to the switch S5b[k]
  • the switch S5b[k] may be turned off by applying a low level potential to the control terminal of the switch S5b[k].
  • step ST15 includes an operation of bringing the circuit WCSa[k] and the wiring WCL1[k] into a non-conducting state in the circuit WCS.
  • a low-level potential may be applied from the wiring SWLA to the control terminal of the switch SA[k] to turn the switch SA[k] into the off state.
  • step ST15 includes an operation of bringing the circuit ITRZa[k] and the wiring WCL2[k] into a non-conducting state in the circuit ITRZ.
  • a high level potential may be applied from the wiring SWLB to the control terminal of the switch SB[k] to turn the switch SB[k] into the on state.
  • Step ST16 includes the final operation of performing a product-sum operation on a plurality of first data and a plurality of second data in the arithmetic cell array MACA2. Further, here, it is assumed that a product-sum operation of the first data W (N+1) and the second data X (N+1) (here, N+1 is an even number of 2 or more) is performed.
  • step ST16 similarly to step ST5 or step ST10, from the wirings XCL2[1] to XCL2[s] to the cells IMD2[1] to cells IMD2[s] of the arithmetic cell array MACA2,
  • the second data is transmitted to each of cells IM2[1,1] to cell IM2[s,s].
  • step ST16 the second data input to the arithmetic cell array MACA2 is expressed as a matrix and written as X (N+1) (here, N+1 is an even number of 2 or more). Note that X (N) is the same as equation (1.27).
  • step ST16 similarly to step ST5 or step ST10, cells IMD2[1] to IMD2[s] and cells IM2[1,1] to IM2[s,s] of the arithmetic cell array MACA2 are By sequentially inputting the second data from the first set to the sth set to each of the wirings, each of the wirings WCL2[1] to the wiring WCL2[s] performs a product-sum operation of the first data and the second data. An amount of current flows depending on the result of .
  • step ST16 it is assumed that the ground potential GND is applied from the circuit XCS1 to each of the wirings XCL1[1] to XCL1[s].
  • the ground potential GND is applied from the circuit XCS1 to each of the wirings XCL1[1] to XCL1[s].
  • step ST16 the switch S1a[j] of the switching circuit SWC1 is in the off state, the switch S1b[j] of the switching circuit SWC1 is in the on state, and the switch S1c[j] of the switching circuit SWC1 is in the off state. . Further, the switch SB[j] (not shown) of the circuit SWCB in FIG. 11A is in an on state.
  • I SUM (N+1) (h) [j] the amount of current flowing from the circuit ITRZa[j] to the wiring WCL2[j] extending to the arithmetic cell array MACA2 is defined as I SUM (N+1) (h) [j].
  • N in I SUM (N) (h) [j] indicates the number of product-sum operations
  • I SUM (N+1) (h) [j] is the result of the N+1 product-sum operation. It means the amount of current according to.
  • h in I SUM (N) (h) [i] means that the second data included in the h-th set is used.
  • the conversion circuit RL3[j] converts the current amount I SUM (N+1) (h) [j] input to the terminal R3Ti[j]. Using the value as an input value, a functional system calculation is performed, and an amount of current corresponding to the result of the calculation is output to the terminal R3To[j].
  • the conversion circuit RL3 inputs a current of the current amount I SUM (N+1) (h) [j] to the terminal R3Ti[j]. By doing so, the current amount T (h) [j] ⁇ I Tut is output from the terminal R3To[j].
  • T (h) [j] is obtained as the calculation result of the circuit CVD.
  • the calculation results output from the terminals R3To[1] to R3To[s] of the conversion circuits RL3[1] to RL3[s] are a matrix T similar to equation (1.30). .
  • T (h) [1] to T (h) [s] in the h row of T are the conversion circuit RL3[ obtained by using the h-th set of second data in the N-th product-sum operation. These are the results output from the terminals R3To[1] to R3To[s] of the conversion circuits RL3[s] and RL3[s], respectively.
  • the data from the first set to the s-th set are inputted from the terminals R3To[1] to R3To[s] of the conversion circuit RL3.
  • the calculation results for each set up to the point are sequentially output.
  • step ST15 and step ST16 correspond to the operations in the block diagram shown in FIG. 15B.
  • the product-sum operation can be performed once or multiple times.
  • conventional arithmetic circuits have a configuration in which digital-to-analog conversion and analog-to-digital conversion are performed before and after one operation when performing multiple product-sum operations, but by using the arithmetic circuit CDV, The digital-to-analog conversion requires only one generation of analog current in the circuit WCS, and the analog-to-digital conversion requires only one processing by the analog-to-digital conversion circuit ADC of the circuit ITRZ.
  • the arithmetic circuit CDV by using the arithmetic circuit CDV, the number of digital-to-analog conversion circuits and analog-to-digital conversion circuits can be reduced, so the circuit area of the arithmetic circuit CDV becomes smaller than that of the conventional configuration. Furthermore, the power consumption of the arithmetic circuit CDV can be reduced compared to the conventional configuration.
  • a plurality of arithmetic cells included in the arithmetic cell array MACA1, a plurality of arithmetic cells included in the arithmetic cell array MACA2, a plurality of memory cells included in the memory cell array MEMA1, and a memory cell array An example has been described in which each of the plurality of memory cells included in MEMA2 is arranged in a matrix of s rows and s columns. The number of lines may be different in whole or in part. Further, the number of columns of each of the arithmetic cell array MACA1, the arithmetic cell array MACA2, the memory cell array MEMA1, and the memory cell array MEMA2 may be different in whole or in part.
  • the semiconductor device of one embodiment of the present invention is not limited to the structure of the arithmetic circuit CDV described in this embodiment.
  • the structure of the arithmetic circuit CDV described in this embodiment may be modified as appropriate.
  • the arithmetic circuit CDV shown in FIG. 1 may be changed to the arithmetic circuit CDVA shown in FIG. 17.
  • the arithmetic circuit CDVA is an example of a modification of the configuration of the arithmetic circuit CDV, in that the current generation circuit CM1 and the current generation circuit RL1 are replaced, and the current generation circuit CM2 and the current generation circuit RL2 are replaced. It is different from CDV.
  • terminal T1b[k] is electrically connected to the terminal R1Ti[k]
  • terminal R1To[k] is electrically connected to the terminal T2a[k]
  • terminal T1d[k] is is electrically connected to terminal R2Ti[k]
  • terminal R2To[k] is electrically connected to terminal T3a[k]
  • terminal T2c[k] is electrically connected to terminal C1Ti[k]
  • Terminal C1To[k] is electrically connected to terminal T6c[k]
  • terminal T3c[k] is electrically connected to terminal C2Ti[k]
  • terminal C2To[k] is electrically connected to terminal T5c[k]. electrically connected to.
  • a potential corresponding to the amount of current output from the current generation circuit RL1 is written in the memory cell array MEMA1
  • a potential corresponding to the amount of current output from the current generation circuit RL2 is written in the memory cell array MEMA2.
  • the configuration is such that a potential corresponding to the amount of is written. Even with such a configuration, the arithmetic circuit CDVA can perform a plurality of product-sum calculations and functional system calculations similarly to the arithmetic circuit CDV.
  • FIG. 18A is a perspective view schematically showing an arithmetic circuit CDV, which is a semiconductor device of one embodiment of the present invention.
  • the arithmetic circuit CDV shown in FIG. 18A includes, as an example, a circuit layer PHRL, a memory layer OMEL, and an arithmetic layer OMAL. Further, the circuit layer PHRL is located below the memory layer OMEL, and the operational layer OMAL is located above the memory layer OMEL. That is, the arithmetic circuit CDV in FIG. 18A has a structure in which the circuit layer PHRL, the memory layer OMEL, and the arithmetic layer OMAL are stacked in order from the bottom.
  • FIG. 18B is a block diagram showing an example of the configuration of the circuit layer PHRL, the storage layer OMEL, and the operational layer OMAL shown in FIG. 18A.
  • the circuit layer PHRL includes, for example, the circuit WCS, the circuit XCS1, the circuit XCS2, the circuit ITRZ, the current generation circuit CM1, the current generation circuit CM2, the current generation circuit RL1, and the current generation circuit RL2 illustrated in FIG. .
  • the memory layer OMEL includes, for example, a memory cell array MEMA1, a memory cell array MEMA2, a circuit WWD1, a circuit WWD2, a circuit RWD1, and a circuit RWD2 illustrated in FIG.
  • the operational layer OMAL includes, for example, an operational cell array MACA1, an operational cell array MACA2, a circuit WSD1, and a circuit WSD2.
  • switching circuit SWC1, switching circuit SWC2, switching circuit SWC3, switching circuit SWC5, and switching circuit SWC6 illustrated in FIG. 1 may be included in the circuit layer PHRL, or may be included in the storage layer OMEL. It may also be included in the calculation layer OMAL.
  • the circuit layer PHRL can be configured, for example, by providing circuit elements such as transistors and capacitors on a substrate.
  • a semiconductor substrate for example, a single crystal substrate made of silicon or germanium
  • SOI Silicon On Insulator
  • glass substrates for example, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, substrates with stainless steel foil, tungsten substrates, Substrates with tungsten foil, flexible substrates, laminated films, paper with fibrous materials, or base films
  • SOI Silicon On Insulator
  • glass substrates for example, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, substrates with stainless steel foil, tungsten substrates, Substrates with tungsten foil, flexible substrates, laminated films, paper with fibrous materials, or base films
  • the glass substrate include barium borosilicate glass, aluminoborosilicate glass, or soda lime glass.
  • Examples of flexible substrates, bonded films, base films, etc. include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • plastics that are Another example is synthetic resin such as acrylic.
  • other examples include polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • other examples include polyamide, polyimide, aramid, epoxy resin, inorganic vapor-deposited film, or paper. Note that when heat treatment is included in the manufacturing process of the arithmetic circuit CDV, it is preferable to select a material with high resistance to heat for the substrate.
  • the substrate included in the circuit layer PHRL will be described as a semiconductor substrate containing silicon.
  • the circuit WCS the circuit XCS1, the circuit XCS2, the circuit ITRZ, the current generation circuit CM1, the current generation circuit CM2, the current generation circuit RL1,
  • the transistors included in each of the current generating circuit RL2 and the current generating circuit RL2 can be formed on the semiconductor substrate.
  • the transistor becomes a Si transistor. Since Si transistors have high field effect mobility, a large on-current can flow. This makes it possible to increase the driving speed of each of the circuits described above, to widen the signal range, and so on.
  • the stacked structure of the circuit layer PHRL and the memory layer OMEL can be manufactured by directly forming the memory layer OMEL on the top of the circuit layer PHRL.
  • the memory layer OMEL can be manufactured by having a structure in which circuit elements such as transistors and capacitors are provided on a substrate, and by mounting the substrate on top of the circuit layer PHRL.
  • the memory layer OMEL When the memory layer OMEL is directly formed over the circuit layer PHRL, it is preferable that the memory layer OMEL includes an OS transistor.
  • OS transistors can be formed not only on semiconductor substrates, but also on insulating substrates, conductive substrates, and even conductive films, insulating films, and semiconductor films. (on PHRL).
  • circuit elements such as transistors and capacitors are formed on a substrate as the memory layer OMEL and the substrate is mounted on the circuit layer PHRL
  • a flip chip bonding method or a wire bonding method can be used.
  • a first bonding layer may be provided on the circuit layer PHRL side
  • a second bonding layer may be provided on the substrate of the memory layer OMEL
  • the first bonding layer and the second bonding layer may be bonded to each other by surface activation.
  • the memory layer OMEL may be mounted on the circuit layer PHRL by bonding using one or both of a chemical bonding method and a hydrophilic bonding method.
  • the bonding method in which copper (Cu) is used as the conductor contained in each of the first bonding layer and the second bonding layer and bonding the copper (Cu) to each other is performed using Cu-Cu. called joining.
  • FIG. 19 is a schematic cross-sectional view of an example of the arithmetic circuit CDV shown in FIGS. 18A and 18B.
  • FIG. 19 shows a schematic cross-sectional view of the circuit layer PHRL, the memory layer OMEL, and the operational layer OMAL. Note that the arithmetic circuit CDV in FIG. 19 shows a configuration in which the memory layer OMEL is formed directly on the circuit layer PHRL, and the arithmetic layer OMAL is formed directly on the memory layer OMEL.
  • FIG. 19 illustrates a transistor 400 included in the circuit layer PHRL.
  • the transistor 400 is provided over a substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 and an insulator 317 functioning as a gate insulator, a semiconductor region 313 including a part of the substrate 311, and a source region or It has a low resistance region 314a and a low resistance region 314b that function as a drain region.
  • the transistor 400 may be either a p-channel transistor or an n-channel transistor.
  • a single crystal silicon substrate can be used as the substrate 311.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN type transistor because it utilizes a convex portion of a semiconductor substrate.
  • an insulator may be provided in contact with the upper portion of the convex portion to function as a mask for forming the convex portion.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 400 shown in FIG. 19 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, and a plug may be provided between each structure. Further, a plurality of wiring layers can be provided depending on the design. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 400. Further, a conductor 328 and the like are embedded in the insulator 320. Furthermore, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using chemical mechanical polishing (CMP) to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • An insulator 354 is provided on the insulator 352 and the conductor 356.
  • a contact plug or wiring is embedded in the insulator 354 for electrical connection to an upper circuit (for example, a circuit included in the memory layer OMEL or a circuit included in the operational layer OMAL). Good too.
  • FIG. 19 illustrates a cell MC included in the memory layer OMEL. Specifically, FIG. 19 illustrates transistor F7, transistor F8, transistor F9, and capacitor C6 included in cell MC. Note that the cell MC is one of the cells MC1[1,1] to MC1[s,s] and the cells MC2[1,1] to MC2[s,s] described in the above embodiments. can do.
  • the transistor F7 and the capacitor C6 are located above the transistor F8 and the transistor F9.
  • the transistor F8 and the transistor F9 are provided so as to share one island-shaped semiconductor layer. Specifically, the gate insulating film and gate electrode of the transistor F8 are formed in one of the two regions of one island-shaped semiconductor layer, and the other of the two regions of one island-shaped semiconductor layer is formed. A gate insulating film and a gate electrode of transistor F9 are formed.
  • transistors having a back gate are used as the transistor F8 and the transistor F9.
  • the back gate of transistor F8 is located in a region that overlaps with the gate insulating film and gate electrode of transistor F8 below the one island-shaped semiconductor layer described above
  • the back gate of transistor F9 is It is located in a region that overlaps the gate insulating film and gate electrode of transistor F9 below one island-shaped semiconductor layer.
  • a conductor corresponding to the wiring VE2 is electrically connected to one of the source electrode and the drain electrode of the transistor F8. Furthermore, a conductor corresponding to the wiring BL is electrically connected to one of the source electrode and the drain electrode of the transistor F9.
  • the wiring BL can be any one of the wirings BL1[1] to BL1[s] and the wirings BL2[1] to BL2[s] described in the above embodiment.
  • the wiring VE2 and the wiring BL extend in the channel width direction of the transistor F8 or the transistor F9, for example.
  • the conductor that is the gate electrode of transistor F9 extends in the direction of the channel width. Further, the conductor corresponds to the wiring RWL. Note that the wiring RWL can be any one of the wiring RWL1[1] to the wiring RWL1[s] and the wiring RWL2[1] to the wiring RWL2[s] described in the above embodiment.
  • An insulator functioning as an interlayer film is formed between the transistors F8 and F9 and the transistor F7. Note that openings are provided in the insulator in a region overlapping with the gate electrode of the transistor F8 and in a region overlapping with the wiring BL, and a conductor is embedded in each of the openings. One conductor is electrically connected to one of the source electrode or drain electrode of transistor F7, and the other conductor is electrically connected to the other of the source electrode or drain electrode of transistor F7.
  • the transistor F7 is located above the transistor F8 and the transistor F9. Further, a dielectric of the capacitor C6 is formed to cover the end of the island-shaped semiconductor layer of the transistor F7, and a conductor corresponding to the second terminal of the capacitor C6 is formed on the dielectric. Note that the conductor corresponds to the wiring VE3.
  • the potentials applied by the wiring VE2 and the wiring VE3 may be equal to each other.
  • the wiring VE2 and the wiring VE3 may be electrically connected to each other (not shown).
  • a gate insulating film and a gate electrode of the transistor F7 are formed in the island-shaped semiconductor layer region of the transistor F7.
  • the conductor serving as the gate electrode of transistor F7 extends in the channel width direction. Further, the conductor corresponds to the wiring WWL.
  • the wiring WWL can be any one of the wiring WWL1[1] to the wiring WWL1[s] and the wiring WWL2[1] to the wiring WWL2[s] described in the above embodiment.
  • a transistor having a back gate is used as the transistor F7.
  • the back gate of the transistor F7 is located in a region below the island-shaped semiconductor layer and overlapping the gate insulating film and gate electrode of the transistor F7.
  • the gate and back gate are arranged so that the channel formation region of the semiconductor is sandwiched between the gate and the back gate.
  • the gate and back gate are formed of a conductor. Backgates can function similarly to gates. Further, by changing the potential of the back gate, the threshold voltage of the transistor can be changed.
  • the potential of the back gate may be the same as that of the gate, or may be a ground potential or an arbitrary potential.
  • the gate and back gate are formed of a conductor, they also have a function of preventing an electric field generated outside the transistor from acting on the semiconductor in which the channel is formed (in particular, an electrostatic shielding function against static electricity). That is, it is possible to prevent the electrical characteristics of the transistor from changing due to the influence of an external electric field such as static electricity. Further, by providing a back gate, the amount of change in the threshold voltage of the transistor before and after a bias thermal stress test (sometimes referred to as a BT test) can be reduced.
  • a bias thermal stress test sometimes referred to as a BT test
  • the influence of an external electric field is reduced and the off state can be stably maintained. Therefore, the data written to the first terminal of the capacitor C6 can be stably held.
  • the back gate By providing the back gate, the operation of the cell MC is stabilized, and the reliability of the memory layer OMEL including the cell MC can be improved.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • silicon, germanium, or the like can be used, for example, as described in Embodiment 1. Further, compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the transistors F7, F8, and F9 are preferably transistors (OS transistors) using an oxide semiconductor, which is a type of metal oxide, in the semiconductor layer in which their channels are formed. Since an oxide semiconductor has a band gap of 2 eV or more, its off-state current is extremely small. Therefore, power consumption of cell MC can be reduced. Therefore, the power consumption of the arithmetic circuit CDV including the cell MC can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the arithmetic circuit CDV including the memory cell can also be called an "OS memory”.
  • OS transistors operate stably even in high-temperature environments and have little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, the OS memory operates stably even in a high temperature environment and has high reliability.
  • FIG. 19 illustrates a cell IM included in the operational layer OMAL. Specifically, FIG. 19 illustrates the transistor F1, transistor F2, transistor F5, and capacitor C5 included in the cell IM. Note that the cell IM is one of the cells IM1[1,1] to IM1[s,s] and the cells IM2[1,1] to IM2[s,s] described in the above embodiments. can do.
  • the configuration of the cell IM included in the operational layer OMAL can be made equal to the configuration of the cell MC included in the storage layer OMEL. Therefore, for the configuration of the cell IM included in the operational layer OMAL, refer to the description of the cell MC included in the storage layer OMEL described above.
  • the transistor F7 is replaced with the transistor F1
  • the transistor F8 is replaced with the transistor F2
  • the transistor F9 is replaced with the transistor F5
  • the capacitor C6 is replaced with the capacitor C5
  • the wiring BL By replacing the wiring WCL with the wiring WCL, replacing the wiring VE2 with the wiring VE0, replacing the wiring RWL with the wiring VE1, replacing the wiring VE3 with the wiring XCL, and replacing the wiring WWL with the wiring WSL, the cells IM included in the operational layer OMAL are will be explained.
  • the wiring WCL can be any one of the wiring WCL1[1] to the wiring WCL1[s] and the wiring WCL2[1] to the wiring WCL2[s] described in the above embodiment.
  • the wiring WSL can be any one of the wiring WSL1[1] to the wiring WSL1[s] and the wiring WSL2[1] to the wiring WSL2[s] described in the above embodiment.
  • the wiring XCL can be any one of the wirings XCL1[1] to XCL1[s] and the wirings XCL2[1] to XCL2[s] described in the above embodiment.
  • ⁇ Cross-sectional configuration example 2> 20 is a schematic cross-sectional view of an example of the arithmetic circuit CDV shown in FIGS. 18A and 18B, which is different from FIG. 19.
  • the arithmetic circuit CDV of FIG. 20 differs from the arithmetic circuit CDV of FIG. 19 in that each of the memory layer OMEL and the arithmetic layer OMAL includes a substrate.
  • the storage layer OMEL of the arithmetic circuit CDV in FIG. 20 has a substrate BS1. Further, a transistor F7, a transistor F8, a transistor F9, and a capacitor C6 are formed on the substrate BS1. Note that although the configuration of the cell MC formed on the substrate BS1 is the same as that of the cell MC of the arithmetic circuit CDV in FIG. 19, the configuration of the cell MC in FIG. 20 may be changed depending on the situation.
  • the operational layer OMAL of the operational circuit CDV in FIG. 20 has a substrate BS2. Furthermore, a transistor F1, a transistor F2, a transistor F5, and a capacitor C5 are formed on the substrate BS2. Note that although the configuration of the cell IM formed on the substrate BS2 is the same as the cell IM of the arithmetic circuit CDV in FIG. 19, the configuration of the cell IM in FIG. 20 may be changed depending on the situation.
  • the substrate BS1 included in the storage layer OMEL and the substrate BS2 included in the arithmetic layer OMAL are mounted on the substrate 311 on which the circuit XCS1, the circuit WCS, and the circuit ITRZ are formed.
  • the configuration is as follows.
  • a substrate that can be used as a substrate included in the circuit layer PHRL (for example, the substrate 311) can be used.
  • the transistor F1, the transistor F2, the transistor F5, and each of the transistors F7 to F9 can be made of Si transistors.
  • the flip chip bonding method or the wire bonding method can be used as described above.
  • a bonding layer may be provided between the substrates to be bonded, and one or both of the surface activation bonding method and the hydrophilic bonding method may be used.
  • semiconductor device of one embodiment of the present invention is not limited to the structures shown in FIGS. 18A, 18B, 19, and 20.
  • the semiconductor device of one embodiment of the present invention may have the structures of FIGS. 18A, 18B, 19, and 20 modified as appropriate.
  • FIG. 21 shows a modification example of the arithmetic circuit CDV shown in FIG. 18A.
  • the arithmetic circuit CDV shown in FIG. 21 has a memory layer OMEL1 and a memory layer OMEL2 instead of the memory layer OMEL, and an arithmetic layer OMAL1 and an arithmetic layer OMAL2 instead of the arithmetic layer OMAL. It is different from the circuit CDV. That is, the arithmetic circuit CDV in FIG. 21 includes a circuit layer PHRL, a memory layer OMEL1, a memory layer OMEL2, an arithmetic layer OMAL1, and an arithmetic layer OMAL2.
  • FIG. 22 is a block diagram showing configuration examples of the circuit layer PHRL, memory layer OMEL1, memory layer OMEL2, operational layer OMAL1, and operational layer OMAL2 shown in FIG. 21.
  • the circuit layer PHRL includes, for example, the circuit WCS, circuit XCS1, circuit XCS2, circuit ITRZ, current generation circuit CM1, current generation circuit CM2, and current generation circuit illustrated in FIG. It has a generation circuit RL1 and a current generation circuit RL2.
  • the memory layer OMEL1 includes, for example, the memory cell array MEMA1, the circuit WWD1, and the circuit RWD1 illustrated in FIG. 1.
  • the memory layer OMEL2 includes, for example, the memory cell array MEMA2, the circuit WWD2, and the circuit RWD2 illustrated in FIG. 1.
  • the operational layer OMAL1 includes, for example, an operational cell array MACA1 and a circuit WSD1.
  • the operational layer OMAL2 includes, for example, an operational cell array MACA2 and a circuit WSD2.
  • the arithmetic circuit CDV can include two or four layers of the memory layer OMEL and the arithmetic layer OMAL above the circuit layer PHRL. Note that the total number of memory layers OMEL and operation layers OMAL provided above the circuit layer PHRL may be three layers, or five or more layers.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor when impurities and oxygen vacancies exist in a channel formation region in an oxide semiconductor, electrical characteristics tend to fluctuate, and reliability may deteriorate. Further, in an OS transistor, a defect in which hydrogen is present in an oxygen vacancy in an oxide semiconductor (hereinafter sometimes referred to as V OH ) may be formed, and electrons serving as carriers may be generated. Furthermore, when V OH is formed in the channel formation region, the donor concentration in the channel formation region may increase. As the donor concentration in the channel forming region increases, the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor becomes normally on (a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate electrode). Cheap. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as a smaller off-state current and the ability to manufacture transistors with short channel lengths.
  • Embodiment 4 electronic components, electronic devices, large computers, space equipment, and data centers (also referred to as DCs) in which the semiconductor devices described in the above embodiments can be used will be described.
  • Electronic components, electronic equipment, large computers, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving higher performance such as lower power consumption.
  • FIG. 23A A perspective view of the board (mounted board 704) on which the electronic component 700 is mounted is shown in FIG. 23A.
  • An electronic component 700 shown in FIG. 23A includes a semiconductor device 710 within a mold 711. In FIG. 23A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • an OS transistor can be said to have a superior structure to a Si transistor.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). It can be used for.
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP and MCM using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a silicon interposer and a TSV are used to electrically connect multiple integrated circuits with different terminal pitches, a space corresponding to the width of the terminal pitch is required. Therefore, when trying to reduce the size of the electronic component 730, the above-mentioned terminal pitch width becomes a problem, and it may become difficult to provide the many wirings necessary to achieve a wide memory bandwidth. . Therefore, as described above, a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 23B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). d package) and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 24A a perspective view of electronic device 6500 is shown in FIG. 24A.
  • Electronic device 6500 shown in FIG. 24A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 24B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 24C a perspective view of the large computer 5600 is shown in FIG. 24C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 24D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 24E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 24E shows semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, these semiconductor devices are similar to the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5627 described below. Please refer to the description of the semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). ), etc.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 25 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, or a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to the large size of the building. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 26 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 26 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten data access speed, that is, the time required to store and output data. This is much longer than the time required for Access Memory.
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • CDV arithmetic circuit
  • CDVA arithmetic circuit
  • MACA1 arithmetic cell array
  • MACA2 arithmetic cell array
  • MEMA1 memory cell array
  • MEMA2 memory cell array
  • WSD1 circuit
  • WSD2 circuit
  • XCS1 circuit
  • XCS2 circuit
  • WCS circuit
  • ITRZ circuit
  • WWD1 circuit
  • WWD2 circuit
  • RWD1 circuit
  • RWD2 circuit
  • CM current generation circuit
  • CM1 current generation circuit
  • CM2 current generation circuit
  • RL current generation circuit
  • RL1 current generation circuit
  • RL2 current generation circuit
  • RL3 conversion circuit
  • SWC1 switching circuit
  • SWC2 switching circuit
  • SWC3 switching circuit
  • SWC5 switching circuit
  • SWC6 switching circuit
  • C1Ti[1] terminal
  • C1Ti[s] terminal
  • C1To[1] Terminal
  • C1To[s] Terminal

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Abstract

回路規模が小さく、消費電力が低減された半導体装置を提供する。第１乃至第４セルと第１、第２回路と第１乃至第４電流生成回路とを有する半導体装置である。第１セルは、第１配線と第１電流生成回路を介して、第３セルに電気的に接続され、また、第２配線を介して、第１回路に電気的に接続されている。第２セルは、第３配線と第２電流生成回路を介して、第４セルに電気的に接続され、また、第４配線を介して、第２回路に電気的に接続されている。第３セルは、第３電流生成回路と第４配線を介して、第２セルに電気的に接続されている。第４セルは、第４電流生成回路と第２配線を介して、第１セルに電気的に接続されている。なお、第１、第２電流生成回路はカレントミラー回路として機能し、第３、第４電流生成回路は関数系の演算回路として機能する。第１、第２セルでは積の演算が行われ、第３、第４セルでは、当該演算結果を保持する。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、例えば、「ニューロモーフィック」、「ブレインモーフィック」又は「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
　また、人工ニューラルネットワークを構成した演算装置を、例えば、表示装置に表示する画像の補正などに利用する試みも行われる。例えば、特許文献１には、人工ニューラルネットワークを構成した演算回路を用いて、画像を観る人の好みに合わせた表示画像の輝度、色調などの調整が行われる表示装置について開示されている。
特開２０１８−３６６３９号公報
Ｍ．Ｋａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ　５３，Ｎｏ．２，ｐ．６４２−６５５． Ｊ．Ｚｈａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ　５２，Ｎｏ．４，ｐ．９１５−９２４．
　人工ニューラルネットワークを構成した演算回路としては、例えば、重み係数と入力データとの積に応じたアナログ電流を足し合わせて、積和演算を行う演算回路（以下、アナログ積和演算回路と呼称する場合がある）が挙げられる。当該演算回路は、演算としてアナログ電流を用いるため、デジタル回路で構成した演算回路よりも回路規模を小さくすることができ、回路面積を小さくすることができる。また、当該演算回路は、演算で扱うアナログ電流を小さくなるように設計することによって、当該演算回路の消費電力を小さくすることができる。
　ところで、上述したアナログ積和演算回路を用いる場合、当該アナログ積和演算回路に入力するデジタルデータをアナログ電流に変換する必要がある。また、当該アナログ積和演算回路の演算結果はアナログデータとして出力されるため、演算結果をデジタル回路で扱う場合には、当該アナログデータをデジタルデータに変換する必要がある。つまり、アナログ積和演算回路を用いるには、デジタルアナログ変換回路（デジタル電圧（信号）−アナログ電流変換回路、ＩＤＡＣ）とアナログデジタル変換回路（ＡＤＣ）が必要となる。
　特に、人工ニューラルネットワークでは、複数回の積和演算が行われる場合があるため、１回の積和演算を行うたびに、デジタルアナログ変換及びアナログデジタル変換が行われるため、これらの変換処理による消費電力が高くなる場合がある。また、複数回の積和演算を行う場合、複数個のアナログ積和演算回路を用いることが好ましいが、アナログ積和演算回路の個数だけ、デジタルアナログ変換回路とアナログデジタル変換回路のそれぞれが必要となるため、回路面積が大きくなる場合がある。
　本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、連続して演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述した半導体装置を有する電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１回路と、第２回路と、第１電流生成回路と、第２電流生成回路と、第３電流生成回路と、第４電流生成回路と、を有する、半導体装置である。
　第１セルは、第１配線を介して、第１電流生成回路の第１入力端子に電気的に接続され、また、第１セルは、第２配線を介して、第１回路と、第４電流生成回路の第４出力端子と、に電気的に接続されている。第２セルは、第３配線を介して、第２電流生成回路の第２入力端子に電気的に接続され、また、第２セルは、第４配線を介して、第２回路と、第３電流生成回路の第３出力端子と、に電気的に接続されている。第３セルは、第１電流生成回路の第１出力端子と、第３電流生成回路の第３入力端子と、に電気的に接続されている。第４セルは、第２電流生成回路の第２出力端子と、第４電流生成回路の第４入力端子と、に電気的に接続されている。
　第１回路は、第１電流を生成して、第２配線に出力する機能を有する。また、第２回路は、第２電流を生成して、第４配線に出力する機能を有する。また、第１電流生成回路は、カレントミラー回路として、第１入力端子に流れる電流の量に応じた量の電流を第１出力端子から出力する機能を有する。また、第２電流生成回路は、カレントミラー回路として、第２入力端子に流れる電流の量に応じた量の電流を第２出力端子から出力する機能を有する。また、第３電流生成回路は、関数系の演算回路として、第３入力端子に流れる電流の量に応じた量の第３電流を第３出力端子から出力する機能を有する。また、第４電流生成回路は、関数系の演算回路として、第４入力端子に流れる電流の量に応じた量の第４電流を第４出力端子から出力する機能を有する。
　第１セルは、第１データに応じた電位を保持する機能、及び第１データの値と、第２配線に流れる第１電流又は第４電流に応じた値と、の積に相当する量の第５電流を生成して、第１配線に出力する機能を有する。また、第２セルは、第２データに応じた電位を保持する機能、及び第２データの値と、第４配線に流れる第２電流又は第３電流に応じた値と、の積に相当する量の第６電流を生成して、第３配線に出力する機能を有する。また、第３セルは、第５電流に応じた電位を保持する機能を有する。また、第４セルは、第６電流に応じた電位を保持する機能を有する。
（２）
　又は、本発明の一態様は、上記（１）において、第１切替回路と、第２切替回路と、第３切替回路と、第４切替回路と、第５切替回路と、を有する構成としてもよい。
　特に、第１切替回路は、第１端子と、第２端子と、第３端子と、第４端子と、を有することが好ましい。また、第２切替回路は、第５端子と、第６端子と、第７端子と、を有することが好ましい。また、第３切替回路は、第８端子と、第９端子と、第１０端子と、を有することが好ましい。また、第４切替回路は、第１１端子と、第１２端子と、第１３端子と、を有することが好ましい。また、第５切替回路は、第１４端子と、第１５端子と、第１６端子と、を有することが好ましい。
　第１切替回路の第１端子は、第１配線に電気的に接続され、第１切替回路の第２端子は、第１電流生成回路の第１入力端子に電気的に接続され、第１切替回路の第３端子は、第３配線に電気的に接続され、第１切替回路の第４端子は、第２電流生成回路の第２入力端子に電気的に接続されていることが好ましい。また、第２切替回路の第５端子は、第１電流生成回路の第１出力端子に電気的に接続され、第２切替回路の第６端子は、第３セルに電気的に接続され、第２切替回路の第７端子は、第３電流生成回路の第３入力端子に電気的に接続されていることが好ましい。また、第３切替回路の第８端子は、第２電流生成回路の第２出力端子に電気的に接続され、第３切替回路の第９端子は、第４セルに電気的に接続され、第３切替回路の第１０端子は、第４電流生成回路の第４入力端子に電気的に接続されていることが好ましい。また、第４切替回路の第１１端子は、第１回路に電気的に接続され、第４切替回路の第１２端子は、第２配線に電気的に接続され、第４切替回路の第１３端子は、第４電流生成回路の第４出力端子に電気的に接続されていることが好ましい。また、第５切替回路の第１４端子は、第２回路に電気的に接続され、第５切替回路の第１５端子は、第４配線に電気的に接続され、第５切替回路の第１６端子は、第３電流生成回路の第３出力端子に電気的に接続されていることが好ましい。
　第１切替回路は、第１端子と第２端子との間を導通状態又は非導通状態にする機能と、第１端子と第３端子との間を導通状態又は非導通状態にする機能と、第３端子と第４端子との間を導通状態又は非導通状態にする機能と、を有することが好ましい。また、第２切替回路は、第５端子と第６端子との間を導通状態又は非導通状態にする機能と、第６端子と第７端子との間を導通状態、又は非導通状態にする機能と、を有することが好ましい。また、第３切替回路は、第８端子と第９端子との間を導通状態又は非導通状態にする機能と、第９端子と第１０端子との間を導通状態、又は非導通状態にする機能と、を有することが好ましい。また、第４切替回路は、第１１端子と第１２端子との間を導通状態又は非導通状態にする機能と、第１２端子と第１３端子との間を導通状態、又は非導通状態にする機能と、を有することが好ましい。また、第５切替回路は、第１４端子と第１５端子との間を導通状態又は非導通状態にする機能と、第１５端子と第１６端子との間を導通状態、又は非導通状態にする機能と、を有することが好ましい。
（３）
　又は、本発明の一態様は、上記（２）において、第３回路を有する構成としてもよい。特に、第３回路は、第１配線に電気的に接続されていることが好ましい。また、第３回路は、第１データに応じた第７電流を第１セルに流す機能と、第２データに応じた第８電流を第２セルに流す機能と、を有することが好ましい。
（４）
　又は、本発明の一態様は、上記（３）において、第５セルと、第６セルと、を有する構成としてもよい。特に、第１セルと、第２セルと、第５セルと、第６セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、第１容量と、を有することが好ましい。
　第１セルと第２セルと第５セルと第６セルとのそれぞれにおいて、第１トランジスタのソース又はドレインの一方は、第２トランジスタのゲートに電気的に接続され、第２トランジスタのソース又はドレインの一方は、第１トランジスタのソース又はドレインの一方に電気的に接続され、第１容量の一対の端子の一方は、第２トランジスタのゲートに電気的に接続されていることが好ましい。
　また、第１セルにおいて、第１トランジスタのソース又はドレインの他方は、第１配線に電気的に接続され、第１容量の一対の端子の他方は、第２配線に電気的に接続されていることが好ましい。また、第２セルにおいて、第１トランジスタのソース又はドレインの他方は、第３配線に電気的に接続され、第１容量の一対の端子の他方は、第４配線に電気的に接続されていることが好ましい。
　また、第５セルにおいて、第１トランジスタのソース又はドレインの他方は、第２配線に電気的に接続され、第１容量の一対の端子の他方は、第２配線に電気的に接続されていることが好ましい。また、第６セルにおいて、第１トランジスタのソース又はドレインの他方は、第４配線に電気的に接続され、第１容量の一対の端子の他方は、第４配線に電気的に接続されていることが好ましい。
　また、第１トランジスタ及び第２トランジスタのそれぞれのチャネル形成領域には、第１酸化物半導体が含まれていることが好ましい。また、第１酸化物半導体は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（５）
　又は、本発明の一態様は、上記（４）において、第３セルと、第４セルと、のそれぞれは、第３トランジスタと、第４トランジスタと、第５トランジスタと、第２容量と、を有する構成としてもよい。
　第３セルと第４セルとのそれぞれにおいて、第３トランジスタのソース又はドレインの一方は、第４トランジスタのゲートに電気的に接続され、第４トランジスタのソース又はドレインの一方は、第５トランジスタのソース又はドレインの一方に電気的に接続され、第５トランジスタのソース又はドレインの他方は、第３トランジスタのソース又はドレインの他方に電気的に接続され、第１容量の一対の端子の一方は、第４トランジスタのゲートに電気的に接続されていることが好ましい。
　第３セルにおいて、第３トランジスタのソース又はドレインの他方は、第２切替回路の第６端子に電気的に接続されていることが好ましい。また、第４セルにおいて、第３トランジスタのソース又はドレインの他方は、第３切替回路の第９端子に電気的に接続されていることが好ましい。
　また、第３トランジスタと第４トランジスタのそれぞれのチャネル形成領域には、第２酸化物半導体が含まれていることが好ましい。また、第２酸化物半導体は、インジウム、亜鉛、及び（４）で記載した元素Ｍから選ばれる一又は複数を有することが好ましい。
（６）
　又は、本発明の一態様は、上記（５）において、第１層と、第１層の上方に位置する第２層と、第２層の上方に位置する第３層と、を有する構成としてもよい。特に、第１層には、第１回路と、第２回路と、第３回路と、第１電流生成回路と、第２電流生成回路と、第３電流生成回路と、第４電流生成回路と、が含まれていることが好ましく、第２層には、第３セルと、第４セルと、が含まれていることが好ましく、第３層には、第１セルと、第２セルと、第５セルと、第６セルと、が含まれていることが好ましい。
（７）
　又は、本発明の一態様は、上記（５）において、第１層と、第１層の上方に位置する第２層と、第２層の上方に位置する第３層と、を有し、第３層との上方に位置する第４層と、第４層との上方に位置する第５層と、を有する構成としてもよい。特に、第１層には、第１回路と、第２回路と、第３回路と、第１電流生成回路と、第２電流生成回路と、第３電流生成回路と、第４電流生成回路と、が含まれていることが好ましく、第２層には、第３セルが含まれていることが好ましく、第３層には、第４セルが含まれていることが好ましく、第４層には、第１セルと、第５セルと、が含まれていることが好ましく、第５層には、第２セルと、第６セルと、が含まれていることが好ましい。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の半導体装置と、筐体と、を有する電子機器である。
　本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、連続して演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、上述した半導体装置を有する電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を説明するブロック図である。
図２は、半導体装置に含まれる回路の構成例を説明する回路図である。
図３は、半導体装置に含まれる回路の構成例を説明する回路図である。
図４Ａ、及び図４Ｂは、半導体装置に含まれる回路の構成例を説明する回路図である。
図５Ａ乃至図５Ｃは、半導体装置に含まれる回路の構成例を説明する回路図である。
図６Ａ乃至図６Ｄは、半導体装置に含まれる回路の構成例を説明する回路図である。
図７Ａ乃至図７Ｃは、半導体装置に含まれる回路の構成例を説明する回路図である。
図８Ａ、図８Ｂは、半導体装置に含まれる回路の構成例を説明する回路図である。
図９Ａ乃至図９Ｃは、半導体装置に含まれる回路の構成例を説明する回路図である。
図１０は、半導体装置に含まれる回路の構成例を説明する回路図である。
図１１Ａ、及び図１１Ｂは、半導体装置に含まれる回路の構成例を説明する回路図である。
図１２は、半導体装置の動作例を説明するタイミングチャートである。
図１３Ａ乃至図１３Ｃは、半導体装置の動作例を説明するブロック図である。
図１４Ａ乃至図１４Ｃは、半導体装置の動作例を説明するブロック図である。
図１５Ａ、及び図１５Ｂは、半導体装置の動作例を説明するブロック図である。
図１６は、半導体装置の動作例を説明するフローチャートである。
図１７は、半導体装置の構成例を説明するブロック図である。
図１８Ａは、半導体装置の構成例を示す斜視模式図であり、図１８Ｂは、半導体装置の構成例を示すブロック図である。
図１９は、半導体装置の構成例を示す断面模式図である。
図２０は、半導体装置の構成例を示す断面模式図である。
図２１は、半導体装置の構成例を示す斜視模式図である。
図２２は、半導体装置の構成例を示すブロック図である。
図２３Ａ及び図２３Ｂは、電子部品の一例を示す図である。
図２４Ａ及び図２４Ｂは、電子機器の一例を示す図であり、図２４Ｃ乃至図２４Ｅは、大型計算機の一例を示す図である。
図２５は、宇宙用機器の一例を示す図である。
図２６は、データセンターに適用可能なストレージシステムの一例を示す図である。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード、及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品のそれぞれは半導体装置の一例である。また、例えば、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、及び層）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、及び負荷）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、及びＮＯＲ回路）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、及びガンマ補正回路）、電位レベル変換回路（例えば、昇圧回路又は降圧回路といった電源回路、及び信号の電位レベルを変えるレベルシフタ回路）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、及びバッファ回路）、信号生成回路、記憶回路、及び制御回路）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と、を含むものとする。
　また、本明細書では、配線（定電位を供給する配線、又は信号を送信する配線）に複数の素子が電気的に接続されている回路構成を扱っている。例えば、Ｘと配線とが直接接続され、かつＹと当該配線とが直接接続されている場合、本明細書では、ＸとＹとが直接電気的に接続されていると記載することがある。
　また、例えば、「ＸとＹとトランジスタのソース（第１端子、又は第２端子の一方に言い換える場合がある）とドレイン（第１端子、又は第２端子の他方に言い換える場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソースは、Ｘと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、又は層）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」、及び「一対の端子の他方」という用語は、それぞれ第１端子、及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。又は、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、及び「下に」といった配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、及び「端子」といった用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」、及び「端子」が選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」といった用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位、又は電流）の大きさ、及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位、又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しくてもよい場合があり、又は、一方の期間が短くかつ他方の期間が長くしてもよい場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、フローチャートを用いる場合がある。また、本明細書等において、フローチャートに示す処理は、動作毎に分類し、互いに独立したステップとして示している。しかしながら、実際の処理においては、フローチャートに示す処理を動作毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合、又は複数のステップにわたって一つのステップが係わる場合がある。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、ステップの順序の入換、ステップの追加、及び削除を行うことができる。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、から選ばれた一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ（ゲートとドレインが導通状態となっているトランジスタ））、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態、をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、演算回路について説明する。
＜演算回路の構成例＞
　図１に示す演算回路ＣＤＶは、本発明の一態様の半導体装置であり、複数回の積和演算及び関数系の演算を連続で実行することができる演算回路である。
　演算回路ＣＤＶは、演算セルアレイＭＡＣＡ１と、演算セルアレイＭＡＣＡ２と、記憶セルアレイＭＥＭＡ１と、記憶セルアレイＭＥＭＡ２と、を有する。
　また、演算回路ＣＤＶは、演算セルアレイＭＡＣＡ１の駆動回路として、回路ＸＣＳ１と、回路ＷＳＤ１と、を有する。また、演算回路ＣＤＶは、演算セルアレイＭＡＣＡ２の駆動回路として、回路ＸＣＳ２と、回路ＷＳＤ２と、を有する。また、演算回路ＣＤＶは、演算セルアレイＭＡＣＡ１及び演算セルアレイＭＡＣＡ２の駆動回路として、回路ＷＣＳと、回路ＩＴＲＺと、を有する。
　また、演算回路ＣＤＶは、記憶セルアレイＭＥＭＡ１の駆動回路として、回路ＷＷＤ１と、回路ＲＷＤ１とを、有する。また、演算回路ＣＤＶは、記憶セルアレイＭＥＭＡ２の駆動回路として、回路ＷＷＤ２と、回路ＲＷＤ２とを、有する。
　また、演算回路ＣＤＶは、電流生成回路ＣＭ１と、電流生成回路ＣＭ２と、電流生成回路ＲＬ１と、電流生成回路ＲＬ２と、を有する。
　電流生成回路ＣＭ１は、端子Ｃ１Ｔｉ［１］乃至端子Ｃ１Ｔｉ［ｓ］と、端子Ｃ１Ｔｏ［１］乃至端子Ｃ１Ｔｏ［ｓ］と、を有する。また、電流生成回路ＣＭ２は、端子Ｃ２Ｔｉ［１］乃至端子Ｃ２Ｔｉ［ｓ］と、端子Ｃ２Ｔｏ［１］乃至端子Ｃ２Ｔｏ［ｓ］と、を有する。また、電流生成回路ＲＬ１は、端子Ｒ１Ｔｉ［１］乃至端子Ｒ１Ｔｉ［ｓ］と、端子Ｒ１Ｔｏ［１］乃至端子Ｒ１Ｔｏ［ｓ］と、を有する。また、電流生成回路ＲＬ２は、端子Ｒ２Ｔｉ［１］乃至端子Ｒ２Ｔｉ［ｓ］と、端子Ｒ２Ｔｏ［１］乃至端子Ｒ２Ｔｏ［ｓ］と、を有する。
　演算回路ＣＤＶは、切替回路ＳＷＣ１と、切替回路ＳＷＣ２と、切替回路ＳＷＣ３と、切替回路ＳＷＣ５と、切替回路ＳＷＣ６と、を有する。
　また、切替回路ＳＷＣ１は、端子Ｔ１ａ［１］乃至端子Ｔ１ａ［ｓ］と、端子Ｔ１ｂ［１］乃至端子Ｔ１ｂ［ｓ］と、端子Ｔ１ｃ［１］乃至端子Ｔ１ｃ［ｓ］と、端子Ｔ１ｄ［１］乃至端子Ｔ１ｄ［ｓ］と、を有する。また、切替回路ＳＷＣ２は、端子Ｔ２ａ［１］乃至端子Ｔ２ａ［ｓ］と、端子Ｔ２ｂ［１］乃至端子Ｔ２ｂ［ｓ］と、端子Ｔ２ｃ［１］乃至端子Ｔ２ｃ［ｓ］と、を有する。また、切替回路ＳＷＣ３は、端子Ｔ３ａ［１］乃至端子Ｔ３ａ［ｓ］と、端子Ｔ３ｂ［１］乃至端子Ｔ３ｂ［ｓ］と、端子Ｔ３ｃ［１］乃至端子Ｔ３ｃ［ｓ］と、を有する。また、切替回路ＳＷＣ５は、端子Ｔ５ａ［１］乃至端子Ｔ５ａ［ｓ］と、端子Ｔ５ｂ［１］乃至端子Ｔ５ｂ［ｓ］と、端子Ｔ５ｃ［１］乃至端子Ｔ５ｃ［ｓ］と、を有する。また、切替回路ＳＷＣ６は、端子Ｔ６ａ［１］乃至端子Ｔ６ａ［ｓ］と、端子Ｔ６ｂ［１］乃至端子Ｔ６ｂ［ｓ］と、端子Ｔ６ｃ［１］乃至端子Ｔ６ｃ［ｓ］と、を有する。
　演算セルアレイＭＡＣＡ１及び演算セルアレイＭＡＣＡ２のそれぞれは、一例として、ｓ行ｓ列（ｓは１以上の整数とする）のマトリクス状に配置された複数の演算セルを有する。
　また、演算セルアレイＭＡＣＡ１の行方向には、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］、及び配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］が延設されている。また、演算セルアレイＭＡＣＡ１の列方向には、配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］が延設されている。
　また、演算セルアレイＭＡＣＡ２の行方向には、配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］、及び配線ＷＳＬ２［１］乃至配線ＷＳＬ２［ｓ］が延設されている。また、演算セルアレイＭＡＣＡ２の列方向には、配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｓ］が延設されている。
　回路ＷＣＳは、配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］に電気的に接続されている。また、回路ＷＳＤ１は、配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］に電気的に接続されている。また、切替回路ＳＷＣ５の端子Ｔ５ａ［１］乃至端子Ｔ５ａ［ｓ］は、回路ＸＣＳ１に電気的に接続されている。
　また、切替回路ＳＷＣ５の端子Ｔ５ｂ［ｋ］（ｋは１以上ｓ以下の整数である）は、配線ＸＣＬ１［ｋ］に電気的に接続されている（但し、端子Ｔ５ｂ［ｋ］及び配線ＸＣＬ１［ｋ］は図１に示していない）。なお、図１では、切替回路ＳＷＣ５の端子Ｔ５ｂ［１］が、配線ＸＣＬ１［１］に電気的に接続され、切替回路ＳＷＣ５の端子Ｔ５ｂ［ｓ］が、配線ＸＣＬ１［ｓ］に電気的に接続されている構成を示している。また、切替回路ＳＷＣ５の端子Ｔ５ｃ［ｋ］は、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［ｋ］に電気的に接続されている（但し、端子Ｔ５ｃ［ｋ］及び端子Ｒ２Ｔｏ［ｋ］は図１に示していない）。なお、図１では、切替回路ＳＷＣ５の端子Ｔ５ｃ［１］が、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［１］に電気的に接続され、切替回路ＳＷＣ５の端子Ｔ５ｃ［ｓ］が、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［ｓ］に電気的に接続されている構成を示している。
　なお、本実施の形態では、１番目乃至ｓ番目の構成要素を、まとめてｋ番目の構成要素に置き換えて説明する場合がある。例えば、切替回路ＳＷＣ５の端子Ｔ５ａ［１］乃至端子Ｔ５ａ［ｓ］は、切替回路ＳＷＣ５の端子Ｔ５ａ［ｋ］に置き換えて説明がなされる場合がある。また、例えば、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［１］乃至端子Ｒ２Ｔｏ［ｓ］は、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［ｋ］に置き換えて説明がなされる場合がある。
　切替回路ＳＷＣ１の端子Ｔ１ａ［ｋ］は、配線ＷＣＬ１［ｋ］に電気的に接続されている（但し、端子Ｔ１ａ［ｋ］及び配線ＷＣＬ１［ｋ］は図１に示していない）。また、切替回路ＳＷＣ１の端子Ｔ１ｂ［ｋ］は、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｋ］に電気的に接続されている（但し、端子Ｔ１ｂ［ｋ］及び端子Ｃ１Ｔｉ［ｋ］は図１に示していない）。また、切替回路ＳＷＣ１の端子Ｔ１ｃ［ｋ］は、配線ＷＣＬ２［ｋ］に電気的に接続されている（但し、端子Ｔ１ｃ［ｋ］及び配線ＷＣＬ２［ｋ］は図１に示していない）。また、切替回路ＳＷＣ１の端子Ｔ１ｄ［ｋ］は、電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［ｋ］に電気的に接続されている（但し、端子Ｔ１ｄ［ｋ］及び端子Ｃ２Ｔｉ［ｋ］は図１に示していない）。
　回路ＷＳＤ２は、配線ＷＳＬ２［１］乃至配線ＷＳＬ２［ｓ］に電気的に接続されている。また、切替回路ＳＷＣ６の端子Ｔ６ａ［１］乃至端子Ｔ６ａ［ｓ］は、回路ＸＣＳ２に電気的に接続されている。また、切替回路ＳＷＣ６の端子Ｔ６ｂ［ｋ］は、配線ＸＣＬ２［ｋ］に電気的に接続されている（但し、端子Ｔ６ｂ［１］及び配線ＸＣＬ２［ｋ］は図１に示していない）。また、切替回路ＳＷＣ６の端子Ｔ６ｃ［ｋ］は、電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［ｋ］に電気的に接続されている（但し、端子Ｔ６ｃ［ｋ］及び端子Ｒ１Ｔｏ［ｋ］は図１に示していない）。
　記憶セルアレイＭＥＭＡ１及び記憶セルアレイＭＥＭＡ２のそれぞれは、一例として、ｓ行ｓ列のマトリクス状に配置された複数の演算セルを有する。
　また、記憶セルアレイＭＥＭＡ１の行方向には、配線ＷＷＬ１［１］乃至配線ＷＷＬ１［ｓ］、及び配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］が延設されている。また、演算セルアレイＭＥＭＡ１の列方向には、配線ＢＬ１［１］乃至配線ＢＬ１［ｓ］が延設されている。
　また、記憶セルアレイＭＥＭＡ２の行方向には、配線ＷＷＬ２［１］乃至配線ＷＷＬ２［ｓ］、及び配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］が延設されている。また、演算セルアレイＭＥＭＡ２の列方向には、配線ＢＬ２［１］乃至配線ＢＬ２［ｓ］が延設されている。
　回路ＷＷＤ１は、配線ＷＷＬ１［１］乃至配線ＷＷＬ１［ｓ］に電気的に接続されている。また、回路ＲＷＤ１は、配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］に電気的に接続されている。
　切替回路ＳＷＣ２の端子Ｔ２ｂ［ｋ］は、配線ＢＬ１［ｋ］に電気的に接続されている（但し、端子Ｔ２ｂ［ｋ］及び配線ＢＬ１［ｋ］は図１に示していない）。また、切替回路ＳＷＣ２の端子Ｔ２ａ［ｋ］は、電流生成回路ＣＭ１の端子Ｃ１Ｔｏ［ｋ］に電気的に接続されている（但し、端子Ｔ２ａ［ｋ］及び端子Ｃ１Ｔｏ［ｋ］は図１に示していない）。また、切替回路ＳＷＣ２の端子Ｔ２ｃ［ｋ］は、電流生成回路ＲＬ１の端子Ｒ１Ｔｉ［ｋ］に電気的に接続されている（但し、端子Ｔ２ｃ［ｋ］及び端子Ｒ１Ｔｉ［ｋ］は図１に示していない）。
　回路ＷＷＤ２は、配線ＷＷＬ２［１］乃至配線ＷＷＬ２［ｓ］に電気的に接続されている。また、回路ＲＷＤ２は、配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］に電気的に接続されている。
　切替回路ＳＷＣ３の端子Ｔ３ｂ［ｋ］は、配線ＢＬ２［ｋ］に電気的に接続されている（但し、端子Ｔ３ｂ［ｋ］及び配線ＢＬ２［ｋ］は図１に示していない）。また、切替回路ＳＷＣ３の端子Ｔ３ａ［ｋ］は、電流生成回路ＣＭ２の端子Ｃ２Ｔｏ［ｋ］に電気的に接続されている（但し、端子Ｔ３ａ［ｋ］及び端子Ｃ２Ｔｏ［ｋ］は図１に示していない）。また、切替回路ＳＷＣ３の端子Ｔ３ｃ［ｋ］は、電流生成回路ＲＬ２の端子Ｃ２Ｔｉ［ｋ］に電気的に接続されている（但し、端子Ｔ３ｃ［ｋ］及び端子Ｒ２Ｔｉ［ｋ］は図１に示していない）。
＜演算回路に含まれる各回路の構成例＞
　次に、図１に示す演算回路ＣＤＶが有する各構成要素について説明する。
　図２は、図１の演算回路ＣＤＶにおいて、演算セルアレイＭＡＣＡ１と、回路ＷＳＤ１と、回路ＷＣＳと、回路ＸＣＳ１と、切替回路ＳＷＣ５と、を抜粋した図である。特に、図２は、演算セルアレイＭＡＣＡ１と、回路ＷＣＳと、回路ＸＣＳ１と、のそれぞれの回路構成も図示している。
　また、図３は、図１の演算回路ＣＤＶにおいて、演算セルアレイＭＡＣＡ２と、回路ＷＳＤ２と、回路ＸＣＳ２と、回路ＩＴＲＺと、切替回路ＳＷＣ６と、を抜粋した図である。特に、図３は、演算セルアレイＭＡＣＡ２と、回路ＸＣＳ２と、回路ＩＴＲＺと、のそれぞれの回路構成も図示している。
　また、図４Ａは、図１の演算回路ＣＤＶにおいて、記憶セルアレイＭＥＭＡ１と、回路ＷＷＤ１と、回路ＲＷＤ１と、を抜粋した図である。特に、図４Ａは、記憶セルアレイＭＥＭＡ１の回路構成も図示している。
　また、図４Ｂは、図１の演算回路ＣＤＶにおいて、記憶セルアレイＭＥＭＡ２と、回路ＷＷＤ２と、回路ＲＷＤ２と、を抜粋した図である。特に、図４Ｂは、記憶セルアレイＭＥＭＡ２の回路構成も図示している。
［演算セルアレイＭＡＣＡ１及び演算セルアレイＭＡＣＡ２］
　演算セルアレイＭＡＣＡ１及び演算セルアレイＭＡＣＡ２のそれぞれは、一例として、複数の第１データと、複数の第２データと、の積和演算を行う機能を有する。なお、本実施の形態では、各第１データ及び各第２データは、正の値、又は“０”の値とする。
　演算セルアレイＭＡＣＡ１は、一例として、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］を有する。更に、演算セルアレイＭＡＣＡ１は、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］を有する。また、演算セルアレイＭＡＣＡ２は、一例として、セルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］を有する。更に、演算セルアレイＭＡＣＡ２は、セルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］を有する。
　なお、演算セルアレイＭＡＣＡ２の構成は、演算セルアレイＭＡＣＡ１の構成と等しいものとする。つまり、セルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］のそれぞれの構成は、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれの構成と等しいものとし、かつセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］のそれぞれの構成は、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれの構成と等しいものとする。また、そのため、セルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］、及びセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］のそれぞれの構成については、下記のセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］、及びセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれの構成の説明を参照する。また、この場合、下記のＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］、及びセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］の構成の説明において、演算セルアレイＭＡＣＡ１を演算セルアレイＭＡＣＡ２に置き換え、配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］を配線ＷＳＬ２［１］乃至配線ＷＳＬ２［ｓ］に置き換え、配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］を配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｓ］に置き換え、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］を配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］に置き換えることによって、セルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］、及びセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］の構成の説明がなされる。
　セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］は、一例として、演算セルとして機能する。また、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］は、一例として、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］で演算を行うために、参照データに応じた電位を保持する機能を有する。なお、参照データについては後に詳述する。
　セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれは、一例として、トランジスタＦ１と、トランジスタＦ２と、トランジスタＦ５と、容量Ｃ５と、を有する。また、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］は、一例として、トランジスタＦ１ｄと、トランジスタＦ２ｄと、トランジスタＦ５ｄと、容量Ｃ５ｄと、を有する。
　特に、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ１の構造（チャネル長及びチャネル幅を含む）は互いに等しいことが好ましく、また、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ２の構造は互いに等しいことが好ましく、また、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ５の構造は互いに等しいことが好ましい。また、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ１ｄの構造は互いに等しいことが好ましく、また、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ２ｄの構造は互いに等しいことが好ましく、また、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ５ｄの構造は互いに等しいことが好ましい。また、トランジスタＦ１とトランジスタＦ１ｄの構造は互いに等しいことが好ましく、また、トランジスタＦ２とトランジスタＦ２ｄの構造は互いに等しいことが好ましく、また、トランジスタＦ５とトランジスタＦ５ｄの構造は互いに等しいことが好ましい。
　トランジスタの構造を互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ１の構造を等しくし、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ２の構造を等しくし、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ５の構造を等しくすることによって、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１のソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ２のそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ５のそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、並びにセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］に入力されている電圧を指す。同様に、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ１ｄの構造を等しくし、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ２ｄの構造を等しくし、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれに含まれているトランジスタＦ５ｄの構造を等しくすることによって、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１ｄのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ２ｄのそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、トランジスタＦ５ｄのそれぞれのソース、ドレイン、及びゲートのそれぞれの電位、並びにセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］に入力されている電圧を指す。
　なお、トランジスタＦ１及びトランジスタＦ１ｄは、特に断りの無い場合は、スイッチング素子として動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、スイッチング素子として動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１及びトランジスタＦ１ｄは、オン状態のときは線形領域又は飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
　また、トランジスタＦ２及びトランジスタＦ２ｄは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｄにおいて、ゲート−ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｄは、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
　また、トランジスタＦ５及びトランジスタＦ５ｄは、一例として、クランプトランジスタ（クランプＦＥＴと呼ばれる場合がある）として機能する。このため、トランジスタＦ５及びトランジスタＦ５ｄのそれぞれのゲートには、定電位が与えられることが好ましい。また、詳しくは後述するが、トランジスタＦ５（トランジスタＦ５ｄ）を設けることにより、トランジスタＦ２（トランジスタＦ２ｄ）におけるドレイン誘起障壁低下（ＤＩＢＬ）を防ぐことができる。
　一方で、トランジスタＦ２（トランジスタＦ２ｄ）におけるドレイン誘起障壁低下（ＤＩＢＬ）を無視できる場合は、セルＩＭ１（セルＩＭＤ１）は、トランジスタＦ５（トランジスタＦ５ｄ）を設けない構成としてもよい。
　トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方は、一例として、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一種又は複数種を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。なお、インジウム、元素Ｍ、及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　特に、半導体層に用いる金属酸化物には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む酸化物を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタのチャネル形成領域に含まれている金属酸化物は、化学組成が異なる複数の酸化物層の積層構造とすることが好ましい。例えば、１層目と１層目の直上に位置する２層目との２層構造の酸化物層を考える。１層目に用いられる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比が、２層目に用いられる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比よりも大きいことが好ましい。また、１層目に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、２層目に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、１層目よりも下方に形成された構造物からの、２層目に対する、不純物及び酸素の拡散を抑制できる。
　また、２層目に用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、１層目に用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、ＯＳトランジスタは大きいオン電流、及び高い周波数特性を得ることができる。
　具体的には、例えば、１層目に用いられる金属酸化物は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、２層目に用いられる金属酸化物は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　また、トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方は、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
　トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方には、ＯＳトランジスタ及びＳｉトランジスタ以外では、例えば、ゲルマニウムなどがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛、硫化カドミウム、ヒ化ガリウム、リン化インジウム、窒化ガリウム、又はシリコンゲルマニウムといった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方に、ＯＳトランジスタを用いることにより、トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方のリーク電流を抑えることができるため、演算回路の消費電力を低減することができる。具体的には、トランジスタＦ１及びトランジスタＦ１ｄの一方又は双方が非導通状態である場合において、保持ノード（例えば、後述するノードＮ又はノードＮｄ）から書き込みワード線へのリーク電流を非常に小さくすることができるため、保持ノードの電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、演算回路の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ又は配線ＸＣＬのいずれかの配線へのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できるため、演算回路の演算精度を高くすることができる。
　また、トランジスタＦ２及びトランジスタＦ２ｄの一方又は双方に対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。
　また、トランジスタＦ２、トランジスタＦ２ｄ、トランジスタＦ５、及びトランジスタＦ５ｄに対しても、ＯＳトランジスタを用いることで、トランジスタＦ１及びトランジスタＦ１ｄと同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、トランジスタＦ２ｄ、トランジスタＦ５、及びトランジスタＦ５ｄは、ＯＳトランジスタ以外としては、Ｓｉトランジスタとすることができる。
　ところで、半導体装置をチップに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、演算、処理などを実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。
　セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］において、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートに電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥ０に電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートに電気的に接続されている。トランジスタＦ２の第２端子は、トランジスタＦ５の第１端子に電気的に接続されている。また、トランジスタＦ５の第２端子は、トランジスタＦ１の第２端子に電気的に接続され、トランジスタＦ５のゲートは、配線ＶＥ１に電気的に接続されている。
　また、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］において、トランジスタＦ２の第２端子と配線ＷＣＬ１が、トランジスタＦ５の第１端子−第２端子間を介して、直列に電気的に接続されていることにより、トランジスタＦ２の第２端子への配線ＷＣＬ１からの高レベル電位の直接の印加を防ぐができる。これにより、トランジスタＦ２でのドレイン誘起障壁低下を防ぐことができる。
　セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］において、トランジスタＦ２の第２端子が配線ＷＣＬ１に直接電気的に接続されている場合（つまりトランジスタＦ５が設けられていない場合）では、トランジスタＦ２の第２端子に配線ＷＣＬ１からの高レベル電位が直接印加されて、トランジスタＦ２でドレイン誘起障壁低下が起こることがある。トランジスタＦ２でドレイン誘起障壁低下が起きたとき、トランジスタＦ２のしきい値電圧が低下するため、トランジスタＦ２のサブスレッショルド領域の電圧範囲が変化することがある。このため、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］が、トランジスタＦ５が設けられていない構成であるとき、トランジスタＦ２に流れるサブスレッショルド領域の電流にバラつきが生じることがある。
　セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］において、トランジスタＦ１ｄの第１端子は、トランジスタＦ２ｄのゲートに電気的に接続されている。トランジスタＦ２ｄの第１端子は、配線ＶＥ０に電気的に接続されている。容量Ｃ５ｄの第１端子は、トランジスタＦ２ｄのゲートに電気的に接続されている。トランジスタＦ２ｄの第２端子は、トランジスタＦ５ｄの第１端子に電気的に接続されている。また、トランジスタＦ５ｄの第２端子は、トランジスタＦ１ｄの第２端子に電気的に接続され、トランジスタＦ５ｄのゲートは、配線ＶＥ１に電気的に接続されている。
　セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］におけるトランジスタＦ５ｄも、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれのトランジスタＦ５と同様に、トランジスタＦ２ｄでのドレイン誘起障壁低下を防ぐ役割を有する。
　図２において、トランジスタＦ１、トランジスタＦ２、トランジスタＦ５、トランジスタＦ１ｄ、トランジスタＦ２ｄ、及びトランジスタＦ５ｄには、バックゲートが図示されている。当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＦ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＦ１ｄのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　また、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、図２に図示しているトランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＦ１をｎチャネル型トランジスタとし、トランジスタＦ２、及びトランジスタＦ５をｐチャネル型トランジスタに置き換えてもよい。
　なお、上記のトランジスタの構造、及び極性に関する変更例は、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５のみに限定されない。例えば、トランジスタＦ１ｄ、トランジスタＦ２ｄ、及びトランジスタＦ５ｄ、更に、明細書の他の箇所に記載されているトランジスタ、及び他の図面に図示されているトランジスタについても同様である。
　配線ＶＥ０は、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれのトランジスタＦ２の第１端子−第２端子間に電流を流すための配線として機能する。また、配線ＶＥ０は、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のトランジスタＦ２ｄの第１端子−第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥ０は、定電位を供給する配線として機能する。当該定電位としては、例えば、低レベル電位又は接地電位とすることができる。
　配線ＶＥ１は、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれのトランジスタＦ５のゲート、及びセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］のトランジスタＦ５ｄのゲートのそれぞれに電位を印加するための配線として機能する。なお、当該電位は、トランジスタＦ５及びトランジスタＦ５ｄがクランプトランジスタとして機能する範囲の電位とすることが好ましい。
　セルＩＭ１［１，１］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ１［１］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ１［１］に電気的に接続されている。容量Ｃ５の第２端子は、配線ＸＣＬ１［１］に電気的に接続されている。なお、図２では、セルＩＭ１［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［１，１］としている。
　セルＩＭ１［ｓ，１］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ１［１］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ１［ｓ］に電気的に接続されている。容量Ｃ５の第２端子は、配線ＸＣＬ１［ｓ］に電気的に接続されている。なお、図２では、セルＩＭ１［ｓ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［ｓ，１］としている。
　セルＩＭ１［１，ｓ］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ１［ｓ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ１［１］に電気的に接続されている。容量Ｃ５の第２端子は、配線ＸＣＬ１［１］に電気的に接続されている。なお、図２では、セルＩＭ１［１，ｓ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［１，ｓ］としている。
　セルＩＭ１［ｓ，ｓ］において、トランジスタＦ１の第２端子及びトランジスタＦ５の第２端子は、配線ＷＣＬ１［ｓ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ１［ｓ］に電気的に接続されている。容量Ｃ５の第２端子は、配線ＸＣＬ１［ｓ］に電気的に接続されている。なお、図２では、セルＩＭ１［ｓ，ｓ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮ［ｓ，ｓ］としている。
　セルＩＭＤ１［１］において、トランジスタＦ１ｄの第２端子及びトランジスタＦ５ｄの第２端子は、配線ＸＣＬ１［１］に電気的に接続され、トランジスタＦ１ｄのゲートは、配線ＷＳＬ１［１］に電気的に接続されている。容量Ｃ５ｄの第２端子は、配線ＸＣＬ１［１］に電気的に接続されている。なお、図２では、セルＩＭＤ１［１］において、トランジスタＦ１ｄの第１端子と、トランジスタＦ２ｄのゲートと、容量Ｃ５ｄの第１端子と、の接続箇所をノードＮｄ［１］としている。
　セルＩＭＤ１［ｓ］において、トランジスタＦ１ｄの第２端子及びトランジスタＦ５ｄの第２端子は、配線ＸＣＬ１［ｓ］に電気的に接続され、トランジスタＦ１ｄのゲートは、配線ＷＳＬ１［ｓ］に電気的に接続されている。容量Ｃ５ｄの第２端子は、配線ＸＣＬ１［ｓ］に電気的に接続されている。なお、図２では、セルＩＭＤ１［ｓ］において、トランジスタＦ１ｄの第１端子と、トランジスタＦ２ｄのゲートと、容量Ｃ５ｄの第１端子と、の接続箇所をノードＮｄ［ｓ］としている。
　なお、ノードＮ［１，１］、ノードＮ［１，ｓ］、ノードＮ［ｓ，１］、ノードＮ［ｓ，ｓ］、ノードＮｄ［１］、及びノードＮｄ［ｓ］は、それぞれのセルの保持ノードとして機能する。
　セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］において、例えば、トランジスタＦ１及びトランジスタＦ５がオン状態となっているとき、トランジスタＦ２は、ゲートと第２端子との間が導通状態となる。配線ＶＥ０が与える定電位を接地電位（ＧＮＤ）として、トランジスタＦ１がオン状態で、かつ配線ＷＣＬ１からトランジスタＦ２の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ２のゲート（ノードＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ１がオン状態であるため、トランジスタＦ２の第２端子の電位は、理想的には、トランジスタＦ２のゲート（ノードＮ）と等しくなる。ここで、トランジスタＦ１をオフ状態にすることによって、トランジスタＦ２のゲート（ノードＮ）の電位は、容量Ｃ５によって保持される。これにより、トランジスタＦ２は、トランジスタＦ２の第１端子の接地電位と、トランジスタＦ２のゲート（ノードＮ）の電位に応じた電流量Ｉの電流をトランジスタＦ２のソース−ドレイン間に流すことができる。本明細書等では、このような動作を「セルＩＭ１のトランジスタＦ２のソース−ドレイン間に流れる電流量をＩに設定する（プログラミングする）」などと呼称する。
　なお、上述した説明において、トランジスタＦ１をトランジスタＦ１ｄに置き換え、トランジスタＦ２をトランジスタＦ２ｄに置き換え、ノードＮをノードＮｄに置き換えることで、セルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］においても同様に、トランジスタＦ２ｄのソース−ドレイン間に流れる電流量を設定することができる。
［回路ＷＳＤ１及び回路ＷＳＤ２］
　回路ＷＳＤ１は、一例として、演算セルアレイＭＡＣＡ１が有するそれぞれの演算セルに第１データを書き込む際に、配線ＷＳＬ１［ｋ］に所定の信号を供給することによって、第１データの書き込み先となる演算セルアレイＭＡＣＡ１の行を選択する機能を有する。
　同様に、回路ＷＳＤ２は、一例として、演算セルアレイＭＡＣＡ２が有するそれぞれの演算セルに第１データを書き込む際に、配線ＷＳＬ２［ｋ］に所定の信号を供給することによって、第１データの書き込み先となる演算セルアレイＭＡＣＡ２の行を選択する機能を有する。
　例えば、図２において、回路ＷＳＤ１が、配線ＷＳＬ１［１］に高レベル電位を供給し、配線ＷＳＬ１［２］（図示しない）乃至配線ＷＳＬ１［ｓ］に低レベル電位を供給することで、配線ＷＳＬ１［１］に電気的に接続されているゲートを有するトランジスタＦ１及びトランジスタＦ１ｄをオン状態にすることができ、配線ＷＳＬ１［２］乃至配線ＷＳＬ１［ｓ］のそれぞれに電気的に接続されているゲートを有するトランジスタＦ１及びトランジスタＦ１ｄをオフ状態にすることができる。
　なお、回路ＷＳＤ１と回路ＷＳＤ２のそれぞれの構成は、互いに等しくしてもよい。
［回路ＷＣＳ］
　回路ＷＣＳは、一例として、演算回路ＣＤＶの外部からデジタルデータである第１データを取得して、当該第１データをアナログデータ（電流）に変換して、更に、演算セルアレイＭＡＣＡ１が有する演算セル、又は演算セルアレイＭＡＣＡ２が有する演算セルにアナログデータに変換した第１データを供給する機能を有する。例えば、回路ＷＣＳが演算セルアレイＭＡＣＡ１に含まれるｋ列目の演算セルに第１データを書き込む場合、回路ＷＣＳは、当該第１データを配線ＷＣＬ１［ｋ］を介して演算セルアレイＭＡＣＡ１のｋ列目の演算セルに供給する。また、回路ＷＣＳが演算セルアレイＭＡＣＡ２に含まれるｋ列目の演算セルに第１データを書き込む場合、回路ＷＣＳは、当該第１データを配線ＷＣＬ１［ｋ］及び配線ＷＣＬ２［ｋ］を介して演算セルアレイＭＡＣＡ２のｋ列目の演算セルに供給する。
　回路ＷＣＳは、例えば、回路ＳＷＣＡ、及び回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｓ］を有する。
　回路ＳＷＣＡは、配線ＷＣＬ１［ｋ］と回路ＷＣＳａ［ｋ］との間を導通状態又は非導通状態にする機能を有する。
　回路ＳＷＣＡは、一例として、スイッチＳＡ［１］乃至スイッチＳＡ［ｓ］を有する。
　スイッチＳＡ［ｋ］の第１端子は、配線ＷＣＬ１［ｋ］に電気的に接続され、スイッチＳＡ［ｋ］の第２端子は、回路ＷＣＳａ［ｋ］に電気的に接続され、スイッチＳＡ［ｋ］の制御端子は、配線ＳＷＬＡに電気的に接続されている。
　スイッチＳＡ［ｋ］には、例えば、アナログスイッチ及びトランジスタといった電気的なスイッチを適用することができる。特に、スイッチＳＡ［ｋ］には、電気的なスイッチとして、上述したトランジスタが用いられることが好ましく、特にＯＳトランジスタが用いられることがより好ましい。なお、スイッチＳＡ［ｋ］に電気的なスイッチを用いる場合、当該電気的なスイッチには、ＯＳトランジスタ以外としては、例えば、Ｓｉトランジスタとすることができる。また、スイッチＳＡ［ｋ］には、例えば、機械的なスイッチを適用してもよい。
　なお、本明細書等では、図２に示すスイッチＳＡ［ｋ］は、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　配線ＳＷＬＡは、一例として、スイッチＳＡ［ｋ］のオン状態とオフ状態との切り替えを行うための配線として機能する。そのため、配線ＳＷＬＡには、高レベル電位又は低レベル電位が供給される。
　上述したとおり、回路ＳＷＣＡは、回路ＷＣＳと配線ＷＣＬ１［ｋ］との間を、導通状態又は非導通状態にする回路として機能する。つまり、回路ＳＷＣＡは、スイッチＳＡ［ｋ］を用いることで、回路ＷＣＳと配線ＷＣＬ１［ｋ］との間の導通状態又は非導通状態の切り替えを行っている。
　また、回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｓ］のそれぞれは、配線ＩＷＬ［１］乃至配線ＩＷＬ［ｓ］のそれぞれに一対一で電気的に接続されている。
　配線ＩＷＬ［１］乃至配線ＩＷＬ［ｓ］のそれぞれは、演算回路ＣＤＶの外部から回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｓ］のそれぞれにデジタルデータである第１データを送信するための配線として機能する。
　回路ＷＣＳａ［ｋ］は、一例として、配線ＩＷＬ［ｋ］から第１データを取得して、配線ＷＣＬ１［ｋ］に当該第１データに応じた信号を供給する機能を有する。具体的には、回路ＷＣＳａ［ｋ］は、スイッチＳＡ［ｋ］がオン状態のときに、演算セルアレイＭＡＣＡ１又は演算セルアレイＭＡＣＡ２が有するそれぞれのセルに格納するための第１データを供給する。なお、図２の演算セルアレイＭＡＣＡ１及び演算セルアレイＭＡＣＡ２の場合、当該信号としては、アナログデータ（電流）とすることが好ましい。
　例えば、回路ＷＣＳａ［ｋ］は、図５Ａに示す構成とすることができる。なお、図５Ａには、回路ＷＣＳａ［ｋ］の周辺の回路との電気的な接続を示すため、回路ＳＷＣＡ、スイッチＳＡ［ｋ］、配線ＳＷＬＡ、及び配線ＷＣＬ１［ｋ］も図示している。
　このため、図５Ａに示すスイッチＳＡ［ｋ］は、図２の回路ＳＷＣＡに含まれているスイッチＳＡ［１］乃至スイッチＳＡ［ｓ］のいずれか一とすることができる。また、同様に、配線ＷＣＬ１［ｋ］は、図２の演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］のいずれか一とすることができる。
　したがって、配線ＷＣＬ１［ｋ］には、スイッチＳＡ［ｋ］を介して、回路ＷＣＳａ［ｋ］が電気的に接続されている。
　図５Ａに示す回路ＷＣＳａ［ｋ］は、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、スイッチＳＡ［ｋ］の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、又は高レベル電位とすることができる。なお、スイッチＳＷＷは、配線ＷＣＬ１［ｋ］に初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＷには、例えば、アナログスイッチ、又はトランジスタといった電気的なスイッチを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＦ１又はトランジスタＦ２と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
　また、図５Ａの回路ＷＣＳａ［ｋ］は、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳａ［ｋ］はＭビット（２Ｍ値）（Ｍは１以上の整数）の第１データを電流量として出力する機能を有し、この場合、回路ＷＣＳａ［ｋ］は、２Ｍ−１個の電流源ＣＳを有する。なお、回路ＷＣＳａ［ｋ］は、例えば、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｍビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｍ−１個有している。
　図５Ａにおいて、それぞれの電流源ＣＳは、端子Ｕ１と、端子Ｕ２と、を有する。それぞれの電流源ＣＳの端子Ｕ１は、回路ＳＷＣＡが有するスイッチＳＡの第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｕ２は配線ＤＷ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｕ２のそれぞれは配線ＤＷ［２］に電気的に接続され、２Ｋ−１個の電流源ＣＳの端子Ｕ２のそれぞれは配線ＤＷ［Ｍ］に電気的に接続されている。
　回路ＷＣＳａ［ｋ］が有する複数の電流源ＣＳは、それぞれ同一の定電流ＩＷｕｔを端子Ｕ１から出力する機能を有する。なお、実際には、演算回路ＣＤＶの作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｕ１のそれぞれから出力される定電流ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳａ［ｋ］に含まれている複数の電流源ＣＳの端子Ｕ１から出力される定電流ＩＷｕｔの誤差は無いものとして説明する。
　配線ＤＷ［１］乃至配線ＤＷ［Ｍ］は、前述した配線ＩＷＬ［ｋ］に相当する配線であり、外部からのデジタルデータである第１データを取得する配線として機能する。具体的には、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］は、それらに電気的に接続されている電流源ＣＳから定電流ＩＷｕｔを出力するための信号を送信する配線として機能する。例えば、配線ＤＷ［１］に高レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔをスイッチＳＡ［ｋ］の第２端子に流し、また、配線ＤＷ［１］に低レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。また、例えば、配線ＤＷ［２］に高レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳは、合計２ＩＷｕｔの定電流をスイッチＳＡ［ｋ］の第２端子に流し、また、配線ＤＷ［２］に低レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている電流源ＣＳは、合計２ＩＷｕｔの定電流を出力しない。また、例えば、配線ＤＷ［Ｍ］に高レベル電位が与えられているとき、配線ＤＷ［Ｍ］に電気的に接続されている２Ｍ−１個の電流源ＣＳは、合計２Ｍ−１ＩＷｕｔの定電流をスイッチＳＡ［ｋ］の第２端子に流し、また、配線ＤＷ［Ｍ］に低レベル電位が与えられているとき、配線ＤＷ［Ｍ］に電気的に接続されている電流源ＣＳは、合計２Ｍ−１ＩＷｕｔの定電流を出力しない。
　配線ＤＷ［１］に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ［Ｍ］に電気的に接続されている２Ｍ−１個の電流源ＣＳが流す電流量は、Ｍビット目の値に相当する。ここで、Ｍを２とした場合の回路ＷＣＳａを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＷ［１］には高レベル電位が与えられ、配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＣＡのスイッチＳＡ［ｋ］の第２端子に定電流としてＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＷ［１］には低レベル電位が与えられ、配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＣＡのスイッチＳＡ［ｋ］の第２端子に定電流として２ＩＷｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＣＡのスイッチＳＡ［ｋ］の第２端子に定電流として３ＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＷ［１］及び配線ＤＷ「２」には低レベル電位が与えられる。このとき、回路ＷＣＳａから、回路ＳＷＣＡのスイッチＳＡ［ｋ］の第２端子に定電流は流れない。
　なお、図５ＡではＭが３以上の整数である場合の回路ＷＣＳａ［ｋ］を図示しているが、Ｍが１である場合は、図３Ａの回路ＷＣＳａを、配線ＤＷ［２］乃至配線ＤＷ［Ｍ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｍが２である場合は、図３Ａの回路ＷＣＳａを、配線ＤＷ［３］（図示しない）乃至配線ＤＷ［Ｍ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。
　次に、電流源ＣＳの具体的な構成例について説明する。
　図６Ａに示す電流源ＣＳ１は、図５Ａの回路ＷＣＳａに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。
　トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｕ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｕ２に電気的に接続されている。また、端子Ｕ２は、配線ＤＷに電気的に接続されている。
　配線ＤＷは、図５Ａの配線ＤＷ［１］乃至配線ＤＷ［Ｍ］のいずれか一である。
　配線ＶＤＤＬは、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位とすることができる。
　配線ＶＤＤＬが与える定電位を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子−第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０−８Ａ以下であることが好ましく、また、１．０×１０−１２Ａ以下であることがより好ましく、また、１．０×１０−１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート−ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩＷｕｔ、又は後述するＩＸｕｔに相当する。
　トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｕ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｕ１に流れないものとする。
　なお、図５Ａの回路ＷＣＳａ［ｋ］に含まれる電流源ＣＳに適用できる回路は、図６Ａの電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図６Ｂに示す。図６Ｂに示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
　また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図６Ｃに示す。図６Ｃに示す電流源ＣＳ３は、トランジスタＴｒ１及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ７と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ７を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ７により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ７とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
　また、例えば、図５Ａの回路ＷＣＳａ［ｋ］に含まれる電流源ＣＳに適用できる回路の構成は、図６Ｄに示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図６Ｃの電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図６Ｂの電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
　電流源ＣＳ４において、トランジスタＴｒ１の第１端子−第２端子間に大きな電流が流れる場合、端子Ｕ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子−第２端子間に流れる大きな電流を、端子Ｕ１から電流源ＣＳ４の外部に流すことができる。
　図５Ａの回路ＷＣＳａ［ｋ］に含まれる電流源ＣＳを、図６Ａ乃至図６Ｄに示した電流源ＣＳ１乃至電流源ＣＳ４のいずれか一にすることによって、回路ＷＣＳａは、Ｍビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタＦ１がサブスレッショルド領域で動作する範囲内における第１端子−第２端子間に流れる電流量とすることができる。
　また、図５Ａの回路ＷＣＳａ［ｋ］としては、図６Ａに示す電流源ＣＳ１を適用してもよい。図５Ｂの回路ＷＣＳａ［ｋ］は、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］のそれぞれに、図６Ａの電流源ＣＳ１が１つずつ接続された構成となっている。また、トランジスタＴｒ１［１］のチャネル幅をｗ［１］、トランジスタＴｒ１［２］のチャネル幅をｗ［２］、トランジスタＴｒ１［Ｍ］のチャネル幅をｗ［Ｍ］としたとき、それぞれのチャネル幅の比は、ｗ［１］：ｗ［２］：ｗ［Ｍ］＝１：２：２Ｍ−１となっている。サブスレッショルド領域で動作するトランジスタのソース−ドレイン間に流れる電流は、チャネル幅に比例するため、図５Ｂに示す回路ＷＣＳａ［ｋ］は、図５Ａの回路ＷＣＳａ［ｋ］と同様に、Ｍビットの第１データに応じた電流を出力することができる。
　なお、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｍ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｍ］を含む）、及びトランジスタＴｒ３は、例えば、トランジスタＦ１又はトランジスタＦ２に適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｍ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｍ］を含む）、及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
［回路ＸＣＳ１及び回路ＸＣＳ２］
　回路ＸＣＳ１は、一例として、演算回路ＣＤＶの外部からデジタルデータである第２データを取得して、当該第２データをアナログデータ（電流）に変換して、更に、演算セルアレイＭＡＣＡ１が有する演算セルに第２データを供給する機能を有する。例えば、回路ＸＣＳ１が演算セルアレイＭＡＣＡ１に含まれるｋ行目の演算セルに第２データを供給する場合、回路ＸＣＳ１は、当該第２データを配線ＸＣＬ１［ｋ］を介して演算セルアレイＭＡＣＡ１のｋ行目の演算セルに供給する。
　同様に、回路ＸＣＳ２は、一例として、演算セルアレイＭＡＣＡ２が有する演算セルに第２データを供給する機能を有する。例えば、回路ＸＣＳ２が演算セルアレイＭＡＣＡ２に含まれるｋ行目の演算セルに第２データを供給する場合、回路ＸＣＳ２は、当該第２データを配線ＸＣＬ２［ｋ］を介して演算セルアレイＭＡＣＡ２のｋ行目の演算セルに供給する。
　なお、回路ＸＣＳ２の回路構成は、回路ＸＣＳ１の回路構成と等しいものとする。そのため、回路ＸＣＳ２の回路構成については、下記の回路ＸＣＳ１の回路構成の説明を参照する。また、この場合、下記の回路ＸＣＳ１の回路構成の説明において、演算セルアレイＭＡＣＡ１を演算セルアレイＭＡＣＡ２に置き換え、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］を配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］に置き換え、切替回路ＳＷＣ５の端子Ｔ５ａ［１］乃至端子Ｔ５ａ［ｓ］を切替回路ＳＷＣ６の端子Ｔ６ａ［１］乃至端子Ｔ６ａ［ｓ］に置き換えることによって、回路ＸＣＳ２の回路構成の説明がなされる。
　回路ＸＣＳ１は、一例として、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］を有する。
　図２において、回路ＸＣＳａ［１］は、一例として、切替回路ＳＷＣ５の端子Ｔ５ａ［１］に電気的に接続されている。また、回路ＸＣＳａ［ｓ］は、一例として、切替回路ＳＷＣ５の端子Ｔ５ａ［ｓ］に電気的に接続されている。
　また、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］のそれぞれは、配線ＩＸＬ［１］乃至配線ＩＸＬ［ｓ］のそれぞれに一対一で電気的に接続されている。
　配線ＩＸＬ［１］乃至配線ＩＸＬ［ｓ］のそれぞれは、演算回路ＣＤＶの外部から回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］のそれぞれにデジタルデータである第２データを送信するための配線として機能する。
　回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］のそれぞれは、一例として、配線ＩＸＬ［１］乃至配線ＩＸＬ［ｓ］のそれぞれから後述する参照データを取得して、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］に、当該参照データに応じた信号を供給する機能を有する。又は、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］のそれぞれは、一例として、配線ＩＸＬ［１］乃至配線ＩＸＬ［ｓ］のそれぞれから第２データを取得して、当該第２データに応じた信号を供給する機能を有する。なお、図２の演算セルアレイＭＡＣＡ１の場合、上述した各信号としては、アナログデータ（電流）とすることが好ましい。
　図５Ｃは、図２の回路ＸＣＳ１に含まれる、回路ＸＣＳａ［ｋ］の一例を示したブロック図である。なお、図５Ｃには、回路ＸＣＳａ［１］乃至回路ＸＣＳａ［ｓ］のいずれか一に相当する、回路ＸＣＳａ［ｋ］を抜粋して示している。また、図５Ｃには、回路ＸＣＳの周辺の回路との電気的な接続を示すため、配線ＸＣＬ１［ｋ］、選択回路ＳＷＣ５、端子Ｔ５ａ［ｋ］、端子Ｔ５ｂ［ｋ］、及び端子Ｔ５ｃ［ｋ］も図示している。
　したがって、配線ＸＣＬ１［ｋ］には、回路ＸＣＳａ［ｋ］が電気的に接続されている。また、配線ＸＣＬ１［ｋ］と回路ＸＣＳａ［ｋ］との間には、切替回路ＳＷＣ５が設けられているため、切替回路ＳＷＣ５は、回路ＸＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間の導通状態又は非導通状態の切り替えを行うことができる。
　図５Ｃに示す回路ＸＣＳａ［ｋ］は、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬ１［ｋ］に電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬ１［ｋ］に初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、又は高レベル電位とすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸは、配線ＸＣＬ１［ｋ］に初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。
　また、図５Ｃの回路ＸＣＳａ［ｋ］の回路構成は、図５Ａの回路ＷＣＳａ［ｋ］とほぼ同様の構成にすることができる。具体的には、回路ＸＣＳａ［ｋ］は、参照データを電流量として出力する機能と、Ｌビット（２Ｌ値）（Ｌは１以上の整数）の第２データを電流量として出力する機能と、を有し、この場合、回路ＸＣＳａ［ｋ］は、２Ｌ−１個の電流源ＣＳを有する。なお、回路ＸＣＳａ［ｋ］は、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｌ−１個有している。
　ところで、回路ＸＣＳａ［ｋ］が電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。
　図５Ｃにおいて、１個の電流源ＣＳの端子Ｕ２は配線ＤＸ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｕ２のそれぞれは配線ＤＸ［２］に電気的に接続され、２Ｌ−１個の電流源ＣＳの端子Ｕ２のそれぞれは配線ＤＸ［Ｌ］に電気的に接続されている。
　回路ＸＣＳａ［ｋ］が有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＸｕｔを端子Ｕ１から出力する機能を有する。また、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］は、前述した配線ＩＸＬ［ｋ］に相当する配線であり、外部からのデジタルデータである参照データ、又は第２データを取得する配線として機能する。具体的には、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］は、それらに電気的に接続されている電流源ＣＳからＩＸｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳａ［ｋ］は、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］から送られるＬビットの情報に応じた電流量を、配線ＸＣＬ１［ｋ］に流す機能を有する。
　具体的には、ここで、Ｌを２とした場合の回路ＸＣＳａ［ｋ］を考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＸ［１］には高レベル電位が与えられ、配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａ［ｋ］から、配線ＸＣＬに定電流としてＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＸ［１］には低レベル電位が与えられ、配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａ［ｋ］から、配線ＸＣＬ１［ｋ］に定電流として２ＩＸｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳａ［ｋ］から、配線ＸＣＬ１［ｋ］に定電流として３ＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳａ［ｋ］から、配線ＸＣＬ１［ｋ］に定電流は流れない。なお、このとき、本明細書などにおいて、回路ＸＣＳａ［ｋ］から配線ＸＣＬ［ｋ］に電流量が０の電流が流れると言い換える場合がある。また、回路ＸＣＳａ［ｋ］が出力する電流量０、ＩＸｕｔ、２ＩＸｕｔ、３ＩＸｕｔなどは、回路ＸＣＳａ［ｋ］が出力する第２データとすることができ、特に、回路ＸＣＳａ［ｋ］が出力する電流量ＩＸｕｔは、回路ＸＣＳａ［ｋ］が出力する参照データとすることができる。
　なお、回路ＸＣＳａ［ｋ］が有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｕ１のそれぞれから出力される定電流ＩＸｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳａ［ｋ］に含まれている複数の電流源ＣＳの端子Ｕ１から出力される定電流ＩＸｕｔの誤差は無いものとして説明する。
　また、回路ＸＣＳａ［ｋ］の電流源ＣＳには、回路ＷＣＳａ［ｋ］の電流源ＣＳと同様に、図６Ａ乃至図６Ｄの電流源ＣＳ１乃至電流源ＣＳ４のいずれか一を用いることができる。この場合、図６Ａ乃至図６Ｄに図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳａ［ｋ］は、参照データ又はＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬ［ｋ］に流すことができる。
　また、図５Ｃの回路ＸＣＳａ［ｋ］としては、図５Ｂに示す回路ＷＣＳａ［ｋ］と同様の回路構成を適用することができる。この場合、図５Ｂに示す回路ＷＣＳａ［ｋ］を回路ＸＣＳａ［ｋ］に置き換え、配線ＩＷＬ［ｋ］を配線ＩＸＬ［ｋ］に置き換え、配線ＤＷ［１］を配線ＤＸ［１］に置き換え、配線ＤＷ［２］を配線ＤＸ［２］に置き換え、配線ＤＷ［Ｍ］を配線ＤＸ［Ｌ］に置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。
［記憶セルアレイＭＥＭＡ１及び記憶セルアレイＭＥＭＡ２］
　記憶セルアレイＭＥＭＡ１は、一例として、演算セルアレイＭＡＣＡ１で行われた演算結果を記憶する機能を有する。具体的には、当該演算結果は、記憶セルアレイＭＥＭＡ１に含まれている記憶セルに記憶される。なお、状況によっては、記憶セルアレイＭＥＭＡ１は、演算セルアレイＭＡＣＡ２で行われた演算結果を記憶してもよい。
　同様に、記憶セルアレイＭＥＭＡ２は、一例として、演算セルアレイＭＡＣＡ２で行われた演算結果を記憶する機能を有する。具体的には、当該演算結果は、記憶セルアレイＭＥＭＡ２に含まれている記憶セルに記憶される。なお、状況によっては、記憶セルアレイＭＥＭＡ２は、演算セルアレイＭＡＣＡ１で行われた演算結果を記憶してもよい。
　記憶セルアレイＭＥＭＡ１は、一例として、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］を有する。また、記憶セルアレイＭＥＭＡ２は、一例として、セルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］を有する。
　なお、記憶セルアレイＭＥＭＡ２の構成は、記憶セルアレイＭＥＭＡ１の構成と等しいものとする。つまり、セルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］のそれぞれの構成は、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれの構成と等しいものとする。そのため、セルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］のそれぞれの構成については、下記のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれの構成の説明を参照する。また、この場合、下記のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］の構成の説明において、記憶セルアレイＭＥＭＡ１を記憶セルアレイＭＥＭＡ２に置き換え、配線ＷＷＬ１［１］乃至配線ＷＷＬ１［ｓ］を配線ＷＷＬ２［１］乃至配線ＷＷＬ２［ｓ］に置き換え、配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］を配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］に置き換え、配線ＢＬ１［１］乃至配線ＢＬ１［ｓ］を配線ＢＬ２［１］乃至配線ＢＬ２［ｓ］に置き換えることによって、セルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］の構成の説明がなされる。
　セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］は、一例として、記憶セルとして機能する。
　セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれは、一例として、トランジスタＦ７と、トランジスタＦ８と、トランジスタＦ９と、容量Ｃ６と、を有する。
　特に、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ７の構造（チャネル長及びチャネル幅を含む）は互いに等しいことが好ましく、また、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ８の構造は互いに等しいことが好ましく、また、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれに含まれているトランジスタＦ９の構造は互いに等しいことが好ましい。なお、トランジスタの構造を互いに等しくすることについての利点については、トランジスタＦ１、トランジスタＦ２、及びトランジスタＦ５の説明を参照する。
　なお、トランジスタＦ７及びトランジスタＦ９は、特に断りの無い場合は、スイッチング素子として動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、スイッチング素子として動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ７及びトランジスタＦ９は、オン状態のときは、線形領域又は飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
　また、トランジスタＦ８は、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ８において、ゲート−ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、トランジスタＦ８のゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ８は、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
　トランジスタＦ７乃至トランジスタＦ９のそれぞれには、例えば、トランジスタＦ１、トランジスタＦ２、又はトランジスタＦ５に適用できるトランジスタを用いることができる。
　セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］において、トランジスタＦ７の第１端子は、トランジスタＦ８のゲートに電気的に接続されている。トランジスタＦ８の第１端子は、配線ＶＥ２に電気的に接続されている。容量Ｃ６の第１端子は、トランジスタＦ８のゲートに電気的に接続されている。トランジスタＦ８の第２端子は、トランジスタＦ９の第１端子に電気的に接続されている。また、トランジスタＦ９の第２端子は、トランジスタＦ７の第２端子に電気的に接続され、容量Ｃ６の第２端子は、配線ＶＥ３に電気的に接続されている。
　なお、図４Ａ又は図４Ｂにおいて、トランジスタＦ７乃至トランジスタＦ９のそれぞれのバックゲートについては、前述したトランジスタＦ１、トランジスタＦ２、トランジスタＦ５、トランジスタＦ１ｄ、トランジスタＦ２ｄ、及びトランジスタＦ５ｄのそれぞれのバックゲートについての説明を参照する。
　配線ＶＥ２は、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれのトランジスタＦ８の第１端子−第２端子間に電流を流すための配線として機能する。また、一例としては、配線ＶＥ２は、定電位を供給する配線として機能する。当該定電位としては、例えば、低レベル電位又は接地電位とすることができる。
　配線ＶＥ３は、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれの容量Ｃ６の第２端子に電位を印加するための配線として機能する。なお、当該電位としては、例えば、低レベル電位又は接地電位とすることができる。
　セルＭＣ１［１，１］において、トランジスタＦ７の第２端子及びトランジスタＦ９の第２端子は、配線ＢＬ１［１］に電気的に接続され、トランジスタＦ７のゲートは、配線ＷＷＬ１［１］に電気的に接続されている。トランジスタＦ９のゲートは、配線ＲＷＬ１［１］に電気的に接続されている。
　セルＭＣ１［ｓ，１］において、トランジスタＦ７の第２端子及びトランジスタＦ９の第２端子は、配線ＢＬ１［１］に電気的に接続され、トランジスタＦ７のゲートは、配線ＷＷＬ１［ｓ］に電気的に接続されている。トランジスタＦ９のゲートは、配線ＲＷＬ１［ｓ］に電気的に接続されている。
　セルＭＣ１［１，ｓ］において、トランジスタＦ７の第２端子及びトランジスタＦ９の第２端子は、配線ＢＬ１［ｓ］に電気的に接続され、トランジスタＦ７のゲートは、配線ＷＷＬ１［１］に電気的に接続されている。トランジスタＦ９のゲートは、配線ＲＷＬ１［１］に電気的に接続されている。
　セルＭＣ１［ｓ，ｓ］において、トランジスタＦ７の第２端子及びトランジスタＦ９の第２端子は、配線ＢＬ１［ｓ］に電気的に接続され、トランジスタＦ７のゲートは、配線ＷＷＬ１［ｓ］に電気的に接続されている。トランジスタＦ９のゲートは、配線ＲＷＬ１［ｓ］に電気的に接続されている。
　なお、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれの容量Ｃ６の第１端子は、それぞれのセルの保持ノードとして機能する。
　次に、セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］に対しての書き込み動作について説明する。例えば、トランジスタＦ７及びトランジスタＦ９がオン状態となっているとき、トランジスタＦ８は、ゲートと第２端子との間が導通状態となる。配線ＶＥ２が与える定電位を接地電位（ＧＮＤ）として、トランジスタＦ７がオン状態で、かつ配線ＢＬ１からトランジスタＦ８の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ８のゲート（ノードＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ７がオン状態であるため、トランジスタＦ８の第２端子の電位は、理想的には、トランジスタＦ８のゲート（ノードＮ）と等しくなる。ここで、トランジスタＦ７をオフ状態にすることによって、トランジスタＦ８のゲート（ノードＮ）の電位は、容量Ｃ６によって保持される。その後、トランジスタＦ９をオフ状態にすることによって、書き込み動作が完了する。
　上記の書き込み動作によって、セルＭＣ１のトランジスタＦ８では、ソース−ドレイン間に流れる電流量がＩに設定される。なお、トランジスタＦ９がオフ状態のときには、トランジスタＦ８のソース−ドレイン間には、電流は流れない。
　セルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］から、書き込んだデータを読み出す場合、トランジスタＦ９をオン状態にして、トランジスタＦ８に設定されている電流量Ｉの電流を配線ＢＬ１に流せばよい。
［切替回路ＳＷＣ１乃至切替回路ＳＷＣ３、切替回路ＳＷＣ５、切替回路ＳＷＣ６］
　切替回路ＳＷＣ１は、一例として、端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ１ｃ［ｋ］と端子Ｔ１ｄ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を導通状態、又は非導通状態にする機能と、を有する。
　切替回路ＳＷＣ１の構成例を図７Ａに示す。図７Ａの切替回路ＳＷＣ１は、一例として、スイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］と、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］と、スイッチＳ１ｃ［１］乃至スイッチＳ１ｃ［ｓ］と、を有する。
　スイッチＳ１ａ［ｋ］の第１端子は、端子Ｔ１ａ［ｋ］に電気的に接続され、スイッチＳ１ａ［ｋ］の第２端子は、端子Ｔ１ｂ［ｋ］に電気的に接続されている。また、スイッチＳ１ｂ［ｋ］の第１端子は、端子Ｔ１ａ［ｋ］に電気的に接続され、スイッチＳ１ｂ［ｋ］の第２端子は、端子Ｔ１ｃ［ｋ］に電気的に接続されている。また、スイッチＳ１ｃ［ｋ］の第１端子は、端子Ｔ１ｄ［ｋ］に電気的に接続され、スイッチＳ１ｃ［ｋ］の第２端子は、端子Ｔ１ｃ［ｋ］に電気的に接続されている。
　また、スイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ１ａに電気的に接続されている。また、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ１ｂに電気的に接続されている。また、スイッチＳ１ｃ［１］乃至スイッチＳ１ｃ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ１ｃに電気的に接続されている。
　切替回路ＳＷＣ２は、一例として、端子Ｔ２ａ［ｋ］と端子Ｔ２ｂ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ２ｂ［ｋ］と端子Ｔ２ｃ［ｋ］との間を導通状態、又は非導通状態にする機能と、を有する。
　切替回路ＳＷＣ２の構成例を図７Ｂに示す。図７Ｂの切替回路ＳＷＣ２は、一例として、スイッチＳ２ａ［１］乃至スイッチＳ２ａ［ｓ］と、スイッチＳ２ｂ［１］乃至スイッチＳ２ｂ［ｓ］と、を有する。
　スイッチＳ２ａ［ｋ］の第１端子は、端子Ｔ２ａ［ｋ］に電気的に接続され、スイッチＳ２ａ［ｋ］の第２端子は、端子Ｔ２ｂ［ｋ］に電気的に接続されている。また、スイッチＳ２ｂ［ｋ］の第１端子は、端子Ｔ２ｂ［ｋ］に電気的に接続され、スイッチＳ２ｂ［ｋ］の第２端子は、端子Ｔ２ｃ［ｋ］に電気的に接続されている。
　また、スイッチＳ２ａ［１］乃至スイッチＳ２ａ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ２ａに電気的に接続されている。また、スイッチＳ２ｂ［１］乃至スイッチＳ２ｂ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ２ｂに電気的に接続されている。
　切替回路ＳＷＣ３は、一例として、端子Ｔ３ａ［ｋ］と端子Ｔ３ｂ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ３ｂ［ｋ］と端子Ｔ３ｃ［ｋ］との間を導通状態、又は非導通状態にする機能と、を有する。
　切替回路ＳＷＣ３の構成例を図７Ｃに示す。図７Ｃの切替回路ＳＷＣ３は、一例として、スイッチＳ３ａ［１］乃至スイッチＳ３ａ［ｓ］と、スイッチＳ３ｂ［１］乃至スイッチＳ３ｂ［ｓ］と、を有する。
　スイッチＳ３ａ［ｋ］の第１端子は、端子Ｔ３ａ［ｋ］に電気的に接続され、スイッチＳ３ａ［ｋ］の第２端子は、端子Ｔ３ｂ［ｋ］に電気的に接続されている。また、スイッチＳ３ｂ［ｋ］の第１端子は、端子Ｔ３ｂ［ｋ］に電気的に接続され、スイッチＳ３ｂ［ｋ］の第２端子は、端子Ｔ３ｃ［ｋ］に電気的に接続されている。
　また、スイッチＳ３ａ［１］乃至スイッチＳ３ａ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ３ａに電気的に接続されている。また、スイッチＳ３ｂ［１］乃至スイッチＳ３ｂ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ３ｂに電気的に接続されている。
　切替回路ＳＷＣ５は、一例として、端子Ｔ５ａ［ｋ］と端子Ｔ５ｂ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ５ｂ［ｋ］と端子Ｔ５ｃ［ｋ］との間を導通状態、又は非導通状態にする機能と、を有する。
　切替回路ＳＷＣ５の構成例を図８Ａに示す。図８Ａの切替回路ＳＷＣ５は、一例として、スイッチＳ５ａ［１］乃至スイッチＳ５ａ［ｓ］と、スイッチＳ５ｂ［１］乃至スイッチＳ５ｂ［ｓ］と、を有する。
　スイッチＳ５ａ［ｋ］の第１端子は、端子Ｔ５ａ［ｋ］に電気的に接続され、スイッチＳ５ａ［ｋ］の第２端子は、端子Ｔ５ｂ［ｋ］に電気的に接続されている。また、スイッチＳ５ｂ［ｋ］の第１端子は、端子Ｔ５ｂ［ｋ］に電気的に接続され、スイッチＳ５ｂ［ｋ］の第２端子は、端子Ｔ５ｃ［ｋ］に電気的に接続されている。
　また、スイッチＳ５ａ［１］乃至スイッチＳ５ａ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ５ａに電気的に接続されている。また、スイッチＳ５ｂ［１］乃至スイッチＳ５ｂ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ５ｂに電気的に接続されている。
　切替回路ＳＷＣ６は、一例として、端子Ｔ６ａ［ｋ］と端子Ｔ６ｂ［ｋ］との間を導通状態、又は非導通状態にする機能と、端子Ｔ６ｂ［ｋ］と端子Ｔ６ｃ［ｋ］との間を導通状態、又は非導通状態にする機能と、を有する。
　切替回路ＳＷＣ６の構成例を図８Ｂに示す。図８Ｂの切替回路ＳＷＣ６は、一例として、スイッチＳ６ａ［１］乃至スイッチＳ６ａ［ｓ］と、スイッチＳ６ｂ［１］乃至スイッチＳ６ｂ［ｓ］と、を有する。
　スイッチＳ６ａ［ｋ］の第１端子は、端子Ｔ６ａ［ｋ］に電気的に接続され、スイッチＳ６ａ［ｋ］の第２端子は、端子Ｔ６ｂ［ｋ］に電気的に接続されている。また、スイッチＳ６ｂ［ｋ］の第１端子は、端子Ｔ６ｂ［ｋ］に電気的に接続され、スイッチＳ６ｂ［ｋ］の第２端子は、端子Ｔ６ｃ［ｋ］に電気的に接続されている。
　また、スイッチＳ６ａ［１］乃至スイッチＳ６ａ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ６ａに電気的に接続されている。また、スイッチＳ６ｂ［１］乃至スイッチＳ６ｂ［ｓ］のそれぞれの制御端子は、配線ＳＷＬ６ｂに電気的に接続されている。
　なお、上述したスイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］、スイッチＳ１ｃ［１］乃至スイッチＳ１ｃ［ｓ］、スイッチＳ２ａ［１］乃至スイッチＳ２ａ［ｓ］、スイッチＳ２ｂ［１］乃至スイッチＳ２ｂ［ｓ］、スイッチＳ３ａ［１］乃至スイッチＳ３ａ［ｓ］、スイッチＳ３ｂ［１］乃至スイッチＳ３ｂ［ｓ］、スイッチＳ５ａ［１］乃至スイッチＳ５ａ［ｓ］、スイッチＳ５ｂ［１］乃至スイッチＳ５ｂ［ｓ］、スイッチＳ６ａ［１］乃至スイッチＳ６ａ［ｓ］、及びスイッチＳ６ｂ［１］乃至スイッチＳ６ｂ［ｓ］のそれぞれには、例えば、スイッチＳＡ［ｋ］に適用できるスイッチを用いることができる。
　また、本明細書等では、上述したスイッチのそれぞれは、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　上述した配線Ｓ１Ｌａ、配線Ｓ１Ｌｂ、配線Ｓ１Ｌｃ、配線Ｓ２Ｌａ、配線Ｓ２Ｌｂ、配線Ｓ３Ｌａ、配線Ｓ３Ｌｂ、配線Ｓ５Ｌａ、配線Ｓ５Ｌｂ、配線Ｓ６Ｌａ、及び配線Ｓ６Ｌｂのそれぞれは、電気的に接続されている制御端子を含むスイッチのオン状態とオフ状態の切り替えを行うための配線として機能する。そのため、例えば、上述した配線には、高レベル電位、又は低レベル電位が供給される。
　切替回路ＳＷＣ１乃至切替回路ＳＷＣ３、切替回路ＳＷＣ５、及び切替回路ＳＷＣ６を用いることによって、信号を切替回路の内部に入力させるための入力端子と、当該信号を外部に出力するための出力端子と、を選択することができる。
［電流生成回路ＣＭ１及び電流生成回路ＣＭ２］
　電流生成回路ＣＭ１は、一例として、端子Ｃ１Ｔｉ［ｋ］に出力された電流の量と等しい電流の量を端子Ｃ１Ｔｏ［ｋ］に出力する機能を有する。また、回路電流生成ＣＭ２は、一例として、電流生成回路ＣＭ１と同様に、端子Ｃ２Ｔｉ［ｋ］に出力された電流の量と等しい電流の量を端子Ｃ２Ｔｏ［ｋ］に出力する機能を有する。
　電流生成回路ＣＭ１及び電流生成回路ＣＭ２の具体的な回路構成例を図９Ａに示す。図９Ａに示す電流生成回路ＣＭは、電流生成回路ＣＭ１、及び電流生成回路ＣＭ２に適用できる回路構成であって、回路ＣＧ［１］乃至回路ＣＧ［ｓ］を有する。
　回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれは、互いに同じ構成とすることができる。なお、本実施の形態では、回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれは、互いに同じ構成として説明する。
　また、図９Ａの電流生成回路ＣＭが、図１の演算回路ＣＤＶの電流生成回路ＣＭ１に適用されているとき、図９Ａの電流生成回路ＣＭが有する端子ＣＴｉ［１］乃至端子ＣＴｉ［ｓ］は、図１の電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［１］乃至端子Ｃ１Ｔｉ［ｓ］に相当し、図９Ａの電流生成回路ＣＭが有する端子ＣＴｏ［１］乃至端子ＣＴｏ［ｓ］は、図１の電流生成回路ＣＭ１の端子Ｃ１Ｔｏ［１］乃至端子Ｃ１Ｔｏ［ｓ］に相当する。また、図９Ａの電流生成回路ＣＭが、図１の演算回路ＣＤＶの電流生成回路ＣＭ２に適用されているとき、図９Ａの電流生成回路ＣＭが有する端子ＣＴｉ［１］乃至端子ＣＴｉ［ｓ］は、図１の電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［１］乃至端子Ｃ２Ｔｉ［ｓ］に相当し、図９Ａの電流生成回路ＣＭが有する端子ＣＴｏ［１］乃至端子ＣＴｏ［ｓ］は、図１の電流生成回路ＣＭ２の端子Ｃ２Ｔｏ［１］乃至端子Ｃ２Ｔｏ［ｓ］に相当する。
　回路ＣＧ［ｋ］（図示しない）は、トランジスタＴｒ７と、トランジスタＴｒ７ｍと、トランジスタＴｒ８と、トランジスタＴｒ８ｍと、を有する。なお、図９では、トランジスタＴｒ７と、トランジスタＴｒ７ｍと、トランジスタＴｒ８と、トランジスタＴｒ８ｍと、のそれぞれは、ｎチャネル型のトランジスタとしている。
　回路ＣＧ［ｋ］において、トランジスタＴｒ７の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ７の第２端子は、トランジスタＴｒ７のゲートと、トランジスタＴｒ８の第１端子と、トランジスタＴｒ８のゲートと、トランジスタＴｒ８ｍのゲートと、端子ＣＴｉ［ｋ］（図示しない）と、に電気的に接続されている。また、トランジスタＴｒ８の第２端子は、配線ＶＳＥに電気的に接続されている。
　また、トランジスタＴｒ７ｍの第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ７ｍの第２端子は、トランジスタＴｒ７ｍのゲートと、トランジスタＴｒ８ｍの第１端子と、端子ＣＴｏ［ｋ］（図示しない）と、に電気的に接続されている。また、トランジスタＴｒ８ｍの第２端子は、配線ＶＳＥに電気的に接続されている。
　配線ＶＤＥは、回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれのトランジスタＴｒ７、及びトランジスタＴｒ７ｍのそれぞれの第１端子に、電位を与える配線として機能する。また、当該定電位としては、例えば、高レベル電位とすることができる。
　また、配線ＶＳＥは、回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれのトランジスタＴｒ８、及びトランジスタＴｒ８ｍのそれぞれの第２端子に、電位を与える配線として機能する。また、当該定電位としては、例えば、接地電位、低レベル電位、又は負電位とすることができる。
　図９Ａにおいて、配線ＶＤＥが与える定電位を高レベル電位としたとき、トランジスタＴｒ７の第１端子には高レベル電位が入力される。また、トランジスタＴｒ７の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ７の第１端子はドレインとして機能し、トランジスタＴｒ７の第２端子はソースとして機能する。また、トランジスタＴｒ７のゲートと、トランジスタＴｒ７の第２端子と、は、電気的に接続されているため、トランジスタＴｒ７のゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ７のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ７の第１端子−第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ７がＯＳトランジスタである場合、例えば、１．０×１０−８Ａ以下であることが好ましく、また、１．０×１０−１２Ａ以下であることがより好ましく、また、１．０×１０−１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート−ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ７は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、上記については、トランジスタＴｒ７ｍについても同様である。
　また、図９Ａにおいて、トランジスタＴｒ８の第１端子が、トランジスタＴｒ８のゲートと、トランジスタＴｒ８ｍのゲートと、に電気的に接続されているため、トランジスタＴｒ８及びトランジスタＴｒ８ｍの接続構成は、カレントミラー回路となっている。つまり、理想的には、トランジスタＴｒ８のソース−ドレイン間に流れる電流量は、トランジスタＴｒ８ｍのソース−ドレイン間に流れる電流量と等しくなる。
　トランジスタＴｒ７及びトランジスタＴｒ７ｍのそれぞれのソース−ドレイン間に流れる電流の量をそれぞれＩＳＣとし、回路ＣＧ［ｋ］から端子ＣＴｉ［ｋ］に出力される電流量をＩＯＰとしたとき、トランジスタＴｒ８のソース−ドレイン間に流れる電流量は、ＩＳＣ−ＩＯＰとなる。このため、トランジスタＴｒ８ｍのソース−ドレイン間に流れる電流量もＩＳＣ−ＩＯＰとなる。したがって、回路ＣＧ［ｋ］から端子ＣＴｏ［ｋ］に出力される電流量は、ＩＳＣ−（ＩＳＣ−ＩＯＰ）＝ＩＯＰとなる。これにより、回路ＣＧ［ｋ］は、端子ＣＴｉ［ｋ］に出力された電流の量と等しい電流の量を端子ＣＴｏ［ｋ］に出力することができる。
　また、本発明の一態様の半導体装置に係る、回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれの構成は、図９Ａに示す構成に限定されない。本発明の一態様の半導体装置に係る、回路ＣＧ［１］乃至回路ＣＧ［ｓ］のそれぞれの構成は、図９Ａに示す構成を、状況に応じて変更がなされたものとしてもよい。
　例えば、図９Ａに示す回路ＣＧ［１］乃至回路ＣＧ［ｓ］は、図９Ｂに示す回路ＣＧ［１］乃至回路ＣＧ［ｓ］の構成に変更してもよい。図９Ｂの回路ＣＧ［ｋ］（図示しない）は、図９Ａの回路ＣＧ［ｋ］に更にｎチャネル型トランジスタであるトランジスタＴｒ９及びトランジスタＴｒ９ｍを設けて、トランジスタＴｒ８とトランジスタＴｒ９とでカスコード接続され、トランジスタＴｒ８ｍとトランジスタＴｒ９ｍとでカスコード接続された構成となっている。図９Ｂのとおり、カレントミラー回路に含まれるトランジスタをカスコード接続することによって、当該カレントミラー回路の動作をより安定させることができる。
　また、例えば、図１に示す電流生成回路ＣＭ１及び電流生成回路ＣＭ２の構成は、図９Ｃに示す電流生成回路ＣＭの構成としてもよい。
　図９Ｃの電流生成回路ＣＭに含まれる回路ＣＧ［１］乃至回路ＣＧ［ｓ］は、トランジスタＴｒ１０と、トランジスタＴｒ１０ｍと、トランジスタＴｒ１１と、トランジスタＴｒ１１ｍと、を有する。なお、トランジスタＴｒ１０と、トランジスタＴｒ１０ｍと、トランジスタＴｒ１１と、トランジスタＴｒ１１ｍと、のそれぞれは、ｐチャネル型のトランジスタとしている。
　図９Ｃの回路ＣＧ［ｋ］において、トランジスタＴｒ１１の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１１ｍのゲートと、トランジスタＴｒ１０の第１端子と、に電気的に接続されている。また、トランジスタＴｒ１０の第２端子は、トランジスタＴｒ１０のゲートと、トランジスタＴｒ１０ｍのゲートと、端子ＣＴｉ［ｋ］に電気的に接続されている。また、トランジスタＴｒ１１ｍの第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１１ｍの第２端子は、トランジスタＴｒ１０ｍの第１端子に電気的に接続されている。また、トランジスタＴｒ１０ｍの第２端子は、端子ＣＴｏ［ｋ］に電気的に接続されている。
　図９Ｃの回路ＣＧ［ｋ］は、トランジスタＴｒ１０とトランジスタＴｒ１１とでカスコード接続され、トランジスタＴｒ１０ｍとトランジスタＴｒ１１ｍとでカスコード接続された、カレントミラー回路の構成となっている。これにより、回路ＣＧ［ｋ］は、端子ＣＴｉ［ｋ］に出力された電流の量と等しい電流の量を端子ＣＴｏ［ｋ］に出力することができる。なお、図９Ｃの回路ＣＧ［ｋ］は、例えば、トランジスタＴｒ１１、及びトランジスタＴｒ１１ｍを設けない（カスコード接続しない）構成としたカレントミラー回路としてもよい。
［電流生成回路ＲＬ１及び電流生成回路ＲＬ２］
　電流生成回路ＲＬ１は、一例として、関数系の演算回路を有する。具体的には、例えば、電流生成回路ＲＬ１は、端子Ｒ１Ｔｉ［ｋ］に出力された電流の量に応じた値を入力値として関数系の演算を行い、当該演算の結果に応じた量の電流を端子Ｒ１Ｔｏ［ｋ］に出力する機能を有する。
　また、電流生成回路ＲＬ２は、一例として、電流生成回路ＲＬ１と同様の関数系の演算回路を有してもよい。
　電流生成回路ＲＬ１及び電流生成回路ＲＬ２に含まれる関数系の演算回路としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、又はしきい値関数の演算回路とすることができる。また、電流生成回路ＲＬ１、及び電流生成回路ＲＬ２には、関数系の演算回路でなく、プーリング処理を行う回路が含まれていてもよい。
　ここでは、一例として、電流生成回路ＲＬ１及び電流生成回路ＲＬ２にＲｅＬＵ関数の演算回路が含まれている回路構成について説明する。
　図１０に示す電流生成回路ＲＬは、ＲｅＬＵ関数の演算回路を有する、電流生成回路ＲＬ１、又は電流生成回路ＲＬ２の回路構成の一例である。図１０に示す電流生成回路ＲＬは、一例として、回路ＲＣＧ［１］乃至回路ＲＣＧ［ｓ］を有する。
　回路ＲＣＧ［１］乃至回路ＲＣＧ［ｓ］のそれぞれは、互いに同じ構成とすることができる。なお、本実施の形態では、回路ＲＣＧ［１］乃至回路ＲＣＧ［ｓ］のそれぞれは、互いに同じ構成として説明する。
　また、図１０の電流生成回路ＲＬが、図１の演算回路ＣＤＶの電流生成回路ＲＬ１に適用されているとき、図１０の電流生成回路ＲＬが有する端子ＲＴｉ［１］乃至端子ＲＴｉ［ｓ］は、図１の電流生成回路ＲＬ１の端子Ｒ１Ｔｉ［１］乃至端子Ｒ１Ｔｉ［ｓ］に相当し、図１０の電流生成回路ＲＬが有する端子ＲＴｏ［１］乃至端子ＲＴｏ［ｓ］は、図１の電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［１］乃至端子Ｒ１Ｔｏ［ｓ］に相当する。また、図１０の電流生成回路ＲＬが、図１の演算回路ＣＤＶの電流生成回路ＲＬ２に適用されているとき、図１０の電流生成回路ＲＬが有する端子ＲＴｉ［１］乃至端子ＲＴｉ［ｓ］は、図１の電流生成回路ＲＬ２の端子Ｒ２Ｔｉ［１］乃至端子Ｒ２Ｔｉ［ｓ］に相当し、図１０の電流生成回路ＲＬが有する端子ＲＴｏ［１］乃至端子ＲＴｏ［ｓ］は、図１の電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［１］乃至端子Ｒ２Ｔｏ［ｓ］に相当する。
　回路ＲＣＧ［ｋ］（図示しない）は、一例として、トランジスタＴｒ１２と、トランジスタＴｒ１２ｍと、トランジスタＴｒ１３と、トランジスタＴｒ１３ｍと、トランジスタＴｒ１４と、トランジスタＴｒ１４ｍと、トランジスタＴｒ１５と、トランジスタＴｒ１５ｍと、トランジスタＴｒ１６と、トランジスタＴｒ１６ｍと、トランジスタＴｒ１７と、トランジスタＴｒ１７ｍと、を有する。なお、図１０では、トランジスタＴｒ１２と、トランジスタＴｒ１２ｍと、トランジスタＴｒ１３と、トランジスタＴｒ１３ｍと、トランジスタＴｒ１６と、トランジスタＴｒ１６ｍと、トランジスタＴｒ１７と、トランジスタＴｒ１７ｍと、のそれぞれはｐチャネル型のトランジスタとしている。また、図１０では、トランジスタＴｒ１４と、トランジスタＴｒ１４ｍと、トランジスタＴｒ１５と、トランジスタＴｒ１５ｍと、のそれぞれは、ｎチャネル型のトランジスタとしている。
　回路ＲＣＧ［ｋ］において、トランジスタＴｒ１３の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１２の第１端子に電気的に接続され、トランジスタＴｒ１３のゲートは、トランジスタＴｒ１３ｍのゲートと、トランジスタＴｒ１２の第２端子と、端子ＲＴｉ［ｋ］と、に電気的に接続されている。また、トランジスタＴｒ１２のゲートは、配線ＲＳＷＬ１と、トランジスタＴｒ１２ｍのゲートと、に電気的に接続されている。また、トランジスタＴｒ１３ｍの第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１３ｍの第２端子は、トランジスタＴｒ１２ｍの第１端子に電気的に接続されている。
　トランジスタＴｒ１２ｍの第２端子は、定電流源ＣＩの入力端子と、トランジスタＴｒ１４の第１端子と、トランジスタＴｒ１５のゲートと、トランジスタＴｒ１５ｍのゲートと、に電気的に接続されている。また、トランジスタＴｒ１４の第２端子は、トランジスタＴｒ１５の第１端子に電気的に接続され、トランジスタＴｒ１４のゲートは、配線ＲＳＷＬ２と、トランジスタＴｒ１４ｍのゲートと、に電気的に接続されている。また、トランジスタＴｒ１５の第２端子は、配線ＶＳＥに電気的に接続されている。
　また、定電流源ＣＩの出力端子は、配線ＶＳＥ２に電気的に接続されている。
　トランジスタＴｒ１７の第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１７の第２端子は、トランジスタＴｒ１６の第１端子に電気的に接続されている。また、トランジスタＴｒ１６の第２端子は、トランジスタＴｒ１７のゲートと、トランジスタＴｒ１７ｍのゲートと、トランジスタＴｒ１４ｍの第１端子と、に電気的に接続されている。また、トランジスタＴｒ１４ｍの第２端子は、トランジスタＴｒ１５ｍの第１端子に電気的に接続され、トランジスタＴｒ１５ｍの第２端子は、配線ＶＳＥに電気的に接続されている。
　また、トランジスタＴｒ１６のゲートは、配線ＲＳＷＬ３と、トランジスタＴｒ１６ｍのゲートと、に電気的に接続されている。また、トランジスタＴｒ１７ｍの第１端子は、配線ＶＤＥに電気的に接続され、トランジスタＴｒ１７ｍの第２端子は、トランジスタＴｒ１６ｍの第１端子に電気的に接続されている。また、トランジスタＴｒ１６ｍの第２端子は、端子ＲＴｏ［ｋ］に電気的に接続されている。
　配線ＶＤＥについては、電流生成回路ＣＭで説明した配線ＶＤＥの内容を参照する。また、配線ＶＳＥについては、電流生成回路ＣＭで説明した配線ＶＳＥの内容を参照する。
　配線ＶＳＥ２は、定電流源ＣＩの出力端子に定電位を与えるための配線として機能する。当該定電位としては、例えば、低レベル電位、接地電位、又は負電位とすることができる。また、配線ＶＳＥ２が与える定電位は、配線ＶＳＥが与える定電位と等しくてもよい。
　図１０において、トランジスタＴｒ１２、トランジスタＴｒ１２ｍ、トランジスタＴｒ１４、トランジスタＴｒ１４ｍ、トランジスタＴｒ１６及びトランジスタＴｒ１６ｍのそれぞれは、一例として、カスコード接続用のトランジスタとして機能する。このため、配線ＲＳＷＬ１は、一例として、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれのゲートに対してバイアス電位を与える配線としての機能を有する。また、配線ＲＳＷＬ２は、一例として、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍのそれぞれのゲートに対してバイアス電位を与える配線としての機能を有する。また、配線ＲＳＷＬ３は、一例として、トランジスタＴｒ１６及びトランジスタＴｒ１６ｍのそれぞれのゲートに対してバイアス電位を与える配線としての機能を有する。
　なお、トランジスタＴｒ１２、トランジスタＴｒ１２ｍ、トランジスタＴｒ１４、トランジスタＴｒ１４ｍ、トランジスタＴｒ１６及びトランジスタＴｒ１６ｍのそれぞれは、スイッチング用のトランジスタとして動作させてもよい。例えば、配線ＲＳＷＬ１に高レベル電位を与えることによって、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれをオフ状態にすることがでる。また、配線ＲＳＷＬ２に低レベル電位を与えることによって、トランジスタＴｒ１５及びトランジスタＴｒ１５ｍのそれぞれをオフ状態にすることができる。また、配線ＲＳＷＬ３に高レベル電位を与えることによって、トランジスタＴｒ１６及びトランジスタＴｒ１６ｍのそれぞれをオフ状態にすることができる。
　図１０において、トランジスタＴｒ１３のゲートが、端子ＲＴｉ［ｋ］と、トランジスタＴｒ１３ｍのゲートと、に電気的に接続されているため、トランジスタＴｒ１３及びトランジスタＴｒ１３ｍの接続構成は、カレントミラー回路となっている。つまり、理想的には、トランジスタＴｒ１３のソース−ドレイン間に流れる電流量は、トランジスタＴｒ１３ｍのソース−ドレイン間に流れる電流量と等しくなる。
　同様に、図１０において、トランジスタＴｒ１５の第１端子が、トランジスタＴｒ１４を介して、トランジスタＴｒ１５のゲートと、トランジスタＴｒ１５ｍのゲートと、に電気的に接続されているため、トランジスタＴｒ１５及びトランジスタＴｒ１５ｍの接続構成は、カレントミラー回路となっている。つまり、理想的には、トランジスタＴｒ１５のソース−ドレイン間に流れる電流量は、トランジスタＴｒ１５ｍのソース−ドレイン間に流れる電流量と等しくなる。また、同様に、トランジスタＴｒ１７のゲートが、トランジスタＴｒ１７ｍのゲートと、トランジスタＴｒ１６の第２端子と、に電気的に接続されているため、トランジスタＴｒ１７及びトランジスタＴｒ１７ｍの接続構成は、カレントミラー回路となっている。つまり、理想的には、トランジスタＴｒ１７のソース−ドレイン間に流れる電流量は、トランジスタＴｒ１７ｍのソース−ドレイン間に流れる電流量と等しくなる。
　定電流源ＣＩは、一例として、電流量ＩＳＴＤの定電流を配線ＶＳＥ２に出力する。ＩＳＴＤは、回路ＲＣＧ［ｋ］におけるＲｅＬＵ関数の基準となる値に相当する。
　回路ＲＣＧ［ｋ］は、端子ＲＴｉ［ｋ］から電流量ＩＯＰの電流が出力されたとき、ＩＯＰ＞ＩＳＴＤである場合には、端子ＲＴｏ［ｋ］から、電流量ＩＯＰ−ＩＳＴＤの電流を出力する。また、ＩＯＰ≦ＩＳＴＤである場合には、端子ＲＴｏ［ｋ］から電流を出力しない。
［回路ＩＴＲＺ］
　回路ＩＴＲＺは、一例として、関数系の演算回路と、アナログデジタル変換回路と、を有する。特に、関数系の演算回路は、例えば、入力された電流の量に応じた値を入力値として、関数系の演算を行い、当該演算の結果に応じたデジタルデータ（電圧）を出力する機能を有することが好ましい。
　回路ＩＴＲＺの回路構成例を図１１Ａに示す。図１１Ａに示す回路ＩＴＲＺは、図１及び図３に示す回路ＩＴＲＺに適用できる回路の一例である。なお、図１１Ａには、回路ＩＴＲＺの周辺の回路との電気的な接続を示すため、配線ＷＣＬ２［ｋ］も図示している。また、配線ＷＣＬ２［ｋ］は、図１及び図３の演算回路ＣＤＶに含まれている配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｎ］のいずれか一であり、スイッチＳＢ［ｋ］は、図３に示す回路ＳＷＣＢに含まれているスイッチＳＢ［１］乃至スイッチＳＢ［ｓ］のいずれか一である。
　スイッチＳＢ［ｋ］としては、例えば、スイッチＳＡ［ｋ］に適用できるスイッチを用いることができる。例えば、スイッチＳＢ［ｋ］には、アナログスイッチなどの電気的なスイッチ、又は機械的なスイッチを適用することができる。
　図１１Ａの回路ＩＴＲＺは、回路ＳＷＣＢと、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］と、を有する。なお、図１１Ａには、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］のいずれか一である回路ＩＴＲＺａ［ｋ］を抜粋して示している。また、回路ＩＴＲＺａ［ｋ］は、変換回路ＲＬ３［ｋ］と、アナログデジタル変換回路ＡＤＣと、を有する。
　また、変換回路ＲＬ３［ｋ］は、端子Ｒ３Ｔｉ［ｋ］と、端子Ｒ３Ｔｏ［ｋ］と、を有する。
　スイッチＳＢ［ｋ］の第１端子は、配線ＷＣＬ２［ｋ］に電気的に接続され、スイッチＳＢ［ｋ］の第２端子は、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｉ［ｋ］に電気的に接続されている。また、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｏ［ｋ］は、アナログデジタル変換回路ＡＤＣの入力端子に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子は、配線ＯＬ［ｋ］に電気的に接続されている。
　配線ＯＬ［ｋ］（図１では、配線ＯＬ［１］乃至配線ＯＬ［ｓ］）は、演算回路ＣＤＶで行われた演算の結果をデジタルデータとして、演算回路ＣＤＶの外部に出力するための配線として機能する。
　変換回路ＲＬ３［ｋ］は、上述した、関数系の演算回路とすることができる。関数系の演算回路としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、又はしきい値関数の演算回路とすることができる。また、変換回路ＲＬ３には、関数系の演算回路でなく、プーリング処理を行う回路が含まれていてもよい。なお、変換回路ＲＬ３［ｋ］は、端子Ｒ３Ｔｏ［ｋ］から電圧を出力する構成とすることが好ましい。
　また、変換回路ＲＬ３［ｋ］は、電流電圧変換回路としてもよい。
　変換回路ＲＬ３［ｋ］を電流電圧変換回路とした場合、変換回路ＲＬ３［ｋ］は、例えば、配線ＷＣＬ２［ｋ］から、スイッチＳＢ［ｋ］を介して、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｉ［ｋ］に入力された電流に応じたアナログ電圧を生成して、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｏ［ｋ］に出力する構成とすることが好ましい。
　また、アナログデジタル変換回路ＡＤＣは、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｏ［ｋ］から供給されたアナログ電圧をデジタル信号に変換して、配線ＯＬ［ｋ］に出力する構成とすることが好ましい。
　また、変換回路ＲＬ３［ｋ］を電流電圧変換回路としたときの回路ＩＴＲＺの構成例を図１１Ｂに示す。図１１Ｂに示す変換回路ＲＬ３［ｋ］は、一例として、負荷ＬＥと、オペアンプＯＰ１と、を有する。
　オペアンプＯＰ１の反転入力端子は、負荷ＬＥの第１端子と、スイッチＳＢ［ｋ］の第２端子と、に電気的に接続されている。オペアンプＯＰ１の非反転入力端子は、配線ＶＲＬに電気的に接続されている。オペアンプＯＰ１の出力端子は、負荷ＬＥの第２端子と、端子Ｒ３Ｔｏ［ｋ］に電気的に接続されている。
　配線ＶＲＬは、定電位を与える配線として機能する。当該定電位としては、例えば、接地電位（ＧＮＤ）、低レベル電位などとすることができる。
　特に、配線ＶＲＬが与える定電位を接地電位（ＧＮＤ）とすることによって、オペアンプＯＰ１の反転入力端子は仮想接地となるため、配線ＯＬ［ｋ］に出力されるアナログ電圧は接地電位（ＧＮＤ）を基準とした電圧とすることができる。
　回路ＩＴＲＺは、図１１Ａの構成にすることによって、配線ＷＣＬ２［ｋ］から、スイッチＳＢ［ｋ］を介して、変換回路ＲＬ３［ｋ］の端子Ｒ３Ｔｉ［ｋ］に流れる電流の量に応じた値をアナログ電圧として、端子Ｒ３Ｔｏ［ｋ］に出力することができる。また、当該アナログ電圧は、アナログデジタル変換回路ＡＤＣによってデジタル信号に変換されて、配線ＯＬ［ｋ］に出力することができる。
＜演算セルアレイＭＡＣＡ１での演算動作＞
　次に、演算セルアレイＭＡＣＡ１の演算動作の例について説明する。なお、以下では、演算セルアレイＭＡＣＡ１の演算動作の例について説明するが、演算セルアレイＭＡＣＡ２についても同様の演算動作を行うことができる。
　図１２に演算セルアレイＭＡＣＡ１と、回路ＷＣＳと、回路ＸＣＳ１と、切替回路ＳＷＣ１と、の動作例のタイミングチャートを示す。図１２のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬＡ、配線ＳＷＬ１ａ、配線ＳＷＬ１ｂ、配線ＳＷＬ１ｃ、配線ＷＳＬ［ｉ］（ここでのｉは１以上ｓ−１以下の整数とする。）、配線ＷＳＬ１［ｉ＋１］、配線ＸＣＬ１［ｉ］、配線ＸＣＬ１［ｉ＋１］、ノードＮ［ｉ，ｊ］（ここでのｊは１以上ｓ−１以下の整数とする。）、ノードＮ［ｉ＋１，ｊ］、ノードＮｄ［ｉ］、及びノードＮｄ［ｉ＋１］の電位の変動を示している。更に、図１２のタイミングチャートには、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ２ｄの第１端子−第２端子間に流れる電流量ＩＦ２ｄ［ｉ］と、セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量ＩＦ２［ｉ＋１，ｊ］と、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ２ｄの第１端子−第２端子間に流れる電流量ＩＦ２ｄ［ｉ＋１］と、のそれぞれの変動についても示している。
　なお、回路ＷＣＳとしては、図５Ａの回路ＷＣＳを適用し、回路ＸＣＳ１としては、図５Ｃの回路ＸＣＳ１を適用するものとする。
　なお、本動作例において、配線ＶＥ０の電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前では、初期設定として、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ＋１，ｊ］、ノードＮｄ［ｉ］、及びノードＮｄ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。具体的には、例えば、図５Ａの配線ＶＩＮＩＬ１の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＷ、スイッチＳ３、及びセルＩＭ１［ｉ，ｊ］とセルＩＭ１［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１をオン状態にすることによって、ノードＮ［ｉ，ｊ］及びノードＮ［ｉ＋１，ｊ］の電位を接地電位ＧＮＤにすることができる。また、例えば、図５Ｃの配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸ、及びセルＩＭＤ１［ｉ］とセルＩＭＤ１［ｉ＋１］に含まれているそれぞれのトランジスタＦ１ｄをオン状態にすることによって、ノードＮｄ［ｉ］、及びノードＮｄ［ｉ＋１］のそれぞれの電位を接地電位ＧＮＤにすることができる。
　また、本動作例において、切替回路ＳＷＣ５のスイッチＳ５ａ［１］乃至スイッチＳ５ａ［ｓ］は常にオン状態とし、スイッチＳ５ｂ［１］乃至スイッチＳ５ｂ［ｓ］は常にオフ状態とする。つまり、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］には、回路ＸＣＳ１からの電流が流れるものとする。
［時刻Ｔ１１から時刻Ｔ１２まで］
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬＡに高レベル電位（図１２ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ１ａに低レベル電位（図１２ではＬｏｗと表記している。）が印加され、配線ＳＷＬ１ｂに低レベル電位が印加され、配線ＳＷＬ１ｃに低レベル電位が印加されている。これにより、回路ＷＣＳにおいて、スイッチＳＡ［１］乃至スイッチＳＡ［ｓ］のそれぞれの制御端子に高レベル電位が印加されて、スイッチＳＡ［１］乃至スイッチＳＡ［ｓ］のそれぞれがオン状態となる。また、切替回路ＳＷＣ１において、スイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］、及びスイッチＳ１ｃ［１］乃至スイッチＳ１ｃ［ｓ］のそれぞれの制御端子に低レベル電位が印加されて、スイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］、及びスイッチＳ１ｃ［１］乃至スイッチＳ１ｃ［ｓ］のそれぞれがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ１［ｉ］及び配線ＷＳＬ１［ｉ＋１］には低レベル電位が印加されている。これにより、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。また、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｓ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ１［ｉ］及び配線ＸＣＬ１［ｉ＋１］には接地電位ＧＮＤが印加されている。具体的には、例えば、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ］及び配線ＸＣＬ１［ｉ＋１］のそれぞれである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ１［ｉ］及び配線ＸＣＬ１［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、別々のスイッチＳＡを介して、配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］に電気的に接続されている、それぞれの図５Ａの回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｓ］において、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］には第１データが入力されていない。この場合、図５Ａの回路ＷＣＳａ［１］乃至回路ＷＣＳａ［ｓ］のそれぞれにおいて、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］のそれぞれには低レベル電位が入力されているものとする。また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］に電気的に接続されている、それぞれの図５Ｃの回路ＸＣＳａ［１］乃至回路ＷＣＳａ［ｓ］において、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］には第２データが入力されていない。この場合、図５Ｃの回路ＸＣＳａ［１］乃至回路ＷＣＳａ［ｓ］のそれぞれにおいて、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］のそれぞれには低レベル電位が入力されているものとする。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ１［ｊ］、配線ＸＣＬ１［ｉ］、配線ＸＣＬ１［ｉ＋１］には電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｄ［ｉ］ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｄ［ｉ＋１］は０となる。
［時刻Ｔ１２から時刻Ｔ１３まで］
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ１［ｉ］に高レベル電位が印加される。これにより、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオン状態になる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ１［ｉ］以外の配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］には低レベル電位が印加されており、演算セルアレイＭＡＣＡ１のｉ行目以外のセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］に含まれているトランジスタＦ１ｄは、オフ状態になっているものとする。
　更に、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］には時刻Ｔ１２以前から引き続き接地電位ＧＮＤが印加されている。
［時刻Ｔ１３から時刻Ｔ１４まで］
　時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳａ［ｊ］から、スイッチＳＡ［ｊ］を介して演算セルアレイＭＡＣＡ１に第１データとして電流量Ｉ０［ｉ，ｊ］の電流が流れる。具体的には、図５Ａに記載の配線ＷＣＬ１［ｋ］が配線ＷＣＬ１［ｊ］である場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳａ［ｊ］からスイッチＳＡ［ｊ］の第２端子に電流Ｉ０［ｉ，ｊ］が流れる。つまり、第１データとして入力されたＭビットの信号の値をα［ｉ，ｊ］（α［ｉ，ｊ］を０以上２Ｋ−１以下の整数とする）としたとき、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔとなる。
　なお、α［ｉ，ｊ］が０のとき、Ｉ０［ｉ，ｊ］＝０となるので、厳密には、回路ＷＣＳａから、スイッチＳＡ［ｊ］を介して演算セルアレイＭＡＣＡ１に電流は流れないが、本明細書などでは、「Ｉ０［ｉ，ｊ］＝０の電流が流れる」などと記載する場合がある。
　時刻Ｔ１３から時刻Ｔ１４までの間において、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ１［ｊ］との間が導通状態となっており、かつ演算セルアレイＭＡＣＡ１のｉ行目以外のセルＩＭ１［１，ｊ］乃至セルＩＭ１［ｓ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ１［ｊ］との間が非導通状態となっているので、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
　ところで、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ２は、ゲートとドレインとの間が導通状態（ダイオード接続の構成）となる。そのため、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間に流れる電流として、電流量Ｉ０［ｉ，ｊ］が設定される。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式のとおりに記述できる。
Figure JPOXMLDOC01-appb-M000001
　なお、ＩａはＶｇ［ｉ，ｊ］がＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｊは温度、デバイス構造などによって定められる補正係数である。
　また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳ１から、配線ＸＣＬ１［ｉ］に、参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、図６Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ］である場合において、配線ＤＸ［１］に高レベル電位、配線ＤＸ［２］乃至配線ＤＸ［Ｌ］のそれぞれに低レベル電位が入力されて、回路ＸＣＳａ［ｉ］から配線ＸＣＬ１［ｉ］に電流Ｉｒｅｆ０が流れる。つまり、Ｉｒｅｆ０＝ＩＸｕｔとなる。
　時刻Ｔ１３から時刻Ｔ１４までの間において、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１ｄの第１端子と配線ＸＣＬ１［ｉ］との間が導通状態となってので、配線ＸＣＬ１［ｉ］からセルＩＭＤ１［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ１［ｉ，ｊ］と同様に、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１ｄがオン状態になることによって、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ２ｄは、ゲートとドレインとの間が導通状態（ダイオード接続の構成）となる。そのため、配線ＸＣＬ１［ｉ］からセルＩＭＤ１［ｉ］に電流が流れるとき、トランジスタＦ２ｄのゲートと、トランジスタＦ２ｄの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ１［ｉ］からセルＩＭＤ１［ｉ］に流れる電流量とトランジスタＦ２ｄの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ１［ｉ］からセルＩＭＤ１［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ］）はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ１［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｄにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ］−ＧＮＤとなり、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
　ここで、トランジスタＦ２ｄのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｄがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式のとおりに記述できる。
Figure JPOXMLDOC01-appb-M000002
　なお、補正係数Ｊは、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造（チャネル長及びチャネル幅を含む）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｊはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
　ここで、第１データである重み係数ｗ［ｉ，ｊ］を次のとおりに定義する。
Figure JPOXMLDOC01-appb-M000003
　したがって、式（１．３）、式（１．４）、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔ、及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．１）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000004
　なお、図５Ａの回路ＷＣＳａ［ｊ］の電流源ＣＳが出力する電流ＩＷｕｔと、図５Ｃの回路ＸＣＳａ［ｉ］の電流源ＣＳが出力する電流ＩＸｕｔと、が等しい場合、ｗ［ｉ，ｊ］＝α［ｉ，ｊ］となる。つまり、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、α［ｉ，ｊ］は、第１データの値に相当するため、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。本動作例では、ＩＷｕｔと、ＩＸｕｔと、が等しいものとして説明する。
［時刻Ｔ１４から時刻Ｔ１５まで］
　時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ１［ｉ］に低レベル電位が印加される。これにより、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ１［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］−Ｖｇｍ［ｉ］が保持される。また、セルＩＭＤ１［ｉ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｄには、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ］）の電位と、配線ＸＣＬ１［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｄが保持する電圧は、時刻Ｔ１３から時刻Ｔ１４までの動作においてトランジスタＦ１ｄ及びトランジスタＦ２ｄの一方又は他方のトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮｄ［ｉ］の電位は、配線ＸＣＬ１［ｉ］の電位にＶｄｓを加えた電位として考えればよい。
［時刻Ｔ１５から時刻Ｔ１６まで］
　時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ１［ｉ］にＧＮＤが印加される。具体的には、例えば、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ］である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ１［ｉ］の電位を接地電位ＧＮＤにすることができる。
　このため、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］の電位が変化し、セルＩＭＤ１［ｉ］に含まれている容量Ｃ５ｄによる容量結合によってノードＮｄ［ｉ］の電位が変化する。
　ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｓ］の電位の変化量は、配線ＸＣＬ１［ｉ］の電位の変化量に、演算セルアレイＭＡＣＡ１に含まれているそれぞれのセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］のそれぞれにおいて、容量Ｃ５による容量結合係数をｐとしたとき、セルＩＭ１［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ１［ｉ］の電位が変化することによって、セルＩＭＤ１［ｉ］に含まれている容量Ｃ５ｄによる容量結合によって、ノードＮｄ［ｉ］の電位も変化する。容量Ｃ５ｄによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭＤ１［ｉ］のノードＮｄ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　なお、図１２のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ１５から時刻Ｔ１６までの間におけるノードＮｄ［ｉ］の電位は、ＧＮＤとなる。
　これによって、セルＩＭ１［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭＤ１［ｉ］のノードＮｄ［ｉ］の電位が低下するため、トランジスタＦ２ｄもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］及びＩＦ２ｄ［ｉ］のそれぞれは０となる。
［時刻Ｔ１６から時刻Ｔ１７まで］
　時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ１［ｉ＋１］に高レベル電位が印加される。これにより、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｓ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ１［ｉ＋１］以外の配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］には低レベル電位が印加されており、演算セルアレイＭＡＣＡ１のｉ＋１行目以外のセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］に含まれているトランジスタＦ１ｄは、オフ状態になっているものとする。
　更に、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］には時刻Ｔ１６以前から引き続き接地電位ＧＮＤが印加されている。
［時刻Ｔ１７から時刻Ｔ１８まで］
　時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳａ［ｊ］から、スイッチＳＡ［ｊ］を介して演算セルアレイＭＡＣＡ１に第１データとして電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。具体的には、図５Ａに記載の配線ＷＣＬ１［ｋ］が配線ＷＣＬ１［ｊ＋１］である場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｍ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳａ［ｊ］からスイッチＳＡ［ｊ］の第２端子に電流Ｉ０［ｉ＋１，ｊ］が流れる。つまり、第１データとして入力されたＭビットの信号の値をα［ｉ＋１，ｊ］（α［ｉ＋１，ｊ］は０以上２Ｋ−１以下の整数とする。）としたとき、Ｉ０［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］×ＩＷｕｔとなる。
　なお、α［ｉ＋１，ｊ］が０のとき、Ｉ０［ｉ＋１，ｊ］＝０となるので、厳密には、回路ＷＣＳａ［ｊ］から、スイッチＳＡ［ｊ］を介して演算セルアレイＭＡＣＡ１に電流は流れないが、本明細書などでは、Ｉ０［ｉ，ｊ］＝０の場合と同様に、「Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる」などと記載する場合がある。
　このとき、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ１［ｊ］との間が導通状態となっており、かつ演算セルアレイＭＡＣＡ１のｉ＋１行目以外のセルＩＭ１［１，ｊ］乃至セルＩＭ１［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ１［ｊ］との間が非導通状態となっているので、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
　ところで、セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ２は、ゲートとドレインとの間が導通状態（ダイオード接続の構成）となる。そのため、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ＋１，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間に流れる電流として、電流量Ｉ０［ｉ＋１，ｊ］が設定される。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式のとおりに記述できる。なお、補正係数は、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ２、及びセルＩＭＤ１［ｉ］に含まれているトランジスタＦ２ｄと同様のＪとしている。
Figure JPOXMLDOC01-appb-M000005
　また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳａ［ｉ＋１］から、配線ＸＣＬ１［ｉ＋１］に参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、時刻Ｔ１３から時刻Ｔ１４までの間と同様に、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ＋１］である場合において、配線ＤＸ［１］に高レベル電位、配線ＤＸ［２］乃至配線ＤＸ［Ｌ］のそれぞれに低レベル電位が入力されて、回路ＸＣＳａ［ｉ＋１］から配線ＸＣＬ１［ｉ＋１］に電流Ｉｒｅｆ０＝ＩＸｕｔが流れる。
　時刻Ｔ１７から時刻Ｔ１８までの間において、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１ｄの第１端子と配線ＸＣＬ１［ｉ＋１］との間が導通状態となるので、配線ＸＣＬ１［ｉ＋１］からセルＩＭＤ１［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ１［ｉ＋１，ｊ］と同様に、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１ｄがオン状態になることによって、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ２ｄは、ゲートとドレインとの間が導通状態（ダイオード接続）の構成となる。そのため、配線ＸＣＬ１［ｉ＋１］からセルＩＭＤ１［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｄのゲートと、トランジスタＦ２ｄの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ１［ｉ＋１］からセルＩＭＤ１［ｉ＋１］に流れる電流量とトランジスタＦ２ｄの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ１［ｉ＋１］からセルＩＭＤ１［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮｄ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ１［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｄにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ＋１］−ＧＮＤとなり、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
　ここで、トランジスタＦ２ｄのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｄがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式のとおりに記述できる。なお、補正係数Ｊは、セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
Figure JPOXMLDOC01-appb-M000006
　ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次のとおりに定義する。
Figure JPOXMLDOC01-appb-M000007
　したがって、式（１．３）、式（１．６）、Ｉ０ｒ［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔ、及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．５）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000008
　なお、上述したとおり、本動作例では、ＩＷｕｔと、ＩＸｕｔと、が等しいものとして説明する。
［時刻Ｔ１８から時刻Ｔ１９まで］
　時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ１［ｉ＋１］に低レベル電位が印加される。これにより、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１ｄのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｄとがオフ状態となる。
　セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ１［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］−Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭＤ１［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｄには、トランジスタＦ２ｄのゲート（ノードＮｄ［ｉ＋１］）の電位と、配線ＸＣＬ１［ｉ＋１］の電位と、の差である０が保持される。なお、容量Ｃ５ｄが保持する電圧は、時刻Ｔ１８から時刻Ｔ１９までの間の動作においてトランジスタＦ１ｄ、及びトランジスタＦ２ｄの一方又は双方のトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮｄ［ｉ＋１］の電位は、配線ＸＣＬ１［ｉ＋１］の電位にＶｄｓを加えた電位として考えればよい。
［時刻Ｔ１９から時刻Ｔ２０まで］
　時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ１［ｉ＋１］に接地電位ＧＮＤが印加される。具体的には、例えば、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ［ｉ＋１］である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ１［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
　このため、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮ［ｉ，１］乃至ノードＮ［ｉ＋１，ｓ］の電位が変化し、セルＩＭＤ１［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合によってノードＮｄ［ｉ＋１］の電位が変化する。
　ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ１［ｉ＋１］の電位の変化量に、演算セルアレイＭＡＣＡ１に含まれているそれぞれのセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｓ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｓ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］のそれぞれにおける容量Ｃ５による容量結合係数と同様の、ｐとしたとき、セルＩＭ１［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ１［ｉ＋１］の電位が変化することによって、セルＩＭＤ１［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合によって、ノードＮｄ［ｉ＋１］の電位も変化する。容量Ｃ５ｄによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭＤ１［ｉ＋１］のノードＮｄ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　なお、図１２のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ２０から時刻Ｔ２１までの間におけるノードＮｄ［ｉ＋１］の電位は、ＧＮＤとなる。
　これによって、セルＩＭ１［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭＤ１［ｉ＋１］のノードＮｄ［ｉ＋１］の電位が低下するため、トランジスタＦ２ｄもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｄ［ｉ＋１］のそれぞれは０となる。
［時刻Ｔ２０から時刻Ｔ２１まで］
　時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬＡに低レベル電位が印加されている。これにより、スイッチＳＡ［１］乃至スイッチＳＡ［ｓ］のそれぞれの制御端子に低レベル電位が印加されて、スイッチＳＡ［１］乃至スイッチＳＡ［ｓ］のそれぞれがオフ状態となる。
［時刻Ｔ２１から時刻Ｔ２２まで］
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ１ａに高レベル電位が印加されている。これにより、切替回路ＳＷＣ１のスイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］のそれぞれの制御端子に高レベル電位が印加されて、スイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］のそれぞれがオン状態となる。
［時刻Ｔ２２から時刻Ｔ２３まで］
　時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳ１から、配線ＸＣＬ１［ｉ］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ］である場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］のそれぞれに、ｘ［ｉ］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳａ［ｉ］から配線ＸＣＬ１［ｉ］に電流量としてｘ［ｉ］Ｉｒｅｆ０＝ｘ［ｉ］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ］は、第２データの値に相当する。このとき、配線ＸＣＬ１［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
　配線ＸＣＬ１［ｉ］の電位が変化することによって、演算セルアレイＭＡＣＡ１のｉ行目のセルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｓ］の電位も変化する。そのため、セルＩＭ１［ｉ，ｊ］のノードＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
　同様に、配線ＸＣＬ１［ｉ］の電位が変化することによって、セルＩＭＤ１［ｉ］に含まれている容量Ｃ５ｄによる容量結合によって、ノードＮｄ［ｉ］の電位も変化する。そのため、セルＩＭＤ１［ｉ］のノードＮｄ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
　これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流量Ｉ１［ｉ，ｊ］、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流量Ｉｒｅｆ１［ｉ，ｊ］は、次のとおりに記述できる。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
　式（１．９）及び式（１．１０）より、ｘ［ｉ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000011
　そのため、式（１．９）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000012
　つまり、セルＩＭ１［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量は、第１データｗ［ｉ，ｊ］と、第２データｘ［ｉ］と、の積に比例する。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳ１から、配線ＸＣＬ１［ｉ＋１］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図５Ｃに記載の配線ＸＣＬ１［ｋ］が配線ＸＣＬ１［ｉ＋１］である場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］のそれぞれに、ｘ［ｉ＋１］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳａ［ｉ＋１］から配線ＸＣＬ１［ｉ＋１］に電流量としてｘ［ｉ＋１］Ｉｒｅｆ０＝ｘ［ｉ＋１］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ＋１］は、第２データの値に相当する。このとき、配線ＸＣＬ１［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
　配線ＸＣＬ１［ｉ＋１］の電位が変化することによって、演算セルアレイＭＡＣＡ１のｉ＋１行目のセルＩＭ１［ｉ＋１，１］乃至セルＩＭ１［ｉ＋１，ｓ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｓ］の電位も変化する。そのため、セルＩＭ１［ｉ＋１，ｊ］のノードＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ｐΔＶ［ｉ＋１］となる。
　同様に、配線ＸＣＬ１［ｉ＋１］の電位が変化することによって、セルＩＭＤ１［ｉ＋１］に含まれている容量Ｃ５ｄによる容量結合によって、ノードＮｄ［ｉ＋１］の電位も変化する。そのため、セルＩＭＤ１［ｉ＋１］のノードＮｄ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
　これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流量Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｄの第１端子−第２端子間に流れる電流量Ｉｒｅｆ１［ｉ＋１，ｊ］は、次のとおりに記述できる。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　式（１．１３）及び式（１．１４）より、ｘ［ｉ＋１］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000015
　そのため、式（１．１３）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000016
　つまり、セルＩＭ１［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量は、第１データであるｗ［ｉ＋１，ｊ］と、第２データであるｘ［ｉ＋１］と、の積に比例する。
　ところで、時刻Ｔ２２から時刻Ｔ２３までの間において、切替回路ＳＷＣ１のスイッチＳ１ａ［１］乃至スイッチＳ１ａ［ｓ］はオン状態であり、スイッチＳ１ｂ［１］乃至スイッチＳ１ｂ［ｓ］はオフ状態となっているため、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ，ｊ］に流れる電流Ｉ１［ｉ，ｊ］（式（１．１２））と、配線ＷＣＬ１［ｊ］からセルＩＭ１［ｉ＋１，ｊ］に流れる電流Ｉ１［ｉ＋１，ｊ］（式（１．１６））と、は、図１の電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］（図示しない）から供給される。このとき、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］から、切替回路ＳＷＣ１を介して、セルＩＭ１［ｉ，ｊ］及びセルＩＭ１［ｉ＋１，ｊ］に流れる電流量の総和をＩＳＵＭ［ｊ］とすると、ＩＳＵＭ［ｊ］は、式（１．１２）と式（１．１６）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000017
　したがって、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］から出力される電流量は、第１データであるｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流量となる。
　なお、上述の動作例では、セルＩＭ１［ｉ，ｊ］及びセルＩＭ１［ｉ＋１，ｊ］に流れる電流量の総和について扱ったが、複数のセルとして、セルＩＭ１［１，ｊ］乃至セルＩＭ１［ｓ，ｊ］のそれぞれに流れる電流量の総和についても扱ってもよい。この場合、式（１．１７）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000018
　このため、３行以上かつ複数列の演算セルアレイＭＡＣＡ１を有する演算回路ＭＡＣ１の場合でも、上記のとおり、積和演算を行うことができる。この場合の演算セルアレイＭＡＣＡ１は、複数列のうち１列を、電流量としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセル（上述したセルＩＭＤ１）とすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
＜演算回路ＣＤＶの動作方法例１＞
　次に、図１の演算回路ＣＤＶの動作方法の一例について、説明する。
　図１３Ａ乃至図１５Ｂは、図１の演算回路ＣＤＶの動作方法の一例として、演算回路ＣＤＶに入力されるデータ、演算回路ＣＤＶから出力されるデータ、及び演算回路ＣＤＶの中でのデータの流れについて説明したブロック図である。なお、図１３Ａ乃至図１５Ｂにおいて、ハッチングを有する矢印は、デジタルデータを示し、白色の矢印は、アナログデータを示す。
　図１３Ａには、演算回路ＣＤＶの外部から、回路ＷＣＳにデジタルデータである第１データＷ（１）が入力されて、回路ＷＣＳによって第１データＷ（１）がアナログデータ（電流）に変換されて、アナログデータ（電流）に変換された第１データＷ（１）が演算セルアレイＭＡＣＡ１に書き込まれている動作を示している。なお、第１データは、演算セルアレイＭＡＣＡ１のセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］のそれぞれに書き込まれるため、第１データＷ（１）はｓ行ｓ列の行列として扱うことができる（詳しくは後述する）。また、第１データＷ（１）は１回目の積和演算で扱われる乗数又は被乗数の一方である。
　図１３Ｂには、演算回路ＣＤＶの外部から、回路ＸＣＳ１にデジタルデータである第２データＸ（１）が入力されて、回路ＸＣＳ１によって第２データＸ（１）がアナログデータ（電流）に変換されて、アナログデータ（電流）に変換された第２データＸ（１）が演算セルアレイＭＡＣＡ１に入力される動作を示している。なお、ここでの第２データＸ（１）は、１組ｓ個の第２データをｓ組有する行列（ｓ行ｓ列の行列）としている（詳しくは後述する）。このため、回路ＸＣＳ１から演算セルアレイＭＡＣＡ１には、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］を介して、ｓ個の第２データを１組として、１組目からｓ組目まで順次入力されるものとする。また、第２データＸ（１）は２回目の積和演算で扱われる乗数又は被乗数の他方である。
　また、図１３Ｂには、演算セルアレイＭＡＣＡ１は、図１３Ａの段階で、演算セルアレイＭＡＣＡ１に書き込まれた第１データＷ（１）と、入力された第２データＸ（１）と、の初回の積和演算の結果Ｘ（１）Ｗ（１）を出力して、Ｘ（１）Ｗ（１）が記憶セルアレイＭＥＭＡ１に書き込まれる動作を示している。なお、Ｘ（１）Ｗ（１）はｓ行ｓ列の行列となる。
　図１３Ｃには、演算回路ＣＤＶの外部から、回路ＷＣＳにデジタルデータである第１データＷ（２）が入力されて、回路ＷＣＳによって第１データＷ（２）がアナログデータ（電流）に変換されて、アナログデータ（電流）に変換された第１データＷ（２）が演算セルアレイＭＡＣＡ２に書き込まれている動作を示している。なお、第１データＷ（２）は、Ｗ（１）と同様に、ｓ行ｓ列の行列とする。
　図１４Ａには、記憶セルアレイＭＥＭＡ１が、図１３Ｂの段階で書き込まれたＸ（１）Ｗ（１）を出力して、電流生成回路ＲＬ１がＸ（１）Ｗ（１）を取得して、Ｆ（Ｘ（１）Ｗ（１））を出力する動作を示している。なお、Ｆ（ｘ）は、電流生成回路ＲＬ１で演算を行う関数であり、特に、Ｆ（Ｘ（１）Ｗ（１））＝Ｘ（２）として定義する。Ｘ（２）は、２回目の積和演算を行うための第２データとして扱われる。また、Ｘ（２）は、演算セルアレイＭＡＣＡ２に送信される。
　また、図１４Ａには、図１３Ｃの段階で、演算セルアレイＭＡＣＡ２に書き込まれた第１データＷ（２）と、演算セルアレイＭＡＣＡ２に入力されたＸ（２）と、の２回目の積和演算の結果Ｘ（２）Ｗ（２）を出力して、Ｘ（２）Ｗ（２）が記憶セルアレイＭＥＭＡ２に書き込まれる動作を示している。なお、Ｘ（２）Ｗ（２）は、Ｘ（１）Ｗ（１）と同様にｓ行ｓ列の行列となる。
　図１４Ｂには、演算回路ＣＤＶの外部から、回路ＷＣＳにデジタルデータである第１データＷ（３）が入力されて、回路ＷＣＳによって第１データＷ（３）がアナログデータ（電流）に変換されて、アナログデータ（電流）に変換された第１データＷ（３）が演算セルアレイＭＡＣＡ１に書き込まれている動作を示している。なお、第１データＷ（３）は、Ｗ（１）、及びＷ（２）と同様にｓ行ｓ列の行列とする。
　図１４Ｃには、記憶セルアレイＭＥＭＡ２が、図１４Ａの段階で書き込まれたＸ（２）Ｗ（２）を出力して、電流生成回路ＲＬ２がＸ（２）Ｗ（２）を取得して、Ｆ（Ｘ（２）Ｗ（２））を出力する動作を示している。なお、電流生成回路ＲＬ２も、電流生成回路ＲＬ１と同様に、関数Ｆ（ｘ）の演算を行うものとする。また、Ｆ（Ｘ（２）Ｗ（２））＝Ｘ（３）として定義して、Ｘ（３）を３回目の積和演算を行うための第２データとして扱うものとする。また、Ｘ（３）は、演算セルアレイＭＡＣＡ１に送信される。
　また、図１４Ｃには、図１４Ｂの段階で、演算セルアレイＭＡＣＡ１に書き込まれた第１データＷ（３）と、演算セルアレイＭＡＣＡ１に入力されたＸ（３）と、の３回目の積和演算の結果Ｘ（３）Ｗ（３）を出力して、Ｘ（３）Ｗ（３）が記憶セルアレイＭＥＭＡ２に書き込まれる動作を示している。なお、Ｘ（３）Ｗ（３）も、Ｘ（１）Ｗ（１）及びＸ（２）Ｗ（２）と同様にｓ行ｓ列の行列となる。
　以後、図１３Ｃ乃至図１４Ｃの動作を繰り返すことによって、複数回の積和演算及び関数系の演算を連続して行うことができる。
　図１５Ａ及び図１５Ｂには、最後の積和演算を行った場合の動作を示している。なお、演算セルアレイＭＡＣＡ１で最後の積和演算を行った場合は、図１５Ａの動作が行われ、演算セルアレイＭＡＣＡ２で最後の積和演算を行った場合は、図１５Ｂの動作が行われる。
　初めに、図１５Ａについて、説明する。図１５Ａの段階では、演算セルアレイＭＡＣＡ１で最後の積和演算を行った結果であるＸ（Ｎ）Ｗ（Ｎ）（ここでのＮは奇数とする）が記憶セルアレイＭＥＭＡ１に保持されているものとする。図１５Ａは、記憶セルアレイＭＥＭＡ１が、Ｘ（Ｎ）Ｗ（Ｎ）を出力して、回路ＩＴＲＺがＸ（Ｎ）Ｗ（Ｎ）を取得して、演算回路ＣＤＶの出力データであるＴを出力する。なお、回路ＩＴＲＺも、電流生成回路ＲＬ１、及び電流生成回路ＲＬ２と同様に、関数Ｆ（ｘ）の演算を行うものとする。そのため、Ｔ＝Ｆ（Ｘ（Ｎ）Ｗ（Ｎ））と記載することができる。
　次に、図１５Ｂについて、説明する。図１５Ｂの段階では、演算セルアレイＭＡＣＡ２で最後の積和演算を行った結果であるＸ（Ｎ）Ｗ（Ｎ）（ここでのＮは偶数とする）が記憶セルアレイＭＥＭＡ２に保持されているものとする。図１５Ｂは、記憶セルアレイＭＥＭＡ２が、Ｘ（Ｎ）Ｗ（Ｎ）を出力して、回路ＩＴＲＺがＸ（Ｎ）Ｗ（Ｎ）を取得して、演算回路ＣＤＶの出力データであるＴを出力する。なお、Ｔについては、図１５Ａの説明を参照する。
　上記では、図１３Ａ乃至図１５Ｂを用いて、演算回路ＣＤＶの動作方法について説明した。以下では、図１３Ａ乃至図１５Ｂにおける、演算回路ＣＤＶに含まれる回路の詳細な動作について説明する。
＜演算回路ＣＤＶの動作方法例２＞
　図１６は、図１の演算回路ＣＤＶの動作方法の一例を示したフローチャートである。図１６に示すとおり、図１の演算回路ＣＤＶの動作方法は、ステップＳＴ１乃至ステップＳＴ１６と、ステップＳＴ３Ａと、ステップＢＲ１乃至ステップＢＲ４と、を有する。
［ステップＳＴ１］
　ステップＳＴ１は、Ｎ回目（ステップＳＴ１でのＮは１以上の奇数とする）の積和演算を行うため、演算セルアレイＭＡＣＡ１に複数の第１データを書き込む事前の動作を有する。なお、ステップＳＴ１が初めて行われる場合、Ｎは１となる。また、ステップＳＴ１が２回目である場合、Ｎは３となる。
　例えば、ステップＳＴ１は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を非導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ａ［ｋ］をオフ状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオフ状態にすればよい。なお、この動作は、図１２のタイミングチャートの時刻Ｔ１１から時刻Ｔ１２までの切替回路ＳＷＣ１の動作に相当する。
　また、例えば、ステップＳＴ１は、切替回路ＳＷＣ５が端子Ｔ５ａ［ｋ］と端子Ｔ５ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ５ｂ［ｋ］と端子Ｔ５ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図８Ａの切替回路ＳＷＣ５において、配線ＳＷＬ５ａからスイッチＳ５ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ５ａ［ｋ］をオン状態にし、配線ＳＷＬ５ｂからスイッチＳ５ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ５ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳＡ［ｋ］をオン状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ１に複数の第１データを書き込むための準備が完了する。
［ステップＳＴ２］
　ステップＳＴ２は、Ｎ回目（ステップＳＴ２が初めて行われる場合、Ｎ＝１）の積和演算を行うため、演算セルアレイＭＡＣＡ１に複数の第１データが書き込まれる動作を有する。
　例えば、前述した図１２のタイミングチャートの時刻Ｔ１１から時刻Ｔ２０までの説明を参照して、演算セルアレイＭＡＣＡ１のセルＩＭ１［１，１］乃至ＩＭ１［ｓ，ｓ］のそれぞれに第１データを書き込む。なお、演算セルアレイＭＡＣＡ１のセルＩＭ１［ｉ，ｊ］に書き込まれる第１データをＷ（Ｎ）［ｉ，ｊ］と記載する。なお、Ｗ（Ｎ）［ｉ，ｊ］のＮは、積和演算の回数を示しており、例えば、Ｗ（１）［ｉ，ｊ］は１回目の積和演算を行うときに用いる第１データを意味するものとする。
　また、このとき、演算セルアレイＭＡＣＡ１に書き込まれる第１データを行列としてＷ（１）と記載する。また、Ｗ（Ｎ）は、下記のとおり、表記することができる。
Figure JPOXMLDOC01-appb-M000019
　なお、ステップＳＴ１及びステップＳＴ２で行われる動作は、Ｎ＝１の場合では、図１３Ａに示すブロック図の動作に相当する。また、Ｎが１以外の場合では、図１４Ｂに相当する。
［ステップＢＲ１］
　ステップＢＲ１では、演算回路ＣＤＶの動作において、Ｎが１であるか否かの判定が行われる。演算回路ＣＤＶの動作において、Ｎが１である場合は、ステップＳＴ３に移行し、Ｎが１でない場合は、ステップＳＴ３Ａに移行する。
［ステップＳＴ３］
　ステップＳＴ３は、１回目の積和演算を行う場合（Ｎが１の場合）において、演算セルアレイＭＡＣＡ１に複数の第２データを入力するための事前の動作を有する。
　例えば、ステップＳＴ３は、切替回路ＳＷＣ５が端子Ｔ５ａ［ｋ］と端子Ｔ５ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ５ｂ［ｋ］と端子Ｔ５ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図８Ａの切替回路ＳＷＣ５において、配線ＳＷＬ５ａからスイッチＳ５ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ５ａ［ｋ］をオン状態にし、配線ＳＷＬ５ｂからスイッチＳ５ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ５ｂ［ｋ］をオフ状態にすればよい。
［ステップＳＴ３Ａ］
　ステップＳＴ３Ａは、Ｎ回目（ここでのＮは３以上の奇数となる）の積和演算を行う場合において、演算セルアレイＭＡＣＡ１に複数の第２データを入力するための事前の動作を有する。
　例えば、ステップＳＴ３Ａは、切替回路ＳＷＣ５が端子Ｔ５ａ［ｋ］と端子Ｔ５ｂ［ｋ］との間を非導通状態にし、かつ端子Ｔ５ｂ［ｋ］と端子Ｔ５ｃ［ｋ］との間を導通状態にする動作を有する。
　具体的には、図８Ａの切替回路ＳＷＣ５において、配線ＳＷＬ５ａからスイッチＳ５ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ５ａ［ｋ］をオフ状態にし、配線ＳＷＬ５ｂからスイッチＳ５ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ５ｂ［ｋ］をオン状態にすればよい。
［ステップＢＲ２］
　ステップＢＲ２では、演算回路ＣＤＶの動作において、Ｎ回目（ステップＢＲ２が初めて行われる場合、Ｎは１）の積和演算で終了するか否かの判定が行われる。演算回路ＣＤＶの動作において、Ｎ回目の積和演算で終了しない場合には、ステップＳＴ４に移行し、Ｎ回目の積和演算で終了する場合には、ステップＳＴ１３に移行する。
［ステップＢＲ３］
　ステップＢＲ３では、演算回路ＣＤＶの動作において、Ｎが１であるか否かの判定が行われる。なお、ステップＢＲ３が初めて行われる場合は、Ｎは１となる。演算回路ＣＤＶの動作において、Ｎが１であるときは、ステップＳＴ４に移行し、Ｎが１でないときは、ステップＳＴ１１に移行する。
［ステップＳＴ４］
　ステップＳＴ４は、１回目の積和演算を行うための事前の動作を有する。
　例えば、ステップＳＴ４は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ａ［ｋ］をオン状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオフ状態にすればよい。なお、この動作は、図１２のタイミングチャートの時刻Ｔ２１から時刻Ｔ２２までの切替回路ＳＷＣ１の動作に相当する。
　また、例えば、ステップＳＴ４は、切替回路ＳＷＣ２が端子Ｔ２ａ［ｋ］と端子Ｔ２ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ２ｂ［ｋ］と端子Ｔ２ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ｂの切替回路ＳＷＣ２において、配線ＳＷＬ２ａからスイッチＳ２ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ２ａ［ｋ］をオン状態にし、配線ＳＷＬ２ｂからスイッチＳ２ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ２ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ４は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＡ［ｋ］をオフ状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ１において、１回目の積和演算を行う準備が完了する。
［ステップＳＴ５］
　ステップＳＴ５は、演算セルアレイＭＡＣＡ１において、１回目の積和演算を行う動作を有する。なお、ここでは、第１データＷ（１）と第２データＸ（１）との積和演算が行われる。なお、Ｘ（１）については、後述する。
　ステップＳＴ５では、前述した図１２のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの説明を参照して、演算セルアレイＭＡＣＡ１のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］と、セルＩＭ１［１，１］乃至ＩＭ１［ｓ，ｓ］と、のそれぞれに第２データを送信する。
　なお、ステップＳＴ５では、回路ＸＣＳ１が、１組目からｓ組目までの第２データに応じた電流を順次生成して、各組の第２データを演算セルアレイＭＡＣＡ１のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］と、セルＩＭ１［１，１］乃至ＩＭ１［ｓ，ｓ］と、に送信する。
　例えば、回路ＸＣＳ１は、１組目の第２データとしてＸ（１） （１）［１］×ＩＸｕｔ乃至Ｘ（１） （１）［ｓ］×ＩＸｕｔの量の電流を生成して、演算セルアレイＭＡＣＡ１に送信する。なお、Ｘ（Ｎ） （ｈ）［ｉ］のＮは、積和演算の回数を示しており、Ｘ（１） （ｈ）［ｉ］は１回目の積和演算を行うときに用いる第２データを意味するものとする。また、Ｘ（Ｎ） （ｈ）［ｉ］のｈは、ｈ組目（ｈは１以上ｓ以下の整数とする）に含まれる第２データとする。また、Ｘ（Ｎ） （ｈ）［ｉ］のｉは、演算セルアレイＭＡＣＡ１のｉ行目、つまり配線ＸＣＬ１［ｉ］に送信される第２データを示しており、Ｘ（Ｎ） （ｈ）［１］は、配線ＸＣＬ１［１］に送信される第２データとなる。
　また、例えば、回路ＸＣＳ１は、ｓ組目の第２データとしてＸ（１） （ｓ）［１］×ＩＸｕｔ乃至Ｘ（１） （ｓ）［ｓ］×ＩＸｕｔの量の電流を生成して、演算セルアレイＭＡＣＡ１に送信する。
　ここで、ステップＳＴ５において、演算セルアレイＭＡＣＡ１に入力される第２データを行列として、Ｘ（１）と記載する。なお、ｈ組目に含まれ、かつ演算セルアレイＭＡＣＡ１のｉ行目に入力されるＸ（１） （ｈ）［ｉ］は、Ｘ（１）のｈ行ｉ列に記載するものとする。このとき、Ｘ（１）は、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000020
　ここで、ｈ組目の第２データが演算セルアレイＭＡＣＡ１に入力された場合を考える。このとき、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］から、演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［ｊ］に流れる電流量をＩＳＵＭ （１） （ｈ）［ｊ］とする。なお、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］のＮは、積和演算の回数を示しており、ＩＳＵＭ （１） （ｈ）［ｊ］は１回目の積和演算を行った演算結果に応じた電流量を意味するものとする。また、ＩＳＵＭ （１） （ｈ）［ｊ］のｈは、ｈ組目に含まれる第２データを用いていることを意味する。
　また、ステップＳＴ５において、切替回路ＳＷＣ１のスイッチＳ１ａ［ｊ］はオン状態であり、切替回路ＳＷＣ１のスイッチＳ１ｂ［ｊ］はオフ状態であるため、演算セルアレイＭＡＣＡ１のｊ列目のセルＩＭ１［１，ｊ］乃至セルＩＭ１［ｓ，ｊ］へのＩＳＵＭ （１） （ｈ）［ｊ］の電流は、配線ＷＣＬ１［ｊ］を介して、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］から流れる。
　このとき、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［１］乃至端子Ｃ１Ｔｉ［ｓ］のそれぞれから、演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］に流れる電流量は、（式１．１７）を用いて、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000021
　また、電流生成回路ＣＭ１の端子Ｃ１Ｔｉ［ｊ］からは、ＩＳＵＭ （１） （ｈ）［ｊ］の電流が出力されるため、電流生成回路ＣＭ１の端子Ｃ１Ｔｏ［ｊ］からも、ＩＳＵＭ （１） （ｈ）［ｊ］の電流が出力される。
　また、ステップＳＴ５において、切替回路ＳＷＣ２のスイッチＳ２ａ［ｊ］はオン状態であり、切替回路ＳＷＣ２のスイッチＳ２ｂ［ｊ］はオフ状態であるため、電流生成回路ＣＭ１の端子Ｃ１Ｔｏ［ｊ］からのＩＳＵＭ （１） （ｈ）［ｊ］の電流は、記憶セルアレイＭＥＭＡ１のｊ列目の配線ＢＬ１［ｊ］に流れる。
　ここで、図１及び図４Ａの記憶セルアレイＭＥＭＡ１において、回路ＷＷＤ１が配線ＷＷＬ１［ｈ］に高レベル電位を与え、且つ回路ＲＷＤ１が配線ＲＷＬ１［ｈ］に高レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，１］乃至セルＭＣ１［ｈ，ｓ］に含まれているトランジスタＦ７のゲートと、トランジスタＦ９のゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ７とトランジスタＦ９とがオン状態になる。また、このとき、配線ＷＷＬ１［ｈ］以外の配線ＷＷＬ１［１］乃至配線ＷＷＬ１［ｓ］には、回路ＷＷＤ１から低レベル電位が与えられ、かつ配線ＲＷＬ１［ｈ］以外の配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］には、回路ＲＷＤ１から低レベル電位が与えられているものとする。このため、記憶セルアレイＭＥＭＡ１のｈ行目以外のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］に含まれているトランジスタＦ７と、トランジスタＦ９と、は、オフ状態になっているものとする。
　このとき、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ１［ｊ］との間が導通状態となっており、かつ記憶セルアレイＭＥＭＡ１のｈ行目以外のセルＭＣ１［１，ｊ］乃至セルＭＣ１［ｓ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ１［ｊ］との間が非導通状態となっているので、配線ＢＬ１［ｊ］からセルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （１） （ｈ）［ｊ］の電流が流れる。
　ところで、セルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ７がオン状態になることによって、セルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ８は、ゲートとドレインとの間が導通状態（ダイオード接続の構成）となる。そのため、配線ＢＬ１［ｊ］からセルＭＣ１［ｈ，ｊ］に電流が流れるとき、トランジスタＦ８のゲートと、トランジスタＦ８の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＢＬ１［ｊ］からセルＭＣ１［ｈ，ｊ］に流れる電流量とトランジスタＦ８の第１端子の電位などによって定められる。当該電位は配線ＶＥ２が与える電位であり、本動作例では、例えば、接地電位ＧＮＤとする。また、本動作例では、配線ＢＬ１［ｊ］からセルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （１） （ｈ）［ｊ］の電流が流れることによって、トランジスタＦ８のゲートの電位は、例えば、ＶＭＥＭ［ｈ，ｊ］になるものとする。つまり、トランジスタＦ８において、ゲート−ソース間電圧がＶＭＥＭ［ｈ，ｊ］−ＧＮＤとなり、トランジスタＦ８の第１端子−第２端子間に流れる電流として、電流量ＩＳＵＭ （１） （ｈ）［ｊ］が設定される。
　次に、図１及び図４Ａの記憶セルアレイＭＥＭＡ１において、回路ＷＷＤ１から配線ＷＷＬ１［ｈ］に低レベル電位を与え、且つ回路ＲＷＤ１から配線ＲＷＬ１［ｈ］に低レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，１］乃至セルＭＣ１［ｈ，ｓ］に含まれているトランジスタＦ７のゲートと、トランジスタＦ９のゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ７とトランジスタＦ９とがオフ状態となる。
　セルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ７がオフ状態になることによって、容量Ｃ６には、トランジスタＦ８のゲートの電位と、配線ＶＥ３の電位（ここでは、例えば接地電位ＧＮＤとする）と、の差であるＶＭＥＭ［ｈ，ｊ］−ＧＮＤが保持される。これにより、セルＭＣ１［ｈ，ｊ］のトランジスタＦ８のソース−ドレイン間に流れる電流量ＩＳＵＭ （１） （ｈ）［ｊ］を維持することができる。また、セルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ９がオフ状態になることによって、配線ＢＬ１［ｊ］からセルＭＣ１［ｈ，ｊ］に、セルＭＣ１［ｈ，ｊ］に設定されている、電流量ＩＳＵＭ （１） （ｈ）［ｊ］の電流が流れなくなる。
　上記のとおり、第１データであるＷ（１）のｊ列目のＷ（１）［１，ｊ］乃至Ｗ（１）［ｓ，ｊ］と、ｈ組目の第２データであるＸ（１） （ｈ）［１］乃至Ｘ（１） （ｈ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （１） （ｈ）［ｊ］は、記憶セルアレイＭＥＭＡ１のＭＣ１［ｈ，ｊ］に設定されるものとする。
　具体的には、例えば、第１データであるＷ（１）の１列目のＷ（１）［１，１］乃至Ｗ（１）［ｓ，１］と、１組目の第２データであるＸ（１） （１）［１］乃至Ｘ（１） （１）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （１） （１）［１］は、記憶セルアレイＭＥＭＡ１のセルＭＣ１［１，１］に設定される。また、例えば、第１データであるＷ（１）のｓ列目のＷ（１）［１，ｓ］乃至Ｗ（１）［ｓ，ｓ］と、ｓ組目の第２データであるＸ（１） （ｓ）［１］乃至Ｘ（１） （ｓ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （１） （ｓ）［ｓ］は、記憶セルアレイＭＥＭＡ１のＭＣ１［ｓ，ｓ］に設定される。
　演算セルアレイＭＡＣＡ１において、回路ＸＣＳ１から、１組目からｓ組目までの第２データを順次入力していき、回路ＸＣＳ１から第２データを入力する度に、その演算結果を記憶セルアレイＭＥＭＡ１の１行目から順に書き込むことによって、記憶セルアレイＭＥＭＡ１のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれに設定される電流量を、行列として、ＩＳＵＭ （１）と記載する。なお、第１データであるＷ（１）のｊ列目のＷ（１）［１，ｊ］乃至Ｗ（１）［ｓ，ｊ］と、ｈ組目の第２データであるＸ（１） （ｈ）［１］乃至Ｘ（１） （ｈ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （１） （ｈ）［ｊ］は、ＩＳＵＭ （１）のｈ行ｊ列に記載するものとする。このとき、ＩＳＵＭ （１）は、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000022
　ステップＳＴ５によって、１回目の積和演算が完了する。なお、ステップＳＴ５からステップＳＴ６に移行したとき、ステップＳＴ６以降では２回目の積和演算の動作が行われる。
　なお、ステップＳＴ３乃至ステップＳＴ５で行われる動作は、図１３Ｂに示すブロック図の動作に相当する。また、このとき、ＩＳＵＭ （１）は、Ｘ（１）Ｗ（１）に相当する。
［ステップＳＴ６］
　ステップＳＴ６は、Ｎ＋１回目（ステップＳＴ６でのＮ＋１は２以上の偶数となる）の積和演算を行うため、演算セルアレイＭＡＣＡ２に複数の第１データを書き込む事前の動作を有する。なお、ステップＳＴ６が初めて行われる場合、Ｎ＋１は２となる。
　例えば、ステップＳＴ６は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を非導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を導通状態にし、端子Ｔ１ｃ［ｋ］と端子Ｔ１ｄ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ａ［ｋ］をオフ状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオン状態にし、配線ＳＷＬ１ｃからスイッチＳ１ｃ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｃ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ６は、切替回路ＳＷＣ６が端子Ｔ６ａ［ｋ］と端子Ｔ６ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ６ｂ［ｋ］と端子Ｔ６ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図８Ｂの切替回路ＳＷＣ６において、配線ＳＷＬ６ａからスイッチＳ６ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ６ａ［ｋ］をオン状態にし、配線ＳＷＬ６ｂからスイッチＳ６ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ６ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ６は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳＡ［ｋ］をオン状態にすればよい。
　また、例えば、ステップＳＴ６は、回路ＩＴＲＺにおいて、回路ＩＴＲＺａ［ｋ］と配線ＷＣＬ２［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図１１の回路ＳＷＣＢにおいて、配線ＳＷＬＢからスイッチＳＢ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＢ［ｋ］をオフ状態にすればよい。
　つまり、上記の動作によって、回路ＷＣＳの内部の回路ＷＣＳａ［ｋ］と、配線ＷＣＬ１［ｋ］と、配線ＷＣＬ２［ｋ］と、が互いに導通状態となる。これにより、演算セルアレイＭＡＣＡ２に複数の第１データを書き込むための準備が完了する。
［ステップＳＴ７］
　ステップＳＴ７は、Ｎ＋１回目（ステップＳＴ７が初めて行われる場合、Ｎ＋１＝２）の積和演算を行うため、演算セルアレイＭＡＣＡ２に複数の第１データが書き込まれる動作を有する。
　例えば、前述した図１２のタイミングチャートの時刻Ｔ１１から時刻Ｔ２０までの説明を参照して、演算セルアレイＭＡＣＡ２のセルＩＭ２［１，１］乃至ＩＭ２［ｓ，ｓ］のそれぞれに第１データを書き込む。なお、演算セルアレイＭＡＣＡ２のセルＩＭ２［ｉ，ｊ］に書き込まれる第１データをＷ（Ｎ＋１）［ｉ，ｊ］と記載する。
　また、このとき、演算セルアレイＭＡＣＡ２に書き込まれる第１データを行列としてＷ（Ｎ＋１）と記載する。また、Ｗ（Ｎ＋１）は、下記のとおり、表記することができる。
Figure JPOXMLDOC01-appb-M000023
　なお、ステップＳＴ６及びステップＳＴ７で行われる動作は、Ｎ＝２の場合では、図１３Ｃに示すブロック図の動作に相当する。
［ステップＳＴ８］
　ステップＳＴ８は、Ｎ＋１回目（ステップＳＴ８が初めて行われる場合、Ｎ＋１＝２）の積和演算を行う場合において、演算セルアレイＭＡＣＡ２に複数の第２データを入力するための事前の動作を有する。
　例えば、ステップＳＴ８は、切替回路ＳＷＣ６が端子Ｔ６ａ［ｋ］と端子Ｔ６ｂ［ｋ］との間を非導通状態にし、かつ端子Ｔ６ｂ［ｋ］と端子Ｔ６ｃ［ｋ］との間を導通状態にする動作を有する。
　具体的には、図８Ｂの切替回路ＳＷＣ６において、配線ＳＷＬ６ａからスイッチＳ６ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ６ａ［ｋ］をオフ状態にし、配線ＳＷＬ６ｂからスイッチＳ６ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ６ｂ［ｋ］をオン状態にすればよい。
［ステップＢＲ４］
　ステップＢＲ４では、演算回路ＣＤＶの動作において、Ｎ＋１回目（ステップＢＲ４が初めて行われる場合、Ｎ＋１＝２）の積和演算で終了するか否かの判定が行われる。演算回路ＣＤＶの動作において、Ｎ＋１回目の積和演算で終了しない場合には、ステップＳＴ９に移行し、Ｎ＋１回目の積和演算で終了する場合には、ステップＳＴ１５に移行する。
［ステップＳＴ９］
　ステップＳＴ９は、Ｎ＋１回目（ステップＳＴ７が初めて行われる場合、Ｎ＋１＝２）の積和演算を行うための事前の動作を有する。
　例えば、ステップＳＴ９は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を非導通状態にし、端子Ｔ１ｃ［ｋ］と端子Ｔ１ｄ［ｋ］との間を導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオフ状態にし、配線ＳＷＬ１ｃからスイッチＳ１ｃ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ｃ［ｋ］をオン状態にすればよい。
　また、例えば、ステップＳＴ９は、切替回路ＳＷＣ２が端子Ｔ２ａ［ｋ］と端子Ｔ２ｂ［ｋ］との間を非導通状態にし、かつ端子Ｔ２ｂ［ｋ］と端子Ｔ２ｃ［ｋ］との間を導通状態にする動作を有する。
　具体的には、図７Ｂの切替回路ＳＷＣ２において、配線ＳＷＬ２ａからスイッチＳ２ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ２ａ［ｋ］をオフ状態にし、配線ＳＷＬ２ｂからスイッチＳ２ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ２ｂ［ｋ］をオン状態にすればよい。
　また、例えば、ステップＳＴ９は、切替回路ＳＷＣ３が端子Ｔ３ａ［ｋ］と端子Ｔ３ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ３ｂ［ｋ］と端子Ｔ３ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ｃの切替回路ＳＷＣ３において、配線ＳＷＬ３ａからスイッチＳ３ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ３ａ［ｋ］をオン状態にし、配線ＳＷＬ３ｂからスイッチＳ３ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ３ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ９は、回路ＩＴＲＺにおいて、回路ＩＴＲＺａ［ｋ］と配線ＷＣＬ２［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図１１の回路ＳＷＣＢにおいて、配線ＳＷＬＢからスイッチＳＢ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＢ［ｋ］をオフ状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ２において、Ｎ＋１回目の積和演算を行う準備が完了する。
［ステップＳＴ１０］
　ステップＳＴ１０は、演算セルアレイＭＡＣＡ２において、複数の第１データと複数の第２データとの、Ｎ＋１回目の積和演算を行う動作を有する。なお、ステップＳＴ１０が初めて行われる場合、Ｎ＋１＝２回目となる。また、ここでは、第１データＷ（Ｎ＋１）と第２データＸ（Ｎ＋１）との積和演算が行われる。なお、Ｘ（Ｎ＋１）については、後述する。
　ステップＳＴ１０では、記憶セルアレイＭＥＭＡ１から、１行目からｓ行目までの１回目の積和演算の結果が順次読み出される。
　ここで、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，１］乃至セルＭＣ１［ｈ，ｓ］から、１回目の演算結果が読み出された場合を考える。具体的には、例えば、記憶セルアレイＭＥＭＡ１において、回路ＲＷＤ１が配線ＲＷＬ１［ｈ］に高レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，１］乃至セルＭＣ１［ｈ，ｓ］に含まれているトランジスタＦ９のゲートに高レベル電位が印加されて、それぞれのトランジスタＦ９がオン状態になる。また、このとき、配線ＲＷＬ１［ｈ］以外の配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］には、回路ＲＷＤ１から低レベル電位が与えられているものとする。このため、記憶セルアレイＭＥＭＡ１のｈ行目以外のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］に含まれているトランジスタＦ９はオフ状態になっているものとする。
　このとき、記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ１［ｊ］との間が導通状態となっており、かつ記憶セルアレイＭＥＭＡ１のｈ行目以外のセルＭＣ１［１，ｊ］乃至セルＭＣ１［ｓ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ１［ｊ］との間が非導通状態となっている。さらに、切替回路ＳＷＣ２によって、電流生成回路ＲＬ１の端子Ｒ１Ｔｉ［ｊ］と配線ＢＬ１［ｊ］との間が導通状態となっているため、電流生成回路ＲＬ１の端子Ｒ１Ｔｉ［ｊ］から、配線ＢＬ１［ｊ］を介して、セルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流が流れる。
　電流生成回路ＲＬ１は、端子Ｒ１Ｔｉ［ｊ］に入力された電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］に応じた値を入力値として、関数系の演算を行い、当該演算の結果に応じた量の電流を端子Ｒ１Ｔｏ［ｊ］に出力する。ここで、関数をＦ（ｘ）（ｘは入力値）とし、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］を入力値としたときの当該関数の演算結果をＦ（ＩＳＵＭ （Ｎ） （ｈ）［ｊ］）＝Ｘ（Ｎ＋１） （ｈ）［ｊ］×ＩＸｕｔと定義する。つまり、電流生成回路ＲＬ１は、端子Ｒ１Ｔｉ［ｊ］に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流量の電流が入力されることにより、端子Ｒ１Ｔｏ［ｊ］から電流量Ｘ（Ｎ＋１） （ｈ）［ｊ］×ＩＸｕｔが出力される。また、Ｘ（Ｎ＋１） （ｈ）［ｊ］がＮ＋１回目の積和演算における第２データとなる。
　ここで、電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［１］乃至端子Ｒ１Ｔｏ［ｓ］から出力される第２データを行列としてＸ（Ｎ＋１）と記載する。なお、電流生成回路ＲＬ１の端子Ｒ１Ｔｉ［ｊ］から記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流が流れることにより、端子Ｒ１Ｔｏ［ｊ］から出力される第２データＸ（Ｎ＋１） （ｈ）［ｊ］は、Ｘ（Ｎ＋１）のｈ行ｊ列目に記載されるものとする。
Figure JPOXMLDOC01-appb-M000024
　なお、Ｘ（Ｎ＋１）のｈ行のＸ（Ｎ＋１） （ｈ）［１］乃至Ｘ（Ｎ＋１） （ｈ）［ｓ］は、Ｎ＋１回目の演算回路の第ｈ組目の第２データとする。
　また、切替回路ＳＷＣ６によって、電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［ｉ］と配線ＸＣＬ２［ｉ］との間が導通状態となっているため、電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［ｉ］から、配線ＸＣＬ２［ｉ］を介して、セルＩＭＤ２［ｉ］と、セルＩＭ２［ｉ，１］乃至セルＩＭ２［ｉ，ｓ］と、に電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｉ］の電流が流れる。
　ここで記憶セルアレイＭＥＭＡ１から、１行目からｓ行目までのＮ回目の積和演算の結果を行毎に読み出すことにより、電流生成回路ＲＬ１の端子Ｒ１Ｔｏ［１］乃至端子Ｒ１Ｔｏ［ｓ］からは、１組目からｓ組目までの第２データに応じた電流が順次出力される。これにより、記憶セルアレイＭＥＭＡ１の１行目からｓ行目までの順番で、各行に設定されている１組の第２データが演算セルアレイＭＡＣＡ２のセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］と、セルＩＭ２［１，１］乃至ＩＭ２［ｓ，ｓ］と、に送信される。
　具体的には、例えば、電流生成回路ＲＬ１は、１組目の第２データとしてＸ（Ｎ＋１） （１）［１］×ＩＸｕｔ乃至Ｘ（Ｎ＋１） （１）［ｓ］×ＩＸｕｔの量の電流を、演算セルアレイＭＡＣＡ１に出力する。また、例えば、電流生成回路ＲＬ１は、ｓ組目の第２データとしてＸ（Ｎ＋１） （ｓ）［１］×ＩＸｕｔ乃至Ｘ（Ｎ＋１） （ｓ）［ｓ］×ＩＸｕｔの量の電流を、演算セルアレイＭＡＣＡ１に出力する。
　なお、演算セルアレイＭＡＣＡ２における積和演算については、図１２のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３まで、又はステップＳＴ５の説明を適宜参酌する。
　ここで、ｈ組目の第２データが演算セルアレイＭＡＣＡ１に入力された場合を考える。このとき、電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［ｊ］から、演算セルアレイＭＡＣＡ２に延設されている配線ＷＣＬ２［ｊ］に流れる電流量をＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］とする。
　また、ステップＳＴ１０において、切替回路ＳＷＣ１のスイッチＳ１ｂ［ｊ］はオフ状態であり、切替回路ＳＷＣ１のスイッチＳ１ｃ［ｊ］はオン状態であるため、演算セルアレイＭＡＣＡ２のｊ列目のセルＩＭ２［１，ｊ］乃至セルＩＭ２［ｓ，ｊ］へのＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流は、配線ＷＣＬ２［ｊ］を介して、電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［ｊ］から流れる。
　このとき、電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［１］乃至端子Ｃ２Ｔｉ［ｓ］のそれぞれから、演算セルアレイＭＡＣＡ２に延設されている配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｓ］に流れる電流量は、（式１．１７）を用いて、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000025
　また、電流生成回路ＣＭ２の端子Ｃ２Ｔｉ［ｊ］からは、ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流が出力されるため、電流生成回路ＣＭ２の端子Ｃ２Ｔｏ［ｊ］からも、ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流が出力される。
　また、ステップＳＴ１０において、切替回路ＳＷＣ２のスイッチＳ２ａ［ｊ］はオン状態であり、切替回路ＳＷＣ２のスイッチＳ２ｂ［ｊ］はオフ状態であるため、電流生成回路ＣＭ２の端子Ｃ２Ｔｏ［ｊ］からのＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流は、記憶セルアレイＭＥＭＡ２のｊ列目の配線ＢＬ２［ｊ］に流れる。
　ここで、図１及び図４Ｂの記憶セルアレイＭＥＭＡ２において、回路ＷＷＤ２から配線ＷＷＬ２［ｈ］に高レベル電位を与え、且つ回路ＲＷＤ２から配線ＲＷＬ２［ｈ］に高レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，１］乃至セルＭＣ２［ｈ，ｓ］に含まれているトランジスタＦ７のゲートと、トランジスタＦ９のゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ７とトランジスタＦ９とがオン状態になる。また、このとき、配線ＷＷＬ２［ｈ］以外の配線ＷＷＬ２［１］乃至配線ＷＷＬ２［ｓ］には、回路ＷＷＤ２から低レベル電位が与えられ、かつ配線ＲＷＬ２［ｈ］以外の配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］には、回路ＲＷＤ２から低レベル電位が与えられているものとする。このため、記憶セルアレイＭＥＭＡ２のｈ行目以外のセルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］に含まれているトランジスタＦ７と、トランジスタＦ９と、は、オフ状態になっているものとする。
　このとき、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ１［ｈ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ２［ｊ］との間が導通状態となっており、かつ記憶セルアレイＭＥＭＡ２のｈ行目以外のセルＭＣ２［１，ｊ］乃至セルＭＣ２［ｓ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ２［ｊ］との間が非導通状態となっているので、配線ＢＬ２［ｊ］からセルＭＣ２［ｈ，ｊ］に電流量ＩＳＵＭ （２） （ｈ）［ｊ］の電流が流れる。
　ところで、セルＭＣ２［ｈ，ｊ］に含まれているトランジスタＦ７がオン状態になることによって、セルＭＣ２［ｈ，ｊ］に含まれているトランジスタＦ８は、ゲートとドレインとの間が導通状態（ダイオード接続）の構成となる。そのため、配線ＢＬ２［ｊ］からセルＭＣ２［ｈ，ｊ］に電流が流れるとき、トランジスタＦ８のゲートと、トランジスタＦ８の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＢＬ２［ｊ］からセルＭＣ２［ｈ，ｊ］に流れる電流量とトランジスタＦ８の第１端子の電位などによって定められる。当該電位は配線ＶＥ２が与える電位であり、本動作例では、例えば、接地電位ＧＮＤとする。また、本動作例では、配線ＢＬ２［ｊ］からセルＭＣ２［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流が流れることによって、トランジスタＦ８のゲートの電位は、例えば、ＶＭＥＭ［ｈ，ｊ］になるものとする。つまり、トランジスタＦ８において、ゲート−ソース間電圧がＶＭＥＭ［ｈ，ｊ］−ＧＮＤとなり、トランジスタＦ８の第１端子−第２端子間に流れる電流として、電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］が設定される。
　次に、図１及び図４Ａの記憶セルアレイＭＥＭＡ２において、回路ＷＷＤ２から配線ＷＷＬ２［ｈ］に低レベル電位を与え、且つ回路ＲＷＤ２から配線ＲＷＬ２［ｈ］に低レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，１］乃至セルＭＣ２［ｈ，ｓ］に含まれているトランジスタＦ７のゲートと、トランジスタＦ９のゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ７とトランジスタＦ９とがオフ状態となる。
　セルＭＣ２［ｈ，ｊ］に含まれているトランジスタＦ７がオフ状態になることによって、容量Ｃ６には、トランジスタＦ８のゲートの電位と、配線ＶＥ３の電位（ここでは、例えば接地電位ＧＮＤとする）と、の差であるＶＭＥＭ［ｈ，ｊ］−ＧＮＤが保持される。これにより、セルＭＣ２［ｈ，ｊ］のトランジスタＦ８のソース−ドレイン間に流れる電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］を維持することができる。また、セルＭＣ２［ｈ，ｊ］に含まれているトランジスタＦ９がオフ状態になることによって、配線ＢＬ２［ｊ］からセルＭＣ２［ｈ，ｊ］に、セルＭＣ２［ｈ，ｊ］に設定されている、電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流が流れなくなる。
　上記のとおり、第１データであるＷ（Ｎ＋１）のｊ列目のＷ（Ｎ＋１）［１，ｊ］乃至Ｗ（Ｎ＋１）［ｓ，ｊ］と、ｈ組目の第２データであるＸ（Ｎ＋１） （ｈ）［１］乃至Ｘ（Ｎ＋１） （ｈ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］は、記憶セルアレイＭＥＭＡ２のＭＣ２［ｈ，ｊ］に設定されるものとする。
　具体的には、例えば、第１データであるＷ（Ｎ＋１）の１列目のＷ（Ｎ＋１）［１，１］乃至Ｗ（Ｎ＋１）［ｓ，１］と、１組目の第２データであるＸ（Ｎ＋１） （１）［１］乃至Ｘ（Ｎ＋１） （１）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （Ｎ＋１） （１）［１］は、記憶セルアレイＭＥＭＡ２のセルＭＣ２［１，１］に設定される。また、例えば、第１データであるＷ（Ｎ＋１）のｓ列目のＷ（Ｎ＋１）［１，ｓ］乃至Ｗ（Ｎ＋１）［ｓ，ｓ］と、ｓ組目の第２データであるＸ（Ｎ＋１） （ｓ）［１］乃至Ｘ（Ｎ＋１） （ｓ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （Ｎ＋１） （ｓ）［ｓ］は、記憶セルアレイＭＥＭＡ２のＭＣ２［ｓ，ｓ］に設定される。
　演算セルアレイＭＡＣＡ２において、記憶セルアレイＭＥＭＡ１から、１組目からｓ組目までの第２データを順次入力していき、回路ＸＣＳ１から第２データを入力する度に、その演算結果を記憶セルアレイＭＥＭＡ２の１行目から順に書き込むことによって、記憶セルアレイＭＥＭＡ２のセルＭＣ２［１，１］乃至セルＭＣ２［１，１］のそれぞれに設定される電流量を、行列として、ＩＳＵＭ （Ｎ＋１）と記載する。なお、第１データであるＷ（Ｎ＋１）のｊ列目のＷ（Ｎ＋１）［１，ｊ］乃至Ｗ（Ｎ＋１）［ｓ，ｊ］と、ｈ組目の第２データであるＸ（Ｎ＋１） （ｈ）［１］乃至Ｘ（Ｎ＋１） （ｈ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］は、ＩＳＵＭ （Ｎ＋１）のｈ行ｊ列に記載するものとする。このとき、ＩＳＵＭ （Ｎ＋１）は、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000026
　ステップＳＴ１０によって、Ｎ＋１回目の積和演算が完了する。また、ステップＳＴ１０が完了後は、Ｎの値を２だけ増やして、ステップＳＴ１に移行する。例えば、ステップＳＴ１０において、Ｎ＝１のとき（ステップＳＴ１０でＮ＋１＝２回目の積和演算が行われたとき）、次のステップＳＴ１では、Ｎ＝３となる。
　なお、ステップＳＴ８乃至ステップＳＴ１０で行われる動作は、Ｎ＝２の場合では、図１４Ａに示すブロック図の動作に相当する。また、このとき、ＩＳＵＭ （２）は、Ｘ（２）Ｗ（２）に相当する。
［ステップＳＴ１１］
　ステップＳＴ１１は、Ｎ回目（ステップＳＴ１１では、Ｎは３以上の奇数となる）の積和演算を行うための事前の動作を有する。なお、ステップＳＴ１１が初めて行われる場合、Ｎは３となる。
　例えば、ステップＳＴ１１は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ａ［ｋ］をオン状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオフ状態にすればよい。なお、この動作は、図１２のタイミングチャートの時刻Ｔ２１から時刻Ｔ２２までの切替回路ＳＷＣ１の動作に相当する。
　また、例えば、ステップＳＴ１１は、切替回路ＳＷＣ２が端子Ｔ２ａ［ｋ］と端子Ｔ２ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ２ｂ［ｋ］と端子Ｔ２ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ｂの切替回路ＳＷＣ２において、配線ＳＷＬ２ａからスイッチＳ２ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ２ａ［ｋ］をオン状態にし、配線ＳＷＬ２ｂからスイッチＳ２ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ２ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１１は、切替回路ＳＷＣ３が端子Ｔ３ａ［ｋ］と端子Ｔ３ｂ［ｋ］との間を非導通状態にし、かつ端子Ｔ３ｂ［ｋ］と端子Ｔ３ｃ［ｋ］との間を導通状態にする動作を有する。
　具体的には、図７Ｃの切替回路ＳＷＣ３において、配線ＳＷＬ３ａからスイッチＳ３ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ３ａ［ｋ］をオフ状態にし、配線ＳＷＬ３ｂからスイッチＳ３ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ３ｂ［ｋ］をオン状態にすればよい。
　また、例えば、ステップＳＴ１１は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＡ［ｋ］をオフ状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ１において、複数の第１データと複数の第２データとの、Ｎ回目の積和演算を行う準備が完了する。
［ステップＳＴ１２］
　ステップＳＴ１２は、演算セルアレイＭＡＣＡ１において、Ｎ回目（ステップＳＴ１２では、Ｎは３以上の奇数となる）の、積和演算を行う動作を有する。なお、ここでは、第１データＷ（Ｎ）と第２データＸ（Ｎ）との積和演算が行われる。なお、Ｘ（Ｎ）については、後述する。
　ステップＳＴ１２では、記憶セルアレイＭＥＭＡ２から、１行目からｓ行目までのＮ−１回目の積和演算の結果が順次読み出される。
　ここで、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，１］乃至セルＭＣ２［ｈ，ｓ］から、Ｎ−１回目の演算結果が読み出された場合を考える。具体的には、例えば、記憶セルアレイＭＥＭＡ２において、回路ＲＷＤ２が配線ＲＷＬ２［ｈ］に高レベル電位を与える。これにより、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，１］乃至セルＭＣ２［ｈ，ｓ］に含まれているトランジスタＦ９のゲートに高レベル電位が印加されて、それぞれのトランジスタＦ９がオン状態になる。また、このとき、配線ＲＷＬ２［ｈ］以外の配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］には、回路ＲＷＤ２から低レベル電位が与えられているものとする。このため、記憶セルアレイＭＥＭＡ２のｈ行目以外のセルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］に含まれているトランジスタＦ９はオフ状態になっているものとする。
　このとき、記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ２［ｊ］との間が導通状態となっており、かつ記憶セルアレイＭＥＭＡ２のｈ行目以外のセルＭＣ２［１，ｊ］乃至セルＭＣ２［ｓ，ｊ］に含まれているトランジスタＦ８の第１端子と配線ＢＬ２［ｊ］との間が非導通状態となっている。さらに、切替回路ＳＷＣ３によって、電流生成回路ＲＬ２の端子Ｒ２Ｔｉ［ｊ］と配線ＢＬ２［ｊ］との間が導通状態となっているため、電流生成回路ＲＬ２の端子Ｒ２Ｔｉ［ｊ］から、配線ＢＬ２［ｊ］を介して、セルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］の電流が流れる。
　電流生成回路ＲＬ２は、電流生成回路ＲＬ１と同様に、端子Ｒ２Ｔｉ［ｊ］に入力された電流量ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］に応じた値を入力値として、関数系の演算を行い、当該演算の結果に応じた量の電流を端子Ｒ２Ｔｏ［ｊ］に出力する。ここで、関数をＦ（ｘ）（ｘは入力値）とし、ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］を入力値としたときの当該関数の演算結果をＦ（ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］）＝Ｘ（Ｎ） （ｈ）［ｊ］×ＩＸｕｔと定義する。つまり、電流生成回路ＲＬ２は、端子Ｒ２Ｔｉ［ｊ］に電流量ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］の電流量の電流が入力されることにより、端子Ｒ２Ｔｏ［ｊ］から電流量Ｘ（Ｎ） （ｈ）［ｊ］×ＩＸｕｔが出力される。また、Ｘ（Ｎ） （ｈ）［ｊ］がＮ回目の積和演算における第２データとなる。
　ここで、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［１］乃至端子Ｒ２Ｔｏ［ｓ］から出力される第２データを行列としてＸ（Ｎ）と記載する。なお、電流生成回路ＲＬ２の端子Ｒ２Ｔｉ［ｊ］から記憶セルアレイＭＥＭＡ２のｈ行目のセルＭＣ２［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ−１） （ｈ）［ｊ］の電流が流れることにより、端子Ｒ２Ｔｏ［ｊ］から出力される第２データＸ（Ｎ） （ｈ）［ｊ］は、Ｘ（Ｎ）のｈ行ｊ列目に記載されるものとする。
Figure JPOXMLDOC01-appb-M000027
　なお、Ｘ（Ｎ）のｈ行のＸ（Ｎ） （ｈ）［１］乃至Ｘ（Ｎ） （ｈ）［ｓ］は、Ｎ回目の演算回路の第ｈ組目の第２データとする。
　また、切替回路ＳＷＣ５によって、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［ｉ］と配線ＸＣＬ１［ｉ］との間が導通状態となっているため、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［ｉ］から、配線ＸＣＬ１［ｉ］を介して、セルＩＭＤ１［ｉ］と、セルＩＭ１［ｉ，１］乃至セルＩＭ１［ｉ，ｓ］と、に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｉ］の電流が流れる。
　ここで、記憶セルアレイＭＥＭＡ２から、１行目からｓ行目までのＮ−１回目の積和演算の結果を行毎に読み出すことにより、電流生成回路ＲＬ２の端子Ｒ２Ｔｏ［１］乃至端子Ｒ２Ｔｏ［ｓ］からは、１組目からｓ組目までの第２データに応じた電流が順次出力される。これにより、記憶セルアレイＭＥＭＡ２の１行目からｓ行目までの順番で、各行に設定されている１組の第２データが演算セルアレイＭＡＣＡ１のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］と、セルＩＭ１［１，１］乃至ＩＭ１［ｓ，ｓ］と、に送信される。
　その後は、ステップＳＴ５と同様に、演算セルアレイＭＡＣＡ１で積和演算が行われ、その演算結果が記憶セルアレイＭＥＭＡ１に書き込まれる。このとき、記憶セルアレイＭＥＭＡ１のセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］のそれぞれに設定される電流量を、行列として、ＩＳＵＭ （Ｎ）と記載する。なお、第１データであるＷ（Ｎ）のｊ列目のＷ（Ｎ）［１，ｊ］乃至Ｗ（Ｎ）［ｓ，ｊ］と、ｈ組目の第２データであるＸ（Ｎ） （ｈ）［１］乃至Ｘ（Ｎ） （ｈ）［ｓ］との積和演算の結果の値に応じた電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］は、ＩＳＵＭ （Ｎ）のｈ行ｊ列に記載するものとする。このとき、ＩＳＵＭ （Ｎ）は、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000028
　ステップＳＴ１２によって、Ｎ回目の積和演算が完了する。なお、ステップＳＴ１２からステップＳＴ６に移行したとき、ステップＳＴ６以降ではＮ＋１回目の積和演算の動作が行われる。
　なお、ステップＳＴ１１、及びステップＳＴ１２で行われる動作は、Ｎ＝３の場合では、図１４Ｃに示すブロック図の動作に相当する。また、このとき、ＩＳＵＭ （３）は、Ｘ（３）Ｗ（３）に相当する。
［ステップＳＴ１３］
　ステップＳＴ１３は、演算セルアレイＭＡＣＡ１に複数の第２データを入力して、最後の積和演算を行うための事前の動作を有する。
　例えば、ステップＳＴ１３は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を非導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を導通状態にし、端子Ｔ１ｃ［ｋ］と端子Ｔ１ｄ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ａ［ｋ］をオフ状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオン状態にし、配線ＳＷＬ３ａからスイッチＳ１ｃ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｃ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１３は、切替回路ＳＷＣ６が端子Ｔ６ａ［ｋ］と端子Ｔ６ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ６ｂ［ｋ］と端子Ｔ６ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図８Ｂの切替回路ＳＷＣ６において、配線ＳＷＬ６ａからスイッチＳ６ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ６ａ［ｋ］をオン状態にし、配線ＳＷＬ６ｂからスイッチＳ６ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ６ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１３は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＡ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１３は、回路ＩＴＲＺにおいて、回路ＩＴＲＺａ［ｋ］と配線ＷＣＬ２［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図１１の回路ＳＷＣＢにおいて、配線ＳＷＬＢからスイッチＳＢ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳＢ［ｋ］をオン状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ１において、最後の積和演算を行う準備が完了する。
［ステップＳＴ１４］
　ステップＳＴ１４は、演算セルアレイＭＡＣＡ１において、最後の積和演算を行う動作を有する。また、ここでは、第１データＷ（Ｎ）と第２データＸ（Ｎ）との積和演算（ここでのＮは１以上の奇数となる）が行われるものとする。
　具体的には、例えば、ステップＳＴ１４は、ステップＳＴ５、又はステップＳＴ１０と同様に、配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］から、演算セルアレイＭＡＣＡ１のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］と、セルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］と、のそれぞれに第２データが送信される。
　ここで、ステップＳＴ１４において、演算セルアレイＭＡＣＡ１に入力される第２データを行列として、Ｘ（Ｎ）と記載する（ここでのＮは１以上の奇数となる）。なお、Ｘ（Ｎ）は、式（１．２７）と同様である。
　また、ステップＳＴ１４は、ステップＳＴ５又はステップＳＴ１０と同様に、演算セルアレイＭＡＣＡ１のセルＩＭＤ１［１］乃至セルＩＭＤ１［ｓ］と、セルＩＭ１［１，１］乃至ＩＭ１［ｓ，ｓ］と、のそれぞれに、１組目乃至ｓ組目の第２データが順次入力されることによって、配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］のそれぞれには、第１データと第２データとの積和演算の結果に応じた量の電流が流れる。
　また、ステップＳＴ１４において、回路ＸＣＳ２から配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］のそれぞれには、接地電位ＧＮＤが与えられるものとする。これにより、演算セルアレイＭＡＣ２のｊ列目において、配線ＷＣＬ２［ｊ］から、演算セルアレイＭＡＣ２のセルＩＭ２［１，ｊ］乃至セルＩＭ２［ｓ，ｊ］には、電流が流れない。
　また、ステップＳＴ１４において、切替回路ＳＷＣ１のスイッチＳ１ａ［ｊ］はオフ状態であり、切替回路ＳＷＣ１のスイッチＳ１ｂ［ｊ］はオン状態であり、切替回路ＳＷＣ１のスイッチＳ１ｃ［ｊ］はオフ状態である。また、図１１Ａの回路ＳＷＣＢのスイッチＳＢ［ｊ］（図示しない）はオン状態である。
　上記より、演算セルアレイＭＡＣＡ１のｊ列目のセルＩＭ１［１，ｊ］乃至セルＩＭ１［ｓ，ｊ］へのＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流は、配線ＷＣＬ１［ｊ］及び配線ＷＣＬ２［ｊ］を介して、図１１の回路ＩＴＲＺの回路ＩＴＲＺａ［ｊ］（図示しない）から流れることになる。
　ここで、ｈ組目の第２データが演算セルアレイＭＡＣＡ１に入力された場合を考える。このとき、回路ＩＴＲＺａ［ｊ］から、演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［ｊ］に流れる電流量をＩＳＵＭ （Ｎ） （ｈ）［ｊ］とする。なお、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］のＮは、積和演算の回数を示しており、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］はＮ回目の積和演算を行った演算結果に応じた電流量を意味するものとする。また、ＩＳＵＭ （Ｎ） （ｈ）［ｉ］のｈは、ｈ組目に含まれる第２データを用いていることを意味する。
　このとき、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］のそれぞれから、演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］に流れる電流量は、（式１．１７）を用いて、次式のとおり表記することができる。
Figure JPOXMLDOC01-appb-M000029
　また、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］のそれぞれにおいて、変換回路ＲＬ３［ｊ］は、端子Ｒ３Ｔｉ［ｊ］に入力された電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］に応じた値を入力値として、関数系の演算を行い、当該演算の結果に応じた量の電流を端子Ｒ３Ｔｏ［ｊ］に出力する。ここで、関数をＦ（ｘ）（ｘは入力値）とし、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］を入力値としたときの当該関数の演算結果をＦ（ＩＳＵＭ （Ｎ） （ｈ）［ｊ］）＝Ｔ（ｈ）［ｊ］×ＩＴｕｔと定義する。なお、ＩＴｕｔは、Ｔ（ｈ）［ｊ］が１のときに流れる基準電流とする。変換回路ＲＬ３は、端子Ｒ３Ｔｉ［ｊ］に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流量の電流が入力されることにより、端子Ｒ３Ｔｏ［ｊ］から電流量Ｔ（ｈ）［ｊ］×ＩＴｕｔが出力される。また、Ｔ（ｈ）［ｊ］が、演算回路ＣＤＶによって得られる演算結果となる。
　ここで、変換回路ＲＬ３［１］乃至変換回路ＲＬ３［ｓ］のそれぞれの端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］から出力される演算結果を、行列としてＴと記載する。なお、変換回路ＲＬ３［ｊ］の端子Ｒ３Ｔｉ［ｊ］から記憶セルアレイＭＥＭＡ１のｈ行目のセルＭＣ１［ｈ，ｊ］に電流量ＩＳＵＭ （Ｎ） （ｈ）［ｊ］の電流が流れることにより、端子Ｒ３Ｔｏ［ｊ］から出力される演算結果Ｔ（ｈ）［ｊ］は、Ｔのｈ行ｊ列目に記載されるものとする。
Figure JPOXMLDOC01-appb-M000030
　なお、Ｔのｈ行のＴ（ｈ）［１］乃至Ｔ（ｈ）［ｓ］は、Ｎ回目の積和演算において第ｈ組目の第２データを用いて得られた、変換回路ＲＬ３［１］乃至変換回路ＲＬ３［ｓ］のそれぞれの端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］から出力された結果である。
　ところで、演算セルアレイＭＡＣＡ１において、１組目からｓ組目までの第２データを順次入力することにより、変換回路ＲＬ３の端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］からは、１組目からｓ組目までの各組の場合における演算結果が順次出力される。
　その後、回路ＩＴＲＺａ［ｊ］において、変換回路ＲＬ３の端子Ｒ３Ｔｏ［ｊ］から順次出力された演算結果Ｔ（１）［ｊ］乃至Ｔ（ｓ）［ｊ］は、アナログデジタル変換回路ＡＤＣによって、デジタル信号に変換されて、配線ＯＬ［ｊ］から出力される。
　なお、ステップＳＴ１３、及びステップＳＴ１４で行われる動作は、図１５Ａに示すブロック図の動作に相当する。
［ステップＳＴ１５］
　ステップＳＴ１５は、演算セルアレイＭＡＣＡ２に複数の第２データを入力して、最後の積和演算を行うための事前の動作を有する。
　例えば、ステップＳＴ１５は、切替回路ＳＷＣ１が端子Ｔ１ａ［ｋ］と端子Ｔ１ｂ［ｋ］との間を非導通状態にし、端子Ｔ１ａ［ｋ］と端子Ｔ１ｃ［ｋ］との間を導通状態にし、端子Ｔ１ｃ［ｋ］と端子Ｔ１ｄ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図７Ａの切替回路ＳＷＣ１において、配線ＳＷＬ１ａからスイッチＳ１ａ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ａ［ｋ］をオフ状態にし、配線ＳＷＬ１ｂからスイッチＳ１ｂ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ１ｂ［ｋ］をオン状態にし、配線ＳＷＬ３ａからスイッチＳ１ｃ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ１ｃ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１５は、切替回路ＳＷＣ５が端子Ｔ５ａ［ｋ］と端子Ｔ５ｂ［ｋ］との間を導通状態にし、かつ端子Ｔ５ｂ［ｋ］と端子Ｔ５ｃ［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図８Ａの切替回路ＳＷＣ５において、配線ＳＷＬ５ａからスイッチＳ５ａ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳ５ａ［ｋ］をオン状態にし、配線ＳＷＬ５ｂからスイッチＳ５ｂ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳ５ｂ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１５は、回路ＷＣＳにおいて、回路ＷＣＳａ［ｋ］と配線ＷＣＬ１［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図２の回路ＳＷＣＡにおいて、配線ＳＷＬＡからスイッチＳＡ［ｋ］の制御端子に低レベル電位を与えて、スイッチＳＡ［ｋ］をオフ状態にすればよい。
　また、例えば、ステップＳＴ１５は、回路ＩＴＲＺにおいて、回路ＩＴＲＺａ［ｋ］と配線ＷＣＬ２［ｋ］との間を非導通状態にする動作を有する。
　具体的には、図１１の回路ＳＷＣＢにおいて、配線ＳＷＬＢからスイッチＳＢ［ｋ］の制御端子に高レベル電位を与えて、スイッチＳＢ［ｋ］をオン状態にすればよい。
　上記によって、演算セルアレイＭＡＣＡ２において、最後の積和演算を行う準備が完了する。
［ステップＳＴ１６］
　ステップＳＴ１６は、演算セルアレイＭＡＣＡ２において、最後の、複数の第１データと複数の第２データとの積和演算を行う動作を有する。また、ここでは、第１データＷ（Ｎ＋１）と第２データＸ（Ｎ＋１）との積和演算（ここでのＮ＋１は２以上の偶数となる）が行われるものとする。
　具体的には、例えば、ステップＳＴ１６は、ステップＳＴ５又はステップＳＴ１０と同様に、配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］から、演算セルアレイＭＡＣＡ２のセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］と、セルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］と、のそれぞれに第２データが送信される。
　ここで、ステップＳＴ１６において、演算セルアレイＭＡＣＡ２に入力される第２データを行列として、Ｘ（Ｎ＋１）と記載する（ここでのＮ＋１は２以上の偶数となる）。なお、Ｘ（Ｎ）は、式（１．２７）と同様である。
　また、ステップＳＴ１６は、ステップＳＴ５、又はステップＳＴ１０と同様に、演算セルアレイＭＡＣＡ２のセルＩＭＤ２［１］乃至セルＩＭＤ２［ｓ］と、セルＩＭ２［１，１］乃至ＩＭ２［ｓ，ｓ］と、のそれぞれに、１組目乃至ｓ組目の第２データが順次入力されることによって、配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｓ］のそれぞれには、第１データと第２データとの積和演算の結果に応じた量の電流が流れる。
　また、ステップＳＴ１６において、回路ＸＣＳ１から配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］のそれぞれには、接地電位ＧＮＤが与えられるものとする。これにより、演算セルアレイＭＡＣ１のｊ列目において、配線ＷＣＬ１［ｊ］から、演算セルアレイＭＡＣ１のセルＩＭ１［１，ｊ］乃至セルＩＭ１［ｓ，ｊ］には、電流が流れない。
　また、ステップＳＴ１６において、切替回路ＳＷＣ１のスイッチＳ１ａ［ｊ］はオフ状態であり、切替回路ＳＷＣ１のスイッチＳ１ｂ［ｊ］はオン状態であり、切替回路ＳＷＣ１のスイッチＳ１ｃ［ｊ］はオフ状態である。また、図１１Ａの回路ＳＷＣＢのスイッチＳＢ［ｊ］（図示しない）はオン状態である。
　上記より、演算セルアレイＭＡＣＡ２のｊ列目のセルＩＭ２［１，ｊ］乃至セルＩＭ２［ｓ，ｊ］へのＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流は、配線ＷＣＬ２［ｊ］を介して、図１１の回路ＩＴＲＺの回路ＩＴＲＺａ［ｊ］（図示しない）から流れることになる。
　ここで、ｈ組目の第２データが演算セルアレイＭＡＣＡ２に入力された場合を考える。このとき、回路ＩＴＲＺａ［ｊ］から、演算セルアレイＭＡＣＡ２に延設されている配線ＷＣＬ２［ｊ］に流れる電流量をＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］とする。なお、ＩＳＵＭ （Ｎ） （ｈ）［ｊ］のＮは、積和演算の回数を示しており、ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］はＮ＋１回目の積和演算を行った演算結果に応じた電流量を意味するものとする。また、ＩＳＵＭ （Ｎ） （ｈ）［ｉ］のｈは、ｈ組目に含まれる第２データを用いていることを意味する。
　このとき、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］のそれぞれから、演算セルアレイＭＡＣＡ１に延設されている配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］に流れる電流量は、（式１．１７）を用いて、式（１．２５）と同様に表記できる。
　また、回路ＩＴＲＺａ［１］乃至回路ＩＴＲＺａ［ｓ］のそれぞれにおいて、変換回路ＲＬ３［ｊ］は、端子Ｒ３Ｔｉ［ｊ］に入力された電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］に応じた値を入力値として、関数系の演算を行い、当該演算の結果に応じた量の電流を端子Ｒ３Ｔｏ［ｊ］に出力する。ステップＳＴ１４と同様に、関数をＦ（ｘ）と定義することによって、変換回路ＲＬ３は、端子Ｒ３Ｔｉ［ｊ］に電流量ＩＳＵＭ （Ｎ＋１） （ｈ）［ｊ］の電流量の電流が入力されることにより、端子Ｒ３Ｔｏ［ｊ］から電流量Ｔ（ｈ）［ｊ］×ＩＴｕｔを出力する。これにより、ステップＳＴ１４と同様に、回路ＣＶＤの演算結果として、Ｔ（ｈ）［ｊ］が得られる。
　また、変換回路ＲＬ３［１］乃至変換回路ＲＬ３［ｓ］のそれぞれの端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］から出力される演算結果は、式（１．３０）と同様の行列Ｔとなる。
　なお、Ｔのｈ行のＴ（ｈ）［１］乃至Ｔ（ｈ）［ｓ］は、Ｎ回目の積和演算において第ｈ組目の第２データを用いて得られた、変換回路ＲＬ３［１］乃至変換回路ＲＬ３［ｓ］のそれぞれの端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］から出力された結果である。
　ところで、演算セルアレイＭＡＣＡ２において、１組目からｓ組目までの第２データを順次入力することにより、変換回路ＲＬ３の端子Ｒ３Ｔｏ［１］乃至端子Ｒ３Ｔｏ［ｓ］からは、１組目からｓ組目までの各組の場合における演算結果が順次出力される。
　その後、回路ＩＴＲＺａ［ｊ］において、変換回路ＲＬ３の端子Ｒ３Ｔｏ［ｊ］から順次出力された演算結果Ｔ（１）［ｊ］乃至Ｔ（ｓ）［ｊ］は、アナログデジタル変換回路ＡＤＣによって、デジタル信号に変換されて、配線ＯＬ［ｊ］から出力される。
　なお、ステップＳＴ１５及びステップＳＴ１６で行われる動作は、図１５Ｂに示すブロック図の動作に相当する。
　本実施の形態で説明した演算回路ＣＤＶを用いることにより、一回、又は複数回の積和演算を行うことができる。また、従来の演算回路は、複数回の積和演算を行うときには、１回の演算の前後にデジタルアナログ変換及びアナログデジタル変換が行われる構成となっていたが、演算回路ＣＤＶを用いることにより、デジタルアナログ変換は回路ＷＣＳでのアナログ電流の生成の１回と、アナログデジタル変換は回路ＩＴＲＺのアナログデジタル変換回路ＡＤＣによる処理の１回で済む。つまり、演算回路ＣＤＶを用いることによって、デジタルアナログ変換回路及びアナログデジタル変換回路のそれぞれの数を低減することができるため、演算回路ＣＤＶの回路面積は、従来の構成よりも小さくなる。また、演算回路ＣＤＶの消費電力は、従来の構成よりも低減できる。
　なお、本実施の形態では、演算セルアレイＭＡＣＡ１に含まれている複数の演算セル、演算セルアレイＭＡＣＡ２に含まれている複数の演算セル、記憶セルアレイＭＥＭＡ１に含まれている複数の記憶セル、及び記憶セルアレイＭＥＭＡ２に含まれている複数の記憶セル、のそれぞれが、ｓ行ｓ列のマトリクス状に配置されている例について説明したが、演算セルアレイＭＡＣＡ１、演算セルアレイＭＡＣＡ２、記憶セルアレイＭＥＭＡ１、及び記憶セルアレイＭＥＭＡ２のそれぞれの行数は、全部又は一部が異なっていてもよい。また、演算セルアレイＭＡＣＡ１、演算セルアレイＭＡＣＡ２、記憶セルアレイＭＥＭＡ１、及び記憶セルアレイＭＥＭＡ２のそれぞれの列数は、全部又は一部が異なっていてもよい。
　また、本発明の一態様の半導体装置は、本実施の形態で説明した演算回路ＣＤＶの構成に限定されない。本発明の一態様の半導体装置は、本実施の形態で説明した演算回路ＣＤＶの構成を適宜変更がなされたものとしてもよい。
　例えば、図１に示す演算回路ＣＤＶは、図１７に示す演算回路ＣＤＶＡに変更してもよい。演算回路ＣＤＶＡは、演算回路ＣＤＶの構成の変更例であって、電流生成回路ＣＭ１と電流生成回路ＲＬ１とを入れ換え、かつ電流生成回路ＣＭ２と電流生成回路ＲＬ２とを入れ換えている点で、演算回路ＣＤＶと異なっている。
　具体的には、端子Ｔ１ｂ［ｋ］は、端子Ｒ１Ｔｉ［ｋ］に電気的に接続され、端子Ｒ１Ｔｏ［ｋ］は、端子Ｔ２ａ［ｋ］に電気的に接続され、端子Ｔ１ｄ［ｋ］は、端子Ｒ２Ｔｉ［ｋ］に電気的に接続され、端子Ｒ２Ｔｏ［ｋ］は、端子Ｔ３ａ［ｋ］に電気的に接続され、端子Ｔ２ｃ［ｋ］は、端子Ｃ１Ｔｉ［ｋ］に電気的に接続され、端子Ｃ１Ｔｏ［ｋ］は、端子Ｔ６ｃ［ｋ］に電気的に接続され、端子Ｔ３ｃ［ｋ］は、端子Ｃ２Ｔｉ［ｋ］に電気的に接続され、端子Ｃ２Ｔｏ［ｋ］は、端子Ｔ５ｃ［ｋ］に電気的に接続されている。
　このため、演算回路ＣＤＶＡは、記憶セルアレイＭＥＭＡ１には、電流生成回路ＲＬ１から出力された電流の量に応じた電位が書き込まれ、また、記憶セルアレイＭＥＭＡ２には、電流生成回路ＲＬ２から出力された電流の量に応じた電位が書き込まれる構成となる。このような構成であっても、演算回路ＣＤＶＡは、演算回路ＣＤＶと同様に、複数回の積和演算及び関数系の演算を行うことができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した演算回路ＣＤＶの構成例について説明する。
　図１８Ａは、本発明の一態様の半導体装置である、演算回路ＣＤＶを模式的に表した斜視図である。図１８Ａに示す演算回路ＣＤＶは、一例として、回路層ＰＨＲＬと、記憶層ＯＭＥＬと、演算層ＯＭＡＬと、を有する。また、回路層ＰＨＲＬは、記憶層ＯＭＥＬの下方に位置し、演算層ＯＭＡＬは、記憶層ＯＭＥＬの上方に位置している。つまり、図１８Ａの演算回路ＣＤＶは、下方から順に、回路層ＰＨＲＬ、記憶層ＯＭＥＬ、及び演算層ＯＭＡＬが積層された構成となっている。
　図１８Ｂは、図１８Ａに示した回路層ＰＨＲＬ、記憶層ＯＭＥＬ、及び演算層ＯＭＡＬの各構成例を示したブロック図である。
　図１８Ｂにおいて、回路層ＰＨＲＬは、例えば、図１に図示した回路ＷＣＳ、回路ＸＣＳ１、回路ＸＣＳ２、回路ＩＴＲＺ、電流生成回路ＣＭ１、電流生成回路ＣＭ２、電流生成回路ＲＬ１、及び電流生成回路ＲＬ２を有する。また、記憶層ＯＭＥＬは、例えば、図１に図示した記憶セルアレイＭＥＭＡ１、記憶セルアレイＭＥＭＡ２、回路ＷＷＤ１、回路ＷＷＤ２、回路ＲＷＤ１、及び回路ＲＷＤ２を有する。また、演算層ＯＭＡＬは、例えば、演算セルアレイＭＡＣＡ１、演算セルアレイＭＡＣＡ２、回路ＷＳＤ１、及び回路ＷＳＤ２を有する。
　なお、図１に図示した切替回路ＳＷＣ１、切替回路ＳＷＣ２、切替回路ＳＷＣ３、切替回路ＳＷＣ５、及び切替回路ＳＷＣ６は、回路層ＰＨＲＬに含まれていてもよく、又は記憶層ＯＭＥＬに含まれていてもよく、演算層ＯＭＡＬに含まれていてもよい。
　回路層ＰＨＲＬは、例えば、基板上にトランジスタ、容量などの回路素子を設けることによって構成することができる。また、当該基板には、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。なお、ガラス基板の例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスが挙げられる。可撓性基板、貼り合わせフィルム、基材フィルムなどの例としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。又は、別の例としては、アクリル等の合成樹脂が挙げられる。又は、別の例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。又は、別の例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類が挙げられる。なお、演算回路ＣＤＶの作製工程において熱処理が含まれている場合、当該基板には、熱に対して耐性の高い材料を選択することが好ましい。
　なお、本実施の形態では、回路層ＰＨＲＬに含まれる基板は、シリコンを有する半導体基板として説明する。
　回路層ＰＨＲＬに含まれる基板を、例えば、シリコンを材料とする半導体基板とすることによって、回路ＷＣＳ、回路ＸＣＳ１、回路ＸＣＳ２、回路ＩＴＲＺ、電流生成回路ＣＭ１、電流生成回路ＣＭ２、電流生成回路ＲＬ１、及び電流生成回路ＲＬ２のそれぞれに含まれるトランジスタを当該半導体基板に形成することができる。このとき、当該トランジスタは、Ｓｉトランジスタとなる。Ｓｉトランジスタは、高い電界効果移動度を有するため、大きいオン電流を流すことができる。これにより、上述した各回路の駆動速度を速くすること、信号のレンジの幅を広げること、などが可能となる。
　また、回路層ＰＨＲＬと記憶層ＯＭＥＬとの積層構造は、記憶層ＯＭＥＬを回路層ＰＨＲＬの上部に直接形成することで、作製することができる。又は、記憶層ＯＭＥＬを、基板上にトランジスタ、容量などの回路素子が設けた構成として、当該基板を回路層ＰＨＲＬの上部に実装することでも作製することができる。
　記憶層ＯＭＥＬを回路層ＰＨＲＬの上部に直接形成する場合、記憶層ＯＭＥＬは、ＯＳトランジスタを含む構成とすることが好ましい。ＯＳトランジスタは、半導体基板上だけでなく、絶縁体基板、導電体基板、更には導電膜、絶縁膜、半導体膜上に形成することができるため、Ｓｉトランジスタが形成された半導体基板上（回路層ＰＨＲＬ上）に容易に設けることができる。
　また、記憶層ＯＭＥＬとして、トランジスタ、容量などの回路素子を基板上に形成し、当該基板を回路層ＰＨＲＬ上に実装する場合、フリップチップボンディングの方法、又はワイヤボンディングの方法を用いることができる。又は、回路層ＰＨＲＬ側に第１の貼り合わせ層を設け、記憶層ＯＭＥＬの基板に第２の貼り合わせ層を設けて、第１の貼り合わせ層と第２の貼り合わせ層とを、表面活性化接合法及び親水性接合法の一方又は双方を用いて、貼り合わせることによって、回路層ＰＨＲＬ上に記憶層ＯＭＥＬを実装してもよい。特に、第１の貼り合わせ層と第２の貼り合わせ層とのそれぞれに含まれている導電体に銅（Ｃｕ）を用いて、お互いの銅（Ｃｕ）同士を貼り合わせる接合は、Ｃｕ−Ｃｕ接合と呼ばれる。
＜断面構成例１＞
　次に、図１８Ａ及び図１８Ｂに示した演算回路ＣＤＶの具体的な構成例について説明する。図１９は、図１８Ａ及び図１８Ｂに示した演算回路ＣＤＶの一例の断面模式図である。
　図１９には、回路層ＰＨＲＬと、記憶層ＯＭＥＬと、演算層ＯＭＡＬと、の断面模式図を示している。なお、図１９の演算回路ＣＤＶでは、回路層ＰＨＲＬ上に直接、記憶層ＯＭＥＬが形成され、且つ記憶層ＯＭＥＬ上に直接、演算層ＯＭＡＬが形成されている構成を示している。
　図１９では、回路層ＰＨＲＬが有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５及び絶縁体３１７と、基板３１１の一部を含む半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ４００は、ｐチャネル型のトランジスタ若しくはｎチャネル型のトランジスタのいずれでもよい。基板３１１には、例えば、単結晶シリコン基板を用いることができる。
　ここで、図１９に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１９に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
　各構造体の間には、層間膜、配線、及びプラグが設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁体３２０、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理によって平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３２６及び導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、及び絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグ又は配線として機能する。
　絶縁体３５２及び導電体３５６上に、絶縁体３５４が設けられている。絶縁体３５４には、上方の回路（例えば、記憶層ＯＭＥＬに含まれている回路、又は演算層ＯＭＡＬに含まれている回路）と電気的に接続するための、コンタクトプラグ又は配線が埋め込まれてもよい。
　また、図１９では、記憶層ＯＭＥＬが有するセルＭＣを例示している。具体的には、図１９では、セルＭＣに含まれているトランジスタＦ７、トランジスタＦ８、トランジスタＦ９、及び容量Ｃ６について図示している。なお、セルＭＣは、上記実施の形態で説明したセルＭＣ１［１，１］乃至セルＭＣ１［ｓ，ｓ］、及びセルＭＣ２［１，１］乃至セルＭＣ２［ｓ，ｓ］のいずれか一とすることができる。
　図１９の演算回路ＣＤＶの記憶層ＯＭＥＬにおいて、トランジスタＦ７及び容量Ｃ６は、トランジスタＦ８及びトランジスタＦ９の上方に位置している。
　図１９の記憶層ＯＭＥＬでは、トランジスタＦ８及びトランジスタＦ９は、１つの島状の半導体層を共有するように設けられている。具体的には、１つの島状の半導体層の２つの領域の一方には、トランジスタＦ８のゲート絶縁膜とゲート電極が形成され、１つの島状の半導体層の２つの領域の他方には、トランジスタＦ９のゲート絶縁膜とゲート電極が形成されている。
　また、図１９の記憶層ＯＭＥＬには、トランジスタＦ８及びトランジスタＦ９のそれぞれはバックゲートを有するトランジスタが用いられている。特に、トランジスタＦ８のバックゲートは、上述した１つの島状の半導体層より下方のトランジスタＦ８のゲート絶縁膜とゲート電極と、に重畳する領域に位置し、また、トランジスタＦ９のバックゲートは、上述した１つの島状の半導体層より下方のトランジスタＦ９のゲート絶縁膜とゲート電極と、に重畳する領域に位置している。
　また、トランジスタＦ８のソース電極又はドレイン電極の一方には、配線ＶＥ２に相当する導電体が電気的に接続されている。また、トランジスタＦ９のソース電極又はドレイン電極の一方には、配線ＢＬに相当する導電体が電気的に接続されている。なお、配線ＢＬは、上記実施の形態で説明した配線ＢＬ１［１］乃至配線ＢＬ１［ｓ］、及び配線ＢＬ２［１］乃至配線ＢＬ２［ｓ］のいずれか一とすることができる。また、配線ＶＥ２及び配線ＢＬは、一例として、トランジスタＦ８又はトランジスタＦ９のチャネル幅方向に延設されている。
　また、トランジスタＦ９のゲート電極である導電体は、チャネル幅の方向に延設されている。また、当該導電体は配線ＲＷＬに相当する。なお、配線ＲＷＬは、上記実施の形態で説明した配線ＲＷＬ１［１］乃至配線ＲＷＬ１［ｓ］、及び配線ＲＷＬ２［１］乃至配線ＲＷＬ２［ｓ］のいずれか一とすることができる。
　トランジスタＦ８及びトランジスタＦ９と、トランジスタＦ７と、の間には、層間膜として機能する絶縁体が形成されている。なお、当該絶縁体には、トランジスタＦ８のゲート電極に重なる領域と、配線ＢＬに重なる領域と、に開口部が設けられ、当該開口部のそれぞれには、導電体が埋め込まれている。一方の導電体は、トランジスタＦ７のソース電極又はドレイン電極の一方に電気的に接続され、他方の導電体は、トランジスタＦ７のソース電極又はドレイン電極の他方に電気的に接続されている。
　また、上述したとおり、トランジスタＦ７は、トランジスタＦ８及びトランジスタＦ９の上方に位置している。また、トランジスタＦ７の島状の半導体層の端部を覆うように、容量Ｃ６の誘電体が形成され、当該誘電体上に容量Ｃ６の第２端子に相当する導電体が形成されている。なお、当該導電体は、配線ＶＥ３に相当する。
　また、実施の形態１で説明したとおり、配線ＶＥ２と配線ＶＥ３が与える電位は互いに等しくしてもよい。配線ＶＥ２と配線ＶＥ３が与える電位を等しくする場合、配線ＶＥ２と配線ＶＥ３は、互いに電気的に接続されていてもよい（図示しない）。
　トランジスタＦ７の島状の半導体層の領域には、トランジスタＦ７のゲート絶縁膜とゲート電極が形成されている。特に、トランジスタＦ７のゲート電極である導電体は、チャネル幅方向に延設されている。また、当該導電体は配線ＷＷＬに相当する。なお、配線ＷＷＬは、上記実施の形態で説明した配線ＷＷＬ１［１］乃至配線ＷＷＬ１［ｓ］、及び配線ＷＷＬ２［１］乃至配線ＷＷＬ２［ｓ］のいずれか一とすることができる。
　また、トランジスタＦ７は、トランジスタＦ８及びトランジスタＦ９と同様に、バックゲートを有するトランジスタが用いられている。特に、トランジスタＦ７のバックゲートは、島状の半導体層より下方のトランジスタＦ７のゲート絶縁膜とゲート電極と、に重畳する領域に位置している。
　上述したとおり、トランジスタＦ７、トランジスタＦ８、及びトランジスタＦ９において、ゲートとバックゲートは、ゲートとバックゲートで半導体のチャネル形成領域を挟むように配置される。ゲートとバックゲートは導電体で形成される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲートの電位は、ゲートと同電位としてもよく、接地電位もしくは任意の電位としてもよい。
　また、ゲートとバックゲートは導電体で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止できる。また、バックゲートを設けることで、バイアス熱ストレス試験（ＢＴ試験と呼ばれる場合がある）前後におけるトランジスタのしきい値電圧の変化量が低減できる。
　例えば、トランジスタＦ７にバックゲートを有するトランジスタを用いることで、外部の電場の影響が軽減され、安定してオフ状態を維持できる。よって、容量Ｃ６の第１端子に書き込まれたデータを安定して保持できる。バックゲートを設けることで、セルＭＣの動作が安定し、セルＭＣを含む記憶層ＯＭＥＬの信頼性を高めることができる。
　トランジスタＦ７、トランジスタＦ８、及びトランジスタＦ９のチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体などを、単体で、又は組み合わせて用いることができる。半導体材料としては、例えば、実施の形態１で説明したとおり、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
　なお、トランジスタＦ７、トランジスタＦ８、及びトランジスタＦ９のチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、セルＭＣの消費電力を低減できる。よって、セルＭＣを含む演算回路ＣＤＶの消費電力を低減できる。
　また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む演算回路ＣＤＶも「ＯＳメモリ」と呼ぶことができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
　また、図１９では、演算層ＯＭＡＬが有するセルＩＭを例示している。具体的には、図１９では、セルＩＭに含まれているトランジスタＦ１、トランジスタＦ２、トランジスタＦ５、及び容量Ｃ５について図示している。なお、セルＩＭは、上記実施の形態で説明したセルＩＭ１［１，１］乃至セルＩＭ１［ｓ，ｓ］、及びセルＩＭ２［１，１］乃至セルＩＭ２［ｓ，ｓ］のいずれか一とすることができる。
　なお、図１９に示すとおり、演算層ＯＭＡＬに含まれているセルＩＭの構成は、記憶層ＯＭＥＬに含まれているセルＭＣの構成と等しくすることができる。そのため、演算層ＯＭＡＬに含まれているセルＩＭの構成については、上述した記憶層ＯＭＥＬに含まれているセルＭＣの説明を参照する。なお、記憶層ＯＭＥＬに含まれているセルＭＣの説明において、トランジスタＦ７をトランジスタＦ１に置き換え、トランジスタＦ８をトランジスタＦ２に置き換え、トランジスタＦ９をトランジスタＦ５に置き換え、容量Ｃ６を容量Ｃ５に置き換え、配線ＢＬを配線ＷＣＬに置き換え、配線ＶＥ２を配線ＶＥ０に置き換え、配線ＲＷＬを配線ＶＥ１に置き換え、配線ＶＥ３を配線ＸＣＬに置き換え、配線ＷＷＬを配線ＷＳＬに置き換えることによって、演算層ＯＭＡＬに含まれているセルＩＭの説明がなされる。
　なお、配線ＷＣＬは、上記実施の形態で説明した配線ＷＣＬ１［１］乃至配線ＷＣＬ１［ｓ］、及び配線ＷＣＬ２［１］乃至配線ＷＣＬ２［ｓ］のいずれか一とすることができる。また、配線ＷＳＬは、上記実施の形態で説明した配線ＷＳＬ１［１］乃至配線ＷＳＬ１［ｓ］、及び配線ＷＳＬ２［１］乃至配線ＷＳＬ２［ｓ］のいずれか一とすることができる。また、配線ＸＣＬは、上記実施の形態で説明した配線ＸＣＬ１［１］乃至配線ＸＣＬ１［ｓ］、及び配線ＸＣＬ２［１］乃至配線ＸＣＬ２［ｓ］のいずれか一とすることができる。
＜断面構成例２＞
　図２０は、図１９とは異なる、図１８Ａ、及び図１８Ｂに示した演算回路ＣＤＶの一例の断面模式図である。
　図２０の演算回路ＣＤＶは、記憶層ＯＭＥＬと、演算層ＯＭＡＬと、のそれぞれに基板が含まれている点で、図１９の演算回路ＣＤＶと異なっている。
　図２０の演算回路ＣＤＶの記憶層ＯＭＥＬは、基板ＢＳ１を有する。また、基板ＢＳ１上には、トランジスタＦ７、トランジスタＦ８、トランジスタＦ９、及び容量Ｃ６が形成されている。なお、基板ＢＳ１上に形成されているセルＭＣの構成は、図１９の演算回路ＣＤＶのセルＭＣと同一としているが、図２０のセルＭＣの構成は状況に応じて変更してもよい。
　また、図２０の演算回路ＣＤＶの演算層ＯＭＡＬは、基板ＢＳ２を有する。また、基板ＢＳ２上には、トランジスタＦ１、トランジスタＦ２、トランジスタＦ５、及び容量Ｃ５が形成されている。なお、基板ＢＳ２上に形成されているセルＩＭの構成は、図１９の演算回路ＣＤＶのセルＩＭと同一としているが、図２０のセルＩＭの構成は状況に応じて変更してもよい。
　つまり、図２０の演算回路ＣＤＶは、回路ＸＣＳ１、回路ＷＣＳ、及び回路ＩＴＲＺが形成された基板３１１上に、記憶層ＯＭＥＬに含まれる基板ＢＳ１と、演算層ＯＭＡＬに含まれる基板ＢＳ２と、が実装された構成となっている。
　なお、基板ＢＳ１及び基板ＢＳ２には、回路層ＰＨＲＬに含まれる基板（例えば、基板３１１）に適用できる基板を用いることができる。例えば、基板ＢＳ１及び基板ＢＳ２のそれぞれにシリコンを材料とする半導体基板を用いることによって、トランジスタＦ１、トランジスタＦ２、トランジスタＦ５、及びトランジスタＦ７乃至トランジスタＦ９のそれぞれをＳｉトランジスタとすることができる。
　また、基板３１１上への基板ＢＳ１の実装方法、及び基板ＢＳ１への基板ＢＳ２の実装方法は、上述したとおり、フリップチップボンディングの方法、又はワイヤボンディングの方法を用いることができる。また、貼り合わせる基板同士の間に貼り合わせ層を設けて、表面活性化接合法及び親水性接合法の一方又は双方を用いてもよい。
　なお、本発明の一態様の半導体装置は、図１８Ａ、図１８Ｂ、図１９、及び図２０に示す構成に限定されない。本発明の一態様の半導体装置は、図１８Ａ、図１８Ｂ、図１９、及び図２０の構成を適宜変更したものとしてもよい。
　図２１に図１８Ａに示す演算回路ＣＤＶの変更例を示す。図２１に示す演算回路ＣＤＶは、記憶層ＯＭＥＬの代わりに記憶層ＯＭＥＬ１と記憶層ＯＭＥＬ２を有する点と、演算層ＯＭＡＬの代わりに演算層ＯＭＡＬ１と演算層ＯＭＡＬ２を有する点と、で図１８Ａの演算回路ＣＤＶと異なっている。つまり、図２１の演算回路ＣＤＶは、回路層ＰＨＲＬと、記憶層ＯＭＥＬ１と、記憶層ＯＭＥＬ２と、演算層ＯＭＡＬ１と、演算層ＯＭＡＬ２と、を有する。
　図２２は、図２１に示した回路層ＰＨＲＬ、記憶層ＯＭＥＬ１、記憶層ＯＭＥＬ２、演算層ＯＭＡＬ１、及び演算層ＯＭＡＬ２の各構成例を示したブロック図である。
　図２２において、回路層ＰＨＲＬは、例えば、図１８Ｂに示す回路層ＰＨＲＬと同様に、図１に図示した回路ＷＣＳ、回路ＸＣＳ１、回路ＸＣＳ２、回路ＩＴＲＺ、電流生成回路ＣＭ１、電流生成回路ＣＭ２、電流生成回路ＲＬ１、及び電流生成回路ＲＬ２を有する。また、記憶層ＯＭＥＬ１は、例えば、図１に図示した記憶セルアレイＭＥＭＡ１、回路ＷＷＤ１、及び回路ＲＷＤ１を有する。また、記憶層ＯＭＥＬ２は、例えば、図１に図示した記憶セルアレイＭＥＭＡ２、回路ＷＷＤ２、及び回路ＲＷＤ２を有する。また、演算層ＯＭＡＬ１は、例えば、演算セルアレイＭＡＣＡ１及び回路ＷＳＤ１を有する。また、演算層ＯＭＡＬ２は、例えば、演算セルアレイＭＡＣＡ２及び回路ＷＳＤ２を有する。
　上記のとおり、演算回路ＣＤＶは、回路層ＰＨＲＬの上方に２層、又は４層の記憶層ＯＭＥＬと演算層ＯＭＡＬとを設けることができる。なお、回路層ＰＨＲＬの上方に設ける記憶層ＯＭＥＬと演算層ＯＭＡＬとの数は、合計して３層、又は５層以上としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、又は短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域又はドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域及びドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、又は、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化又は高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、又は６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面図における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明のとおり、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２３Ａに示す。図２３Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２３Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、及びＣｕ−Ｃｕ直接接合などの接合技術を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅及びメモリのアクセスレイテンシのいずれか一又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図２３Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ及びＴＳＶを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２３Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図２４Ａに示す。図２４Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、例えば、表示部６５０２、制御装置６５０９などに適用することができる。
　図２４Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述した制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図２４Ｃに示す。図２４Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２４Ｄに示す斜視図の構成とすることができる。図２４Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２４Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２４Ｅには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、及び接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理及び記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２５には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２５においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図２５には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、又はバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、又は宇宙探査機といった宇宙用機器に好適に用いることができる。
　以上の説明のとおり、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２６にデータセンターに適用可能なストレージシステムを示す。図２６に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＣＤＶ：演算回路、ＣＤＶＡ：演算回路、ＭＡＣＡ１：演算セルアレイ、ＭＡＣＡ２：演算セルアレイ、ＭＥＭＡ１：記憶セルアレイ、ＭＥＭＡ２：記憶セルアレイ、ＷＳＤ１：回路、ＷＳＤ２：回路、ＸＣＳ１：回路、ＸＣＳ２：回路、ＷＣＳ：回路、ＩＴＲＺ：回路、ＷＷＤ１：回路、ＷＷＤ２：回路、ＲＷＤ１：回路、ＲＷＤ２：回路、ＣＭ：電流生成回路、ＣＭ１：電流生成回路、ＣＭ２：電流生成回路、ＲＬ：電流生成回路、ＲＬ１：電流生成回路、ＲＬ２：電流生成回路、ＲＬ３：変換回路、ＳＷＣ１：切替回路、ＳＷＣ２：切替回路、ＳＷＣ３：切替回路、ＳＷＣ５：切替回路、ＳＷＣ６：切替回路、Ｃ１Ｔｉ［１］：端子、Ｃ１Ｔｉ［ｓ］：端子、Ｃ１Ｔｏ［１］：端子、Ｃ１Ｔｏ［ｓ］：端子、Ｃ２Ｔｉ［１］：端子、Ｃ２Ｔｉ［ｓ］：端子、Ｃ２Ｔｏ［１］：端子、Ｃ２Ｔｏ［ｓ］：端子、ＣＴｉ［１］：端子、ＣＴｉ［ｓ］：端子、ＣＴｏ［１］：端子、ＣＴｏ［ｓ］：端子、Ｒ１Ｔｉ［１］：端子、Ｒ１Ｔｉ［ｓ］：端子、Ｒ１Ｔｏ［１］：端子、Ｒ１Ｔｏ［ｓ］：端子、Ｒ２Ｔｉ［１］：端子、Ｒ２Ｔｉ［ｓ］：端子、Ｒ２Ｔｏ［１］：端子、Ｒ２Ｔｏ［ｓ］：端子、ＲＴｉ［１］：端子、ＲＴｉ［ｓ］：端子、ＲＴｏ［１］：端子、ＲＴｏ［ｓ］：端子、Ｔ１ａ［１］：端子、Ｔ１ａ［ｓ］：端子、Ｔ１ｂ［１］：端子、Ｔ１ｂ［ｓ］：端子、Ｔ１ｃ［１］：端子、Ｔ１ｃ［ｓ］：端子、Ｔ１ｄ［１］：端子、Ｔ１ｄ［ｓ］：端子、Ｔ２ａ［１］：端子、Ｔ２ａ［ｓ］：端子、Ｔ２ｂ［１］：端子、Ｔ２ｂ［ｓ］：端子、Ｔ２ｃ［１］：端子、Ｔ２ｃ［ｓ］：端子、Ｔ３ａ［１］：端子、Ｔ３ａ［ｓ］：端子、Ｔ３ｂ［１］：端子、Ｔ３ｂ［ｓ］：端子、Ｔ３ｃ［１］：端子、Ｔ３ｃ［ｓ］：端子、Ｔ５ａ［１］：端子、Ｔ５ａ［ｓ］：端子、Ｔ５ｂ［１］：端子、Ｔ５ｂ［ｓ］：端子、Ｔ５ｃ［１］：端子、Ｔ５ｃ［ｓ］：端子、Ｔ６ａ［１］：端子、Ｔ６ａ［ｓ］：端子、Ｔ６ｂ［１］：端子、Ｔ６ｂ［ｓ］：端子、Ｔ６ｃ［１］：端子、Ｔ６ｃ［ｓ］：端子、ＩＭ１［１，１］：セル、Ｕ１：端子、Ｕ２：端子、ＩＭ１［ｓ，１］：セル、ＩＭ１［１，ｓ］：セル、ＩＭ１［ｓ，ｓ］：セル、ＩＭ２［１，１］：セル、ＩＭ２［ｓ，１］：セル、ＩＭ２［１，ｓ］：セル、ＩＭ２［ｓ，ｓ］：セル、ＭＣ１［１，１］：セル、ＭＣ１［ｓ，１］：セル、ＭＣ１［１，ｓ］：セル、ＭＣ１［ｓ，ｓ］：セル、ＭＣ２［１，１］：セル、ＭＣ２［ｓ，１］：セル、ＭＣ２［１，ｓ］：セル、ＭＣ２［ｓ，ｓ］：セル、ＷＣＳａ［１］：回路、ＷＣＳａ［ｓ］：回路、ＸＣＳａ［１］：回路、ＸＣＳａ［ｓ］：回路、ＩＴＲＺａ［１］：回路、ＩＴＲＺａ［ｓ］：回路、ＳＷＣＡ：回路、ＳＷＣＢ：回路、ＣＧ［１］：回路、ＣＧ［ｓ］：回路、ＲＣＧ［１］：回路、ＲＣＧ［ｓ］：回路、ＷＳＬ１［１］：配線、ＷＳＬ１［ｓ］：配線、ＷＣＬ１［１］：配線、ＷＣＬ１［ｓ］：配線、ＸＣＬ１［１］：配線、ＸＣＬ１［ｓ］：配線、ＷＳＬ２［１］：配線、ＷＳＬ２［ｓ］：配線、ＷＣＬ２［１］：配線、ＷＣＬ２［ｓ］：配線、ＸＣＬ２［１］：配線、ＸＣＬ２［ｓ］：配線、ＷＷＬ１［１］：配線、ＷＷＬ１［ｓ］：配線、ＲＷＬ１［１］：配線、ＲＷＬ１［ｓ］：配線、ＢＬ１［１］：配線、ＢＬ１［ｓ］：配線、ＷＷＬ２［１］：配線、ＷＷＬ２［ｓ］：配線、ＲＷＬ２［１］：配線、ＲＷＬ２［ｓ］：配線、ＢＬ２［１］：配線、ＢＬ２［ｓ］：配線、ＶＥ０：配線、ＶＥ１：配線、ＶＥ２：配線、ＶＥ３：配線、ＶＤＥ：配線、ＶＳＥ：配線、ＤＷ［１］：配線、ＤＷ［２］：配線、ＤＷ［Ｍ］：配線、ＤＸ［１］：配線、ＤＸ［２］：配線、ＤＸ［Ｌ］：配線、ＶＴＬ：配線、ＶＴＨＬ：配線、ＳＷＬＡ：配線、ＳＷＬＢ：配線、ＲＳＷＬ１：配線、ＲＳＷＬ２：配線、ＲＳＷＬ３：配線、ＩＭ：セル、ＭＣ：セル、ＷＳＬ：配線、ＷＣＬ：配線、ＸＣＬ：配線、ＢＬ：配線、ＷＷＬ：配線、ＲＷＬ：配線、ＩＷＬ［１］：配線、ＩＷＬ［ｓ］：配線、ＩＸＬ［１］：配線、ＩＸＬ［ｓ］：配線、ＯＬ［１］：配線、ＯＬ［ｓ］：配線、Ｆ１：トランジスタ、Ｆ１ｄ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｄ：トランジスタ、Ｆ５：トランジスタ、Ｆ５ｄ：トランジスタ、Ｔｒ７：トランジスタ、Ｔｒ７ｍ：トランジスタ、Ｔｒ８：トランジスタ、Ｔｒ８ｍ：トランジスタ、Ｔｒ９：トランジスタ、Ｔｒ９ｍ：トランジスタ、Ｔｒ１０：トランジスタ、Ｔｒ１０ｍ：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ１１ｍ：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１２ｍ：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１３ｍ：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１４ｍ：トランジスタ、Ｔｒ１５：トランジスタ、Ｔｒ１５ｍ：トランジスタ、Ｔｒ１６：トランジスタ、Ｔｒ１６ｍ：トランジスタ、Ｔｒ１７：トランジスタ、Ｔｒ１７ｍ：トランジスタ、Ｃ５：容量、Ｃ５ｄ：容量、ＣＩ：定電流源、Ｎ［１，１］：ノード、Ｎ［ｓ，１］：ノード、Ｎ［１，ｓ］：ノード、Ｎ［ｓ，ｓ］：ノード、Ｎｄ［１］：ノード、Ｎｄ［ｓ］：ノード、ＳＡ［１］：スイッチ、ＳＡ［ｓ］：スイッチ、ＳＡ［ｋ］：スイッチ、ＳＢ［１］：スイッチ、ＳＢ［ｓ］：スイッチ、ＳＢ［ｋ］：スイッチ、ＳＷＷ：スイッチ、ＳＷＸ：スイッチ、ＯＰ１：オペアンプ、ＬＥ：負荷、ＰＨＲＬ：回路層、ＯＭＥＬ：記憶層、ＯＭＥＬ１：記憶層、ＯＭＥＬ２：記憶層、ＯＭＡＬ：演算層、ＯＭＡＬ１：演算層、ＯＭＡＬ２：演算層、ＢＳ１：基板、ＢＳ２：基板、３１１：基板、４００：トランジスタ、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３５：半導体装置、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７００４：ストレージエリアネットワーク

Claims (8)

  1. 　第１セルと、第２セルと、第３セルと、第４セルと、第１回路と、第２回路と、第１電流生成回路と、第２電流生成回路と、第３電流生成回路と、第４電流生成回路と、を有し、
    　前記第１セルは、第１配線を介して、前記第１電流生成回路の第１入力端子に電気的に接続され、
    　前記第１セルは、第２配線を介して、前記第１回路と、前記第４電流生成回路の第４出力端子と、に電気的に接続され、
    　前記第２セルは、第３配線を介して、前記第２電流生成回路の第２入力端子に電気的に接続され、
    　前記第２セルは、第４配線を介して、前記第２回路と、前記第３電流生成回路の第３出力端子と、に電気的に接続され、
    　前記第３セルは、前記第１電流生成回路の第１出力端子と、前記第３電流生成回路の第３入力端子と、に電気的に接続され、
    　前記第４セルは、前記第２電流生成回路の第２出力端子と、前記第４電流生成回路の第４入力端子と、に電気的に接続され、
    　前記第１回路は、第１電流を生成して、前記第２配線に出力する機能を有し、
    　前記第２回路は、第２電流を生成して、前記第４配線に出力する機能を有し、
    　前記第１電流生成回路は、カレントミラー回路として、前記第１入力端子に流れる電流の量に応じた量の電流を前記第１出力端子から出力する機能を有し、
    　前記第２電流生成回路は、カレントミラー回路として、前記第２入力端子に流れる電流の量に応じた量の電流を前記第２出力端子から出力する機能を有し、
    　前記第３電流生成回路は、関数系の演算回路として、前記第３入力端子に流れる電流の量に応じた量の第３電流を前記第３出力端子から出力する機能を有し、
    　前記第４電流生成回路は、関数系の演算回路として、前記第４入力端子に流れる電流の量に応じた量の第４電流を前記第４出力端子から出力する機能を有し、
    　前記第１セルは、第１データに応じた電位を保持する機能、及び前記第１データの値と、前記第２配線に流れる前記第１電流又は前記第４電流に応じた値と、の積に相当する量の第５電流を生成して、前記第１配線に出力する機能を有し、
    　前記第２セルは、第２データに応じた電位を保持する機能、及び前記第２データの値と、前記第４配線に流れる前記第２電流又は前記第３電流に応じた値と、の積に相当する量の第６電流を生成して、前記第３配線に出力する機能を有し、
    　前記第３セルは、前記第５電流に応じた電位を保持する機能を有し、
    　前記第４セルは、前記第６電流に応じた電位を保持する機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　第１切替回路と、第２切替回路と、第３切替回路と、第４切替回路と、第５切替回路と、を有し、
    　前記第１切替回路は、第１端子と、第２端子と、第３端子と、第４端子と、を有し、
    　前記第２切替回路は、第５端子と、第６端子と、第７端子と、を有し、
    　前記第３切替回路は、第８端子と、第９端子と、第１０端子と、を有し、
    　前記第４切替回路は、第１１端子と、第１２端子と、第１３端子と、を有し、
    　前記第５切替回路は、第１４端子と、第１５端子と、第１６端子と、を有し、
    　前記第１切替回路の前記第１端子は、前記第１配線に電気的に接続され、
    　前記第１切替回路の前記第２端子は、前記第１電流生成回路の前記第１入力端子に電気的に接続され、
    　前記第１切替回路の前記第３端子は、前記第３配線に電気的に接続され、
    　前記第１切替回路の前記第４端子は、前記第２電流生成回路の前記第２入力端子に電気的に接続され、
    　前記第２切替回路の前記第５端子は、前記第１電流生成回路の前記第１出力端子に電気的に接続され、
    　前記第２切替回路の前記第６端子は、前記第３セルに電気的に接続され、
    　前記第２切替回路の前記第７端子は、前記第３電流生成回路の前記第３入力端子に電気的に接続され、
    　前記第３切替回路の前記第８端子は、前記第２電流生成回路の前記第２出力端子に電気的に接続され、
    　前記第３切替回路の前記第９端子は、前記第４セルに電気的に接続され、
    　前記第３切替回路の前記第１０端子は、前記第４電流生成回路の前記第４入力端子に電気的に接続され、
    　前記第４切替回路の前記第１１端子は、前記第１回路に電気的に接続され、
    　前記第４切替回路の前記第１２端子は、前記第２配線に電気的に接続され、
    　前記第４切替回路の前記第１３端子は、前記第４電流生成回路の前記第４出力端子に電気的に接続され、
    　前記第５切替回路の前記第１４端子は、前記第２回路に電気的に接続され、
    　前記第５切替回路の前記第１５端子は、前記第４配線に電気的に接続され、
    　前記第５切替回路の前記第１６端子は、前記第３電流生成回路の前記第３出力端子に電気的に接続され、
    　前記第１切替回路は、前記第１端子と前記第２端子との間を導通状態又は非導通状態にする機能と、前記第１端子と前記第３端子との間を導通状態又は非導通状態にする機能と、前記第３端子と前記第４端子との間を導通状態又は非導通状態にする機能と、を有し、
    　前記第２切替回路は、前記第５端子と前記第６端子との間を導通状態又は非導通状態にする機能と、前記第６端子と前記第７端子との間を導通状態、又は非導通状態にする機能と、を有し、
    　前記第３切替回路は、前記第８端子と前記第９端子との間を導通状態又は非導通状態にする機能と、前記第９端子と前記第１０端子との間を導通状態、又は非導通状態にする機能と、を有し、
    　前記第４切替回路は、前記第１１端子と前記第１２端子との間を導通状態又は非導通状態にする機能と、前記第１２端子と前記第１３端子との間を導通状態、又は非導通状態にする機能と、を有し、
    　前記第５切替回路は、前記第１４端子と前記第１５端子との間を導通状態又は非導通状態にする機能と、前記第１５端子と前記第１６端子との間を導通状態、又は非導通状態にする機能と、を有する、
    　半導体装置。
  3. 　請求項２において、
    　第３回路を有し、
    　前記第３回路は、前記第１配線に電気的に接続され、
    　前記第３回路は、前記第１データに応じた第７電流を前記第１セルに流す機能と、前記第２データに応じた第８電流を前記第２セルに流す機能と、を有する、
    　半導体装置。
  4. 　請求項３において、
    　第５セルと、第６セルと、を有し、
    　前記第１セルと、前記第２セルと、前記第５セルと、前記第６セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、第１容量と、を有し、
    　前記第１トランジスタ及び前記第２トランジスタのそれぞれのチャネル形成領域には、第１酸化物半導体が含まれ、
    　前記第１酸化物半導体は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数であり、
    　前記第１セルと前記第２セルと前記第５セルと前記第６セルとのそれぞれにおいて、
    　前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのゲートに電気的に接続され、
    　前記第２トランジスタのソース又はドレインの一方は、前記第１トランジスタのソース又はドレインの一方に電気的に接続され、
    　前記第１容量の一対の端子の一方は、前記第２トランジスタのゲートに電気的に接続され、
    　前記第１セルにおいて、
    　前記第１トランジスタのソース又はドレインの他方は、前記第１配線に電気的に接続され、
    　前記第１容量の一対の端子の他方は、前記第２配線に電気的に接続され、
    　前記第２セルにおいて、
    　前記第１トランジスタのソース又はドレインの他方は、前記第３配線に電気的に接続され、
    　前記第１容量の一対の端子の他方は、前記第４配線に電気的に接続され、
    　前記第５セルにおいて、
    　前記第１トランジスタのソース又はドレインの他方は、前記第２配線に電気的に接続され、
    　前記第１容量の一対の端子の他方は、前記第２配線に電気的に接続され、
    　前記第６セルにおいて、
    　前記第１トランジスタのソース又はドレインの他方は、前記第４配線に電気的に接続され、
    　前記第１容量の一対の端子の他方は、前記第４配線に電気的に接続されている、
    　半導体装置。
  5. 　請求項４において、
    　前記第３セルと、前記第４セルと、のそれぞれは、第３トランジスタと、第４トランジスタと、第５トランジスタと、第２容量と、を有し、
    　前記第３トランジスタと前記第４トランジスタのそれぞれのチャネル形成領域には、第２酸化物半導体が含まれ、
    　前記第２酸化物半導体は、インジウム、亜鉛、及び前記元素Ｍから選ばれる一又は複数を有し、
    　前記第３セルと前記第４セルとのそれぞれにおいて、
    　前記第３トランジスタのソース又はドレインの一方は、前記第４トランジスタのゲートに電気的に接続され、
    　前記第４トランジスタのソース又はドレインの一方は、前記第５トランジスタのソース又はドレインの一方に電気的に接続され、
    　前記第５トランジスタのソース又はドレインの他方は、前記第３トランジスタのソース又はドレインの他方に電気的に接続され、
    　前記第１容量の一対の端子の一方は、前記第４トランジスタのゲートに電気的に接続され、
    　前記第３セルにおいて、
    　前記第３トランジスタのソース又はドレインの他方は、前記第２切替回路の第６端子に電気的に接続され、
    　前記第４セルにおいて、
    　前記第３トランジスタのソース又はドレインの他方は、前記第３切替回路の第９端子に電気的に接続されている、
    　半導体装置。
  6. 　請求項５において、
    　第１層と、前記第１層の上方に位置する第２層と、前記第２層の上方に位置する第３層と、を有し、
    　前記第１層には、前記第１回路と、前記第２回路と、前記第３回路と、前記第１電流生成回路と、前記第２電流生成回路と、前記第３電流生成回路と、前記第４電流生成回路と、が含まれ、
    　前記第２層には、前記第３セルと、前記第４セルと、が含まれ、
    　前記第３層には、前記第１セルと、前記第２セルと、前記第５セルと、前記第６セルと、が含まれている、
    　半導体装置。
  7. 　請求項５において、
    　第１層と、前記第１層の上方に位置する第２層と、前記第２層の上方に位置する第３層と、を有し、前記第３層との上方に位置する第４層と、前記第４層との上方に位置する第５層と、を有し、
    　前記第１層には、前記第１回路と、前記第２回路と、前記第３回路と、前記第１電流生成回路と、前記第２電流生成回路と、前記第３電流生成回路と、前記第４電流生成回路と、が含まれ、
    　前記第２層には、前記第３セルが含まれ、
    　前記第３層には、前記第４セルが含まれ、
    　前記第４層には、前記第１セルと、前記第５セルと、が含まれ、
    　前記第５層には、前記第２セルと、前記第６セルと、が含まれている、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一の半導体装置と、筐体と、を有する、
    　電子機器。
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