WO2023156877A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2023156877A1
WO2023156877A1 PCT/IB2023/051027 IB2023051027W WO2023156877A1 WO 2023156877 A1 WO2023156877 A1 WO 2023156877A1 IB 2023051027 W IB2023051027 W IB 2023051027W WO 2023156877 A1 WO2023156877 A1 WO 2023156877A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor
insulator
oxide
transistor
oxygen
Prior art date
Application number
PCT/IB2023/051027
Other languages
English (en)
French (fr)
Inventor
山崎舜平
大貫達也
國武寛司
方堂涼太
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Publication of WO2023156877A1 publication Critical patent/WO2023156877A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to semiconductor devices, memory devices, and electronic devices. Another embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), Their driving method or their manufacturing method can be mentioned as an example.
  • a semiconductor device in this specification and the like refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are examples of semiconductor devices.
  • a display device (such as a liquid crystal display device or a light-emitting display device), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to include a semiconductor device in some cases.
  • LSIs Large Scale Integration
  • CPUs Central Processing Units
  • GPUs Graphic Processing Units
  • memories storage devices
  • These semiconductor devices are used in various electronic devices such as computers and personal digital assistants.
  • memories of various storage methods have been developed according to their uses, such as temporary storage during execution of arithmetic processing and long-term storage of data. Examples of typical memory systems include DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), and flash memory.
  • Patent Document 1 and Non-Patent Document 1 disclose a memory cell formed by stacking transistors.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device that operates at high speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device in which variations in electrical characteristics of transistors are small.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current.
  • An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • An object of one embodiment of the present invention is to provide a storage device with a large storage capacity.
  • An object of one embodiment of the present invention is to provide a memory device that occupies a small area.
  • An object of one embodiment of the present invention is to provide a highly reliable storage device.
  • An object of one embodiment of the present invention is to provide a memory device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel storage device.
  • One aspect of the present invention includes a first memory cell, a second memory cell over the first memory cell, a first conductor, and a second conductor over the first conductor.
  • each of the first memory cell and the second memory cell includes a transistor, a capacitor, a first insulator, and a second insulator; the transistor is on the first insulator;
  • a capacitive element including a metal oxide, a third conductor, a fourth conductor, a third insulator over the metal oxide, and a fifth conductor over the third insulator has a sixth conductor, a fourth insulator over the sixth conductor, a seventh conductor over the fourth insulator, the second insulator overlying the transistor
  • a portion where the sixth conductor, the fourth insulator, and the seventh conductor overlap is positioned on the second insulator, and through the opening provided in the second insulator , a third conductor, and a sixth conductor are electrically connected, the first conductor has a portion in contact with a fourth
  • the first conductor is preferably in contact with part of the top surface and part of the side surface of the fourth conductor included in the first memory cell.
  • the first conductor is preferably in contact with part of the top surface, part of the side surface, and part of the bottom surface of the fourth conductor included in the first memory cell.
  • the fourth conductor preferably has a portion positioned outside the end of the first insulator.
  • a portion where the first insulator, the metal oxide, the third insulator, and the fifth conductor of the second memory cell overlap with each other is located on the seventh conductor of the first memory cell. is preferred.
  • the fourth insulator preferably comprises one or both of zirconium oxide and aluminum oxide.
  • a portion of the seventh conductor is preferably located in an opening provided in the second insulator.
  • the transistor of the second memory cell preferably has an eighth conductor.
  • the eighth conductor is located on the second insulator of the first memory cell and preferably has the same material as the seventh conductor.
  • a portion where the first insulator, the metal oxide, the third insulator, and the fifth conductor of the second memory cell overlap is preferably positioned over the eighth conductor.
  • the end of the sixth conductor is preferably covered with a fourth insulator.
  • the ends of the sixth conductor are preferably aligned or substantially aligned with the ends of the seventh conductor.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device with little variation in electrical characteristics of transistors can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • One embodiment of the present invention can provide a novel semiconductor device.
  • a storage device with a large storage capacity can be provided.
  • a memory device that occupies a small area can be provided.
  • a highly reliable storage device can be provided.
  • a memory device with low power consumption can be provided.
  • An aspect of the present invention can provide a novel storage device.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 2 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 3 is a cross-sectional view showing an example of a semiconductor device.
  • 4A and 4B are cross-sectional views showing examples of semiconductor devices.
  • 5A and 5B are cross-sectional views showing examples of semiconductor devices.
  • 6A and 6B are cross-sectional views showing examples of semiconductor devices.
  • FIG. 7 is a cross-sectional view showing an example of a semiconductor device.
  • 8A and 8B are top views showing an example of a semiconductor device.
  • 9A and 9B are top views showing an example of a semiconductor device.
  • 10A to 10C illustrate an example of a method for manufacturing a semiconductor device.
  • 11A and 11B are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 12A to 12C are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 13A and 13B are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 14A to 14C are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 15A to 15C are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 16A to 16C are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 17A and 17B are perspective views showing an example of a semiconductor device.
  • FIG. 18 is a block diagram illustrating an example of a storage device;
  • FIG. 19A is a schematic diagram showing an example of a storage device.
  • FIG. 19B is a schematic diagram and a circuit diagram showing an example of a memory device.
  • 20A and 20B are schematic diagrams showing an example of a storage device.
  • FIG. 21 is a circuit diagram showing an example of a memory device.
  • FIG. 22 is a timing chart for explaining an operation example of the storage device.
  • 23A and 23B are circuit diagrams showing examples of memory devices.
  • 24A and 24B are circuit diagrams showing examples of memory devices.
  • 25A and 25B are diagrams showing an example of a semiconductor device.
  • 26A and 26B are diagrams showing an example of an electronic component.
  • 27A to 27J are diagrams illustrating examples of electronic devices.
  • 28A to 28E are diagrams illustrating examples of electronic devices.
  • 29A to 29C are diagrams illustrating examples of electronic devices.
  • FIG. 30 is a diagram showing an example of space equipment.
  • the ordinal numbers “first” and “second” are used for convenience, and limit the number of constituent elements or the order of constituent elements (for example, the order of steps or the order of stacking). not something to do. Also, the ordinal number given to an element in one place in this specification may not match the ordinal number given to that element elsewhere in the specification or in the claims.
  • film and “layer” can be interchanged depending on the case or situation.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer”.
  • Openings include, for example, grooves and slits. Also, a region in which an opening is formed may be referred to as an opening.
  • drawings used in this embodiment mode show the case where the sidewall of the insulator in the opening of the insulator is substantially perpendicular to the substrate surface or the formation surface, but it may be tapered.
  • a tapered shape refers to a shape in which at least part of a side surface of a structure is inclined with respect to a substrate surface or a formation surface.
  • a taper angle the angle formed by the inclined side surface and the substrate surface or the formation surface.
  • the side surfaces of the structure and the substrate surface are not necessarily completely flat, and may be substantially planar with a fine curvature or substantially planar with fine unevenness.
  • One aspect of the present invention includes a first memory cell, a second memory cell over the first memory cell, a first conductor, and a second conductor over the first conductor.
  • each of the first memory cell and the second memory cell includes a transistor, a capacitor, a first insulator, and a second insulator; the transistor is on the first insulator;
  • a capacitive element including a metal oxide, a third conductor, a fourth conductor, a third insulator over the metal oxide, and a fifth conductor over the third insulator has a sixth conductor, a fourth insulator over the sixth conductor, a seventh conductor over the fourth insulator, the second insulator overlying the transistor
  • a portion where the sixth conductor, the fourth insulator, and the seventh conductor overlap is positioned on the second insulator, and through the opening provided in the second insulator , a third conductor, and a sixth conductor are electrically connected, the first conductor has a portion in contact with a fourth
  • a semiconductor device of one embodiment of the present invention includes a transistor (OS transistor) including a metal oxide in a channel formation region. Since an OS transistor has a low off-state current, memory content can be retained for a long time by using the OS transistor for a memory device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the memory device can be sufficiently reduced. Further, since the frequency characteristics of the OS transistor are high, reading from and writing to the memory device can be performed at high speed.
  • OS transistor transistor
  • the first conductor and the second conductor included in the semiconductor device of one embodiment of the present invention can function as part of a write bit line and a read bit line (also simply referred to as a bit line) in the memory device. can. That is, in the memory device to which one embodiment of the present invention is applied, a structure in which the fourth conductor is directly in contact with the bit line can be applied. With such a configuration, there is no need to separately provide a connection electrode between the fourth conductor and the bit line, and the degree of integration of the memory cell can be increased.
  • a plurality of memory cells are stacked, and a stacked structure of a plurality of conductors is applied to the bit line.
  • the first conductor has a portion in contact with the fourth conductor of the first memory cell
  • the second conductor has a portion in contact with the fourth conductor of the second memory cell.
  • the upper surface of the first conductor has a portion in contact with the lower surface of the second conductor.
  • the X direction is parallel to the channel length direction of the illustrated transistor
  • the Y direction is perpendicular to the X direction
  • the Z direction is perpendicular to the X and Y directions.
  • the semiconductor device shown in FIG. A conductor is provided extending in the Z direction so as to penetrate through m layers (m is an integer of 1 or more) layers 11 (first layer 11_1 to m-th layer 11 — m). 209 , an insulator 283 over the m-th layer 11 — m, and an insulator 285 over the insulator 283 .
  • the components included in the semiconductor device of this embodiment may each have a single-layer structure or a laminated structure.
  • the conductor 240 preferably includes a conductor 240a and a conductor 240b. As shown in FIG. 1, for example, conductor 240_1 has conductor 240a1 and conductor 240b1, and conductor 240_m has conductor 240am and conductor 240bm.
  • the conductor 209 functions as part of circuit elements such as switches, transistors, capacitors, inductors, resistors, and diodes, wirings, electrodes, or terminals.
  • a first layer 11_1 which is the lowest layer
  • a second layer 11_2 on the first layer 11_1 and a third layer 11_3 on the second layer 11_2.
  • the m-th layer 11 — m which is the top layer.
  • a conductor 240_1 as the lowest layer
  • a conductor 240_2 above the conductor 240_1 a conductor 240_3 above the conductor 240_2, and a conductor 240_3 as the uppermost layer 240_m and .
  • the present invention is not limited to this.
  • the number of conductors 240 can be 2 or more and m or less. Accordingly, the yield of the semiconductor device can be increased as compared with the case where there is one conductor 240 (one conductor 240a and one conductor 240b).
  • the semiconductor device of this embodiment can be used as a memory cell (or memory array) of a memory device.
  • Each layer of the m layers 11 corresponds to the memory array 20[i] in the storage device described in the second embodiment.
  • Each layer of the m layers 11 is provided with a plurality of memory cells.
  • the conductor 209 is electrically connected to a driver circuit provided below the conductor 209 for driving the memory cell.
  • the second layer 11_2 will be mainly described as an example in the present embodiment. Also, with regard to the first layer 11_1, the description of the same portions as the second layer 11_2 is omitted, and the portions different from the second layer 11_2 are mainly described.
  • the first layer 11_1 includes transistors 202a and 202b and capacitors 101a and 101b.
  • the second layer 11_2 includes transistors 201a and 201b and capacitors 101a and 101b.
  • Each layer from the third layer 11_3 to the m-th layer 11_m also includes transistors 201a and 201b and capacitors 101a and 101b.
  • the first layer 11_1 and the second layer 11_2 are symmetrical in the configuration on the right side and the configuration on the left side of the conductor 240, respectively. That is, in FIG. 1, the transistors 201a and 201b are symmetrical, the transistors 202a and 202b are symmetrical, and the capacitors 101a and 101b are symmetrical.
  • the structures on the left side of the first layer 11_1 and the second layer 11_2 are mainly described as an example.
  • the transistor 202a included in the first layer 11_1 is provided over the insulator 214 .
  • a conductor 205 (a conductor 205a and a conductor 205b) is provided as a gate electrode under the transistor 202a.
  • One electrode (lower electrode) of the capacitor 101a is physically and electrically connected to one of the source and the drain of the transistor 202a.
  • the other electrode (upper electrode) of the capacitor 101a included in the first layer 11_1 can function as a lower gate electrode of the transistor 201a included in the second layer 11_2.
  • One electrode (lower electrode) of the capacitor 101a is physically and electrically connected to one of the source and the drain of the transistor 201a included in the second layer 11_2.
  • the other electrode (upper electrode) of the capacitor 101a included in the second layer 11_2 can function as a lower gate electrode of the transistor 201a included in the third layer 11_3.
  • the transistor 202a has the conductor 205 as a lower gate electrode, whereas the lower gate electrode of the transistor 201a is also the upper electrode of the capacitor 101a one layer below.
  • the first layer 11_1 and the layers above the second layer 11_2 are different in that respect.
  • the other of the source and the drain of the transistor 202a included in the first layer 11_1 is connected to the conductor 240_1, and the other of the source and the drain of the transistor 201a included in the second layer 11_2 is connected to the conductor 240_2.
  • the opening when an opening for providing the conductor 240 is provided in the laminated structure of the insulator after m layers of the memory cells are stacked, the opening must be deep, and the processing is difficult, or Manufacturing yield may be low. Specifically, it may be difficult to keep the width of the opening (also referred to as the opening diameter, which corresponds to the length in the X-axis direction in FIG. 1 and the like) constant. For example, the width of the upper side of the opening (the m-th layer side) tends to be wide, and the width of the lower side of the opening (the first layer side) tends to be narrow.
  • an opening for providing the conductor 240_1 is provided in the insulator stacked structure.
  • a conductor 240_1 is embedded in the portion.
  • the capacitors 101a and 101b included in the first layer 11_1 and the transistors 201a and 201b included in the second layer 11_2 are formed, and an opening for providing the conductor 240_2 is provided in the insulator stacked structure.
  • a conductor 240_2 is embedded in the opening.
  • FIGS. 2 and 3 are modifications of the semiconductor device shown in FIG.
  • FIG. 1 shows an example in which the edges of insulator 284, insulator 222, and the other of the source or drain of the transistor on the side of conductor 240 are substantially aligned.
  • One embodiment of the present invention is not limited to this, and for example, as illustrated in FIGS. The other respective end of the drain may be located.
  • FIG. 2 shows an example in which the insulator 284 and the ends of the other conductor 240 side of the source or drain of the transistor are substantially aligned.
  • FIG. 3 shows an example in which the other end of the source or drain of the transistor is positioned outside the end of the insulator 284 (on the conductor 240 side).
  • a top surface shape refers to a shape in plan view.
  • recesses are provided in regions of the insulator 284 that do not overlap with the insulator 222 .
  • part of the insulator 284 may be removed and a recess may be formed when the insulator 222 is processed. Note that the insulator 284 does not have to have a recess.
  • FIG. 4A shows an enlarged view of the second layer 11_2 in FIG. 1 and the configuration of the left half of the vicinity thereof (the conductor 240_2 and the configuration shown to the left thereof).
  • 4B, 5A, and 5B show a modification of FIG. 4A.
  • the second layer 11_2 has a transistor 201a and a capacitive element 101a.
  • the transistor 201a includes an insulator 222, an insulator 224 over the insulator 222, an oxide 230 (an oxide 230a and an oxide 230b) over the insulator 224, part of the side surfaces of the insulator 224, and , a conductor 242a (a conductor 242a1 and a conductor 242a2) and a conductor 242b (a conductor 242b1 and a conductor 242b2) that cover part of the top surface and part of the side surface of the oxide 230, and insulation on the oxide 230 It has a body 253 , an insulator 254 over the insulator 253 , and conductors 260 (a conductor 260 a and a conductor 260 b ) over the insulator 254 .
  • An insulator 275 is provided over the conductors 242 a and 242 b , and an insulator 280 is provided over the insulator 275 .
  • the insulators 253 and 254 and the conductor 260 are embedded inside openings provided in the insulator 280 and the insulator 275 .
  • An insulator 282 is provided over the insulator 280 and the conductor 260 .
  • Oxide 230 has a region that functions as a channel formation region of transistor 201a.
  • the conductor 242a has a region that functions as one of the source and drain electrodes of the transistor 201a.
  • the conductor 242b has a region that functions as the other of the source and drain electrodes of the transistor 201a.
  • the conductor 260 has a region that functions as the first gate electrode (upper gate electrode) of the transistor 201a.
  • Insulators 253, 254 each have a region that functions as a first gate insulator for transistor 201a.
  • the conductor 160 in the first layer 11_1 overlaps with the oxide 230 and the conductor 260 included in the second layer 11_2 and forms a region functioning as the second gate electrode (lower gate electrode) of the transistor 201a.
  • Insulators 222, 224 each have a region that functions as a second gate insulator for transistor 201a.
  • the capacitor 101a includes the conductor 153 over the conductor 242b, the insulator 154 over the conductor 153, and the conductor 160 over the insulator 154 (the conductor 160a and the conductor 160b).
  • At least part of the conductor 153 , the insulator 154 , and the conductor 160 is placed inside the openings provided in the insulator 275 , the insulator 280 , and the insulator 282 , respectively.
  • Each end of conductor 153 , insulator 154 , and conductor 160 rests on insulator 282 .
  • the insulator 154 is provided so as to cover the end of the conductor 153 . Thereby, the conductor 153 and the conductor 160 can be electrically insulated.
  • the capacitance element 101a increases. can increase the capacitance of By increasing the capacitance per unit area of the capacitor 101a, miniaturization or high integration of the semiconductor device can be achieved.
  • the conductor 153 has a region functioning as one electrode (lower electrode) of the capacitor 101a.
  • the insulator 154 has a region functioning as a dielectric of the capacitor 101a.
  • the conductor 160 has a region that functions as the other electrode (upper electrode) of the capacitor 101a.
  • the capacitive element 101a constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • FIG. 4A shows a structure in which the conductor 160 serves both as the upper electrode of the capacitor 101a and the second gate electrode of the transistor 201a
  • a conductor 161 (conductors 160c and 160d) functioning as a second gate electrode of the transistor 201a may be provided separately from the conductor 160 functioning as the upper electrode of the capacitor 101a. Accordingly, the potential of the conductor 160 and the potential of the conductor 161 can be set to different values.
  • the conductor 160a and the conductor 160c can be formed by processing one conductive film.
  • the conductor 160b and the conductor 160d can be formed by processing one conductive film. Therefore, the structure shown in FIG. 4B can be manufactured without increasing the number of manufacturing steps as compared with the case of manufacturing the structure shown in FIG. 4A.
  • FIG. 4A shows an example in which the insulator 154 covers the end of the conductor 153, but the present invention is not limited to this.
  • the ends of conductor 153, insulator 154, conductor 160a, and conductor 160b may be aligned or substantially aligned.
  • the conductor 153, the insulator 154, and the conductor 160 can be formed using the same mask; therefore, the number of masks can be reduced.
  • FIG. 4B shows an example in which the insulator 154a covers the end of the conductor 153a, but the present invention is not limited to this.
  • the ends of conductor 153a, insulator 154a, conductor 160a, and conductor 160b may be aligned or substantially aligned in cross-section.
  • the conductor 161 not only the insulator 154b but also the conductor 153b may be formed.
  • Conductor 242a which includes a region that functions as one of the source or drain electrodes of transistor 201a, extends beyond oxide 230, which functions as a semiconductor layer. Therefore, the conductor 242a also functions as a wiring. For example, in FIG. 4A, a portion of each of the top and side surfaces of conductor 242a is electrically connected to conductor 240_2 extending in the Z direction.
  • the conductor 240_2 Since the conductor 240_2 is in direct contact with at least one of the top surface, the side surface, and the bottom surface of the conductor 242a, there is no need to provide a separate electrode for connection; thus, the area occupied by the memory array can be reduced. Also, the degree of integration of memory cells is improved, and the storage capacity can be increased. Note that the conductor 240_2 is preferably in contact with two or more of the top surface, the side surface, and the bottom surface of the conductor 242a. The contact resistance between the conductor 240_2 and the conductor 242a can be reduced when the conductor 240_2 is in contact with multiple surfaces of the conductor 242a.
  • FIG. 6A shows an enlarged view of a region where the conductor 240_2 and the conductor 242a are in contact with each other and its vicinity in the configuration shown in FIG.
  • FIG. 6B shows an enlarged view of a region where the conductor 240_2 and the conductor 242a are in contact with each other and its vicinity in the configuration shown in FIG.
  • conductor 240_2 has a region with width W1 and a region with width W2.
  • the width W1 corresponds to the shortest distance between the conductor 242a of the transistor 201a and the conductor 242a of the transistor 201b.
  • the width W2 corresponds to, for example, the shortest distance between the interface between the insulator 280 and the conductor 240a2 on the transistor 201a side and the interface between the insulator 280 and the conductor 240a2 on the transistor 201b side.
  • width W2 is preferably greater than width W1.
  • the conductor 240_2 is in contact with at least part of the top surface and part of the side surface of the conductor 242a. Therefore, the area of the region where the conductor 240_2 and the conductor 242a are in contact can be increased.
  • the contact between the conductor 240_2 and the conductor 242a illustrated in FIGS. 6A and 6B and the like is sometimes referred to as a topside contact.
  • the conductor 240_2 may contact a portion of the lower surface of the conductor 242a. With this structure, the area of the region where the conductor 240_2 and the conductor 242a are in contact can be further increased.
  • the components of the transistor 201a are mainly described below as an example, the components of the transistor 202a can also be applied.
  • Oxide 230 preferably comprises oxide 230a over insulator 224 and oxide 230b over oxide 230a. By providing the oxide 230a under the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230 has a two-layer structure of the oxide 230a and the oxide 230b is described in this embodiment, the structure is not limited to this.
  • the oxide 230 may have, for example, a single-layer structure of the oxide 230b or a stacked structure of three or more layers.
  • the oxide 230b includes a channel formation region and source and drain regions provided to sandwich the channel formation region in the transistor 201a. At least part of the channel formation region overlaps the conductor 260 . One of the source and drain regions overlaps the conductor 242a and the other overlaps the conductor 242b.
  • the channel formation region is a high-resistance region with a low carrier concentration because it has less oxygen vacancies or a lower impurity concentration than the source and drain regions. Therefore, the channel forming region can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and the drain region are low-resistance regions with high carrier concentration because they have many oxygen vacancies or have a high concentration of impurities such as hydrogen, nitrogen, and metal elements. That is, the source region and the drain region are n-type regions (low resistance regions) having a higher carrier concentration than the channel forming region.
  • the carrier concentration of the channel formation region is 1 ⁇ 10 18 cm ⁇ 3 or less, less than 1 ⁇ 10 17 cm ⁇ 3 , less than 1 ⁇ 10 16 cm ⁇ 3 , less than 1 ⁇ 10 15 cm ⁇ 3 , and 1 ⁇ 10 14 .
  • cm ⁇ 3 less than 1 ⁇ 10 13 cm ⁇ 3 , less than 1 ⁇ 10 12 cm ⁇ 3 , less than 1 ⁇ 10 11 cm ⁇ 3 , or less than 1 ⁇ 10 10 cm ⁇ 3 .
  • the lower limit of the carrier concentration in the channel forming region is not particularly limited, but can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the impurity concentration in the oxide 230b is lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor (or metal oxide) with a low carrier concentration is sometimes referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor (or metal oxide).
  • Reducing the impurity concentration in the oxide 230b is effective in stabilizing the electrical characteristics of the transistor 201a. Moreover, in order to reduce the impurity concentration of the oxide 230b, it is preferable to reduce the impurity concentration in adjacent films as well.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the impurities in the oxide 230b refer to, for example, substances other than the main components of the oxide 230b. For example, an element with a concentration of less than 0.1 atomic percent can be considered an impurity.
  • the channel formation region, the source region, and the drain region may each be formed up to the oxide 230a in addition to the oxide 230b.
  • concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes for each region, and may change continuously within each region. That is, the closer the region is to the channel formation region, the lower the concentrations of the metal element and the impurity element such as hydrogen and nitrogen may be.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 (the oxide 230a and the oxide 230b).
  • the bandgap of the metal oxide functioning as a semiconductor is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap.
  • Metal oxides such as indium oxide, gallium oxide, and zinc oxide are preferably used as the oxide 230 .
  • the oxide 230 it is preferable to use, for example, a metal oxide containing two or three elements selected from indium, the element M, and zinc.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • a metal oxide containing indium, the element M, and zinc is sometimes referred to as an In-M-Zn oxide.
  • the oxide 230 preferably has a laminated structure of multiple oxide layers with different chemical compositions.
  • the atomic ratio of the element M to the main component metal element is the same as the atomic ratio of the element M to the main component metal element in the metal oxide used for the oxide 230b. Larger is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. With this structure, diffusion of impurities and oxygen from structures formed below the oxide 230a to the oxide 230b can be suppressed.
  • the atomic ratio of In to the element M in the metal oxide used for the oxide 230b is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the transistor 201a can have high on-state current and high frequency characteristics.
  • the oxide 230a and the oxide 230b contain a common element other than oxygen as a main component, the defect level density at the interface between the oxide 230a and the oxide 230b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 201a can obtain a large on-state current and high frequency characteristics.
  • the neighboring composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the element M it is preferable to use gallium.
  • a metal oxide that can be used for the oxide 230a may be used as the oxide 230b.
  • the composition of the metal oxide that can be used for the oxides 230a and 230b is not limited to the above.
  • the composition of metal oxides that can be used for oxide 230a may be applied to oxide 230b.
  • the composition of metal oxides that can be used for oxide 230b may also be applied to oxide 230a.
  • the above atomic ratio is not limited to the atomic ratio of the deposited metal oxide, and the atomic ratio of the sputtering target used for the deposition of the metal oxide. may be
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystal oxide semiconductor
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (eg, oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • CAAC-OS since it is difficult to confirm a clear crystal grain boundary in CAAC-OS, it can be said that a decrease in electron mobility due to a crystal grain boundary is unlikely to occur. Therefore, metal oxides with CAAC-OS have stable physical properties. Therefore, a metal oxide including CAAC-OS is heat resistant and highly reliable.
  • the oxide 230b by using a crystalline oxide such as CAAC-OS as the oxide 230b, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, extraction of oxygen from the oxide 230b can be reduced even if heat treatment is performed, so that the transistor 201a is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • a transistor including an oxide semiconductor if impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electrical characteristics are likely to vary, and reliability may be degraded.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen enters oxygen vacancies (hereinafter sometimes referred to as V OH ) to generate electrons serving as carriers. Therefore, if oxygen vacancies are included in the region where the channel is formed in the oxide semiconductor, the transistor has normally-on characteristics (a channel exists even if no voltage is applied to the gate electrode, and current flows through the transistor). flow characteristics). Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in a region where a channel is formed in the oxide semiconductor. In other words, the region in which the channel is formed in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • an insulator containing oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen) is provided in the vicinity of the oxide semiconductor, and heat treatment is performed so that the oxide semiconductor is converted from the insulator.
  • Oxygen can be supplied and oxygen vacancies and VOH can be reduced.
  • the on-state current or the field-effect mobility of the transistor 201a might decrease.
  • variations in the amount of oxygen supplied to the source region or the drain region within the substrate surface cause variations in the characteristics of the semiconductor device having transistors.
  • the conductor when oxygen supplied from the insulator to the oxide semiconductor diffuses into a conductor such as a gate electrode, a source electrode, or a drain electrode, the conductor is oxidized and the conductivity is impaired.
  • the electrical characteristics and reliability of the transistor may be adversely affected.
  • the channel formation region preferably has a reduced carrier concentration and is i-type or substantially i-type, while the source region and the drain region have a high carrier concentration and are n-type. is preferred.
  • oxygen vacancies and V OH in the channel formation region of the oxide semiconductor are preferably reduced.
  • the semiconductor device is configured such that the hydrogen concentration in the channel formation region is reduced, the oxidation of the conductors 242a, 242b, and 260 is suppressed, and the It is configured to suppress the decrease in the hydrogen concentration of.
  • the insulator 253 in contact with the channel formation region in the oxide 230b preferably has a function of trapping hydrogen and fixing hydrogen. Thereby, the hydrogen concentration in the channel formation region of the oxide 230b can be reduced. Therefore, V OH in the channel formation region can be reduced, and the channel formation region can be i-type or substantially i-type.
  • a metal oxide having an amorphous structure is given as an insulator having a function of trapping and fixing hydrogen.
  • the insulator 253 for example, magnesium oxide or a metal oxide such as an oxide containing one or both of aluminum and hafnium is preferably used. Oxygen atoms in metal oxides having such an amorphous structure have dangling bonds, and the dangling bonds sometimes have the property of capturing or fixing hydrogen. That is, it can be said that a metal oxide having an amorphous structure has a high ability to capture or fix hydrogen.
  • a high dielectric constant (high-k) material for the insulator 253 .
  • An example of a high-k material is an oxide containing one or both of aluminum and hafnium.
  • an oxide containing one or both of aluminum and hafnium is preferably used as the insulator 253, and an oxide having an amorphous structure and containing one or both of aluminum and hafnium is more preferably used. It is more preferable to use hafnium oxide having a structure.
  • hafnium oxide is used as the insulator 253 .
  • the insulator 253 is an insulator containing at least oxygen and hafnium.
  • the hafnium oxide has an amorphous structure.
  • insulator 253 has an amorphous structure.
  • an insulator having a structure stable against heat such as silicon oxide or silicon oxynitride
  • the insulator 253 may be a stacked structure including aluminum oxide and silicon oxide or silicon oxynitride over the aluminum oxide.
  • the insulator 253 may be a stacked-layer structure including aluminum oxide, silicon oxide or silicon oxynitride over aluminum oxide, and hafnium oxide over silicon oxide or silicon oxynitride.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen. point to the material.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. indicates
  • barrier insulators against oxygen are preferably provided near the conductors 242a, 242b, and 260, respectively.
  • the insulators are the insulators 253, 254, and 275, for example.
  • a barrier insulator refers to an insulator having a barrier property.
  • the term "barrier property” refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also called gettering).
  • Barrier insulators against oxygen include, for example, oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon oxynitride.
  • oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate). mentioned.
  • each of the insulator 253, the insulator 254, and the insulator 275 preferably has a single-layer structure or a laminated structure of barrier insulators against oxygen.
  • the insulator 253 preferably has a barrier property against oxygen. It is preferable that the insulator 253 is at least less permeable to oxygen than the insulator 280 .
  • the insulator 253 has regions in contact with the side surface of the conductor 242a and the side surface of the conductor 242b. Since the insulator 253 has a barrier property against oxygen, the side surfaces of the conductors 242a and 242b are oxidized and formation of an oxide film on the side surfaces can be suppressed. Accordingly, reduction in on-state current or reduction in field-effect mobility of the transistor 201a can be suppressed.
  • the insulator 253 is provided in contact with the top surface and side surfaces of the oxide 230b, the side surfaces of the oxide 230a, the side surface of the insulator 224, and the top surface of the insulator 222. Since the insulator 253 has a barrier property against oxygen, oxygen can be prevented from being released from the channel formation region of the oxide 230b when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxides 230a and 230b can be reduced.
  • the insulator 280 contains an excessive amount of oxygen, excessive supply of the oxygen to the oxides 230a and 230b can be suppressed. Therefore, excessive oxidation of the source region and the drain region and reduction in on-state current or reduction in field-effect mobility of the transistor 201a can be suppressed.
  • An oxide containing one or both of aluminum and hafnium can be suitably used as the insulator 253 because it has a barrier property against oxygen.
  • the insulator 254 preferably has a barrier property against oxygen.
  • the insulator 254 is provided between the channel forming region of the oxide 230 and the conductor 260 and between the insulator 280 and the conductor 260 . With this structure, diffusion of oxygen contained in the channel formation region of the oxide 230 into the conductor 260 and formation of oxygen vacancies in the channel formation region of the oxide 230 can be suppressed. In addition, oxygen contained in the oxide 230 and oxygen contained in the insulator 280 diffuse into the conductor 260, so that oxidation of the conductor 260 can be suppressed.
  • the insulator 254 is preferably at least less permeable to oxygen than the insulator 280 .
  • silicon nitride is preferably used as the insulator 254 .
  • the insulator 254 is an insulator containing at least nitrogen and silicon.
  • the insulator 254 preferably has a barrier property against hydrogen. Accordingly, impurities such as hydrogen contained in the conductor 260 can be prevented from diffusing into the oxide 230b.
  • the insulator 275 preferably has a barrier property against oxygen.
  • the insulator 275 is provided between the insulator 280 and the conductor 242a and between the insulator 280 and the conductor 242b. With this structure, diffusion of oxygen contained in the insulator 280 to the conductors 242a and 242b can be suppressed. Therefore, it is possible to prevent the conductors 242a and 242b from being oxidized by oxygen contained in the insulator 280 to increase the resistivity and reduce the on-state current. It is preferable that the insulator 275 is at least less permeable to oxygen than the insulator 280 .
  • silicon nitride is preferably used as the insulator 275 .
  • the insulator 275 is an insulator containing at least nitrogen and silicon.
  • the barrier insulator against hydrogen is the insulator 275, for example.
  • Barrier insulators to hydrogen include oxides such as aluminum oxide, hafnium oxide, tantalum oxide, and nitrides such as silicon nitride.
  • the insulator 275 preferably has a single-layer structure or a laminated structure of the barrier insulator against hydrogen.
  • the insulator 275 preferably has a barrier property against hydrogen. Since the insulator 275 has a barrier property against hydrogen, the insulator 253 can suppress capture and fixation of hydrogen in the source and drain regions. Therefore, the source and drain regions can be n-type.
  • the channel formation region can be i-type or substantially i-type
  • the source region and the drain region can be n-type
  • a semiconductor device having good electrical characteristics can be provided. Further, with the above structure, even if the semiconductor device is miniaturized or highly integrated, it can have good electrical characteristics. Further, by miniaturizing the transistor 201a, high frequency characteristics can be improved. Specifically, the cutoff frequency can be improved.
  • Insulator 253 and insulator 254 each function as part of the gate insulator.
  • the insulators 253 and 254 are provided in openings formed in the insulator 280 or the like together with the conductor 260 . It is preferable that the thickness of the insulator 253 and the thickness of the insulator 254 be small in order to miniaturize the transistor 201a.
  • the thickness of the insulator 253 is preferably 0.1 nm or more and 5.0 nm or less, more preferably 0.5 nm or more and 5.0 nm or less, more preferably 1.0 nm or more and less than 5.0 nm, and 1.0 nm or more and 3.0 nm.
  • the thickness of the insulator 254 is preferably 0.1 nm to 5.0 nm, more preferably 0.5 nm to 3.0 nm, even more preferably 1.0 nm to 3.0 nm. Note that each of the insulators 253 and 254 may have at least a part of the region with the thickness as described above.
  • the ALD method includes a thermal ALD (thermal ALD) method in which a precursor and a reactant react with only thermal energy, a PEALD (plasma enhanced ALD) method using a plasma-excited reactant, and the like.
  • thermal ALD thermal ALD
  • PEALD plasma enhanced ALD
  • film formation can be performed at a lower temperature by using plasma, which is preferable in some cases.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with a high aspect ratio, to form films with few defects such as pinholes, and to improve coverage. There are effects such as excellent film formation and low temperature film formation. Therefore, the insulator 253 can be formed with a thin film thickness as described above with good coverage on the side surfaces of the opening formed in the insulator 280 and the like, the side ends of the conductors 242a and 242b, and the like. .
  • a film formed by the ALD method may contain more impurities such as carbon than films formed by other film formation methods.
  • quantification of impurities secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry), X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy), or Auger electron spectroscopy (AES: Auger Electron Spectroscopy) can be performed using
  • silicon nitride deposited by a PEALD method can be used as the insulator 254 .
  • the insulator 253 can also function as the insulator 254 .
  • the structure without the insulator 254 can simplify the manufacturing process of the semiconductor device and improve productivity.
  • the semiconductor device preferably has a structure in which entry of hydrogen into the transistors 201a and 202a and the like is suppressed.
  • an insulator having a function of suppressing diffusion of hydrogen is preferably provided so as to cover one or both of the top and bottom of the transistors 201a and 202a.
  • the insulator is the insulator 212, for example.
  • An insulator having a function of suppressing diffusion of hydrogen is preferably used as the insulator 212 . Accordingly, diffusion of hydrogen from below the insulator 212 to the transistors 201a, 202a, and the like can be suppressed.
  • the insulator 212 any of the insulators that can be used for the insulator 275 can be used.
  • One or more of the insulator 212, the insulator 214, the insulator 282, the insulator 283, and the insulator 285 is exposed to impurities such as water and hydrogen from the substrate side or from above the transistors 201a and 202a. It preferably functions as a barrier insulator that suppresses diffusion into the transistors 201a, 202a, and the like.
  • one or more of insulator 212, insulator 214, insulator 282, insulator 283, and insulator 285 are hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 , etc.), and an insulating material having a function of suppressing the diffusion of impurities such as copper atoms (the above-mentioned impurities are difficult to permeate).
  • an insulating material that has a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules
  • Each of the insulator 212, the insulator 214, the insulator 282, the insulator 283, and the insulator 285 preferably has a function of suppressing diffusion of impurities such as water and hydrogen, and of oxygen.
  • impurities such as water and hydrogen, and of oxygen.
  • aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride oxide, or the like can be used.
  • the insulator 212 is preferably made of silicon nitride or the like, which has a higher hydrogen barrier property.
  • the insulator 214, the insulator 282, the insulator 283, and the insulator 285 preferably include aluminum oxide, magnesium oxide, or the like, which have high functions of capturing and fixing hydrogen, respectively. Accordingly, impurities such as water and hydrogen can be prevented from diffusing from the substrate side to the transistors 201 a and 202 a through the insulators 212 and 214 . Alternatively, impurities such as water and hydrogen can be prevented from diffusing into the transistors 201a and 202a and the like from the interlayer insulating film or the like provided outside the insulator 282 or the insulator 283 . Alternatively, diffusion of oxygen contained in the insulator 224 or the like to the substrate side can be suppressed.
  • oxygen contained in the insulator 280 or the like can be prevented from diffusing upward from the transistors 201a, 202a, or the like through the insulator 282 or the like.
  • the conductor 205 overlaps with the oxide 230 and the conductor 260 in the transistors 202a and 202b.
  • the conductor 205 is preferably embedded in an opening formed in the insulator 216 . Also, part of the conductor 205 is embedded in the insulator 214 in some cases.
  • the conductor 205 may have a single-layer structure or a laminated structure.
  • the conductor 205 includes a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom surface and side walls of the opening.
  • the conductor 205b is provided so as to be embedded in the recess of the conductor 205a.
  • the height of the top surface of the conductor 205b approximately matches the height of the top surface of the conductor 205a and the height of the top surface of the insulator 216 .
  • the conductor 205a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N 2 O, NO, NO 2 ), and copper atoms. It is preferable to have a conductive material with Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably included.
  • a conductive material having a function of reducing diffusion of hydrogen When a conductive material having a function of reducing diffusion of hydrogen is used for the conductor 205a, impurities such as hydrogen contained in the conductor 205b enter the oxide 230 through the insulators 216, 224, and the like. You can prevent it from spreading.
  • a conductive material having a function of suppressing diffusion of oxygen for the conductor 205a, it is possible to suppress a decrease in conductivity due to oxidation of the conductor 205b.
  • Examples of conductive materials having a function of suppressing diffusion of oxygen include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductor 205a can have a single-layer structure or a laminated structure of the above conductive materials.
  • conductor 205a preferably comprises titanium nitride.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used for the conductor 205b.
  • conductor 205b preferably comprises tungsten.
  • Conductor 205 can function as a second gate electrode.
  • the potential applied to the conductor 205 is changed independently of the potential applied to the conductor 260, so that the threshold voltage (Vth) of the transistor 202a can be controlled.
  • Vth threshold voltage
  • the Vth of the transistor 202a can be increased and the off current can be reduced. Therefore, applying a negative potential to the conductor 205 can make the drain current smaller when the potential applied to the conductor 260 is 0 V than when no potential is applied.
  • the electric resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electric resistivity. Also, the thickness of the insulator 216 is almost the same as that of the conductor 205 . Here, it is preferable to reduce the film thickness of the conductor 205 and the insulator 216 within the range allowed by the design of the conductor 205 . By reducing the thickness of the insulator 216, the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced; thus, diffusion of the impurities into the oxide 230 can be suppressed. .
  • Insulator 222 and insulator 224 function as gate insulators.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (eg, at least one of hydrogen atoms and hydrogen molecules). Further, the insulator 222 preferably has a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules). For example, the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen more than the insulator 224 does.
  • hydrogen eg, at least one of hydrogen atoms and hydrogen molecules
  • oxygen eg, at least one of oxygen atoms and oxygen molecules
  • the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen more than the insulator 224 does.
  • Insulator 222 preferably comprises an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 prevents the release of oxygen from the oxide 230 to the substrate side and the release of hydrogen or the like from the peripheral portions of the transistors 201a and 202a to the oxide 230.
  • the conductor 205 or the conductor 160 can be prevented from reacting with oxygen contained in the insulator 224 and the oxide 230 .
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on the above insulator.
  • the insulator 222 may have a single-layer structure or a laminated structure of insulators containing so-called high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • thinning of gate insulators may cause problems such as leakage current.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a substance with a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr)TiO 3 (BST) may be used in some cases.
  • Insulator 224 in contact with oxide 230 preferably comprises, for example, silicon oxide or silicon oxynitride.
  • each of the insulators 222 and 224 may have a stacked structure of two or more layers. In that case, it is not limited to a laminated structure made of the same material, and a laminated structure made of different materials may be used.
  • the conductors 242a, 242b, and 260 are preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing diffusion of oxygen.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. Accordingly, a decrease in the conductivity of the conductors 242a, 242b, and 260 can be suppressed.
  • the conductors 242a, 242b, and 260 are conductive materials containing at least metal and nitrogen. become a body.
  • the conductors 242a and 242b may have a single-layer structure or a laminated structure. Further, the conductor 260 may have a single-layer structure or a laminated structure.
  • conductors 242a and 242b are shown in a two-layer structure.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing diffusion of oxygen is preferably used for the layers (the conductors 242a1 and 242b1) in contact with the oxide 230b.
  • a material that easily absorbs (or extracts) hydrogen for the layers (the conductors 242a1 and 242b1) that are in contact with the oxide 230b, because the concentration of hydrogen in the oxide 230 can be reduced.
  • the conductors 242a2 and 242b2 preferably have higher conductivity than the conductors 242a1 and 242b1.
  • the conductors 242a2 and 242b2 are preferably thicker than the conductors 242a1 and 242b1.
  • tantalum nitride or titanium nitride can be used for the conductors 242a1 and 242b1, and tungsten can be used for the conductors 242a2 and 242b2.
  • a crystalline oxide such as CAAC-OS is preferably used as the oxide 230b in order to suppress a decrease in the conductivity of the conductors 242a and 242b.
  • a metal oxide containing indium, zinc, and one or more selected from gallium, aluminum, and tin is preferable to use.
  • CAAC-OS extraction of oxygen from the oxide 230b by the conductor 242a or the conductor 242b can be suppressed.
  • Examples of the conductors 242a and 242b include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, and the like. is preferably used. In one aspect of the present invention, nitrides containing tantalum are particularly preferred. Alternatively, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • hydrogen contained in the oxide 230b or the like might diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like easily diffuses into the conductor 242a or the conductor 242b, and the diffused hydrogen 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like might be absorbed by the conductor 242a or the conductor 242b.
  • Conductor 260 is arranged such that its top surface is approximately level with the top of insulator 254 , the top of insulator 253 , and the top of insulator 280 .
  • Conductor 260 functions as a first gate electrode of transistor 201a.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b disposed over the conductor 260a.
  • the conductor 260a is preferably arranged to wrap the bottom and side surfaces of the conductor 260b.
  • conductor 260 is shown in a two-layer structure. At this time, a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing diffusion of oxygen is preferably used as the conductor 260a.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms is preferably used.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to suppress oxidation of the conductor 260b due to oxygen contained in the insulator 280 or the like and a decrease in conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example.
  • a conductor with high conductivity is preferably used for the conductor 260 .
  • the conductor 260b can use a conductive material whose main component is tungsten, copper, or aluminum.
  • the conductor 260b may have a layered structure, for example, a layered structure of titanium or titanium nitride and any of the above conductive materials.
  • the conductor 260 is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably placed in the region between the conductors 242a and 242b without being aligned.
  • Insulator 216 , insulator 280 , and insulator 284 preferably each have a lower dielectric constant than insulator 214 .
  • the parasitic capacitance generated between wirings can be reduced.
  • insulator 216, insulator 280, and insulator 284 can be silicon oxide, silicon oxynitride, silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, and silicon oxide, respectively. , silicon oxide having vacancies.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen released by heating can be easily formed.
  • top surfaces of the insulators 216, 280, and 284 may be planarized.
  • insulator 280 preferably comprises an oxide containing silicon, such as silicon oxide or silicon oxynitride.
  • the side wall of the insulator 280 may be substantially perpendicular to the upper surface of the insulator 222, or may have a tapered shape. By tapering the side wall, coverage of the insulator 253 provided in the opening of the insulator 280 is improved, and defects such as voids can be reduced.
  • the conductor 153 and the conductor 160 included in the capacitor 101a can be formed using any of the conductors that can be used for the conductor 205, the conductor 242, or the conductor 260, respectively.
  • the conductors 153 and 160 are preferably formed by a film formation method with good coverage, such as an ALD method or a CVD method.
  • the lower surface of the conductor 153 is in contact with the upper surface of the conductor 242b.
  • the conductor 153 can be formed using titanium nitride or tantalum nitride deposited by an ALD method or a CVD method.
  • the conductor 160a can be titanium nitride deposited by an ALD method or a CVD method
  • the conductor 160b can be tungsten deposited by a CVD method. Note that when the adhesion of tungsten to the insulator 154 is sufficiently high, the conductor 160 may have a single-layer structure of tungsten deposited by a CVD method.
  • a high dielectric constant (high-k) material (a material with a high relative dielectric constant) is preferably used for the insulator 154 included in the capacitor 101a.
  • the insulator 154 is preferably formed by a film formation method with good coverage, such as an ALD method or a CVD method.
  • Insulators of high dielectric constant (high-k) materials include, for example, oxides, oxynitrides, nitride oxides, and nitrides containing one or more metal elements selected from aluminum, hafnium, zirconium, and gallium. things are mentioned.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon. Insulators made of the above materials can also be laminated and used.
  • insulators of high-k materials such as aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides with silicon and hafnium, oxides with silicon and zirconium, oxynitrides with silicon and zirconium, oxides with hafnium and zirconium, and oxynitrides with hafnium and zirconium.
  • the insulator 154 can be thick enough to suppress leakage current and the capacitance of the capacitor 101a can be sufficiently secured.
  • a laminated insulator composed of the above materials, and a laminated structure of a high dielectric constant (high-k) material and a material having a higher dielectric strength than the high dielectric constant (high-k) material is used.
  • high-k high dielectric constant
  • high-k high dielectric constant
  • an insulator in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used as the insulator 154 .
  • an insulator in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • a stack of insulators having relatively high dielectric strength such as aluminum oxide dielectric strength is improved and electrostatic breakdown of the capacitor 101a can be suppressed.
  • the conductor 240 is provided in contact with the inner wall of the opening of the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 275, the insulator 280, the insulator 282, and the insulator 284. .
  • the conductor 240 is in contact with the top surface and side surfaces of the conductor 242 a , the top surface and side surfaces of the conductor 242 a , and the top surface of the conductor 209 .
  • the conductor 240 is a plug or wiring for electrically connecting circuit elements such as switches, transistors, capacitors, inductors, resistors, and diodes, wirings, electrodes, or terminals with the transistors 201a and 202a. function as
  • the conductor 240 functions as a write and read bit line.
  • the conductor 240 preferably has a laminated structure of a conductor 240a and a conductor 240b.
  • the conductor 240_2 can have a structure in which a conductor 240a2 is provided in contact with the inner wall of the opening, and a conductor 240b2 is provided inside. That is, the conductor 240a2 is arranged closer to the insulators 222, 275, 280, 282, and 284 than the conductor 240b2.
  • the conductor 240a2 is in contact with the upper surface and side surfaces of the conductor 242a.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen is preferably used.
  • the conductor 240a can have a single-layer structure or a stacked structure using one or more of tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, and ruthenium oxide, for example. Accordingly, impurities such as water and hydrogen can be prevented from entering the oxide 230 through the conductor 240 .
  • the conductor 240 also functions as a wiring, a conductor with high conductivity is preferably used.
  • a conductor with high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as its main component can be used for the conductor 240b.
  • the conductor 240a is a conductor containing titanium and nitrogen
  • the conductor 240b is a conductor containing tungsten.
  • the conductor 240 may have a single-layer structure or a laminated structure of three or more layers.
  • FIGS. 17A and 17B are perspective views of insulator 210, insulator 212, insulator 214, first layer 11_1, and second layer 11_2.
  • FIG. 17A shows a cross section of a transistor in the channel length direction and a cross section of a capacitor in a direction parallel to the channel width direction of the transistor.
  • FIG. 17B shows a cross section of the transistor in the channel width direction.
  • each of the first layer 11_1 and the second layer 11_2 has three transistors in the channel width direction of the transistor.
  • each layer 11_2 has three capacitive elements in the channel width direction of the transistor.
  • the number of transistors and capacitors included in each layer is not particularly limited.
  • each layer may have four or more transistors and four or more capacitors in the channel width direction of the transistors.
  • a layer including the transistors 202c to 202e and the like (the functional layer described in Embodiment 2) is provided over a layer including the transistor 310 and the like (corresponding to the driver circuit 21 described in Embodiment 2). 50) is provided, and a stacked structure similar to the stacked structure shown in FIG. Since the configuration of layers above the insulator 212 in FIG. 7 is the same as in FIG. 1, detailed description thereof will be omitted.
  • FIG. Transistor 310 is provided on substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 comprising part of substrate 311, and a lower region functioning as a source or drain region. It has a resistance region 314a and a low resistance region 314b.
  • Transistor 310 can be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 for example, a single crystal silicon substrate can be used.
  • a semiconductor region 313 (part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover side surfaces and a top surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 310 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • SOI Silicon Insulator
  • transistor 310 illustrated in FIG. 7 is an example, and the structure thereof is not limited, and an appropriate transistor can be used depending on the circuit configuration or the driving method.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between each structure.
  • the wiring layer can be provided in a plurality of layers depending on the design.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as wiring, and part of the conductor may function as a plug.
  • an insulator 320 , an insulator 322 , an insulator 324 , and an insulator 326 are stacked in this order over the transistor 310 as interlayer films.
  • a conductor 328 or the like is embedded in the insulators 320 and 322 .
  • a conductor 330 or the like is embedded in the insulators 324 and 326 . Note that the conductor 328 and the conductor 330 function as contact plugs or wirings.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape thereunder.
  • the top surface of the insulator 322 may be planarized by planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to improve planarity.
  • CMP chemical mechanical polishing
  • FIG. 7 illustrates transistors 202c, 202d, and 202e included in the functional layer 50 described in Embodiment 2.
  • FIG. Transistors 202c, 202d, and 202e have the same configuration as transistors 202a and 202b included in memory cell 10 .
  • Transistors 202c, 202d and 202e correspond to transistors 52, 53 and 55 shown in FIG. 23A and the like.
  • the sources and drains of the transistors 202c, 202d, and 202e are connected in series, similar to the transistors 52, 53, and 55.
  • An insulator 208 is provided over the transistors 202 c , 202 d , and 202 e , and a conductor 207 is provided in openings formed in the insulator 208 .
  • the insulator 208 can be provided with an insulator similar to the insulator 210
  • the conductor 207 can be provided with a conductor similar to the conductor 209 .
  • the lower surface of conductor 207 is provided in contact with the upper surface of conductor 260d of transistor 202d. Also, the upper surface of the conductor 207 is provided in contact with the lower surface of the conductor 209 . With such a structure, the conductor 240 corresponding to the wiring BL functioning as a bit line and the gate of the transistor 202d corresponding to the transistor 52 can be electrically connected.
  • the X direction is parallel to the channel length direction of the illustrated transistor
  • the Y direction is parallel to the channel width direction of the illustrated transistor
  • the Z direction is the X direction and the Y direction. is perpendicular to 8 and 9, illustration of some components such as an insulator is omitted for the sake of simplification.
  • FIGS. 8A and 8B are layouts applicable to each layer above the second layer 11_2, showing transistors 201a and 201b, capacitive elements 101a and 101b, and the like.
  • FIGS. 8A and 8B are top layouts of the second layer 11_2, in FIG. 8B shows the conductor 160 of the first layer 11_1 (that is, the back gate electrodes of the transistors 201a and 201b in the second layer 11_2).
  • FIGS. 9A and 9B are modifications of FIGS. 8A and 8B.
  • 8A and 8B show an example in which adjacent memory cells share one conductor 160 without the conductor 240 interposed therebetween.
  • adjacent memory cells without the conductor 240 interposed therebetween may each independently have the conductor 160 .
  • FIGS. 8 and 9 are formed in a line-and-space pattern.
  • the margin of the portion where the two patterns are overlapped is 10 nm
  • the conductor 240 is designed with 25 nm ⁇ 25 nm with a margin for misalignment of 5 nm added
  • the cell density is 740 cells/ ⁇ m 2 .
  • the cell density of SRAM is 47.6 cells/ ⁇ m 2 when the technology node (design rule) is 5 nm, and 37 cells/ ⁇ m 2 when the technology node is 7 nm.
  • the cell density of the DRAM is, for example, 137 cells/ ⁇ m 2 to 380 cells/ ⁇ m 2 .
  • the conductor 240 is shown as a square when viewed from above, but the present invention is not limited to this.
  • the conductor 240 may have a circular shape, a substantially circular shape such as an ellipse, a polygonal shape such as a square, or a polygonal shape such as a square with rounded corners when viewed from above.
  • each layer constituting the semiconductor device may have a single-layer structure or a laminated structure.
  • a substrate for forming a transistor for example, an insulator substrate, a semiconductor substrate, or a conductor substrate can be used.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), and resin substrates.
  • semiconductor substrates include semiconductor substrates made of silicon or germanium, and compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate such as an SOI (Silicon On Insulator) substrate, etc.
  • conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates.
  • Substrates and substrates in which a semiconductor or insulator is provided on a conductive substrate are included.
  • those substrates provided with one or more types of elements may be used.
  • Elements provided on the substrate include, for example, capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
  • insulator>> Examples of insulators include insulating oxides, nitrides, oxynitrides, oxynitrides, metal oxides, metal oxynitrides, and metal oxynitrides.
  • thinning of gate insulators may cause problems such as leakage current.
  • a high-k material for an insulator functioning as a gate insulator voltage reduction during transistor operation can be achieved while maintaining a physical film thickness.
  • a material with a low dielectric constant for the insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, the material should be selected according to the function of the insulator.
  • Examples of insulators with a high dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and silicon and hafnium. and oxynitrides with silicon, and nitrides with silicon and hafnium.
  • Examples of insulators with a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and air. Examples include silicon oxide having pores and resin.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators including one or more of lanthanum, neodymium, hafnium, and tantalum can be used in single layers or in stacks.
  • examples of insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and oxide.
  • Metal oxides such as hafnium and tantalum oxide, and metal nitrides such as aluminum nitride, silicon oxynitride, and silicon nitride are included.
  • An insulator that functions as a gate insulator preferably has a region containing oxygen that is released by heating. For example, by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from among the above, an alloy containing the above-described metal elements as a component, or an alloy or the like in which the above-described metal elements are combined.
  • Conductors include, for example, tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and lanthanum and nickel.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel, respectively is a conductive material that is difficult to oxidize, or a material that maintains conductivity even if it absorbs oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductor having a laminated structure for example, a laminated structure in which a material containing the metal element described above and a conductive material containing oxygen are combined, or a material containing the metal element described above and a conductive material containing nitrogen. , or a laminated structure in which the material containing the metal element described above, the conductive material containing oxygen, and the conductive material containing nitrogen are combined.
  • a stacked-layer structure in which the above-described material containing the metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used as a conductor functioning as a gate electrode.
  • a conductive material containing the metal element and nitrogen described above may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxides may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide (oxide semiconductor) that functions as a semiconductor is preferably used as the oxide 230 .
  • Metal oxides that can be used as the oxide 230 according to one embodiment of the present invention are described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to these, aluminum, gallium, yttrium, tin and the like are preferably contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, etc. may be contained.
  • the metal oxide is an In-M-Zn oxide with indium, the element M and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt.
  • the element M there are cases where a plurality of the above elements may be combined.
  • the element M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) (also referred to as In—Ga—Zn oxide, IGZO) is preferably used for a semiconductor layer of a transistor.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) (also referred to as IAZO) may be used for the semiconductor layer of the transistor.
  • an oxide (IAGZO or IGAZO) containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) may be used as the semiconductor layer.
  • an oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn) (also referred to as In—Ga—Zn—Sn oxide, IGZTO) may be used for the semiconductor layer. good.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • Crystal structures of oxide semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), CAC (cloud-aligned composite), single crystal, and polycrystalline. (polycrystal) and the like.
  • oxide semiconductors may be classified differently from the above when their structures are focused. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above CAAC-OS and nc-OS. Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystalline region is less than 10 nm.
  • the maximum diameter of the crystal region may be about several tens of nanometers.
  • a CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries. Therefore, it can be said that the decrease in electron mobility due to grain boundaries is less likely to occur in CAAC-OS.
  • a CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including CAAC-OS is resistant to heat and has high reliability.
  • CAAC-OS is also stable against high temperatures (so-called thermal budget) in the manufacturing process. Therefore, the use of the CAAC-OS for the OS transistor can increase the degree of freedom in the manufacturing process.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, an nc-OS may be indistinguishable from an a-like OS or an amorphous oxide semiconductor depending on the analysis method.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • CAC-OS relates to material composition.
  • CAC-OS is, for example, one structure of a material in which elements constituting a metal oxide are unevenly distributed with a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called mosaic or patch.
  • CAC-OS is a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). is called). That is, CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the CAC-OS in the In—Ga—Zn oxide refers to a material structure containing In, Ga, Zn, and O, in which a region containing In as a main component (first region) and a region containing In as a main component (first region) and A region (second region) containing Ga as a main component is a mosaic shape, and the configuration is such that these regions are randomly present. Therefore, CAC-OS is presumed to have a structure in which metal elements are unevenly distributed.
  • a CAC-OS can be formed, for example, by a sputtering method under conditions in which the substrate is not heated. Further, when the CAC-OS is formed by a sputtering method, one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas is used as a deposition gas. can be done. Further, the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is preferably as low as possible. For example, the flow ratio of the oxygen gas to the total flow rate of the film forming gas during film formation is 0% or more and less than 30%, preferably 0% or more and 10% or less.
  • the first region is a region with higher conductivity than the second region. That is, when carriers flow through the first region, conductivity as a metal oxide is developed. Therefore, by distributing the first region in the form of a cloud in the metal oxide, a high field effect mobility ( ⁇ ) can be realized.
  • the second region is a region with higher insulation than the first region.
  • the leakage current can be suppressed by distributing the second region in the metal oxide.
  • CAC-OS when used for a transistor, the conductivity caused by the first region and the insulation caused by the second region act complementarily to provide a switching function (on/off). functions) can be given to the CAC-OS.
  • a part of the material has a conductive function
  • a part of the material has an insulating function
  • the whole material has a semiconductor function.
  • CAC-OS is most suitable for various semiconductor devices including display devices.
  • Oxide semiconductors have various structures and each has different characteristics.
  • An oxide semiconductor of one embodiment of the present invention includes two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, a CAC-OS, an nc-OS, and a CAAC-OS. may
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used for the semiconductor layer of the transistor.
  • a single element semiconductor such as silicon or a compound semiconductor such as gallium arsenide may be used.
  • a transition metal chalcogenide that functions as a semiconductor is preferably used for a semiconductor layer of a transistor, for example.
  • Specific examples of transition metal chalcogenides applicable to semiconductor layers of transistors include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like.
  • Example of a method for manufacturing a semiconductor device An example of a method for manufacturing a semiconductor device of one embodiment of the present invention will be described with reference to FIGS. Here, the case of manufacturing the semiconductor device illustrated in FIG. 1 will be described as an example.
  • insulating materials for forming insulators, conductive materials for forming conductors, or semiconductor materials for forming semiconductors are referred to as sputtering methods, chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulsed laser deposition (PLD) method, ALD method, or the like can be used as appropriate.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD method atomic layer deposition
  • Sputtering methods include an RF sputtering method using a high-frequency power source as a power source for sputtering, a DC sputtering method using a DC power source, and a pulse DC sputtering method in which a voltage applied to electrodes is varied in a pulsed manner.
  • the RF sputtering method is mainly used for forming an insulating film
  • the DC sputtering method is mainly used for forming a metal conductive film.
  • the pulse DC sputtering method is mainly used when forming a film of a compound such as an oxide, a nitride, or a carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method using plasma, a thermal CVD (TCVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. Furthermore, it can be divided into a metal CVD (MCVD) method and an organic metal CVD (MOCVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD photo CVD
  • MCVD metal CVD
  • MOCVD organic metal CVD
  • the plasma CVD method can obtain high quality films at relatively low temperatures.
  • the thermal CVD method does not use plasma, it is a film formation method capable of reducing plasma damage to the object to be processed.
  • wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma does not cause such plasma damage, so that the yield of semiconductor devices can be increased.
  • the thermal CVD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • a thermal ALD method in which the reaction between the precursor and the reactant is performed only by thermal energy, a PEALD method using a plasma-excited reactant, or the like can be used.
  • CVD and ALD methods differ from sputtering methods in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method which is not easily affected by the shape of the object to be processed and which has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with another film formation method, such as the CVD method, which has a high film formation rate.
  • a film having an arbitrary composition can be formed by controlling the flow rate ratio of the raw material gases.
  • the CVD method it is possible to form a film whose composition is continuously changed by changing the flow rate ratio of source gases while forming a film.
  • the time required for film formation is reduced compared to film formation using a plurality of film formation chambers, as the time required for transportation or pressure adjustment is not required. can do. Therefore, productivity of semiconductor devices can be improved in some cases.
  • a film having an arbitrary composition can be formed by simultaneously introducing different kinds of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared, and insulators 210 and conductors 209 are formed over the substrate.
  • an insulator 212 is formed over the insulator 210 and the conductor 209, an insulator 214 is formed over the insulator 212, and an insulator 216 is formed over the insulator 214 (FIG. 10A). .
  • the insulators 212, 214, and 216 are each preferably deposited by a sputtering method.
  • the concentration of hydrogen in the insulator 212, the insulator 214, or the insulator 216 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • the method for forming the insulator 212, the insulator 214, and the insulator 216 is not limited to the sputtering method. good.
  • the insulators 212, 214, and 216 are preferably formed successively without exposure to the air.
  • silicon nitride is deposited as the insulator 212 by a pulse DC sputtering method using a silicon target in an atmosphere containing nitrogen gas.
  • a pulse DC sputtering method it is possible to suppress the generation of particles due to arcing on the target surface, so that the film thickness distribution can be made more uniform.
  • the rise and fall of the discharge can be steeper than the high-frequency voltage. As a result, power can be supplied to the electrodes more efficiently, and the sputtering rate and film quality can be improved.
  • an insulator such as silicon nitride
  • impurities such as water and hydrogen
  • diffusion of impurities such as water and hydrogen contained in a layer below the insulator 212 can be suppressed.
  • an insulator such as silicon nitride through which copper is difficult to permeate as the insulator 212, even if a metal such as copper that is easily diffused is used as a conductor in a layer (not shown) below the insulator 212, the metal does not easily pass through. The upward diffusion through the insulator 212 can be suppressed.
  • RF Radio Frequency
  • the amount of oxygen injected into layers below insulator 214 can be controlled by the amount of RF power applied to the substrate.
  • RF power is, for example, 0 W/cm 2 or more and 1.86 W/cm 2 or less.
  • the amount of oxygen suitable for the characteristics of the transistor can be changed and implanted according to the RF power when the insulator 214 is formed. Therefore, the amount of oxygen suitable for improving the reliability of the transistor can be implanted.
  • the RF frequency is preferably 10 MHz or higher. It is typically 13.56 MHz. The higher the RF frequency, the smaller the damage to the substrate.
  • the insulator 214 it is preferable to use a metal oxide having an amorphous structure, such as aluminum oxide, which has a high function of trapping hydrogen and a function of fixing hydrogen. Accordingly, hydrogen contained in the insulator 216 or the like can be captured or fixed, and diffusion of the hydrogen to the oxide 230 can be prevented.
  • a metal oxide having an amorphous structure such as aluminum oxide
  • aluminum oxide having an amorphous structure aluminum oxide having an amorphous structure as the insulator 214 because hydrogen can be captured or fixed more effectively in some cases. Accordingly, a highly reliable transistor and a semiconductor device having favorable characteristics can be manufactured.
  • silicon oxide is deposited as the insulator 216 by a pulse DC sputtering method using a silicon target in an atmosphere containing an oxygen gas.
  • the pulse DC sputtering method the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • an opening is formed in insulator 216 to reach insulator 214 .
  • an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected.
  • silicon oxide or silicon oxynitride is used for the insulator 216 forming the trench
  • silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator 214 .
  • a dry etching method or a wet etching method can be used to form the opening. Since processing by a dry etching method is suitable for fine processing, it is preferable to use a dry etching method.
  • an etching gas containing halogen can be used as an etching gas.
  • an etching gas containing one or more of fluorine, chlorine, and bromine can be used.
  • C4F6 gas, C5F6 gas , C4F8 gas , CF4 gas , SF6 gas, CHF3 gas, Cl2 gas , BCl3 gas, SiCl4 gas, or BBr 3 gas etc. can be used individually or in mixture of 2 or more gases.
  • oxygen gas, carbon dioxide gas, nitrogen gas, helium gas, argon gas, hydrogen gas, hydrocarbon gas, or the like can be added as appropriate to the above etching gas.
  • Etching conditions can be appropriately set according to the object to be etched.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as a dry etching device.
  • a capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency voltage to one electrode of the parallel plate electrodes. Alternatively, a plurality of different high-frequency voltages may be applied to one of the parallel plate electrodes. Alternatively, a high-frequency voltage having the same frequency may be applied to each of the parallel plate electrodes. Alternatively, high-frequency voltages having different frequencies may be applied to parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source can be, for example, an inductively coupled plasma (ICP) etching apparatus.
  • ICP inductively coupled plasma
  • the conductive film to be the conductor 205a preferably contains a conductor having a function of suppressing permeation of oxygen.
  • the conductive film preferably includes one or more of tantalum nitride, tungsten nitride, and titanium nitride, for example.
  • the conductive film can be a stacked film of a conductor having a function of suppressing permeation of oxygen and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy.
  • a conductive film to be the conductor 205a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, for example.
  • titanium nitride is deposited as a conductive film to be the conductor 205a.
  • a metal nitride as a lower layer of the conductor 205, oxidation of the conductor 205a by the insulator 216 or the like can be suppressed.
  • the metal can be prevented from diffusing out of the conductor 205a.
  • a conductive film to be the conductor 205b is formed (FIG. 10A).
  • a conductive film to be the conductor 205b preferably contains one or more of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum-tungsten alloy, for example.
  • the conductive film can be formed using, for example, a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method. In this embodiment mode, tungsten is deposited as the conductive film to be the conductor 205b.
  • part of the conductive film to be the conductor 205a and the conductive film to be the conductor 205b are removed, and the insulator 216 is exposed.
  • the conductors 205a and 205b remain only in the openings of the insulator 216 (FIG. 10A). Note that part of the insulator 216 is removed by the CMP treatment in some cases.
  • an insulator 222 is formed over the insulator 216 and the conductor 205 (FIG. 10A).
  • an insulator containing an oxide of one or both of aluminum and hafnium is preferably deposited.
  • the insulator containing oxides of one or both of aluminum and hafnium for example, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate) is preferably used.
  • hafnium-zirconium oxide is preferably used.
  • An insulator containing oxides of one or both of aluminum and hafnium has barrier properties against oxygen, hydrogen, and water.
  • the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in a structure provided around the transistor are suppressed from diffusing into the transistor through the insulator 222, and oxidation is prevented. The generation of oxygen vacancies in the substance 230 can be suppressed.
  • the insulator 222 can be a stacked film of an insulator containing oxides of one or both of aluminum and hafnium and silicon oxide, silicon oxynitride, silicon nitride, or silicon nitride oxide.
  • the insulator 222 can be deposited using a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, for example.
  • the insulator 222 is formed using hafnium oxide by an ALD method.
  • a stacked body of silicon nitride deposited by a PEALD method and hafnium oxide deposited by an ALD method may be used.
  • heat treatment is preferably performed.
  • the temperature of the heat treatment is preferably 250° C. or higher and 650° C. or lower, more preferably 300° C. or higher and 500° C. or lower, and even more preferably 320° C. or higher and 450° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas is preferably about 20%.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less.
  • heat treatment is performed at a temperature of 400° C. for 1 hour at a flow ratio of nitrogen gas to oxygen gas of 4:1 after the insulator 222 is formed. Impurities such as water and hydrogen contained in the insulator 222 can be removed by the heat treatment. In the case where an oxide containing hafnium is used as the insulator 222, the insulator 222 may be partly crystallized by the heat treatment. Further, the heat treatment can be performed at a timing such as after the insulator 224 is formed.
  • an insulating film 224f is formed over the insulator 222 (FIG. 10A).
  • the insulating film 224f can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film 224f is formed using silicon oxide by a sputtering method.
  • the hydrogen concentration in the insulating film 224f can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas. Since the insulating film 224f will be in contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • an oxide film 230af is formed on the insulating film 224f, and an oxide film 230bf is formed on the oxide film 230af (FIG. 10A).
  • the oxide film 230af and the oxide film 230bf are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposure to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230af and the oxide film 230bf. can be kept clean.
  • the oxide film 230af and the oxide film 230bf can each be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the oxide film 230af and the oxide film 230bf are formed by sputtering.
  • the oxide film 230af and the oxide film 230bf are formed by sputtering
  • oxygen or a mixed gas of oxygen and noble gas is used as the sputtering gas.
  • the sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the formed oxide film can be increased.
  • an In-M-Zn oxide target or the like can be used.
  • part of the oxygen contained in the sputtering gas may be supplied to the insulating film 224f during the formation of the oxide film 230af. Therefore, the percentage of oxygen contained in the sputtering gas is preferably 70% or more, more preferably 80% or more, and even more preferably 100%.
  • the oxide film 230bf is formed by a sputtering method
  • the percentage of oxygen contained in the sputtering gas is more than 30% and less than or equal to 100%, preferably 70% or more and 100% or less, oxygen-excessive oxidation will occur.
  • a material semiconductor is formed.
  • a transistor in which an oxygen-excess oxide semiconductor is used for a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited to this.
  • an oxygen-deficient oxide semiconductor is formed by setting the oxygen content in the sputtering gas to 1% to 30%, preferably 5% to 20%. be.
  • a transistor in which an oxygen-deficient oxide semiconductor is used for a channel formation region has relatively high field-effect mobility.
  • the crystallinity of the oxide film can be improved by forming the film while heating the substrate.
  • an oxide target of In:Ga:Zn 1:1:1.2 [atomic ratio]
  • an oxide target of In:Ga:Zn 1:1:2 [atomic ratio]
  • a film is formed using Note that each oxide film is preferably formed in accordance with characteristics required for the oxides 230a and 230b by appropriately selecting film formation conditions and atomic ratios.
  • the insulating film 224f, the oxide film 230af, and the oxide film 230bf are preferably formed by sputtering without exposure to the air.
  • An ALD method may be used to form the oxide film 230af and the oxide film 230bf.
  • the ALD method for forming the oxide films 230af and 230bf films having a uniform thickness can be formed even in trenches or openings with a large aspect ratio.
  • the oxide films 230af and 230bf can be formed at a lower temperature than the thermal ALD method.
  • heat treatment is preferably performed.
  • the heat treatment may be performed within a temperature range in which the oxide films 230af and 230bf are not polycrystallized.
  • the temperature of the heat treatment is preferably 100° C. or higher, 250° C. or higher, or 350° C. or higher and 650° C. or lower, 600° C. or lower, or 550° C. or lower.
  • the atmosphere for the heat treatment is similar to the atmosphere that can be applied to the heat treatment after the insulator 222 is formed.
  • the gas used for the heat treatment is preferably highly purified.
  • moisture or the like can be prevented from being taken into the oxide films 230af, 230bf, and the like as much as possible.
  • heat treatment is performed at a temperature of 400° C. for 1 hour at a flow ratio of nitrogen gas to oxygen gas of 4:1.
  • Such heat treatment including oxygen gas can reduce impurities such as carbon, water, and hydrogen in the oxide films 230af and 230bf.
  • impurities such as carbon, water, and hydrogen in the oxide films 230af and 230bf.
  • the crystallinity of the oxide film 230bf can be improved, and a denser structure can be obtained.
  • the crystal regions in the oxide films 230af and 230bf can be increased, and the in-plane variation of the crystal regions in the oxide films 230af and 230bf can be reduced. Therefore, in-plane variations in electrical characteristics of the transistor can be reduced.
  • hydrogen in the insulator 216, the insulating film 224f, the oxide film 230af, and the oxide film 230bf moves to the insulator 222 and is absorbed into the insulator 222.
  • FIG. hydrogen in the insulator 216 , the insulating film 224 f, the oxide film 230 af, and the oxide film 230 bf diffuses into the insulator 222 . Therefore, although the hydrogen concentration in the insulator 222 increases, the hydrogen concentrations in the insulator 216, the insulating film 224f, the oxide film 230af, and the oxide film 230bf decrease.
  • insulating film 224f (later insulator 224) functions as a gate insulator for transistor 202a
  • oxide film 230af and oxide film 230bf (later oxide 230a and oxide 230b) are channel-forming regions of transistor 202a. function as The transistor 202a formed using the insulating film 224f, the oxide film 230af, and the oxide film 230bf with reduced hydrogen concentration is preferable because it has high reliability.
  • the insulating film 224f, the oxide film 230af, and the oxide film 230bf are processed into an island shape by lithography to form the insulator 224, the oxide 230a, and the oxide 230b (FIG. 10B).
  • the insulator 224, the oxide 230a, and the oxide 230b are formed so as to overlap with the conductor 205 at least partially.
  • the side surfaces of the insulator 224, the oxide 230a, and the oxide 230b may be tapered.
  • the taper angles of the side surfaces of the insulator 224, the oxide 230a, and the oxide 230b may be, for example, 60° or more and less than 90°.
  • the structure is not limited to the above, and the side surfaces of the insulator 224 and the oxides 230 a and 230 b may be substantially perpendicular to the top surface of the insulator 222 .
  • the area can be reduced and the density can be increased when a plurality of transistors are provided.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing. Further, the insulating film 224f, the oxide film 230af, and the oxide film 230bf may be processed under different conditions.
  • a resist mask can be formed by exposing a resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, dry etching treatment followed by wet etching treatment, or wet etching treatment followed by dry etching treatment.
  • a hard mask made of an insulator or a conductor may be used under the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed on the oxide film 230bf, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the oxide film 230bf or the like may be performed after removing the resist mask or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the oxide film 230bf.
  • the hard mask material does not affect the post-process, or if it can be used in the post-process, it is not always necessary to remove the hard mask.
  • a conductive film to be the conductor 242_1 is formed over the insulator 222 and the oxide 230, and a conductive film to be the conductor 242_2 is formed over the conductive film (FIG. 10C).
  • the conductive film to be the conductor 242_1 and the conductive film to be the conductor 242_2 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, respectively, for example.
  • the conductive film to be the conductor 242_1 is formed using tantalum nitride by a sputtering method, and the conductive film to be the conductor 242_2 is formed using tungsten.
  • heat treatment may be performed before the conductive film to be the conductor 242_1 is formed.
  • the heat treatment may be performed under reduced pressure, and a conductive film to be the conductor 242_1 may be continuously formed without exposure to the air.
  • moisture and hydrogen adsorbed to the surface of the oxide 230b can be removed, and the moisture concentration and hydrogen concentration in the oxides 230a and 230b can be reduced.
  • the temperature of the heat treatment is preferably 100° C. or higher and 400° C. or lower. In this embodiment mode, the temperature of the heat treatment is set to 200.degree.
  • each of the two conductors 242_1 illustrated in FIG. 10C may be provided in an island shape, or may be one island-shaped film having an opening overlapping with the conductor 209 .
  • the two conductors 242_2 illustrated in FIG. 10C may each be provided in an island shape, or may be one island-shaped film having an opening overlapping with the conductor 209.
  • FIG. 10C
  • the conductors 242_1 and 242_2 are formed so as to overlap with the conductor 205 at least partially. At least part of the conductor 242_1 and the conductor 242_2 is formed to overlap with the conductor 209 . By forming the conductors 242_1 and 242_2, part of the region of the insulator 222 overlapping with the conductor 209 is exposed.
  • a dry etching method or a wet etching method can be used for the above processing. Further, the conductive film to be the conductor 242_1 and the conductive film to be the conductor 242_2 may be processed under different conditions.
  • an insulator 275 is formed to cover the insulator 224 , the oxide 230 a , the oxide 230 b , the conductors 242_1 , and 242_2 , and the insulator 280 is formed over the insulator 275 .
  • the conductor 242_1, the conductor 242_2, the insulator 275, and the insulator 280 are processed to form an opening reaching the oxide 230b (FIG. 11A).
  • the insulator 275 is preferably in contact with the top surface of the insulator 222 .
  • an insulator with a flat top surface is preferably formed by forming an insulating film to be the insulator 280 and performing CMP treatment on the insulating film.
  • a silicon nitride film may be formed over the insulator 280 by a sputtering method, for example, and CMP treatment may be performed until the silicon nitride reaches the insulator 280 .
  • An opening to oxide 230b is provided in the region where oxide 230b and conductor 205 overlap.
  • the insulators 275 and 280 can each be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, for example.
  • An insulator having a function of suppressing permeation of oxygen is preferably used for the insulator 275 .
  • silicon nitride is preferably deposited by ALD.
  • the function of suppressing the diffusion of water, impurities such as hydrogen, and oxygen can be improved.
  • the oxide 230a, the oxide 230b, the conductor 242_1, and the conductor 242_2 can be covered with the insulator 275 having a function of suppressing diffusion of oxygen. Accordingly, direct diffusion of oxygen from the insulator 280 or the like to the insulator 224, the oxide 230a, the oxide 230b, the conductor 242_1, and the conductor 242_2 in a later step can be suppressed.
  • the insulator 280 is preferably formed using silicon oxide by a sputtering method.
  • the insulator 280 containing excess oxygen can be formed.
  • the hydrogen concentration in the insulator 280 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas. Note that heat treatment may be performed before the insulating film is formed. The heat treatment may be performed under reduced pressure, and the insulating film may be formed continuously without exposure to the air.
  • a dry etching method or a wet etching method can be used for the above processing. Further, the processing of the conductor 242_1, the conductor 242_2, the insulator 275, and the insulator 280 may be performed under different conditions.
  • the conductor 242_1 is divided into island-shaped conductors 242a1 and 242b1.
  • the conductor 242_2 is divided into island-shaped conductors 242a2 and 242b2, respectively.
  • the two conductors 242 a 1 illustrated in FIG. 11A may each be provided in an island shape, or may be one island-shaped film having an opening overlapping with the conductor 209 .
  • the two conductors 242 a 2 shown in FIG. 11A may each be provided in an island shape, or may be one island-shaped film having an opening overlapping with the conductor 209 .
  • impurities adhere to the side surface of the oxide 230a, the top surface and side surface of the oxide 230b, the side surface of the conductors 242a and 242b, the side surface of the insulator 275, the side surface of the insulator 280, or the like, or do not enter the inside thereof. Diffusion of the impurity may occur. A step of removing such impurities may be performed. Also, the dry etching may form a damaged region on the surface of the oxide 230b. Such damaged areas may be removed.
  • the impurities include, for example, components contained in the insulator 280, the insulator 275, and the conductors 242a and 242b, components contained in members of an apparatus used for forming the opening, and gas or gas used for etching. Examples include those caused by the components contained in the liquid.
  • Such impurities include, for example, hafnium, aluminum, silicon, tantalum, fluorine, and chlorine.
  • impurities such as aluminum and silicon may reduce the crystallinity of the oxide 230b. Therefore, impurities such as aluminum and silicon are preferably removed from the surface of the oxide 230b and its vicinity. Further, it is preferable that the concentration of the impurity is reduced.
  • the concentration of aluminum atoms on and near the surface of the oxide 230b is preferably 5.0 atomic percent or less, more preferably 2.0 atomic percent or less, more preferably 1.5 atomic percent or less, and 1.0 atomic percent. % or less, and more preferably less than 0.3 atomic %.
  • the regions with low crystallinity of the oxide 230b are preferably reduced or removed.
  • oxide 230b have a layered CAAC structure.
  • the CAAC structure up to the lower end of the drain of the oxide 230b.
  • the conductor 242a or the conductor 242b functions as a drain.
  • the oxide 230b in the vicinity of the lower end portion of the conductor 242a or the conductor 242b has a CAAC structure. In this way, even at the drain edge, which significantly affects the drain breakdown voltage, the low crystallinity region of the oxide 230b is removed, and the CAAC structure can further suppress variations in the electrical characteristics of the transistor. . In addition, reliability of the transistor can be improved.
  • a cleaning process is performed to remove impurities attached to the surface of the oxide 230b in the etching process.
  • a cleaning method there are wet cleaning using a cleaning solution (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate. Note that the cleaning process may deepen the groove.
  • Wet cleaning may be performed using an aqueous solution obtained by diluting one or more of ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with carbonated water or pure water, pure water, carbonated water, or the like.
  • aqueous solution obtained by diluting one or more of ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with carbonated water or pure water, pure water, carbonated water, or the like.
  • ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water.
  • these washings may be appropriately combined.
  • an aqueous solution obtained by diluting hydrofluoric acid with pure water may be referred to as diluted hydrofluoric acid
  • an aqueous solution obtained by diluting ammonia water with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, and the like of the aqueous solution are appropriately adjusted depending on impurities to be removed, the structure of the semiconductor device to be cleaned, and the like.
  • the ammonia concentration of the diluted ammonia water is preferably 0.01% or more and 5% or less, more preferably 0.1% or more and 0.5% or less.
  • the hydrogen fluoride concentration of diluted hydrofluoric acid is preferably 0.01 ppm or more and 100 ppm or less, more preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or higher is preferably used, and a frequency of 900 kHz or higher is more preferably used. By using the frequency, damage to the oxide 230b and the like can be reduced.
  • the cleaning treatment may be performed multiple times, and the cleaning liquid may be changed for each cleaning treatment.
  • a treatment using diluted hydrofluoric acid or diluted ammonia water may be performed as the first cleaning treatment
  • a treatment using pure water or carbonated water may be performed as the second cleaning treatment.
  • wet cleaning is performed using diluted ammonia water.
  • impurities attached to the surfaces of the oxides 230a and 230b or diffused inside can be removed. Furthermore, the crystallinity of the oxide 230b can be improved.
  • Heat treatment may be performed after the etching or after the cleaning.
  • the temperature of the heat treatment is preferably 100° C. or higher, 250° C. or higher, or 350° C. or higher and 650° C. or lower, 600° C. or lower, 550° C. or lower, or 400° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxides 230a and 230b, and oxygen vacancies can be reduced. Further, by performing such heat treatment, the crystallinity of the oxide 230b can be improved.
  • the supplied oxygen reacts with the hydrogen remaining in the oxides 230a and 230b, so that the hydrogen can be removed as H 2 O (dehydrated). Accordingly, hydrogen remaining in the oxides 230a and 230b can be suppressed from being recombined with oxygen vacancies to form VOH .
  • heat treatment may be continuously performed in a nitrogen atmosphere without exposure to the air.
  • the sheet resistance of the regions of the oxide 230b overlapping with the conductors 242a and 242b decreases. Sometimes. Also, the carrier concentration may increase. Therefore, the resistance of the region of the oxide 230b overlapping with the conductor 242a and the region of the oxide 230b overlapping with the conductor 242b can be reduced in a self-aligning manner.
  • an insulating film and a conductive film are formed and processed so as to fill the opening, so that the insulator 253, the insulator 254, the conductor 260a, and the conductor 260b are provided in positions overlapping with the conductor 205. (FIG. 11B).
  • an insulating film to be the insulator 253 is formed.
  • the insulating film can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film is preferably formed using an ALD method.
  • the insulator 253 is preferably formed with a small film thickness and needs to have a small variation in thickness.
  • the ALD method is a method of forming a film by alternately introducing a precursor and a reactant (for example, an oxidizing agent). Film thickness can be adjusted. Also, as shown in FIG.
  • the insulator 253 needs to be deposited on the bottom and side surfaces of the opening with good coverage.
  • atomic layers can be deposited one by one on the bottom and side surfaces of the opening, so that the insulator 253 can be formed with good coverage over the opening.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidant.
  • oxygen (O 2 ), or the like that does not contain hydrogen can be reduced.
  • the insulating film to be the insulator 253 is formed using hafnium oxide by a thermal ALD method.
  • microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • the frequency of the microwave processing device is preferably 300 MHz or more and 300 GHz or less, more preferably 2.4 GHz or more and 2.5 GHz or less, and can be set to 2.45 GHz, for example.
  • High-density oxygen radicals can be generated by using high-density plasma.
  • the power of the power source for applying microwaves in the microwave processing apparatus is preferably 1000 W or more and 10000 W or less, more preferably 2000 W or more and 5000 W or less.
  • the microwave processing apparatus may have a power supply for applying RF to the substrate side. Further, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently guided into the oxide 230b.
  • the microwave treatment is preferably performed under reduced pressure, and the pressure is preferably 10 Pa or more and 1000 Pa or less, more preferably 300 Pa or more and 700 Pa or less.
  • the treatment temperature is preferably 750°C or lower, more preferably 500°C or lower, and can be set to, for example, about 250°C.
  • heat treatment may be continuously performed without exposure to the outside air.
  • the temperature of the heat treatment is, for example, preferably 100° C. or higher and 750° C. or lower, more preferably 300° C. or higher and 500° C. or lower.
  • the microwave treatment can be performed using oxygen gas and argon gas.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is greater than 0% and less than or equal to 100%.
  • the oxygen flow ratio (O 2 /(O 2 +Ar)) is greater than 0% and less than or equal to 50%.
  • the oxygen flow ratio (O 2 /(O 2 +Ar)) is 10% or more and 40% or less.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 10% or more and 30% or less.
  • oxygen gas is plasmatized using microwaves or high frequencies such as RF, and the oxygen plasma is generated between the conductors 242a and 242b of the oxide 230b.
  • a region can be affected.
  • V OH in the region can be split into oxygen vacancies and hydrogen, and hydrogen can be removed from the region. That is, VOH contained in the channel formation region can be reduced. Therefore, oxygen vacancies and VOH in the channel formation region can be reduced, and the carrier concentration can be lowered.
  • the oxygen vacancies in the channel formation region can be further reduced and the carrier concentration can be lowered.
  • Oxygen implanted into the channel formation region has various forms such as oxygen atoms, oxygen molecules, oxygen ions, and oxygen radicals (also called O radicals, atoms, molecules, or ions having unpaired electrons). Note that oxygen to be implanted into the channel forming region may be one or more of the above forms, and oxygen radicals are particularly preferable. In addition, since the film quality of the insulator 253 can be improved, the reliability of the transistor is improved.
  • oxide 230b has a region that overlaps with either conductor 242a or 242b.
  • the region can function as a source region or a drain region.
  • the conductors 242a and 242b preferably function as shielding films against the action of microwaves, high frequencies such as RF, and oxygen plasma when microwave treatment is performed in an oxygen-containing atmosphere. Therefore, the conductors 242a and 242b preferably have a function of shielding electromagnetic waves of 300 MHz or more and 300 GHz or less, for example, 2.4 GHz or more and 2.5 GHz or less.
  • Conductors 242a and 242b shield the effects of microwaves, high frequencies such as RF, oxygen plasma, and the like, so that these effects do not extend to regions of oxide 230b that overlap with conductors 242a and 242b. As a result, reduction of V OH and supply of an excessive amount of oxygen do not occur in the source region and the drain region due to microwave treatment, so that a decrease in carrier concentration can be prevented.
  • An insulator 253 having a barrier property against oxygen is provided in contact with side surfaces of the conductors 242a and 242b. Accordingly, formation of an oxide film on the side surfaces of the conductors 242a and 242b due to the microwave treatment can be suppressed.
  • the film quality of the insulator 253 can be improved, the reliability of the transistor is improved.
  • oxygen vacancies and VOH can be selectively removed from the channel formation region of the oxide semiconductor to make the channel formation region i-type or substantially i-type. Furthermore, excessive supply of oxygen to a region functioning as a source region or a drain region can be suppressed, and conductivity (a state of a low-resistance region) before microwave treatment can be maintained. As a result, variations in the electrical characteristics of the transistors can be suppressed, and variation in the electrical characteristics of the transistors within the substrate surface can be suppressed.
  • microwave treatment heat energy may be directly transferred to the oxide 230b due to electromagnetic interaction between the microwave and the molecules in the oxide 230b. This thermal energy may heat the oxide 230b.
  • Such heat treatment is sometimes called microwave annealing. By performing the microwave treatment in an atmosphere containing oxygen, an effect equivalent to that of oxygen annealing may be obtained. Further, when hydrogen is contained in the oxide 230b, it is conceivable that this thermal energy is transmitted to hydrogen in the oxide 230b and thus activated hydrogen is released from the oxide 230b.
  • the microwave treatment may not be performed after the insulating film to be the insulator 253 is formed, and the microwave treatment may be performed before the insulating film is formed.
  • heat treatment may be performed while the reduced pressure state is maintained.
  • hydrogen in the insulating film, the oxide 230b, and the oxide 230a can be removed efficiently.
  • some of the hydrogen may be gettered by the conductors 242a and 242b.
  • the step of performing the heat treatment may be repeated a plurality of times while the reduced pressure state is maintained. By repeating the heat treatment, hydrogen in the insulating film, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably 300° C. or higher and 500° C. or lower.
  • the above-described microwave treatment that is, microwave annealing may serve as the heat treatment. When the oxide 230b and the like are sufficiently heated by microwave annealing, the heat treatment may not be performed.
  • the film quality of the insulating film to be the insulator 253 by microwave treatment, diffusion of hydrogen, water, impurities, and the like can be suppressed. Therefore, in a post-process such as formation of a conductive film to be the conductor 260 or a post-treatment such as heat treatment, hydrogen, water, impurities, or the like are diffused into the oxide 230b, the oxide 230a, or the like through the insulator 253. can be suppressed.
  • an insulating film to be the insulator 254 is formed.
  • the insulating film can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the insulating film is preferably formed by an ALD method, similarly to the insulating film to be the insulator 253 .
  • the insulating film to be the insulator 254 can be formed with a thin film thickness and good coverage.
  • silicon nitride is deposited as the insulating film by the PEALD method.
  • a conductive film to be the conductor 260a and a conductive film to be the conductor 260b are formed in this order.
  • the conductive film to be the conductor 260a and the conductive film to be the conductor 260b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, respectively, for example.
  • titanium nitride is deposited as a conductive film to be the conductor 260a by an ALD method
  • tungsten is deposited as a conductive film to be the conductor 260b by a CVD method.
  • the insulating film to be the insulator 253, the insulating film to be the insulator 254, the conductive film to be the conductor 260a, and the conductive film to be the conductor 260b are polished until the insulator 280 is exposed. do. That is, portions of the insulating film to be the insulator 253, the insulating film to be the insulator 254, the conductive film to be the conductor 260a, and the conductive film to be the conductor 260b are removed from the openings.
  • an insulator 253, an insulator 254, and a conductor 260 are formed in the opening overlapping with the conductor 205 (FIG. 11B).
  • the insulator 253 is provided in contact with the inner wall and side surfaces of the opening overlapping with the oxide 230b, and the insulator 254 is provided along the inner wall and side surfaces of the opening with the insulator 253 interposed therebetween.
  • the conductor 260 is arranged to fill the opening with the insulators 253 and 254 interposed therebetween.
  • transistors 202a, 202b are formed. As described above, the transistors 202a and 202b can be manufactured in parallel in the same process.
  • heat treatment may be performed under the same conditions as the above heat treatment.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • the concentration of moisture and the concentration of hydrogen in the insulator 280 can be reduced.
  • the insulator 282 may be formed continuously without exposure to the air.
  • an insulator 282 is formed over the insulators 253 and 254, the conductor 260, and the insulator 280 (FIG. 11B).
  • the insulator 282 can be deposited using a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method, for example.
  • the insulator 282 is preferably deposited by a sputtering method.
  • the concentration of hydrogen in the insulator 282 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • the insulator 282 aluminum oxide is deposited as the insulator 282 by a pulse DC sputtering method using an aluminum target in an atmosphere containing an oxygen gas.
  • the pulse DC sputtering method By using the pulse DC sputtering method, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • the RF power applied to the substrate is 1.86 W/cm 2 or less. Preferably, it is 0 W/cm 2 or more and 0.62 W/cm 2 or less. Note that the RF power of 0 W/cm 2 is synonymous with applying no RF power to the substrate.
  • the amount of oxygen injected into layers below the insulator 282 can be controlled by the amount of RF power applied to the substrate.
  • the insulator 282 may be formed to have a two-layer structure.
  • the lower layer of the insulator 282 is formed with an RF power of 0 W/cm 2 applied to the substrate, and the upper layer of the insulator 282 is formed with an RF power of 0.62 W/cm 2 applied to the substrate. film.
  • the RF frequency is preferably 10 MHz or higher. It is typically 13.56 MHz. The higher the RF frequency, the smaller the damage to the substrate.
  • the insulator 282 in an oxygen-containing atmosphere by a sputtering method, oxygen can be added to the insulator 280 while the insulator 280 is being formed.
  • the insulator 280 can contain excess oxygen.
  • the insulator 282 is preferably formed while heating the substrate.
  • insulators 282, 280, 275, 222, 216, 214, and 212 are processed by lithography to expose part of the upper surface of conductor 209 (FIG. 12A).
  • a dry etching method or a wet etching method can be used to form the opening. Since processing by a dry etching method is suitable for fine processing, it is preferable to use a dry etching method.
  • a dry etching method As the etching gas, any of the above gases can be used.
  • aluminum oxide and hafnium oxide may be more difficult to etch than silicon oxide or silicon oxynitride. It can also be said that aluminum oxide and hafnium oxide are each difficult-to-etch materials.
  • opening the insulators in advance enables the processing step in FIG. 12A to be performed with high yield, thereby improving the productivity of the semiconductor device. can be done.
  • FIG. 12A shows an example in which the widths of the openings provided in the insulator 282 and the insulator 280 are approximately the same, but the present invention is not limited to this. If the insulator 282 and the insulator 280 have different etching rates, even if the insulator 282 and the insulator 280 are opened together, the edges of the insulator 282 and the insulator 280 may not be aligned in a cross-sectional view.
  • FIG. 12A shows an example in which the end of the conductor 242a and the ends of the insulators 212, 214, 216, and 222 approximately match each other in the opening, but this is not restrictive.
  • one or more of the insulators 212, 214, 216, and 222 may be side-etched so that the end of the conductor 242a is located inside (on the transistor side) the end of the conductor 242a. be.
  • openings are preferably formed in the insulators 212, 214, 216, 222, 275, 280, and 282 by anisotropic etching.
  • a dry etching method is preferably used for the anisotropic etching. Thereby, for example, an opening having the shape shown in FIG. 1 or 2 can be formed.
  • the width of the opening may then be widened by isotropic etching.
  • isotropic etching thereby, for example, an opening having a shape shown in FIG. 3 can be formed.
  • the width of the opening of the insulator 216 or the like can be increased while maintaining the width between the two conductors 242a.
  • a dry etching method or a wet etching method can be used for the isotropic etching.
  • Anisotropic etching and isotropic etching are preferably performed continuously without exposure to the atmosphere by using the same etching apparatus under different conditions.
  • dry etching is used for both anisotropic etching and isotropic etching, one or more of conditions such as power supply power, bias power, etching gas flow rate, etching gas species, and pressure It is possible to switch from anisotropic etching to isotropic etching by changing .
  • etching methods may be used for anisotropic etching and isotropic etching.
  • a dry etching method can be used for anisotropic etching
  • a wet etching method can be used for isotropic etching.
  • a conductive film to be the conductor 240a1 and a conductive film to be the conductor 240b1 are formed in this order.
  • the conductive film to be the conductor 240a1 preferably has a function of suppressing permeation of impurities such as water and hydrogen.
  • impurities such as water and hydrogen.
  • tantalum nitride or titanium nitride can be used for the conductive film to be the conductor 240a1.
  • tungsten, molybdenum, or copper can be used for the conductive film to be the conductor 240b1.
  • These conductive films can be formed using, for example, a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • part of the conductive film to be the conductor 240a1 and part of the conductive film to be the conductor 240b1 are removed, and the top surface of the insulator 282 is exposed.
  • these conductive films remain only in the openings, so that conductors 240_1 (conductors 240a1 and 240b1) with flat top surfaces can be formed (FIG. 12B).
  • conductors 240_1 (conductors 240a1 and 240b1) with flat top surfaces can be formed (FIG. 12B). Note that part of the top surface of the insulator 282 is removed by the CMP treatment in some cases.
  • the conductor 240 electrically connected to the conductor 209 and the conductor 242a can be manufactured.
  • the insulators 282, 280 and 275 are processed by lithography to form openings reaching the conductors 242b (FIG. 12C).
  • the width of the opening formed in this step is preferably fine.
  • the width of the opening is 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and preferably 1 nm or more, or 5 nm or more.
  • the opening provided in this step has a large aspect ratio, it is preferable to process part of the insulator 282, part of the insulator 280, and part of the insulator 275 by anisotropic etching.
  • processing by dry etching is preferable because it is suitable for fine processing. Further, the processing may be performed under different conditions.
  • capacitive elements 101a and 101b are formed to fill the openings. Specifically, the conductor 153, the insulator 154, the conductor 160a, and the conductor 160b are formed. The steps of forming the capacitive elements 101a and 101b will be described in detail below with reference to FIGS. 14 and 15. FIG.
  • a conductive film 153A to be the conductor 153 is formed so as to cover the opening and the insulator 282. Then, as shown in FIG.
  • the conductive film 153A is preferably formed in contact with the side and bottom surfaces of the opening. Therefore, the conductive film 153A is preferably formed using a film formation method with good coverage, such as an ALD method or a CVD method. For example, it is preferable to deposit titanium nitride or tantalum nitride using the ALD method or the CVD method.
  • a resist mask 152 is provided over the conductive film 153A, and the conductive film 153A is processed by a lithography method to form a conductor 153 (FIG. 14B). As a result, part of the conductor 153 is formed inside the opening, and the other part is in contact with part of the upper surface of the insulator 282 .
  • the conductive film 153A may be processed using a CMP method.
  • the top of the conductor 153 can be shaped to substantially match the top surface of the insulator 282 .
  • an insulating film 154A to be the insulator 154 is formed over the conductor 153 (FIG. 14C).
  • the insulating film 154A is preferably formed in contact with the conductor 153 provided inside the opening. Therefore, the insulating film 154A is preferably formed using a film formation method with good coverage, such as the ALD method or the CVD method.
  • the insulating film 154A is preferably formed using the above-described High-k material.
  • a conductive film 160A to be a conductor 160a and a conductive film 160B to be a conductor 160b are formed in order (FIG. 14C).
  • the conductive film 160A is preferably formed in contact with the insulating film 154A provided inside the opening, and the conductive film 160B is preferably formed so as to fill the opening. Therefore, the conductive films 160A and 160B are preferably formed using a film formation method with good coverage, such as an ALD method or a CVD method.
  • a film formation method with good coverage such as an ALD method or a CVD method.
  • the average surface roughness of the upper surface of the conductive film 160B may increase as shown in FIG. 14C.
  • the insulating film 154A, the conductive film 160A, and the conductive film 160B are processed by lithography to form the insulator 154, the conductor 160a, and the conductor 160b (FIGS. 13A and 15B).
  • the insulator 154 , the conductor 160 a , and the conductor 160 b are preferably formed so as to cover side end portions of the conductor 153 .
  • the conductor 160 and the conductor 153 can be separated by the insulator 154, and short-circuiting between the conductor 160 and the conductor 153 can be suppressed.
  • the present invention is not limited to this.
  • a structure may be employed in which only the conductive films 160A and 160B are processed and the insulating film 154A is left unprocessed. Thereby, the processing steps of the insulator 154 can be reduced, and the productivity can be improved.
  • the capacitors 101a and 101b can be formed.
  • An insulator 284 is then preferably applied to fill between adjacent conductors 160 (FIGS. 13A and 15B). Further, the insulator 284 is preferably planarized by a CMP method.
  • the step shown in FIG. 15C is performed after the step shown in FIG. 15A. move on.
  • conductors 160a and 160c are formed by processing the conductive film 160A
  • conductors 160b and 160d are formed by processing the conductive film 160B.
  • a conductor 160 (conductors 160a and 160b) functioning as an upper electrode of the capacitor 101a and a conductor 161 (conductors 160c and 160d) functioning as a second gate electrode of the transistor 201a are formed. be able to.
  • the step shown in FIG. 16A is performed after the step shown in FIG. 14A.
  • a conductive film 153A is formed so as to cover the opening and the insulator 282
  • an insulating film 154A is formed on the conductive film 153A
  • a conductive film 160A is formed on the insulating film 154A.
  • a conductive film 160B is formed over the conductive film 160A.
  • the conductive film 160B is preferably formed so as to fill the opening.
  • the materials and formation methods that can be applied to the conductive film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are as described above.
  • the conductive film 160B is preferably planarized using the CMP method.
  • the conductive film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B are processed by lithography.
  • a conductor 153, an insulator 154, a conductor 160a, and a conductor 160b are formed.
  • FIG. 16C shows an example of manufacturing a semiconductor device having the cross-sectional structure shown in FIG. 5B.
  • the conductive film 153A is processed to form conductors 153a and 153b
  • the insulating film 154A is processed to form insulators 154a and 154b.
  • conductors 160a and 160c are formed, and by processing the conductive film 160B, conductors 160b and 160d are formed.
  • a conductor 153a functioning as a lower electrode of the capacitor 101a, an insulator 154a functioning as a dielectric of the capacitor 101a, and a conductor 160 (conductors 160a and 160b) functioning as upper electrodes of the capacitor 101a are formed. and can be formed.
  • a conductor 161 (conductors 160c and 160d) functioning as a second gate electrode of the transistor 201a can be formed. Under the conductor 161, the insulator 154b and the conductor 153b remain.
  • the processing step illustrated in FIG. 16C is preferable because the conductive film 153A, the insulating film 154A, the conductive film 160A, and the conductive film 160B can be opened with the same mask and the number of masks can be reduced.
  • FIG. 13B shows a cross-sectional configuration example when the formation of the insulator 282 of the second layer 11_2 is completed.
  • the semiconductor device illustrated in FIG. 1 can be manufactured.
  • the semiconductor device of this embodiment includes an OS transistor. Since an OS transistor has low off-state current, a semiconductor device or a memory device with low power consumption can be realized. In addition, since the OS transistor has high frequency characteristics, a semiconductor device or a memory device with high operating speed can be realized. In addition, by using an OS transistor, a semiconductor device with favorable electrical characteristics, a semiconductor device with little variation in electrical characteristics of transistors, a semiconductor device with large on-state current, and a highly reliable semiconductor device or memory device can be realized.
  • the conductor 240 since the conductor 240 has a stacked structure of a plurality of conductors, manufacturing yield can be improved as compared to the case where one conductor is used.
  • a structure example of a memory device using the semiconductor device described in the above embodiment as a memory cell will be described.
  • a configuration example of a memory device in which a layer having a functional circuit having a function of amplifying and outputting a data potential held in a memory cell is provided between stacked layers having memory cells. explain.
  • FIG. 18 shows a block diagram of a storage device of one embodiment of the present invention.
  • a memory device 300 shown in FIG. 18 has a drive circuit 21 and a memory array 20 .
  • the memory array 20 has a plurality of memory cells 10 and a functional layer 50 having a plurality of functional circuits 51 .
  • FIG. 18 shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more).
  • 18 shows an example in which the functional circuit 51 is provided for each wiring BL functioning as a bit line, and the functional layer 50 includes a plurality of functional circuits 51 provided corresponding to n wirings BL. It shows an example with
  • the memory cell 10 in the first row and first column is indicated as memory cell 10[1,1] and the memory cell 10 in the mth row and nth column is indicated as memory cell 10[m,n].
  • an arbitrary row may be referred to as i row.
  • j column when indicating an arbitrary column, it may be described as j column. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 10 in the i-th row and the j-th column is indicated as the memory cell 10[i,j].
  • the memory array 20 also includes m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings BL extending in the column direction.
  • the wiring WL provided in the first line (first row) is indicated as the wiring WL[1]
  • the wiring WL provided in the m-th line (m-th row) is indicated as the wiring WL[m].
  • the wiring PL provided in the first line (first row) is indicated as a wiring PL[1]
  • the wiring PL provided in the m-th line (m-th row) is indicated as a wiring PL[m].
  • the wiring BL provided in the first line (first column) is referred to as the wiring BL[1]
  • the wiring BL provided in the nth line (nth column) is referred to as the wiring BL[n].
  • a plurality of memory cells 10 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • a plurality of memory cells 10 provided in the j-th column are electrically connected to a wiring BL in the j-th column (wiring BL[j]).
  • DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory) can be applied to the memory array 20 .
  • a DOSRAM is a RAM having 1T (transistor) and 1C (capacitor) type memory cells, and is a memory in which an access transistor is an OS transistor. The current flowing between the source and the drain of the OS transistor in the off state, that is, the leak current is extremely small.
  • a DOSRAM can hold electric charge corresponding to data held in a capacitive element (capacitor) for a long time by turning off (non-conducting) an access transistor. Therefore, a DOSRAM can reduce the frequency of refresh operations compared to a DRAM composed of a transistor (Si transistor) having silicon in a channel formation region. As a result, low power consumption can be achieved.
  • the memory cells 10 can be stacked.
  • a plurality of memory arrays 20[1] to 20[m] can be stacked.
  • the memory array 20[1] to 20[m] included in the memory array 20 in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, the memory density of the memory cells 10 can be improved.
  • the memory array 20 can be fabricated using the same manufacturing process repeatedly in the vertical direction. The storage device 300 can reduce the manufacturing cost of the memory array 20 .
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on/off (conducting state or non-conducting state) of an access transistor functioning as a switch.
  • the wiring PL has a function of transmitting a backgate potential to the backgate of the OS transistor, which is an access transistor, in addition to functioning as a constant potential line connected to the capacitor.
  • the memory cells 10 included in each of the memory arrays 20[1] to 20[m] are connected to the functional circuit 51 through wirings BL.
  • the wiring BL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 of the driving circuit 21 via the wiring GBL (not shown) described later. With this structure, a slight potential difference of the wiring BL can be amplified when data is read.
  • the wiring GBL can be arranged in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, like the wiring BL.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 . That is, the wiring BL can be said to be a wiring for electrically connecting one of the source or the drain of the transistor of the memory cell 10 in each layer of the memory array 20 and the functional circuit 51 in the vertical direction.
  • the memory array 20 can be provided over the driving circuit 21 .
  • the signal propagation distance between the drive circuit 21 and the memory array 20 can be shortened. Therefore, the resistance and parasitic capacitance between the drive circuit 21 and the memory array 20 are reduced, and power consumption and signal delay can be reduced.
  • miniaturization of the storage device 300 can be realized.
  • the functional circuit 51 is composed of OS transistors in the same way as the transistors of the memory cells 10 of the DOSRAM, so that it can be freely placed on circuits using Si transistors like the memory arrays 20[1] to 20[m]. Since they can be arranged, they can be easily integrated. Since the function circuit 51 is configured to amplify the signal, circuits such as the sense amplifier 46 in the subsequent stage can be miniaturized, so that the memory device 300 can be miniaturized.
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23 and a peripheral circuit 31 .
  • the peripheral circuit 31 has a peripheral circuit 41 , a control circuit 32 and a voltage generation circuit 33 .
  • each circuit, each signal, and each voltage can be omitted as appropriate. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • Signal BW, signal CE, and signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • a signal PON1 and a signal PON2 are power gating control signals. The signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit having a function of controlling the overall operation of the storage device 300 .
  • the control circuit logically operates the signal CE, the signal GW, and the signal BW to determine the operation mode (for example, write operation, read operation) of the memory device 300 .
  • control circuit 32 generates a control signal for peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 33, and voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing data to and reading data from the memory cell 10 .
  • the peripheral circuit 41 is a circuit that outputs various signals for controlling the functional circuit 51 .
  • the peripheral circuit 41 includes a row decoder 42 (Row Decoder), a column decoder 44 (Column Decoder), a row driver 43 (Row Driver), a column driver 45 (Column Driver), an input circuit 47 (Input Circuit), an output circuit 48 ( Output Circuit) and a sense amplifier 46 (Sense Amplifier).
  • Row decoder 42 and column decoder 44 have the function of decoding signal ADDR.
  • Row decoder 42 is a circuit for specifying a row to be accessed
  • column decoder 44 is a circuit for specifying a column to be accessed.
  • Row driver 43 has a function of selecting line WL designated by row decoder 42 .
  • the column driver 45 has a function of writing data to the memory cells 10, a function of reading data from the memory cells 10, a function of holding the read data, and the like.
  • Input circuit 47 has a function of holding signal WDA. Data held by the input circuit 47 is output to the column driver 45 . Output data of the input circuit 47 is data (Din) to be written to the memory cell 10 . Data (Dout) read from the memory cells 10 by the column driver 45 is output to the output circuit 48 .
  • the output circuit 48 has a function of holding Dout. The output circuit 48 also has a function of outputting Dout to the outside of the storage device 300 . Data output from the output circuit 48 is the signal RDA.
  • PSW 22 has a function of controlling the supply of VDD to peripheral circuit 31 .
  • PSW 23 has the function of controlling the supply of VHM to row driver 43 .
  • the high power supply voltage of the memory device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • the signal PON1 controls ON/OFF of the PSW22, and the signal PON2 controls ON/OFF of the PSW23.
  • the number of power supply domains to which VDD is supplied is set to one, but may be set to a plurality. In this case, a power switch may be provided for each power domain.
  • the memory array 20 having the memory arrays 20[1] to 20[m] (m is an integer equal to or greater than 2) and the functional layer 50 can be provided by stacking a plurality of layers of the memory array 20 on the driving circuit 21.
  • FIG. 19A the memory array 20 provided in the first layer is indicated as memory array 20[1], the memory array 20 provided in the second layer is indicated as memory array 20[2], and the memory array 20 provided in the fifth layer is indicated as memory array 20[1].
  • the memory array 20 is shown as memory array 20[5].
  • FIG. 19A also shows the wiring WL and the wiring PL extending in the X direction, and the wiring BL extending in the Z direction (the direction perpendicular to the surface of the substrate provided with the driver circuit). Note that the wiring WL and the wiring PL included in each memory array 20 are partially omitted in order to make the drawing easier to see.
  • FIG. 19B is a schematic diagram illustrating a configuration example of the functional circuit 51 connected to the wiring BL illustrated in FIG. 19A and the memory cells 10 included in the memory arrays 20[1] to 20[5] connected to the wiring BL. indicates FIG. 19B also illustrates the wiring GBL provided between the functional circuit 51 and the driver circuit 21 . Note that a structure in which a plurality of memory cells (memory cells 10) are electrically connected to one wiring BL is also called a “memory string”. Note that in the drawings, the wiring GBL may be illustrated with a thick line in order to improve visibility.
  • FIG. 19B illustrates an example of the circuit configuration of the memory cell 10 connected to the wiring BL.
  • a memory cell 10 includes a transistor 13 and a capacitor 12 .
  • Embodiment 1 can be referred to for a cross-sectional configuration example of the memory cell 10 corresponding to the circuit configuration.
  • the transistor 13 corresponds to the transistor 201a or the transistor 201b described in Embodiment 1.
  • the capacitor 12 corresponds to the capacitor 101a or the capacitor 101b described in Embodiment 1.
  • the wiring BL corresponds to the conductor 240 described in Embodiment 1.
  • the wiring BL (the conductor 240) has a conductive region including a region directly functioning as one of the source electrode and the drain electrode of the transistor 13 (the transistor 201a). It is in contact with at least one of a top surface, a side surface, and a bottom surface of the body 242a.
  • the degree of integration of the memory cells 10 is improved, and the storage capacity of the storage device 300 can be increased.
  • one of the source and the drain of the transistor 13 is connected to the wiring BL.
  • the other of the source and drain of the transistor 13 is connected to one electrode of the capacitor 12 .
  • the other electrode of the capacitive element 12 is connected to the wiring PL.
  • a gate of the transistor 13 is connected to the wiring WL.
  • a back gate of the transistor 13 is connected to the wiring PL.
  • the wiring PL is a wiring that applies a constant potential for holding the potential of the capacitor 12 . Further, the wiring PL can also be said to be a wiring that gives a constant potential for controlling the threshold voltage of the transistor 13 . For example, by supplying GND (ground potential) to the wiring PL, the stacked memory cells 10 can be electrically insulated. Further, by serving also as the back gate electrode of the transistor 13, off current can be sufficiently reduced.
  • GND ground potential
  • FIG. 20A shows a schematic diagram of the memory device 300 in which the functional circuit 51 and the memory arrays 20[1] to 20[m] are the repeating units 70.
  • FIG. 20A shows one wiring GBL as illustrated in FIG. 20A, the wiring GBL may be provided as appropriate according to the number of functional circuits 51 provided in the functional layer 50 .
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the functional circuit 51 in the functional layer 50 and the driving circuit 21 in the vertical direction.
  • repeating unit 70 including the functional circuit 51 and the memory arrays 20[1] to 20[m] may be stacked.
  • a storage device 300A of one embodiment of the present invention can have repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 20B.
  • the wiring GBL is connected to the functional layer 50 included in the repeating unit 70 .
  • the wiring GBL may be provided as appropriate according to the number of functional circuits 51 .
  • OS transistors are stacked and wirings functioning as bit lines are arranged in a direction perpendicular to the surface of the substrate over which the driver circuit 21 is provided.
  • the length of the wiring between the memory array 20 and the drive circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be greatly reduced.
  • the layer provided with the memory array 20 includes a functional layer 50 having a functional circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 10 .
  • the sense amplifier 46 included in the driver circuit 21 can be driven by amplifying a slight potential difference of the wiring BL functioning as a bit line when data is read. Since a circuit such as a sense amplifier can be miniaturized, miniaturization of the memory device 300 can be achieved. In addition, the memory cell 10 can be operated even if the capacitance of the capacitor 12 included in the memory cell 10 is reduced.
  • FIG. 21 A configuration example of the functional circuit 51 described with reference to FIGS. 18 to 20 and a configuration example of the sense amplifier 46 included in the memory array 20 and the drive circuit 21 will be described with reference to FIG.
  • functional circuits 51 (functional circuit 51_A, functional circuit 51_B) connected to memory cells 10 (memory cell 10_A, memory cell 10_B) connected to different wirings BL (wiring BL_A, wiring BL_B) are connected.
  • the driver circuit 21 connected to the wiring GBL (the wiring GBL_A and the wiring GBL_B) is illustrated.
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are shown.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b are illustrated as functional circuits 51_A and 51_B.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 21 are OS transistors like the transistor 13 included in the memory cell 10 .
  • the functional layer 50 having the functional circuit 51 can be stacked in the same manner as the memory arrays 20[1] to 20[m].
  • the wiring BL_A is connected to the gate of the transistor 52_a, and the wiring BL_B is connected to the gate of the transistor 52_b.
  • the wiring GBL_A is connected to one of the sources and drains of the transistors 53_a and 54_a.
  • the wiring GBL_B is connected to one of the sources and drains of the transistors 53_b and 54_b.
  • the wirings GBL_A and GBL_B are provided in the vertical direction similarly to the wirings BL_A and BL_B, and are connected to transistors included in the driver circuit 21 . Gates of the transistors 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b are supplied with the selection signal MUX, the control signal WE, or the control signal RE, respectively, as shown in FIG.
  • Transistors 81_1 to 81_6 and 82_1 to 82_4 forming the sense amplifier 46, the precharge circuit 71_A, and the precharge circuit 71_B shown in FIG. 21 are Si transistors.
  • the switches 83_A to 83_D that constitute the switch circuit 72_A and the switch circuit 72_B can also be composed of Si transistors.
  • One of the source or the drain of the transistors 53_a, 53_b, 54_a, and 54_b is connected to transistors or switches forming the precharge circuit 71_A, the precharge circuit 71_B, the sense amplifier 46, and the switch circuit 72_A.
  • the precharge circuit 71_A includes n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A sets the wiring BL_A and the wiring BL_B to an intermediate potential corresponding to VDD/2 between the high power supply potential (VDD) and the low power supply potential (VSS) in accordance with a precharge signal applied to the precharge line PCL1. This is a circuit for precharging to the potential VPC.
  • the precharge circuit 71_B includes n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to an intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with a precharge signal supplied to the precharge line PCL2. be.
  • the sense amplifier 46 includes p-channel transistors 82_1 and 82_2 and n-channel transistors 82_3 and 82_4 connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring having a function of supplying VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors forming an inverter loop.
  • the potentials of the wiring GBL_A and the wiring GBL_B can be output to the outside through the switches 83_C and 83_D and the writing/reading circuit 73 .
  • the wiring BL_A and the wiring BL_B and the wiring GBL_A and the wiring GBL_B correspond to a bit line pair.
  • the write/read circuit 73 is controlled to write the data signal according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling conduction between the sense amplifier 46 and the wirings GBL_A and GBL_B.
  • the switch circuit 72_A is switched on or off by control of the switching signal CSEL1.
  • the switches 83_A and 83_B are n-channel transistors, the switching signal CSEL1 is turned on when it is at high level and turned off when it is at low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46 .
  • the switch circuit 72_B is switched on or off by control of the switching signal CSEL2.
  • Switches 83_C and 83_D may be similar to switches 83_A and 83_B.
  • the memory device 300 has a configuration in which the memory cell 10, the functional circuit 51, and the sense amplifier 46 are connected to each other through the wiring BL and the wiring GBL provided in the vertical direction which is the shortest distance. can be done. Although the number of functional layers 50 including transistors included in the functional circuit 51 is increased, the load on the wiring BL is reduced, so that writing time can be shortened and data can be easily read.
  • each transistor included in the functional circuits 51_A and 51_B is controlled according to the control signals WE and RE and the selection signal MUX.
  • Each transistor can output the potential of the wiring BL to the driver circuit 21 through the wiring GBL in accordance with the control signal and the selection signal.
  • the functional circuits 51_A and 51_B can function as sense amplifiers including OS transistors. With this structure, a slight potential difference in the wiring BL can be amplified during reading to drive the sense amplifier 46 using a Si transistor.
  • FIG. 22 shows a timing chart for explaining the operation of the circuit diagram shown in FIG.
  • a period T11 is a write operation
  • a period T12 is a precharge operation of the wiring BL
  • a period T13 is a precharge operation of the wiring GBL
  • a period T14 is a charge sharing operation
  • a period T15 is a read standby operation.
  • the operation, period T16 corresponds to the period for explaining the read operation.
  • the potential of the wiring WL connected to the gate of the transistor 13 included in the memory cell 10 to which the data signal is to be written is set to a high level.
  • the control signal WE and the signal EN_data are set to a high level, and the data signal is written to the memory cell through the wiring GBL and the wiring BL.
  • the precharge line PCL1 is set to high level while the control signal WE is set to high level.
  • the wiring BL is precharged to the precharge potential.
  • both the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 46 are set to VDD/2 to suppress the power consumption due to the through current.
  • the precharge line PCL2 is set to a high level in order to precharge the wiring GBL.
  • the wiring GBL is precharged to the precharge potential.
  • the potentials of the wiring VHH and the wiring VLL are both set to VDD, so that the wiring GBL with a large load can be precharged in a short time.
  • the potential of the wiring WL is set to a high level for charge sharing for balancing the charge held in the memory cell 10 and the charge precharged in the wiring BL.
  • the potentials of the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 46 are both preferably set to VDD/2 to suppress power consumption due to through current.
  • the control signal RE and the selection signal MUX are set to high level. Current flows through the transistor 52 according to the potential of the wiring BL, and the potential of the wiring GBL changes according to the amount of current.
  • the switching signal CSEL1 is set to low level to prevent the potential fluctuation of the wiring GBL from being affected by the sense amplifier 46.
  • FIG. The wiring VHH or the wiring VLL is the same as in the period T14.
  • the switching signal CSEL1 is set to a high level, and the change in the potential of the wiring GBL is amplified by the bit line pair connected to the sense amplifier 46, so that the data signal written to the memory cell is read.
  • FIG. 23A shows a functional circuit 51A corresponding to the functional circuit 51_A or 51_B shown in FIG.
  • the functional circuit 51A shown in FIG. 23A has transistors 52-55.
  • the transistors 52 to 55 can each be an OS transistor and are illustrated as n-channel transistors.
  • the transistor 52 is a source follower transistor for amplifying the potential of the wiring GBL to a potential corresponding to the potential of the wiring BL in a period in which a data signal is read from the memory cell 10 .
  • the transistor 53 is a transistor that receives a selection signal MUX at its gate and functions as a switch whose ON or OFF state between the source and the drain is controlled according to the selection signal MUX.
  • the transistor 54 is a transistor that receives a control signal WE at its gate and functions as a switch whose ON or OFF state between the source and the drain is controlled according to the control signal WE.
  • the transistor 55 is a transistor that receives a control signal RE at its gate and functions as a switch whose ON or OFF state between the source and the drain is controlled according to the control signal RE.
  • a ground potential GND which is a fixed potential, is applied to the source side of the transistor 55, for example.
  • the functional circuit 51B in FIG. 23B has a configuration in which the connection of one of the source and drain of the transistor 54 is switched from the wiring GBL to one of the source and drain of the transistor 52 .
  • a functional circuit 51C in FIG. 24A corresponds to a configuration in which the transistor 53 is omitted by performing the function of the transistor 53 in the drive circuit 21.
  • the functional circuit 51D in FIG. 24B corresponds to a configuration in which the transistor 55 is omitted.
  • a semiconductor device of one embodiment of the present invention uses an OS transistor with extremely low off-state current as a transistor provided in the memory array 20 .
  • the OS transistor can be stacked over the substrate provided with the driver circuit 21 provided with the Si transistor. Therefore, the same manufacturing process can be repeated in the vertical direction, and the manufacturing cost can be reduced.
  • the memory density can be improved by arranging the transistors included in the memory cell 10 not in the horizontal direction but in the vertical direction, so that the size of the memory device can be reduced.
  • one form of the present invention comprises a functional layer 50 having functional circuitry 51 . Since the functional circuit connects the wiring BL to the gate of the transistor 52, the transistor 52 can function as an amplifier. With this structure, a slight potential difference in the wiring BL can be amplified during reading to drive the sense amplifier 46 using a Si transistor. Since circuits such as the sense amplifier 46 using Si transistors can be miniaturized, miniaturization of the memory device can be achieved. In addition, the memory cell 10 can be operated even if the capacitance of the capacitor 12 included in the memory cell 10 is reduced.
  • SoC System on Chip
  • chip 1200 includes CPU 1211, GPU 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) to connect with the first surface of the package substrate 1201 as shown in FIG. 25B.
  • a plurality of bumps 1202 are provided on the rear surface of the first surface of the package substrate 1201 and connected to the motherboard 1203 .
  • the mother board 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222 .
  • storage devices such as a DRAM 1221 and a flash memory 1222 .
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221 .
  • the DRAM 1221 can be reduced in power consumption, increased in speed, and increased in capacity.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200 .
  • the aforementioned DOSRAM can be used for the memory.
  • the GPU 1212 is suitable for parallel computation of a large amount of data, and can be used for image processing or sum-of-products operations. By providing an image processing circuit using an OS transistor or a product-sum operation circuit in the GPU 1212, image processing or product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. , and after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog computation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation unit 1213 may be provided with the sum-of-products calculation circuit.
  • the memory controller 1214 has a circuit functioning as a controller for the DRAM 1221 and a circuit functioning as an interface for the flash memory 1222 .
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, speaker, microphone, camera, and controller. Controllers include mice, keyboards, game controllers, and the like. USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used as such an interface.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the circuit (system) can be formed in the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212 , a motherboard 1203 provided with a DRAM 1221 and a flash memory 1222 can be called a GPU module 1204 .
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using SoC technology, its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 enables a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • FIG. 26A shows a perspective view of electronic component 700 and a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • An electronic component 700 illustrated in FIG. 26A includes a memory device 300 which is one embodiment of the present invention in a mold 711 .
  • FIG. 26A omits part of the description to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to storage device 300 via wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • the memory device 300 has the drive circuit 21 and the memory array 20 .
  • FIG. 26B shows a perspective view of electronic component 730 .
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 300 provided on the interposer 731 .
  • Electronic component 730 shows an example in which storage device 300 is used as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device
  • a CPU, GPU, or FPGA can be used for the semiconductor device 735.
  • the package substrate 732 can use, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 can use, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board” or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes. Also, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM requires many interconnects to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • a heat sink may be provided overlapping with the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • the memory device 300 and the semiconductor device 735 have the same height.
  • Electrodes 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 26B shows an example in which the electrodes 733 are formed from solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package). receipt) is mentioned.
  • SPGA Stablgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • the storage device of one embodiment of the present invention is a storage device of various electronic devices (for example, information terminals, computers, smartphones, e-book terminals, digital still cameras, video cameras, recording/playback devices, navigation systems, and game machines). Applicable. It can also be used for image sensors, IoT (Internet of Things), healthcare-related equipment, and the like. Thereby, power saving of the electronic device can be achieved.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • 27A to 27J and 28A to 28E show how each electronic device includes the electronic component 700 or the electronic component 730 having the storage device described in the previous embodiment. Illustrated.
  • An information terminal 5500 shown in FIG. 27A is a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • the display portion 5511 is provided with a touch panel, and the housing 5510 is provided with buttons.
  • the information terminal 5500 can hold temporary files generated when an application is executed (for example, a cache when using a web browser).
  • FIG. 27B shows an information terminal 5900 that is an example of a wearable terminal.
  • An information terminal 5900 includes a housing 5901, a display portion 5902, operation switches 5903 and 5904, a band 5905, and the like.
  • the wearable terminal can hold temporary files generated when an application is executed, like the information terminal 5500 described above.
  • a desktop information terminal 5300 is shown in FIG. 27C.
  • a desktop information terminal 5300 includes an information terminal main body 5301 , a display section 5302 , and a keyboard 5303 .
  • the desktop information terminal 5300 can hold temporary files generated when an application is executed by applying the storage device of one embodiment of the present invention.
  • smartphones, wearable terminals, and desktop information terminals have been described as electronic devices, but other information terminals include, for example, a PDA (Personal Digital Assistant), a notebook information terminal, and workstations.
  • PDA Personal Digital Assistant
  • FIG. 27D shows an electric refrigerator-freezer 5800 as an example of an appliance.
  • the electric freezer-refrigerator 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric freezer-refrigerator 5800 is an electric freezer-refrigerator compatible with IoT (Internet of Things).
  • the storage device of one embodiment of the present invention can be applied to the electric refrigerator-freezer 5800 .
  • the electric freezer-refrigerator 5800 can transmit and receive information such as foodstuffs stored in the electric freezer-refrigerator 5800 and expiration dates of the foodstuffs to and from an information terminal or the like via the Internet or the like.
  • Electric refrigerator-freezer 5800 can hold a temporary file generated when transmitting the information in the storage device of one embodiment of the present invention.
  • an electric refrigerator-freezer was described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washers, dryers, and audiovisual equipment.
  • FIG. 27E shows a portable game machine 5200, which is an example of a game machine.
  • a portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 27F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 can be said to be a household stationary game machine in particular.
  • a stationary game machine 7500 has a main body 7520 and a controller 7522 .
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying game images, a touch panel, a stick, a rotary knob, or a slide knob that serves as an input interface other than buttons.
  • the shape of the controller 7522 is not limited to that shown in FIG. 27F, and the shape of the controller 7522 may be changed variously according to the genre of the game.
  • a button can be used as a trigger and a controller shaped like a gun can be used.
  • a controller shaped like a musical instrument, music equipment, or the like can be used.
  • the stationary game machine may not use a controller, but may instead include one or more of a camera, a depth sensor, and a microphone, and be operated by the game player's gestures or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the storage device of one embodiment of the present invention By applying the storage device of one embodiment of the present invention to the portable game machine 5200 or the stationary game machine 7500, power consumption can be reduced. In addition, due to the low power consumption, heat generation from the circuit can be reduced, and the influence of the heat generation on the circuit itself, the peripheral circuits, and the module can be reduced.
  • FIGS. 27E and 27F a portable game machine and a home-use stationary game machine are described as examples of game machines, but other game machines are installed in entertainment facilities (game centers, amusement parks, etc.), for example. and arcade game machines installed in sports facilities, and pitching machines for batting practice installed in sports facilities.
  • the storage device of one embodiment of the present invention can be applied to automobiles, which are mobile objects, and to the vicinity of the driver's seat of automobiles.
  • FIG. 27G shows an automobile 5700, which is an example of a mobile object.
  • a driver's seat of the automobile 5700 is an instrument panel that provides various information by displaying a speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like. Further, a storage device showing such information may be provided around the driver's seat.
  • the display device can compensate for the blind spots in the driver's seat and the visibility blocked by pillars, etc., and enhance safety. be able to. That is, by displaying an image from an imaging device provided outside the automobile 5700, blind spots can be compensated for and safety can be enhanced.
  • the storage device of one embodiment of the present invention can temporarily store information. It can be used to hold general information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Also, a configuration may be adopted in which the image of the driving recorder installed in the automobile 5700 is held.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drone), airplanes, and rockets).
  • a storage device of one embodiment of the present invention can be applied to a camera.
  • FIG. 27H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display portion 6242, an operation switch 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may have a configuration in which a strobe device, a viewfinder, and the like can be attached separately.
  • the storage device of one embodiment of the present invention By applying the storage device of one embodiment of the present invention to the digital camera 6240, power consumption can be reduced. In addition, due to the low power consumption, heat generation from the circuit can be reduced, and the influence of the heat generation on the circuit itself, the peripheral circuits, and the module can be reduced.
  • a storage device of one embodiment of the present invention can be applied to a video camera.
  • FIG. 27I shows a video camera 6300 as an example of an imaging device.
  • a video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation switches 6304, a lens 6305, a connection portion 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided on the first housing 6301 and the display section 6303 is provided on the second housing 6302 .
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306 .
  • the video camera 6300 can temporarily hold files generated during encoding.
  • a storage device of one aspect of the present invention can be applied to an implantable cardioverter-defibrillator (ICD).
  • ICD implantable cardioverter-defibrillator
  • FIG. 27J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body with one wire tip placed in the right ventricle and the other wire tip placed in the right atrium. be done.
  • the ICD main body 5400 has a function as a pacemaker, and paces the heart when the heart rate deviates from the prescribed range. In addition, if pacing does not improve the heart rate (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shocks is performed.
  • the ICD body 5400 must constantly monitor heart rate in order to properly pace and deliver shocks. Therefore, the ICD main body 5400 has a sensor for detecting heart rate. In addition, the ICD main body 5400 can store the heart rate data obtained by the sensor or the like, the number of pacing treatments, the time, and the like in the electronic component 700 .
  • the ICD main body 5400 has a plurality of batteries, so that safety can be enhanced. Specifically, even if some of the batteries in the ICD main body 5400 become unusable, the rest of the batteries can still function, so the ICD also functions as an auxiliary power source.
  • an antenna capable of transmitting physiological signals may be provided.
  • a system may be configured to monitor various cardiac activity.
  • a storage device of one embodiment of the present invention can be applied to computers such as PCs (Personal Computers) and expansion devices for information terminals.
  • FIG. 28A shows an expansion device 6100 externally attached to a PC, mounted with a portable chip capable of storing information, as an example of the expansion device.
  • the expansion device 6100 can store information by the chip, for example, by connecting to a PC via a USB (Universal Serial Bus) or the like.
  • FIG. 28A illustrates the expansion device 6100 in a portable form, the expansion device of one aspect of the present invention is not limited to this. It may also be an expansion device in the form of a
  • the expansion device 6100 has a housing 6101 , a cap 6102 , a USB connector 6103 and a substrate 6104 .
  • a substrate 6104 is housed in a housing 6101 .
  • the substrate 6104 is provided with a circuit that drives the memory device or the like of one embodiment of the present invention.
  • substrate 6104 has electronic component 700 and controller chip 6106 mounted thereon.
  • a USB connector 6103 functions as an interface for connecting with an external device.
  • SD card A storage device of one embodiment of the present invention can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 28B is a schematic diagram of the appearance of the SD card
  • FIG. 28C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111 , a connector 5112 and a substrate 5113 .
  • a connector 5112 functions as an interface for connecting with an external device.
  • a substrate 5113 is housed in a housing 5111 .
  • a substrate 5113 is provided with a memory device and a circuit for driving the memory device.
  • the electronic component 700 and the controller chip 5115 are attached to the substrate 5113 .
  • the circuit configurations of the electronic component 700 and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances. For example, a write circuit, a row driver, a read circuit, and the like included in the electronic component may be incorporated in the controller chip 5115 instead of the electronic component 700 .
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 5113 .
  • wireless communication can be performed between the external device and the SD card 5110, and data can be read from and written to the electronic component 700.
  • SSD Solid State Drive
  • electronic device such as an information terminal
  • FIG. 28D is a schematic diagram of the appearance of the SSD
  • FIG. 28E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151 , a connector 5152 and a substrate 5153 .
  • a connector 5152 functions as an interface for connecting with an external device.
  • a substrate 5153 is housed in a housing 5151 .
  • a substrate 5153 is provided with a memory device and a circuit for driving the memory device.
  • substrate 5153 has electronic component 700 , memory chip 5155 and controller chip 5156 mounted thereon. By providing the electronic component 700 also on the back side of the substrate 5153, the capacity of the SSD 5150 can be increased.
  • the memory chip 5155 incorporates a work memory.
  • the memory chip 5155 can be a DRAM chip.
  • the controller chip 5156 incorporates a processor, an ECC (Error Check and Correct) circuit, and the like. Note that the circuit configurations of the electronic component 700, the memory chip 5155, and the controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate according to circumstances. For example, the controller chip 5156 may also be provided with a memory functioning as a work memory.
  • ECC Error Check and Correct
  • a computer 5600 shown in FIG. 29A is an example of a large computer.
  • a rack 5610 stores a plurality of rack-mounted computers 5620 .
  • Calculator 5620 may, for example, have the configuration of the perspective view shown in FIG. 29B.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has multiple slots 5631 and multiple connection terminals.
  • a PC card 5621 is inserted into the slot 5631 .
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, which are connected to the mother board 5630 respectively.
  • a PC card 5621 shown in FIG. 29C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622 .
  • the board 5622 has a connection terminal 5623 , a connection terminal 5624 , a connection terminal 5625 , a semiconductor device 5626 , a semiconductor device 5627 , a semiconductor device 5628 , and a connection terminal 5629 .
  • FIG. 29C illustrates semiconductor devices other than the semiconductor devices 5626, 5627, and 5628; The description of the semiconductor device 5628 can be referred to.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the mother board 5630 , and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the mother board 5630 .
  • Examples of standards for the connection terminal 5629 include PCIe.
  • connection terminals 5623 , 5624 , and 5625 can be interfaces for power supply and signal input to the PC card 5621 , for example. Also, for example, an interface for outputting a signal calculated by the PC card 5621 can be used.
  • Standards for the connection terminals 5623, 5624, and 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the semiconductor device 5626 has a terminal (not shown) for signal input/output, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 are electrically connected. can be connected to
  • the semiconductor device 5627 has a plurality of terminals, and the terminals are electrically connected to the wiring of the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, and CPU.
  • the electronic component 730 can be used, for example.
  • the semiconductor device 5628 has a plurality of terminals, and the terminals are electrically connected to the wiring of the board 5622 by, for example, reflow soldering. be able to.
  • Examples of the semiconductor device 5628 include a memory device.
  • the semiconductor device 5628 the electronic component 700 can be used, for example.
  • Computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for artificial intelligence learning and inference.
  • the electronic devices can be made smaller and consume less power. Further, since the memory device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, adverse effects on the circuit itself, peripheral circuits, and modules due to the heat generation can be reduced. Further, by using the memory device of one embodiment of the present invention, an electronic device that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of electronic equipment can be improved.
  • a semiconductor device of one embodiment of the present invention includes an OS transistor.
  • An OS transistor has little change in electrical characteristics due to irradiation with radiation. In other words, since it has high resistance to radiation, it can be suitably used in an environment where radiation may be incident.
  • OS transistors can be suitably used when used in outer space.
  • the OS transistor can be used for a transistor included in a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe.
  • Radiation includes, for example, X-rays, neutron beams, and the like.
  • Outer space refers to, for example, an altitude of 100 km or more, but the outer space described in this specification may include one or more of the thermosphere, mesosphere, and stratosphere.
  • FIG. 30 shows an artificial satellite 6800 as an example of space equipment.
  • Artificial satellite 6800 has fuselage 6801 , solar panel 6802 , antenna 6803 , secondary battery 6805 , and controller 6807 .
  • FIG. 30 illustrates a planet 6804 in outer space.
  • outer space is an environment with a radiation dose that is more than 100 times higher than that on the ground.
  • radiation include electromagnetic radiation (electromagnetic radiation) typified by X-rays and gamma rays, and particle radiation typified by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays. be done.
  • Solar panel 6802 is irradiated with sunlight to generate power necessary for satellite 6800 to operate. However, less power is generated, for example, in situations where the solar panel is not illuminated by sunlight, or where the amount of sunlight illuminated by the solar panel is low. Thus, the power required for satellite 6800 to operate may not be generated.
  • a secondary battery 6805 may be provided in the satellite 6800 so that the satellite 6800 can operate even when the generated power is low. Note that the solar panel is sometimes called a solar cell module.
  • Satellite 6800 may generate a signal.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a receiver located on the ground or other satellite.
  • a receiver located on the ground or other satellite.
  • the position of the receiver that received the signal can be determined.
  • artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800 .
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor that is one embodiment of the present invention is preferably used for the control device 6807 .
  • An OS transistor has less variation in electrical characteristics due to radiation irradiation than a Si transistor. In other words, it has high reliability and can be suitably used even in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to have a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight that hits an object on the ground and is reflected.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface by adopting a configuration having a thermal infrared sensor.
  • the artificial satellite 6800 can function as an earth observation satellite, for example.
  • an artificial satellite is used as an example of space equipment, but the present invention is not limited to this.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • the OS transistor can be used as a transistor included in a semiconductor device provided in a nuclear power plant, a radioactive waste disposal site, or a working robot in a disposal site.
  • it can be suitably used for a transistor that constitutes a semiconductor device provided in a remote-controlled robot that is remotely controlled for dismantling nuclear reactor facilities, retrieving nuclear fuel or fuel debris, and conducting field surveys in spaces with a large amount of radioactive materials.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

微細化または高集積化が可能な半導体装置を提供する。 第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体 上の第２の導電体と、を有する半導体装置である。第１のメモリセル及び第２のメモリセルは、そ れぞれ、トランジスタ及び容量素子を有する。トランジスタのソースまたはドレインの一方は、容 量素子の下部電極と電気的に接続される。第１の導電体は、第１のメモリセルが有するトランジス タのソースまたはドレインの他方と接する部分を有し、第１の導電体の上面は、第２の導電体の下 面と接する部分を有し、第２の導電体は、第２のメモリセルが有するトランジスタのソースまたは ドレインの他方と接する部分を有する。

Description

半導体装置
本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有するといえる場合がある。
近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及び、フラッシュメモリが挙げられる。
また、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。特許文献１及び非特許文献１では、トランジスタを積層して形成したメモリセルが開示されている。
国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一とする。本発明の一態様は、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。本発明の一態様は、新規の半導体装置を提供することを課題の一とする。
本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１のメモリセル及び第２のメモリセルは、それぞれ、トランジスタ、容量素子、第１の絶縁体、及び、第２の絶縁体を有し、トランジスタは、第１の絶縁体上の金属酸化物と、金属酸化物上の第３の導電体、第４の導電体、及び第３の絶縁体と、第３の絶縁体上の第５の導電体と、を有し、容量素子は、第６の導電体と、第６の導電体上の第４の絶縁体と、第４の絶縁体上の第７の導電体と、を有し、第２の絶縁体は、トランジスタ上に位置し、第２の絶縁体上に、第６の導電体、第４の絶縁体、及び第７の導電体が重なる部分が位置し、第２の絶縁体に設けられた開口を介して、第３の導電体と、第６の導電体と、が電気的に接続され、第１の導電体は、第１のメモリセルが有する第４の導電体と接する部分を有し、第１の導電体の上面は、第２の導電体の下面と接する部分を有し、第２の導電体は、第２のメモリセルが有する第４の導電体と接する部分を有する、半導体装置である。
第１の導電体は、第１のメモリセルが有する第４の導電体の、上面の一部、及び、側面の一部と接することが好ましい。
第１の導電体は、第１のメモリセルが有する第４の導電体の、上面の一部、側面の一部、及び、下面の一部と接することが好ましい。
第４の導電体は、第１の絶縁体の端部よりも外側に位置する部分を有することが好ましい。
第１のメモリセルが有する第７の導電体上に、第２のメモリセルが有する第１の絶縁体、金属酸化物、第３の絶縁体、及び第５の導電体が重なる部分が位置することが好ましい。
第４の絶縁体は、酸化ジルコニウム及び酸化アルミニウムのうち一方または双方を有することが好ましい。
第７の導電体の一部は、第２の絶縁体に設けられた開口に位置することが好ましい。
第２のメモリセルが有するトランジスタは、第８の導電体を有することが好ましい。第８の導電体は、第１のメモリセルが有する第２の絶縁体上に位置し、第７の導電体と同一の材料を有することが好ましい。第８の導電体上に、第２のメモリセルが有する第１の絶縁体、金属酸化物、第３の絶縁体、及び第５の導電体が重なる部分が位置することが好ましい。
第６の導電体の端部は、第４の絶縁体に覆われていることが好ましい。
第６の導電体の端部は、第７の導電体の端部と揃っている、または概略揃っていることが好ましい。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。本発明の一態様により、動作速度が速い半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が高い半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。本発明の一態様により、消費電力が少ない半導体装置を提供できる。本発明の一態様により、新規の半導体装置を提供できる。
本発明の一態様により、記憶容量が大きい記憶装置を提供できる。本発明の一態様により、占有面積が小さい記憶装置を提供できる。本発明の一態様により、信頼性が高い記憶装置を提供できる。本発明の一態様により、消費電力が少ない記憶装置を提供できる。本発明の一態様により、新規な記憶装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の一例を示す断面図である。
図２は、半導体装置の一例を示す断面図である。
図３は、半導体装置の一例を示す断面図である。
図４Ａ及び図４Ｂは、半導体装置の一例を示す断面図である。
図５Ａ及び図５Ｂは、半導体装置の一例を示す断面図である。
図６Ａ及び図６Ｂは、半導体装置の一例を示す断面図である。
図７は、半導体装置の一例を示す断面図である。
図８Ａ及び図８Ｂは、半導体装置の一例を示す上面図である。
図９Ａ及び図９Ｂは、半導体装置の一例を示す上面図である。
図１０Ａ乃至図１０Ｃは、半導体装置の作製方法の一例を示す図である。
図１１Ａ及び図１１Ｂは、半導体装置の作製方法の一例を示す図である。
図１２Ａ乃至図１２Ｃは、半導体装置の作製方法の一例を示す図である。
図１３Ａ及び図１３Ｂは、半導体装置の作製方法の一例を示す図である。
図１４Ａ乃至図１４Ｃは、半導体装置の作製方法の一例を示す図である。
図１５Ａ乃至図１５Ｃは、半導体装置の作製方法の一例を示す図である。
図１６Ａ乃至図１６Ｃは、半導体装置の作製方法の一例を示す図である。
図１７Ａ及び図１７Ｂは、半導体装置の一例を示す斜視図である。
図１８は、記憶装置の一例を示すブロック図である。
図１９Ａは、記憶装置の一例を示す模式図である。図１９Ｂは、記憶装置の一例を示す模式図及び回路図である。
図２０Ａ及び図２０Ｂは、記憶装置の一例を示す模式図である。
図２１は、記憶装置の一例を示す回路図である。
図２２は、記憶装置の動作例を説明するためのタイミングチャートである。
図２３Ａ及び図２３Ｂは、記憶装置の一例を示す回路図である。
図２４Ａ及び図２４Ｂは、記憶装置の一例を示す回路図である。
図２５Ａ及び図２５Ｂは半導体装置の一例を示す図である。
図２６Ａ及び図２６Ｂは電子部品の一例を示す図である。
図２７Ａ乃至図２７Ｊは、電子機器の一例を示す図である。
図２８Ａ乃至図２８Ｅは、電子機器の一例を示す図である。
図２９Ａ乃至図２９Ｃは、電子機器の一例を示す図である。
図３０は、宇宙用機器の一例を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
また、図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
開口とは、例えば、溝、スリットなども含まれる。また、開口が形成された領域を開口部と記す場合がある。
また、本実施の形態で用いる図面において、絶縁体の開口部における、絶縁体の側壁が、基板面または被形成面に対して概略垂直である場合を示すが、テーパー形状であってもよい。
なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満である領域を有すると好ましい。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図１乃至図１７を用いて説明する。
本発明の一態様は、第１のメモリセルと、第１のメモリセル上の第２のメモリセルと、第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１のメモリセル及び第２のメモリセルは、それぞれ、トランジスタ、容量素子、第１の絶縁体、及び、第２の絶縁体を有し、トランジスタは、第１の絶縁体上の金属酸化物と、金属酸化物上の第３の導電体、第４の導電体、及び第３の絶縁体と、第３の絶縁体上の第５の導電体と、を有し、容量素子は、第６の導電体と、第６の導電体上の第４の絶縁体と、第４の絶縁体上の第７の導電体と、を有し、第２の絶縁体は、トランジスタ上に位置し、第２の絶縁体上に、第６の導電体、第４の絶縁体、及び第７の導電体が重なる部分が位置し、第２の絶縁体に設けられた開口を介して、第３の導電体と、第６の導電体と、が電気的に接続され、第１の導電体は、第１のメモリセルが有する第４の導電体と接する部分を有し、第１の導電体の上面は、第２の導電体の下面と接する部分を有し、第２の導電体は、第２のメモリセルが有する第４の導電体と接する部分を有する、半導体装置である。
本発明の一態様の半導体装置は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を有する。ＯＳトランジスタは、オフ電流が小さいため、記憶装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性は高いため、記憶装置の読み出し、及び書き込みを高速に行うことができる。
また、本発明の一態様の半導体装置が有する第１の導電体及び第２の導電体は、それぞれ、記憶装置における書き込み及び読み出しビット線（単にビット線ともいう）の一部として機能することができる。つまり、本発明の一態様が適用された記憶装置において、第４の導電体が、直接、ビット線と接する構成を適用できる。このような構成とすることで、第４の導電体とビット線との間に、別途、接続用の電極を設ける必要がなく、メモリセルの集積度を高めることができる。
また、本発明の一態様が適用された記憶装置において、複数のメモリセルは積層して設けられており、ビット線には、複数の導電体の積層構造が適用される。第１の導電体は、第１のメモリセルが有する第４の導電体と、第２の導電体は、第２のメモリセルが有する第４の導電体と、それぞれ接する部分を有する。そして、第１の導電体の上面は、第２の導電体の下面と接する部分を有している。このように、ビット線として機能する導電体を複数の導電体の積層構造とすることで、ビット線に１つの導電体を用いる場合に比べて、本発明の一態様の半導体装置または記憶装置の作製歩留まりを高めることができる。
＜半導体装置の断面構成例１＞
図１乃至図６を用いて、本発明の一態様の半導体装置の断面構成例について説明する。
なお、図１乃至図６において、Ｘ方向は、図示するトランジスタのチャネル長方向と平行であり、Ｙ方向は、Ｘ方向に垂直であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。
図１に示す半導体装置は、絶縁体２１０と、絶縁体２１０に埋め込まれた導電体２０９と、絶縁体２１０上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のｍ層（ｍは１以上の整数）の層１１（第１の層１１＿１乃至第ｍの層１１＿ｍ）と、ｍ層の層１１を貫通するようにＺ方向に延在して設けられ、導電体２０９と電気的に接続されたｍ個の導電体２４０（導電体２４０＿１乃至導電体２４０＿ｍ）と、第ｍの層１１＿ｍ上の絶縁体２８３と、絶縁体２８３上の絶縁体２８５と、を有する。なお、本実施の形態の半導体装置が有する構成要素は、それぞれ、単層構造であってもよく、積層構造であってもよい。
なお、導電体２４０は、導電体２４０ａ及び導電体２４０ｂを有することが好ましい。図１に示すように、例えば、導電体２４０＿１は導電体２４０ａ１及び導電体２４０ｂ１を有し、導電体２４０＿ｍは導電体２４０ａｍ及び導電体２４０ｂｍを有する。
導電体２０９は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子の一部、配線、電極、または、端子として機能する。
図１では、ｍ層の層１１のうち、最下層である第１の層１１＿１と、第１の層１１＿１上の第２の層１１＿２と、第２の層１１＿２上の第３の層１１＿３と、最上層である第ｍの層１１＿ｍと、を示している。また、図１では、ｍ個の導電体２４０のうち、最下層である導電体２４０＿１と、導電体２４０＿１上の導電体２４０＿２と、導電体２４０＿２上の導電体２４０＿３と、最上層である導電体２４０＿ｍと、を示している。
本実施の形態では、ｍ層の層１１と、ｍ個の導電体２４０と、を有する例を示すが、これに限られない。例えば、導電体２４０は、２個以上ｍ個以下とすることができる。これにより、導電体２４０が１個の場合（導電体２４０ａ及び導電体２４０ｂを１つずつ有する場合）に比べて、半導体装置の歩留まりを高めることができる。
本実施の形態の半導体装置は、記憶装置のメモリセル（またはメモリアレイ）として用いることができる。ｍ層の層１１の各層は、実施の形態２で説明する記憶装置におけるメモリアレイ２０［ｉ］に相当する。ｍ層の層１１の各層には複数のメモリセルが設けられている。導電体２０９は、導電体２０９よりも下に設けられた、当該メモリセルを駆動するための駆動回路と電気的に接続する。メモリアレイの積層数を増やすこと（ｍの値を大きくすること）で、メモリセルの占有面積を増やさずに、記憶装置の記憶容量を増やすことができる。よって、１ビット当たりの占有面積が低減され、小型で記憶容量の大きな記憶装置を実現できる。
ｍ層の層１１のうち、第２の層１１＿２以上の各層は、同様の構成を有するため、本実施の形態では、主に、第２の層１１＿２を例に挙げて説明する。また、第１の層１１＿１については、第２の層１１＿２と同様の部分については説明を省略し、第２の層１１＿２と異なる部分を主に説明する。
第１の層１１＿１は、トランジスタ２０２ａ、２０２ｂ、及び容量素子１０１ａ、１０１ｂを有する。
第２の層１１＿２は、トランジスタ２０１ａ、２０１ｂ、及び容量素子１０１ａ、１０１ｂを有する。第３の層１１＿３から第ｍの層１１＿ｍまでの各層も、トランジスタ２０１ａ、２０１ｂ、及び容量素子１０１ａ、１０１ｂを有する。
第１の層１１＿１及び第２の層１１＿２は、それぞれ、導電体２４０を境に、右側の構成と左側の構成と、が対称である。つまり、図１において、トランジスタ２０１ａとトランジスタ２０１ｂは対称であり、トランジスタ２０２ａとトランジスタ２０２ｂは対称であり、容量素子１０１ａと容量素子１０１ｂは対称である。本実施の形態では、主に、第１の層１１＿１及び第２の層１１＿２の左側の構成（トランジスタ２０１ａ、２０２ａ、及び容量素子１０１ａ）を例に挙げて説明する。
第１の層１１＿１が有するトランジスタ２０２ａは、絶縁体２１４上に設けられている。トランジスタ２０２ａの下側のゲート電極として、導電体２０５（導電体２０５ａ及び導電体２０５ｂ）が設けられている。トランジスタ２０２ａのソースまたはドレインの一方上には、容量素子１０１ａの一方の電極（下部電極）が物理的及び電気的に接続されている。また、第１の層１１＿１が有する容量素子１０１ａの他方の電極（上部電極）は、第２の層１１＿２が有するトランジスタ２０１ａにおける下側のゲート電極として機能させることができる。
第２の層１１＿２が有するトランジスタ２０１ａのソースまたはドレインの一方には、容量素子１０１ａの一方の電極（下部電極）が物理的及び電気的に接続されている。また、第２の層１１＿２が有する容量素子１０１ａの他方の電極（上部電極）は、第３の層１１＿３が有するトランジスタ２０１ａにおける下側のゲート電極として機能させることができる。
このように、トランジスタ２０２ａは、下側のゲート電極として、導電体２０５を有するのに対し、トランジスタ２０１ａの下側のゲート電極は、１つ下の層の容量素子１０１ａの上部電極が兼ねている点で、第１の層１１＿１と、第２の層１１＿２以上の層と、は互いに異なる。
また、第１の層１１＿１が有するトランジスタ２０２ａのソースまたはドレインの他方は、導電体２４０＿１と接続し、第２の層１１＿２が有するトランジスタ２０１ａのソースまたはドレインの他方は、導電体２４０＿２と接続している。
ここで、メモリセルをｍ層積層した後に、導電体２４０を設けるための開口部を、絶縁体の積層構造に設ける場合、深く開口する必要があるため、加工の難易度が高い場合、または、作製歩留まりが低くなる場合がある。具体的には、開口部の幅（開口径ともいえる。図１等では、Ｘ軸方向の長さに相当する。）を一定に保つことが難しいことがある。例えば、開口部の上側（ｍ層目側）の幅は広くなりやすく、開口部の下側（１層目側）の幅は狭くなりやすい。
そこで、本実施の形態の半導体装置の作製方法では、第１の層１１＿１が有するトランジスタ２０２ａ、２０２ｂを形成した後に、導電体２４０＿１を設けるための開口部を絶縁体の積層構造に設け、当該開口部に、導電体２４０＿１を埋め込む。その後、第１の層１１＿１が有する容量素子１０１ａ、１０１ｂと、第２の層１１＿２が有するトランジスタ２０１ａ、２０１ｂと、を形成し、導電体２４０＿２を設けるための開口部を絶縁体の積層構造に設け、当該開口部に、導電体２４０＿２を埋め込む。このような工程を繰り返すことで、ｍ層の層と、ｍ個の導電体と、を電気的に接続することができる。複数の導電体を用いることで、１つの開口の深さを浅くできるため、加工が容易となり、作製歩留まりを高めることができる。
図２及び図３に示す半導体装置は、それぞれ、図１に示す半導体装置の変形例である。図１では、絶縁体２８４、絶縁体２２２、及びトランジスタのソースまたはドレインの他方のそれぞれの導電体２４０側の端部が概略揃っている例を示す。本発明の一態様はこれに限定されず、例えば、図２及び図３に示すように、絶縁体２２２の端部よりも外側（導電体２４０側）に、絶縁体２８４、及びトランジスタのソースまたはドレインの他方のそれぞれの端部が位置していてもよい。また、図２では、絶縁体２８４、及びトランジスタのソースまたはドレインの他方のそれぞれの導電体２４０側の端部が概略揃っている例を示す。また、図３では、絶縁体２８４の端部よりも外側（導電体２４０側）に、トランジスタのソースまたはドレインの他方のそれぞれの端部が位置する例を示す。
なお、断面視において、端部が揃っている、または概略揃っている場合、及び、上面形状が一致または概略一致している場合、上面視（平面視ともいえる）において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。このような場合としては、例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の一部が下層の内側に位置すること、または、上層の一部が下層の外側に位置することもあり、この場合も端部が概略揃っている、または、上面形状が概略一致している、という。本明細書等において、上面形状とは、平面視における形状のことをいう。
また、図２及び図３では、絶縁体２８４の絶縁体２２２と重ならない領域に、凹部が設けられている。絶縁体２２２のエッチング条件によっては、絶縁体２２２の加工時に、絶縁体２８４の一部が除去され、凹部が形成されることがある。なお、絶縁体２８４は、凹部を有していなくてもよい。
図４Ａに、図１における第２の層１１＿２とその近傍の左半分の構成（導電体２４０＿２とそれよりも左側に示す構成）の拡大図を示す。また、図４Ｂ、図５Ａ、及び図５Ｂに、図４Ａの変形例を示す。
図４Ａに示すように、第２の層１１＿２は、トランジスタ２０１ａ及び容量素子１０１ａを有する。
トランジスタ２０１ａは、絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）と、それぞれ、絶縁体２２４の側面の一部、並びに、酸化物２３０の上面の一部及び側面の一部を覆う、導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）及び導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、酸化物２３０上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）と、を有する。
導電体２４２ａ、２４２ｂ上には、絶縁体２７５が設けられ、絶縁体２７５上には絶縁体２８０が設けられている。絶縁体２５３、２５４、及び導電体２６０は、絶縁体２８０及び絶縁体２７５に設けられた開口の内部に埋め込まれている。絶縁体２８０上及び導電体２６０上に絶縁体２８２が設けられている。
酸化物２３０は、トランジスタ２０１ａのチャネル形成領域として機能する領域を有する。
導電体２４２ａは、トランジスタ２０１ａのソース電極またはドレイン電極の一方として機能する領域を有する。導電体２４２ｂは、トランジスタ２０１ａのソース電極またはドレイン電極の他方として機能する領域を有する。
導電体２６０は、トランジスタ２０１ａの第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁体２５３、２５４は、それぞれ、トランジスタ２０１ａの第１のゲート絶縁体として機能する領域を有する。
また、第１の層１１＿１における導電体１６０は、第２の層１１＿２が有する酸化物２３０及び導電体２６０と重なり、トランジスタ２０１ａの第２のゲート電極（下側のゲート電極）として機能する領域を有する。絶縁体２２２、２２４は、それぞれ、トランジスタ２０１ａの第２のゲート絶縁体として機能する領域を有する。
容量素子１０１ａは、導電体２４２ｂ上の導電体１５３と、導電体１５３上の絶縁体１５４と、絶縁体１５４上の導電体１６０（導電体１６０ａ及び導電体１６０ｂ）と、を有する。
導電体１５３、絶縁体１５４、及び、導電体１６０は、それぞれ、少なくとも一部が、絶縁体２７５、絶縁体２８０、及び絶縁体２８２に設けられた開口の内部に配置されている。導電体１５３、絶縁体１５４、及び、導電体１６０のそれぞれの端部は、絶縁体２８２上に位置する。絶縁体１５４は、導電体１５３の端部を覆うように設けられる。これにより、導電体１５３と導電体１６０とを電気的に絶縁させることができる。絶縁体２７５、絶縁体２８０、及び絶縁体２８２に設けられる開口の深さを深くする（つまり、絶縁体２７５、２８０、２８２のうち一つまたは複数の厚さを厚くする）ほど、容量素子１０１ａの静電容量を大きくすることができる。容量素子１０１ａの単位面積当たりの静電容量を大きくすることで、半導体装置の微細化または高集積化を図ることができる。
導電体１５３は、容量素子１０１ａの一方の電極（下部電極）として機能する領域を有する。絶縁体１５４は、容量素子１０１ａの誘電体として機能する領域を有する。導電体１６０は、容量素子１０１ａの他方の電極（上部電極）として機能する領域を有する。容量素子１０１ａは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
図４Ａでは、導電体１６０が、容量素子１０１ａの上部電極と、トランジスタ２０１ａの第２のゲート電極と、を兼ねる構成を示すが、本発明はこれに限られない。図４Ｂに示すように、容量素子１０１ａの上部電極として機能する導電体１６０とは別に、トランジスタ２０１ａの第２のゲート電極として機能する導電体１６１（導電体１６０ｃ、１６０ｄ）を設けてもよい。これにより、導電体１６０の電位と導電体１６１の電位とを互いに異なる値とすることができる。導電体１６０ａと導電体１６０ｃは、一つの導電膜を加工することで形成することができる。導電体１６０ｂと導電体１６０ｄは、一つの導電膜を加工することで形成することができる。したがって、図４Ａに示す構成を作製する場合と比べて、作製工程数を増やすことなく、図４Ｂに示す構成を作製することができる。
図４Ａでは、絶縁体１５４が導電体１５３の端部を覆っている例を示すが、本発明はこれに限られない。図５Ａに示すように、断面視において、導電体１５３、絶縁体１５４、導電体１６０ａ、及び、導電体１６０ｂの端部は、揃っている、または概略揃っていてもよい。
図５Ａに示す断面構造の容量素子１０１ａを形成する場合、導電体１５３、絶縁体１５４、及び導電体１６０は、同じマスクを用いて形成することができるため、マスク数を削減できる。
同様に、図４Ｂでは、絶縁体１５４ａが導電体１５３ａの端部を覆っている例を示すが、本発明はこれに限られない。図５Ｂに示すように、断面視において、導電体１５３ａ、絶縁体１５４ａ、導電体１６０ａ、及び、導電体１６０ｂの端部は、揃っている、または概略揃っていてもよい。また、導電体１６１の下に、絶縁体１５４ｂだけでなく、導電体１５３ｂが形成されていてもよい。
トランジスタ２０１ａのソース電極またはドレイン電極の一方として機能する領域を含む導電体２４２ａは、半導体層として機能する酸化物２３０を越えて延在している。よって、導電体２４２ａは配線としても機能する。例えば、図４Ａでは、導電体２４２ａの上面及び側面それぞれの一部が、Ｚ方向に延在する導電体２４０＿２と電気的に接続している。
導電体２４０＿２が直接、導電体２４２ａの上面、側面、及び下面の少なくとも一と接することで、別途接続用の電極を設ける必要がないため、メモリアレイの占有面積を低減できる。また、メモリセルの集積度が向上し、記憶容量を増大できる。なお、導電体２４０＿２は、導電体２４２ａの上面、側面、及び下面の二以上と接することが好ましい。導電体２４０＿２が導電体２４２ａの複数面と接することで、導電体２４０＿２と導電体２４２ａの接触抵抗を低減できる。
図６Ａに、図１に示す構成における導電体２４０＿２と導電体２４２ａとが接する領域及びその近傍の拡大図を示す。また、図６Ｂに、図３に示す構成における導電体２４０＿２と導電体２４２ａとが接する領域及びその近傍の拡大図を示す。
図６Ａ及び図６Ｂに示すように、導電体２４０＿２は、幅Ｗ１を有する領域と、幅Ｗ２を有する領域と、を有する。幅Ｗ１は、トランジスタ２０１ａが有する導電体２４２ａと、トランジスタ２０１ｂが有する導電体２４２ａと、の間の最短距離に対応する。幅Ｗ２は、例えば、絶縁体２８０と導電体２４０ａ２のトランジスタ２０１ａ側の界面と、絶縁体２８０と導電体２４０ａ２のトランジスタ２０１ｂ側の界面の間の最短距離に対応する。
図６Ａ及び図６Ｂに示すように、幅Ｗ２は、幅Ｗ１より大きいことが好ましい。当該構成において、導電体２４０＿２は、導電体２４２ａの上面の一部及び側面の一部と少なくとも接する。したがって、導電体２４０＿２と導電体２４２ａが接する領域の面積を大きくすることができる。なお、本明細書等では、図６Ａ及び図６Ｂ等に示す導電体２４０＿２と導電体２４２ａとのコンタクトを、トップサイドコンタクトと呼ぶことがある。また、図３及び図６Ｂに示すように、導電体２４０＿２は、導電体２４２ａの下面の一部と接してもよい。当該構成にすることで、導電体２４０＿２と導電体２４２ａが接する領域の面積をさらに大きくすることができる。
次に、本実施の形態の半導体装置が有するトランジスタについて詳細に説明する。
なお、以下では、主にトランジスタ２０１ａの構成要素を例に挙げて説明するが、トランジスタ２０２ａの構成要素についても適用することができる。
酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、本実施の形態では、酸化物２３０が、酸化物２３０ａ及び酸化物２３０ｂの２層構造である例を示すが、これに限定されない。酸化物２３０は、例えば、酸化物２３０ｂの単層構造であってもよく、３層以上の積層構造としてもよい。
酸化物２３０ｂは、トランジスタ２０１ａにおける、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、を有する。チャネル形成領域の少なくとも一部は、導電体２６０と重なる。ソース領域及びドレイン領域のうち、一方は導電体２４２ａと重なり、他方は導電体２４２ｂに重なる。
チャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、チャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
また、ソース領域及びドレイン領域は、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
なお、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、１×１０１７ｃｍ−３未満、１×１０１６ｃｍ−３未満、１×１０１５ｃｍ−３未満、１×１０１４ｃｍ−３未満、１×１０１３ｃｍ−３未満、１×１０１２ｃｍ−３未満、１×１０１１ｃｍ−３未満、または、１×１０１０ｃｍ−３未満であることが好ましい。また、チャネル形成領域のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
なお、酸化物２３０ｂのキャリア濃度を低くする場合においては、酸化物２３０ｂ中の不純物濃度を低くし、欠陥準位密度を低くする。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体（または金属酸化物）を、高純度真性または実質的に高純度真性な酸化物半導体（または金属酸化物）と呼ぶ場合がある。
トランジスタ２０１ａの電気特性を安定にするためには、酸化物２３０ｂ中の不純物濃度を低減することが有効である。また、酸化物２３０ｂの不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、酸化物２３０ｂ中の不純物とは、例えば、酸化物２３０ｂを構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
なお、チャネル形成領域、ソース領域、及び、ドレイン領域は、それぞれ、酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されていてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに、水素、及び窒素などの不純物元素の濃度が減少していてもよい。
酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）には、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物などの金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。なお、インジウム、元素Ｍ及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制できる。
また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、トランジスタ２０１ａは大きいオン電流、及び高い周波数特性を得ることができる。
また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２０１ａは大きいオン電流、及び高い周波数特性を得ることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０として酸化物２３０ｂの単層を設ける場合、酸化物２３０ｂとして、酸化物２３０ａに用いることができる金属酸化物を適用してもよい。また、酸化物２３０ａ、及び酸化物２３０ｂに用いることのできる金属酸化物の組成については、上記に限定されない。例えば、酸化物２３０ａに用いることのできる金属酸化物の組成は、酸化物２３０ｂに適用してもよい。同様に、酸化物２３０ｂに用いることのできる金属酸化物の組成は、酸化物２３０ａに適用してもよい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
また、酸化物２３０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２０１ａは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
よって、酸化物半導体中において、チャネル形成領域は、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域及びドレイン領域は、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体のチャネル形成領域の酸素欠損、及びＶＯＨを低減することが好ましい。また、ソース領域及びドレイン領域には過剰な量の酸素が供給されないようにすること、及びソース領域及びドレイン領域のＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの導電率が低下することを抑制する構成にすることが好ましい。例えば、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
そこで、本実施の形態では、半導体装置を、チャネル形成領域の水素濃度を低減し、かつ、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制し、かつ、ソース領域及びドレイン領域中の水素濃度が低減することを抑制する構成とする。
酸化物２３０ｂにおけるチャネル形成領域と接する絶縁体２５３は、水素を捕獲及び水素を固着する機能を有することが好ましい。これにより、酸化物２３０ｂのチャネル形成領域中の水素濃度を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
水素を捕獲及び水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。絶縁体２５３として、例えば、酸化マグネシウム、またはアルミニウム及びハフニウムの一方または双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲または固着する能力が高いといえる。
また、絶縁体２５３に、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。なお、ｈｉｇｈ−ｋ材料の一例として、アルミニウム及びハフニウムの一方または双方を含む酸化物がある。絶縁体２５３としてｈｉｇｈ−ｋ材料を用いることで、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
以上より、絶縁体２５３として、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化ハフニウムを用いることがさらに好ましい。本実施の形態では、絶縁体２５３として、酸化ハフニウムを用いる。この場合、絶縁体２５３は、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、当該酸化ハフニウムは、アモルファス構造を有する。この場合、絶縁体２５３は、アモルファス構造を有する。
そのほか、絶縁体２５３には、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁体を用いてもよい。例えば、絶縁体２５３として、酸化アルミニウムと、酸化アルミニウム上の酸化シリコンまたは酸化窒化シリコンと、を有する積層構造を用いてもよい。また、例えば、絶縁体２５３として、酸化アルミニウムと、酸化アルミニウム上の酸化シリコンまたは酸化窒化シリコンと、酸化シリコンまたは酸化窒化シリコン上の酸化ハフニウムを有する積層構造を用いてもよい。
なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制するために、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０それぞれの近傍に酸素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２５３、絶縁体２５４、及び絶縁体２７５である。
なお、本明細書等において、バリア絶縁体とは、バリア性を有する絶縁体のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
酸素に対するバリア絶縁体としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。例えば、絶縁体２５３、絶縁体２５４、及び絶縁体２７５はそれぞれ、上記酸素に対するバリア絶縁体の単層構造または積層構造であると好ましい。
絶縁体２５３は、酸素に対するバリア性を有することが好ましい。絶縁体２５３は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。絶縁体２５３は、導電体２４２ａの側面、及び導電体２４２ｂの側面と接する領域を有する。絶縁体２５３が酸素に対するバリア性を有することで、導電体２４２ａ及び導電体２４２ｂの側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
また、絶縁体２５３は、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、及び絶縁体２２２の上面に接して設けられる。絶縁体２５３が酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物２３０ｂのチャネル形成領域から酸素が脱離することを抑制できる。よって、酸化物２３０ａ及び酸化物２３０ｂに酸素欠損が形成されることを低減できる。
また、逆に、絶縁体２８０に過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａ及び酸化物２３０ｂに過剰に供給されることを抑制できる。よって、ソース領域及びドレイン領域が過剰に酸化され、トランジスタ２０１ａのオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
アルミニウム及びハフニウムの一方または双方を含む酸化物は酸素に対するバリア性を有するため、絶縁体２５３として好適に用いることができる。
絶縁体２５４は、酸素に対するバリア性を有することが好ましい。絶縁体２５４は酸化物２３０のチャネル形成領域と導電体２６０との間、及び絶縁体２８０と導電体２６０との間に設けられている。当該構成にすることで、酸化物２３０のチャネル形成領域に含まれる酸素が導電体２６０へ拡散し、酸化物２３０のチャネル形成領域に酸素欠損が形成されることを抑制できる。また、酸化物２３０に含まれる酸素及び絶縁体２８０に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化することを抑制できる。絶縁体２５４は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２５４として、窒化シリコンを用いることが好ましい。この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体２５４は、水素に対するバリア性を有することが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０ｂに拡散することを防ぐことができる。
絶縁体２７５は、酸素に対するバリア性を有することが好ましい。絶縁体２７５は、絶縁体２８０と導電体２４２ａとの間、及び、絶縁体２８０と導電体２４２ｂとの間に設けられている。当該構成にすることで、絶縁体２８０に含まれる酸素が導電体２４２ａ及び導電体２４２ｂに拡散することを抑制できる。したがって、絶縁体２８０に含まれる酸素によって、導電体２４２ａ及び導電体２４２ｂが酸化されて抵抗率が増大し、オン電流が低減することを抑制できる。絶縁体２７５は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２７５として、窒化シリコンを用いることが好ましい。この場合、絶縁体２７５は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
酸化物２３０におけるソース領域及びドレイン領域の水素濃度が低減することを抑制するために、ソース領域及びドレイン領域それぞれの近傍に水素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該水素に対するバリア絶縁体は、例えば、絶縁体２７５である。
水素に対するバリア絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの酸化物、及び窒化シリコンなどの窒化物が挙げられる。例えば、絶縁体２７５は、上記水素に対するバリア絶縁体の単層構造または積層構造であると好ましい。
絶縁体２７５は、水素に対するバリア性を有することが好ましい。絶縁体２７５が水素に対するバリア性を有することで、絶縁体２５３がソース領域及びドレイン領域中の水素を捕獲及び固着することを抑制できる。したがって、ソース領域及びドレイン領域をｎ型とすることができる。
上記構成にすることで、チャネル形成領域をｉ型または実質的にｉ型とし、ソース領域及びドレイン領域をｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。また、上記構成にすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。また、トランジスタ２０１ａを微細化することで高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。
絶縁体２５３及び絶縁体２５４は、それぞれ、ゲート絶縁体の一部として機能する。絶縁体２５３及び絶縁体２５４は、導電体２６０とともに、絶縁体２８０などに形成された開口に設ける。トランジスタ２０１ａの微細化を図るにあたって、絶縁体２５３の膜厚及び絶縁体２５４の膜厚はそれぞれ薄いことが好ましい。絶縁体２５３の膜厚は、０．１ｎｍ以上５．０ｎｍ以下が好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下が好ましく、０．５ｎｍ以上３．０ｎｍ以下がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁体２５３及び絶縁体２５４は、それぞれ、少なくとも一部において、上記のような膜厚の領域を有していればよい。
絶縁体２５３の膜厚を上記のように薄くするには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５３を、絶縁体２８０などに形成された開口部の側面、及び導電体２４２ａ、２４２ｂの側端部などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いることができる。
なお、絶縁体２５３として、酸化ハフニウムなどの水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いることで、絶縁体２５３は、絶縁体２５４が有する機能を兼ねることができる。このような場合、絶縁体２５４を設けない構成にすることで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
また、本実施の形態では、半導体装置を、上記構成に加えて、水素がトランジスタ２０１ａ、２０２ａ等に混入することを抑制する構成とすることが好ましい。例えば、水素の拡散を抑制する機能を有する絶縁体を、トランジスタ２０１ａ、２０２ａ等の上下の一方または双方を覆うように設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２１２である。
絶縁体２１２として、水素の拡散を抑制する機能を有する絶縁体を用いることが好ましい。これにより、絶縁体２１２の下方からトランジスタ２０１ａ、２０２ａ等に水素が拡散することを抑制できる。絶縁体２１２としては、上述の絶縁体２７５に用いることができる絶縁体を用いることができる。
絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、及び絶縁体２８５のうち一つまたは複数は、水、水素などの不純物が、基板側から、または、トランジスタ２０１ａ、２０２ａ等の上方からトランジスタ２０１ａ、２０２ａ等に拡散することを抑制するバリア絶縁体として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、及び絶縁体２８５のうち一つまたは複数は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、それぞれ、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを有することが好ましい。これにより、水、水素などの不純物が絶縁体２１２及び絶縁体２１４を介して、基板側からトランジスタ２０１ａ、２０２ａ等に拡散することを抑制できる。または、水、水素などの不純物が絶縁体２８２または絶縁体２８３よりも外側に配置されている層間絶縁膜などから、トランジスタ２０１ａ、２０２ａ等に拡散することを抑制できる。または、絶縁体２２４などに含まれる酸素が、基板側に拡散することを抑制できる。または、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介してトランジスタ２０１ａ、２０２ａ等より上方に拡散することを抑制できる。この様に、トランジスタ２０１ａ、２０２ａ等の上下を、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体で取り囲む構造とすることが好ましい。
トランジスタ２０２ａ、２０２ｂにおいて、導電体２０５は、酸化物２３０及び導電体２６０と重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口部に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
導電体２０５は、単層構造であってもよく、積層構造であってもよい。図１等において、導電体２０５は、導電体２０５ａ及び導電体２０５ｂを有する。導電体２０５ａは、当該開口部の底面及び側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａの凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さ及び絶縁体２１６の上面の高さと概略一致する。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を有することが好ましい。
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６及び絶縁体２２４等を介して、酸化物２３０に拡散することを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び、酸化ルテニウムが挙げられる。導電体２０５ａは、上記導電性材料の単層構造または積層構造とすることができる。例えば、導電体２０５ａは、窒化チタンを有することが好ましい。
また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを有することが好ましい。
導電体２０５は、第２のゲート電極として機能することができる。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２０２ａのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２０２ａのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるため、当該不純物が酸化物２３０に拡散することを抑制することができる。
絶縁体２２２及び絶縁体２２４は、ゲート絶縁体として機能する。
絶縁体２２２は、水素（例えば、水素原子、及び水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を有することが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。または、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出、及び、トランジスタ２０１ａ、２０２ａの周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２０１ａ、２０２ａの内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制できる。また、導電体２０５または導電体１６０が、絶縁体２２４、及び、酸化物２３０が有する酸素と反応することを抑制できる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、上記絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体の単層構造または積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
なお、絶縁体２２２及び絶縁体２２４は、それぞれ、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、それぞれ、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の導電率が低下することを抑制できる。導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、金属及び窒素を含む導電性材料を用いる場合、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０は、少なくとも金属と、窒素と、を有する導電体となる。
導電体２４２ａ、２４２ｂは、単層構造であってもよく、積層構造であってもよい。また、導電体２６０は単層構造であってもよく、積層構造であってもよい。
図４及び図５では、導電体２４２ａ、２４２ｂを２層構造で示す。このとき、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。これにより、導電体２４２ａ、２４２ｂの導電率が低下することを抑制できる。また、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、水素を吸い取りやすい（抜き取りやすい）材料を用いると、酸化物２３０の水素濃度を低減でき、好ましい。
また、導電体２４２ａ２及び導電体２４２ｂ２は、導電体２４２ａ１及び導電体２４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体２４２ａ２及び導電体２４２ｂ２の膜厚を、導電体２４２ａ１及び導電体２４２ｂ１の膜厚より大きくすることが好ましい。
例えば、導電体２４２ａ１及び導電体２４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体２４２ａ２及び導電体２４２ｂ２として、タングステンを用いることができる。
導電体２４２ａ、２４２ｂの導電率が低下することを抑制するために、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることが好ましい。特に、インジウムと、亜鉛と、ガリウム、アルミニウム、及びスズから選ばれる一または複数と、を有する金属酸化物を用いることが好ましい。ＣＡＡＣ−ＯＳを用いることで、導電体２４２ａまたは導電体２４２ｂによる、酸化物２３０ｂからの酸素の引き抜きを抑制できる。また、導電体２４２ａ及び導電体２４２ｂの導電率が低下することを抑制できる。
導電体２４２ａ、２４２ｂとしては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａ及び導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
導電体２６０は、その上面が、絶縁体２５４の最上部、絶縁体２５３の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。
導電体２６０は、トランジスタ２０１ａの第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。
図４及び図５では、導電体２６０を２層構造で示す。このとき、導電体２６０ａとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体２８０などに含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ２０１ａでは、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
絶縁体２１６、絶縁体２８０、及び、絶縁体２８４は、それぞれ、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
例えば、絶縁体２１６、絶縁体２８０、及び、絶縁体２８４は、それぞれ、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を有することが好ましい。
特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
また、絶縁体２１６、絶縁体２８０、及び、絶縁体２８４の上面は、それぞれ、平坦化されていてもよい。
絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を有することが好ましい。
なお、絶縁体２８０の開口部において、絶縁体２８０の側壁は、絶縁体２２２の上面に対して概略垂直であってもよく、テーパー形状であってもよい。側壁をテーパー形状にすることで、絶縁体２８０の開口部に設ける絶縁体２５３などの被覆性が向上し、鬆などの欠陥を低減できる。
容量素子１０１ａが有する導電体１５３及び導電体１６０は、それぞれ、導電体２０５、導電体２４２、または導電体２６０に用いることができる各種導電体を用いて形成することができる。導電体１５３及び導電体１６０は、それぞれ、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。
導電体１５３の下面には、導電体２４２ｂの上面が接する。例えば、導電体１５３として、導電体２４２ｂと同じ導電性材料を用いることで、導電体１５３と導電体２４２ｂとの接触抵抗を低減することができる。例えば、導電体１５３として、ＡＬＤ法またはＣＶＤ法を用いて成膜した窒化チタンまたは窒化タンタルを用いることができる。
例えば、導電体１６０ａとして、ＡＬＤ法またはＣＶＤ法を用いて成膜した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて成膜したタングステンを用いることができる。なお、絶縁体１５４に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて成膜したタングステンの単層構造を用いてもよい。
容量素子１０１ａが有する絶縁体１５４には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。絶縁体１５４は、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。
高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体としては、例えば、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、及び窒化物が挙げられる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁体を積層して用いることもできる。
例えば、高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びジルコニウムを有する酸化物、シリコン及びジルコニウムを有する酸化窒化物、ハフニウム及びジルコニウムを有する酸化物、並びに、ハフニウム及びジルコニウムを有する酸化窒化物が挙げられる。このようなｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１５４を厚くし、且つ容量素子１０１ａの静電容量を十分確保することができる。
また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５４として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁体を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁体を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１０１ａの静電破壊を抑制することができる。
導電体２４０は、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、及び、絶縁体２８４の開口部の内壁に接して設けられている。また、導電体２４０は、導電体２４２ａの上面及び側面、導電体２４２ａの上面及び側面、並びに、導電体２０９の上面と接する。
導電体２４０は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、または、端子と、トランジスタ２０１ａ、２０２ａと、を電気的に接続するためのプラグまたは配線として機能する。
例えば、実施の形態２で説明する記憶装置において、導電体２４０は、書き込み及び読み出しビット線として機能する。
導電体２４０は、導電体２４０ａと導電体２４０ｂとの積層構造とすることが好ましい。例えば、図６に示すように、導電体２４０＿２は、導電体２４０ａ２が上記開口部の内壁に接して設けられ、さらに内側に導電体２４０ｂ２が設けられる構造にすることができる。つまり、導電体２４０ａ２は、導電体２４０ｂ２に比べて、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、及び、絶縁体２８４の近傍に配置される。また、導電体２４０ａ２は、導電体２４２ａの上面及び側面と接する。
導電体２４０ａとしては、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。導電体２４０ａは、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、及び、酸化ルテニウムのうち一つまたは複数を用いた、単層構造または積層構造とすることができる。これにより、水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入することを抑制できる。
また、導電体２４０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２４０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。
例えば、導電体２４０ａとして窒化チタンを用い、導電体２４０ｂとしてタングステンを用いることが好ましい。この場合、導電体２４０ａは、チタンと、窒素とを有する導電体となり、導電体２４０ｂは、タングステンを有する導電体となる。
なお、導電体２４０は、単層構造であってもよく、３層以上の積層構造であってもよい。
また、図１に示す半導体装置の斜視図の一例を図１７Ａ及び図１７Ｂに示す。図１７Ａ及び図１７Ｂは、絶縁体２１０、絶縁体２１２、絶縁体２１４、第１の層１１＿１、及び第２の層１１＿２の斜視図である。図１７Ａでは、トランジスタのチャネル長方向の断面と、容量素子の、トランジスタのチャネル幅方向に平行な方向の断面と、を示す。また、図１７Ｂでは、トランジスタのチャネル幅方向の断面を示す。なお、図１７Ａ及び図１７Ｂでは、第１の層１１＿１、第２の層１１＿２それぞれが、トランジスタのチャネル幅方向に、トランジスタを３つ有しており、図１７Ａでは、第１の層１１＿１、第２の層１１＿２それぞれが、トランジスタのチャネル幅方向に、容量素子を３つ有している例を示す。各層が有するトランジスタ及び容量素子の数は特に限定されない。例えば、各層は、トランジスタのチャネル幅方向に、トランジスタ及び容量素子をそれぞれ４つ以上有していてもよい。
＜半導体装置の断面構成例２＞
図７を用いて、本発明の一態様の半導体装置の断面構成例について説明する。
図７に示す半導体装置では、トランジスタ３１０等を有する層（実施の形態２で説明する駆動回路２１に相当）上に、トランジスタ２０２ｃ乃至トランジスタ２０２ｅ等を有する層（実施の形態２で説明する機能層５０に相当）が設けられ、さらに上に、図１に示す積層構造と同様の積層構造（実施の形態２で説明するメモリアレイ２０が有する複数のメモリセル１０に相当）が設けられている。図７における絶縁体２１２よりも上層の構成は、図１と同様のため、詳細な説明は省略する。
図７では、実施の形態２で説明する駆動回路２１が有するトランジスタ３１０を例示している。トランジスタ３１０は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部を含む半導体領域３１３、及びソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ３１０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
ここで、図７に示すトランジスタ３１０はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３１０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図７に示すトランジスタ３１０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いることができる。
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３１０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０及び絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４及び絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８及び導電体３３０はコンタクトプラグまたは配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、図７では、実施の形態２で説明する機能層５０が有するトランジスタ２０２ｃ、２０２ｄ、２０２ｅを例示している。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、メモリセル１０が有するトランジスタ２０２ａ、２０２ｂと同様の構成を有する。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、図２３Ａなどに示すトランジスタ５２、５３、５５に対応している。トランジスタ２０２ｃ、２０２ｄ、２０２ｅは、トランジスタ５２、５３、５５と同様に、互いのソース及びドレインが直列に接続されている。
トランジスタ２０２ｃ、２０２ｄ、２０２ｅ上に、絶縁体２０８が設けられ、絶縁体２０８に形成された開口に導電体２０７が設けられる。絶縁体２０８は絶縁体２１０と同様の絶縁体を設けることができ、導電体２０７は導電体２０９と同様の導電体を設けることができる。
導電体２０７の下面は、トランジスタ２０２ｄの導電体２６０ｄの上面に接して設けられる。また、導電体２０７の上面は、導電体２０９の下面に接して設けられる。このような構成にすることで、ビット線として機能する配線ＢＬに相当する導電体２４０と、トランジスタ５２に相当するトランジスタ２０２ｄのゲートを電気的に接続することができる。
＜半導体装置の上面構成例＞
図８及び図９を用いて、本発明の一態様の半導体装置の上面構成例について説明する。
なお、図８及び図９において、Ｘ方向は、図示するトランジスタのチャネル長方向と平行であり、Ｙ方向は、図示するトランジスタのチャネル幅方向と平行であり、Ｚ方向は、Ｘ方向及びＹ方向に垂直である。なお、図８及び図９では、簡略化のため、絶縁体など、一部の構成要素の図示を省略している。
図８Ａ及び図８Ｂは、第２の層１１＿２以上の各層に適用可能なレイアウトであり、トランジスタ２０１ａ、２０１ｂ、及び、容量素子１０１ａ、１０１ｂ等を示している。例えば、図８Ａ及び図８Ｂが、第２の層１１＿２の上面レイアウトである場合、図８Ａでは、第２の層１１＿２が有する導電体１６０（つまり、第２の層１１＿２における容量素子１０１ａ、１０１ｂの上部電極）を図示しており、図８Ｂでは、第１の層１１＿１が有する導電体１６０（つまり、第２の層１１＿２におけるトランジスタ２０１ａ、２０１ｂのバックゲート電極）を図示している。
図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂの変形例である。図８Ａ及び図８Ｂでは、導電体２４０を介さずに隣接するメモリセルが１つの導電体１６０を共有して有する例を示す。一方、図９Ａ及び図９Ｂに示すように、導電体２４０を介さずに隣接するメモリセルは、それぞれ独立に導電体１６０を有していてもよい。
図８及び図９に示す各種導電体は、ラインアンドスペースパターンで形成されている。これら導電体を、ライン／スペース＝２０ｎｍ／２０ｎｍで設計し、２つのパターンを重ねる部分のマージンを１０ｎｍとし、導電体２４０については、合わせズレに対するマージンを５ｎｍ加えて２５ｎｍ×２５ｎｍで設計した場合、１つのセルの面積（図８及び図９において二点鎖線で囲った領域の面積）は４５ｎｍ×１２５ｎｍ＝０．００５４μｍ２となり、セル密度は１８５ｃｅｌｌ／μｍ２となる。例えば、セルを４層積層した場合（図１におけるｎ＝４とした場合）、セル密度は７４０ｃｅｌｌ／μｍ２となる。
なお、比較として、ＳＲＡＭのセル密度は、例えば、テクノロジーノード（デザインルール）が５ｎｍの場合に４７．６ｃｅｌｌ／μｍ２となり、７ｎｍの場合は３７ｃｅｌｌ／μｍ２となる。また、ＤＲＡＭのセル密度は、例えば、１３７ｃｅｌｌ／μｍ２~３８０ｃｅｌｌ／μｍ２となる。
なお、図８及び図９では、導電体２４０を、上面視において四角形で記しているが、これに限られるものではない。例えば、導電体２４０が、上面視において、円形状、楕円などの略円形状、四角形などの多角形状、または、四角形等の多角形の角部を丸めた形状になっていてもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。なお、半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。
＜＜基板＞＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、及び、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンまたはゲルマニウムを材料とした半導体基板、及び、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムからなる化合物半導体基板が挙げられる。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などが挙げられる。導電体基板としては、例えば、黒鉛基板、金属基板、合金基板、及び導電性樹脂基板が挙げられる。また、基板としては、例えば、金属の窒化物を有する基板、金属の酸化物を有する基板、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、及び、導電体基板に半導体または絶縁体が設けられた基板が挙げられる。または、これらの基板に１種または複数種の素子が設けられたものを用いてもよい。基板に設けられる素子としては、例えば、容量素子、抵抗素子、スイッチ素子、発光素子、及び記憶素子が挙げられる。
＜＜絶縁体＞＞
絶縁体としては、例えば、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、及び、金属窒化酸化物が挙げられる。
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
比誘電率の高い絶縁体としては、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。
比誘電率が低い絶縁体としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、及び、樹脂が挙げられる。
また、金属酸化物を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲むことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及びタンタルのうち一つまたは複数を含む絶縁体を、単層で、または積層で用いることができる。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、及び、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物が挙げられる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。導電体としては、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及び、ランタンとニッケルを含む酸化物が挙げられる。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、及び、ランタンとニッケルを含む酸化物は、それぞれ、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、または、ニッケルシリサイドなどのシリサイドを用いてもよい。
積層構造の導電体を用いる場合、例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造、または、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造を適用してもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウムスズ酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明の一態様に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、またはスズとする。その他、元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。特に、元素Ｍは、ガリウム、アルミニウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）を用いることが好ましい。または、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯまたはＩＧＡＺＯ）を用いてもよい。または、半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ酸化物、ＩＧＺＴＯとも記す）を用いてもよい。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸化窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
以降では、金属酸化物の一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物について説明する。
酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌ）等が挙げられる。
なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の最大径は、数十ｎｍ程度となる場合がある。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
また、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＩｎを主成分とする領域（第１の領域）と、一部にＧａを主成分とする領域（第２の領域）とが、それぞれモザイク状であり、これらの領域がランダムに存在している構成をいう。よって、ＣＡＣ−ＯＳは、金属元素が不均一に分布した構造を有していると推測される。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いることができる。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましい。例えば、成膜時の成膜ガスの総流量に対する酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とする。
ここで、第１の領域は、第２の領域と比較して、導電性が高い領域である。つまり、第１の領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、第１の領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、第２の領域は、第１の領域と比較して、絶縁性が高い領域である。つまり、第２の領域が、金属酸化物中に分布することで、リーク電流を抑制することができる。
したがって、ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
また、ＣＡＣ−ＯＳを用いたトランジスタは、信頼性が高い。従って、ＣＡＣ−ＯＳは、表示装置をはじめとするさまざまな半導体装置に最適である。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜＜その他の半導体材料＞＞
トランジスタの半導体層には、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体を用いてもよい。
また、トランジスタの半導体層に、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。トランジスタの半導体層に適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、トランジスタの半導体層に適用することで、オン電流が大きい半導体装置を提供することができる。
＜半導体装置の作製方法例＞
図１０乃至図１６を用いて、本発明の一態様の半導体装置の作製方法例について説明する。ここでは、図１に示す半導体装置を作製する場合を例に挙げて説明する。
以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを適宜用いて成膜することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０及び導電体２０９を形成する。次に、絶縁体２１０上及び導電体２０９上に絶縁体２１２を成膜し、絶縁体２１２上に絶縁体２１４を成膜し、絶縁体２１４上に絶縁体２１６を成膜する（図１０Ａ）。
絶縁体２１２、絶縁体２１４、及び絶縁体２１６は、それぞれ、スパッタリング法を用いて成膜することが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１２中、絶縁体２１４中、または絶縁体２１６中の水素濃度を低減できる。ただし、絶縁体２１２、絶縁体２１４、及び絶縁体２１６の成膜方法は、それぞれ、スパッタリング法に限られるものではなく、例えば、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いてもよい。
絶縁体２１２、絶縁体２１４、及び絶縁体２１６は、大気に暴露することなく連続して成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いることが好ましい。これにより、絶縁体２１２、絶縁体２１４、及び絶縁体２１６を、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを低減できる。
本実施の形態では、絶縁体２１２として、窒素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で窒化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、ターゲット表面のアーキングによるパーティクルの発生を抑制できるため、膜厚分布をより均一にすることができる。また、パルス電圧を用いることで、高周波電圧より、放電の立ち上がり、立ち下がりを急峻にすることができる。これにより、電極に、電力をより効率的に供給しスパッタレート、及び膜質を向上することができる。
窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体２１２より下層に含まれる水、水素などの不純物の拡散を抑制できる。また、絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１２より下層（図示しない）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１２を介して上方に拡散することを抑制できる。
本実施の形態では、絶縁体２１４として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。ここで、基板にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電力を印加してもよい。基板に印加するＲＦ電力の大きさによって、絶縁体２１４より下層へ注入する酸素量を制御することができる。ＲＦ電力としては、例えば、０Ｗ／ｃｍ２以上、１．８６Ｗ／ｃｍ２以下とする。つまり、絶縁体２１４の形成の際のＲＦ電力によって、トランジスタの特性に適する酸素量を変化させて注入することができる。従って、トランジスタの信頼性向上に適する酸素量を注入することができる。また、ＲＦの周波数は、１０ＭＨｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基板へ与えるダメージを小さくすることができる。
絶縁体２１４として、水素を捕獲する機能及び水素を固着する機能が高い、アモルファス構造を有する金属酸化物、例えば酸化アルミニウムを用いること好ましい。これにより、絶縁体２１６などに含まれる水素を捕獲または固着し、当該水素が酸化物２３０に拡散することを防ぐことができる。特に、絶縁体２１４として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ、及び半導体装置を作製できる。
本実施の形態では、絶縁体２１６として、酸素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で酸化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。
次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体２１４には窒化シリコン、酸化アルミニウム、または酸化ハフニウムを用いるとよい。
開口の形成にはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適しているため、ドライエッチング法を用いることが好ましい。
エッチングガスとしては、ハロゲンを含むエッチングガスを用いることができ、具体的には、フッ素、塩素、及び臭素のうち、一または複数を含むエッチングガスを用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ６ガス、Ｃ５Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガス、ＳｉＣｌ４ガス、またはＢＢｒ３ガスなどを単独または２以上のガスを混合して用いることができる。また、上記のエッチングガスに酸素ガス、炭酸ガス、窒素ガス、ヘリウムガス、アルゴンガス、水素ガス、または炭化水素ガスなどを適宜添加することができる。エッチング条件は、エッチングする対象に合わせて適宜設定することができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
開口の形成後に、導電体２０５ａとなる導電膜を成膜する（図１０Ａ）。導電体２０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。当該導電膜は、例えば、窒化タンタル、窒化タングステン、及び、窒化チタンのうち一つまたは複数を有することが好ましい。または、当該導電膜は、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、またはモリブデンタングステン合金と、の積層膜とすることができる。導電体２０５ａとなる導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。
本実施の形態では、導電体２０５ａとなる導電膜として窒化チタンを成膜する。このような金属窒化物を導電体２０５の下層に用いることにより、絶縁体２１６などによって、導電体２０５ａが酸化されることを抑制できる。また、導電体２０５ａとして銅などの拡散しやすい金属を用いても、当該金属が導電体２０５ａから外に拡散することを防ぐことができる。
次に、導電体２０５ｂとなる導電膜を成膜する（図１０Ａ）。導電体２０５ｂとなる導電膜は、例えば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、及び、モリブデンタングステン合金のうち一つまたは複数を有することが好ましい。該導電膜は、例えば、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、導電体２０５ｂとなる導電膜として、タングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜及び導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、絶縁体２１６の開口部のみに、導電体２０５ａ及び導電体２０５ｂが残存する（図１０Ａ）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
次に、絶縁体２１６上及び導電体２０５上に絶縁体２２２を成膜する（図１０Ａ）。
絶縁体２２２として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）を用いることが好ましい。または、ハフニウムジルコニウム酸化物を用いることが好ましい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、及び水に対するバリア性を有する。絶縁体２２２が、水素及び水に対するバリア性を有することで、トランジスタの周辺に設けられた構造体に含まれる水素、及び水が、絶縁体２２２を通じてトランジスタの内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制できる。
または、絶縁体２２２は、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体と、酸化シリコン、酸化窒化シリコン、窒化シリコン、または窒化酸化シリコンと、の積層膜とすることができる。
絶縁体２２２は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法を用いて、酸化ハフニウムを成膜する。または、絶縁体２２２として、ＰＥＡＬＤ法を用いて成膜した窒化シリコンと、ＡＬＤ法を用いて成膜した酸化ハフニウムと、の積層体を用いてもよい。
続いて、加熱処理を行うと好ましい。加熱処理の温度は、２５０℃以上６５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、３２０℃以上４５０℃以下がさらに好ましい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２２２などに水分等が取り込まれることを可能な限り防ぐことができる。
本実施の形態では、加熱処理として、絶縁体２２２の成膜後に、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、絶縁体２２２として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体２２２の一部が結晶化する場合がある。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
次に、絶縁体２２２上に絶縁膜２２４ｆを成膜する（図１０Ａ）。
絶縁膜２２４ｆは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、絶縁膜２２４ｆとして、スパッタリング法を用いて、酸化シリコンを成膜する。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２２４ｆ中の水素濃度を低減できる。絶縁膜２２４ｆは、後の工程で酸化物２３０ａと接するため、このように水素濃度が低減されていることが好適である。
次に、絶縁膜２２４ｆ上に、酸化膜２３０ａｆを成膜し、酸化膜２３０ａｆ上に、酸化膜２３０ｂｆを成膜する（図１０Ａ）。なお、酸化膜２３０ａｆ及び酸化膜２３０ｂｆは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０ａｆ上及び酸化膜２３０ｂｆ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０ａｆと酸化膜２３０ｂｆとの界面近傍を清浄に保つことができる。
酸化膜２３０ａｆ及び酸化膜２３０ｂｆは、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、酸化膜２３０ａｆ及び酸化膜２３０ｂｆの成膜はスパッタリング法を用いる。
例えば、酸化膜２３０ａｆ及び酸化膜２３０ｂｆをスパッタリング法によって成膜する場合は、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、Ｉｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
特に、酸化膜２３０ａｆの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜２２４ｆに供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上が好ましく、８０％以上がより好ましく、１００％がさらに好ましい。
また、酸化膜２３０ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０ｂｆをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
本実施の形態では、酸化膜２３０ａｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３０ｂｆを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、及び原子数比を適宜選択することで、酸化物２３０ａ、及び酸化物２３０ｂに求める特性に合わせて形成するとよい。
なお、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いることが好ましい。これにより、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆについて、各成膜工程の合間に膜中に水素が混入することを低減できる。
なお、酸化膜２３０ａｆ及び酸化膜２３０ｂｆの成膜に、ＡＬＤ法を用いてもよい。酸化膜２３０ａｆ及び酸化膜２３０ｂｆの成膜にＡＬＤ法を用いることで、アスペクト比の大きい溝または開口部に対しても、厚さの均一な膜を形成できる。また、ＰＥＡＬＤ法を用いることで、熱ＡＬＤ法に比べて低温で酸化膜２３０ａｆ及び酸化膜２３０ｂｆを形成できる。
次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆが多結晶化しない温度範囲で行えばよい。加熱処理の温度は、１００℃以上、２５０℃以上、または３５０℃以上であり、かつ、６５０℃以下、６００℃以下、または５５０℃以下であると好ましい。
なお、加熱処理の雰囲気としては、絶縁体２２２の成膜後に行う加熱処理に適用できる雰囲気と同様の雰囲気が挙げられる。
また、絶縁体２２２の成膜後に行う加熱処理と同様に、加熱処理で用いるガスは高純度化されていることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆなどに水分等が取り込まれることを可能な限り防ぐことができる。
本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中の炭素、水、水素などの不純物を低減できる。このように膜中の不純物を低減することで、酸化膜２３０ｂｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中の結晶領域を増大させ、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。
また、加熱処理を行うことで、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中の水素が絶縁体２２２に移動し、絶縁体２２２内に吸い取られる。別言すると、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中の水素が絶縁体２２２に拡散する。従って、絶縁体２２２の水素濃度は高くなるが、絶縁体２１６、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆ中のそれぞれの水素濃度は低下する。
特に、絶縁膜２２４ｆ（後の絶縁体２２４）は、トランジスタ２０２ａのゲート絶縁体として機能し、酸化膜２３０ａｆ及び酸化膜２３０ｂｆ（後の酸化物２３０ａ及び酸化物２３０ｂ）は、トランジスタ２０２ａのチャネル形成領域として機能する。水素濃度が低減された絶縁膜２２４ｆ、酸化膜２３０ａｆ及び酸化膜２３０ｂｆを用いて形成されたトランジスタ２０２ａは、良好な信頼性を有するため好ましい。
次に、リソグラフィ法を用いて、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆを島状に加工して、絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂを形成する（図１０Ｂ）。
ここで、絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。
また、図１０Ｂに示すように、絶縁体２２４、酸化物２３０ａ、及び、酸化物２３０ｂの側面がテーパー形状になっていてもよい。絶縁体２２４、酸化物２３０ａ、及び、酸化物２３０ｂの側面のテーパー角は、例えば、６０°以上９０°未満であってもよい。このように側面をテーパー形状にすることで、これより後の工程において、絶縁体２７５などの被覆性が向上し、鬆などの欠陥を低減できる。
ただし、上記に限られず、絶縁体２２４、酸化物２３０ａ、及び、酸化物２３０ｂの側面が、絶縁体２２２の上面に対し、概略垂直になる構成にしてもよい。このような構成にすることで、複数のトランジスタを設ける際に、小面積化、高密度化が可能となる。
上記加工には、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２２４ｆ、酸化膜２３０ａｆ、及び酸化膜２３０ｂｆの加工は、それぞれ異なる条件で行ってもよい。
なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成することができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０ｂｆ上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０ｂｆなどのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜２３０ｂｆなどのエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
次に、絶縁体２２２上、及び酸化物２３０上に、導電体２４２＿１となる導電膜を成膜し、当該導電膜上に、導電体２４２＿２となる導電膜を成膜する（図１０Ｃ）。
導電体２４２＿１となる導電膜、及び、導電体２４２＿２となる導電膜は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
本実施の形態では、導電体２４２＿１となる導電膜としてスパッタリング法を用いて窒化タンタルを成膜し、導電体２４２＿２となる導電膜としてタングステンを成膜する。なお、導電体２４２＿１となる導電膜の成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電体２４２＿１となる導電膜を成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面に吸着している水分及び水素を除去し、さらに酸化物２３０ａ、及び酸化物２３０ｂ中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
次に、リソグラフィ法を用いて、導電体２４２＿１となる導電膜、及び導電体２４２＿２となる導電膜を加工して、それぞれ島状の、導電体２４２＿１及び導電体２４２＿２を形成する（図１０Ｃ）。なお、図１０Ｃに示す２つの導電体２４２＿１は、それぞれ島状に設けられていてもよく、導電体２０９と重なる位置に開口を有する１つの島状の膜であってもよい。同様に、図１０Ｃに示す２つの導電体２４２＿２は、それぞれ島状に設けられていてもよく、導電体２０９と重なる位置に開口を有する１つの島状の膜であってもよい。
ここで、導電体２４２＿１及び導電体２４２＿２は、少なくとも一部が導電体２０５と重なるように形成する。また、導電体２４２＿１及び導電体２４２＿２は、少なくとも一部が導電体２０９と重なるように形成する。また、導電体２４２＿１及び導電体２４２＿２を形成することで、絶縁体２２２の導電体２０９と重なる領域の一部が露出する。
上記加工はドライエッチング法またはウェットエッチング法を用いることができる。また、導電体２４２＿１となる導電膜、及び導電体２４２＿２となる導電膜の加工は、それぞれ異なる条件で行ってもよい。
次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、及び導電体２４２＿２を覆って、絶縁体２７５を成膜し、絶縁体２７５上に絶縁体２８０を成膜する。その後、リソグラフィ法を用いて、導電体２４２＿１、導電体２４２＿２、絶縁体２７５、及び絶縁体２８０を加工して、酸化物２３０ｂに達する開口を形成する（図１１Ａ）。
ここで、絶縁体２７５は、絶縁体２２２の上面に接することが好ましい。
絶縁体２８０としては、絶縁体２８０となる絶縁膜を形成し、当該絶縁膜にＣＭＰ処理を行うことで、上面が平坦な絶縁体を形成することが好ましい。なお、絶縁体２８０上に、例えば、スパッタリング法によって窒化シリコンを成膜し、該窒化シリコンを絶縁体２８０に達するまで、ＣＭＰ処理を行ってもよい。
酸化物２３０ｂに達する開口は、酸化物２３０ｂと導電体２０５とが重なる領域に設ける。
絶縁体２７５及び絶縁体２８０は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
絶縁体２７５には、酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。例えば、絶縁体２７５として、ＡＬＤ法を用いて窒化シリコンを成膜することが好ましい。または、絶縁体２７５として、スパッタリング法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコンを成膜することが好ましい。絶縁体２７５をこのような積層構造とすることで、水、水素などの不純物、及び酸素の拡散を抑制する機能の向上を図ることができる。
このようにして、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、及び導電体２４２＿２を、酸素の拡散を抑制する機能を有する絶縁体２７５で覆うことができる。これにより、のちの工程で、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２＿１、及び導電体２４２＿２に、絶縁体２８０などから酸素が直接拡散することを抑制できる。
例えば、絶縁体２８０として、スパッタリング法を用いて酸化シリコンを成膜することが好ましい。絶縁体２８０となる絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２７５の表面などに吸着している水分及び水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、及び絶縁体２２４中の水分濃度及び水素濃度を低減できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
上記加工はドライエッチング法またはウェットエッチング法を用いることができる。また、導電体２４２＿１、導電体２４２＿２、絶縁体２７５、及び絶縁体２８０の加工は、それぞれ異なる条件で行ってもよい。
当該加工により、導電体２４２＿１は、それぞれ島状の、導電体２４２ａ１、２４２ｂ１に分断される。同様に、導電体２４２＿２は、それぞれ島状の、導電体２４２ａ２、２４２ｂ２に分断される。なお、図１１Ａに示す２つの導電体２４２ａ１は、それぞれ島状に設けられていてもよく、導電体２０９と重なる位置に開口を有する１つの島状の膜であってもよい。同様に、図１１Ａに示す２つの導電体２４２ａ２は、それぞれ島状に設けられていてもよく、導電体２０９と重なる位置に開口を有する１つの島状の膜であってもよい。
上記エッチング処理によって、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２ａ、２４２ｂの側面、絶縁体２７５の側面、絶縁体２８０の側面などへの不純物の付着またはこれらの内部への該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。また、上記ドライエッチングで酸化物２３０ｂの表面に損傷領域が形成される場合がある。このような損傷領域を除去してもよい。当該不純物としては、例えば、絶縁体２８０、絶縁体２７５、導電体２４２ａ、２４２ｂに含まれる成分、上記開口を形成する際に用いられる装置の部材に含まれる成分、及び、エッチングに使用するガスまたは液体に含まれる成分に起因したものが挙げられる。当該不純物としては、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、及び、塩素が挙げられる。
特に、アルミニウム、シリコンなどの不純物は、酸化物２３０ｂの結晶性を低下させる場合がある。よって、酸化物２３０ｂの表面及びその近傍において、アルミニウム、シリコンなどの不純物は除去されることが好ましい。また、当該不純物の濃度は低減されていることが好ましい。例えば、酸化物２３０ｂ表面及びその近傍における、アルミニウム原子の濃度が、５．０原子％以下が好ましく、２．０原子％以下がより好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
なお、アルミニウム、シリコンなどの不純物により、酸化物２３０ｂの結晶性が低い領域では、結晶構造の緻密さが低下しているため、ＶＯＨが多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物２３０ｂの結晶性が低い領域は、低減または除去されていることが好ましい。
これに対して、酸化物２３０ｂに層状のＣＡＡＣ構造を有していることが好ましい。特に、酸化物２３０ｂのドレイン下端部までＣＡＡＣ構造を有することが好ましい。ここで、トランジスタにおいて、導電体２４２ａまたは導電体２４２ｂがドレインとして機能する。つまり、導電体２４２ａまたは導電体２４２ｂの下端部近傍の酸化物２３０ｂが、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物２３０ｂの結晶性の低い領域が除去され、ＣＡＡＣ構造を有することで、トランジスタの電気特性の変動をさらに抑制することができる。また、トランジスタの信頼性を向上させることができる。
上記エッチング工程で酸化物２３０ｂ表面に付着した不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、及びフッ化水素酸のうち一つまたは複数を炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整する。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下が好ましく、０．１％以上０．５％以下がより好ましい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下が好ましく、０．１ｐｐｍ以上１０ｐｐｍ以下がより好ましい。
なお、超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低減することができる。
また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
上記洗浄処理として、本実施の形態では、希釈アンモニア水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物２３０ｂの結晶性を高めることができる。
上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理の温度は、１００℃以上、２５０℃以上、または３５０℃以上であり、かつ、６５０℃以下、６００℃以下、５５０℃以下、または４００℃以下であると好ましい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａ及び酸化物２３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０ｂの結晶性を向上させることができる。さらに、酸化物２３０ａ及び酸化物２３０ｂ中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０ａ及び酸化物２３０ｂ中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されることを抑制できる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
酸化物２３０ｂに、導電体２４２ａ及び導電体２４２ｂが接した状態で加熱処理を行う場合、酸化物２３０ｂにおける導電体２４２ａと重なる領域、及び、導電体２４２ｂと重なる領域は、それぞれシート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、酸化物２３０ｂにおける導電体２４２ａと重なる領域、及び、導電体２４２ｂと重なる領域を、自己整合的に低抵抗化することができる。
次に、開口を埋めるように、絶縁膜及び導電膜を成膜し、加工することで、導電体２０５と重なる位置に、絶縁体２５３、絶縁体２５４、導電体２６０ａ、及び導電体２６０ｂを設ける（図１１Ｂ）。
まず、絶縁体２５３となる絶縁膜を成膜する。当該絶縁膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。当該絶縁膜はＡＬＤ法を用いて成膜することが好ましい。上述の絶縁体２５３と同様に、絶縁体２５３は薄い膜厚で形成することが好ましく、膜厚のバラつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１１Ｂに示すように、絶縁体２５３は、開口の底面及び側面に、被覆性良く成膜される必要がある。ＡＬＤ法を用いることで、上記開口の底面及び側面において、原子の層を一層ずつ堆積させることができるため、絶縁体２５３を当該開口に対して良好な被覆性で形成できる。
また、絶縁体２５３となる絶縁膜をＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物２３０ｂに拡散する水素を低減できる。
本実施の形態では、絶縁体２５３となる絶縁膜として、酸化ハフニウムを熱ＡＬＤ法によって成膜する。
次に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。
マイクロ波処理では、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下が好ましく、２．４ＧＨｚ以上２．５ＧＨｚ以下がより好ましく、例えば、２．４５ＧＨｚにすることができる。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下が好ましく、２０００Ｗ以上５０００Ｗ以下が好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物２３０ｂ中に導くことができる。
また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。また、処理温度は、７５０℃以下が好ましく、５００℃以下がより好ましく、例えば２５０℃程度とすることができる。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましい。
また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行うことができる。ここで、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％より大きく、１００％以下とする。好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、０％より大きく、５０％以下とする。より好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、１０％以上、４０％以下とする。さらに好ましくは、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））を、１０％以上、３０％以下とする。このように、酸素を含む雰囲気でマイクロ波処理を行うことで、酸化物２３０ｂ中のキャリア濃度を低下させることができる。また、マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで、酸化物２３０ｂでキャリア濃度が過剰に低下することを防ぐことができる。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化物２３０ｂの、導電体２４２ａと導電体２４２ｂとの間の領域に作用させることができる。プラズマ、マイクロ波などの作用により、当該領域におけるＶＯＨを酸素欠損と水素とに分断し、水素を当該領域から除去することができる。つまり、チャネル形成領域に含まれるＶＯＨを低減できる。よって、チャネル形成領域中の酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。また、チャネル形成領域で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカルを供給することで、さらに、チャネル形成領域中の酸素欠損を低減し、キャリア濃度を低下させることができる。
チャネル形成領域中に注入される酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。なお、チャネル形成領域中に注入される酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５３の膜質を向上させることができるため、トランジスタの信頼性が向上する。
一方、酸化物２３０ｂには、導電体２４２ａ、２４２ｂのいずれかと重なる領域が存在する。当該領域は、ソース領域またはドレイン領域として機能することができる。ここで、導電体２４２ａ、２４２ｂは、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、ＲＦ等の高周波、酸素プラズマなどの作用に対する遮蔽膜として機能することが好ましい。このため、導電体２４２ａ、２４２ｂは、３００ＭＨｚ以上３００ＧＨｚ以下、例えば、２．４ＧＨｚ以上２．５ＧＨｚ以下の電磁波を遮蔽する機能を有することが好ましい。
導電体２４２ａ、２４２ｂは、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用を遮蔽するため、これらの作用は、酸化物２３０ｂの導電体２４２ａ、２４２ｂのいずれかと重なる領域には及ばない。これにより、マイクロ波処理によって、ソース領域及びドレイン領域で、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないため、キャリア濃度の低下を防ぐことができる。
また、導電体２４２ａ、２４２ｂの側面に接して、酸素に対するバリア性を有する絶縁体２５３が設けられている。これにより、マイクロ波処理によって、導電体２４２ａ、２４２ｂの側面に酸化膜が形成されることを抑制できる。
また、絶縁体２５３の膜質を向上させることができるため、トランジスタの信頼性が向上する。
以上のようにして、酸化物半導体のチャネル形成領域で選択的に酸素欠損、及びＶＯＨを除去して、チャネル形成領域をｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域に過剰な酸素が供給されることを抑制し、マイクロ波処理を行う前の導電性（低抵抗領域である状態）を維持することができる。これにより、トランジスタの電気特性の変動を抑制し、基板面内でトランジスタの電気特性がばらつくことを抑制できる。
なお、マイクロ波処理では、マイクロ波と酸化物２３０ｂ中の分子の電磁気的な相互作用により、酸化物２３０ｂに直接的に熱エネルギーを伝達する場合がある。この熱エネルギーにより、酸化物２３０ｂが加熱される場合がある。このような加熱処理をマイクロ波アニールと呼ぶ場合がある。マイクロ波処理を、酸素を含む雰囲気中で行うことで、酸素アニールと同等の効果が得られる場合がある。また、酸化物２３０ｂに水素が含まれる場合、この熱エネルギーが酸化物２３０ｂ中の水素に伝わり、これにより活性化した水素が酸化物２３０ｂから放出されることが考えられる。
なお、絶縁体２５３となる絶縁膜の成膜後にマイクロ波処理を行わず、当該絶縁膜の成膜前にマイクロ波処理を行ってもよい。
また、絶縁体２５３となる絶縁膜の成膜後のマイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、当該絶縁膜中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素を効率よく除去できる。また、水素の一部は、導電体２４２ａ、２４２ｂにゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、当該絶縁膜中、酸化物２３０ｂ中、及び酸化物２３０ａ中の水素をさらに効率よく除去できる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。また、上記マイクロ波処理、すなわちマイクロ波アニールが該加熱処理を兼ねてもよい。マイクロ波アニールにより、酸化物２３０ｂなどが十分加熱される場合、該加熱処理を行わなくてもよい。
また、マイクロ波処理を行って絶縁体２５３となる絶縁膜の膜質を改質することで、水素、水、不純物等の拡散を抑制できる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５３を介して、水素、水、不純物等が、酸化物２３０ｂ、酸化物２３０ａなどへ拡散することを抑制できる。
次に、絶縁体２５４となる絶縁膜を成膜する。当該絶縁膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。当該絶縁膜は、絶縁体２５３となる絶縁膜と同様に、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、絶縁体２５４となる絶縁膜を薄い膜厚で被覆性良く成膜することができる。本実施の形態では、当該絶縁膜として窒化シリコンをＰＥＡＬＤ法で成膜する。
次に、導電体２６０ａとなる導電膜と、導電体２６０ｂとなる導電膜と、を順に成膜する。導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。本実施の形態では、ＡＬＤ法を用いて、導電体２６０ａとなる導電膜として窒化チタンを成膜し、ＣＶＤ法を用いて導電体２６０ｂとなる導電膜としてタングステンを成膜する。
次に、ＣＭＰ処理によって、絶縁体２５３となる絶縁膜、絶縁体２５４となる絶縁膜、導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜を、絶縁体２８０が露出するまで研磨する。つまり、絶縁体２５３となる絶縁膜、絶縁体２５４となる絶縁膜、導電体２６０ａとなる導電膜、及び、導電体２６０ｂとなる導電膜の、開口から露出した部分を除去する。これによって、導電体２０５と重なる開口の中に、絶縁体２５３、絶縁体２５４、及び導電体２６０（導電体２６０ａ及び導電体２６０ｂ）を形成する（図１１Ｂ）。
これにより、絶縁体２５３は、酸化物２３０ｂに重畳する開口の内壁及び側面に接して設けられ、絶縁体２５４は、絶縁体２５３を介して、当該開口の内壁及び側面に沿って設けられる。また、導電体２６０は、絶縁体２５３及び絶縁体２５４を介して、開口を埋め込むように配置される。このようにして、トランジスタ２０２ａ、２０２ｂが形成される。以上に示すように、トランジスタ２０２ａ、２０２ｂは、同じ工程で並行して作製できる。
次に、上記の加熱処理と同様の条件で加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２８０中の水分濃度及び水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
次に、絶縁体２５３、２５４上、導電体２６０上、及び絶縁体２８０上に、絶縁体２８２を形成する（図１１Ｂ）。絶縁体２８２は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。絶縁体２８２の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８２中の水素濃度を低減できる。
本実施の形態では、絶縁体２８２として、酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、及び膜質を向上することができる。また、基板に印加するＲＦ電力は１．８６Ｗ／ｃｍ２以下とする。好ましくは、０Ｗ／ｃｍ２以上０．６２Ｗ／ｃｍ２以下とする。なお、ＲＦ電力が０Ｗ／ｃｍ２とは、基板にＲＦ電力を印加しないことと同義である。基板に印加するＲＦ電力の大きさによって、絶縁体２８２より下層へ注入する酸素量を制御することができる。例えば、ＲＦ電力が小さいほど絶縁体２８２より下層へ注入する酸素量が減り、絶縁体２８２の膜厚が薄くても当該酸素量は飽和しやすくなる。また、ＲＦ電力が大きいほど絶縁体２８２より下層へ注入する酸素量が増える。ＲＦ電力を小さくすることで、絶縁体２８０へ注入される酸素量を抑制できる。または、絶縁体２８２を２層の積層構造で成膜してもよい。このとき、例えば、絶縁体２８２の下層を、基板に印加するＲＦ電力を０Ｗ／ｃｍ２として成膜し、絶縁体２８２の上層を、基板に印加するＲＦ電力を０．６２Ｗ／ｃｍ２として成膜する。
また、ＲＦの周波数は、１０ＭＨｚ以上が好ましい。代表的には、１３．５６ＭＨｚである。ＲＦの周波数が高いほど基板へ与えるダメージを小さくすることができる。
また、スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加できる。これにより、絶縁体２８０に過剰酸素を含ませることができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。
次に、リソグラフィ法を用いて、絶縁体２８２、２８０、２７５、２２２、２１６、２１４、２１２を加工し、導電体２０９の上面の一部を露出させる（図１２Ａ）。
開口の形成にはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適しているため、ドライエッチング法を用いることが好ましい。エッチングガスとしては、上述のガスを用いることができる。
ここで、酸化アルミニウム及び酸化ハフニウムは、酸化シリコンまたは酸化窒化シリコンに比べてエッチングが難しい場合がある。酸化アルミニウム及び酸化ハフニウムは、それぞれ、難エッチング材料である、ともいえる。
絶縁体２８２、２２２などに上記の難エッチング材料を用いる場合、絶縁体を事前に開口しておくことで、図１２Ａにおける加工工程を歩留まりよく行うことができ、半導体装置の生産性を向上させることができる。一方、図１２Ａにおける加工工程にて、絶縁体をまとめて開口する場合、マスク数を削減でき、好ましい。
図１２Ａでは、絶縁体２８２と絶縁体２８０に設けられる開口の幅が概略一致する例を示すが、これに限られない。絶縁体２８２と絶縁体２８０とのエッチングレートが異なる場合、一括で開口しても、断面視において、絶縁体２８２と絶縁体２８０との端部が揃わない構成となる場合もある。
また、図１２Ａでは、開口において、導電体２４２ａの端部と、絶縁体２１２、２１４、２１６、２２２のそれぞれの端部と、が概略一致する例を示すが、これに限られない。エッチング条件等によっては、絶縁体２１２、２１４、２１６、２２２のうち一つまたは複数がサイドエッチングされることで、導電体２４２ａの端部よりも内側（トランジスタ側）に端部が位置することがある。
例えば、異方性エッチングにより、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２７５、絶縁体２８０、及び、絶縁体２８２に、開口を形成することが好ましい。異方性エッチングには、ドライエッチング法を用いることが好ましい。これにより、例えば、図１または図２に示す形状の開口を形成することができる。
また、次に、等方性エッチングにより、当該開口の幅を広げてもよい。これにより、例えば、図３に示す形状の開口を形成することができる。導電体２４２ａがエッチングされない、またはエッチングされにくい条件を用いることで、２つの導電体２４２ａの間の幅を維持しつつ、絶縁体２１６等の開口の幅を広げることができる。等方性エッチングには、ドライエッチング法またはウェットエッチング法を用いることができる。
異方性エッチングと等方性エッチングとは、同一のエッチング装置で条件を変えることにより、大気に曝すことなく連続して行うことが好ましい。例えば、異方性エッチングと等方性エッチングの両方にドライエッチング法を用いる場合には、電源電力、バイアス電力、エッチングガスの流量、エッチングガス種、及び圧力などの条件のうち、１つまたは複数を変更することによって、異方性エッチングから等方性エッチングに切り替えることができる。
または、異方性エッチングと等方性エッチングとで、異なるエッチング方法を用いてもよい。例えば、異方性エッチングにドライエッチング法を用い、等方性エッチングにウェットエッチング法を用いることができる。
次に、導電体２４０ａ１となる導電膜、及び、導電体２４０ｂ１となる導電膜を順に成膜する。導電体２４０ａ１となる導電膜は、水、水素など不純物の透過を抑制する機能を有することが好ましい。導電体２４０ａ１となる導電膜として、例えば、窒化タンタル、または、窒化チタンを用いることができる。また、導電体２４０ｂ１となる導電膜として、例えば、タングステン、モリブデン、または、銅を用いることができる。これら導電膜は、それぞれ、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
次に、ＣＭＰ処理を行うことで、導電体２４０ａ１となる導電膜の一部、及び導電体２４０ｂ１となる導電膜の一部を除去し、絶縁体２８２の上面を露出する。その結果、開口のみに、これら導電膜が残存することで、上面が平坦な導電体２４０＿１（導電体２４０ａ１及び導電体２４０ｂ１）を形成することができる（図１２Ｂ）。なお、当該ＣＭＰ処理により、絶縁体２８２の上面の一部が除去される場合がある。
これにより、導電体２０９及び導電体２４２ａと電気的に接続された導電体２４０を作製できる。
次に、リソグラフィ法を用いて、絶縁体２８２、２８０、２７５を加工し、導電体２４２ｂに達する開口を形成する（図１２Ｃ）。
本工程で設ける開口の幅は、微細であることが好ましい。例えば、開口の幅が、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上であることが好ましい。このように、微細な開口を形成するためには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィ法を用いることが好ましい。
本工程で設ける開口はアスペクト比が大きいため、異方性エッチングを用いて、絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７５の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているので好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。
次に、図１３Ａに示すように、当該開口を埋めるように、容量素子１０１ａ、１０１ｂを形成する。具体的には、導電体１５３、絶縁体１５４、導電体１６０ａ、導電体１６０ｂを形成する。以下では、容量素子１０１ａ、１０１ｂの形成工程について、図１４及び図１５を用いて詳述する。
まず、図１４Ａに示すように、開口と絶縁体２８２を覆うように、導電体１５３となる導電膜１５３Ａを成膜する。導電膜１５３Ａは、開口の側面及び底面に接して形成されることが好ましい。このため、導電膜１５３Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。例えば、ＡＬＤ法またはＣＶＤ法を用いて窒化チタンまたは窒化タンタルを成膜することが好ましい。
次に、導電膜１５３Ａ上にレジストマスク１５２を設け、リソグラフィ法を用いて導電膜１５３Ａを加工し、導電体１５３を形成する（図１４Ｂ）。これにより、導電体１５３の一部が開口の内部に形成され、他の一部が絶縁体２８２の上面の一部に接する。
また、導電膜１５３Ａを、ＣＭＰ法を用いて加工してもよい。この場合、導電体１５３の最上部が、絶縁体２８２の上面と概略一致する形状にすることができる。
次に、導電体１５３上に絶縁体１５４となる絶縁膜１５４Ａを成膜する（図１４Ｃ）。絶縁膜１５４Ａは、開口の内側に設けられた導電体１５３に接して形成されることが好ましい。このため、絶縁膜１５４Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。絶縁膜１５４Ａは、上述のＨｉｇｈ−ｋ材料を用いて形成することが好ましい。
次に、導電体１６０ａとなる導電膜１６０Ａ、導電体１６０ｂとなる導電膜１６０Ｂを順に成膜する（図１４Ｃ）。導電膜１６０Ａは、開口の内側に設けられた絶縁膜１５４Ａに接して形成されることが好ましく、導電膜１６０Ｂは、開口を埋め込むように形成されることが好ましい。このため、導電膜１６０Ａ、及び、導電膜１６０Ｂは、それぞれ、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。例えば、ＡＬＤ法またはＣＶＤ法を用いて、導電膜１６０Ａとして窒化チタンを成膜し、ＣＶＤ法を用いて、導電膜１６０Ｂとしてタングステンを成膜することが好ましい。
なお、ＣＶＤ法を用いて導電膜１６０Ｂを成膜した場合、図１４Ｃに示すように、導電膜１６０Ｂの上面の平均面粗さが大きくなることがある。この場合、図１５Ａに示すように、ＣＭＰ法を用いて、導電膜１６０Ｂを平坦化することが好ましい。
次に、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、リソグラフィ法を用いて加工し、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂを形成する（図１３Ａ及び図１５Ｂ）。このとき、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂが、導電体１５３の側端部を覆うように形成することが好ましい。このような構成にすることで、導電体１６０と導電体１５３を絶縁体１５４で分離させることができ、導電体１６０と導電体１５３のショートを抑制することができる。
なお、上記において、絶縁膜１５４Ａを加工する例を示したが、本発明はこれに限られるものではない。導電膜１６０Ａ及び導電膜１６０Ｂのみを加工し、絶縁膜１５４Ａは加工せずにそのまま残す構成にしてもよい。これにより、絶縁体１５４の加工工程を削減し、生産性向上を図ることができる。
以上により、容量素子１０１ａ、１０１ｂを形成することができる。
その後、絶縁体２８４を設け、隣接する導電体１６０の間を埋め込むことが好ましい（図１３Ａ及び図１５Ｂ）。また、ＣＭＰ法を用いて、絶縁体２８４を平坦化することが好ましい。
なお、図４Ｂに示すように、第２の層１１＿２のトランジスタ２０１ａの第２のゲート電極として、導電体１６０ｃ、１６０ｄを設ける場合には、図１５Ａに示す工程の後に、図１５Ｃに示す工程に進む。具体的には、図１５Ｃに示すように、導電膜１６０Ａを加工することで、導電体１６０ａ、１６０ｃを形成し、導電膜１６０Ｂを加工することで、導電体１６０ｂ、１６０ｄを形成する。これにより、容量素子１０１ａの上部電極として機能する導電体１６０（導電体１６０ａ、１６０ｂ）と、トランジスタ２０１ａの第２のゲート電極として機能する導電体１６１（導電体１６０ｃ、１６０ｄ）と、を形成することができる。
また、図５Ａまたは図５Ｂに示す断面構造の半導体装置を作製する場合には、図１４Ａに示す工程の後に、図１６Ａに示す工程に進む。具体的には、図１６Ａに示すように、開口と絶縁体２８２を覆うように導電膜１５３Ａを成膜し、導電膜１５３Ａ上に絶縁膜１５４Ａを成膜し、絶縁膜１５４Ａ上に導電膜１６０Ａを成膜し、導電膜１６０Ａ上に導電膜１６０Ｂを成膜する。導電膜１６０Ｂは、開口を埋め込むように形成されることが好ましい。導電膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び、導電膜１６０Ｂに適用できる材料及び形成方法は、上述の通りである。
次に、図１６Ｂに示すように、ＣＭＰ法を用いて、導電膜１６０Ｂを平坦化することが好ましい。
次に、導電膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、リソグラフィ法を用いて加工する。図５Ａに示す断面構造の半導体装置を作製する場合には、導電体１５３、絶縁体１５４、導電体１６０ａ、及び導電体１６０ｂを形成する。図１６Ｃでは、図５Ｂに示す断面構造の半導体装置を作製する場合の例を示す。具体的には、図１６Ｃに示すように、導電膜１５３Ａを加工することで、導電体１５３ａ、１５３ｂを形成し、絶縁膜１５４Ａを加工することで、絶縁体１５４ａ、１５４ｂを形成し、導電膜１６０Ａを加工することで、導電体１６０ａ、１６０ｃを形成し、導電膜１６０Ｂを加工することで、導電体１６０ｂ、１６０ｄを形成する。これにより、容量素子１０１ａの下部電極として機能する導電体１５３ａと、容量素子１０１ａの誘電体として機能する絶縁体１５４ａと、容量素子１０１ａの上部電極として機能する導電体１６０（導電体１６０ａ、１６０ｂ）と、を形成することができる。また、トランジスタ２０１ａの第２のゲート電極として機能する導電体１６１（導電体１６０ｃ、１６０ｄ）を形成することができる。導電体１６１の下には、絶縁体１５４ｂと導電体１５３ｂが残存する。
図１６Ｃに示す加工工程では、導電膜１５３Ａ、絶縁膜１５４Ａ、導電膜１６０Ａ、及び導電膜１６０Ｂを、同じマスクで開口でき、マスク数を削減できるため、好ましい。
その後、上述の絶縁体２２２の形成（図１０Ａ）から、容量素子１０１ａ、１０１ｂの作製（図１３Ａ）までを繰り返し行うことで、第２の層１１＿２以上の層を作製することができる。例えば、図１３Ｂでは、第２の層１１＿２の絶縁体２８２の形成が完了した時点の断面構成例を示す。
以上により、図１に示す半導体装置を作製できる。
本実施の形態の半導体装置は、ＯＳトランジスタを有する。ＯＳトランジスタは、オフ電流が小さいため、消費電力が少ない半導体装置または記憶装置を実現できる。また、ＯＳトランジスタは、周波数特性が高いため、動作速度が速い半導体装置または記憶装置を実現できる。また、ＯＳトランジスタを用いることで、良好な電気特性を有する半導体装置、トランジスタの電気特性のばらつきが少ない半導体装置、オン電流が大きい半導体装置、信頼性が高い半導体装置または記憶装置を実現できる。
また、本実施の形態の半導体装置は、導電体２４０が複数の導電体の積層構造であるため、１つの導電体を用いる場合に比べて、作製歩留まりを高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置について図１８乃至図２４を用いて説明する。
本実施の形態では、上記実施の形態で説明した半導体装置をメモリセルとして用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
図１８に、本発明の一態様の記憶装置のブロック図を示す。
図１８に示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０と、複数の機能回路５１を有する機能層５０と、を有する。
図１８では、メモリアレイ２０がｍ行ｎ列（ｍ及びｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また、図１８では、機能回路５１を、ビット線として機能する配線ＢＬごとに設ける例を示しており、機能層５０が、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
図１８では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
メモリアレイ２０には、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
また、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図１８に示すメモリアレイ２０では、複数のメモリアレイ２０［１］乃至２０［ｍ］を積層して設けることができる。メモリアレイ２０が有するメモリアレイ２０［１］乃至２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリアレイ２０の製造コストの低減を図ることができる。
配線ＢＬは、データの書き込み及び読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能の他、アクセストランジスタであるＯＳトランジスタのバックゲートにバックゲート電位を伝える機能を有する。
メモリアレイ２０［１］乃至２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬ及び配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗及び寄生容量が大幅に削減されるため、消費電力及び信号遅延の低減が実現できる。
なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
メモリアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗及び寄生容量が低減され、消費電力及び信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリアレイ２０［１］乃至２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路３３を有する。
記憶装置３００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
周辺回路４１は、メモリセル１０に対するデータの書き込み及び読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１８では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
メモリアレイ２０［１］乃至２０［ｍ］（ｍは２以上の整数）及び機能層５０を有するメモリアレイ２０は、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けることができる。複数層のメモリアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図１９Ａに、駆動回路２１上に機能層５０と、５層（ｍ＝５）のメモリアレイ２０［１］乃至２０［５］と、を重ねて有する記憶装置３００の斜視図を示している。
図１９Ａでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示している。また図１９Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、及び配線ＰＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリアレイ２０それぞれが有する配線ＷＬ及び配線ＰＬの記載を一部省略している。
図１９Ｂに、図１９Ａで図示した配線ＢＬに接続された機能回路５１、及び配線ＢＬに接続されたメモリアレイ２０［１］乃至２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図１９Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
図１９Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１３及び容量素子１２を有する。トランジスタ１３、容量素子１２、及び各配線（配線ＢＬ、及び配線ＷＬなど）についても、例えば配線ＢＬ［１］及び配線ＷＬ［１］を配線ＢＬ及び配線ＷＬなどのようにいう場合がある。当該回路構成に対応するメモリセル１０の断面構成例は、実施の形態１を参照することができる。
トランジスタ１３は、実施の形態１で示したトランジスタ２０１ａまたはトランジスタ２０１ｂと対応する。容量素子１２は、実施の形態１で示した容量素子１０１ａまたは容量素子１０１ｂと対応する。配線ＢＬは、実施の形態１で示した導電体２４０と対応する。
実施の形態１で説明した通り、本発明の一態様の半導体装置では、配線ＢＬ（導電体２４０）が直接、トランジスタ１３（トランジスタ２０１ａ）のソース電極またはドレイン電極の一方として機能する領域を含む導電体２４２ａの上面、側面、及び下面の少なくとも一と接する。これにより、別途接続用の電極を設ける必要がないため、メモリアレイ２０の占有面積を低減できる。また、メモリセル１０の集積度が向上し、記憶装置３００の記憶容量を増大できる。
メモリセル１０において、トランジスタ１３のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１３のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１３のゲートは配線ＷＬに接続される。トランジスタ１３のバックゲートは配線ＰＬに接続される。
配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。また、配線ＰＬは、トランジスタ１３のしきい値電圧を制御するための定電位を与える配線ということもできる。例えば、配線ＰＬにＧＮＤ（接地電位）を供給することで、積層されたメモリセル１０の間を電気的に絶縁することができる。また、トランジスタ１３のバックゲート電極を兼ねることで、オフ電流を十分に低減できる。
図１９Ｂに図示する配線ＧＢＬは、駆動回路２１と機能層５０との間を電気的に接続するように設けられる。図２０Ａでは、機能回路５１、及びメモリアレイ２０［１］乃至２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を示している。なお図２０Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
また機能回路５１、及びメモリアレイ２０［１］乃至２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図２０Ｂに図示するように繰り返し単位７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
本発明の一形態では、ＯＳトランジスタを積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置する。メモリアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
また本発明の一形態は、メモリアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリアレイ２０及び機能回路５１の構成例］
図２１を用いて、図１８乃至図２０で説明した機能回路５１の構成例、及びメモリアレイ２０及び駆動回路２１が有するセンスアンプ４６の構成例について説明する。図２１では、異なる配線ＢＬ（配線ＢＬ＿Ａ、配線ＢＬ＿Ｂ）に接続されたメモリセル１０（メモリセル１０＿Ａ、メモリセル１０＿Ｂ）に接続された機能回路５１（機能回路５１＿Ａ、機能回路５１＿Ｂ）に接続される配線ＧＢＬ（配線ＧＢＬ＿Ａ、配線ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図２１に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂ及び書き込み読み出し回路７３を図示している。
機能回路５１＿Ａ、５１＿Ｂとして、トランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂを図示している。図２１に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１３と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリアレイ２０［１］乃至２０［ｍ］と同様に積層して設けることができる。
配線ＢＬ＿Ａは、トランジスタ５２＿ａのゲートに接続され、配線ＢＬ＿Ｂはトランジスタ５２＿ｂのゲートに接続される。配線ＧＢＬ＿Ａは、トランジスタ５３＿ａ、５４＿ａのソースまたはドレインの一方が接続される。配線ＧＢＬ＿Ｂは、トランジスタ５３＿ｂ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿Ａ、ＧＢＬ＿Ｂは、配線ＢＬ＿Ａ、ＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図２１に示すように、それぞれ、選択信号ＭＵＸ、制御信号ＷＥ、または制御信号ＲＥが与えられる。
図２１に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、及びプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至８１＿６、及び８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａ及びスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂを高電源電位（ＶＤＤ）と低電源電位（ＶＳＳ）の間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、８２＿２及びｎチャネル型のトランジスタ８２＿３、８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂの電位をＶＤＤまたはＶＳＳとする。配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃ及びスイッチ８３＿Ｄ、及び書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａ及び配線ＢＬ＿Ｂ、並びに配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａ及び配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａ及び８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃ及び８３＿Ｄは、スイッチ８３＿Ａ及び８３＿Ｂと同様にすればよい。
図２１に示すように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬ及び配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるものの、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、及びデータを読み出しやすくすること、ができる。
また図２１に示すように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、及び選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号及び選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
［メモリセル２０、機能回路５１及びセンスアンプ４６の動作例］
図２２では、図２１に示す回路図の動作を説明するためのタイミングチャートを示す。図２２に示すタイミングチャートにおいて、期間Ｔ１１は書き込みの動作、期間Ｔ１２は配線ＢＬのプリチャージ動作、期間Ｔ１３は配線ＧＢＬのプリチャージ動作、期間Ｔ１４はチャージシェアリングの動作、期間Ｔ１５は読み出し待機の動作、期間Ｔ１６は読み出しの動作、を説明する期間に対応する。
期間Ｔ１１は、データ信号を書き込みたいメモリセル１０が有するトランジスタ１３のゲートに接続された配線ＷＬの電位をハイレベルとする。このとき、制御信号ＷＥ及び信号ＥＮ＿ｄａｔａをハイレベルとし、データ信号を配線ＧＢＬ及び配線ＢＬを介してメモリセルに書き込む。
期間Ｔ１２は、配線ＢＬをプリチャージするため、制御信号ＷＥをハイレベルとした状態で、プリチャージ線ＰＣＬ１をハイレベルとする。配線ＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１２において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
期間Ｔ１３は、配線ＧＢＬをプリチャージするため、プリチャージ線ＰＣＬ２をハイレベルとする。配線ＧＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１３において、配線ＶＨＨ及び配線ＶＬＬの電位は、共にＶＤＤとすることで、負荷の大きい配線ＧＢＬを短時間でプリチャージすることができる。
期間Ｔ１４は、メモリセル１０に保持された電荷及び配線ＢＬにプリチャージされた電荷を平衡化するためのチャージシェアリングのため、配線ＷＬの電位をハイレベルとする。期間Ｔ１４において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬの電位は、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
期間Ｔ１５は、制御信号ＲＥ及び選択信号ＭＵＸをハイレベルとする。配線ＢＬの電位に応じて、トランジスタ５２に電流が流れ、当該電流量に応じて配線ＧＢＬの電位が変動する。切り替え信号ＣＳＥＬ１をローレベルとして、配線ＧＢＬの電位の変動がセンスアンプ４６の影響を受けないようにする。配線ＶＨＨまたは配線ＶＬＬは、期間Ｔ１４と同様である。
期間Ｔ１６は、切り替え信号ＣＳＥＬ１をハイレベルとして、配線ＧＢＬの電位の変動をセンスアンプ４６に接続されたビット線対で増幅することでメモリセルに書き込まれたデータ信号を読み出す。
［機能回路の構成例］
次いで機能層５０が有するＯＳトランジスタで構成されるセンスアンプとして機能する機能回路５１の具体的な構成例について、図２３Ａ、図２３Ｂ及び図２４Ａ、図２４Ｂを参照して説明する。
図２３Ａには、図２１で示す機能回路５１＿Ａまたは５１＿Ｂに相当する、機能回路５１Ａを示す。図２３Ａに示す機能回路５１Ａは、トランジスタ５２乃至５５を有する。トランジスタ５２乃至５５はそれぞれＯＳトランジスタで構成することができ、ｎチャネル型のトランジスタとして図示している。
トランジスタ５２は、メモリセル１０からデータ信号を読み出す期間において、配線ＢＬの電位に応じた電位に配線ＧＢＬを増幅するための、ソースフォロワを構成するトランジスタである。トランジスタ５３は、選択信号ＭＵＸがゲートに入力され、当該選択信号ＭＵＸに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ５４は、制御信号ＷＥがゲートに入力され、制御信号ＷＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ５５は、制御信号ＲＥがゲートに入力され、制御信号ＲＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。なおトランジスタ５５のソース側は、一例として、固定電位であるグラウンド電位ＧＮＤが与えられる。
なお図２３Ａに示す機能回路５１Ａの構成は、図２３Ｂ及び図２４Ａ、図２４Ｂに示す変形例を適用可能である。図２３Ｂの機能回路５１Ｂでは、トランジスタ５４のソースまたはドレインの一方の接続を、配線ＧＢＬからトランジスタ５２のソースまたはドレインの一方に切り替えた構成である。図２４Ａの機能回路５１Ｃでは、トランジスタ５３の機能を駆動回路２１で行うことで、トランジスタ５３を省略した構成に相当する。図２４Ｂの機能回路５１Ｄでは、トランジスタ５５を省略した構成に相当する。
本発明の一形態の半導体装置は、メモリアレイ２０に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられる駆動回路２１が設けられる基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセル１０を構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、記憶装置の小型化を図ることができる。
加えて本発明の一形態は、機能回路５１を有する機能層５０を備えている。機能回路は、配線ＢＬをトランジスタ５２のゲートに接続するため、トランジスタ５２を増幅器として機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。Ｓｉトランジスタを用いたセンスアンプ４６等の回路を小型化できるため、記憶装置の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の記憶装置が実装されたチップの一例について、図２５を用いて説明する。
図２５Ａ及び図２５Ｂに示すチップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図２５Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図２５Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、及び大容量化させることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、及びＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、及びＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、ＯＳトランジスタを用いた画像処理回路、または、積和演算回路を設けることで、画像処理、または積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、及びＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１、及びＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、及びＧＰＵ１２１２が有するメモリ間のデータ転送、及びＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、及びＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、及びフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、及びフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行できるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の記憶装置が組み込まれた電子部品の一例を示す。
［電子部品］
図２６Ａに電子部品７００及び電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２６Ａに示す電子部品７００は、モールド７１１内に本発明の一態様の記憶装置である記憶装置３００を有している。図２６Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置３００とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
上記実施の形態で示した通り、記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。
図２６Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置３００が設けられている。
電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２６Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の記憶装置の応用例について説明する。
本発明の一態様の記憶装置は、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、及び、ゲーム機）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。これにより、電子機器の省電力化を図ることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及び、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様の記憶装置を有する電子機器の一例について説明する。なお、図２７Ａ乃至図２７Ｊ、及び、図２８Ａ乃至図２８Ｅには、先の実施の形態で説明した、当該記憶装置を有する電子部品７００または電子部品７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図２７Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
図２７Ｂに、ウェアラブル端末の一例である情報端末５９００を示す。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
図２７Ｃに、デスクトップ型情報端末５３００を示す。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様の記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
図２７Ａ乃至図２７Ｃでは、電子機器として、スマートフォン、ウェアラブル端末、及び、デスクトップ用情報端末について説明したが、他の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、及び、ワークステーションが挙げられる。
［電化製品］
図２７Ｄに、電化製品の一例として電気冷凍冷蔵庫５８００を示す。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様の記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、本発明の一態様の記憶装置に保持することができる。
図２７Ｄでは、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、及び、オーディオビジュアル機器が挙げられる。
［ゲーム機］
図２７Ｅには、ゲーム機の一例である携帯ゲーム機５２００を示す。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
また、図２７Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００を示す。据え置き型ゲーム機７５００は、特に、家庭用の据え置き型ゲーム機ということができる。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２７Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２７Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。さらに、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、及び、マイクロフォンの一つまたは複数を備えて、ゲームプレイヤーのジェスチャー、または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、またはヘッドマウントディスプレイなどの表示装置によって出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、消費電力を低減できる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
さらに、携帯ゲーム機５２００または据え置き型ゲーム機７５００に本発明の一態様の記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持を行うことができる。
図２７Ｅ及び図２７Ｆでは、ゲーム機の一例として、携帯ゲーム機及び家庭用の据え置き型ゲーム機について説明したが、その他のゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、及び、スポーツ施設に設置されるバッティング練習用の投球マシンが挙げられる。
［移動体］
本発明の一態様の記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２７Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す記憶装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
本発明の一態様の記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、及び、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）も挙げることができる。
［カメラ］
本発明の一態様の記憶装置は、カメラに適用することができる。
図２７Ｈに、撮像装置の一例であるデジタルカメラ６２４０を示す。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に本発明の一態様の記憶装置を適用することによって、消費電力を低減することができる。また、低消費電力化により、回路からの発熱を低減でき、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
本発明の一態様の記憶装置は、ビデオカメラに適用することができる。
図２７Ｉに、撮像装置の一例であるビデオカメラ６３００を示す。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。本発明の一態様の記憶装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
本発明の一態様の記憶装置は、植え込み型除細動器（ＩＣＤ）に適用できる。
図２７Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２と、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
本発明の一態様の記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２８Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２８Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様の拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、本発明の一態様の記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
本発明の一態様の記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図２８ＢはＳＤカードの外観の模式図であり、図２８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品７００、コントローラチップ５１１５が取り付けられている。なお、電子部品７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品７００のデータの読み出し及び書き込みが可能となる。
［ＳＳＤ］
本発明の一態様の記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図２８ＤはＳＳＤの外観の模式図であり、図２８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いることができる。コントローラチップ５１５６には、プロセッサ、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）回路などが組み込まれている。なお、電子部品７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図２９Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図２９Ｂに示す斜視図の構成とすることができる。図２９Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図２９Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、及び、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の記憶装置を用いることにより、電子機器の小型化、及び低消費電力化を図ることができる。また、本発明の一態様の記憶装置は消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図３０を用いて説明する。
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線などが挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含んでもよい。
図３０には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３０においては、宇宙空間に惑星６８０４を例示している。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
または、例えば、ＯＳトランジスタは、原子力発電所、及び、放射性廃棄物の処理場または処分場の作業用ロボットに設けられる半導体装置を構成するトランジスタに用いることができる。特に、原子炉施設の解体、核燃料または燃料デブリの取り出し、放射性物質の多い空間の実地調査などを遠隔操作される遠隔操作ロボットに設けられる半導体装置を構成するトランジスタに好適に用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
ＢＬ［１］：配線、ＢＬ［ｊ］：配線、ＢＬ［ｎ］：配線、ＢＬ＿Ａ：配線、ＢＬ＿Ｂ：配線、ＢＬ：配線、ＧＢＬ＿Ａ：配線、ＧＢＬ＿Ｂ：配線、ＧＢＬ：配線、ＰＬ［１］：配線、ＰＬ［ｉ］：配線、ＰＬ［ｍ］：配線、ＰＬ：配線、ＶＨＨ：配線、ＶＬＬ：配線、ＷＬ［１］：配線、ＷＬ［ｉ］：配線、ＷＬ［ｍ］：配線、ＷＬ：配線、１０：メモリセル、１１＿１：第１の層、１１＿２：第２の層、１１＿３：第３の層、１１＿ｍ：第ｍの層、１２：容量素子、１３：トランジスタ、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１Ａ：機能回路、５１Ｂ：機能回路、５１Ｃ：機能回路、５１Ｄ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５２：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５３：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５４：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、５５：トランジスタ、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１０１ａ：容量素子、１０１ｂ：容量素子、１５３：導電体、１５３Ａ：導電膜、１５３ａ：導電体、１５３ｂ：導電体、１５４：絶縁体、１５４Ａ：絶縁膜、１５４ａ：絶縁体、１５４ｂ：絶縁体、１６０ａ：導電体、１６０ｂ：導電体、１６０ｃ：導電体、１６０ｄ：導電体、１６０：導電体、１６０Ａ：導電膜、１６０Ｂ：導電膜、１６１：導電体、２０１ａ：トランジスタ、２０１ｂ：トランジスタ、２０２ａ：トランジスタ、２０２ｂ：トランジスタ、２０２ｃ：トランジスタ、２０２ｄ：トランジスタ、２０２ｅ：トランジスタ、２０５ａ：導電体、２０５ｂ：導電体、２０５：導電体、２０７：導電体、２０８：絶縁体、２０９：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４ｆ：絶縁膜、２２４：絶縁体、２３０ａ：酸化物、２３０ａｆ：酸化膜、２３０ｂ：酸化物、２３０ｂｆ：酸化膜、２３０：酸化物、２４０＿１：導電体、２４０＿２：導電体、２４０＿３：導電体、２４０＿ｍ：導電体、２４０ａ：導電体、２４０ａｍ：導電体、２４０ｂ：導電体、２４０ｂｍ：導電体、２４０：導電体、２４２＿１：導電体、２４２＿２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４２：導電体、２５３：絶縁体、２５４：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０ｄ：導電体、２６０：導電体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８５：絶縁体、３００Ａ：記憶装置、３００：記憶装置、３１０：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (10)

  1. 　第１のメモリセルと、前記第１のメモリセル上の第２のメモリセルと、第１の導電体と、前記第１の導電体上の第２の導電体と、を有し、
    　前記第１のメモリセル及び前記第２のメモリセルは、それぞれ、トランジスタ、容量素子、第１の絶縁体、及び、第２の絶縁体を有し、
    　前記トランジスタは、前記第１の絶縁体上の金属酸化物と、前記金属酸化物上の第３の導電体、第４の導電体、及び第３の絶縁体と、前記第３の絶縁体上の第５の導電体と、を有し、
    　前記容量素子は、第６の導電体と、前記第６の導電体上の第４の絶縁体と、前記第４の絶縁体上の第７の導電体と、を有し、
    　前記第２の絶縁体は、前記トランジスタ上に位置し、
    　前記第２の絶縁体上に、前記第６の導電体、前記第４の絶縁体、及び前記第７の導電体が重なる部分が位置し、
    　前記第２の絶縁体に設けられた開口を介して、前記第３の導電体と、前記第６の導電体と、が電気的に接続され、
    　前記第１の導電体は、前記第１のメモリセルが有する前記第４の導電体と接する部分を有し、
    　前記第１の導電体の上面は、前記第２の導電体の下面と接する部分を有し、
    　前記第２の導電体は、前記第２のメモリセルが有する前記第４の導電体と接する部分を有する、半導体装置。
  2. 　請求項１において、
    　前記第１の導電体は、前記第１のメモリセルが有する前記第４の導電体の、上面の一部、及び、側面の一部と接する、半導体装置。
  3. 　請求項１において、
    　前記第１の導電体は、前記第１のメモリセルが有する前記第４の導電体の、上面の一部、側面の一部、及び、下面の一部と接する、半導体装置。
  4. 　請求項１において、
    　前記第４の導電体は、前記第１の絶縁体の端部よりも外側に位置する部分を有する、半導体装置。
  5. 　請求項１乃至４のいずれか一において、
    　前記第１のメモリセルが有する前記第７の導電体上に、前記第２のメモリセルが有する前記第１の絶縁体、前記金属酸化物、前記第３の絶縁体、及び前記第５の導電体が重なる部分が位置する、半導体装置。
  6. 　請求項１乃至４のいずれか一において、
    　前記第４の絶縁体は、酸化ジルコニウム及び酸化アルミニウムのうち一方または双方を有する、半導体装置。
  7. 　請求項１乃至４のいずれか一において、
    　前記第７の導電体の一部は、前記第２の絶縁体に設けられた前記開口に位置する、半導体装置。
  8. 　請求項１乃至４のいずれか一において、
    　前記第２のメモリセルが有する前記トランジスタは、第８の導電体を有し、
    　前記第８の導電体は、前記第１のメモリセルが有する前記第２の絶縁体上に位置し、
    　前記第８の導電体は、前記第７の導電体と同一の材料を有し、
    　前記第８の導電体上に、前記第２のメモリセルが有する前記第１の絶縁体、前記金属酸化物、前記第３の絶縁体、及び前記第５の導電体が重なる部分が位置する、半導体装置。
  9. 　請求項１乃至４のいずれか一において、
    　前記第６の導電体の端部は、前記第４の絶縁体に覆われている、半導体装置。
  10. 　請求項１乃至４のいずれか一において、
    　前記第６の導電体の端部は、前記第７の導電体の端部と揃っている、または概略揃っている、半導体装置。
PCT/IB2023/051027 2022-02-18 2023-02-06 半導体装置 WO2023156877A1 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2022-023822 2022-02-18
JP2022023822 2022-02-18
JP2022035017 2022-03-08
JP2022-035017 2022-03-08
JP2022-140309 2022-09-02
JP2022140309 2022-09-02

Publications (1)

Publication Number Publication Date
WO2023156877A1 true WO2023156877A1 (ja) 2023-08-24

Family

ID=87577683

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/051027 WO2023156877A1 (ja) 2022-02-18 2023-02-06 半導体装置

Country Status (2)

Country Link
TW (1) TW202343584A (ja)
WO (1) WO2023156877A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015188070A (ja) * 2014-03-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
JP2015195074A (ja) * 2014-03-14 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法、並びに電子機器
JP2016208024A (ja) * 2015-04-15 2016-12-08 株式会社半導体エネルギー研究所 電極及び半導体装置の作製方法
US20170110192A1 (en) * 2015-10-19 2017-04-20 United Microelectronics Corp. Method for fabricating semiconductor memory device having integrated dosram and nosram
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020234689A1 (ja) * 2019-05-23 2020-11-26 株式会社半導体エネルギー研究所 半導体装置
WO2021019334A1 (ja) * 2019-07-26 2021-02-04 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015188070A (ja) * 2014-03-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
JP2015195074A (ja) * 2014-03-14 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法、並びに電子機器
JP2016208024A (ja) * 2015-04-15 2016-12-08 株式会社半導体エネルギー研究所 電極及び半導体装置の作製方法
US20170110192A1 (en) * 2015-10-19 2017-04-20 United Microelectronics Corp. Method for fabricating semiconductor memory device having integrated dosram and nosram
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020234689A1 (ja) * 2019-05-23 2020-11-26 株式会社半導体エネルギー研究所 半導体装置
WO2021019334A1 (ja) * 2019-07-26 2021-02-04 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TW202343584A (zh) 2023-11-01

Similar Documents

Publication Publication Date Title
WO2023156877A1 (ja) 半導体装置
WO2023152588A1 (ja) 半導体装置
WO2023148571A1 (ja) 半導体装置
WO2023180859A1 (ja) 半導体装置及び半導体装置の作製方法
WO2023156869A1 (ja) 半導体装置
WO2023152586A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2023156883A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2023199181A1 (ja) 積層体の作製方法、及び半導体装置の作製方法
JP2021015976A (ja) 記憶装置
WO2023166374A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2024047486A1 (ja) 記憶装置
WO2023175422A1 (ja) 半導体装置
WO2023209486A1 (ja) 半導体装置、及び記憶装置
WO2023237961A1 (ja) 半導体装置、記憶装置、及び半導体装置の作製方法
WO2024028681A1 (ja) 半導体装置、及び記憶装置
WO2023144653A1 (ja) 記憶装置
WO2024069339A1 (ja) 記憶装置
WO2023144652A1 (ja) 記憶装置
US20230411500A1 (en) Manufacturing method of semiconductor device
WO2023148574A1 (ja) 記憶装置
WO2024079586A1 (ja) 半導体装置、及び記憶装置
WO2023156866A1 (ja) 記憶装置
WO2023152595A1 (ja) 記憶装置
WO2024095108A1 (ja) 半導体装置、及び記憶装置
WO2023161757A1 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23755972

Country of ref document: EP

Kind code of ref document: A1