JP2020198441A - 半導体装置 - Google Patents
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Abstract
Description
ンポジション・オブ・マター)を含む。)、および方法(プロセス。単純方法および生産
方法を含む。)に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、
蓄電装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一形態
は、酸化物半導体を有する半導体装置、表示装置、または発光装置に関する。
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリ
コン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
ランジスタが開示されている(特許文献1参照)。
極またはドレイン電極となる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸
素と結合しやすい導電材料である場合、酸化物半導体膜中の酸素が導電材料と結合する。
この結合により、酸化物半導体膜の、導電膜との界面近傍の領域において酸素が欠損する
。または、酸化物半導体膜上にソース電極またはドレイン電極となる導電膜を形成する際
の酸化物半導体膜上面へのダメージ(酸素欠損)が生じる。この酸素欠損と水素により低
抵抗化領域が形成され、酸化物半導体膜とソース電極またはドレイン電極との接触抵抗が
低減されることによって導電性が向上してトランジスタの高速動作を実現することができ
る。また、加熱処理により、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料で
ある場合でも低抵抗領域が形成される。しかし、導電膜は、酸化物半導体膜中のチャネル
形成領域とも接するため、チャネル形成領域の、導電膜との界面近傍の領域にも酸素が欠
損し、トランジスタの電気特性の不良に繋がってしまう。
少ない半導体装置などを提供することを課題の一とする。または、酸化物半導体を用いた
半導体装置などにおいて、電気特性を向上させる半導体装置を提供することを課題の一と
する。または、該半導体装置などの作製方法を提供することを課題の一とする。または、
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または
、本発明の一態様は、絶縁膜のリーク電流の少ない半導体装置などを提供することを課題
とする。または、本発明の一態様は、移動度の高い半導体装置などを提供することを課題
とする。または、本発明の一態様は、スイッチング特性の高い半導体装置などを提供する
ことを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供す
ることを課題とする。または、本発明の一態様は、透明な半導体膜を用いた半導体装置な
どを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体膜を用
いた半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半
導体装置などを提供することを課題とする。なお、これらの課題の記載は、他の課題の存
在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要
はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、
自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課
題を抽出することが可能である。
ャネル形成領域も低抵抗化されるがソース電極またはドレイン電極をマスクにチャネル形
成領域に酸素を供給することで高抵抗化させる。
電極と、記酸化物半導体膜とソース電極との間に設けられた第1の低抵抗領域と、酸化物
半導体膜とドレイン電極との間に設けられた第2の低抵抗領域と、酸化物半導体膜中の、
第1の低抵抗領域および前記第2の低抵抗領域に挟まれたチャネル形成領域と、を有し、
第1の低抵抗領域は、酸化物半導体膜とソース電極との界面から酸化物半導体膜の深さ方
向に0nmより大きく15nm以下の領域にあり、第2の低抵抗領域は、酸化物半導体膜
とドレイン電極との界面から酸化物半導体膜の深さ方向に0nmより大きく15nm以下
の領域にあることを特徴とする半導体装置である。
びドレイン電極と、酸化物半導体膜とソース電極との間に設けられた第1の低抵抗領域と
、酸化物半導体膜とドレイン電極との間に設けられた第2の低抵抗領域と、酸化物半導体
膜中の、第1の低抵抗領域および第2の低抵抗領域に挟まれたチャネル形成領域と、酸化
物半導体膜、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化
物半導体膜と重畳するゲート電極と、を有し、第1の低抵抗領域は、酸化物半導体膜とソ
ース電極との界面から酸化物半導体膜の深さ方向に0nmより大きく15nm以下の領域
にあり、第2の低抵抗領域は、酸化物半導体膜とドレイン電極との界面から酸化物半導体
膜の深さ方向に0nmより大きく15nm以下の領域にあることを特徴とする半導体装置
である。
絶縁膜上の酸化物半導体膜と、酸化物半導体膜上のソース電極およびドレイン電極と、酸
化物半導体膜とソース電極との間に設けられた第1の低抵抗領域と、酸化物半導体膜とド
レイン電極との間に設けられた第2の低抵抗領域と、酸化物半導体膜中の、第1の低抵抗
領域および第2の低抵抗領域に挟まれたチャネル形成領域と、酸化物半導体膜、ソース電
極およびドレイン電極上の絶縁膜と、を有し、第1の低抵抗領域は、酸化物半導体膜とソ
ース電極との界面から酸化物半導体膜の深さ方向に0nmより大きく15nm以下の領域
にあり、第2の低抵抗領域は、酸化物半導体膜とドレイン電極との界面から酸化物半導体
膜の深さ方向に0nmより大きく15nm以下の領域にあることを特徴とする半導体装置
である。
を有し、第1の酸化物膜および第2の酸化物膜は、酸化物半導体膜よりも伝導帯下端のエ
ネルギーが0.05eV以上2eV以下の範囲で真空準位に近いことを特徴とする半導体
装置である。
2の低抵抗領域間の長さの差は、ソース電極とドレイン電極間の長さの30%未満である
ことを特徴とする半導体装置である。
して、順に酸素の含有量が多くなる領域を有することを特徴とする半導体装置である。
る半導体装置である。
、導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜
を加工してソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極と重
畳しない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域
と、チャネル形成領域を挟む第1の低抵抗領域および第2の低抵抗領域を形成することを
特徴とする半導体装置の作製方法である。
形成し、導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、
導電膜を加工してソース電極およびドレイン電極を形成し、酸化物半導体膜、ソース電極
およびドレイン電極上にゲート絶縁膜を形成し、ソース電極およびドレイン電極と重畳し
ない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と、
チャネル形成領域を挟む第1の低抵抗領域および第2の低抵抗領域を形成し、ゲート絶縁
膜上の酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作
製方法である。
成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、
導電膜の形成と同時に、酸化物半導体膜と導電膜との間に低抵抗領域を形成し、導電膜を
加工してソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極と重畳
しない低抵抗領域に対して、酸素を添加し、低抵抗領域より高抵抗なチャネル形成領域と
、チャネル形成領域を挟む第1の低抵抗領域および第2の低抵抗領域を形成し、酸化物半
導体膜、ソース電極およびドレイン電極上に絶縁膜を形成することを特徴とする半導体装
置の作製方法である。
ランテーション法により行う。
おける酸素欠損量を低減することができる。また、酸化物半導体を用いた半導体装置にお
いて、電気特性を向上させることができる。
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
上面図であり、図1(A)に示す一点鎖線A1−A2および一点鎖線A3−A4の断面が
図1(B)に相当する。また、図1(C)は、図1(B)に示す破線丸で囲まれた領域の
拡大図である。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を省いて
図示している。
02上の酸化物半導体膜を含む多層膜104と、多層膜104上の低抵抗領域105aお
よび低抵抗領域105bと、低抵抗領域105a上のソース電極106aと、低抵抗領域
105b上のドレイン電極106bと、多層膜104、ソース電極106aおよびドレイ
ン電極106b上のゲート絶縁膜108と、ゲート絶縁膜108上のゲート電極110と
、を有する。また、ゲート絶縁膜108およびゲート電極110上に酸化物絶縁膜112
が設けられていてもよい。酸化物絶縁膜112は必要に応じて設ければよく、さらにその
上部に他の絶縁膜(たとえば、窒化物絶縁膜114など)を設けてもよい。
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。
た基板であってもよい。この場合、トランジスタ150のゲート電極110、ソース電極
106aおよびドレイン電極106bの少なくとも一つは、他のデバイスと電気的に接続
されていてもよい。
層膜104の酸化物半導体膜に酸素を供給する役割を担うことができるため、酸素を含む
絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のよ
うに基板100が他のデバイスが形成された基板である場合、下地絶縁膜102は、層間
絶縁膜としての機能も有する。その場合は、表面が平坦になるようにCMP(Chemi
cal Mechanical Polishing)法等で平坦化処理を行うことが好
ましい。
物膜104cが積層された構造を有している。ここで、酸化物半導体膜104bには、酸
化物膜104aおよび酸化物膜104cよりも電子親和力(真空準位から伝導帯下端まで
のエネルギー)が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端
とのエネルギー差(イオン化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネル
ギー差(バンドギャップ)を差し引いた値として求めることができる。
104cに用いる材料によっては、酸化物膜104aおよび酸化物半導体膜104bの境
界、酸化物半導体膜104bおよび酸化物膜104cの境界を明確に確認できない場合が
ある。そこで、図において、酸化物膜104a、酸化物半導体膜104b、酸化物膜10
4cの境界は破線で表している。
多層膜104が一層、二層または四層以上であってもよい。一層の場合は、酸化物半導体
膜104bに相当する層を用いればよい。二層の場合は、基板100側に酸化物半導体膜
104bに相当する層を用い、ゲート絶縁膜108側に酸化物膜104aまたは酸化物膜
104cに相当する層を用いればよい。四層以上である場合は、本実施の形態の説明と同
じように酸化物半導体膜104bが酸化物膜104aまたは酸化物膜104cに相当する
層で挟まれる構造とすればよい。
元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体膜104bよりも、0.0
5eV、0.07eV、0.1eV、0.15eVのいずれか以上であって、2eV、1
eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近い酸化物で形成する
ことが好ましい。
、伝導帯下端のエネルギーが最も小さい酸化物半導体膜104bにチャネルが形成される
。すなわち、酸化物半導体膜104bとゲート絶縁膜108との間に酸化物膜104cが
形成されていることによって、トランジスタのチャネルをゲート絶縁膜と接しない構造と
することができる。
が構成されるため、酸化物半導体膜104bと酸化物膜104aの界面に界面準位を形成
しにくくなる。該界面準位はチャネルを形成することがあるため、しきい値電圧の異なる
第2のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することが
ある。したがって、酸化物膜104aを設けることにより、トランジスタのしきい値電圧
などの電気特性のばらつきを低減することができる。
が構成されるため、酸化物半導体膜104bと酸化物膜104cとの界面ではキャリアの
散乱が起こりにくくなる。したがって、酸化物膜104cを設けることにより、トランジ
スタの電界効果移動度を高くすることができる。
インジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ceまた
はHf等の金属)を含むIn−M−Zn酸化物であるとき、酸化物膜104aをIn:M
:Zn=x1:y1:z1[原子数比]、酸化物半導体膜104bをIn:M:Zn=x
2:y2:z2[原子数比]、酸化物膜104cをIn:M:Zn=x3:y3:z3[
原子数比]とすると、y1/x1およびy3/x3がy2/x2よりも大きくなることが
好ましい。y1/x1およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2
倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半導体膜104bにおいて
、y2がx2以上であるとトランジスタの電気特性を安定させることができる。ただし、
y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、
y2はx2の3倍未満であることが好ましい。
Mの原子数比率は、好ましくはInが50atomic%未満、Mが50atomic%
以上、さらに好ましくはInが25atomic%未満、Mが75atomic%以上と
する。また、酸化物半導体膜104bのZnおよびOを除いてのInおよびMの原子数比
率は、好ましくはInが25atomic%以上、Mが75atomic%未満、さらに
好ましくはInが34atomic%以上、Mが66atomic%未満とする。
しくは3nm以上50nm以下とする。また、酸化物半導体膜104bの厚さは、3nm
以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以
上50nm以下とする。
インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸
化物半導体膜104bにインジウムを含ませると、キャリア移動度が高くなるため好まし
い。
めには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密
度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であ
ること、さらに好ましくは1×1013/cm3未満であることを指す。
属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成し、キャリア密度
を増大させてしまう。また、シリコンは、酸化物半導体膜中で不純物準位を形成する。当
該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。した
がって、酸化物膜104a、酸化物半導体膜104bおよび酸化物膜104cの層中や、
それぞれの界面において不純物濃度を低減させることが有効である。
ry Ion Mass Spectrometry)分析において、シリコン濃度を1
×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、
さらに好ましくは1×1018atoms/cm3未満とする。また、水素濃度は、5×
1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下、よ
り好ましくは5×1017atoms/cm3以下、さらに好ましくは1×1017at
oms/cm3以下とする。また、窒素濃度は、5×1019atoms/cm3未満、
好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atom
s/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないた
めには、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018
atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすれ
ばよい。また、炭素濃度を1×1019atoms/cm3未満、好ましくは5×101
8atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とす
ればよい。
度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm
3以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャ
リアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
ジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、
数yA/μm乃至数zA/μmにまで低減することが可能となる。
ため、上記理由により酸化物半導体膜のチャネルとなる領域はゲート絶縁膜と接しないこ
とが好ましいということができる。また、ゲート絶縁膜と酸化物半導体膜との界面にチャ
ネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動
度が低くなることがある。このような観点からも、酸化物半導体膜のチャネルとなる領域
はゲート絶縁膜から離すことが好ましい。
04cの積層構造とすることで、トランジスタのチャネルが形成される酸化物半導体膜1
04bをゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特
性のトランジスタを形成することができる。
PM(Constant photocurrent method)測定で評価した結
果について説明する。
一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
ットを用い、スパッタガスとしてアルゴンガスを30sccm、酸素ガスを15sccm
用い、圧力を0.4Paとし、基板温度を室温とし、DC電力を0.5kW印加する条件
を用いたスパッタリング法により、第1の酸化物半導体膜を形成した。なお、第1の酸化
物半導体膜は微結晶酸化物半導体膜である。
の酸素雰囲気で1時間加熱することで、第1の酸化物半導体膜に含まれる水素を脱離させ
る処理および第1の酸化物半導体膜に酸素を供給する処理を行い、第2の酸化物半導体膜
を形成した。なお、第2の酸化物半導体膜は微結晶酸化物半導体膜である。
測定試料についてCPM測定を行った。具体的には、酸化物半導体膜に接して設けた一対
の電極間に電圧を印加した状態で光電流値が一定となるように電極間の測定試料面に照射
する光量を調整し、所望の波長の範囲において照射光量から吸収係数を導出した。
た吸収係数、即ち欠陥に起因する吸収係数を図43に示す。図43において、横軸は吸収
係数を表し、縦軸は光エネルギーを表す。なお、図43の縦軸において、酸化物半導体膜
の伝導帯の下端を0eVとし、価電子帯の上端を3.15eVとする。また、図43にお
いて、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
による吸収係数は、5.28×10−1cm−1であった。図43(B)は、第2の酸化
物半導体膜を有する測定試料の測定結果であり、欠陥準位による吸収係数は、1.75×
10−2cm−1であった。
R(X−ray Reflectometry))を用いた膜密度の測定を行った。第1
の酸化物半導体膜の膜密度は、5.9g/cm3であり、第2の酸化物半導体膜の膜密度
は6.1g/cm3であった。
わかる。
いて説明する。
一対の電極と、酸化物半導体膜および一対の電極を覆う絶縁膜と、を有する。
ットを用い、スパッタガスとしてアルゴンガスを30sccm、酸素ガスを15sccm
用い、圧力を0.4Paとし、基板温度を400℃とし、DC電力を0.5kW印加する
条件を用いたスパッタリング法により、酸化物半導体膜を形成した。次に、450℃の窒
素雰囲気で1時間加熱した後、450℃の酸素雰囲気で1時間加熱して、酸化物半導体膜
に含まれる水素を脱離させる処理および酸化物半導体膜に酸素を供給する処理を行った。
なお、当該酸化物半導体膜はCAAC−OS(c−axis−aligned crys
talline oxide semiconductor)膜である。
化物半導体膜に接して設けた一対の電極間に電圧を印加した状態で光電流値が一定となる
ように電極間の試料面に照射する光量を調整し、所望の波長の範囲において照射光量から
吸収係数を導出した。
吸収係数、即ち欠陥に起因する吸収係数を図44に示す。図44において、横軸は吸収係
数を表し、縦軸は光エネルギーを表す。なお、図44の縦軸において、酸化物半導体膜の
伝導帯の下端を0eVとし、価電子帯の上端を3.15eVとする。また、図44におい
て、曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥準位に相当する。
であった。即ち、CAAC−OS膜は、欠陥準位による吸収係数が1×10−3cm−1
未満、好ましくは1×10−4cm−1未満であり、欠陥準位密度の低い膜である。
metry))を用いた膜密度の測定を行った。酸化物半導体膜の膜密度は、6.3g/
cm3であった。即ち、CAAC−OS膜は、膜密度の高い膜である。
明する。
比で、酸化物半導体膜(OS)をi層(iと表記)と呼ぶ。
いエネルギーとなる。これは、ソース電極およびドレイン電極間の距離が十分小さいとき
、ソース電極およびドレイン電極の影響で伝導帯下端のエネルギー(Ec)が、低くなり
、伝導帯下端のエネルギーとフェルミエネルギーが近づくためである。この現象を、CB
L効果(Conduction Band Lowering effect)と呼ぶ。
CBL効果は、酸化物半導体膜の空乏層が極めて広いことに起因する酸化物半導体特有の
現象である。
には、ソース電極およびドレイン電極と酸化物半導体膜のエネルギーギャップの半分程度
の障壁が形成されると考えられる。ところが、実際には、酸化物半導体膜を用いたトラン
ジスタは、Vg−Id特性において、ゲート電圧が0V付近からドレイン電流が流れ始め
る。
れたソース電極(S)およびドレイン電極(D)と、酸化物半導体膜、ソース電極および
ドレイン電極上に設けられたゲート絶縁膜(GI)を有する構造を仮定し、チャネル長(
L)を変更した場合の一点鎖線E1−E2におけるバンド構造を計算により導出した。な
お、図41では、ソース電極およびドレイン電極と接する酸化物半導体膜の領域にn層を
設けている。
下式よりデバイの遮蔽長λDで特徴付けられる長さであることがわかった。なお、下式に
おいて、kBはボルツマン定数である。
物半導体膜の比誘電率εを15とし、温度を300Kとして代入すると、デバイの遮蔽長
λDは、5.7×1010μmと、非常に大きな値であることがわかった。従って、チャ
ネル長がデバイの遮蔽長λDの2倍である1.14×1011μmよりも大きければn層
とi層の障壁高さは酸化物半導体膜のエネルギーギャップの半分となることがわかる。
および1×1012μmのときのバンド構造の計算結果を示す。なお、図中の、nはn層
を示し、iはn層に挟まれた酸化物半導体膜の領域(i層)を示し、一点鎖線は酸化物半
導体膜のフェルミエネルギーを示し、破線は酸化物半導体膜のmid gapを示す。
ルギーの差が、酸化物半導体膜のエネルギーギャップの半分となることがわかった。とこ
ろが、チャネル長を小さくしていくと、徐々にi層とn層の電子エネルギーの差が小さく
なり、チャネル長が1μm以下ではほとんど障壁がなくなることがわかった。なお、n層
の電子エネルギーはソース電極およびドレイン電極によって固定される。
がわかる。
ドレイン電極と酸化物半導体膜との間に障壁があっても、サブスレッショルド値が理論限
界近くまで小さくなり、優れたスイッチング特性を有する。
で、ソースとドレイン間にパスが形成されてしまい、スイッチング特性が得られにくくな
る。これを防ぐためには、チャネルのn型化を徹底的に防ぎ、真性化(i型化)する必要
がある。
金属元素よりも酸素と結合しやすい導電材料であるため、多層膜104中の酸素が導電材
料と結合する。この結合により、多層膜104の、導電膜との界面近傍の領域において酸
素が欠損する。または、多層膜104上に形成される導電膜を形成する際の多層膜104
上面へのダメージ(酸素欠損)が生じる。この酸素欠損と水素により低抵抗化された領域
、つまり、低抵抗領域105aおよび低抵抗領域105bが形成され、多層膜とソース電
極またはドレイン電極との接触抵抗が低減される。また、加熱処理により導電膜の材料が
酸化物半導体膜中に拡散しやすい導電材料である場合でも低抵抗領域105aおよび低抵
抗領域105bが形成される。なお、本実施の形態では、低抵抗領域105aおよび低抵
抗領域105bと、多層膜104との境界は酸化物膜104c中に存在するがこれに限ら
れず、該境界は、酸化物膜104a中、酸化物半導体膜104b中、酸化物膜104aと
酸化物半導体膜104bとの界面、または酸化物半導体膜104bと酸化物膜104cと
の界面に存在してもよい。低抵抗領域は、例えば、1.0×106Ω/□以下のシート抵
抗を有する領域でり、好ましくは1.0×105Ω/□以下のシート抵抗、さらに好まし
くは1.0×104Ω/□以下のシート抵抗を有する領域である。
る。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチン
グの工程を交互に複数回行うことで形成することができる。このため、ソース電極106
aおよびドレイン電極106bの端部は低抵抗領域105aおよび低抵抗領域105b上
に設けられる。
領域105bとの間の多層膜104の領域105cと、低抵抗領域105aのソース電極
106aが接していない領域および低抵抗領域105bのドレイン電極106bが接して
いない領域となる。トランジスタ150のチャネル形成領域は、低抵抗化(n型化ともい
う)されているため、多層膜104中の酸化物半導体膜の不純物濃度を低減し、高純度真
性化する必要がある。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にす
ることをいう。なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、1×
1017cm3未満、好ましくは1×1015cm3未満、さらに好ましくは1×101
3cm3未満である。
領域105cに対して、酸素を添加すればよい。このようにすることで酸素欠損量を低減
することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域
と低抵抗領域を同時につくり分けることができる。
から過剰酸素を放出しやすくして、多層膜104の酸素欠損を低減することができる。よ
って、多層膜104中のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性と
なる。
および酸化物膜104cに相当する層としてエネルギーギャップが3.15eVであるI
n−Ga−Zn酸化物、酸化物半導体膜104bに相当する層としてエネルギーギャップ
が2.8eVであるIn−Ga−Zn酸化物を用い、多層膜104に相当する積層を作製
して行っている。なお、便宜的に当該積層を多層膜104、当該積層を構成するそれぞれ
の層を酸化物膜104a、酸化物半導体膜104b、酸化物膜104cと称して説明する
。
nmとし、エネルギーギャップは、分光エリプソメータ(HORIBA JOBIN Y
VON社 UT−300)を用いて測定した。また、酸化物膜104aと酸化物半導体膜
104bとの界面近傍のエネルギーギャップは3eV、酸化物膜104cと酸化物半導体
膜104bとの界面近傍のエネルギーギャップは3eVとした。
との差分として算出される真空準位と伝導帯下端のエネルギー差(電子親和力)から模式
的に示されるバンド構造の一部である。図2(A)では、酸化物膜104aおよび酸化物
膜104cと接して、酸化シリコン膜を設けた場合について説明する。ここで、Evac
は真空準位のエネルギー、EcI1およびEcI2は酸化シリコン膜の伝導帯下端のエネ
ルギー、EcS1は酸化物膜104aの伝導帯下端のエネルギー、EcS2は酸化物半導
体膜104bの伝導帯下端のエネルギー、EcS3は酸化物膜104cの伝導帯下端のエ
ネルギーを示す。また、トランジスタを構成する場合、ゲート電極(トランジスタ150
ではゲート電極110に相当)はEcI2を有する酸化シリコン膜に接するものとする。
4cにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物膜104a
、酸化物半導体膜104b、酸化物膜104cの組成が近似することにより、酸素が相互
に拡散しやすい点からも理解される。したがって、酸化物膜104a、酸化物半導体膜1
04b、酸化物膜104cは組成が異なる層の積層体ではあるが、物性的に連続であると
いうこともでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表して
いる。
合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸構
造)が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラッ
プ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成
するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導
体膜および酸化物膜の間に不純物が混在していると、エネルギーバンドの連続性が失われ
、界面でキャリアがトラップあるいは再結合により消滅してしまう。
置(スパッタ装置)を用いて各層を大気に触れさせることなく連続して積層することが必
要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水
等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高
真空排気(1×10−4Pa乃至5×10−7Pa程度まで)できること、かつ、成膜さ
れる基板を100℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコー
ルドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆
流しないようにしておくことが好ましい。
パッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガス
は、露点が−80℃以下、好ましくは−100℃以下、より好ましくは−120℃以下に
まで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能
な限り防ぐことができる。
ぞれが異なっていてもよい。例えば、EcS3よりもEcS1が高いエネルギーを有する
場合、バンド構造の一部は、図2(B)のように示される構造の方が図2(A)に示され
る構造より好ましい。なぜなら、ゲート電極側であるEcS3近傍のEcS2を電流が主
に流れるためである。
リコン膜はゲート絶縁膜として機能し、酸化物半導体膜104bに含まれるインジウムが
ゲート絶縁膜に拡散することを酸化物膜104cによって防ぐことができる。酸化物膜1
04cによってインジウムの拡散を防ぐためには、酸化物膜104cは、酸化物半導体膜
104bに含まれるインジウムの量よりも少なくすることが好ましい。
にIn:Ga:Zn=1:3:2(原子数比)、酸化物半導体膜104bにIn:Ga:
Zn=1:1:1(原子数比)のIn−Ga−Zn酸化物などを用いることができる。ま
た、EcI1>EcI3である場合は、酸化物膜104aにIn:Ga:Zn=1:6:
4または1:9:6(原子数比)、酸化物半導体膜104bにIn:Ga:Zn=1:1
:1または3:1:2(原子数比)、酸化物膜104cにIn:Ga:Zn=1:3:2
(原子数比)のIn−Ga−Zn酸化物などを用いることができる。
(井戸)となり、多層膜104を用いたトランジスタにおいて、チャネルが酸化物半導体
膜104bに形成されることがわかる。なお、多層膜104は伝導帯下端のエネルギーが
連続的に変化しているため、U字型井戸(U Shape Well)とも呼ぶことがで
きる。また、このような構成で形成されたチャネルを埋め込みチャネルということもでき
る。
界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物膜104a
および酸化物膜104cがあることにより、酸化物半導体膜104bと当該トラップ準位
とを遠ざけることができる。ただし、EcS1またはEcS3と、EcS2とのエネルギ
ー差が小さい場合、酸化物半導体膜104bの電子が該エネルギー差を越えてトラップ準
位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナス
の固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
1eV以上、好ましくは0.15eV以上とすることで、トランジスタのしきい値電圧の
変動が低減され、安定した電気特性を得ることができる。
一つ以上の層には、結晶部が含まれることが好ましい。例えば、酸化物膜104aを非晶
質とし、酸化物半導体膜104bおよび酸化物膜104cを結晶部が含まれる層とする。
チャネルが形成される酸化物半導体膜104bが結晶部を含むことにより、トランジスタ
に安定した電気特性を付与することができる。
垂直な方向にc軸が配向した結晶であることが好ましい。
よびドレイン電極106bに接しており、電流を効率良く取り出すにはエネルギーギャッ
プが絶縁体のように大きくないこと、および膜厚が薄いことが好ましい。また、多層膜1
04にIn−Ga−Zn酸化物を用いる場合は、Inのゲート絶縁膜への拡散を防ぐため
に、酸化物膜104cは酸化物半導体膜104bよりもInを少なくする組成とすること
が好ましい。
面を有する領域104dを設けても良い。多層膜104をIn−M−Zn酸化物(MはA
l、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)で形成する場合、酸化物半導
体膜104bを構成するM(MS2)と領域104dを構成するM(MS4)の量的関係
は、MS4>MS2であることが好ましい。より好ましくは、MS4は酸化物膜104a
を構成するM(MS1)と同等とする。
aの成分を再付着させる、所謂ラビットイヤーを利用して形成することができる。さらに
酸化処理によりラビットイヤー形成時に付着するエッチングガス成分を除去し、M成分を
酸化することで領域104dの絶縁性を高めることができる。
の一部がエッチングされる。このため、多層膜が接する領域の下地絶縁膜102の膜厚は
、多層膜が接しない領域の下地絶縁膜102の膜厚より大きい。このような構成になるこ
とで、多層膜と、ソース電極またはドレイン電極との密着性を向上させることができる。
ート電極が重畳する多層膜104の領域104dは、外的要因による不純物の混入や酸素
欠損の発生などによりn型化しやすく、寄生チャネルとなることがある。特にエネルギー
ギャップの小さい酸化物半導体膜104bではn型化が顕著に起こりやすいため、酸化物
半導体膜104bを覆う領域104dには寄生チャネルの発生を抑制する作用があるとい
える。
帯下端のエネルギー(EcS1)と領域104dの伝導帯下端のエネルギー(EcS4)
の差分(ΔE)が大きいほど寄生チャネルの発生を抑える効果が高い。また、領域104
dの厚みは、酸化物膜104aまたは酸化物膜104cよりも厚いことが好ましく、厚い
ほど酸化物半導体膜104b端部のn型化による寄生チャネルの発生を抑えることができ
る。
cと組成が近似することにより、多層膜のバンド構造の一部を示す図4(B)のように伝
導帯下端のエネルギーが連続的に変化する。すなわち、酸化物膜104a、酸化物半導体
膜104b、酸化物膜104c、および領域104dは連続接合であるということができ
る。なお、図4(B)に示すD1−D2は、図4(A)の多層膜104の断面図に示すD
1−D2方向に相当し、図4(B)に示すE1−E2は図4(A)に示すE1−E2方向
に相当する。
を構成する金属元素より酸素と結合しやすい(以降、「酸化物膜および酸化物半導体膜を
構成する金属元素より」を省略し、比較対象なしで「酸素と結合しやすい」と記載する場
合がある)導電材料を用いることができる。例えば、Al、Cr、Cu、Ta、Mo、W
などを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の
高いWを用いることが特に好ましい。なお、酸素と結合しやすい導電材料には、酸化物膜
および酸化物半導体膜より酸素が拡散しやすい(以降、「酸化物膜および酸化物半導体膜
より」を省略し、比較対象なしで「酸素が拡散しやすい」と記載する場合がある)材料も
含まれる。また、加熱処理により酸化物半導体膜中に拡散しやすい導電材料を用いること
ができる。例えば、Tiなどを用いることができる。また、W上にCu、Ti上にCuな
ど上記材料を複数積層してもよい。
結合する現象が起こる。
多層膜の、ソース電極およびドレイン電極と接触した近傍の領域に酸素が欠損し、当該領
域はn型化する。または、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料であ
ると、いくつかの加熱工程により、導電膜材料が酸化物半導体膜中に拡散し、当該領域は
n型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。このため、多層膜とソース電極またはドレイン電極との接
触抵抗が低減されることによって導電性が向上してトランジスタの高速動作を実現するこ
とができる。
複数の段を設けた形状とすることが好ましい。このような複数の段を設けた形状とするこ
とで、それらの上方に形成される膜の被覆性が向上し、トランジスタの電気特性や長期信
頼性を向上させることができる。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜108
は上記材料の積層であってもよい。
ルミニウムがゲッタリングするため、多層膜中の水素が低減され、好ましい。また、該酸
化アルミニウムを含むゲート絶縁膜108上に酸素が過剰に含まれている酸化物絶縁膜を
形成すると好ましい。このような構成にすることで、酸化アルミニウムによって多層膜中
の水素が低減され、かつ、酸化物絶縁膜によって、多層膜に酸素を供給することができる
。
膜としてもよい。バリア膜として、窒化シリコンや酸化アルミニウムを用いることができ
る。
ムを用いることでリーク電流を抑制することができるため、好ましい。
Ag、TaおよびWなどの導電膜を用いることができる。また、ゲート電極110は、上
記材料の積層であってもよい。
よい。当該酸化物絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸
化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウ
ム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶
縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。
好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0
×1019atoms/cm3以上である膜とする。当該酸化物絶縁膜から放出される酸
素はゲート絶縁膜108を経由して多層膜104の酸化物半導体膜104bのチャネル形
成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填す
ることができる。したがって、安定したトランジスタの電気特性を得ることができる。
4は、酸化物絶縁膜112に含まれる酸素が加熱処理時に外方拡散することを抑制し、か
つ、外部から水素または水素を含む化合物(水など)が多層膜104へと侵入することを
抑制するバリア膜として機能するため、トランジスタの信頼性を向上させることができる
。
90は、基板100上の下地絶縁膜102と、下地絶縁膜102上の酸化物膜104aと
、酸化物膜104a上の酸化物半導体膜104bと、酸化物半導体膜104b上のソース
電極106aおよびドレイン電極106bと、ソース電極106aおよびドレイン電極1
06b上の酸化物膜104cと、ソース電極106aと接する酸化物半導体膜104bお
よび酸化物膜104cから酸素が引き抜かれ、形成された低抵抗領域105aと、ドレイ
ン電極106bと接する酸化物半導体膜104bおよび酸化物膜104cから酸素が引き
抜かれ、形成された低抵抗領域105bと、酸化物膜104c、ソース電極106aおよ
びドレイン電極106b上のゲート絶縁膜108と、ゲート絶縁膜108上のゲート電極
110と、を有する。また、ゲート絶縁膜108およびゲート電極110上に酸化物絶縁
膜112が形成されていてもよい。酸化物絶縁膜112は必要に応じて設ければよく、さ
らにその上部に他の絶縁膜(たとえば、窒化物絶縁膜114)を形成してもよい。
104cがソース電極106aおよびドレイン電極106b上に形成されている点が異な
り、その他の点は同じである。また、トランジスタ150と同じようにトランジスタ19
0は、低抵抗領域105aおよび低抵抗領域105bを有している。
えば、酸化物膜104aにIn:Ga:Zn=1:3:2[原子数比]のIn−Ga−Z
n酸化物、酸化物半導体膜104bにIn:Ga:Zn=1:1:1[原子数比]のIn
−Ga−Zn酸化物、酸化物膜104cにIn:Ga:Zn=1:3:2[原子数比]の
In−Ga−Zn酸化物を用いることができる。
106aおよびドレイン電極106bが接しており、酸化物半導体膜104bに高密度の
酸素欠損が生成し、n型化された領域(低抵抗領域105aおよび低抵抗領域105b)
が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移
動させることができる。
形成するため、該ソース電極106aおよびドレイン電極106b形成時の酸化物膜10
4cのオーバーエッチングが無い。したがって、チャネルが形成される酸化物半導体膜1
04bをゲート絶縁膜108から十分離すことができ、界面からの不純物拡散の影響を抑
える効果を大きくすることができる。
半導体膜104bへと侵入することを抑制するバリア膜として機能するため、トランジス
タの信頼性を向上させることができる。このため、窒化物絶縁膜114を設けなくともよ
い。
06bが形成される場合、図5(B)に示すトランジスタ195のように、ソース電極1
06aおよびドレイン電極106bと接する酸化物膜104cにおいても低抵抗領域が広
がる。
物半導体膜104bの端部が連ならなくてもよい。この端部の形状は、酸化物膜104a
と酸化物半導体膜104bの積層膜を85%リン酸、混酸アルミ液(リン酸(72%)、
硝酸(2%)、酢酸(9%))等によりウエットエッチングすることにより、エッチング
速度が酸化物膜104aより酸化物半導体膜104bの方が速い場合に形成される。
り、テーパー形状を有する層(たとえば、酸化物膜104a)を、その断面(基板の表面
と直交する面)に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角をテー
パー角とする。酸化物膜104aのテーパー角θ1は、好ましくは30°<θ1<70°
であり、酸化物半導体膜104bのテーパー角θ2は、酸化物膜104aのテーパー角θ
1より大きく、かつ、好ましくはθ2<90°、さらに好ましくは、45°<θ2<80
°である。
レイン電極106bとの接触面積を拡大することができる。したがって、多層膜104と
、ソース電極106aおよびドレイン電極106bとの接触抵抗が低減し、トランジスタ
のオン電流を増大させることができる。
104a、酸化物半導体膜104bおよび酸化物膜104cを順に形成後、ソース電極1
06aおよびドレイン電極106bを形成し、ソース電極106aおよびドレイン電極1
06b上に酸化物膜104eを形成する構成としてもよい。酸化物膜104eには、例え
ば、In:Ga:Zn=1:3:2[原子数比]のIn−Ga−Zn酸化物を用いること
ができる。
図6(B)に示すトランジスタ220とは、導電膜107aおよび導電膜107bがソー
ス電極106aおよびドレイン電極106b上に形成されている点が異なり、その他の点
は同じである。また、実施の形態1で説明したトランジスタ150と同じようにトランジ
スタ220は、低抵抗領域105aおよび低抵抗領域105bを有している。
として機能する。よって、図6(B)に示すトランジスタ220において、導電膜107
aおよび導電膜107bの間隔がチャネル長となる。
および導電膜107bと重畳しない酸化物半導体膜104bの領域のことをいう。
107aおよび導電膜107bと重畳しない酸化物膜104a、酸化物半導体膜104b
、酸化物膜104cのことをいう。
酸素を添加することで、チャネル形成領域の酸素欠損量を低減することができ、高純度真
性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につく
り分けることができる。
素と結合しにくい導電材料を用いることによって、酸化物半導体膜に形成されるチャネル
形成領域に酸素欠損が形成されることを抑制することができ、チャネルのn型化を抑える
ことができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性
を得ることができる。
ると、多層膜104との接触抵抗が高くなりすぎることから、たとえば、図6(B)等に
示すように、ソース電極106aおよびドレイン電極106bを覆うように導電膜107
aおよび導電膜107bを形成することが好ましい。
たはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などによ
り20nmの窒化タンタル膜を形成する。
V(Extreme Ultraviolet)を用いた露光によりパターンの幅が小さ
いレジストマスクにより導電膜を加工して形成されることにより、チャネル長を1nm以
上30nm以下にすることができる。また、電子ビームを用いた露光において、電子ビー
ムの照射が可能な電子ビーム描画装置において、例えば、加速電圧は5kV以上50kV
以下であることが好ましい。また、電流強度は、5×10−12A以上1×10−11A
以下であることが好ましい。また、最小ビーム径は、2nm以下であることが好ましい。
また、作製可能なパターンの最小線幅が8nm以下であることが好ましい。
しい。トランジスタのチャネル形成領域の形状に曲線が含まれている場合、電子ビームに
よる露光によって該曲線をなめらかに、また、線幅を均等に形成することが好ましい。
、基板が重畳しているステージを回転させることによって曲線の露光を行う方法等がある
。また、直線状に移動するステージを用いても、電子ビームによる描画領域を分割する図
形のサイズや向きを電子ビームのパターンに合わせて最適化する方法や、パターンの露光
量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、
トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることが
できる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタの
チャネル長を均等にすることが好ましい。
)に示すトランジスタ190の酸化物膜104c上にさらに導電膜107aおよび導電膜
107bを設けた構造になっている。
)に示すトランジスタ230の酸化物膜104cと、導電膜107aおよび導電膜107
bとの形成工程を逆にした構成になっている。
れる酸化物半導体中のチャネル形成領域における酸素欠損量を低減することができ、電気
特性が良好であるため、信頼性の高い半導体装置を提供することができる。
る。
本実施の形態では、実施の形態1で説明した図1に示すトランジスタ150の作製方法
について説明する。
ることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、SOI(Silicon On
Insulator)基板などを用いることも可能であり、これらの基板上に半導体素子
が設けられたものを用いてもよい。
tion)法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの
酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニ
ウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また
、上記材料の積層であってもよく、少なくとも多層膜104と接する上層は多層膜104
への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。
響が無い場合は、下地絶縁膜102を設けない構成とすることができる。
04b、酸化物膜104cをスパッタ法、CVD(Chemical Vapor De
position)法、MBE(Molecular Beam Epitaxy)法、
ALD(Atomic Layer Deposition)法またはPLD(Puls
ed Laser Deposition)法を用いて成膜し、選択的にエッチングを行
うことで多層膜104を形成する(図8(A)参照)。なお、エッチングの前に加熱工程
を行ってもよい。
態1で説明した材料を用いることができる。例えば、酸化物膜104aにIn:Ga:Z
n=1:3:2[原子数比]のIn−Ga−Zn酸化物、酸化物半導体膜104bにIn
:Ga:Zn=1:1:1[原子数比]のIn−Ga−Zn酸化物、酸化物膜104cに
In:Ga:Zn=1:3:2[原子数比]のIn−Ga−Zn酸化物を用いることがで
きる。
層膜は、少なくともインジウム(In)もしくは亜鉛(Zn)を含むことが好ましい。ま
たは、InとZnの双方を含むことが好ましい。また、該多層膜を用いたトランジスタの
電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい
。
ルミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(
Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム
(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビ
ウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等があ
る。
、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−
Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−A
l−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn
酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、
In−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−S
m−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn
酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、
In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−S
n−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物
、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−
Zn酸化物を用いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。また、本明細書においては、In−Ga−
Zn酸化物で構成した膜をIGZO膜とも呼ぶ。
用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整
数)で表記される材料を用いてもよい。
cは、酸化物半導体膜104bよりも電子親和力が大きくなるように材料を選択する。
。スパッタ法としては、RFスパッタ法、DCスパッタ法、ACスパッタ法等を用いるこ
とができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることか
らDCスパッタ法を用いることが好ましい。
a−Zn酸化物を用いる場合、ターゲットのIn、Ga、Znの原子数比としては、例え
ば、In:Ga:Zn=1:1:1、In:Ga:Zn=2:2:1、In:Ga:Zn
=3:1:2、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3:4、In:
Ga:Zn=1:4:3、In:Ga:Zn=1:5:4、In:Ga:Zn=1:6:
2、In:Ga:Zn=1:6:6、In:Ga:Zn=1:6:10、In:Ga:Z
n=2:1:3、In:Ga:Zn=1:6:2、In:Ga:Zn=1:6:4、In
:Ga:Zn=1:6:10、In:Ga:Zn=1:9:6、In:Ga:Zn=1:
1:4、In:Ga:Zn=1:1:2のいずれかの材料を用いることもでき、酸化物膜
104aおよび酸化物膜104cの電子親和力が酸化物半導体膜104bよりも大きくな
るようにすればよい。また、酸化物膜104a、酸化物半導体膜104b、酸化物膜10
4cとしてGa−Zn酸化物を用いてもよい。
ンジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌道がキャリ
ア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なる
ため、InがGaよりも多い組成となる酸化物はInがGaと同等または少ない組成とな
る酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜104bにインジウム
の含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができ
る。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、CAAC−OS(C Axis Aligned Crystallin
e Oxide Semiconductor)膜などをいう。
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。
晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。
結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−
OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体
内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行
う。
tron Microscope)によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、C
AAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹
凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
ていることがわかる。
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS
膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に
配列した金属原子の各層は、結晶のab面に平行な面である。
行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CA
AC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
動が小さい。よって、当該トランジスタは、信頼性が高い。
AAC−OS膜のうち、二種以上を有する積層膜であってもよい。
されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」
とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って
、85°以上95°以下の場合も含まれる。
す。
、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突
すると、スパッタ用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平
行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この
場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、C
AAC−OS膜を成膜することができる。
きる。例えば、成膜室内に存在する不純物(水素、水、二酸化炭素および窒素など)を低
減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−80
℃以下、好ましくは−100℃以下である成膜ガスを用いる。
ションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは2
00℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状
のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒
子の平らな面が基板に付着する。
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
以下に示す。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで
、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって
適宜変更すればよい。
と示す。)の対比を表1に示す。
OS、a−OS:H)、微結晶酸化物半導体(nc−OS、μc−OS)、多結晶酸化物
半導体(多結晶OS)、連続結晶酸化物半導体(CAAC−OS)、単結晶酸化物半導体
(単結晶OS)などがある。なお、シリコンの結晶状態には、例えば、表1に示すように
、非晶質シリコン(a−Siやa−Si:H)、微結晶シリコン(nc−Si、μc−S
i)、多結晶シリコン(多結晶Si)、連続結晶シリコン(CG(Continuous
Grain)シリコン)、単結晶シリコン(単結晶Si)などがある。
線を用いる電子線回折(極微電子線回折)を行うと、以下のような電子線回折パターン(
極微電子線回折パターン)が観測される。非晶質酸化物半導体では、ハローパターン(ハ
ローリングまたはハローとも言われる。)が観測される。微結晶酸化物半導体では、スポ
ットまたは/およびリングパターンが観測される。多結晶酸化物半導体では、スポットが
観測される。連続結晶酸化物半導体では、スポットが観測される。単結晶酸化物半導体で
は、スポットが観測される。
nm)からマイクロメートル(μm)の径であることがわかる。多結晶酸化物半導体は、
結晶部と結晶部との間に粒界を有し、境界が不連続であることがわかる。連続結晶酸化物
半導体は、結晶部と結晶部との間に境界が観測されず、連続的に繋がることがわかる。
は低い。微結晶酸化物半導体の密度は中程度である。連続結晶酸化物半導体の密度は高い
。即ち、連続結晶酸化物半導体の密度は微結晶酸化物半導体の密度より高く、微結晶酸化
物半導体の密度は非晶質酸化物半導体の密度より高い。
導体はDOSが高い。微結晶酸化物半導体はDOSがやや低い。連続結晶酸化物半導体は
DOSが低い。単結晶酸化物半導体はDOSが極めて低い。即ち、単結晶酸化物半導体は
連続結晶酸化物半導体よりDOSが低く、連続結晶酸化物半導体は微結晶酸化物半導体よ
りDOSが低く、微結晶酸化物半導体は非晶質酸化物半導体よりDOSが低い。
℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を10ppm以上含む雰囲気、または減圧状態で行えばよい。また、第1の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体膜1
04bの結晶性を高め、さらに下地絶縁膜102、酸化物膜104a、および酸化物膜1
04cから水素や水などの不純物を除去することができる。なお、多層膜104を形成す
るエッチングの前に第1の加熱工程を行ってもよい。
。本実施の形態では、導電膜106の材料は酸化物半導体膜を構成する金属元素よりも酸
素と結合しやすい導電材料を用いる。このとき、導電膜106の材料が酸素と結合しやす
い導電材料であるため、多層膜104中の酸素が導電材料(導電膜106)と結合する。
この結合により、多層膜104の、導電膜106との界面近傍の領域において酸素が欠損
する。または、多層膜104上に形成される導電膜106を形成する際の多層膜104上
面へのダメージ(酸素欠損)が生じる。これらの酸素欠損により、自己整合的に低抵抗領
域105が形成される(図8(B)参照)。なお、本実施の形態では、低抵抗領域105
は、酸化物半導体膜を含む多層膜104と導電膜106との界面から多層膜104の深さ
方向に0nmより大きく15nm以下、好ましくは10nm未満、さらに好ましくは3n
m未満の領域にある。
04c中に存在するがこれに限定されず、該境界は、酸化物膜104a中、酸化物半導体
膜104b中、酸化物膜104aと酸化物半導体膜104bとの界面、または酸化物半導
体膜104bと酸化物膜104cとの界面に存在してもよい。
成分とする合金材料を用いることができる。例えば、スパッタ法などにより100nmの
タングステン膜を形成する。
電極と、多層膜104との接触抵抗を低減することができ、トランジスタ150の高速動
作を実現することができる。
6aおよびドレイン電極106bを形成する(図8(C)参照)。このとき、ソース電極
106aおよびドレイン電極106bの端部は図示するように階段状に形成する。当該端
部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を
交互に複数回行うことで形成することができる。
抵抗領域105bがそれぞれ存在し、低抵抗領域105aと低抵抗領域105bの間の酸
化物半導体膜を領域105cとする。
を交互に繰り返すことで、ソース電極106aおよびドレイン電極106bの端部は低抵
抗領域105aおよび低抵抗領域105b上に設けられる。
05aのソース電極106aが接していない領域および低抵抗領域105bのドレイン電
極106bが接していない領域となる。トランジスタ150のチャネル形成領域は、n型
化されているため、多層膜104中の不純物濃度を低減し、高純度真性化する必要がある
。
04cの一部がエッチングされることがあり、チャネル形成領域における多層膜の膜厚が
小さくなることがある。
膜108を形成する。その後、多層膜104の領域105cに対して、酸素120を添加
する(図9(A)参照)。
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルなどを用いることができる。なお、ゲート絶縁膜108は、上記材料の積
層であってもよい。ゲート絶縁膜108は、スパッタ法、CVD法、MOCVD法、MB
E法、ALD法またはPLD法などを用いて形成することができる。
ルミニウムがゲッタリングするため、多層膜中の水素が低減され、好ましい。また、該酸
化アルミニウム上に酸素が過剰に含まれている酸化物絶縁膜を形成すると好ましい。この
ような構成にすることで、酸化アルミニウムによって多層膜中の水素が低減され、かつ、
酸化物絶縁膜によって、多層膜に酸素を供給することができる。
膜としてもよい。バリア膜として、窒化シリコンや酸化アルミニウムを用いることができ
る。
ムを用いることでリーク電流を抑制することができるため、好ましい。
イオンインプランテーション法を用いることができる。または、酸素の添加方法として、
プラズマイマージョンイオンインプランテーション法を用いてもよい。プラズマイマージ
ョンイオンインプランテーション法は、領域105cが凹凸のある形状であっても酸素の
添加を効率よく行うことができる。さらに、酸素の添加はイオンドーピング法またはイオ
ンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば
、酸素雰囲気にてプラズマを発生させて、領域105cに対してプラズマ処理を行うこと
によって、酸素を添加することができる。上記プラズマを発生させる装置としては、ドラ
イエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることが
できる。
一以上である。また、酸素120は、領域105cの少なくとも一部、代表的には、領域
105cの表面、領域105c中、および領域105cと酸化物膜104cとの界面のい
ずれかに添加されればよい。
に添加する際の酸素添加量は、5×1019/cm3以上5×1021/cm3以下であ
る。この際、酸素120のエネルギーが高いと、領域105cにダメージが入り、物理的
に欠陥が生じてしまうため、酸素120のエネルギーは多層膜にダメージを与えない程度
とすることが好ましい。また、領域105cは、表層から酸化物半導体膜の深さ方向に対
して、酸素の含有量が徐々に多くなる領域を有する。
c側に延伸してソース電極と重畳しない領域があってもよい。また、低抵抗領域105b
は、全領域がドレイン電極と重畳する必要はなく、領域105c側に延伸してドレイン電
極と重畳しない領域があってもよい。また、低抵抗領域105aおよび低抵抗領域105
bの膜厚は均一でなくてもよい。たとえば、ソース電極と重畳しない側の低抵抗領域10
5aの端部は、低抵抗領域105aの底面から表面に向かってなだらかに広がっていても
よい。同様に、たとえば、ドレイン電極と重畳しない側の低抵抗領域105bの端部は、
低抵抗領域105bの底面から表面に向かってなだらかに広がっていてもよい。なお、ソ
ース電極106aとドレイン電極106b間の長さと低抵抗領域105aと低抵抗領域1
05b間の長さの差は、ソース電極106aとドレイン電極106b間の長さの30%未
満、好ましくは10%未満、さらに好ましくは3%未満である。
て機能する。また、領域105cは酸素欠損量を低減することができ、高純度真性な領域
を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分ける
ことができる。なお、チャネル形成領域として機能する領域105cの水素濃度は、5×
1017atoms/cm3以下、好ましくは1×1017atoms/cm3以下であ
る。
て、酸素120を添加したがこれに限られず、ソース電極106aおよびドレイン電極1
06b形成後に、酸素120を添加し、その後、ゲート絶縁膜108を形成してもよい。
様の条件で行うことができる。第2の加熱処理により、多層膜104から、さらに水素や
水などの不純物を除去することができる。
、Ag、Ta、W、またはこれらを主成分とする合金材料を用いることができる。ゲート
電極110は、スパッタ法などにより形成することができる。
構成としてもよい(図9(C)参照)。
できる。酸化物絶縁膜112としては、酸化アルミニウム、酸化マグネシウム、酸化シリ
コン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしく
は窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜112は、スパッタ法、CVD
法、MBE法、ALD法またはPLD法を用いて形成することができ、多層膜104(酸
化物半導体膜104b)に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好
ましい。
あることが好ましい。第1の酸化物絶縁膜として第1の酸化シリコン膜を成膜する。第1
の酸化シリコン膜は、CVD法の一種であるプラズマCVD法によって成膜すると好まし
い。具体的には、基板温度を180℃以上400℃以下、好ましくは200℃以上370
℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力20Pa以上25
0Pa以下、好ましくは40Pa以上200Pa以下として、電極に高周波電力を供給す
ることで成膜すればよい。なお、シリコンを含む堆積性ガスの代表例としては、シラン、
ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン
、亜酸化窒素、二酸化窒素などがある。
で、第1の酸化シリコン膜中の水素含有量を低減し、且つダングリングボンドを低減する
ことができる。
ン膜は、プラズマCVD法によって成膜すると好ましい。具体的には、基板温度を160
℃以上350℃以下、好ましくは180℃以上260℃以下とし、シリコンを含む堆積性
ガスおよび酸化性ガスを用いて圧力100Pa以上250Pa以下、好ましくは100P
a以上200Pa以下として、電極に0.17W/cm2以上0.5W/cm2以下、好
ましくは0.25W/cm2以上0.35W/cm2以下の高周波電力を供給することで
成膜すればよい。
、ガスの酸化が進むため、第2の酸化シリコン膜として過剰酸素を含む酸化シリコン膜を
成膜することができる。
ンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加するこ
とによって、酸化物絶縁膜112から多層膜104への酸素の供給をさらに容易にするこ
とができる。
4は、酸化物絶縁膜112に含まれる酸素が加熱処理時に外方拡散することを抑制し、か
つ、外部から水素または水素を含む化合物(水など)が酸化物半導体膜104bへと侵入
することを抑制するバリア膜として機能するため、トランジスタの信頼性を向上させるこ
とができる。
ましい。第1の窒化物絶縁膜として窒化シリコン膜を成膜する。第1の窒化シリコン膜は
、プラズマCVD法によって成膜すると好ましい。具体的には、基板温度を180℃以上
400℃以下、好ましくは200℃以上370℃以下とし、シリコンを含む堆積性ガス、
窒素ガスおよびアンモニアガスを用いて圧力20Pa以上250Pa以下、好ましくは4
0Pa以上200Pa以下として、高周波電力を供給することで成膜すればよい。
50倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスお
よび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギー
および熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含
む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
ン膜は、スパッタ法によって成膜すると好ましい。具体的には、基板温度を300℃以上
400℃以下とし、スパッタリングターゲットをシリコンターゲットとし、アルゴンガス
および窒素ガスを用いて反応室内の圧力0.5Pa以下、好ましくは0.1Pa以上0.
3Pa以下として、高周波電力を供給することで成膜すればよい。
ガスの放出量が少ない窒化シリコン膜を成膜することができる。また、水素の含有量が少
ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒
化シリコン膜とすることができる。
様の条件で行うことができる。酸素が過剰に含まれている下地絶縁膜102、酸化物絶縁
膜112の場合、第3の加熱処理により、下地絶縁膜102、酸化物絶縁膜112から過
剰酸素が放出されやすくなり、多層膜104の酸素欠損を低減することができる。よって
、多層膜104のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
る処理をソース電極106aおよびドレイン電極106b形成直後に行ったがこれに限ら
れず、ゲート絶縁膜108形成直後に行い、ゲート絶縁膜108から酸素を多層膜104
の領域105cに供給してもよい。
る。
本実施の形態では、実施の形態1で説明したトランジスタとは異なる構造のトランジス
タについて説明する。
は上面図であり、図10(A)に示す一点鎖線B1−B2および一点鎖線B3−B4の断
面が図10(B)に相当する。また、図10(C)は、図10(B)に示す破線丸で囲ま
れた領域の拡大図である。なお、図10(A)の上面図では、図の明瞭化のために一部の
要素を省いて図示している。
110上のゲート絶縁膜108と、ゲート絶縁膜108上の多層膜104と、多層膜10
4上の低抵抗領域105aおよび低抵抗領域105bと、低抵抗領域105a上のソース
電極106aと、低抵抗領域105b上のドレイン電極106bと、多層膜104、ソー
ス電極106aおよびドレイン電極106b上の酸化物絶縁膜112と、を有する。また
、酸化物絶縁膜112の上部に他の絶縁膜(たとえば、窒化物絶縁膜114など)を設け
てもよい。
10およびゲート絶縁膜108の存在する位置が異なり、その他の点は同じである。また
、実施の形態1で説明したトランジスタ150と同じようにトランジスタ250は、低抵
抗領域105aおよび低抵抗領域105bを有している。
物膜104cが積層された構造を有している。
104cに用いる材料によっては、酸化物膜104aおよび酸化物半導体膜104bの境
界、酸化物半導体膜104bおよび酸化物膜104cの境界を明確に確認できない場合が
ある。そこで、図において、酸化物膜104a、酸化物半導体膜104b、酸化物膜10
4cの境界は破線で表している。
金属元素よりも酸素と結合しやすい導電材料であるため、多層膜104中の酸素がソース
電極およびドレイン電極となる導電膜の導電材料と結合する。この結合により多層膜10
4の、導電膜との界面近傍の領域において酸素が欠損する。また、多層膜104上に形成
される導電膜を形成する際の多層膜104上面へのダメージ(酸素欠損)が生じる。この
酸素欠損と水素により低抵抗化された領域、つまり、低抵抗領域105aおよび低抵抗領
域105bが形成され、多層膜とソース電極またはドレイン電極との接触抵抗が低減され
る。また、加熱処理により、導電膜の材料が酸化物半導体膜中に拡散しやすい導電材料で
ある場合でも低抵抗化領域が形成される。なお、本実施の形態では、低抵抗領域105a
および低抵抗領域105bと、多層膜104との境界は酸化物膜104c中に存在するが
これに限られず、該境界は、酸化物膜104a中、酸化物半導体膜104b中、酸化物膜
104aと酸化物半導体膜104bとの界面、または酸化物半導体膜104bと酸化物膜
104cとの界面に存在してもよい。
る。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチン
グの工程を交互に複数回行うことで形成することができる。このため、ソース電極106
aおよびドレイン電極106bの端部は低抵抗領域105aおよび低抵抗領域105b上
に設けられる。
領域105bとの間の多層膜104の領域105cと、低抵抗領域105aのソース電極
106aが接していない領域および低抵抗領域105bのドレイン電極106bが接して
いない領域となる。トランジスタ250のチャネル形成領域は、n型化されているため、
多層膜104中の不純物濃度を低減し、高純度真性化する必要がある。
領域105cに対して、酸素を添加すればよい。このようにすることで酸素欠損量を低減
することができ、高純度真性な領域を形成することができる。よって、高純度真性な領域
と低抵抗領域を同時につくり分けることができる。
から過剰酸素を放出しやすくして、多層膜104の酸素欠損を低減することができる。よ
って、多層膜104のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性とな
る。
タ290は、基板100上のゲート電極110と、ゲート電極110上のゲート絶縁膜1
08と、ゲート絶縁膜108上の酸化物膜104aと、酸化物膜104a上の酸化物半導
体膜104bと、酸化物半導体膜104b上のソース電極106aおよびドレイン電極1
06bと、ソース電極106aおよびドレイン電極106b上の酸化物膜104cと、ソ
ース電極106aと接する酸化物半導体膜104bから酸素が引き抜かれ、形成された低
抵抗領域105aと、ドレイン電極106bと接する酸化物半導体膜104bから酸素が
引き抜かれ、形成された低抵抗領域105bと、酸化物膜104c、ソース電極106a
およびドレイン電極106b上の酸化物絶縁膜112と、を有する。また、酸化物絶縁膜
112の上部に他の絶縁膜(たとえば、窒化物絶縁膜114など)を設けてもよい。
物膜104cがソース電極106aおよびドレイン電極106b上に設けられている点が
異なり、その他の点は同じである。また、実施の形態1で説明したトランジスタ150と
同じようにトランジスタ290は、低抵抗領域105aおよび低抵抗領域105bを有し
ている。
えば、酸化物膜104aにIn:Ga:Zn=1:1:1[原子数比]のIn−Ga−Z
n酸化物、酸化物半導体膜104bにIn:Ga:Zn=1:3:2[原子数比]のIn
−Ga−Zn酸化物、酸化物膜104cにIn:Ga:Zn=1:1:1[原子数比]の
In−Ga−Zn酸化物を用いることができる。
106aおよびドレイン電極106bが接しており、酸化物半導体膜104bに高密度の
酸素欠損が生成し、n型化された領域(低抵抗領域105aおよび低抵抗領域105b)
が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移
動させることができる。
形成するため、該ソース電極106aおよびドレイン電極106b形成時の酸化物膜10
4cのオーバーエッチングが無い。したがって、チャネルが形成される酸化物半導体膜1
04bを酸化物絶縁膜112から十分離すことができ、界面からの不純物拡散の影響を抑
える効果を大きくすることができる。
104へと侵入することを抑制するバリア膜として機能するため、トランジスタの信頼性
を向上させることができる。このため、窒化物絶縁膜114を設けなくともよい。
06bが形成される場合、図11(B)に示すトランジスタ295のように、ソース電極
106aおよびドレイン電極106bと接する酸化物膜104cにおいても低抵抗領域が
広がる。
化物半導体膜104bの端部が連ならなくてもよい。この端部の形状は、酸化物膜104
aと酸化物半導体膜104bの積層膜をウエットエッチングすることにより、エッチング
速度が酸化物膜104aより酸化物半導体膜104bの方が速い場合に形成される。
レイン電極106bとの接触面積を拡大することができる。したがって、多層膜104と
、ソース電極106aおよびドレイン電極106bとの接触抵抗が低減し、トランジスタ
のオン電流を増大させることができる。
物膜104a、酸化物半導体膜104bおよび酸化物膜104cを順に形成後、ソース電
極106aおよびドレイン電極106bを形成し、ソース電極106aおよびドレイン電
極106b上に酸化物膜104eを形成する構成としてもよい。酸化物膜104eには、
例えば、In:Ga:Zn=1:3:2[原子数比]のIn−Ga−Zn酸化物を用いる
ことができる。
0と図12(B)に示すトランジスタ320とは、導電膜107aおよび導電膜107b
がソース電極106aおよびドレイン電極106b上に形成されている点が異なり、その
他の点は同じである。また、実施の形態1で説明したトランジスタ150と同じようにト
ランジスタ320は、低抵抗領域105aおよび低抵抗領域105bを有している。
として機能する。よって、図12(B)に示すトランジスタ320において、導電膜10
7aおよび導電膜107bの間隔がチャネル長となる。
aおよび導電膜107bと重畳しない酸化物半導体膜104bの領域のことをいう。
膜107aおよび導電膜107bと重畳しない酸化物膜104a、酸化物半導体膜104
b、酸化物膜104cのことをいう。
酸素を添加することで、チャネル形成領域の酸素欠損量を低減することができ、高純度真
性な領域を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につく
り分けることができる。
を用いた露光によりパターンの幅が小さいレジストマスクにより導電膜を加工して形成さ
れることにより、チャネル長を1nm以上30nm以下にすることができる。
(A)に示すトランジスタ290の酸化物膜104c上にさらに導電膜107aおよび導
電膜107bを設けた構造になっている。
タ340は、図13(A)に示すトランジスタ330の酸化物膜104cと、導電膜10
7aおよび導電膜107bとの形成工程を逆にした構成になっている。
中のチャネル形成領域における酸素欠損量を低減することができ、電気特性が良好である
ため、信頼性の高い半導体装置を提供することができる。
る。
本実施の形態では、実施の形態3で説明した図10に示すトランジスタ250の作製方
法について説明する。
膜108を形成する(図14(A)参照)。
とができる。
下地絶縁膜102を参酌することができる。
104cからなる多層膜104を形成する(図14(B)参照)。
℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を10ppm以上含む雰囲気、または減圧状態で行えばよい。また、第1の加熱処理は、
不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10pp
m以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体膜104bの
結晶性を高め、さらにゲート絶縁膜108、酸化物膜104a、および酸化物膜104c
から水素や水などの不純物を除去することができる。なお、多層膜104を形成するエッ
チングの前に第1の加熱工程を行ってもよい。
。本実施の形態では、導電膜106の材料は酸化物半導体膜を構成する金属元素よりも酸
素と結合しやすい導電材料を用いる。このとき、導電膜106の材料が酸素と結合しやす
い導電材料であるため、多層膜104中の酸素が導電材料(導電膜106)と結合する。
この結合により、多層膜104の、導電膜106との界面近傍の領域において酸素が欠損
する。また、多層膜104上に形成される導電膜106を形成する際の多層膜104上面
へのダメージ(酸素欠損)が生じる。この酸素欠損により低抵抗領域105が形成される
(図14(C)参照)。なお、本実施の形態では、低抵抗領域105は、酸化物半導体膜
を含む多層膜104と導電膜106との界面から多層膜104の深さ方向に0nmより大
きく15nm以下、好ましくは10nm未満、さらに好ましくは3nm未満の領域にある
。
04c中に存在するがこれに限定されず、該境界は、酸化物膜104a中、酸化物半導体
膜104b中、酸化物膜104aと酸化物半導体膜104bとの界面、または酸化物半導
体膜104bと酸化物膜104cとの界面に存在してもよい。
電極と、多層膜104との接触抵抗を低減することができ、トランジスタ250の高速動
作を実現することができる。
6aおよびドレイン電極106bを形成する(図15(A)参照)。このとき、ソース電
極106aおよびドレイン電極106bの端部は図示するように階段状に形成する。当該
端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程
を交互に複数回行うことで形成することができる。
抵抗領域105bがそれぞれ存在し、低抵抗領域105aと低抵抗領域105bの間の酸
化物膜を領域105cとする。
を交互に繰り返すことで、ソース電極106aおよびドレイン電極106bの端部は低抵
抗領域105aおよび低抵抗領域105b上に設けられる。
05aのソース電極106aが接していない領域および低抵抗領域105bのドレイン電
極106bが接していない領域となる。トランジスタ250のチャネル形成領域は、n型
化されているため、多層膜104中の不純物濃度を低減し、高純度真性化する必要がある
。
04cの一部がエッチングされることがあり、チャネル形成領域における多層膜の膜厚が
小さくなることがある。
照)。
ができる。
なく、領域105cに延伸してソース電極106aと重畳しない領域があってもよい。ま
た、低抵抗領域105bは、全領域がドレイン電極106bと必ずしも重畳する必要はな
く、領域105cに延伸してドレイン電極106bと重畳しない領域があってもよい。ま
た、低抵抗領域105aおよび低抵抗領域105bの膜厚は均一でなくてもよい。たとえ
ば、ソース電極106aと重畳しない側の低抵抗領域105aの端部は、低抵抗領域10
5aの底面から表面に向かってなだらかに広がっていてもよい。同様に、たとえば、ドレ
イン電極106bと重畳しない側の低抵抗領域105bの端部は、低抵抗領域105bの
底面から表面に向かってなだらかに広がっていてもよい。なお、ソース電極106aとド
レイン電極106b間の長さと低抵抗領域105aと低抵抗領域105b間の長さの差は
、ソース電極106aとドレイン電極106b間の長さの30%未満、好ましくは10%
未満、さらに好ましくは3%未満である。
て機能する。また、領域105cは酸素欠損量を低減することができ、高純度真性な領域
を形成することができる。よって、高純度真性な領域と低抵抗領域を同時につくり分ける
ことができる。なお、チャネル形成領域として機能する領域105cの水素濃度は、5×
1017atoms/cm3以下、好ましくは1×1017atoms/cm3である。
様の条件で行うことができる。第2の加熱処理により、多層膜104から、さらに水素や
水などの不純物を除去することができる。
膜112を形成する(図15(C)参照)。
112上に窒化物絶縁膜114を設けてもよい。窒化物絶縁膜114は、酸化物絶縁膜1
12に含まれる酸素が加熱処理時に外方拡散することを抑制し、かつ、外部から水素また
は水素を含む化合物(水など)が多層膜104へと侵入することを抑制するバリア膜とし
て機能するため、トランジスタの信頼性を向上させることができる。
様の条件で行うことができる。ゲート絶縁膜108、酸化物絶縁膜112に酸素が過剰に
含まれている場合、第3の加熱処理により、ゲート絶縁膜108、酸化物絶縁膜112か
ら過剰酸素が放出されやすくなり、多層膜104の酸素欠損を低減することができる。よ
って、多層膜104のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性とな
る。
る処理をソース電極106aおよびドレイン電極106b形成直後に行ったがこれに限ら
れず、ゲート絶縁膜108形成直後に行い、ゲート絶縁膜108から酸素を多層膜104
の領域105cに供給してもよい。
る。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶
装置)の一例を、図面を用いて説明する。
す。
たトランジスタ400を有し、上部に第2の半導体材料を用いたトランジスタ402およ
び容量素子404を有している。なお、トランジスタ402としては、先の実施の形態で
説明したトランジスタを用いることができ、本実施の形態では、実施の形態1の図1に示
すトランジスタ150を適用する例を示している。また、容量素子404は、一方の電極
をトランジスタ402のゲート電極、他方の電極をトランジスタ402のソース電極また
はドレイン電極、誘電体をトランジスタ402のゲート絶縁膜108と同じ材料を用いる
構造とすることで、トランジスタ402と同時に形成することができる。
が望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど
)とし、第2の半導体材料を実施の形態1で説明した酸化物半導体とすることができる。
酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化
物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可
能とする。
するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情
報を保持するために酸化物半導体を用いた先の実施の形態に示すようなトランジスタを用
いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な
構成をここで示すものに限定する必要はない。
ど)を含む基板410に設けられたチャネル形成領域と、チャネル形成領域を挟むように
設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上
に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。な
お、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上
、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジス
タの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイ
ン電極と表現することがある。つまり、たとえば、本明細書において、ソース電極との記
載には、ソース領域が含まれうる。
おり、トランジスタ400を覆うように絶縁膜420が設けられている。なお、素子分離
絶縁層406は、LOCOS(Local Oxidation of Silicon
)や、STI(Shallow Trench Isolation)などの素子分離技
術を用いて形成することができる。
このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読
み出しを高速に行うことができる。トランジスタ402および容量素子404の形成前の
処理として、トランジスタ400を覆う絶縁膜420にCMP処理を施して、絶縁膜42
0を平坦化すると同時にトランジスタ400のゲート電極の上面を露出させる。
極の一方は延在して、容量素子404の一方の電極として作用する。
ップゲート型トランジスタである。トランジスタ402は、オフ電流が小さいため、これ
を用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレ
ッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶
装置とすることが可能となるため、消費電力を十分に低減することができる。
膜の界面近傍の領域に低抵抗領域が形成され、ソース電極およびドレイン電極をマスクに
して、酸素を多層膜に添加することで、チャネル形成領域を高純度真性な領域とすること
ができ、酸素の添加により高純度真性な領域と低抵抗領域を同時につくり分けることがで
きる。当該トランジスタは多層膜中のチャネル形成領域における酸素欠損量を低減するこ
とができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる
。
に形成することができるため、その占有面積を低減することができる。したがって、半導
体装置の集積度を高めることができる。
ス電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ400
のドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)
とトランジスタ402のソース電極またはドレイン電極の一方とは、電気的に接続され、
第4の配線(4th Line)と、トランジスタ402のゲート電極とは、電気的に接
続されている。そして、トランジスタ400のゲート電極と、トランジスタ402のソー
ス電極またはドレイン電極の一方は、容量素子404の電極の他方と電気的に接続され、
第5の配線(5th Line)と、容量素子404の電極の他方は電気的に接続されて
いる。
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
タ402がオン状態となる電位にして、トランジスタ402をオン状態とする。これによ
り、第3の配線の電位が、トランジスタ400のゲート電極、および容量素子404に与
えられる。すなわち、トランジスタ400のゲート電極には、所定の電荷が与えられる(
書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、
Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の
電位を、トランジスタ402がオフ状態となる電位にして、トランジスタ402をオフ状
態とすることにより、トランジスタ400のゲート電極に与えられた電荷が保持される(
保持)。
の電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ400のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ400をnチャネル型とすると、トランジスタ400のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ400のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ400を「オン状態
」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電
位をVth_HとVth_Lの間の電位V0とすることにより、トランジスタ400のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電
荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トラ
ンジスタ400は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第
5の配線の電位がV0(<Vth_L)となっても、トランジスタ400は「オフ状態」
のままである。このため、第2の配線の電位を判別することで、保持されている情報を読
み出すことができる。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ400が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ400が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
ンジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、Fin
(フィン)型、TRI−GATE(トライゲート)型などのトランジスタなどとすること
ができる。トランジスタ400の断面図の例を、図16(C)に示す。図16(C)の一
点差線より左側がチャネル長方向の断面図、右側がチャネル幅方向の断面図である。半導
体基板2211の上に、絶縁膜2212が設けられている。半導体基板2211は、先端
の細い凸部(フィンともいう。)を有する。なお、凸部の上には、絶縁膜が設けられてい
てもよい。その絶縁膜は、凸部を形成するときに、半導体基板2211がエッチングされ
ないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなく
てもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。
半導体基板2211の凸部の上には、ゲート絶縁膜2214が設けられ、その上には、ゲ
ート電極2213が設けられている。また、ゲート電極2213の側面にはサイドウォー
ルが設けられている。半導体基板2211には、ソース領域およびドレイン領域2215
が形成されている。なお、ここでは、半導体基板2211が凸部を有する例を示したが、
本発明の一態様に係る半導体装置は、これに限定されない。例えば、SOI基板を加工し
て、凸部を有する半導体領域を形成しても構わない。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
体装置、および該半導体装置の作製方法を提供することができる。
る。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態5に示した構成と異なる半導体装置の説明を行う。
例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ562としては、
先の実施の形態で説明したトランジスタを用いることができる。また、容量素子554は
、実施の形態5で説明した容量素子404と同様に、トランジスタ562の作製工程にて
同時に作製することができる。
電極とは電気的に接続され、ワード線WLとトランジスタ562のゲート電極とは電気的
に接続され、トランジスタ562のドレイン電極と容量素子554の一方の端子とは電気
的に接続されている。
保持を行う場合について説明する。
ンジスタ562をオン状態とする。これにより、ビット線BLの電位が、容量素子554
の一方の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ
562がオフ状態となる電位として、トランジスタ562をオフ状態とすることにより、
容量素子554の一方の端子の電位が保持される(保持)。
している。このため、トランジスタ562をオフ状態とすることで、容量素子554の一
方の端子の電位(あるいは、容量素子554に蓄積された電荷)を極めて長時間にわたっ
て保持することが可能である。
遊状態であるビット線BLと容量素子554とが導通し、ビット線BLと容量素子554
の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの
電位の変化量は、容量素子554の一方の端子の電位(あるいは容量素子554に蓄積さ
れた電荷)によって、異なる値をとる。
線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前
のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は
、(CB×VB0+C×V)/(CB+C)となる。したがって、メモリセル550の状
態として、容量素子554の一方の端子の電位がV1とV0(V1>V0)の2状態をと
るとすると、電位V1を保持している場合のビット線BLの電位(=(CB×VB0+C
×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(
CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
きる。
て小さいという特徴から、容量素子554に蓄積された電荷は長時間にわたって保持する
ことができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能
である。
セル550を複数有するメモリセルアレイ551(メモリセルアレイ551aおよび55
1b)を有し、下部に、メモリセルアレイ551を動作させるために必要な周辺回路55
3を有する。なお、周辺回路553は、メモリセルアレイ551と電気的に接続されてい
る。
料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
より好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用い
たトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、
高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能
である。
レイ551aとメモリセルアレイ551bの積層である構成を例示したが、積層するメモ
リセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層する構成と
しても良いし、単層であってもよい。
したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電
流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッ
シュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減すること
ができる。
可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広
義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えること
で、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と
記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
体装置を提供することができる。
る。
本実施の形態では、上記実施の形態で説明したトランジスタに用いることのできるCA
AC−OS膜の結晶成長のモデルについて、図18乃至図20を用いて説明する。
タリング粒子602が剥離する様子を示した模式図である。なお、スパッタリング粒子6
02は、六角形の面がa−b面と平行な面である六角柱状であってもよいし、三角柱状で
あってもよい。その場合、六角形または三角形の面と垂直な方向がc軸方向である(図1
8(B)参照。)。スパッタリング粒子602は、酸化物の種類によっても異なるが、a
−b面と平行な面の直径(円相当径)が1nm以上30nm以下、または1nm以上10
nm以下程度となる。なお、イオン601は、酸素の陽イオンを用いる。また、酸素の陽
イオンに加えて、アルゴンの陽イオンを用いてもよい。なお、アルゴンの陽イオンに代え
て、その他希ガスの陽イオンを用いてもよい。
することができる。従って、イオン601がスパッタリング用ターゲット600の表面に
衝突した際に、スパッタリング用ターゲット600の結晶性が低下すること、または非晶
質化することを抑制できる。
パッタリング粒子602が、正に帯電するタイミングは特に問わない。具体的には、スパ
ッタリング粒子602がプラズマに曝されることで正に帯電する場合がある。または、イ
オン601の衝突時に電荷を受け取ることで正に帯電する場合がある。または、酸素の陽
イオンであるイオン601がスパッタリング粒子602の側面、上面または下面に結合す
ることで正に帯電する場合がある。
状の面の角部に正の電荷を有することで、正の電荷同士が反発し合い、平板状の形状を維
持することができる。
、直流(DC)電源を用いることが好ましい。なお、高周波(RF)電源、交流(AC)
電源を用いることもできる。ただし、RF電源は、大面積の基板へ成膜可能なスパッタリ
ング装置への適用が困難である。また、以下に示す観点からAC電源よりもDC電源が好
ましいと考えられる。
り返す。図19(A)に示す期間Aでは、図19(B1)に示すようにターゲット1がカ
ソードとして機能し、ターゲット2がアノードとして機能する。また、図19(A)に示
す期間Bでは、図19(B2)に示すようにターゲット2がアノードとして機能し、ター
ゲット1がカソードとして機能する。期間Aと期間Bとを合わせると、20乃至50μ秒
であり、期間Aと期間Bを一定周期で繰り返している。
平板状の形状を維持することができる。ただし、AC電源を用いた場合、瞬間的に電界が
かからない時間が生じるため、スパッタリング粒子602に帯電していた電荷が消失して
、スパッタリング粒子の構造が崩れてしまうことがある(図19(C)参照。)。従って
、AC電源を用いるよりも、DC電源を用いる方が好ましいことがわかる。
お、図20(A)は、基板加熱ありで成膜した場合を示し、図20(B)は、基板加熱な
しで成膜した場合を示す。
3において、他のスパッタリング粒子602が堆積していない領域に移動し、マイグレー
ションすることで既に堆積している粒子の横に結合することで堆積していく。
、非晶質酸化物膜表面などであっても、高い結晶性を有する。
に不規則に降り注ぐ。従って、スパッタリング粒子602が既に他のスパッタリング粒子
602が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化
物膜は厚さが均一でなく、結晶の配向もバラバラになる。このようにして得られた酸化物
膜は、平板状のスパッタリング粒子602が有する結晶性がある程度維持されるため、結
晶部を有する酸化物膜となる。
径が1nm以上30nm以下、または1nm以上10nm以下程度であり、成膜された酸
化物膜に含まれる結晶部は、スパッタリング粒子602よりも小さくなることがある。例
えば、10nm以下、または5nm以下の結晶部を有する酸化物膜となることがある。こ
のような結晶部を有する酸化物膜を、ナノ結晶(nc:nano crystal)酸化
物膜と呼ぶ。
、測定範囲の広い(例えば、スパッタリング粒子602よりも大きいビーム径を有する)
X線回折(XRD:X−ray diffraction)による分析では配向を示すピ
ークが検出されない場合がある。また、スパッタリング粒子602よりも大きいビーム径
を有する電子線によって得られる電子線回折パターンでは、ハローパターンが観測される
場合がある。この場合、例えば、電子線のビーム径をスパッタリング粒子602より十分
に小さい径としてナノ結晶酸化物膜を測定することで、得られる極微電子線回折パターン
ではスポット(輝点)を観測することができる。
用いて、以下説明を行う。
回折)を用いた電子線回折パターンにおいて、非晶質状態を示すハローパターンとも、特
定の面に配向した結晶状態を示す規則性を有するスポットとも異なり、方向性を持たない
スポットが観察される酸化物半導体膜である。
lectron Microscopy(透過型電子顕微鏡))像を示す。また、図54
(B)に図54(A)のポイント1において極微電子線回折を用いて測定した電子線回折
パターンを、図54(C)に図54(A)のポイント2において極微電子線回折を用いて
測定した電子線回折パターンを、図54(D)に図54(A)のポイント3において極微
電子線回折を用いて測定した電子線回折パターンをそれぞれ示す。
英ガラス基板上に膜厚50nmで成膜した試料を用いる。図54に示すナノ微結晶酸化物
半導体膜の成膜条件は、In:Ga:Zn=1:1:1(原子数比)である酸化物ターゲ
ットを用いて、酸素雰囲気下(流量45sccm)、圧力0.4Pa、直流(DC)電源
0.5kW、基板温度を室温とした。そして、成膜したナノ結晶酸化物半導体膜を100
nm以下(例えば、40nm±10nm)の幅に薄片化し、断面TEM像及び極微電子線
回折による電子線回折パターンを得た。
」)を用い、で加速電圧を300kV、倍率200万倍として撮影したナノ結晶酸化物半
導体膜の断面TEM像である。また、図54(B)乃至図54(D)は、透過型電子顕微
鏡(日立ハイテクノロジーズ製「HF−2000」)を用い、加速電圧を200kV、ビ
ーム径を約1nmφとして極微電子線回折によって得られた電子線回折パターンである。
なお、ビーム径を約1nmφとした場合の極微電子線回折での測定範囲は、5nmφ以上
10nmφ以下である。
線回折パターンにおいて、円周状に配置された複数のスポット(輝点)が観察される。換
言すると、ナノ結晶酸化物半導体膜は、円周状(同心円状)に分布した複数のスポットが
観察されるともいえる。または、円周状に分布した複数のスポットが複数の同心円を形成
するともいえる。。
の膜厚方向中央部の図54(C)においても図54(B)と同様に円周状に配置された複
数のスポットが観察される。図54(C)において、メインスポットから円周状のスポッ
トまでの距離は、3.88/nmから4.93/nmであった。面間隔に換算すると、0
.203nmから0.257nmである。
あって、且つ定数の大きさの異なる結晶部が複数混在する膜であることがわかる。
(B)に図55(A)において円で囲んだ領域を、制限視野電子線回折を用いて測定した
電子線回折パターンを示す。
英ガラス基板上に膜厚30nmで成膜した試料を用いる。図55に示すナノ結晶酸化物半
導体膜の成膜条件は、In:Ga:Zn=1:1:1(原子数比)である酸化物ターゲッ
トを用いて、酸素雰囲気下(流量45sccm)、圧力0.4Pa、直流(DC)電源0
.5kW、基板温度を室温とした。そして、試料を薄片化し、ナノ結晶酸化物半導体膜の
平面TEM像及び電子線回折による電子線回折パターンを得た。
」)を用い、加速電圧を300kV、倍率50万倍として撮影したナノ結晶酸化物半導体
膜の平面TEM写真である。また、図55(B)は、制限視野を300nmφとして電子
線回折によって得られた電子線回折パターンである。なお、電子線の広がり(およそ数n
m)を考慮すると、図55(B)の測定範囲は、300nmφ以上である。
範囲の広い制限視野電子線回折を用いた電子線回折パターンでは、極微電子線回折によっ
て観察された複数のスポットがみられず、ハローパターンが観察される。
念的に示す。図56(A)は、図54(B)乃至図54(D)に示す極微電子線回折パタ
ーンにおける回折強度の分布の概念図である。また、図56(B)は、図55(B)に示
す制限視野電子線回折パターンにおける回折強度の分布の概念図である。また、図56(
C)は単結晶構造または多結晶構造の電子線回折パターンにおける回折強度の分布の概念
図である。
はメインスポットからの距離を示す。
間隔(d値)に応じた、メインスポットからの特定の距離にピークがみられる。
れる複数のスポットによって形成された円周状の領域は、比較的大きい幅を有する。よっ
て、図56(A)は離散的な分布を示す。また、極微電子線回折パターンにおいて、同心
円状の領域間に明確なスポットとならないものの輝度の高い領域が存在することが分かる
。
ーンにおける電子線回折分布は、連続的な強度分布を示す。図56(B)は、図56(A
)に示す電子線回折分布を広範囲で観察した結果と近似可能であるため、複数のスポット
が重なってつながり、連続的な強度分布が得られたものと考察できる。
規則であり、且つ、大きさの異なる結晶部が複数混在する膜であり、且つ、その結晶部は
、制限視野電子線回折パターンにおいてはスポットが観察されない程度に、極微細である
ことが示唆される。
に薄片化されている。また電子線のビーム径は1nmφに収束されているため、その測定
範囲は5nm以上10nm以下である。よって、ナノ結晶酸化物半導体膜に含まれる結晶
部は、50nm以下であり、例えば、10nm以下、または5nm以下であることが推測
される。
測定条件は、図54(B)乃至図54(D)と同様とした。
ず、メインスポットから輝度が連続的に変化するハローパターンが観測される。このよう
に、非晶質構造を有する膜においては、極微小な領域の電子線回折を行ったとしても、ナ
ノ結晶酸化物半導体膜で観察されるような円周状に分布した複数のスポットが観察されな
い。従って、図54(B)乃至図54(D)で観察される円周状に分布した複数のスポッ
トは、ナノ結晶酸化物半導体膜に特有のものであることが確認される。
nmφに収束した電子線を1分間照射した後に、測定を行った電子線回折パターンを示す
。
、円周状に分布した複数のスポットが観察され、両者の測定結果に特段の相違点は確認さ
れない。このことは、図54(C)の電子線回折パターンで確認された結晶部はナノ結晶
酸化物半導体膜の成膜時から存在していることを意味しており、収束した電子線を照射し
たことで結晶部が形成されたものではないことを意味する。
は、図54(A)のポイント1近傍(ナノ結晶酸化物半導体膜表面)を、倍率800万倍
で観察した断面TEM像である。また、図59(B)は、図54(A)のポイント2近傍
(ナノ結晶酸化物半導体膜の膜厚方向中央部)を、倍率800万倍で観察した断面TEM
像である。
は確認できない。
半導体膜が成膜された試料をX線回折(XRD:X−Ray Diffraction)
を用いて分析した。図60にout−of−plane法を用いてXRDスペクトルを測
定した結果を示す。
.)である。なお、XRDスペクトルの測定は、Bruker AXS社製X線回折装置
D−8 ADVANCEを用いた。
ものの、ナノ結晶酸化物半導体膜に含まれる結晶部に起因するピークは確認できない。
な結晶部を含有する微結晶領域であることが示唆される。
回折(XRD:X−ray diffraction)による分析では配向を示すピーク
が検出されず、また、測定範囲の広い制限視野電子線回折によって得られる電子線回折パ
ターンでは、ハローパターンが観測される。よって、本実施の形態のナノ結晶酸化物半導
体膜は、巨視的には無秩序な原子配列を有する膜と同等であるといえる。しかしながら、
電子線のビーム径が十分に小さい径(例えば、10nmφ以下)の極微電子線回折よって
ナノ結晶酸化物半導体膜を測定することで、得られる極微電子線回折パターンではスポッ
ト(輝点)を観測することができる。よって、本実施の形態のナノ結晶酸化物半導体膜は
、面方位の不規則な極微な結晶部(例えば、粒径が10nm以下、または5nm以下、ま
たは3nm以下の結晶部)が凝集して形成された膜と推測できる。また、極微細な結晶部
を含有するナノ結晶領域は、ナノ結晶酸化物半導体膜の膜厚方向の全領域において含まれ
る。
することにより、被成膜面603に堆積したスパッタリング粒子602から正の電荷が消
失しにくくなる。ただし、スパッタリング粒子602の堆積速度が正の電荷の消失よりも
遅い場合は、被成膜面603が導電性を有していても構わない。また、被成膜面603は
、非晶質表面、非晶質絶縁表面であると好ましい。
、結晶の配向の揃った酸化物膜を成膜することができる。
る。
本実施の形態では、本発明の一態様に係るスパッタリング用ターゲットについて説明す
る。
は99%以上である。
晶粒の平均粒径が3μm以下、好ましくは2.5μm以下、さらに好ましくは2μm以下
である。
複数の結晶粒のうち、粒径が0.4μm以上1μm以下である結晶粒の割合が8%以上、
好ましくは15%以上、さらに好ましくは25%以上である。
ackscatter Diffraction)によって測定することができる。ここ
で示す結晶粒の粒径は、EBSDにより得られる結晶粒マップから測定した一つの結晶粒
の断面積を、結晶粒の断面を正円形としたときの直径に換算したものである。具体的には
、結晶粒の断面積がSであるとき、結晶粒の半径をrと置き、S=πr2の関係から半径
rを算出し、半径rの2倍を粒径としている。
面は、例えばa−b面に平行な面である。
させると、劈開面からスパッタリング粒子が剥離する。剥離したスパッタリング粒子は、
劈開面と平行な上面および下面を有する平板状となる。また、複数の結晶粒の粒径が小さ
いことにより、結晶に歪みが生じ、劈開面から剥離しやすくなる。
状のスパッタリング粒子は、内角が120°である概略正六角形の上面および下面を有す
る六角柱状となる。
どによって非晶質化していても構わない。
はGa、Sn、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、
Ho、Er、Tm、YbまたはLu)およびZnを含む酸化物を用いればよい。In、M
およびZnを含む酸化物をIn−M−Zn酸化物とも表記する。
組成の近傍となることが好ましい。In−M−Zn酸化物に含まれるIn、MおよびZn
の原子数比が化学量論的組成の近傍となることによって、当該In−M−Zn酸化物の結
晶性を高めることができる。
であることが多い。
末を作製する。まずは、工程S101にて酸化物粉末を秤量する。
粉末(In−M−Zn酸化物粉末ともいう。)を作製する場合について説明する。具体的
には、原料としてInOX酸化物粉末、MOY酸化物粉末およびZnOZ酸化物粉末を用
意する。なお、X、YおよびZは任意の正数であり、例えばXは1.5、Yは1.5、Z
は1とすればよい。もちろん、上記の酸化物粉末は一例であり、所望の組成とするために
適宜酸化物粉末を選択すればよい。なお、Mは、Ga、Sn、Hf、Al、La、Ce、
Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、YbまたはLuである
。本実施の形態では三種の酸化物粉末を用いた例を示すが、これに限定されない。例えば
、本実施の形態を四種以上の酸化物粉末を用いた場合に適用しても構わないし、一種また
は二種の酸化物粉末を用いた場合に適用しても構わない。
l数比で混合する。
nOZ酸化物粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、
1:1:2、3:1:4、1:3:2、1:3:4、1:3:6、1:3:8、1:3:
10、1:3:12、1:6:4、1:6:6、1:6:8、1:6:10、1:6:1
2、1:6:14、1:6:16、1:6:20または3:1:2とする。このようなm
ol数比とすることで、後に結晶性の高い多結晶酸化物を含むスパッタリング用ターゲッ
トを得やすくなる。
化物粉末およびZnOZ酸化物粉末に対し第1の焼成を行うことでIn−M−Zn酸化物
を得る。
00℃以上1700℃以下、好ましくは900℃以上1500℃以下とする。第1の焼成
の時間は、例えば3分以上24時間以下、好ましくは30分以上17時間以下、さらに好
ましくは30分以上5時間以下で行えばよい。第1の焼成を前述の条件で行うことで、主
たる反応以外の余分な反応を抑制でき、In−M−Zn酸化物粉末中に含まれる不純物濃
度を低減することができる。そのため、In−M−Zn酸化物粉末の結晶性を高めること
ができる。
ば、第1の雰囲気にて第1の温度でIn−M−Zn酸化物粉末を保持した後、第2の雰囲
気にて第2の温度で保持しても構わない。具体的には、第1の雰囲気を不活性雰囲気また
は減圧雰囲気として、第2の雰囲気を酸化性雰囲気とすると好ましい。これは、第1の雰
囲気にてIn−M−Zn酸化物粉末に含まれる不純物を低減する際にIn−M−Zn酸化
物中に酸素欠損が生じることがあるためである。そのため、第2の雰囲気にて得られるI
n−M−Zn酸化物中の酸素欠損を低減することが好ましい。In−M−Zn酸化物中の
不純物濃度を低減し、かつ酸素欠損を低減することにより、In−M−Zn酸化物粉末の
結晶性を高めることができる。
物粉末を得る。
れるIn−M−Zn酸化物粉末は、a−b面に平行な上面および下面を有する平板状の結
晶粒を多く含むことになる。また、In−M−Zn酸化物の結晶は六方晶となることが多
いため、前述の平板状の結晶粒は内角が120°である概略正六角形の面を有する六角柱
状であることが多い。
は、In−M−Zn酸化物粉末の平均粒径が3μm以下、好ましくは2.5μm以下、さ
らに好ましくは2μm以下となっていることを確認する。なお、工程S104を省略し、
粒径フィルターを用いて、粒径が3μm以下、好ましくは2.5μm以下、さらに好まし
くは2μm以下であるIn−M−Zn酸化物粉末のみを選り分けてもよい。In−M−Z
n酸化物粉末を、粒径が3μm以下、好ましくは2.5μm以下、さらに好ましくは2μ
m以下に選り分けることで、確実にIn−M−Zn酸化物粉末の平均粒径を3μm以下、
好ましくは2.5μm以下、さらに好ましくは2μm以下とすることができる。
程S103に戻り、再びIn−M−Zn酸化物粉末を粉砕する。
くは2μm以下であるIn−M−Zn酸化物粉末を得ることができる。なお、平均粒径が
3μm以下、好ましくは2.5μm以下、さらに好ましくは2μm以下であるIn−M−
Zn酸化物粉末を得ることで、後に作製するスパッタリング用ターゲットに含まれる結晶
粒の粒径を小さくすることができる。
n酸化物粉末を用いてスパッタリング用ターゲットを作製する。
一な厚さで敷き詰めることをいう。具体的には、型にIn−M−Zn酸化物粉末を導入し
、外部から振動を与えることで成形すればよい。または、型にIn−M−Zn酸化物粉末
を導入し、ローラーなどを用いて均一な厚さに成形すればよい。なお、工程S111では
、In−M−Zn酸化物粉末に水と、分散剤と、バインダとを混合したスラリーを成形し
てもよい。その場合、型にスラリーを流し込んだ後で、型の底面から吸引することで成形
すればよい。その後、吸引後の成形体に対し、乾燥処理を行う。乾燥処理は自然乾燥によ
り行うと成形体にひびが入りにくいため好ましい。その後、300℃以上700℃以下の
温度で加熱処理することで、自然乾燥では取りきれなかった残留水分などを除去する。
化物粉末を成形することで、結晶粒のa−b面と平行な面が上を向いて並べられる。従っ
て、得られたIn−M−Zn酸化物粉末を成形することで、a−b面に平行な面の表面構
造の割合を増加させることができる。なお、型は、金属製または酸化物製とすればよく、
矩形または丸形の上面形状を有する。
の後、工程S113にて、第2の焼成を行い、板状In−M−Zn酸化物を得る。第2の
焼成は第1の焼成と同様の条件および方法で行えばよい。第2の焼成を行うことで、In
−M−Zn酸化物の結晶性を高めることができる。
、例えば、型と同種で設けられたおもりなどを用いて行えばよい。または、圧縮空気など
を用いて高圧で押し固めてもよい。そのほか、様々な技術を用いて第1の加圧処理を行う
ことができる。なお、第1の加圧処理は、第2の焼成と同時に行っても構わない。
P:Chemical Mechanical Polishing)処理などを用いれ
ばよい。
In−M−Zn酸化物が所望の厚さより薄い場合は、工程S111に戻り、板状In−M
−Zn酸化物上にIn−M−Zn酸化物粉末を敷き詰め、成形する。板状In−M−Zn
酸化物が所望の厚さである場合は、当該板状In−M−Zn酸化物を以て、スパッタリン
グ用ターゲットとする。以下は、板状In−M−Zn酸化物が所望の厚さより薄かった場
合について説明する。
物上のIn−M−Zn酸化物粉末に対し第2の加圧処理を行う。その後、工程S113に
て、第3の焼成を行い、In−M−Zn酸化物粉末の分だけ厚さの増した板状In−M−
Zn酸化物を得る。厚さの増した板状In−M−Zn酸化物は、板状In−M−Zn酸化
物を種結晶として結晶成長させて得られるため、結晶性の高い多結晶酸化物となる。
圧処理は第1の加圧処理と同様の条件および方法で行えばよい。第2の加圧処理は、第3
の焼成と同時に行っても構わない。
することができる。
所望の厚さ(t)、例えば2mm以上20mm以下、好ましくは3mm以上20mm以下
の板状In−M−Zn酸化物を得ることができる。当該板状In−M−Zn酸化物を以て
、スパッタリング用ターゲットとする。
第4の焼成は第1の焼成と同様の条件および方法で行えばよい。第4の焼成を行うことで
、さらに結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得ることができ
る。
物を含み、複数の結晶粒の平均粒径が小さいスパッタリング用ターゲットを作製すること
ができる。
る。スパッタリング用ターゲットの密度が高いことで、成膜される膜密度も高くできる。
具体的には、スパッタリング用ターゲットの相対密度が90%以上、95%以上、または
99%以上とできる。
る。
本実施の形態では、本発明の一態様に用いることのできるCAAC−OS膜について、
電子線回折パターンの観察結果を説明する。
n=1:1:1[原子数比])であるターゲット、および酸素を含むスパッタガスを用い
たスパッタリング法で形成したIn−Ga−Zn系酸化物膜である。当該CAAC−OS
膜の作製方法等の詳細な説明は、先の実施の形態を参照することができる。
n Microscopy(透過型電子顕微鏡))像を示す。また、図46に図45のポ
イント1乃至ポイント4において電子線回折を用いて測定した電子線回折パターンを示す
。
9000NAR」)を用い、加速電圧を300kV、倍率200万倍で撮影した画像であ
る。また、図46に示す電子線回折パターンは、透過型電子顕微鏡(日立ハイテクノロジ
ーズ製「HF−2000」)を用い、加速電圧を200kV、ビーム径を約1nmφまた
は約50nmφとした電子線回折パターンである。なお、ビーム径が10nmφとした電
子線回折を、特に極微電子線回折と呼ぶことがある。また、ビーム径を約1nmφとした
場合の電子線回折での測定範囲は、5nmφ以上10nmφ以下である。
)における電子線回折パターンが図46(A)、(B)、(C)にそれぞれ対応しており
、電子ビーム径を約1nmφとした電子線回折パターンである。また、図45に示すポイ
ント4(膜全体)における電子線回折パターンが図46(D)であり、電子ビーム径を約
50nmφとした電子線回折パターンである。
ト(輝点)によるパターンの形成が確認できるが、ポイント3(膜下地側)では、ややパ
ターンが崩れている。これは、CAAC−OS膜の膜厚方向において、結晶状態が異なる
ことを示唆している。なお、ポイント4(膜全体)においては、スポット(輝点)による
パターンの形成が確認できることから、膜全体としてはCAAC−OS膜である、または
、CAAC−OS膜を含む膜であるということができる。
膜であるSiON膜との界面までCAAC−OS膜の配向性を示す明瞭な格子像を確認す
ることができる。
るCAAC−OS膜の断面TEM写真とX線回折スペクトルである。CAAC−OS膜は
様々な形態があり、図48(B)に示すような2θ=31°近傍に結晶成分を示すピーク
Aが現れる。なお、当該ピークは明瞭に現れない場合もある。
nmφ、20nmφ、50nmφ、70nmφとして、電子線回折を行った結果を図49
(A)、(B)、(C)、(D)に示す。電子線のビーム径が1nmφにおいては、図4
6(A)、(B)と同様に明瞭なスポット(輝点)によるパターンの形成を確認すること
ができる。電子線のビーム径を大きくしていくとスポット(輝点)がやや不明瞭になるが
、回折パターンは確認することができ、膜全体としてはCAAC−OS膜である、または
CAAC−OS膜を含む膜であるということができる。
450℃でアニールした後の断面TEM写真とX線回折スペクトルである。
nmφ、20nmφ、50nmφ、70nmφとして、電子線回折を行った結果を図51
(A)、(B)、(C)、(D)に示す。図49に示した結果と同様に、電子線のビーム
径が1nmφにおいては、明瞭なスポット(輝点)によるパターンの形成を確認すること
ができる。また、電子線のビーム径を大きくしていくとスポット(輝点)がやや不明瞭に
なるが、回折パターンは確認することができ、膜全体としてはCAAC−OS膜である、
またはCAAC−OS膜を含む膜であるということができる。
および図48(A)の断面TEM観察に用いたCAAC−OS膜とは異なるCAAC−O
S膜の断面TEM写真とX線回折スペクトルである。CAAC−OS膜は様々な形態があ
り、図52(B)に示すように2θ=31°近傍に結晶成分を示すピークAが現れるとと
もに、スピネル結晶構造に由来するピークBが現れる場合もある。
nmφ、20nmφ、50nmφ、90nmφとして、電子線回折を行った結果を図53
(A)、(B)、(C)、(D)に示す。電子線のビーム径が1nmφにおいては、明瞭
なスポット(輝点)によるパターンの形成を確認することができる。また、電子線のビー
ム径を大きくしていくとスポット(輝点)がやや不明瞭になるが、回折パターンは確認す
ることができる。また、ビーム径90nmφでは、より明瞭なスポット(輝点)を確認す
ることができる。したがって、膜全体としてはCAAC−OS膜である、またはCAAC
−OS膜を含む膜であるということができる。
る。
本実施の形態では、先の実施の形態で説明したトランジスタを用いることの半導体装置
(表示装置)の例について説明する。
図26(A)に、半導体装置の一例を示す。図26(A)に示す半導体装置は、画素部
1100と、走査線駆動回路1104と、信号線駆動回路1106と、各々が平行または
略平行に配設され、かつ走査線駆動回路1104によって電位が制御されるm本の走査線
1107と、各々が平行または略平行に配設され、かつ信号線駆動回路1106によって
電位が制御されるn本の信号線1109と、を有する。さらに、画素部1100はマトリ
クス状に配設された複数の画素1101を有する。また、走査線1107に沿って、各々
が平行または略平行に配設された容量線1115を有する。なお、容量線1115は、信
号線1109に沿って、各々が平行または略平行に配設されていてもよい。
ち、いずれかの行に配設されたn個の画素1101と電気的に接続される。また、各信号
線1109は、m行n列に配設された画素1101のうち、いずれかの列に配設されたm
個の画素1101に電気的と接続される。m、nは、ともに1以上の整数である。また、
各容量線1115は、m行n列に配設された画素1101のうち、いずれかの行に配設さ
れたn個の画素1101と電気的に接続される。なお、容量線1115が、信号線110
9に沿って、各々が平行または略平行に配設されている場合は、m行n列に配設された画
素1101のうち、いずれかの列に配設されたm個の画素1101に電気的と接続される
。
である。図26(B)に示す画素1101は、走査線1107および信号線1109と電
気的に接続されたトランジスタ1103と、一方の電極がトランジスタ1103のドレイ
ン電極と電気的に接続され、他方の電極が一定の電位を供給する容量線1115と電気的
に接続された容量素子1105と、画素電極がトランジスタ1103のドレイン電極およ
び容量素子1105の一方の電極に電気的に接続され、画素電極と対向して設けられる電
極(対向電極)が対向電位を供給する配線に電気的に接続された液晶素子1108と、を
有する。
電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過または非
透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界(縦方向
の電界または斜め方向の電界を含む)によって制御される。なお、画素電極が形成される
基板において対向電極(共通電極ともいう)が形成される場合、液晶にかかる電界は横方
向の電界となる。
上面図を図27に示す。なお、図27においては、対向電極および液晶素子を省略する。
)に延伸して設けられている。信号線1109は、走査線1107に略直交する方向(図
中上下方向)に延伸して設けられている。容量線1115は、走査線1107と平行方向
に延伸して設けられている。なお、走査線1107および容量線1115は、走査線駆動
回路1104(図26(A)参照)と電気的に接続されており、信号線1109は、信号
線駆動回路1106(図26(A)参照)に電気的に接続されている。
られている。トランジスタ1103は、少なくとも、チャネル形成領域を有する半導体膜
1111と、ゲート電極と、ゲート絶縁膜(図27に図示せず)と、ソース電極と、およ
びドレイン電極とを含む。なお、走査線1107において、半導体膜1111と重畳する
領域はトランジスタ1103のゲート電極として機能する。信号線1109において、半
導体膜1111と重畳する領域はトランジスタ1103のソース電極として機能する。導
電膜1113において、半導体膜1111と重畳する領域はトランジスタ1103のドレ
イン電極として機能する。このため、ゲート電極、ソース電極、およびドレイン電極をそ
れぞれ、走査線1107、信号線1109、および導電膜1113と示す場合がある。ま
た、図27において、走査線1107は、上面形状において端部が半導体膜の端部より外
側に位置する。このため、走査線1107はバックライトなどの光源からの光を遮る遮光
膜として機能する。この結果、トランジスタに含まれる半導体膜1111に光が照射され
ず、トランジスタの電気特性の変動を抑制することができる。
素電極1121bと電気的に接続されている。なお、図27において、画素電極1121
bはハッチングを省略して図示している。
る領域に設けられている。容量素子1105は、開口1123aおよび開口1123bに
設けられた電極1121aおよび導電膜1125を通じて容量線1115と電気的に接続
されている。容量素子1105は、透光性を有する酸化物半導体で形成され、導電率を増
大させた透光性を有する導電膜1120と、透光性を有する画素電極1121bと、誘電
体膜として、トランジスタ1103に含まれ、透光性を有する絶縁膜(図27に図示せず
)とで構成されている。即ち、容量素子1105は透光性を有する。
を大きく(大面積に)形成することができる。従って、開口率を高めつつ、代表的には5
5%以上、好ましくは60%以上とすることが可能であると共に、電荷容量を増大させた
半導体装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶表示装置
においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度
の高い半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら
、本実施の形態に示す容量素子1105は透光性を有するため、当該容量素子を画素に設
けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代
表的には、画素密度が200ppi以上、さらには300ppi以上である高解像度の半
導体装置に好適に用いることができる。また、本発明の一態様は、高解像度の表示装置に
おいても、開口率を高めることができるため、バックライトなどの光源の光を効率よく利
用することができ、表示装置の消費電力を低減することができる。
間、および走査線駆動回路1104(図26(A)参照)に設けられるトランジスタの断
面図を図28に示す。ここでは、走査線駆動回路1104の上面図を省略すると共に、走
査線駆動回路1104の断面図をD1−D2に示す。なお、ここでは、走査線駆動回路1
104に設けられるトランジスタの断面図を示すが、該トランジスタは信号線駆動回路1
106にも設けることができる。
鎖線C1−C2間の構造について説明する。基板1102上に、トランジスタ1103の
ゲート電極を含む走査線1107と、走査線1107と同一表面上に設けられている容量
線1115とが設けられている。走査線1107および容量線1115上にゲート絶縁膜
1127が設けられている。ゲート絶縁膜1127の走査線1107と重畳する領域上に
半導体膜1111が設けられており、ゲート絶縁膜1127上に導電膜1120が設けら
れている。半導体膜1111上、およびゲート絶縁膜1127上にトランジスタ1103
のソース電極を含む信号線1109と、トランジスタ1103のドレイン電極を含む導電
膜1113とが設けられている。導電膜1120上に導電膜1125が設けられている。
ゲート絶縁膜1127上、信号線1109上、半導体膜1111上、導電膜1113上、
導電膜1125上、導電膜1120上にトランジスタ1103の保護絶縁膜として機能す
る絶縁膜1129、絶縁膜1131および絶縁膜1133が設けられている。ゲート絶縁
膜1127、絶縁膜1129、絶縁膜1131および絶縁膜1133には、容量線111
5に達する開口1123aが設けられており、また、絶縁膜1129、絶縁膜1131お
よび絶縁膜1133には、導電膜1125に達する開口1123bが設けられており、開
口1123a、開口1123b、容量線1115上、導電膜1125上および絶縁膜11
33上に電極1121aが設けられている。絶縁膜1129、絶縁膜1131および絶縁
膜1133には導電膜1113に達する開口1117(図27参照)が設けられており、
開口1117および絶縁膜1133上に画素電極1121bが設けられている。
11と同様に形成され、導電率を増大させた導電膜1120であり、一対の電極のうち他
方の電極が画素電極1121bであり、一対の電極の間に設けられた誘電体膜が絶縁膜1
129、絶縁膜1131および絶縁膜1133である。
板1102上に、トランジスタ1623のゲート電極1627が設けられている。ゲート
電極1627上にゲート絶縁膜1127が設けられている。ゲート絶縁膜1127のゲー
ト電極1627と重畳する領域上に半導体膜1628が設けられている。半導体膜162
8上、およびゲート絶縁膜1127上にトランジスタ1623のソース電極1629およ
びドレイン電極1639が設けられている。ゲート絶縁膜1127上、ソース電極162
9上、半導体膜1628上、およびドレイン電極1639上にトランジスタ1623の保
護絶縁膜として機能する絶縁膜1129、絶縁膜1131および絶縁膜1133が設けら
れている。絶縁膜1133上には、導電膜1641が設けられている。
並びにゲート絶縁膜1127との間には下地絶縁膜が設けられていてもよい。
なる導電膜1641を設けることで、異なるドレイン電圧において、オン電流の立ち上が
りゲート電圧のばらつきを低減することができる。また、導電膜1641と対向する半導
体膜1628の面において、ソース電極1629およびドレイン電極1639の間に流れ
る電流を制御することが可能であり、異なるトランジスタにおける電気特性のばらつきを
低減することができる。また、導電膜1641を設けることで、周囲の電界の変化が半導
体膜1628へ与える影響を軽減し、トランジスタの信頼性を向上させることができる。
さらには、導電膜1641の電位を、駆動回路の最低電位(Vss、例えばソース電極1
629の電位を基準とする場合、ソース電極1629の電位)と同電位またはそれと同等
電位とすることで、トランジスタのしきい値電圧の変動を低減することが可能であり、ト
ランジスタの信頼性を高めることができる。
化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化物などの酸
化絶縁材料を用いた、単層構造または積層構造で設けることができる。
以下、好ましくは10nm以上30nm以下とすることができる。絶縁膜1131の厚さ
は、30nm以上500nm以下、好ましくは150nm以上400nm以下とすること
ができる。
、窒化酸化アルミニウムなどの窒化絶縁材料を用いた、単層構造または積層構造で設ける
ことができる。
膜としては、例えば、TDS分析によって測定される水素の放出量が、5.0×1021
atoms/cm3未満であり、好ましくは3.0×1021atoms/cm3未満で
あり、さらに好ましくは1.0×1021atoms/cm3未満である窒化絶縁膜であ
る。
厚さとする。例えば、50nm以上200nm以下、好ましくは50nm以上150nm
以下、さらに好ましくは50nm以上100nm以下とすることができる。
(C)に示す回路図および図28に示す断面図を用いて説明する。
の一例である。図26(C)および図28に示すように、トランジスタ1103は、ゲー
ト電極を含む走査線1107と、ソース電極を含む信号線1109と、ドレイン電極を含
む導電膜1113とを有する。
15と接続する導電膜1120が一方の電極として機能する。また、ドレイン電極を含む
導電膜1113に接続する画素電極1121bが他方の電極として機能する。また、導電
膜1120および画素電極1121bの間に設けられる、絶縁膜1129、絶縁膜113
1および絶縁膜1133が誘電体膜として機能する。
1bおよび対向電極1154の間に設けられる液晶層で構成される。
パントを添加して、容量素子1105の電極として機能する。なぜなら、画素電極112
1bをゲート電極、絶縁膜1129、絶縁膜1131および絶縁膜1133をゲート絶縁
膜、容量線1115をソース電極またはドレイン電極と機能させることが可能であり、こ
の結果、容量素子1105をトランジスタと同様に動作させ、導電膜1120を導通状態
にすることができるからである。即ち、容量素子1105をMOS(Metal Oxi
de Semiconductor)キャパシタとすることが可能である。MOSキャパ
シタは、しきい値電圧(Vth)よりも高い電圧がMOSキャパシタを構成する電極の一
方(容量素子1105においては画素電極1121b)に加わると、充電される。また、
容量線1115に印加する電位を制御することで導電膜1120を導通状態とさせ、導電
膜1120を容量素子の一方の電極として機能させることができる。この場合、容量線1
115に印加する電位を以下のようにする。画素電極1121bの電位は、液晶素子11
08(図26(C)参照)を動作させるために、ビデオ信号の中心電位を基準として、プ
ラス方向およびマイナス方向に変動する。容量素子1105(MOSキャパシタ)を常に
導通状態にさせておくためには、容量線1115の電位を、常に、画素電極1121bに
印加する電位よりも容量素子1105(MOSキャパシタ)のしきい値電圧分以上低くし
ておく必要がある。ただし、容量素子1105において、一方の電極として機能する導電
膜1120は、n型であり、導電率が高いために、しきい値電圧がマイナス方向にシフト
する。導電膜1120の電位(換言すると、容量線1115の電位)は、容量素子110
5のしきい値電圧のマイナス方向へのシフト量に応じて、画素電極1121bがとりうる
最も低い電位から高くしていくことができる。従って、容量素子1105のしきい値電圧
が大きな負の値を示す場合、容量線1115の電位は画素電極1121bの電位よりも高
くすることができる。このようにすることで、導電膜1120を常に導通状態とすること
が可能であり、容量素子1105(MOSキャパシタ)を導通状態とすることができる。
素を透過させると共に、半導体膜1111および半導体膜1628との界面準位が低くな
る酸化絶縁膜とし、絶縁膜1131を、酸素過剰領域を含む酸化絶縁膜または化学量論的
組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、半導体膜1111お
よび半導体膜1628である酸化物半導体膜へ酸素を供給することが容易になり、当該酸
化物半導体膜からの酸素の脱離を防止すると共に、絶縁膜1131に含まれる当該酸素を
酸化物半導体膜に移動させ、酸化物半導体膜に含まれる酸素欠損を補填することが可能と
なる。この結果、トランジスタ1103がノーマリーオン特性となることを抑制すること
ができると共に、容量素子1105(MOSキャパシタ)が、常に導通状態とせしめるよ
うに、容量線1115に印加する電位を制御することが可能であるため、半導体装置の電
気特性および信頼性を向上させることができる。
で、外部から水素や水などの不純物が、半導体膜1111および導電膜1120に侵入す
ることを抑制できる。さらには、絶縁膜1133として、水素含有量が少ない窒化絶縁膜
を設けることで、トランジスタおよび容量素子1105(MOSキャパシタ)の電気特性
変動を抑制することができる。
。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。こ
の結果、表示品位の優れた半導体装置を得ることができる。
る。
本実施の形態では、先の実施の形態で説明したトランジスタを用いることのできる電子
機器の例について説明する。
び電気機器に適用することができる。電子機器および電気機器としては、テレビ、モニタ
ー等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、
ワードプロセッサ、DVD(Digital Versatile Disc)などの記
憶媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルCDプレーヤ
ー、ラジオ、テープレコーダー、ヘッドホンステレオ、ステレオ、コードレス電話子機、
トランシーバー、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手
帳、電子辞書、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチールカメラ、電
気シェーバー、ICチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、
電気掃除機、エアーコンディショナー等の空調設備、食器洗い機、食器乾燥機、衣類乾燥
機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷蔵冷凍庫、DNA保存用冷凍庫、放射
線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、
防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、
エレベーター、エスカレーター、産業用ロボット、電力貯蔵システム等の産業機器も挙げ
られる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機によ
り推進する移動体、例えば、電気自動車(EV:Electric Vehicle)、
内燃機関と電動機を併せ持ったハイブリッド車(HEV:Hybrid Electri
c Vehicle)、プラグインハイブリッド車(PHEV:Plug−in Hyb
rid Electric Vehicle)、これらのタイヤ車輪を無限軌道に変えた
装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ
用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、
宇宙探査機や惑星探査機、宇宙船などが挙げられる。これらの電子機器の具体例を図22
乃至図25に示す。
いて、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅
用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器な
ども火災報知器に含むものとする。
マイクロコンピュータ700は、警報装置の内部に設けられている。マイクロコンピュー
タ700は、高電位電源線VDDと電気的に接続されたパワーゲートコントローラー70
3と、高電位電源線VDDおよびパワーゲートコントローラー703と電気的に接続され
たパワーゲート704と、パワーゲート704と電気的に接続されたCPU(Centr
al Processing Unit)705と、パワーゲート704およびCPU7
05と電気的に接続された検出部709と、が設けられている。また、CPU705には
、揮発性記憶部706と不揮発性記憶部707と、が含まれている。
接続されている。インターフェース708もCPU705と同様にパワーゲート704と
電気的に接続されている。インターフェース708のバス規格としては、I2Cバスなど
を用いることができる。また、本実施の形態に示す警報装置には、インターフェース70
8を介してパワーゲート704と電気的に接続される発光素子730が設けられている。
、無機EL素子、LED(Light Emitting Diode)などを用いるこ
とができる。
ート704を制御する。パワーゲート704は、パワーゲートコントローラー703の制
御に従って、CPU705、検出部709およびインターフェース708に高電位電源線
VDDから供給される電源を供給または遮断する。ここで、パワーゲート704としては
、例えば、トランジスタなどのスイッチング素子を用いることができる。
により、光量を測定する期間に検出部709、CPU705およびインターフェース70
8への電源供給を行い、測定期間の合間には検出部709、CPU705およびインター
フェース708への電源供給を遮断することができる。このように警報装置を動作させる
ことにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることがで
きる。
用いられる、きわめてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトラ
ンジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワー
ゲート704で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることがで
きる。
線VDDに電源を供給しても良い。直流電源701の高電位側の電極は、高電位電源線V
DDと電気的に接続され、直流電源701の低電位側の電極は、低電位電源線VSSと電
気的に接続される。低電位電源線VSSはマイクロコンピュータ700に電気的に接続さ
れる。ここで、高電位電源線VDDは、高電位Hが与えられている。また、低電位電源線
VSSは、例えば接地電位(GND)などの低電位Lが与えられている。
続された電極と、低電位電源線VSSに電気的に接続された電極と、当該電池を保持する
ことができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実
施の形態に示す警報装置は、必ずしも直流電源701を設ける必要はなく、例えば、当該
警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い
。
蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。)を用いるこ
ともできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置で
は、火災に係る物理量を計測する。故に、検出部709には、火災に係る物理量として光
量を計測し、煙の存在を感知する。
ゲート704と電気的に接続されたアンプ712と、パワーゲート704およびCPU7
05と電気的に接続されたADコンバータ713と、を有する。発光素子730、および
検出部709に設けられた光センサ711、アンプ712並びにADコンバータ713は
、パワーゲート704が検出部709に電源を供給したときに動作する。
成された素子分離領域803と、ゲート絶縁膜807、ゲート電極809、n型の不純物
領域811a、n型の不純物領域811b、絶縁膜815および絶縁膜817を有するn
型のトランジスタ870とが形成されている。n型のトランジスタ870は、単結晶シリ
コンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可
能となる。これにより、高速アクセスが可能なCPUの揮発性記憶部を形成することがで
きる。
クトプラグ819aおよびコンタクトプラグ819bが形成され、絶縁膜817、コンタ
クトプラグ819aおよびコンタクトプラグ819b上に溝部を有する絶縁膜821が設
けられている。
1、配線823aおよび配線823b上には、スパッタリング法またはCVD法等によっ
て形成された絶縁膜820が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜
822が形成されている。
5が設けられており、絶縁膜825上には、第2のトランジスタ880と、光電変換素子
890が設けられている。
物膜806cと、酸化物膜806a、酸化物半導体膜806bおよび酸化物膜806cに
接する低抵抗領域805aおよび低抵抗領域805bと、低抵抗領域805aおよび低抵
抗領域805bに接するソース電極816aおよびドレイン電極816bと、ゲート絶縁
膜812と、ゲート電極804と、酸化物絶縁膜818を含む。また、光電変換素子89
0と第2のトランジスタ880を覆う絶縁膜845が設けられ、絶縁膜845上にドレイ
ン電極816bに接して配線849を有する。配線849は、第2のトランジスタ880
のドレイン電極とn型のトランジスタ870のゲート電極809とを電気的に接続するノ
ードとして機能する。なお、図面に示す断面C−Dは、断面A−Bに示すトランジスタ8
70の奥行き方向の断面を示している。
いることができ、酸化物膜806a、酸化物半導体膜806bおよび酸化物膜806cの
それぞれは、実施の形態1で説明した酸化物膜104a、酸化物半導体膜104bおよび
酸化物膜104cに相当する。また、ソース電極816aおよびドレイン電極816bの
それぞれは、実施の形態1で説明したソース電極106aおよびドレイン電極106bに
相当する。
膜の界面近傍の領域に自己整合的に低抵抗領域が形成され、ソース電極およびドレイン電
極をマスクにして、酸素を多層膜に添加することで、チャネル形成領域を高純度真性な領
域とすることができ、自己整合的に高純度真性な領域と低抵抗領域を形成することができ
る。当該トランジスタは多層膜中のチャネル形成領域における酸素欠損量を低減すること
ができ、電気特性が良好であるため、信頼性の高い半導体装置を提供することができる。
のトランジスタ880と、第3のトランジスタと、n型のトランジスタ870と、を含む
。ここで光電変換素子890としては、例えば、フォトダイオードなどを用いることがで
きる。
他方は、第2のトランジスタ880のソース電極816aもしくはドレイン電極816b
の一方に電気的に接続される。
、ソース電極816aもしくはドレイン電極816bの他方は、容量素子の一対の電極の
一方、第1のトランジスタのソース電極およびドレイン電極の一方、およびn型のトラン
ジスタ870のゲート電極と電気的に接続される(以下、当該ノードをノードFDと呼ぶ
場合がある)。
ランジスタのゲート電極は、リセット信号Resが与えられ、ソース電極およびドレイン
電極の他方は、高電位電源線VDDと電気的に接続される。
スタのソース電極およびドレイン電極の一方と、アンプ712と電気的に接続される。ま
た、n型のトランジスタ870のソース電極およびドレイン電極の他方は、高電位電源線
VDDと電気的に接続される。第3のトランジスタのゲート電極は、バイアス信号Bia
sが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線VSSと電気的に
接続される。
の寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとし
ては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とする
ことによりノードFDの電位を長時間保持することが可能となる。
25上に光電変換素子890が設けられている。
0上に接して設けられたソース電極816a、電極816cと、を有する。ソース電極8
16aは第2のトランジスタ880のソース電極またはドレイン電極として機能する電極
であり、光電変換素子890と第2のトランジスタ880とを電気的に接続している。
、酸化物絶縁膜818および絶縁膜845が設けられている。また、絶縁膜845上に配
線856が設けられており、ゲート絶縁膜812、酸化物絶縁膜818および絶縁膜84
5に設けられた開口を介して電極816cと接する。
配線849と同様の工程で作成することができる。
ば、シリコンやゲルマニウムなどを用いることができる。半導体膜860にシリコンを用
いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウム
では吸収できる電磁波の波長が異なるため、半導体膜860にゲルマニウムを用いる構成
とすると、赤外線を中心に検知するセンサとして用いることができる。
内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することがで
きる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまた
は光電変換素子を外付けとして、マイクロコンピュータ700に電気的に接続すればよい
。
た複数の回路を組み合わせ、それらを1つのICチップに搭載したCPU705が用いら
れる。
具体的な構成を示すブロック図である。
etic logic unit、演算回路)、ALUコントローラ922、インストラ
クションデコーダ923、インタラプトコントローラ924、タイミングコントローラ9
25、レジスタ926、レジスタコントローラ927、バスインターフェース928(B
us I/F)、書き換え可能なROM929、およびROMインターフェース919(
ROM I/F)を有している。基板920は、半導体基板、SOI基板、ガラス基板な
どを用いる。ROM929およびROMインターフェース919は、別チップに設けても
よい。もちろん、図24(A)に示すCPUは、その構成を簡略化して示した一例にすぎ
ず、実際のCPUはその用途によって多種多様な構成を有している。
デコーダ923に入力され、デコードされた後、ALUコントローラ922、インタラプ
トコントローラ924、レジスタコントローラ927、タイミングコントローラ925に
入力される。
927、タイミングコントローラ925は、デコードされた命令に基づき、各種制御を行
なう。具体的にALUコントローラ922は、ALU921の動作を制御するための信号
を生成する。また、インタラプトコントローラ924は、CPUのプログラム実行中に、
外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断
し、処理する。レジスタコントローラ927は、レジスタ926のアドレスを生成し、C
PUの状態に応じてレジスタ926の読み出しや書き込みを行なう。
インストラクションデコーダ923、インタラプトコントローラ924、およびレジスタ
コントローラ927の動作のタイミングを制御する信号を生成する。例えばタイミングコ
ントローラ925は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生
成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供
給する。
ジスタ926のメモリセルとして、先の実施の形態に示したトランジスタを用いることが
できる。
らの指示に従い、レジスタ926における保持動作の選択を行う。すなわち、レジスタ9
26が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ926内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ926内のメモリセルへの電源電圧の供給を停止することができる。
、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図24(B)および図24(C)の回路の
説明を行う。
ッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示
す。
有するメモリセル群903とを有している。具体的に、各メモリセル902には、先の実
施の形態に記載されているトランジスタを用いることができる。メモリセル群903が有
する各メモリセル902には、スイッチング素子901を介して、ハイレベルの電源電位
VDDが供給されている。さらに、メモリセル群903が有する各メモリセル902には
、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
スタを用いており、当該トランジスタは、そのゲート電極に与えられる信号SigAによ
りスイッチングが制御される。
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子901が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。
る各メモリセル902への、ハイレベルの電源電位VDDの供給が制御されているが、ス
イッチング素子901により、ローレベルの電源電位VSSの供給が制御されていてもよ
い。
チング素子901を介して、ローレベルの電源電位VSSが供給されている、記憶装置の
一例を示す。スイッチング素子901により、メモリセル群903が有する各メモリセル
902への、ローレベルの電源電位VSSの供給を制御することができる。
スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより
消費電力を低減することができる。
Processor)、カスタムLSI、FPGA(Field Programmab
le Gate Array)等のLSIにも応用可能である。
用いたCPUを含む電気機器の一例である。表示装置1000は、TV放送受信用の表示
装置に相当し、筐体1001、表示部1002、スピーカー部1003、CPU1004
等を有する。CPU1004は、筐体1001の内部に設けられている。表示装置100
0は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用
いることもできる。先の実施の形態に示したトランジスタを表示装置1000のCPUに
用いることによって省電力化が図れる。
光装置、電気泳動表示装置、DMD(Digital Micromirror Dev
ice)、PDP(Plasma Display Panel)、FED(Field
Emission Display)などの、半導体表示装置を用いることができる。
ど、全ての情報表示用表示装置が含まれる。
イクロコンピュータ1011を有している。マイクロコンピュータ1011は、先の実施
の形態に示したトランジスタを用いたCPUを含む電気機器の一例である。
ショナーは、先の実施の形態に示したトランジスタを用いたCPUを含む電気機器の一例
である。具体的に、室内機1020は、筐体1021、送風口1022、CPU1023
等を有する。図25(A)において、CPU1023が、室内機1020に設けられてい
る場合を例示しているが、CPU1023は室外機1024に設けられていてもよい。ま
たは、室内機1020と室外機1024の両方に、CPU1023が設けられていてもよ
い。先の実施の形態に示したトランジスタをエアーコンディショナーのCPUに用いるこ
とによって省電力化が図れる。
スタを用いたCPUを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫1030は
、筐体1031、冷蔵室用扉1032、冷凍室用扉1033、CPU1034等を有する
。図25(A)では、CPU1034が、筐体1031の内部に設けられている。先の実
施の形態に示したトランジスタを電気冷凍冷蔵庫1030のCPU1034に用いること
によって省電力化が図れる。
40には、二次電池1041が搭載されている。二次電池1041の電力は、制御回路1
042により出力が調整されて、駆動装置1043に供給される。制御回路1042は、
図示しないROM、RAM、CPU等を有する処理装置1044によって制御される。先
の実施の形態に示したトランジスタを電気自動車1040のCPUに用いることによって
省電力化が図れる。
、を組み合わせて構成される。処理装置1044は、電気自動車1040の運転者の操作
情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など)の入力情報に基づき、制御回路1042に制御信号を出力する。制御回
路1042は、処理装置1044の制御信号により、二次電池1041から供給される電
気エネルギーを調整して駆動装置1043の出力を制御する。交流電動機を搭載している
場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
る。
rption Spectroscopy:昇温脱離ガス分光法)分析結果について説明
する。まず、窒化物絶縁膜の断面観察に用いたサンプルの作製方法について説明する。
囲気にて、950℃の温度で行い、厚さは100nmとした。次に、熱酸化膜上にスパッ
タリング法を用いて、窒化シリコン膜を300nm成膜した。窒化シリコン膜は、スパッ
タリングターゲットとして、シリコンを用い、スパッタリングガスとして、5sccmの
アルゴンと20sccmの窒素とをスパッタリング装置の処理室内に供給し、処理室内の
圧力を0.2Paに制御して、3.0kWのRF電源を供給して成膜した。なお、窒化シ
リコン膜を成膜する際の基板温度は、350℃とした。
ng Transmission Electron Microscopy)で断面観
察を行った。図29に実施例サンプルのSTEM像を示す。
HClを含む酸素雰囲気にて、950℃の温度で行い、厚さは100nmとした。次に、
熱酸化膜上にスパッタリング法を用いて、第1の窒化シリコン膜を300nm成膜し、第
1の窒化シリコン膜上に第2の窒化シリコン膜を50nm成膜した。第1の窒化シリコン
膜は、流量60sccmのシラン、流量1000sccmの窒素および流量480scc
mのアンモニアを原料ガスとし、反応室の圧力を300Pa、基板温度を350℃とし、
350Wの高周波電力を平行平板電極に供給したプラズマCVD法により形成した。第2
の窒化シリコン膜は、スパッタリングターゲットとして、シリコンを用い、スパッタリン
グガスとして、5sccmのアルゴンと20sccmの窒素とをスパッタリング装置の処
理室内に供給し、処理室内の圧力を0.2Paに制御して、3.0kWのRF電源を供給
して成膜した。なお、窒化シリコン膜を成膜する際の基板温度は、350℃とした。比較
例として、シリコンウェハ上に熱酸化膜、第1の窒化シリコン膜が成膜された比較例サン
プルも用意した。
たM/z=2(H2)、M/z=18(H2O)、M/z=28(N2)およびM/z=
32(O2)のTDS結果を示す。図31に実施例サンプルにおいて測定されたM/z=
2(H2)、M/z=18(H2O)、M/z=28(N2)およびM/z=32(O2
)のTDS結果を示す。
ン膜により、水素(H2)の強度が低減していることが確認された。
リア性が高いことが確認できた。
iffraction)測定を行った。測定で使用したサンプル2A乃至サンプル2Gの
作製方法について説明する。
酸素雰囲気にて、950℃の温度で行い、厚さは100nmとした。次に、熱酸化膜上に
スパッタリング法を用いて酸化シリコン膜を300nm成膜した。酸化シリコン膜は、ス
パッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、50
sccmの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4P
aに制御して、1.5kWのRF電源を供給して成膜した。なお、酸化シリコン膜を成膜
する際の基板温度は、100℃とした。
リコン膜上に第1の酸化物膜として、原子数比がIn:Ga:Zn=1:3:2のIn−
Ga−Zn酸化物膜を5nm成膜した。当該In−Ga−Zn酸化物膜は、スパッタリン
グターゲットとして、原子数比がIn:Ga:Zn=1:3:2のターゲットを用い、ス
パッタリングガスとして、30sccmのアルゴンと、15sccmの酸素をスパッタリ
ング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して、0.5kWの直
流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成膜する際の基板温
度は、200℃とした。
1:1のIn−Ga−Zn酸化物膜を15nm成膜した。当該In−Ga−Zn酸化物膜
は、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=1:1:1のター
ゲットを用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの
酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して
、0.5kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成
膜する際の基板温度は、400℃とした。
3:2のIn−Ga−Zn酸化物膜を成膜した。当該In−Ga−Zn酸化物膜は、スパ
ッタリングターゲットとして、原子数比がIn:Ga:Zn=1:3:2のターゲットを
用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの酸素をス
パッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して、0.5
kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成膜する際
の基板温度は、200℃とした。なお、第3の酸化物半導体膜の膜厚を5nm、10nm
、15nmのものを作製した。
加した。添加条件は、加速電圧5kV、ドーズ量を5.0×1015ions/cm2と
した。
mのものをサンプル2B、20nmのものをサンプル2Cとして作製した。
第2の酸化物膜上に酸化窒化シリコン膜を20nm成膜した。酸化窒化シリコン膜は、シ
ラン1sccm、一酸化二窒素800sccmをプラズマCVD装置の反応室に供給し、
反応室内の圧力を40Paに制御し、27.12MHzの高周波電源を用いて100Wの
電力を供給して形成した。なお、当該酸化窒化シリコン膜は、基板温度を350℃として
形成した。
O2 +)を添加した。添加条件は、加速電圧5kV、ドーズ量を5.0×1015ion
s/cm2とした。
10nmのものをサンプル2E、20nmのものをサンプル2Fとして作製した。
て作製した。
RDスペクトルを測定した結果を図32および図33に示す。図32および図33におい
て、縦軸はx線回折強度(任意単位)であり、横軸は回折角2θ(deg.)である。な
お、XRDスペクトルの測定は、Bruker AXS社製X線回折装置D8 ADVA
NCEを用いた。
うにXRDスペクトルにおいて、第2の酸化物膜の膜厚が小さくなると2θ=31°近傍
に結晶に起因するピークが小さくなることが確認できた。また、酸化窒化シリコン膜を介
して第2の酸化物膜に酸素を添加する場合、図32(D)乃至図32(F)に示すように
XRDスペクトルにおいて、第2の酸化物膜の膜厚によらず、2θ=31°近傍に結晶に
起因するピークが見られ、結晶性酸化物半導体膜であることが確認できた。また、図33
のXRDスペクトルと比較しても、2θ=31°近傍に結晶に起因するピークに差異は見
られず、酸化窒化シリコン膜により結晶性酸化物半導体膜を保護していることが確認され
た。
膜を除去し、酸化物膜のシート抵抗を測定した。測定で使用したサンプル3A乃至サンプ
ル3Hの作製方法について説明する。
酸素雰囲気にて、950℃の温度で行い、厚さは100nmとした。次に、熱酸化膜上に
スパッタリング法を用いて酸化シリコン膜を300nm成膜した。酸化シリコン膜は、ス
パッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、50
sccmの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4P
aに制御して、1.5kWのRF電源を供給して成膜した。なお、酸化シリコン膜を成膜
する際の基板温度は、100℃とした。
リコン膜上に第1の酸化物膜として、原子数比がIn:Ga:Zn=1:3:2のIn−
Ga−Zn酸化物膜を20nm成膜した。当該In−Ga−Zn酸化物膜は、スパッタリ
ングターゲットとして、原子数比がIn:Ga:Zn=1:3:2のターゲットを用い、
スパッタリングガスとして、30sccmのアルゴンと、15sccmの酸素をスパッタ
リング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して、0.5kWの
直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成膜する際の基板
温度は、200℃とした。
1:1のIn−Ga−Zn酸化物膜を15nm成膜した。当該In−Ga−Zn酸化物膜
は、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=1:1:1のター
ゲットを用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの
酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して
、0.5kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成
膜する際の基板温度は、300℃とした。
3:2のIn−Ga−Zn酸化物膜を成膜した。当該In−Ga−Zn酸化物膜は、スパ
ッタリングターゲットとして、原子数比がIn:Ga:Zn=1:3:2のターゲットを
用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの酸素をス
パッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して、0.5
kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成膜する際
の基板温度は、200℃とした。なお、第3の酸化物半導体膜の膜厚を0nm、5nm、
10nm、15nmのものを作製した。
後、酸素雰囲気下、450℃で1時間であった。
グステン膜は、タングステンをスパッタリングターゲットとし、スパッタリングガスとし
て、80sccmのアルゴンと、10sccmの加熱したアルゴンをスパッタリング装置
の処理室内に供給し、処理室内の圧力を0.8Paに制御して、1.0kWの直流電力を
供給して成膜した。
た。
5nmのものをサンプル3B、10nmのものをサンプル3C、20nmのものをサンプ
ル3Dとして作製した。
の膜厚を0nmとしたものをサンプル3E、5nmのものをサンプル3F、10nmのも
のをサンプル3G、20nmのものをサンプル3Hとして作製した。
45sccmのCl2と55sccmのCH4と55sccmのO2を用い、バイアス電
力を110Wとし、ICP電源電力を3000Wとし、圧力を0.67Paとする。なお
、タングステン膜をドライエッチングする際の基板温度は、40℃とした。
)を添加した。添加条件は、加速電圧5kV、ドーズ量を5.0×1015ions/c
m2とした。
測定した。エッチング条件は、過酸化水素水とアンモニアの混合水溶液(過酸化水素水:
アンモニア水:水=5:2:5)を用いた。また、第2の酸化物膜のエッチング深さは、
エッチングの前後における分光エリプソメトリーを用いて測定した残膜の厚さから求めた
。
熱処理を行っていないサンプル3E乃至サンプル3Hのシート抵抗値をそれぞれ示す。な
お、図中の点線は上限の測定限界値(6MΩ/□)を示している。
ことが確認された。また、加熱処理を行うことでシート抵抗の値が小さくなることが確認
された。また、第2の酸化物膜の膜厚を厚い場合に酸素を添加すると、表面付近では高抵
抗化するが、第2の酸化物膜の膜中では低抵抗領域が存在することが確認された。
GZO膜の表面から約15nmの深さまで低抵抗化していることが確認できた。第2の酸
化物膜の表面近傍に低抵抗なIGZOとタングステンの混合層が形成されていること、ま
たはIGZO膜中の酸素がタングステン膜中に移動することでIGZO膜の表面近傍の酸
素欠損によるn型化した領域が形成されていること、などが示唆された。
n Mass Spectrometry)による評価結果について説明する。
よびサンプル3Fの第2の酸化物膜の膜厚が15nmのサンプル4Aであり、各サンプル
にはイオンインプランテーション法により酸素を添加している。
ルを示す。
クが確認された。また、多層膜の表面から約20nmの深さにまで18Oが拡散している
ことが確認された。
価を行った。評価で使用したサンプルの作製方法について説明する。
酸素雰囲気にて、950℃の温度で行い、厚さは100nmとした。次に、熱酸化膜上に
スパッタリング法を用いて酸化シリコン膜を300nm成膜した。酸化シリコン膜は、ス
パッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、50
sccmの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4P
aに制御して、1.5kWのRF電源を供給して成膜した。なお、酸化シリコン膜を成膜
する際の基板温度は、100℃とした。
った。その後、イオンインプランテーション法により、酸化シリコン膜に、酸素(16O
)を添加した。添加条件は、加速電圧60kV、ドーズ量を2.0×1016ions/
cm2とした。
リコン膜上に第1の酸化物膜として、原子数比がIn:Ga:Zn=1:3:2のIn−
Ga−Zn酸化物膜を20nm成膜した。当該In−Ga−Zn酸化物膜は、スパッタリ
ングターゲットとして、原子数比がIn:Ga:Zn=1:3:2のターゲットを用い、
スパッタリングガスとして、30sccmのアルゴンと、15sccmの酸素をスパッタ
リング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して、0.5kWの
直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成膜する際の基板
温度は、200℃とした。
1:1のIn−Ga−Zn酸化物膜を15nm成膜した。当該In−Ga−Zn酸化物膜
は、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=1:1:1のター
ゲットを用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの
酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して
、0.5kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成
膜する際の基板温度は、300℃とした。
3:2のIn−Ga−Zn酸化物膜を10nm成膜した。当該In−Ga−Zn酸化物膜
は、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=1:3:2のター
ゲットを用い、スパッタリングガスとして、30sccmのアルゴンと、15sccmの
酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を0.4Paに制御して
、0.5kWの直流電力を供給して成膜した。なお、当該In−Ga−Zn酸化物膜を成
膜する際の基板温度は、200℃とした。
後、酸素雰囲気下、450℃で1時間であった。
グステン膜は、タングステンをスパッタリングターゲットとし、スパッタリングガスとし
て、80sccmのアルゴンと、10sccmの加熱したアルゴンをスパッタリング装置
の処理室内に供給し、処理室内の圧力を0.8Paに制御して、1.0kWの直流電力を
供給して成膜した。タングステン膜成膜後、タングステン膜の一部をエッチングして(エ
ッチング条件:エッチングガスを55sccmのCF4と45sccmのCl2と55s
ccmのO2)、ICP電源電力3000W、バイアス電力110W、圧力0.67Pa
、基板温度40℃)、ソース電極およびドレイン電極を形成した。
た。添加条件は、加速電圧5kV、ドーズ量を5.0×1015ions/cm2とした
。
を形成した。酸化シリコン膜は、反応室内の圧力を200Paに制御し、CVD法にて形
成した。
膜し、該窒化タンタル上にスパッタリング法で厚さ135nmのタングステン膜を成膜し
た。窒化タンタル膜は、窒化タンタルをスパッタリングターゲットとし、スパッタリング
ガスとして、50sccmのアルゴンと、10sccmの窒素をスパッタリング装置の処
理室内に供給し、処理室内の圧力を0.6Paに制御して、1.0kWの直流電力を供給
して成膜した。タングステン膜は、タングステンをスパッタリングターゲットとし、スパ
ッタリングガスとして、100sccmのアルゴンと、10sccmの加熱したアルゴン
をスパッタリング装置の処理室内に供給し、処理室内の圧力を2.0Paに制御して、4
.0kWの直流電力を供給して成膜した。タングステン膜成膜後、窒化タンタルおよびタ
ングステン膜の一部をエッチングして(タングステン膜のエッチング条件:エッチングガ
ス(CF4:Cl2:O2=55sccm:45sccm:55sccm)、ICP電源
電力3000W、バイアス電力110W、圧力0.67Pa、基板温度40℃、窒化タン
タル膜エッチング条件:エッチングガス(Cl2=100sccm)、ICP電源電力2
000W、バイアス電力50W、圧力0.67Pa、基板温度40℃)、ゲート電極を形
成した。
膜を成膜し、該酸化アルミニウム上にCVD法で厚さ135nmの酸化シリコン膜を成膜
した。
成した。
nm、アルミニウム膜200nm上にチタン膜50nm)を形成した。
った。
した。また、比較として酸素を添加していない比較例トランジスタも作製した。
.1Vとし、ゲート電圧(Vg:[V])を−3Vから3まで掃引した際の、ドレイン電
流(Id:[A])の測定を行った。実施例トランジスタの測定結果を図37(A)、比
較例トランジスタの測定結果を図37(B)に示す。図37において、ドレイン電圧(V
d:[V])が3Vのときおよび0.1Vのときの測定結果であり、横軸はゲート電圧(
Vg:[V])、縦軸はドレイン電流(Id:[A])を示す。なお、「ドレイン電圧(
Vd:[V])」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート
電圧(Vg:[V])」とは、ソースを基準としたゲートとソースの電位差である。
較例トランジスタより電気特性のばらつきが小さいことが確認できた。
ことが示された。
トランジスタのVg−Id特性において、トランジスタのチャネル長が短くなるとドレ
イン電圧Vdによるオン電流が流れ始めるゲート電圧(立ち上がりゲート電圧ともいう)
が異なることが観測されている。そこで、計算によりチャネル長と立ち上がりゲート電圧
の関係を調べた。
を示し、Sはソース電極を示し、Dはドレイン電極を示し、GIはゲート絶縁膜を示し、
GEはゲート電極を示す。なお、酸化物半導体膜と、ソース電極、ドレイン電極との間に
は、酸化物半導体膜よりもキャリア密度の高いn層(図中ではnと表記)を有する。また
、n層との対比で、酸化物半導体膜(OS)をi層(iと表記)と呼ぶ。また、ソース電
極およびドレイン電極と重畳しないn層のチャネル長方向の長さをそれぞれΔLとする。
このとき、実効チャネル長LeffをLeff=L−2ΔL(ΔL≧0)と定義したとき
、Leffはチャネル長Lより短くなる。
ト電極の仕事関数を5eV、ゲート絶縁膜を、ゲート電極側から順に窒化シリコン(誘電
率ε=7.5)を400nmと酸化窒化シリコン(誘電率ε=4.1)を50nmの積層
膜とし、酸化物半導体膜を35nmとした。酸化物半導体膜の伝導帯の下端と価電子帯の
上端とのエネルギー差Egは3.2eV、酸化物半導体膜の電子親和力χは4.8eV、
酸化物半導体膜の誘電率εは15、酸化物半導体膜の電子移動度μnは10cm2/Vs
、酸化物半導体膜の正孔移動度μnは0.01cm2/Vs、伝導帯の実効状態密度Nc
は5×1018cm−3、価電子帯の実効状態密度Nvは5×1018cm−3、ドナー
密度Ndは6.6×10−9cm−3とした。また、n層のドナー密度は5×1018c
m−3とした。なお、長さΔLを0μm、0.1μm、0.3μm、0.5μmの4条件
変化させ、計算を行った。
効チャネル長が2.0μmのとき)、長さΔLが0.1μmのとき(つまり、実効チャネ
ル長が1.8μmのとき(チャネル長の長さの10%が長さΔL))、長さΔLが0.3
μmのとき(つまり、実効チャネル長が1.4μmのとき(チャネル長の長さの30%が
長さΔL))、ドレイン電圧Vdが1Vと10Vでの立ち上がりゲート電圧は同じ結果と
なった。一方、長さΔLが0.5μmのとき(つまり、実効チャネル長が1.0μmのと
き)、ドレイン電圧Vdが1Vと10Vでの立ち上がりゲート電圧は異なる結果、つまり
、立ち上がり位置がスプリットする結果となった。
め、酸化物半導体膜に酸素を添加し、n層をi層にすることで実効チャネル長を長くする
ことができ、立ち上がり位置がスプリットすることを抑制することが示唆された。
は3%未満であるとよい。また、1桁以上異なる2つのドレイン電圧において、1pA/
μmでのスプリット幅が大きいドレイン電圧よりも小さい。好ましくは、スプリット幅が
大きい電圧の1/3未満であるとよい。
102 下地絶縁膜
104 多層膜
104a 酸化物膜
104b 酸化物半導体膜
104c 酸化物膜
104d 領域
104e 酸化物膜
105 低抵抗領域
105a 低抵抗領域
105b 低抵抗領域
105c 領域
106 導電膜
106a ソース電極
106b ドレイン電極
107a 導電膜
107b 導電膜
108 ゲート絶縁膜
110 ゲート電極
112 酸化物絶縁膜
114 窒化物絶縁膜
120 酸素
150 トランジスタ
190 トランジスタ
195 トランジスタ
200 トランジスタ
210 トランジスタ
220 トランジスタ
230 トランジスタ
240 トランジスタ
250 トランジスタ
290 トランジスタ
295 トランジスタ
300 トランジスタ
310 トランジスタ
320 トランジスタ
330 トランジスタ
340 トランジスタ
400 トランジスタ
402 トランジスタ
404 容量素子
406 素子分離絶縁層
410 基板
420 絶縁膜
550 メモリセル
551 メモリセルアレイ
551a メモリセルアレイ
551b メモリセルアレイ
553 周辺回路
554 容量素子
562 トランジスタ
600 スパッタリング用ターゲット
601 イオン
602 スパッタリング粒子
603 被成膜面
700 マイクロコンピュータ
701 直流電源
702 バスライン
703 パワーゲートコントローラー
704 パワーゲート
705 CPU
706 揮発性記憶部
707 不揮発性記憶部
708 インターフェース
709 検出部
711 光センサ
712 アンプ
713 ADコンバータ
730 発光素子
801 半導体基板
803 素子分離領域
804 ゲート電極
805a 低抵抗領域
805b 低抵抗領域
806a 酸化物膜
806b 酸化物半導体膜
806c 酸化物膜
807 ゲート絶縁膜
809 ゲート電極
811a 不純物領域
811b 不純物領域
812 ゲート絶縁膜
815 絶縁膜
816a ソース電極
816b ドレイン電極
816c 電極
817 絶縁膜
818 酸化物絶縁膜
819a コンタクトプラグ
819b コンタクトプラグ
820 絶縁膜
821 絶縁膜
822 絶縁膜
823a 配線
823b 配線
825 絶縁膜
845 絶縁膜
849 配線
856 配線
860 半導体膜
870 トランジスタ
880 トランジスタ
890 光電変換素子
901 スイッチング素子
902 メモリセル
903 メモリセル群
919 ROMインターフェース
920 基板
921 ALU
922 ALUコントローラ
923 インストラクションデコーダ
924 インタラプトコントローラ
925 タイミングコントローラ
926 レジスタ
927 レジスタコントローラ
928 バスインターフェース
929 ROM
1000 表示装置
1001 筐体
1002 表示部
1003 スピーカー部
1004 CPU
1010 警報装置
1011 マイクロコンピュータ
1020 室内機
1021 筐体
1022 送風口
1023 CPU
1024 室外機
1030 電気冷凍冷蔵庫
1031 筐体
1032 冷蔵室用扉
1033 冷凍室用扉
1034 CPU
1040 電気自動車
1041 二次電池
1042 制御回路
1043 駆動装置
1044 処理装置
1100 画素部
1101 画素
1102 基板
1103 トランジスタ
1104 走査線駆動回路
1105 容量素子
1106 信号線駆動回路
1107 走査線
1108 液晶素子
1109 信号線
1111 半導体膜
1113 導電膜
1115 容量線
1117 開口
1120 導電膜
1121a 電極
1121b 画素電極
1123a 開口
1123b 開口
1125 導電膜
1127 ゲート絶縁膜
1129 絶縁膜
1131 絶縁膜
1133 絶縁膜
1154 対向電極
1623 トランジスタ
1627 ゲート電極
1628 半導体膜
1629 ソース電極
1639 ドレイン電極
1641 導電膜
2211 半導体基板
2212 絶縁膜
2213 ゲート電極
2214 ゲート絶縁膜
2215 ソース領域およびドレイン領域
Claims (1)
- 酸化物半導体膜を形成し、
前記酸化物半導体膜上に導電膜を形成し、
前記導電膜の形成と同時に、前記酸化物半導体膜と前記導電膜との間に低抵抗領域を形成し、
前記導電膜を加工してソース電極およびドレイン電極を形成し、
前記ソース電極および前記ドレイン電極と重畳しない前記低抵抗領域に対して、酸素を添加し、前記低抵抗領域より高抵抗なチャネル形成領域と、前記チャネル形成領域を挟む第1の低抵抗領域および第2の低抵抗領域を形成することを特徴とする半導体装置の作製方法。
Applications Claiming Priority (3)
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