JP6285703B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化又は高集積化が可能な半導体装置を提供することを課題の一とする。
または、本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気的特性を付与することを課題の一とする。
または、本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、ノーマリオンになりにくい半導体装置を提供することを課題の一とする。または、本発明の一態様は、リーク電流が増えにくい半導体装置を提供することを課題の一とする。または、本発明の一態様は、しきい値電圧が変動しにくい半導体装置を提供することを課題の一とする。または、本発明の一態様は、しきい値電圧が劣化しにくい半導体装置を提供することを課題の一とする。または、本発明の一態様は、ショートチャネル効果の影響を受けにくい半導体装置を提供することを課題の一とする。または、本発明の一態様は、ソース領域とドレイン領域とがショートしづらい半導体装置を提供することを課題の一とする。または、本発明の一態様は、チャネル長のばらつきの影響を受けにくい半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上に設けられた島状の酸化物半導体層と、酸化物半導体層の側面を囲う絶縁層と、酸化物半導体層の上面、及び絶縁層の上面と接するソース電極層及びドレイン電極層と、酸化物半導体層と重ねて設けられたゲート電極層と、酸化物半導体層とゲート電極層との間に設けられたゲート絶縁層と、を有し、ソース電極層、ドレイン電極層は、酸化物半導体層の上面よりも上側に設けられ、絶縁層の上面は、平坦化処理が施されていることを特徴とする、半導体装置である。
また、本発明の一態様の半導体装置において、酸化物半導体層と絶縁層との間に酸化物層を有し、酸化物層は、酸化物半導体層の側面に接して設けられることが好ましい。
また、本発明の一態様の半導体装置において、ソース電極層は、第１のソース電極層と第２のソース電極層とが順に積層され、ドレイン電極層は、第１のドレイン電極層と第２のドレイン電極層とが順に積層され、第１のソース電極層及び第１のドレイン電極層は、酸化物半導体層の上面、及び絶縁層の上面と接して設けられ、第２のソース電極層及び第２のドレイン電極層は、酸化物半導体層の上面と接して設けられることが好ましい。
また、本発明の一態様の半導体装置において、酸化物半導体層の下面に接して設けられる第１の酸化物層を有し、絶縁層は、第１の酸化物層の側面を囲って設けられることが好ましい。
また、本発明の一態様の半導体装置において、酸化物半導体層の上面、ソース電極層の上面、及びドレイン電極層の上面に接する、第２の酸化物層を有することが好ましい。
本発明の一態様によれば、微細化又は高集積化が可能な半導体装置を提供できる。
また、本発明の一態様によれば、酸化物半導体を用いた半導体装置に良好な電気特性を付与することができる。
また、本発明の一態様によれば、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することができる。
実施の形態に係る、トランジスタの構成例を説明する図。 実施の形態に係る、トランジスタの構成例を説明する図。 実施の形態に係る、トランジスタの構成例を説明する図。 実施の形態に係る、トランジスタの構成例を説明する図。 実施の形態に係る、トランジスタの構成例を説明する図。 実施の形態に係る、トランジスタの作製方法例を説明する図。 実施の形態に係る、トランジスタの作製方法例を説明する図。 実施の形態に係る、トランジスタの作製方法例を説明する図。 実施の形態に係る、トランジスタの作製方法例を説明する図。 実施の形態に係る、トランジスタの作製方法例を説明する図。 実施の形態に係る、トランジスタに含まれる積層構造を示す概念図。 実施の形態に係る、酸化物積層のバンド構造を説明する図。 実施の形態に係る、酸化物積層のバンド構造を説明する図。 実施の形態に係る、酸化物積層のバンド構造を説明する図。 実施の形態に係る、半導体装置を示す回路図、及び断面図。 実施の形態に係る、半導体装置を示す回路図、及び断面図。 実施の形態に係る、半導体装置の断面図。 実施の形態に係る、半導体装置の一例を示すブロック図。 実施の形態に係る、半導体装置の一例を示すブロック図。 実施の形態に係る、半導体装置の一例を示す図。 実施の形態に係る、窒化チタン膜の組成と成膜条件の関係。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含有される積層構造について、図１１を用いて説明する。
半導体装置に含まれる積層構造は、絶縁層４０２と、ゲート絶縁層４１０との間に酸化物積層４０４を有して構成される。また、酸化物積層４０４は、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃを含む。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含む酸化物層である。
酸化物半導体層４０４ｂとしては、少なくともインジウム、亜鉛及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層４０４ｂがインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。
酸化物半導体層４０４ｂの下層の第１の酸化物層４０４ａとしてはＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層４０４ｂよりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層４０４ａとして、酸化物半導体層４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層４０４ａは酸化物半導体層４０４ｂよりも酸素欠損が生じにくい酸化物層である。
また、酸化物半導体層４０４ｂの上層の第２の酸化物層４０４ｃとしては、第１の酸化物層４０４ａと同様にＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層４０４ｂよりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層４０４ｃとして、酸化物半導体層４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。
つまり、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、第１の酸化物層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
なお、第１の酸化物層４０４ａと、第２の酸化物層４０４ｃとは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としてもよい。
第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃには、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。
第１の酸化物層４０４ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上であって、２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート絶縁層４１０を介して酸化物積層４０４と重畳するゲート電極層に電圧を印加すると、酸化物積層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４１０との間に第２の酸化物層４０４ｃが形成されていることよって、トランジスタのチャネルをゲート絶縁層４１０と接しない構造とすることができる。
［酸化物積層のバンド構造］
酸化物積層４０４のバンド構造を説明する。バンド構造の解析は、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物積層４０４に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物積層、当該積層を構成するそれぞれの層を第１の酸化物層、酸化物半導体層、第２の酸化物層と称して説明する。
第１の酸化物層、酸化物半導体層、第２の酸化物層の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、第１の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶ、第２の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶとした。
図１２（Ａ）は、酸化物積層を第２の酸化物層からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図１２（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。
そして、図１２（Ｂ）を模式的に示したバンド構造の一部が、図１３（Ａ）である。図１３（Ａ）では、第１の酸化物層及び第２の酸化物層と接して、酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層の伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物層の伝導帯下端のエネルギーを示す。
図１３（Ａ）に示すように、第１の酸化物層、酸化物半導体層、第２の酸化物層において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層、酸化物半導体層、第２の酸化物層の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
なお、図１３（Ａ）では第１の酸化物層及び第２の酸化物層が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１３（Ｂ）のように示される。また、図１３に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
図１２（Ａ）、（Ｂ）及び図１３（Ａ）、（Ｂ）より、酸化物積層における酸化物半導体層がウェル（井戸）となり、酸化物積層を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含む酸化物層であるから、酸化物積層４０４は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層４０４ｂの上層又は下層に設けられる第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃはバリア層として機能し、酸化物積層４０４に接する絶縁層（絶縁層４０２及びゲート絶縁層４１０）と、酸化物積層４０４との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層４０４ｂへと及ぶことを抑制することができる。
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層４０４においては、酸化物半導体層４０４ｂと比較して酸素欠損の生じにくい酸化物層を酸化物半導体層４０４ｂの上下に接して設けることで、酸化物半導体層４０４ｂにおける酸素欠損を低減することができる。例えば、酸化物半導体層４０４ｂは、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層４０４ｂが、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地絶縁層）と接する場合、チャネルが形成される酸化物半導体層４０４ｂに不純物元素（例えばシリコン）が混入することがある。混入した不純物元素によって２層の界面に界面準位が形成されると、トランジスタのしきい値電圧が変動する等の電気特性の低下の要因となる。しかしながら、酸化物積層４０４においては酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで第１の酸化物層４０４ａが構成されるため、第１の酸化物層４０４ａと酸化物半導体層４０４ｂの界面に界面準位を形成しにくくなる。よって第１の酸化物層４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁層４１０と酸化物半導体層４０４ｂとの界面近傍にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物積層４０４においては、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで第２の酸化物層４０４ｃが構成されるため、酸化物半導体層４０４ｂと第２の酸化物層４０４ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物積層４０４に接する絶縁層（絶縁層４０２、ゲート絶縁層４１０）の構成元素が、酸化物半導体層４０４ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
例えば、酸化物積層４０４に接する絶縁層４０２、又はゲート絶縁層４１０として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、又は絶縁層中に混入されうる炭素が、第１の酸化物層４０４ａ又は第２の酸化物層４０４ｃの中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
しかしながら、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃの膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層４０４ｂにまで到達しないため、不純物準位の影響は低減される。
ここで、酸化物半導体層に含まれるシリコンの濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層に含まれる炭素の濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。特に酸化物半導体層４０４ｂに第１４族元素であるシリコン又は炭素が多く混入しないように、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃで、キャリアパスとなる酸化物半導体層４０４ｂを挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層４０４ｂに含まれるシリコン及び炭素の濃度は、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃに含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
なお、酸化物半導体層中の不純物濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
また、水素や水分が酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物積層４０４の上方に水素や水分が外部から侵入することを防止する保護絶縁層（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
なお、図１４に示すように、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃがあることにより、酸化物半導体層４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１及びＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
［酸化物積層の成膜］
多層構造を構成する各酸化物層は、少なくともインジウム（Ｉｎ）を含み、スパッタリング法好ましくはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＤＣスパッタリング法で成膜することを容易なものとする。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃを構成する材料は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される材料を用いる。Ｍとしては、Ｇａを用いることが好ましい。但し、含ませるＧａの割合が多い、具体的にはＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、スパッタリング法で成膜することが困難となるため不適である。
なお、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂに用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層４０４ａ、４０４ｃ及び酸化物半導体層４０４ｂ中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較できる。
多層構造を構成する各酸化物層は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非単結晶において、非晶質は最も欠陥準位密度が高く、ＣＡＡＣは最も欠陥準位密度が低い。
多層構造を構成する各酸化物層は、例えば微結晶を有してもよい。微結晶酸化物膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物を有している。
多層構造を構成する各酸化物層は、例えば非晶質を有してもよい。非晶質酸化物膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物を有している。または、非晶質酸化物膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物を有している。
なお、多層構造を構成する各酸化物層が、ＣＡＡＣ酸化物、微結晶酸化物、非晶質酸化物の混合膜であってもよい。混合膜は、例えば、非晶質酸化物の領域と、微結晶酸化物の領域と、ＣＡＡＣ酸化物の領域と、を有する。また、混合膜は、例えば、非晶質酸化物の領域と、微結晶酸化物の領域と、ＣＡＡＣ酸化物の領域と、の積層構造を有してもよい。
なお、多層構造を構成する各酸化物層は、例えば、単結晶を有してもよい。
多層構造を構成する各酸化物層は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜がある。
第１の酸化物層４０４ａは、絶縁層４０２の構成元素（例えば、シリコン）を不純物として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化物半導体層４０４ｂは、結晶部を有することが好ましい。非晶質構造を有する第１の酸化物層４０４ａ上に結晶部を有する酸化物半導体層４０４ｂを積層する場合、当該酸化物積層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
また、第２の酸化物層４０４ｃは、非晶質構造としてもよいし、結晶部を有していてもよい。但し、結晶部を有する酸化物半導体層４０４ｂ上に第２の酸化物層４０４ｃを成膜すると、第２の酸化物層４０４ｃも結晶構造を有する膜になりやすく、その場合には、酸化物半導体層４０４ｂと第２の酸化物層４０４ｃの境界を断面ＴＥＭ（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察では判別することが困難となる場合もある。ただし、第２の酸化物層４０４ｃの結晶性は酸化物半導体層４０４ｂよりも低いため、結晶性の程度で境界を判別できると言える。
なお、酸化物積層４０４において、少なくとも酸化物半導体層４０４ｂは、ＣＡＡＣ−ＯＳ膜であることが好ましい。本明細書等において、ＣＡＡＣ−ＯＳ膜とは、ｃ軸が酸化物半導体膜の表面に概略垂直である結晶部を含む酸化物半導体膜をいう。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上が酸化物半導体膜の構造についての説明である。
なお、酸化物積層４０４に含まれる第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃも、上述の酸化物半導体層と同様の構造をとりうる。
なお、酸化物積層４０４において、第１の酸化物層４０４ａを非晶質構造として、該非晶質構造の表面からＣＡＡＣ−ＯＳ膜を成膜して酸化物半導体層４０４ｂとすることが好ましい。
［ＣＡＡＣ−ＯＳ膜の成膜方法］
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用いることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で例示した積層構造を含む半導体装置、及び半導体装置の作製方法の例を、図面を参照して説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有するトップゲート型のトランジスタを示す。
［半導体装置の構成例］
図１にトランジスタ１００の構成例を示す。図１（Ａ）は、トランジスタ１００の上面から見た概略図であり、図１（Ｂ）は、図１（Ａ）中の切断線Ａ−Ｂにおける断面概略図であり、図１（Ｃ）は、図１（Ａ）中の切断線Ｃ−Ｄにおける断面概略図である。
図１に示すトランジスタ１００は、基板１０１上に設けられた絶縁層１０３と、絶縁層上に島状に設けられた第１の酸化物層１０４ａと、第１の酸化物層１０４ａ上に設けられた島状の酸化物半導体層１０４ｂと、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの側面に接して設けられた酸化物層１０６と、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの側面を囲って設けられ、酸化物層１０６の側面と接する絶縁層１０７と、絶縁層１０７、酸化物層１０６、及び酸化物半導体層１０４ｂの上面の一部に接して設けられた一対の電極層１０８ａと、電極層１０８ａ上に設けられ、酸化物半導体層１０４ｂの上面の一部に接する一対の電極層１０８ｂと、電極層１０８ｂ上に接して設けられた一対の電極層１０８ｃと、一対の電極層１０８ｃの上面の一部、及び酸化物半導体層１０４ｂの上面の一部に接して設けられた第２の酸化物層１０４ｃと、第２の酸化物層１０４ｃ上に設けられたゲート絶縁層１０５と、ゲート絶縁層１０５上に積層して設けられた電極層１０９ａ及び１０９ｂと、を有する。さらに、上記構成を覆って絶縁層１１１が設けられている。また、絶縁層１１１上に絶縁層１１２が設けられていてもよい。
第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及び第２の酸化物層１０４ｃの積層体を、酸化物積層１０４とする。なお、これらの境界は明瞭でない場合があるため、図１中には破線で示している。
酸化物積層１０４中の、電極層１０８ａ及び電極層１０８ｂと重なる一部の領域には低抵抗領域１０２が形成されている。図１（Ｂ）には、酸化物半導体層１０４ｂ中に低抵抗領域１０２が形成されている様子を示している。なお、酸化物積層１０４中の低抵抗領域１０２の境界は明瞭でない場合があるため、図１中には破線で示している。
電極層１０８ａ、電極層１０８ｂ、及び電極層１０８ｃの積層体を電極層１０８とする。電極層１０８は、トランジスタ１００のソース電極またはドレイン電極として機能する。また、電極層１０９ａ及び電極層１０９ｂの積層体を電極層１０９とする。電極層１０９は、トランジスタ１００のゲート電極として機能する。
以下では、各構成要素について説明する。
〔基板〕
基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極、ソース電極、又はドレイン電極の少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
〔絶縁層〕
絶縁層１０３は、基板１０１からの不純物の拡散を防止する役割を有するほか、酸化物積層１０４に酸素を供給する役割を担うため、酸素を含む絶縁層を用いるものとする。また、上述のように基板１０１が他のデバイスが形成された基板である場合、絶縁層１０３は層間絶縁層としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
本実施の形態のトランジスタ１００において、酸素を含有する絶縁層１０３が、酸化物半導体層を含む積層構造（酸化物積層１０４）の下方に設けられている。このような構成とすることで、絶縁層１０３に含まれる酸素を、チャネル形成領域へ供給することが可能となる。絶縁層１０３は、化学量論的組成よりも過剰に酸素を含有する領域を有することが好ましい。絶縁層１０３が過剰に酸素を含有することで、チャネル形成領域への酸素の供給がより促進されうる。
なお、本明細書等において、過剰な酸素とは、加熱処理により酸化物半導体層中、酸化物層中、酸化シリコン中、または酸化窒化シリコン中を移動可能な酸素、または、本来の化学量論的組成を満たす酸素よりも過剰に存在する酸素、または、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たすまたは充填する機能を有する酸素を示す。
〔ゲート絶縁層〕
酸化物積層１０４の上方に接して設けられたゲート絶縁層１０５からも酸化物積層１０４へ酸素が供給されうる。
ゲート絶縁層１０５は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁層を用いることができる。また、ゲート絶縁層１０５は上記材料を積層して用いてもよい。
酸化物積層１０４の下側と上側の両方から酸素が供給されるため、該酸化物積層１０４に含まれうる酸素欠損を低減することができる。
〔保護絶縁層〕
トランジスタ１００において、電極層１０８及び電極層１０９上に設けられる絶縁層１１２として、ゲート絶縁層１０５よりも酸素に対する透過性が低い（酸素に対するバリア性を有する、ともいえる）絶縁層を用いる。例えば、ゲート絶縁層１０５、または絶縁層１０７よりも酸素に対する透過性が低い絶縁層を用いる。絶縁層１１２の一部はゲート絶縁層１０５や酸化物積層１０４を覆うため、このような酸素に対する透過性が低い材料を用いることで、酸化物積層１０４からの酸素の脱離を抑制することができる。その結果として、チャネル形成領域の酸素欠損を抑制することができる。例えば絶縁層１１２として、窒化シリコンまたは窒化酸化シリコン、酸化アルミニウム等を用いることができる。
また、絶縁層１１２の下に酸素を含む絶縁層１１１を設けることが好ましい。このような構成とすることで、絶縁層１１１に含まれる酸素を、チャネル形成領域へ供給することが可能となる。絶縁層１１１としては、例えば絶縁層１０３と同様の材料を用いることができる。
また、酸素を含む絶縁層１１１を酸素に対する透過性の低い絶縁層１１２で覆うことにより、絶縁層１１１等から放出される酸素が外部に漏れることが抑制され、より効果的にチャネル形成領域に酸素を供給することができる。
また、酸化物半導体は、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体中に水素が含まれると、伝導帯に近い準位（浅い準位）にドナーが形成され低抵抗化（ｎ型化）してしまう。そのため、絶縁層１１１に含まれる水素濃度を低減することが好ましい。具体的には、絶縁層１１１に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満とすることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３未満とすることがより好ましい。
〔酸化物積層〕
酸化物積層１０４は、少なくともチャネルを形成する酸化物半導体層１０４ｂと、酸化物半導体層１０４ｂと絶縁層１０３との間に設けられた第１の酸化物層１０４ａと、酸化物半導体層１０４ｂとゲート絶縁層１０５との間に設けられた第２の酸化物層１０４ｃとを含んで構成される。
第１の酸化物層１０４ａ及び第２の酸化物層１０４ｃは、酸化物半導体層１０４ｂを構成する金属元素を一種以上含む酸化物層である。酸化物積層１０４の詳細は、実施の形態１を参酌することができる。ここで、実施の形態１における第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃはそれぞれ、トランジスタ１００における第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、第２の酸化物層１０４ｃに対応する。
酸化物積層１０４において、チャネルが形成される酸化物半導体層１０４ｂの上側及び下側に接して、酸化物半導体層１０４ｂよりも酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネル形成領域における酸素欠損の形成を抑制することが出来る。
なお、酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、高純度化された酸化物半導体層を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
〔側壁酸化物層〕
酸化物層１０６は、少なくとも酸化物半導体層１０４ｂの側面に接して設けられる。好ましくは、酸化物層１０６は第１の酸化物層１０４ａの側面、及び酸化物半導体層１０４ｂの側面に接して設ける。
酸化物層１０６は、酸化物半導体層１０４ｂを構成する金属元素を一種以上含む酸化物を用いる。例えば、上述した第１の酸化物層１０４ａまたは第２の酸化物層１０４ｃに用いることのできる材料を適用できる。酸化物層１０６として、ＩｎとＭ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含む材料を用いる場合においては、ＩｎよりもＭの原子数比が高い酸化物を用いることが好ましい。そのほか、Ｍ酸化物（例えば酸化ガリウム）を用いることもできる。
酸化物層１０６の幅は０．１ｎｍ以上１０ｎｍ未満、好ましくは０．５ｎｍ以上５ｎｍ未満、より好ましくは１ｎｍ以上３ｎｍ未満とする。
酸化物半導体層１０４ｂや第１の酸化物層１０４ａの側面に接して、酸素欠損が生じにくい酸化物層１０６を設けることにより、酸化物半導体層１０４ｂや第１の酸化物層１０４ａの側面からの酸素の脱離が抑制され、酸素欠損の生成を抑制することができる。その結果、電気的特性が向上され、信頼性の高いトランジスタを実現できる。
このように、チャネルが形成される酸化物半導体層１０４ｂを、酸素欠損が生じにくい第１の酸化物層１０４ａ、第２の酸化物層１０４ｃ、及び酸化物層１０６により取り囲む構成とすることにより、チャネルに存在しうる酸素欠損を低減できる。
また、酸化物層１０６の側面を囲うように絶縁層１０７が設けられている。したがって、絶縁層１０７は酸化物半導体層１０４ｂを囲って形成されているとも言える。ここで、絶縁層１０７の上面は平坦化処理により平坦化されていることが好ましい。このとき、絶縁層１０７の上面よりも、酸化物半導体層１０４ｂの上面の最も高い領域における上面の方が、高さが低いことが好ましい。または、絶縁層１０７と酸化物半導体層１０４ｂの各々の上面の最も高い領域は、これらの高さが一致していることがより好ましい。また、酸化物層１０６の上面の高さは、絶縁層１０７の上面の高さと一致していてもよいし、酸化物半導体層１０４ｂの上面の最も高い領域における上面の高さと一致していてもよいし、酸化物半導体層１０４ｂの上面の最も高い領域における上面の高さより高く、絶縁層１０７の上面の高さ以下の範囲であってもよい。
ここで、異なる２層の上面の高低は、２層よりも下層に位置する平坦面からの距離で決定される。例えば、基板１０１の上面からの距離、又は平坦化処理された絶縁層１０３の上面からの距離を用いることができる。
このように、酸化物半導体層１０４ｂは、その側面が絶縁層１０７に囲われており、且つ、上面が絶縁層１０７以下になるように設けられている。すなわち、酸化物半導体層１０４ｂが絶縁層１０７に埋め込まれている、と言える。さらにこのような構成を浅溝構造（シャロートレンチ構造）とも呼ぶことができる。
ここで、図１に示すように、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体の端部は、その側面が被形成面（例えば絶縁層１０３の表面）に対して概略垂直に形成されていることが好ましい。このように垂直に加工されていることで、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体の占有面積を低減し、より高集積化することができる。
なお、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの加工条件によっては、図２（Ａ）に示すように、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体の端部がテーパ形状となる場合がある。このように、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体の端部をテーパ形状に加工することで、その上方に形成される層（例えば絶縁層１０７）の被覆性を向上させることができる。
上述した本発明の一態様のシャロートレンチ構造は、以下のような様々な効果を奏する。
酸化物半導体層１０４ｂ（及び第１の酸化物層１０４ａ）が絶縁層１０７に埋め込まれた構成であるため、酸化物半導体層１０４ｂ（及び第１の酸化物層１０４ａ）を平坦面上に薄膜で形成した場合に存在する端部の段差を、本構成は有さない。そのため、電極層１０８及び電極層１０９を形成する際に、当該段差の乗り越え部における被覆性を考慮する必要がないため、工程の自由度が高まる。また、酸化物半導体層１０４ｂ（及び第１の酸化物層１０４ａ）の端部において厚さの薄い領域が形成されず、電極層１０９と当該端部とが重なる領域の酸化物半導体層１０４ｂの厚さを一定とすることができるため、トランジスタの電気的特性を良好なものとすることができる。
さらに、酸化物半導体層１０４ｂ及び第１の酸化物層１０４ａの積層体を隣接して複数設ける際に、平坦面上の薄膜を用いて形成した場合に比べて、これらの間の距離を小さくすることができる。したがって、本発明の一態様のトランジスタは、高集積化が可能であるともいえる。
〔ソース電極、ドレイン電極〕
トランジスタ１００において、ソース電極又はドレイン電極として機能する電極層１０８は、電極層１０８ａ、電極層１０８ｂ、及び電極層１０８ｃを含んで構成される。電極層１０８ａは、絶縁層１０７、酸化物層１０６、及び酸化物半導体層１０４ｂの上面に接して設けられる。また電極層１０８ｂ及び電極層１０８ｃの積層体は、電極層１０８ａのチャネル側の端部を越えて酸化物半導体層１０４ｂの上面に接して設けられる。
電極層１０８ａ及び電極層１０８ｂには、酸素と結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の比較的高いＷやＴｉを用いることが好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
このような導電材料と酸化物積層１０４を接触させると、酸化物積層１０４中の酸素が、酸素と結合しやすい導電材料側に取り込まれる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記酸素の移動により、酸化物積層１０４において電極層１０８ａまたは電極層１０８ｂと接触した界面近傍の領域に酸素欠損が発生し、ｎ型化した領域（低抵抗領域１０２）が形成される。したがって、低抵抗領域１０２はトランジスタ１００のソースまたはドレインとして作用させることができる。
このように、酸化物積層１０４中の電極層１０８ａまたは電極層１０８ｂと接する領域に低抵抗領域１０２を形成することにより、電極層１０８ａまたは電極層１０８ｂと酸化物半導体層１０４ｂとの接触抵抗が低減され、トランジスタ１００におけるソース−ドレイン間の寄生抵抗を低減できるため、トランジスタ１００の電気的特性を良好なものとすることができる。
なお、低抵抗領域１０２には、電極層１０８ａまたは電極層１０８ｂの構成元素が混入することがある。また、低抵抗領域１０２に接する電極層１０８ａまたは電極層１０８ｂでは、一部酸素の濃度が高い領域が形成されうる。また、低抵抗領域１０２に接する電極層１０８ａまたは電極層１０８ｂでは、酸化物積層１０４の構成元素が混入することがある。すなわち、酸化物積層１０４の電極層１０８ａまたは電極層１０８ｂに接触する界面近傍には、当該接触した２層の混合領域又は混合層とも呼ぶことのできる箇所が形成されていることもある。なお、図１では低抵抗領域１０２と電極層１０８ａまたは電極層１０８ｂの界面を模式的に点線で示している。
電極層１０８ｃには、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどの金属窒化物を用いることが好ましい。電極層１０８ｂが酸化物半導体層１０４ｂと接する領域において、電極層１０８ｂの上面に接して酸素と結合しにくい電極層１０８ｃを設けることにより、酸化物積層１０４から拡散した酸素が電極層１０８ｂを介してその上方に拡散することを抑制でき、酸化物積層１０４から引き抜く酸素の量が必要以上に多くなることを抑制できる。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
このとき、電極層１０８ｂの厚さを制御することにより、電極層１０８ｂと接する領域において、酸化物積層１０４中に形成される低抵抗領域１０２の深さを制御することができる。例えば、電極層１０８ａよりも電極層１０８ｂを薄く形成することで、図１（Ｂ）に示すように、電極層１０８ａと重なる領域よりも電極層１０８ｂと重なる領域に形成される低抵抗領域１０２の深さを浅く形成することができる。
このように、チャネル形成領域近傍の浅く形成された低抵抗領域１０２は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能させることができ、トランジスタ１００の特性の劣化を抑制できる。
なお、低抵抗領域１０２は、その導電性が深さ方向に連続して変化していてもよい。例えば、浅い領域ほど低抵抗となる場合が多い。また電極層１０８ａと重なる領域と、電極層１０８ｂと重なる領域とで、その導電性が異なっていてもよい。このとき、低抵抗領域１０２において、チャネル形成領域近傍の浅く形成された領域の導電性が、深く形成された領域の導電性よりも低いと、よりトランジスタ１００の特性の劣化を抑制できるため好ましい。
低抵抗領域１０２の深さを制御する方法としては、以下のような方法も用いることができる。
例えば、電極層１０８ａと電極層１０８ｂのそれぞれに用いる材料として、酸素との結合のしやすさの異なる材料を用いる。例えば、電極層１０８ａとしてＷを用い、電極層１０８ｂとしてＴｉを用いることにより、それぞれの電極層の接する領域における低抵抗領域１０２の深さを異ならせることができる。
または、図２（Ｂ）に示すように、電極層１０８ｂと電極層１０８ｃの積層体に代えて、酸素との結合のしやすさが制御された電極層１０８ｄを用いることもできる。電極層１０８ｄとしては、窒素の添加量が少なめに調整された（膜中の窒素濃度が低減された）金属窒化物を用いることができる。例えば窒化チタンを用いる場合には、チタンと窒素の組成が０＜Ｎ＜Ｔｉであるような材料を用いることができる。
図２１は、成膜ガスの流量比を変えて成膜したときの窒化チタンの組成を示す。成膜はガラス基板上にスパッタリング法により行った。成膜条件は、圧力を０．２Ｐａとし、１２ｋＷの直流電力を用い、基板とターゲットとの距離を４００ｍｍとし、成膜時の基板温度を室温とした。このとき、成膜ガスとして窒素とアルゴンの混合ガスを用い、窒素の割合を０％から１００％までの範囲で変えて成膜を行った。さらに、成膜した膜の窒素及びチタンの組成をラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した。図２１に示すように、成膜ガスにおける窒素の割合を大きくするにしたがって、膜中の窒素の含有量を高めることができる。ここで、窒化チタン膜中の窒素の含有量は、成膜ガス中の窒素の割合が約７０％のときに飽和する傾向がみられ、そのときの窒化チタン膜中の窒素の組成は約５４％であった。
酸素との結合のしやすさが制御された電極層１０８ｄと重なる領域において、酸化物積層１０４中に形成される低抵抗領域１０２の深さを制御することができる。
図３は、図１（Ｂ）における低抵抗領域１０２の近傍を拡大した模式図である。ここで、酸化物積層１０４中に形成される低抵抗領域１０２は、図３（Ａ）に示すように、酸化物半導体層１０４ｂ中にのみ形成されていてもよい。また、図３（Ｂ）に示すように、酸化物半導体層１０４ｂと第１の酸化物層１０４ａとの界面近傍にまで深さ方向に達するように形成されていてもよい。また、図３（Ｃ）に示すように、第１の酸化物層１０４ａにまで低抵抗領域１０２が及んでいる場合もある。
なお、図１の構造のトランジスタにおいて、チャネル長とは、一対の電極層１０８ｂの間隔のことをいう。
また、図１の構造のトランジスタにおいて、チャネルは、一対の電極層１０８ｂの間における酸化物半導体層１０４ｂに形成される。
また、図１の構造のトランジスタにおいて、チャネル形成領域とは、一対の電極層１０８ｂの間における第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、第２の酸化物層１０４ｃのことをいう。
〔ゲート電極層〕
電極層１０９は、電極層１０９ａと電極層１０９ｂとが積層された構成を有する。なお、電極層１０９は、３以上の導電層の積層体としてもよい。
電極層１０９ｂとしては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ及びＷなどの金属材料、または上述の金属材料を含む合金材料を含む導電膜を用いることができる。
酸化物半導体層１０４ｂ側に設けられる電極層１０９ａとしては、上述した酸素と結合しにくい導電材料を用いることができる。電極層１０９ｂとゲート絶縁層１０５との間に酸素と結合しにくい電極層１０９ａを設けることにより、ゲート絶縁層１０５を介して酸化物積層１０４中の酸素が電極層１０９ｂに拡散することを抑制でき、信頼性の高いトランジスタを実現できる。
例えば、電極層１０９ａとして窒化チタン膜、電極層１０９ｂとしてチタン−タングステン合金膜を用いる。または、電極層１０９ａとして窒化タンタル膜、電極層１０９ｂとしてタングステンを用いる。または、電極層１０９ａとして窒化チタン膜、電極層１０９ｂとしてタングステン膜を用い、電極層１０９ａと電極層１０９ｂの間にチタン−タングステン合金を用いることもできる。
なお、ゲート絶縁層１０５が酸素を拡散しにくい場合には、電極層１０９ａを設けない構成としてもよい。
上記実施の形態で開示された、電極層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
以上が、各構成要素についての説明である。
図４は、トランジスタ１００のチャネル形成領域を拡大して示した模式図である。
図４に示すように、チャネル形成領域における酸化物半導体層１０４ｂの上面が、チャネル形成領域近傍における低抵抗領域１０２が形成される深さよりも低くなるように、酸化物半導体層１０４ｂの一部がエッチングされていることが好ましい。さらに、酸化物半導体層１０４ｂの薄い領域における上面に接して、第２の酸化物層１０４ｃが形成されていることが好ましい。
ここで、酸化物半導体層１０４ｂにおいて、電極層１０８ｂによって酸素が引き抜かれるなどにより低抵抗化する領域は、深さ方向だけでなく、チャネル長方向にも広がることがある。したがってチャネル長を極めて小さいものとした場合では、一対の低抵抗領域１０２がつながってしまい、ショートしてしまう恐れがある。
しかしながら、図４に示すようにチャネル形成領域において、酸化物半導体層１０４ｂの上面を低抵抗領域１０２の深さよりも低くなるようにエッチングすることで、上述のように一対の低抵抗領域１０２がショートしてしまうことを防止することができる。
図４には、一対の電極層１０８間を主として流れる電流経路を破線矢印で模式的に示している。チャネルは主として酸化物半導体層１０４ｂに形成され、電流も酸化物半導体層１０４ｂに主として流れることとなる。チャネル形成領域近傍における低抵抗領域１０２の底面の高さと、酸化物半導体層１０４ｂの上面の高さの差が大きいほど、実効的なチャネル長を長くすることができるためショートチャネル効果を抑制することができ、実際のチャネル長が極めて短いトランジスタであっても電気的特性が良好なトランジスタを実現できる。
本発明の一態様のトランジスタのチャネル長は、３０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０＋Ｘ（Ｘは０以上１０未満）ｎｍ以下にまで短くすることも可能である。
［変形例］
トランジスタ１００を形成する工程において、工程を増やすことなく容量素子を形成することもできる。
図５（Ａ）、（Ｂ）に、トランジスタ１００に電気的に接続する容量素子１５０を形成する場合の構成例を示す。
図５（Ａ）に示す容量素子１５０は、電極層１０８ａの一部と、電極層１５８ｂと、電極層１５８ｃと、酸化物層１５４と、絶縁層１５５と、電極層１５９ａと、電極層１５９ｂとが順に積層された構成を有する。
電極層１５８ｂは、電極層１０８ｂと同一の膜を加工して形成できる。以下、同様にして、電極層１５８ｃは電極層１０８ｃと、酸化物層１５４は第２の酸化物層１０４ｃと、絶縁層１５５はゲート絶縁層１０５と、電極層１５９ａは電極層１０９ａと、電極層１５９ｂは電極層１０９ｂと、それぞれ同一の膜を加工することにより形成できる。したがって、トランジスタ１００を作製するにあたって、工程を増やすことなく容量素子１５０を同時に形成することができる。
図５（Ｂ）に示す容量素子１５０は、電極層１０８ａの一部と、酸化物層１５４と、絶縁層１５５と、電極層１５９ａと、電極層１５９ｂとが順に積層された構成を有する。
いずれの容量素子も、酸化物層１５４と絶縁層１５５の積層体が容量素子の誘電体として機能する。
ここで、酸化物層１５４として酸化物半導体を用いた場合、シリコン酸化物等の絶縁体よりも高い比誘電率を持たせることができる。例えば、酸化シリコンの比誘電率が４．０〜４．５であるのに対し、酸化物半導体の比誘電率は１３〜１７、または１４〜１６とすることができる。したがって、容量値の低下を招くことなく、酸化物層１５４の厚さを厚く形成できるため、容量素子の耐圧を高めることができる。
また、図５（Ａ）、（Ｂ）に示すように、容量素子は酸化物半導体層１０４ｂが埋め込まれた領域（トレンチ領域ともいう）よりも外側の、絶縁層１０７の上方に形成することができる。
このような構成とすることにより、工程を増やすことなく、トランジスタ１００と容量素子１５０を同時に作製することができる。したがって、トランジスタ１００と容量素子１５０を組み合わせることにより実現される半導体回路を容易に作製することができる。
以上が本変形例についての説明である。
［トランジスタの作製方法例］
以下では、上記で例示したトランジスタの作製方法の一例について、図面を参照して説明する。
まず、基板１０１上に絶縁層１０３を形成する。
絶縁層１０３は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法などの方法により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの酸素を含む絶縁膜を用いて形成することができる。
絶縁層１０３は、少なくとも後に形成される酸化物積層１０４への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。また、過剰に酸素を含む膜とすることが好ましい。
絶縁層１０３に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０３の成膜を行えばよい。または、成膜後の絶縁層１０３に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁層１０３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
次いで、絶縁層１０３上に第１の酸化物層１０４ａ、酸化物半導体層１０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜する（図６（Ａ）参照）。
第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、後に形成する第２の酸化物層１０４ｃには、実施の形態１で例示した材料を用いることができる。
例えば、第１の酸化物層１０４ａには、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
また、例えば、酸化物半導体層１０４ｂには、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
また、例えば、第２の酸化物層１０４ｃには、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
なお、各層の組成は上述の原子数比に限られない。但し、酸化物半導体層１０４ｂは、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はインジウムがガリウムと同等または少ない組成となる酸化物と比較して移動度が高くなる。また、ガリウムはインジウムと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、ガリウムの含有量の多い酸化物は安定した特性を備える。
そのため、酸化物半導体層１０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。また、絶縁層との界面側にガリウムの含有量の多い酸化物を用いることで、トランジスタの信頼性を高めることが可能となる。
また、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及び第２の酸化物層１０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。特に、酸化物半導体層１０４ｂがインジウムを含有すると、トランジスタのキャリア移動度を高めることができ、亜鉛を含有すると、ＣＡＡＣ−ＯＳ膜を形成しやすくなるため好ましい。また、酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすため、インジウム及び亜鉛と共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば酸化物、特に酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
ただし、実施の形態１に詳細を記したように、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｃは、酸化物半導体層１０４ｂよりも電子親和力が大きくなるように材料を選択する。
なお、酸化物積層の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
なお、第１の酸化物層１０４ａを成膜後、酸化物半導体層１０４ｂの成膜前に、第１の酸化物層１０４ａに対して酸素を導入してもよい。当該酸素導入処理により、第１の酸化物層１０４ａが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸素を酸化物半導体層１０４ｂへ供給することができる。
第１の酸化物層１０４ａに添加する酸素の量としては、代表的には、イオン注入法において、ドーズ量は５×１０１４／ｃｍ２以上１×１０１７／ｃｍ２以下が好ましい。後に形成される酸化物半導体膜の酸素欠損を低減できる程度の酸素を添加することが好ましく、代表的には５×１０１４／ｃｍ２以上、さらには１×１０１５／ｃｍ２以上である。一方、酸素の添加量が多ければ多い程処理時間が長くなり、量産性が低下するため、１×１０１７／ｃｍ２以下、さらには５×１０１６／ｃｍ２以下、さらには２×１０１６／ｃｍ２以下が好ましい。
よって、第１の酸化物層１０４ａへの酸素導入処理によって、酸化物半導体層１０４ｂの酸素欠損をより抑制することが可能となる。
なお、第１の酸化物層１０４ａは酸素の導入処理によって結晶性が低下する場合がある。酸化物積層１０４において、少なくとも酸化物半導体層１０４ｂは、ＣＡＡＣ−ＯＳ膜とすることが好ましい。よって、当該酸素の導入処理は、第１の酸化物層１０４ａの成膜後であって、酸化物半導体層１０４ｂの成膜前に行うことが好ましい。
続いて、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体を選択的にエッチングすることにより、島状の第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体を形成する。なお、エッチングの前に加熱工程を行ってもよい。
続いて、少なくとも第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの積層体の側面に接するように、酸化物層１０６を成膜する（図６（Ｂ））。酸化物層１０６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤを用いて成膜する。
酸化物層１０６にＩｎとＭ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含む材料を用いる場合においては、ＩｎよりもＭの原子数比が高い酸化物を用いることが好ましい。
例えば、酸化物層１０６には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。このような酸化物はスパッタリング法により成膜することが好ましい。
または、酸化物層１０６にインジウムを含まない酸化物（例えば酸化ガリウム）を用いることもできる。この場合には、ＣＶＤ法を用いて成膜することが好ましい。
続いて、酸化物層１０６のうち、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの側面に接する領域以外をエッチングにより除去する。例えば、ドライエッチング法などを用いて異方性エッチングを行うことにより、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの側面に接する領域のみを残すことができる。このようにして、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの側面に接する酸化物層１０６を形成することができる。
続いて、酸化物半導体層１０４ｂ、酸化物層１０６を覆って絶縁層１０７を成膜する（図６（Ｃ））。絶縁層１０７は、プラズマＣＶＤ法やスパッタリング法などの方法により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの絶縁膜を用いて形成することができる。
続いて絶縁層１０７に対して平坦化処理を施すことにより、酸化物半導体層１０４ｂの上面を露出させる（図６（Ｄ））。平坦化処理は、ＣＭＰ法等を用いることができる。
平坦化処理により、酸化物半導体層１０４ｂの厚さが減少してしまう場合がある。このような場合には、平坦化処理による膜厚の減少量を考慮して酸化物半導体層１０４ｂの厚さを予め厚く成膜しておくことが好ましい。
平坦化処理の後、加熱処理を行うことが好ましい。加熱処理により、絶縁層１０３から第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂへ、また第１の酸化物層１０４ａから酸化物半導体層１０４ｂへ効率的に酸素を供給し、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂ中の酸素欠損を低減することができる。また加熱処理によって、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの結晶性を高め、さらに絶縁層１０７、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、又は酸化物層１０６の少なくとも一から水素や水などの不純物を除去することができる。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。
この段階における斜視概略図を図８に示す。このように、第１の酸化物層１０４ａ及び酸化物半導体層１０４ｂの島状の積層体は酸化物層１０６によってその側面が覆われ、且つ、絶縁層１０７中に埋め込まれるように配置している。そして、酸化物半導体層１０４ｂ、酸化物層１０６、及び絶縁層１０７の上面は、それぞれ平坦化処理が施され、それぞれの上面の高さは概略一致している、または上面の高低差は極めて小さくなっている。そのため、これより上層に層を設ける際に、段差による影響を無くすことができる。また、上記島状の積層体を複数設ける場合においては、隣接する積層体間の距離を極めて小さいものとして配置することができる。
続いて、酸化物半導体層１０４ｂ、酸化物層１０６、及び絶縁層１０７上に導電膜を成膜し、酸化物半導体層１０４ｂ上で分断するように選択的にエッチングすることにより一対の電極層１０８ａを形成する。
電極層１０８ａとしては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えばタングステン膜をスパッタリング法等の成膜方法を用いて成膜する。
このとき、電極層１０８ａの端部は図示するように階段状に形成することが好ましい。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。端部を階段状にすることにより、上方に設けられる層の被覆性を高めることができるため、上方に設けられる層（例えば電極層１０８ｂ、電極層１０８ｃなど）を薄く形成することができる。また、電極層１０８ａの厚さを厚くできるため、電極の抵抗を低減できる。
なお、図示しないが、導電膜のオーバーエッチングによって、酸化物半導体層１０４ｂや絶縁層１０７の一部（露出する領域）がエッチングされた形状となる場合がある。
続いて、酸化物半導体層１０４ｂ、電極層１０８ａ、及び絶縁層１０７上に、電極層１０８ｂとなる導電膜と、電極層１０８ｃとなる導電膜を成膜し、酸化物半導体層１０４ｂ上で分断するように選択的にエッチングすることにより一対の電極層１０８ｂ及び電極層１０８ｃの積層体を形成する（図６（Ｅ））。
電極層１０８ｂとしては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。また電極層１０８ｃとしては、窒化タンタル、窒化チタン等の窒化金属膜、またはタンタルやチタンなどを主成分とする合金材料の窒化物膜を用いることができる。例えば、チタン膜をスパッタリング法により成膜した後、窒化チタン膜をスパッタリング法により成膜する。
電極層１０８ｂ及び電極層１０８ｃをエッチングにより加工して形成する際、意図的に酸化物半導体層１０４ｂの一部がエッチングされるように、オーバーエッチングすることが好ましい。このとき、後に形成される低抵抗領域１０２のチャネル形成領域近傍における深さよりも、酸化物半導体層１０４ｂの上面が低く位置するように、酸化物半導体層１０４ｂをエッチングすることが好ましい。
なお、電極層１０８ａ、電極層１０８ｂ、及び電極層１０８ｃの加工に伴う酸化物半導体層１０４ｂの膜厚の減少量を考慮して、酸化物半導体層１０４ｂの厚さを予め厚く成膜しておくことが好ましい。
なお、チャネル長が極短いトランジスタを形成する場合は、少なくとも電極層１０８ｂ及び電極層１０８ｃとなる導電膜の積層体を分断する領域は、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって当該領域をエッチングすればよい。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。または、極めて波長の短い光（例えば極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ− ｖｉｏｌｅｔ））や、Ｘ線等を用いた露光技術によって微細な加工を行ってもよい。
続いて、酸化物半導体層１０４ｂ、電極層１０８ａ、電極層１０８ｃ、絶縁層１０７上に第２の酸化物層１０４ｃを成膜する。第２の酸化物層１０４ｃは、上述した材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤを用いて成膜する。
ここで、第２の酸化物層１０４ｃを成膜後、第２の酸化物層１０４ｃに対して酸素を導入することが好ましい。当該酸素導入処理により、第２の酸化物層１０４ｃが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸素を酸化物半導体層１０４ｂへ供給することができる。
第２の酸化物層１０４ｃに添加する酸素の量としては、代表的には、イオン注入法において、ドーズ量は５×１０１４／ｃｍ２以上１×１０１７／ｃｍ２以下が好ましい。後に形成される酸化物半導体膜の酸素欠損を低減できる程度の酸素を添加することが好ましく、代表的には５×１０１４／ｃｍ２以上、さらには１×１０１５／ｃｍ２以上である。一方、酸素の添加量が多ければ多い程処理時間が長くなり、量産性が低下するため、１×１０１７／ｃｍ２以下、さらには５×１０１６／ｃｍ２以下、さらには２×１０１６／ｃｍ２以下が好ましい。
続いて、加熱処理を行うことにより低抵抗領域１０２を形成する（図７（Ａ））。電極層１０８ａと酸化物半導体層１０４ｂとが接した状態で加熱処理を行うことで、酸化物半導体層１０４ｂと第１の酸化物層１０４ａの積層体から酸素と結合しやすい電極層１０８ａへ酸素が取り込まれる。その結果、酸化物半導体層１０４ｂの電極層１０８ａとの界面近傍の領域に酸素欠損が発生し、低抵抗領域１０２が形成される。また、同様にして、加熱処理により酸化物半導体層１０４ｂの電極層１０８ｂとの界面近傍の領域に低抵抗領域１０２が形成される。
ここで、電極層１０８ａと電極層１０８ｂの厚さや材料などに応じて、その直下に形成される低抵抗領域１０２の深さが決定される。また、加熱処理の条件（温度、時間、圧力など）によっても、その深さを制御することができる。例えば、加熱温度が高いほど、また加熱時間が長いほど、深い位置まで低抵抗領域１０２が形成される。なお、加熱処理の温度によっては、低抵抗領域１０２が形成されない場合もある。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。
また、上記加熱処理により、第２の酸化物層１０４ｃから酸化物半導体層１０４ｂへ効率的に酸素を供給し、酸化物半導体層１０４ｂ中の酸素欠損を低減することができる。また加熱処理によって、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及び第２の酸化物層１０４ｃの結晶性を高め、さらに絶縁層１０７、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、第２の酸化物層１０４ｃ、又は酸化物層１０６の少なくとも一から水素や水などの不純物を除去することができる。
続いて、第２の酸化物層１０４ｃ上に、ゲート絶縁層１０５を形成する。ゲート絶縁層１０５には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。なお、ゲート絶縁層１０５は、上記材料の積層であってもよい。ゲート絶縁層１０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ゲート絶縁層１０５をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性が良好であるため好ましい。
ゲート絶縁層１０５の成膜後、加熱処理を行うことが好ましい。加熱処理によって、ゲート絶縁層１０５に含まれる水、水素等の不純物を脱離（脱水化、又は脱水素化）させることができる。加熱処理の温度は、３００℃以上４００℃以下とすることが好ましい。加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行うことが好ましい。加熱処理によって、ゲート絶縁層１０５から水素や水などの不純物を除去することができる。また、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及び第２の酸化物層１０４ｃからさらに水素や水などの不純物を除去されることもある。また、酸化性ガスを含む雰囲気下で加熱処理を行うことでゲート絶縁層１０５へ酸素を供給することができる。
なお、加熱処理は、ゲート絶縁層１０５を成膜後、成膜室内にて連続的に行うことが好ましい。または、ゲート絶縁層１０５成膜時の加熱によって、加熱処理を兼ねることもできる。
次に、電極層１０９ａとなる導電膜、電極層１０９ｂとなる導電膜を順に形成する。当該導電膜は、スパッタリング法等により形成することができる。
続いて、チャネル形成領域と重畳するように、電極層１０９ｂとなる導電膜、電極層１０９ａとなる導電膜、ゲート絶縁層１０５、及び第２の酸化物層１０４ｃを選択的にエッチングし、第２の酸化物層１０４ｃ、ゲート絶縁層１０５、電極層１０９ａ及び電極層１０９ｂの積層体を形成する（図７（Ｂ））。
ここで、上記エッチングを行う際に、電極層１０８ｂ及び電極層１０８ｃをエッチングストッパとして機能させることができる。
なお、電極層１０９ａとなる導電膜及び電極層１０９ｂとなる導電膜の形成後に加熱処理を行ってもよく、上記エッチング後に加熱処理を行ってもよい。加熱処理の方法については、上記ゲート絶縁層１０５の成膜後に行うことのできる加熱処理の条件を援用することができる。
ここで、低抵抗領域１０２を形成するための熱処理は、第２の酸化物層１０４ｃの形成直後に限られず、第２の酸化物層１０４ｃの形成以降であればいつ行ってもよい。少なくとも１度の加熱処理を行うことにより、低抵抗領域１０２を形成することができる。加熱処理を複数回行うことにより、酸化物積層１０４中の酸素欠損をより効果的に低減できる。
続いて、絶縁層１０７、電極層１０８、及び電極層１０９上に絶縁層１１１、及び絶縁層１１２を順に形成する（図７（Ｃ））。
絶縁層１１１は、酸化物積層１０４への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。また、過剰の酸素を含む膜とすることが好ましい。絶縁層１１１としては、絶縁層１０３と同様の材料、方法により形成することができる。
また、絶縁層１１２は、酸素に対する透過性の低い（酸素に対するバリア性を有する）絶縁膜を用いることが好ましい。例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることが好ましい。プラズマＣＶＤ法やスパッタリング法などの方法を用いて形成することができる。絶縁層１１２は含有される水素濃度を低減することが好ましいため、スパッタリング法によって成膜することが好ましい。絶縁層１１２に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満とすることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３未満とすることがより好ましい。
絶縁層１１２の形成後に、さらに加熱処理を行ってもよい。例えば上記ゲート絶縁層１０５の成膜後に行うことのできる加熱処理の条件で加熱処理を行うことにより、絶縁層１１１からチャネル形成領域に酸素を供給することができる。
以上により、本実施の形態のトランジスタ１００を作製することができる。
以上が本作製方法例についての説明である。
〔変形例１〕
以下では、上記で例示したトランジスタの作製方法の例とは一部が異なる例について説明する。特に本変形例で例示する作製方法例では、上記トランジスタの作製方法例における絶縁層１０７の形成工程までの工程について説明する。
まず、上記と同様の方法を用いて、基板１０１上に絶縁層１０３、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂを成膜する。
さらに、酸化物半導体層１０４ｂ上に、レジストマスク１６１を形成する（図９（Ａ））。レジストマスク１６１はフォトリソグラフィ法を用いて形成することができる。
次に、ドライエッチング法によって、レジストマスク１６１が設けられていない領域の酸化物半導体層１０４ｂをエッチングして第１の酸化物層１０４ａを露出させる。
続いて、ドライエッチング法によって、露出した第１の酸化物層１０４ａをエッチングする。このとき、第１の酸化物層１０４ａの反応生成物が、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びレジストマスク１６１の側面に再付着し、側壁保護層（側壁酸化物層、またはラビットイヤーとも呼べる。）である酸化物層１６６が形成される（図９（Ｂ））。なお、第１の酸化物層１０４ａの反応生成物は、スパッタリング現象によって再付着するほか、ドライエッチング時のプラズマを介して再付着する。ドライエッチングの条件は、例えば、エッチングガスとして三塩化ホウ素ガスおよび塩素ガスを用い、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）電力および基板バイアス電力を印加して行えばよい。
酸化物層１６６は、第１の酸化物層１０４ａの反応生成物であるため、酸化物層１６６の成分は主として第１の酸化物層１０４ａと同様の成分が含まれる。
このとき、絶縁層１０３も一部がエッチングされ、酸化物層１６６中に絶縁層１０３の成分（例えばシリコン）が含まれる場合もある。
また、酸化物層１６６は、第１の酸化物層１０４ａの反応生成物であるため、エッチング時に用いたエッチングガス由来の成分（塩素、ホウ素など）が残存する場合がある。
続いて、レジストマスク１６１を除去する。
続いて、酸化物半導体層１０４ｂ、酸化物層１６６を覆って絶縁層１０７を成膜する（図９（Ｃ））。絶縁層１０７は、上記と同様に形成すればよい。
続いて、絶縁層１０７に対して平坦化処理を施し、酸化物半導体層１０４ｂの上面を露出させる（図９（Ｄ））。
このとき、酸化物層１６６の酸化物半導体層１０４ｂの上面よりも上方に突出した部分も同時に平坦化処理を施すことにより、絶縁層１０７、酸化物層１６６、及び酸化物半導体層１０４ｂのそれぞれの上面の高さを略一致させることができる。
以上のようにして、絶縁層１０７中に酸化物半導体層１０４ｂ（及び第１の酸化物層１０４ａ）が埋め込まれ、且つ酸化物半導体層１０４ｂ及び第１の酸化物層１０４ａの側面を酸化物層１６６が囲うように設けられた構成を形成することができる。
これより以降の工程は、上記トランジスタの作製方法を適用することにより、信頼性の高いトランジスタを作製することができる。
以上が本変形例についての説明である。
本変形例で例示した作製方法では、酸化物半導体層１０４ｂ及び第１の酸化物層１０４ａの側面に接する酸化物層を形成するための成膜工程及びエッチング工程を省略することができるため、工程を簡略化することができる。
〔変形例２〕
以下では、上記とは一部が異なるトランジスタの作製方法例について説明する。特に本変形例で例示する作製方法例では、変形例１と同様に、上記トランジスタの作製方法例における絶縁層１０７の形成工程までの工程について説明する。
まず、上記と同様の方法を用いて、基板１０１上に絶縁層１０３、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂを成膜する。
さらに、酸化物半導体層１０４ｂ上に、バリア層１７１を形成する（図１０（Ａ））。
バリア層１７１は、後の平坦化処理によって酸化物半導体層１０４ｂがエッチングされてしまうことを防止する機能を有する。
バリア層１７１としては、平坦化処理に対して耐性を有する材料を選択すればよい。またバリア層１７１は後にエッチングにより除去するため、絶縁体、導電体、半導体のいずれを用いてもよい。例えば窒化シリコン、酸化アルミニウム等をスパッタリング法やＣＶＤ法等で形成した膜を用いればよい。
続いて、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びバリア層１７１の積層体を選択的にエッチングして、島状に加工する。
続いて、上記と同様の方法により、酸化物層１０６を成膜する（図１０（Ｂ））。
次いで酸化物層１０６の、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びバリア層１７１の側面に接する領域以外を異方性のエッチングにより除去して、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びバリア層１７１の積層体の側面に接する酸化物層１０６を形成する。
続いて、上記と同様の方法により、酸化物層１０６及びバリア層１７１を覆って絶縁層１０７を成膜する（図１０（Ｃ））。
その後、絶縁層１０７に対して平坦化処理を施すことにより、バリア層１７１及び酸化物層１０６の上面を露出させる（図１０（Ｄ））。
このとき、バリア層１７１が酸化物半導体層１０４ｂ上に設けられているため、平坦化処理による酸化物半導体層１０４ｂの膜厚の減少を防止することができる。またバリア層１７１を設けることにより、平坦化処理の条件の自由度を高めることができる。
その後、バリア層１７１をエッチングにより除去する（図１０（Ｅ））。バリア層１７１を除去する際に少なくとも酸化物半導体層１０４ｂがエッチングされにくい条件を用いることが好ましい。
以上のようにして、絶縁層１０７中に酸化物半導体層１０４ｂ（及び第１の酸化物層１０４ａ）が埋め込まれ、且つ酸化物半導体層１０４ｂ及び第１の酸化物層１０４ａの側面を酸化物層１０６が囲うように設けられた構成を形成することができる。
ここで、バリア層１７１を除去した後の形状では、酸化物半導体層１０４ｂの上面が、酸化物層１０６や絶縁層１０７の上面よりも低い形状となり、酸化物半導体層１０４ｂと酸化物層１０６の間に段差が生じる場合がある。したがって、酸化物半導体層１０４ｂ及び酸化物層１０６の上層に設けられる層の被覆性への影響を軽減するため、バリア層１７１の膜厚を薄く形成することが好ましい。バリア層１７１の厚さは平坦化処理に対する耐性を有する範囲で可能な限り薄く形成することが好ましく、０．１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下、より好ましくは１ｎｍ以上３ｎｍ以下とすればよい。またバリア層１７１を薄く形成することにより、バリア層１７１のエッチングの際の酸化物半導体層１０４ｂへのダメージを低減することができる。
これより以降の工程は、上記トランジスタの作製方法を適用することにより、信頼性の高いトランジスタを作製することができる。
なお、酸化物半導体層１０４ｂ及び第１の酸化物層１０４ａの側面に接する酸化物層を、上記変形例１で示した方法により形成することもできる。その場合、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びバリア層１７１を島状に加工する際に同時に、第１の酸化物層１０４ａ、酸化物半導体層１０４ｂ、及びバリア層１７１の側面に接する酸化物層を形成すればよい。
以上が本変形例についての説明である。
本変形例で例示した作製方法では、平坦化処理による酸化物半導体層１０４ｂの膜厚の減少を抑制できる。また平坦化処理で酸化物半導体層１０４ｂの上面を直接加工することがないため、酸化物半導体層１０４ｂへの物理的、化学的、または熱的なダメージを低減することができる。したがって、このような方法を適用することにより、電気特性に優れ、信頼性が向上したトランジスタを実現できる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したトランジスタを用いた、本発明の一態様である半導体装置について図面を用いて説明する。
本実施の形態で説明する半導体装置は、上記実施の形態で説明したトランジスタを含む複数のトランジスタを有する半導体装置であって、集積化度を高めるために当該複数のトランジスタのうち少なくとも一が縦方向に積層されている。
［半導体装置の構成例１］
図１５（Ａ）に本実施の形態で説明する半導体装置４００の回路図を示す。半導体装置４００は、上記実施の形態で説明したトランジスタ１００と、容量素子１５０と、トランジスタ４０１とを有する。
半導体装置４００の接続関係は以下の通りである。トランジスタ４０１のゲートは、容量素子１５０の一方の電極、及びトランジスタ１００のソース又はドレインと電気的に接続されている。
トランジスタ１００のゲートと、トランジスタ１００のソース又はドレインと、容量素子１５０の他方の電極と、トランジスタ４０１のソース及びドレインとには、他の回路素子（トランジスタや容量素子など）が電気的に接続されていてもよい。
トランジスタ１００は、上記実施の形態で説明したように、酸化物半導体を用いたｎチャネル型トランジスタである。
トランジスタ４０１は、酸化物半導体とは異なる半導体材料を用いたｎチャネル型トランジスタである。例えば、シリコン系半導体、ゲルマニウム系半導体、ガリウムヒ素、窒化ガリウムなどの化合物半導体などを用いることができる。トランジスタ４０１に、単結晶基板や多結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることで、高速に動作するトランジスタを容易に作製することができる。
一方で、トランジスタ１００は、酸化物半導体を用いたトランジスタであり、少なくともチャネル形成領域において、水素などの不純物を十分に除去して高純度化させ、酸素欠損を低減させることによってオフ電流（リーク電流又はオフリーク電流ともいう。）を低減させたトランジスタである。
また、トランジスタ１００のオフ電流が極めて低いことから、トランジスタ１００のソース又はドレインと、容量素子１５０の一方の電極と、トランジスタ４０１のゲートとの間に電荷を保持させることができる。つまり、半導体装置４００は、半導体記憶装置として機能させることができる。
また、半導体装置４００は、トランジスタ１００に酸化物半導体を用いたトランジスタを用いていることから、図１５（Ａ）に示した回路図の半導体装置を全て酸化物半導体以外の半導体材料で作製した場合に比べて、消費電力が低減された半導体装置である。
図１５（Ｂ）に半導体装置４００の断面構造を示した断面図を示す。
半導体装置４００は、層間絶縁層を介してトランジスタ４０１上にトランジスタ１００及び容量素子１５０が積層されている。以下に半導体装置４００の詳細について説明する。
トランジスタ４０１は、半導体材料を含む基板４０３を用いて形成することができる。ここでは、ｐ型の導電型を有する単結晶シリコン基板を用い、トランジスタ４０１のチャネル形成領域が基板４０３中に形成される形態について説明する。なお、基板４０３は、ｐ型の導電型を有する単結晶シリコン基板に限定されず、ｎ型の導電型を有する単結晶シリコン基板や、ＳＯＩ基板や、多結晶シリコンを形成したガラス基板などを用いることができる。
トランジスタ４０１は、基板４０３に設けられたチャネル形成領域４０５と、チャネル形成領域４０５を挟むように設けられた不純物領域４０７及び不純物領域４０７と電気的に接続された高濃度不純物領域４０９（これらをあわせて単に不純物領域とも呼ぶ。）と、チャネル形成領域４０５上に設けられたゲート絶縁層４１１と、ゲート絶縁層４１１上に設けられたゲート電極層４１３と、ゲート電極層４１３の側面に設けられたサイドウォール絶縁層４１５と、を有する。
また、絶縁層４１９は、トランジスタ４０１上に設けられており、層間絶縁層４２１は絶縁層４１９上に設けられている。絶縁層４１９及び層間絶縁層４２１には高濃度不純物領域４０９に達する開口が設けられており、当該開口にトランジスタ４０１のソース電極層又はドレイン電極層（以下、電極層４１６と記す。）が設けられている。
電極層４１６に接して配線層４２３が設けられている。配線層４２３はソース電極層及びドレイン電極層に接して設けられており、ソース配線又はドレイン配線として機能する。配線層４２３は半導体装置４００を構成する他の素子や、他のデバイスなどと電気的に接続される。
また、基板４０３にはトランジスタ４０１を囲むように素子分離絶縁層４１７が設けられている。そして、トランジスタ４０１及び素子分離絶縁層４１７を覆うように絶縁層４１９が設けられている。
不純物領域４０７は、ＬＤＤ領域やエクステンション領域として機能する。高濃度不純物領域４０９は、トランジスタ４０１のソース領域又はドレイン領域として機能する。
層間絶縁層４２１上に層間絶縁層４２５が設けられており、層間絶縁層４２５上に配線層４２７が設けられている。配線層４２７は、配線として機能する。配線層４２７は、絶縁層４１９、層間絶縁層４２１、及び層間絶縁層４２５に形成された開口（図示せず）を通じて、ゲート電極層４１３に電気的に接続されたゲート配線（図示せず）と電気的に接続されている。当該ゲート配線は、ゲート絶縁層４１１上に設けられており、ゲート電極層４１３は当該ゲート配線が分岐して構成されている。
層間絶縁層４２５及び配線層４２７上に層間絶縁層４２９が設けられている。層間絶縁層４２９上にトランジスタ１００及び容量素子１５０が設けられている。なお、トランジスタ１００及び容量素子１５０の詳細は、上記実施の形態を参照することができる。
また、電極層４３１は、層間絶縁層４２９、絶縁層１０３、絶縁層１０７を貫通して設けられており、配線層４２７と、容量素子１５０の一方の電極としても機能するトランジスタ１００の電極層１０８ａと接して設けられている。
なお、半導体装置４００において、トランジスタ１００上に絶縁層４３３が設けられており、絶縁層４３３上に絶縁層４３５が設けられている。絶縁層４３５上には層間絶縁層４３７が設けられている。絶縁層４３３、絶縁層４３５及び層間絶縁層４３７には、トランジスタ１００の電極層１０８ｃに達する開口が設けられており、当該開口には電極層４３９が設けられている。電極層４３９に接して配線層４４１が設けられている。少なくとも配線層４４１は、トランジスタ１００のソース配線又はドレイン配線として機能する。
ここで、トランジスタ４０１の作製方法について説明する。
ｐ型の導電型を有する単結晶シリコン基板である基板４０３上に素子分離絶縁層４１７を形成する。素子分離絶縁層４１７は、例えば、基板４０３上に保護層を形成し、当該保護層をマスクとしてエッチング処理を行い、当該保護層に覆われていない領域（露出している領域）の基板４０３の一部を除去して、凹部を形成する。当該エッチング処理には、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。そして、基板４０３を覆うように絶縁膜を形成し、凹部以外の領域に形成された絶縁膜を選択的に除去することで、素子分離絶縁層４１７を形成することができる。当該絶縁膜は酸化シリコン膜や窒化シリコン膜、窒化酸化シリコン膜などを用いて形成することができる。当該絶縁膜の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などの方法を用いることができる。なお、当該保護層は、凹部を形成した後、又は素子分離絶縁層４１７を形成した後に除去する。また、ＣＭＰなどの研磨処理やエッチング処理を行った後は洗浄処理を行い、被処理表面に付着している水分を除去する加熱処理を行うことが好ましい。
また、素子分離絶縁層４１７を形成した後の作製工程においてもＣＭＰなどの研磨処理やエッチング処理を行った場合は、洗浄処理及び加熱処理を行い、水分を除去することが好ましい。
なお、素子分離絶縁層４１７は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの素子分離手段を用いて形成することもできる。
なお、トランジスタ４０１の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行って、ｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。不純物元素の添加はイオンドーピング法、又はイオン注入法などで行うことができる。
なお、基板４０３として、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。その場合、トランジスタ４０１のチャネル形成領域４０５はｐウェルに形成される。
次に、素子分離絶縁層４１７を形成した基板４０３上に、絶縁膜を形成し、当該絶縁膜上に導電膜を形成し、当該導電膜を加工してゲート電極層４１３を形成し、ゲート電極層４１３をマスクに用いて、当該絶縁膜を加工してゲート絶縁層４１１を形成する。ゲート絶縁層４１１はトランジスタ１００のゲート絶縁層１０５に適用できる絶縁膜やその形成方法を適宜用いて形成できる。また、ゲート電極層４１３はトランジスタ１００の電極層１０９に適用できる導電膜やその形成方法を適宜用いて形成できる。
また、高密度プラズマ処理や熱酸化処理によって、基板４０３の表面を酸化、窒化させることにより、ゲート絶縁層４１１に加工される絶縁膜を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。
次に、素子分離絶縁層４１７上に保護層を設けて、当該保護層及びゲート電極層４１３をマスクとして用いて、ｎ型を付与する不純物元素を添加し、不純物領域を形成する。なお、当該不純物領域の形成により、基板４０３において、ゲート電極層４１３の下部領域はトランジスタ４０１のチャネル形成領域４０５となる（図１５（Ｂ）参照）。添加する不純物の濃度は適宜設定することができるが、半導体素子の微細化の程度に合わせてその濃度を高くすることが望ましい。なお、ゲート電極層４１３を覆う絶縁膜（サイドウォール絶縁層４１５に加工される絶縁膜）を形成し、当該絶縁膜を通過させて不純物元素を添加してもよい。なお、保護層は不純物元素を添加した後に除去する。
次に、サイドウォール絶縁層４１５を形成する。サイドウォール絶縁層４１５は、ゲート電極層４１３を覆う絶縁膜を形成した後に、当該絶縁膜に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。
次に、ゲート電極層４１３、不純物領域、及びサイドウォール絶縁層４１５などを覆うように、絶縁層４１９に加工される絶縁膜を形成する。そして、素子分離絶縁層４１７上に保護層を形成し、当該保護層、ゲート電極層４１３及びサイドウォール絶縁層４１５をマスクとして用い、ｎ型を付与する不純物元素を不純物領域に添加して、不純物領域４０７及び高濃度不純物領域４０９を形成する。なお、絶縁層４１９に加工される絶縁膜を形成する前に、不純物元素を添加し、その後、当該絶縁膜を形成してもよい。なお、保護層は不純物領域を形成した後に除去する。
なお、本発明の一態様である半導体装置は、図１５（Ｂ）に示した半導体装置４００に限定されない。例えば、トランジスタ４０１としてシリサイド（サリサイド）を有するトランジスタや、サイドウォールを有していないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。なお、シリサイドを形成できる金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金などがある。
次に、絶縁層４１９に加工される絶縁膜上に層間絶縁層４２１に加工される絶縁膜を形成し、これら絶縁膜を加工して、高濃度不純物領域４０９に達する開口を絶縁層４１９及び層間絶縁層４２１に形成する。次に当該開口に導電膜を形成し、当該導電膜を加工することによって、電極層４１６を形成する。絶縁層４１９及び層間絶縁層４２１並びに当該開口はドライエッチング等で形成でき、電極層４１６はＣＭＰなどの研磨処理によって形成できる。電極層４１６を当該研磨処理などによって形成することで、絶縁層４１９及び層間絶縁層４２１を平坦化することができる。なお、電極層４１６はドライエッチングなどを研磨処理と共に併用して形成してもよい。
層間絶縁層４２１は、無機絶縁膜又は有機絶縁膜を用いることができる。無機絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などを用いることができ、有機絶縁膜は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂、又はシロキサン系樹脂などを用いることができる。なお、層間絶縁層４２１は、これらの絶縁膜を複数積層させた構造であってもよい。無機絶縁膜又は有機絶縁膜の形成方法は特に限定されず、用いる材料に応じて適宜選択する。例えば、ＣＶＤ法やスパッタリング法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷などを適用することができる。
半導体装置に含まれるトランジスタなどの半導体素子の微細化を進める場合、配線間の寄生容量が顕著になり信号遅延が増大する。また、比誘電率が４．０〜４．５である酸化シリコンでは当該寄生容量を十分に抑制することができない場合があるので、ｋが３．０以下の材料を用いて層間絶縁層４２１を形成することが好ましい。また、層間絶縁層４２１は、平坦化などを行うため機械的強度が要求される。この機械的強度が確保できる限りにおいて、層間絶縁層４２１を多孔質（ポーラス）化させて低誘電率化させることができる。
電極層４１６は、ダマシン構造のように電極層の一部が層間絶縁層４２１に埋め込まれた構造とすることが好ましい。電極層４１６は、トランジスタ１００の電極層１０８及び電極層１０９に適用できる導電膜や形成方法を用いて形成できる。
なお、電極層４１６を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成することで、その後のＣＭＰによって不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、電極層４１６の表面の平坦性を向上させることができる。
次に、電極層４１６に接して配線層４２３を形成し、配線層４２３及び層間絶縁層４２１上に層間絶縁層４２５を形成する。配線層４２３は、電極層４１６に適用できる導電膜を形成し、ドライエッチングなどで加工することにより形成できる。層間絶縁層４２５は層間絶縁層４２１と同様にして形成できる。
次に、絶縁層４１９、層間絶縁層４２１及び層間絶縁層４２５に、ゲート電極層４１３に達する開口を形成し（図示せず）、当該開口に電極層（ゲート配線）（図示せず）を形成し、そして、層間絶縁層４２５上に当該電極層と接する配線層４２７を形成する。これらの工程は、高濃度不純物領域４０９に達する開口、電極層４１６、及び配線層４２３を形成する工程と同様にして行うことができる。
次に、層間絶縁層４２５及び配線層４２７上に層間絶縁層４２９に加工される絶縁膜を形成する。当該絶縁膜は層間絶縁層４２１に適用できる絶縁膜を用いることができる。
次に、トランジスタ１００の絶縁層１０７を形成するまでの工程を行い、層間絶縁層４２９、絶縁層１０３及び絶縁層１０７に、配線層４２７に達する開口を形成し、当該開口に電極層４３１を形成する。トランジスタ１００の絶縁層１０７を形成するまでの工程は、上記実施の形態を参照できる。電極層４３１を形成するまでの工程は、高濃度不純物領域４０９に達する開口、及び電極層４１６を形成する工程と同様にして行うことができる。
次に、トランジスタ１００の絶縁層１０７を形成した後の工程を行い、トランジスタ１００及び容量素子１５０を形成する。当該工程は、上記実施の形態を参照できる。
次に、トランジスタ１００及び容量素子１５０上に絶縁層４３３を形成し、絶縁層４３３上に絶縁層４３５を形成する。絶縁層４３３及び絶縁層４３５は、トランジスタ１００の絶縁層１０３及び絶縁層１０７に適用できる絶縁膜やその形成方法を用いて形成できる。なお、絶縁層４３３及び絶縁層４３５はトランジスタ１００の保護絶縁層としても機能することから、外部からの水素や水など水素化物の侵入を抑制できる絶縁膜を用いて形成することが好ましい。
次に、絶縁層４３５上に層間絶縁層４３７を形成する。層間絶縁層４３７は層間絶縁層４２１に適用できる絶縁膜やその形成方法を用いて形成できる。また、絶縁層４３３、絶縁層４３５及び層間絶縁層４３７に、トランジスタ１００の電極層１０８ｃに達する開口を形成し、当該開口に電極層４３９を形成する。この工程は、高濃度不純物領域４０９に達する開口、及び電極層４１６を形成する工程と同様にして行うことができる。
最後に、層間絶縁層４３７上に電極層４３９と接する配線層４４１を形成する。配線層４４１は配線層４２３と同様の工程で形成できる。
以上の工程により、半導体装置４００を作製することができる。
また、トランジスタ１００は、絶縁層によって酸化物半導体層の周囲が囲まれて（又は、絶縁層に埋め込まれて）いるため、トレンチ構造を有するトランジスタということができる。また、トランジスタ４０１は、素子分離絶縁層４１７によって周囲が囲まれたトレンチ構造（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎともいえる。）のトランジスタである。つまり、トランジスタ１００とトランジスタ４０１を有する半導体装置４００は、２種類のトレンチ構造を有する構造（ダブルトレンチ構造ともいう）を備える半導体装置ということができる。
または、上記実施の形態で説明したトランジスタ１００と、表示素子とを用いて、表示装置を構成することも可能である。例えば、表示素子と、表示素子と接続されたトランジスタ１００とを用いて、表示装置の画素を構成することができる。例えば、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
［半導体装置の構成例２］
本発明の一態様である半導体装置は、上記実施の形態で説明したトランジスタ１００を用いていればよく、トランジスタ１００の下層はトランジスタ４０１に限られるものではない。そこで、以下に、本発明の一態様である半導体装置であって、半導体装置４００とは構造が一部異なる半導体装置について説明する。
半導体装置４００とは構造が一部異なる半導体装置４５０の回路図を図１６（Ａ）に、断面構造を図１６（Ｂ）に示す。
半導体装置４５０は、トランジスタ４０１の他にｐチャネル型トランジスタであるトランジスタ４５１を設け、トランジスタ４０１とトランジスタ４５１とが電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路４５２を有する。そして、半導体装置４５０は、ＣＭＯＳ回路４５２上に、層間絶縁層を介してトランジスタ１００及び容量素子１５０が積層された半導体装置である。
半導体装置４５０は、トランジスタ１００を有することから、半導体装置４００と同様にトランジスタ１００のソース又はドレインと、容量素子１５０の一方の電極と、トランジスタ４０１及びトランジスタ４５１のゲートとの間に電荷を保持させることができる。つまり、半導体装置４５０は、半導体記憶装置として機能させることができる。
また、半導体装置４５０は、トランジスタ１００を有することから、図１６（Ａ）に示した回路図の半導体装置を全て酸化物半導体以外の半導体材料で作製した場合に比べて、消費電力が低減された半導体装置である。
また、半導体装置４５０は、半導体装置４００と比較して主にトランジスタ１００及び容量素子１５０以外の構成が異なることから、ここではＣＭＯＳ回路４５２について説明する。なお、半導体装置４５０を説明するにあたり、半導体装置４００に付した符号を適宜用いる。
ＣＭＯＳ回路４５２は、上記のようにトランジスタ４０１とトランジスタ４５１とが電気的に接続されている。
トランジスタ４０１の詳細は、上記を参照することができる。
トランジスタ４５１は、基板４０３にｎ型の導電型を付与する不純物元素を添加して形成されたｎウェル４５３に設けられる。トランジスタ４５１は、ｎウェル４５３に設けられたチャネル形成領域４５４と、チャネル形成領域４５４を挟むように設けられた不純物領域４５６及び不純物領域４５６と電気的に接続された高濃度不純物領域４５８（これらをあわせて単に不純物領域とも呼ぶ。）と、チャネル形成領域４５４上に設けられたゲート絶縁層４６０と、ゲート絶縁層４６０上に設けられたゲート電極層４６２と、ゲート電極層４６２の側面に設けられたサイドウォール絶縁層４６４と、を有する。
また、絶縁層４１９は、トランジスタ４０１上、及びトランジスタ４５１上に設けられており、層間絶縁層４２１は絶縁層４１９上に設けられている。絶縁層４１９及び層間絶縁層４２１には高濃度不純物領域４５８に達する開口が設けられており、当該開口にトランジスタ４５１のソース電極層又はドレイン電極層（以下、電極層４４７と記す。）が設けられている。
電極層４４７に接して配線層４２３が設けられている。配線層４２３はソース電極層及びドレイン電極層に接して設けられており、ソース配線又はドレイン配線として機能する。配線層４２３は半導体装置４５０を構成する他の素子や、他のデバイスなどと電気的に接続される。
また、半導体装置４５０において、基板４０３には、素子分離絶縁層４１７がトランジスタ４０１及びトランジスタ４５１をそれぞれ囲むように設けられている。
不純物領域４５６は、ＬＤＤ領域やエクステンション領域として機能する。高濃度不純物領域４５８は、トランジスタ４５１のソース領域又はドレイン領域として機能する。
また、半導体装置４５０は、トランジスタ４０１のトランジスタ４５１側に形成された高濃度不純物領域４０９と、トランジスタ４５１のトランジスタ４０１側に形成された高濃度不純物領域４５８と、に接して電極層４６６が設けられている。電極層４６６は、トランジスタ４０１のソース電極層又はドレイン電極層として機能し、トランジスタ４５１のソース電極層又はドレイン電極層として機能する。また、電極層４６６によって、トランジスタ４０１及びトランジスタ４５１は電気的に接続され、ＣＭＯＳ回路４５２が形成される。
半導体装置４５０の作製方法は、半導体装置４００の作製方法を適宜用いて作製することができる。ここでは、ＣＭＯＳ回路４５２の作製方法について説明する。
トランジスタ４５１は、基板４０３のトランジスタ４５１を形成する領域に、ｎ型を付与する不純物元素を添加し、ｎウェル４５３を形成する。トランジスタ４５１のチャネル形成領域４５４はｎウェル４５３に形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。ｎウェル４５３は、上記した不純物元素をイオンドーピング法、又はイオン注入法などで添加して形成することができる。
次に、素子分離絶縁層４１７を形成し、ゲート絶縁層４１１及びゲート電極層４１３、並びにゲート絶縁層４６０及びゲート電極層４６２を形成する。この工程は、半導体装置４００の作製方法を参照できる。
次に、トランジスタ４０１及び素子分離絶縁層４１７を形成する領域に保護層を形成し、トランジスタ４５１を形成する領域に、当該保護層、ゲート電極層４６２をマスクとして用いて、ｐ型を付与する不純物元素を添加して、不純物領域を形成する。当該保護層を除去した後、トランジスタ４５１及び素子分離絶縁層４１７を形成する領域に保護層を形成し、トランジスタ４０１を形成する領域に、当該保護層、ゲート電極層４１３をマスクとして用いて、ｎ型を付与する不純物元素を添加し、不純物領域を形成する。添加する不純物の濃度は適宜設定することができるが、半導体素子の微細化の程度に合わせてその濃度を高くすることが望ましい。また、ゲート絶縁層４１１及びゲート電極層４１３、並びにゲート絶縁層４６０及びゲート電極層４６２を覆う絶縁膜を形成し、当該絶縁膜を通過させて不純物元素を添加してもよい。
次に、サイドウォール絶縁層４１５及びサイドウォール絶縁層４６４を形成する。この工程は、半導体装置４００の作製方法を参照できる。
次に、絶縁層４１９に加工される絶縁膜を形成し、トランジスタ４０１及び素子分離絶縁層４１７上に保護層を形成し、当該保護層、ゲート電極層４６２及びサイドウォール絶縁層４６４をマスクとして用い、ｐ型を付与する不純物元素を不純物領域に添加して、不純物領域４５６及び高濃度不純物領域４５８を形成する。当該保護層を除去し、トランジスタ４５１及び素子分離絶縁層４１７上に保護層を形成し、当該保護層、ゲート電極層４１３及びサイドウォール絶縁層４１５をマスクとして用い、ｎ型を付与する不純物元素を不純物領域に添加して、不純物領域４０７及び高濃度不純物領域４０９を形成する。なお、絶縁層４１９に加工される絶縁膜を形成する前、不純物元素を添加し、その後、当該絶縁膜を形成してもよい。なお、保護層は不純物領域を形成した後に除去する。
次に、絶縁層４１９、層間絶縁層４２１を形成し、高濃度不純物領域４０９、高濃度不純物領域４５８に接する電極層４１６、電極層４４７を形成し、配線層４２３を形成する。この工程は、半導体装置４００の作製方法を参照できる。
次に、層間絶縁層４２５を形成し、配線層４２７を形成する。配線層４２７は、層間絶縁層４２５、層間絶縁層４２１、及び絶縁層４１９に設けられた開口を通じてトランジスタ４０１のゲート電極層４１３及びトランジスタ４５１のゲート電極層４６２と電気的に接続されている。
以降の作製工程は、半導体装置４００と同様にして行うことができる。
以上の工程により、半導体装置４５０を作製することができる。なお、半導体装置４５０は、トランジスタ１００を有し、トレンチ構造のトランジスタ４０１及びトランジスタ４５１を有することから、半導体装置４５０は、ダブルトレンチ構造の半導体装置ということができる。
［半導体装置の構成例３］
以下に、本発明の一態様である半導体装置であって、半導体装置４００及び半導体装置４５０とは構造が一部異なる半導体装置について説明する。
半導体装置４００及び半導体装置４５０とは構造が一部異なる半導体装置４８０の回路図を図１７に示す。
半導体装置４８０は、層間絶縁層を介してトランジスタ４８１上にトランジスタ１００及び容量素子１５０が積層された半導体装置である。
半導体装置４８０は、オフ電流を低減させたトランジスタ１００を有することから、消費電力が低減することができる。
トランジスタ４８１が設けられる基板４０３には、素子分離絶縁層４１７が設けられている。素子分離絶縁層４１７の間において、チャネル形成領域４８２を挟んで不純物領域４８３が設けられている。チャネル形成領域４８２上にゲート絶縁層４８４が設けられている。ゲート絶縁層４８４上に第１のゲート電極層４８５が設けられている。第１のゲート電極層４８５上に絶縁層４８６が設けられている。絶縁層４８６上に第２のゲート電極層４８７が設けられている。ゲート絶縁層４８４、第１のゲート電極層４８５、絶縁層４８６及び第２のゲート電極層４８７の側面にはサイドウォール絶縁層４８８が設けられている。
トランジスタ４８１上には絶縁層４１９が設けられている。絶縁層４１９上には層間絶縁層４２１が設けられている。絶縁層４１９及び層間絶縁層４２１には不純物領域４８３に接する電極層４８９が設けられている。電極層４８９に接して配線層４２３が設けられている。
配線層４２３上に層間絶縁層４２５が設けられており、層間絶縁層４２５上に配線層４２７が設けられている。配線層４２７はトランジスタ４８１（電極層４８９や配線層４２３を含む）など、半導体装置４８０を構成する他の素子、他のデバイスなどと電気的に接続される。
配線層４２７より上に設けられる構成は、半導体装置４００及び半導体装置４５０と同じである。
また、トランジスタ４８１は、第１のゲート電極層４８５がフローティングゲートとして機能することから、トランジスタ４８１は不揮発性記憶装置として機能することができる。また、図１７に示すように、トランジスタ４８１は基板４０３に複数設けることができる。トランジスタ４８１を複数設けることで記憶できる情報量を増やすことができる。なお、トランジスタ４８１を複数設ける場合は、電極層４８９を１つのトランジスタごとに設けなくともよい。
トランジスタ４８１は、半導体装置４００及び半導体装置４５０が有するトランジスタ４０１及びトランジスタ４５１の作製方法を適宜用いることで作製することができる。また、トランジスタ４８１は、フローティングゲートを有するトランジスタの作製方法を適宜用いて作製することができる。
なお、半導体装置４８０は、トランジスタ１００を有し、トレンチ構造のトランジスタ４８１を有することから、半導体装置４８０は、ダブルトレンチ構造の半導体装置ということができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
上記実施の形態で説明した半導体装置は、さまざまな電子機器に搭載されるマイクロコンピュータに適用することができる。
以下では、マイクロコンピュータを搭載した電子機器の例として火災報知器の構成及び動作について、図１８、図１９及び図２０（Ａ）を用いて説明する。
なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
図１８に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤ及びパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４及びＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなどを用いることができる。
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９及びインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給又は遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ５０３及びパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５及びインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５及びインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いることができる極めてオフ電流の低いトランジスタ、例えば上記実施の形態で説明したトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給してもよい。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、警報装置は、必ずしも直流電源５０１を設けなくてもよく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としてもよい。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、又はリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４及びＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、光センサ５１１、アンプ５１２及びＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
光センサ５１１は、少なくとも、フォトダイオードなどの光電変換素子を有する。また、光センサ５１１は上記実施の形態で説明した半導体装置（例えば半導体装置４００、半導体装置４５０、又は半導体装置４８０など）の作製工程を利用して作製することができる。
光電変換素子は光電変換を行うことができる半導体膜を用いて作製することができ、例えば、シリコンやゲルマニウムなどを用いることができる。当該半導体膜にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、当該半導体膜にゲルマニウムを用いる構成とすると、赤外線を検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。
上述したＩＣチップを含む火災報知器には、上述したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
図１９は、上記実施の形態で説明した半導体装置を少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図１９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１９（Ｂ）又は図１９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）及び図１９（Ｃ）の回路の説明を行う。
図１９（Ｂ）及び図１９（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態で説明した半導体装置を用いた記憶装置である。
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１９（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
図２０（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。
図２０（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２０（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。又は、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
図２０（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
図２０（Ｂ）及び図２０（Ｃ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ トランジスタ
１０１ 基板
１０２ 低抵抗領域
１０３ 絶縁層
１０４ 酸化物積層
１０４ａ 酸化物層
１０４ｂ 酸化物半導体層
１０４ｃ 酸化物層
１０５ ゲート絶縁層
１０６ 酸化物層
１０７ 絶縁層
１０８ 電極層
１０８ａ 電極層
１０８ｂ 電極層
１０８ｃ 電極層
１０８ｄ 電極層
１０９ 電極層
１０９ａ 電極層
１０９ｂ 電極層
１１１ 絶縁層
１１２ 絶縁層
１５０ 容量素子
１５４ 酸化物層
１５５ 絶縁層
１５８ｂ 電極層
１５８ｃ 電極層
１５９ａ 電極層
１５９ｂ 電極層
１６１ レジストマスク
１６６ 酸化物層
１７１ バリア層
４００ 半導体装置
４０１ トランジスタ
４０２ 絶縁層
４０３ 基板
４０４ 酸化物積層
４０４ａ 酸化物層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物層
４０５ チャネル形成領域
４０７ 不純物領域
４０９ 高濃度不純物領域
４１０ ゲート絶縁層
４１１ ゲート絶縁層
４１３ ゲート電極層
４１５ サイドウォール絶縁層
４１６ 電極層
４１７ 素子分離絶縁層
４１９ 絶縁層
４２１ 層間絶縁層
４２３ 配線層
４２５ 層間絶縁層
４２７ 配線層
４２９ 層間絶縁層
４３１ 電極層
４３３ 絶縁層
４３５ 絶縁層
４３７ 層間絶縁層
４３９ 電極層
４４１ 配線層
４４７ 電極層
４５０ 半導体装置
４５１ トランジスタ
４５２ ＣＭＯＳ回路
４５３ ｎウェル
４５４ チャネル形成領域
４５６ 不純物領域
４５８ 高濃度不純物領域
４６０ ゲート絶縁層
４６２ ゲート電極層
４６４ サイドウォール絶縁層
４６６ 電極層
４８０ 半導体装置
４８１ トランジスタ
４８２ チャネル形成領域
４８３ 不純物領域
４８４ ゲート絶縁層
４８５ ゲート電極層
４８６ 絶縁層
４８７ ゲート電極層
４８８ サイドウォール絶縁層
４８９ 電極層
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. 絶縁表面上に設けられた島状の酸化物半導体層と、
    前記酸化物半導体層の側面を囲う絶縁層と、
    前記酸化物半導体層の上面、及び前記絶縁層の上面と接するソース電極層及びドレイン電極層と、
    前記酸化物半導体層と重ねて設けられたゲート電極層と、
    前記酸化物半導体層と前記ゲート電極層との間に設けられたゲート絶縁層と、を有し、
    前記ソース電極層、前記ドレイン電極層は、前記酸化物半導体層の上面よりも上側に設けられ、
    前記絶縁層の上面は、平坦化処理が施されており、
    前記ソース電極層は、第１のソース電極層と第２のソース電極層とが順に積層され、
    前記ドレイン電極層は、第１のドレイン電極層と第２のドレイン電極層とが順に積層され、
    前記第１のソース電極層及び前記第１のドレイン電極層は、前記酸化物半導体層の上面、及び前記絶縁層の上面と接して設けられ、
    前記第２のソース電極層及び前記第２のドレイン電極層は、前記酸化物半導体層の上面と接して設けられる半導体装置。
  2. 請求項１において
    前記酸化物半導体層と前記絶縁層との間に酸化物層を有し、
    前記酸化物層は、前記酸化物半導体層の側面に接して設けられる半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体層の下面に接して設けられる第１の酸化物層を有し、
    前記絶縁層は、前記第１の酸化物層の側面を囲って設けられる半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記酸化物半導体層の上面、前記ソース電極層の上面、及び前記ドレイン電極層の上面に接する、第２の酸化物層を有する半導体装置。
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