KR102255106B1 - 반도체 장치 - Google Patents

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KR102255106B1 KR1020140020116A KR20140020116A KR102255106B1 KR 102255106 B1 KR102255106 B1 KR 102255106B1 KR 1020140020116 A KR1020140020116 A KR 1020140020116A KR 20140020116 A KR20140020116 A KR 20140020116A KR 102255106 B1 KR102255106 B1 KR 102255106B1
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데츠히로 다나카
사치아키 데즈카
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Abstract

본 발명은 대전력용 파워 디바이스에 사용할 수 있는, 산화물 반도체를 포함한 반도체 장치를 제공한다.
전류의 주된 경로(채널 형성 영역)로서, n형 영역을 포함한 산화물 반도체층을 사용하고 이 n형 영역을 포함한 산화물 반도체층과 소스 전극층 사이에 i형 영역을 포함한 산화물 반도체층을 제공함으로써, 온 전류가 크고 온 동작과 오프 동작이 확실한 트랜지스터를 제공한다. 또한, n형 영역을 포함한 산화물 반도체층의 위 및 아래에 산화물 반도체층의 구성 원소 중 1종류를 함유한 산화물층을 적층시킴으로써, 이 적층 구조의 두께 방향의 에너지 밴드 다이어그램에서 이중 우물 구조가 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치, 발광 장치, 축전 장치, 이들의 구동 방법 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 파워 디바이스, 파워 디바이스를 구비하는 집적 회로, 전원 회로, 또는 전력 변환 회로에 더하여, 전기 광학 장치, 반도체 회로, 전자 기기는 반도체 장치의 범주에 들어가거나, 또는 반도체 장치를 포함한다.
파워 디바이스로서 사용되는 반도체 장치로서, 실리콘을 사용하여 제작된 파워 디바이스가 널리 유통되고 있다. 그러나, 실리콘이 사용된 파워 디바이스의 성능은 거의 한계에 다다르고 있어 더 높은 성능을 실현하기가 어려워지고 있다.
또한, 실리콘은 밴드갭이 작기 때문에, 실리콘이 사용된 파워 디바이스는 동작 온도 범위에 한계가 있다. 그러므로, 최근에는 밴드갭이 큰 SiC나 GaN이 사용된 파워 디바이스의 개발이 진행되고 있다.
또한, 대전력용 파워 디바이스로서 사용되는 반도체 장치에 산화물 반도체를 사용하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 특개2011-91382호 공보 일본 특개2011-172217호 공보
본 발명의 일 형태는 대전력용 파워 디바이스에 사용 가능한 산화물 반도체를 포함한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 대전류를 흘릴 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등에서의 기재로부터 저절로 명확해지는 것이다. 따라서, 명세서, 도면, 청구항으로부터 이들 이외의 과제가 만들어질 수 있다.
본 발명의 일 형태는 전류의 주된 경로(채널 형성 영역)로서, n형 영역을 포함한 산화물 반도체층을 사용함으로써, 온 전류가 큰 반도체 장치를 실현한다. 또한, 상기 n형 영역을 포함한 산화물 반도체층과 소스 전극층 사이에 i형 영역을 포함한 산화물 반도체층을 제공함으로써, 핀치 오프 동작이 가능하게 된다. 또는, 본 발명의 일 형태에 따른 반도체 장치는 채널 길이 방향으로 절단된 단면을 보면, 채널 형성 영역으로서 기능하는, n형 영역을 포함한 산화물 반도체층을 둘러싸도록 i형 산화물 반도체층이 제공된 구조를 포함한다. 더 구체적으로는, 예를 들어 이하의 구성으로 할 수 있다.
본 발명의 일 형태는 n형 도전성을 부여하는 불순물을 함유한 제 1 영역을 포함한 제 1 산화물 반도체층과, 제 1 영역의 적어도 일부에 접촉하는 제 2 산화물 반도체층과, 제 1 산화물 반도체층의 하면에 접촉하는 제 1 산화물층과, 제 2 산화물 반도체층의 상면에 접촉하는 제 2 산화물층과, 제 1 영역과 중첩되는 게이트 전극층과, 제 1 산화물 반도체층과 게이트 전극층 사이의 게이트 절연층과, 제 1 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하고, 제 1 산화물층은 제 1 산화물 반도체층을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유하고, 제 2 산화물층은 제 2 산화물 반도체층을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유하고, 제 2 산화물 반도체층은 제 1 산화물 반도체층의 상면 및 측면을 덮는, 반도체 장치이다.
본 발명의 일 형태는 n형 도전성을 부여하는 불순물을 함유한 제 1 영역 및 i형 산화물 반도체를 함유한 제 2 영역을 포함한 제 1 산화물 반도체층과, 제 1 영역의 적어도 일부에 접촉하는 제 2 산화물 반도체층과, 제 2 영역의 적어도 일부에 접촉하고 제 1 산화물 반도체층의 아래에 제공된 제 1 산화물층과, 제 2 산화물 반도체층의 상면에 접촉하는 제 2 산화물층과, 제 1 영역과 중첩되는 게이트 전극층과, 제 1 산화물 반도체층과 게이트 전극층 사이의 게이트 절연층과, 제 1 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하고, 제 1 산화물층은 제 1 산화물 반도체층을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유하고, 제 2 산화물층은 제 2 산화물 반도체층을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유하고, 제 2 산화물 반도체층은 제 1 산화물 반도체층의 상면 및 측면을 덮는, 반도체 장치이다.
상기 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은 제 2 산화물층 위에 접촉하도록 제공되어도 좋다. 또는, 상기 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층은 제 2 산화물 반도체층 위에 접촉하도록 제공되고, 소스 전극층 및 드레인 전극층 위에 제 2 산화물층이 제공되어도 좋다.
또한, 상기 반도체 장치에 있어서, 제 1 영역의 적어도 일부가 소스 전극층 및 드레인 전극층과 각각 중첩되도록 제공되어도 좋다. 또는, 채널 길이 방향으로 절단된 단면을 보면, 제 1 영역의 한쪽 단부는 소스 전극층의 한쪽 단부와 일치하고, 제 1 영역의 다른 쪽 단부는 드레인 전극층의 한쪽 단부와 일치하여도 좋다.
또한, 상기 반도체 장치에 있어서, 게이트 전극층은 소스 전극층과 중첩되는 영역을 포함하고 드레인 전극층과 중첩되는 영역을 포함하지 않는 구조로 하여도 좋다.
본 발명의 일 형태에 따르면, 대전력용 파워 디바이스에 사용 가능한 산화물 반도체를 포함한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 대전류를 흘릴 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 평면도 및 단면도.
도 2는 반도체 장치에 포함되는 적층 구조 및 밴드 구조를 설명하기 위한 도면.
도 3은 반도체 장치의 제작 방법의 일례를 설명하기 위한 단면도.
도 4는 반도체 장치의 제작 방법의 일례를 설명하기 위한 단면도.
도 5는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 6은 반도체 장치의 일 형태를 설명하기 위한 평면도 및 단면도.
도 7은 반도체 장치의 제작 방법의 일례를 설명하기 위한 단면도.
도 8은 반도체 장치의 일 형태를 설명하기 위한 평면도 및 단면도.
도 9는 반도체 장치의 일 형태를 설명하기 위한 평면도 및 단면도.
도 10은 반도체 장치의 제작 방법의 일례를 설명하기 위한 단면도.
도 11은 반도체 장치의 제작 방법의 일례를 설명하기 위한 단면도.
도 12는 반도체 장치의 일 형태를 설명하기 위한 평면도 및 단면도.
도 13은 실시형태에 따른 산화물 반도체의 나노빔 전자 회절 패턴(nanobeam electron diffraction pattern).
도 14는 실시형태에 따른 전력 변환 회로의 구성예.
도 15는 실시형태에 따른 전력 변환 회로의 구성예.
도 16은 실시형태에 따른 전원 회로의 구성예.
도 17은 실시형태에 따른 전원 회로의 구성예.
도 18은 실시형태에 따른 전자 기기.
도 19는 실시예에 따른, 가속 전압과 인의 도즈량에 대한 산화물 반도체막의 저저항 영역의 깊이와 밴드갭의 관계를 나타낸 도면.
도 20은 실시예에 따른 밴드 구조를 나타낸 도면.
이하에서, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되지 않는다.
또한, 이하에서 설명하는 본 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서 공통으로 이용하며 그 설명은 반복하지 않는다. 그리고, 같은 기능을 갖는 부분을 가리킬 때는 같은 해치(hatch) 패턴을 사용하며 특별히 부호를 붙이지 않은 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 또는 청구항에 있어서, '제 1'이나 '제 2' 등의 서수사(序數詞)는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1 내지 도 8을 참조하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 포함하는 상부 게이트형(top-gate) 트랜지스터에 대해서 설명한다.
<반도체 장치의 구성예 1>
도 1은 트랜지스터(200)의 구성예를 도시한 것이다. 도 1의 (A)는 트랜지스터(200)의 평면도이고, 도 1의 (B)는 도 1의 (A)에 도시된 V1-W1 부분의 단면도이고, 도 1의 (C)는 도 1의 (A)에 도시된 X1-Y1 부분의 단면도이다.
도 1에 도시한 트랜지스터(200)는 절연 표면을 갖는 기판(100) 위에 제공된 하지 절연층(102)과, 하지 절연층(102) 위의 제 1 산화물층(104)과, 제 1 산화물층(104) 위의 제 1 산화물 반도체층(106)과, 제 1 산화물 반도체층(106)의 상면 및 측면을 덮는 제 2 산화물 반도체층(108)과, 제 2 산화물 반도체층(108) 위의 제 2 산화물층(110)과, 제 2 산화물층(110) 위의 소스 전극층(112a) 및 드레인 전극층(112b)과, 제 2 산화물층(110) 위의 게이트 절연층(114)과, 게이트 절연층(114)을 개재(介在)하여 제 1 산화물 반도체층(106)과 중첩되는 게이트 전극층(116)을 포함한다. 또한, 게이트 전극층(116) 위의 절연층(118) 및 절연층(120)이 각각 트랜지스터(200)의 구성 요소에 포함되어도 좋다. 또한, 게이트 절연층(114), 절연층(118), 및 절연층(120)에 형성된 콘택트 홀을 통하여 소스 전극층(112a) 및 드레인 전극층(112b)에 각각 전기적으로 접속되는 전극층(122a) 및 전극층(122b)이 포함되어도 좋다.
트랜지스터(200)에 포함되는 구성 요소에 대해서 이하에서 자세히 설명한다.
≪기판≫
기판(100)은 단순한 지지 부재에 한정되지 않으며, 트랜지스터 등 다른 디바이스가 형성된 기판이어도 좋다. 이 경우에는 트랜지스터(200)의 게이트 전극층(116), 소스 전극층(112a), 드레인 전극층(112b), 전극층(122a), 및 전극층(122b) 중 적어도 하나는 상기 다른 디바이스에 전기적으로 접속되어도 좋다.
≪하지 절연층≫
하지 절연층(102)은 기판(100)으로부터 불순물이 확산되는 것을 방지하는 역할뿐만 아니라, 제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 및/또는 제 2 산화물층(110)에 산소를 공급하는 역할도 갖는다. 따라서, 하지 절연층(102)으로서는 산소를 함유한 절연층을 사용한다. 하지 절연층(102)으로부터 산소가 공급됨으로써, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)에서의 산소 결손을 저감할 수 있다. 또한, 기판(100)으로서, 상기 다른 디바이스가 형성된 기판이 사용되는 경우, 하지 절연층(102)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
본 실시형태에 따른 트랜지스터(200)에 있어서, 산소를 함유한 하지 절연층(102)이 채널 형성 영역이 되는 제 1 산화물 반도체층(106)을 포함한 적층 구조의 하방에 제공되어 있다. 이와 같은 구성으로 함으로써, 하지 절연층(102) 내의 산소를 채널 형성 영역으로 공급할 수 있다. 하지 절연층(102)은 화학양론적 조성보다 과잉으로 산소를 함유하는 것이 바람직하다. 하지 절연층(102)이 과잉으로 산소를 함유함으로써, 채널 형성 영역으로의 산소 공급이 더 촉진된다.
또한, 본 명세서 또는 청구항에서 과잉 산소란, 열처리 등으로 산화물 반도체층 내, 또는 산화 실리콘 내, 또는 산화질화 실리콘 내에서 이동 가능한 산소, 또는 본래의 화학양론적 조성을 만족시키는 양의 산소보다 과잉으로 존재하는 산소를 뜻한다.
≪제 1 산화물층 및 제 2 산화물층, 제 1 산화물 반도체층 및 제 2 산화물 반도체층≫
트랜지스터(200)는 하지 절연층(102)과 게이트 절연층(114) 사이에 제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 및 제 2 산화물층(110)을 포함한 적층 구조(이하에서, 산화물 적층(115)이라고도 표기함)를 포함한다.
제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)은 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는 In과 Zn 양쪽을 함유하는 것이 바람직하다. 또한, 산화물 반도체층이 사용된 트랜지스터의 전기적 특성의 편차를 저감시키기 위해서, In 및 Zn에 더하여 스테빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이들 외의 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물 등을 사용할 수 있다.
또한, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)은 구성 원소가 동일한 것이 바람직하며, 그 조성이 동일하면 더 바람직하다. 제 1 산화물 반도체층(106)과 제 2 산화물 반도체층(108)의 조성을 같게 함으로써, 전도대 하단의 에너지를 가능한 한 가깝게 할 수 있다. 이로써, 어느 쪽의 층에만 전류 경로가 존재하는 일이 없고 주된 전류 경로로서 양쪽 층을 사용할 수 있기 때문에, 트랜지스터의 소스와 드레인 간의 직렬 저항을 저감할 수 있다.
본 실시형태에서는 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)에, 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 적어도 함유한 In-M-Zn 산화물로 표기되는 산화물 반도체를 사용한다.
제 1 산화물 반도체층(106)의 하면에 접촉하는 제 1 산화물층(104), 및 제 2 산화물 반도체층(108)의 상면에 접촉하는 제 2 산화물층(110)에는, 산화물 반도체층에 있어서 불순물이 되는 원소(예를 들어, 실리콘) 이외의 원소를 주성분으로 함유한 산화물층을 사용한다. 예를 들어, 제 1 산화물층(104)에는 제 1 산화물 반도체층(106)을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유한 산화물층을 사용한다. 또한, 제 2 산화물층(110)에는 제 2 산화물 반도체층(108)을 구성하는 금속 원소 중 적어도 1종류를 구성 원소로서 함유한 산화물층을 사용한다.
본 실시형태에서는 제 1 산화물층(104)으로서 In-M-Zn 산화물(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되고, 제 1 산화물 반도체층(106)보다 M의 원자수비가 높은 산화물층이 사용된다. 구체적으로는, 제 1 산화물층(104)으로서, 제 1 산화물 반도체층(106)보다 상술한 원소 M을 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 함유한 산화물층을 사용한다. 상술한 원소 M은 인듐보다 산소와 강하게 결합하기 때문에, 산화물층에 산소 결손이 발생하는 것을 억제하는 기능을 갖는다. 즉, 제 1 산화물층(104)은 제 1 산화물 반도체층(106)에 비해 산소 결손이 발생하기 어려운 산화물층이다. 또한, 인듐 또는 아연에 대한 상술한 원소 M의 비율이 높을수록 에너지 갭이 큰 산화물이 되기 때문에, 제 1 산화물층(104)은 제 1 산화물 반도체층(106)보다 큰 밴드갭을 갖는 산화물층이다.
또한, 본 실시형태에서는 제 2 산화물층(110)으로서 In-M-Zn 산화물(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되고, 제 2 산화물 반도체층(108)보다 M의 원자수비가 높은 산화물층이 사용된다. 구체적으로는, 제 2 산화물층(110)으로서, 제 2 산화물 반도체층(108)보다 상술한 원소 M을 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 함유한 산화물층을 사용한다. 따라서, 제 2 산화물층(110)은 제 2 산화물 반도체층(108)에 비해 산소 결손이 발생하기 어렵고 제 2 산화물 반도체층(108)보다 큰 밴드갭을 갖는 산화물층이다. 트랜지스터(200)에 있어서, 제 2 산화물층(110)은 채널 형성 영역으로서 기능하는 제 1 산화물 반도체층(106)과, 소스 전극층(112a) 및 드레인 전극층(112b) 사이에 위치하는 산화물층이기 때문에, 제 2 산화물층(110)이 반도체로서 기능할 수 있는 밴드갭을 유지할 수 있을 정도로 M의 원자수비를 조정하는 것이 바람직하다. 다만, M의 원자수비에 따라서는 제 2 산화물층(110)이 게이트 절연층의 일부로서 기능하는 경우도 있다.
제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 및 제 2 산화물층(110)이 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 적어도 함유한 In-M-Zn 산화물인 경우, 제 1 산화물층(104)의 원자수비를 In:M:Zn=x1:y1:z1, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)의 원자수비를 In:M:Zn=x2:y2:z2, 제 2 산화물층(110)의 원자수비를 In:M:Zn=x3:y3:z3로 할 때, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 경우에 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)에 있어서 y2가 x2 이상이면 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 다만, y2가 x2의 3배 이상이면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 제 1 산화물층(104)이 In-M-Zn 산화물인 경우, Zn과 산소를 제외하면 In이 50atomic% 미만이고 M이 50atomic% 이상인 것이 바람직하고, In이 25atomic% 미만이고 M이 75atomic% 이상이면 더 바람직하다. 또한, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)이 각각 In-M-Zn 산화물인 경우, Zn과 산소를 제외하면 In이 25atomic% 이상이고 M이 75atomic% 미만인 것이 바람직하고, In이 34atomic% 이상이고 M이 66atomic% 미만이면 더 바람직하다. 또한, 제 2 산화물층(110)이 In-M-Zn 산화물인 경우, Zn과 산소를 제외하면 In이 50atomic% 미만이고 M이 50atomic% 이상인 것이 바람직하고, In이 25atomic% 미만이고 M이 75atomic% 이상이면 더 바람직하다.
또한, 제 1 산화물층(104) 및 제 2 산화물층(110)은 상이한 구성 원소를 함유한 층으로 하여도 좋고, 같은 구성 원소를 동일한 원자수비 또는 다른 원자수비로 함유한 층으로 하여도 좋다.
제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 제 2 산화물층(110)에는 예를 들어, 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용할 수 있다.
제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 및 제 2 산화물층(110) 각각의 두께는 트랜지스터(200)에 요구되는 전기적 특성(출력 전류 등)에 따라 설정하면 좋다. 예를 들어, 제 2 산화물층(110)의 두께는 3nm 이상 500nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108) 각각의 두께는 3nm 이상 500nm 이하, 바람직하게는 3nm 이상 200nm 이하, 더 바람직하게는 3nm 이상 100nm 이하, 보다 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제 1 산화물층(104)의 두께는 상기 제 2 산화물층(110), 제 1 산화물 반도체층(106), 또는 제 2 산화물 반도체층(108)과 같은 정도 또는 그 이상의 두께로 하는 것이 바람직하다.
또한, 제 1 산화물층(104)은 제 1 산화물 반도체층(106)을 구성하는 금속 원소 중 1종류 이상을 함유하고, 전도대 하단의 에너지가 제 1 산화물 반도체층(106)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상만큼, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물 반도체로 형성되는 것이 바람직하다. 이와 마찬가지로, 제 2 산화물층(110)은 제 2 산화물 반도체층(108)을 구성하는 금속 원소 중 1종류 이상을 함유하고, 전도대 하단의 에너지가 제 2 산화물 반도체층(108)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상만큼, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물 반도체로 형성되는 것이 바람직하다.
여기서, 제 1 산화물 반도체층(106)은 n형 도전성을 부여하는 불순물을 함유한 제 1 영역(106a)을 포함한다. 트랜지스터(200)에서는 소스 전극층(112a), 드레인 전극층(112b), 및 게이트 전극층(116)과 중첩되도록 제 1 산화물 반도체층(106)의 상부 영역 전체에 제 1 영역(106a)이 형성된다. 또한, 제 2 산화물 반도체층(108)은 일부가 제 1 영역(106a)에 접촉하도록 제공된다.
본 명세서 등에 있어서, 제 1 영역(106a)에 함유되는 n형 도전성을 부여하는 불순물로서는, 예를 들어 인(P), 비소(As), 안티몬(Sb), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 수소(H), 티타늄(Ti), 및 아연(Zn) 등을 들 수 있다.
또한, 여기서는 제 1 산화물 반도체층(106)의 상면에 도전성이 높여진 제 1 영역(106a)이 포함되는 경우를 제시하지만, 이 영역이 제 1 산화물 반도체층(106)의 두께 방향의 영역 전체에 걸쳐 형성되어도 좋고, 제 1 산화물층(104)의 일부에 n형 도전성을 부여하는 불순물이 함유되어도 좋다. 다만, 제 1 산화물 반도체층(106)은 제 1 영역(106a)과 제 1 산화물층(104) 사이에 n형 불순물의 함유 농도가 낮은 영역, 바람직하게는 i형 또는 실질적으로 i형인 산화물 반도체를 함유한 영역인 제 2 영역(106b)을 포함하는 것이 바람직하다.
이와 같은 구조에서 게이트 전극층(116)에 전계를 인가하면, 산화물 반도체층을 포함한 적층 구조 중, 전도대 하단의 에너지가 가장 작은 층인 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)(특히 제 1 산화물 반도체층(106)의 제 1 영역(106a))에 채널이 형성된다. 즉, 제 1 영역(106a)을 포함한 제 1 산화물 반도체층(106)과 게이트 절연층(114) 사이에 제 2 산화물층(110)이 형성되어 있음으로써, 트랜지스터(200)의 채널이 게이트 절연층(114)에 접촉하지 않는 구조로 할 수 있다.
또한, 제 1 산화물 반도체층(106)의 위 및 아래에 제 1 산화물 반도체층(106)에 비해 산소 결손이 발생하기 어려운 산화물층을 제공함으로써, 트랜지스터의 채널에서 산소 결손이 형성되는 것을 억제할 수 있다.
제 1 산화물 반도체층(106)에 n형 도전성을 부여하는 불순물을 함유한 제 1 영역(106a)을 제공함으로써, 트랜지스터(200)의 온 상태 시의 소스와 드레인 간의 직렬 저항을 저감할 수 있다. 이로써, 온 상태 시의 소스와 드레인 간에 흐르는 전류(온 전류라고도 함)를 높일 수 있다.
또한, 도 1의 (C)에 도시한 바와 같이, 소스 전극층(112a)과 제 1 영역(106a)이 중첩되도록 제공됨으로써, 제 2 산화물층(110) 및 제 2 산화물 반도체층(108)을 통하여 소스 전극층(112a)으로부터 제 1 영역(106a)으로 캐리어가 공급되기 쉬워져, 온 전류를 증대시킬 수 있다.
제 1 산화물 반도체층(106)에 n형 도전성을 부여하는 불순물을 도입하는 방법으로서는, 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다.
제 1 영역(106a)에서 상술한 원소의 농도는 제 1 산화물 반도체층(106)의 두께 방향으로 연속적인 기울기를 가져도 좋다.
제 2 산화물 반도체층(108)은 제 1 산화물 반도체층(106)의 제 1 영역(106a)에 접촉하고, 제 1 산화물 반도체층(106)의 상면 및 측면을 덮도록 제공된다(도 1의 (B) 및 (C) 참조). 제 2 산화물 반도체층(108)은 i형 또는 실질적으로 i형인 산화물 반도체를 포함하는 것이 바람직하다. 소스 전극층(112a)과 제 1 영역(106a) 사이에 i형 또는 실질적으로 i형인 제 2 산화물 반도체층(108)을 제공함으로써, 트랜지스터(200)의 온 동작과 오프 동작을 확실한 것으로 할 수 있다. 더 나아가서는 노멀리 오프형 트랜지스터(200)를 실현할 수 있다.
여기서, 소스 전극층(112a)과 제 1 영역(106a)이 접촉하지 않도록 이들 사이의 거리를 충분히 확보하기 위해서 제 2 산화물 반도체층(108)의 두께를 조정하는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체층(108) 중 소스 전극층(112a)과 중첩되는 영역의 두께를 10nm 이상 40nm 이하, 바람직하게는 20nm 이상 40nm 이하로 하면, 온 전류의 손실 없이 트랜지스터(200)의 온 동작과 오프 동작을 확실한 것으로 할 수 있으며, 더 나아가서는 노멀리 오프형 트랜지스터(200)를 실현할 수 있다.
또한, 제 2 산화물 반도체층(108)은 제 1 산화물 반도체층(106)의 측면 및 상면을 덮도록 제공되어 있기 때문에, 제 1 영역(106a)과 소스 전극층(112a) 사이뿐만 아니라, 제 1 영역(106a)과 드레인 전극층(112b) 사이에도 위치한다. 이로써, 제 1 영역(106a)이 소스 전극층(112a) 및 드레인 전극층(112b)과 직접 접촉하지 않기 때문에, 트랜지스터(200)의 오프 상태 시의 소스와 드레인 간의 누설 전류(오프 전류라고도 함)를 저감하면서 트랜지스터(200)의 온 전류를 높일 수 있다.
또한, 도 1의 (B)에 도시한 바와 같이, 트랜지스터(200)는 채널 폭 방향으로 절단된 단면을 보면, 섬 형상의 제 1 산화물 반도체층(106)의 측면을 제 2 산화물 반도체층(108)이 덮고, 제 2 산화물 반도체층(108)의 측면을 제 2 산화물층(110)이 덮는 구성을 갖는다. 상기 구성으로 함으로써, 제 1 산화물 반도체층(106) 및/또는 제 2 산화물 반도체층(108)의 채널 폭 방향의 단부에서 발생될 수도 있는 기생 채널의 영향을 저감시킬 수 있다. 따라서, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
또한, 산소를 충분히 함유하고 고순도화된 산화물 반도체층(제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108))은 밴드갭이 2.8eV 내지 3.2eV 정도이며, 소수 캐리어가 1×10-9개/cm3 정도로 매우 적으며, 다수 캐리어는 트랜지스터의 소스로부터 흘러오는 것뿐이다. 따라서, 상기 산화물 반도체층이 사용된 트랜지스터는 애벌란시 브레이크다운(avalanche breakdown)이 일어나지 않는다.
그러므로, 수십V 또는 수백V라는 높은 전압으로 구동하는 경우에도 트랜지스터의 채널 길이에 대한 채널 폭을 매우 크게 설정할 수 있으며, 이로써 트랜지스터의 온 전류를 더 높일 수 있다. 예를 들어, 채널 길이에 대한 채널 폭의 비(W/L)를 103 이상, 더 나아가서는 104 이상, 또는 105 이상으로 한 경우에도 양호한 온 오프 동작을 실현할 수 있다. 예를 들어 30V 이하의 전압으로 구동할 때, 채널 길이를 3μｍ로 한 경우의 채널 폭은 1cm 이상 10m 이하의 범위, 예를 들어 80cm로 하면 좋다.
또한, 산화물 반도체는 밴드갭이 크기 때문에, 산화물 반도체가 사용된 트랜지스터는 그 전기적 특성의 온도 의존성을 매우 작게 할 수 있다. 예를 들어, 반도체로서 실리콘이 사용된 경우 등에 비해 문턱 전압, 온 전류, 오프 전류 등의 온도 의존성이 작은 트랜지스터를 실현할 수 있다. 따라서, 산화물 반도체가 사용된 트랜지스터는 고온 환경하에서의 동작에 적합하다고 할 수 있다.
≪소스 전극층 및 드레인 전극층≫
소스 전극층(112a) 및 드레인 전극층(112b)에는 산소와 결합하기 쉬운 도전 재료를 바람직하게 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 나중의 프로세스 온도를 비교적 높게 할 수 있음 등의 이유로, 융점이 높은 W를 사용하는 것이 특히 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료도 포함된다.
이와 같은 도전 재료와 산화물 적층(115)을 접촉시키면, 산화물 적층(115) 내의 산소가, 산소와 결합하기 쉬운 도전 재료 측으로 이동한다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있는데, 이 때 상기 산소가 이동함으로써, 산화물 적층(115) 중 소스 전극층(112a) 또는 드레인 전극층(112b)에 접촉하는 계면 근방의 영역에 산소 결손이 발생하여, n형화된 영역이 형성될 수 있다. 상기 n형화된 영역은 트랜지스터(200)의 소스 또는 드레인으로서 작용할 수 있다.
또한, n형화된 영역에 소스 전극층(112a) 및 드레인 전극층(112b)의 구성 원소가 혼입되는 경우가 있다. 또한, n형화된 영역에 접촉하는 소스 전극층(112a) 및 드레인 전극층(112b)의 일부에 산소 농도가 높은 영역이 형성될 수 있다. 또한, 소스 전극층(112a) 및 드레인 전극층(112b) 중 n형화된 영역에 접촉하는 영역에 산화물 적층(115)의 구성 원소가 혼입될 수 있다.
이와 같이 산화물 적층(115) 중 소스 전극층(112a) 및 드레인 전극층(112b)에 접촉하는 영역에 저저항 영역이 형성됨으로써, 소스 전극층(112a) 및 드레인 전극층(112b)과 산화물 적층(115) 사이의 접촉 저항이 저감되어 트랜지스터(200)의 소스와 드레인 간의 기생 저항을 저감할 수 있다. 이로써, 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생으로 인하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장되어 존재할 수 있다. n형화된 영역이 채널 길이 방향으로 연장되어 존재하는 것은 문턱 전압의 시프트나, 게이트 전압으로 온/오프 제어를 할 수 없는 상태(도통 상태) 등 트랜지스터의 전기적 특성의 불량이 나타나는 요인이 될 수 있다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 소스 전극층 및 드레인 전극층에 산소와 결합하기 어려운 도전 재료를 사용하는 것이 바람직하다. 상기 도전 재료로서, 예를 들어 질화 탄탈, 질화 티타늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합하기 어려운 도전 재료에는, 산소가 확산되기 어려운 재료도 포함된다.
≪게이트 절연층≫
게이트 절연층(114)으로서는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 등을 사용할 수 있다. 게이트 절연층(114)은 산소를 함유한 막이면, 제 2 산화물층(110), 제 2 산화물 반도체층(108) 및/또는 제 1 산화물 반도체층(106)으로 산소를 공급할 수 있으므로 바람직하다. 또한, 게이트 절연층(114)에는 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트, 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란타넘 등의 재료를 사용하여도 좋다. 또한, 게이트 절연층(114)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다.
≪게이트 전극층≫
게이트 전극층(116)의 재료로서는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, 게이트 전극층(116)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈실리사이드 등의 실리사이드막을 사용하여도 좋다. 또는, 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극층(116)은 단층 구조 또는 적층 구조로 할 수 있다. 또한, 게이트 절연층(114)과 접촉하는 게이트 전극층(116)의 한 층으로서, 질소를 함유한 금속 산화물막, 구체적으로는, 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화물막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자볼트) 이상, 또는 5.5eV(전자볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 문턱 전압을 양의 전압 측으로 시프트시킬 수 있어, 소위 노멀리 오프 스위칭 소자를 실현할 수 있다.
<트랜지스터에 포함되는 적층 구조의 밴드 구조>
트랜지스터(200)에 포함되는 하지 절연층(102), 제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 제 2 산화물층(110), 및 게이트 절연층(114)의 밴드 구조에 대해서 도 2를 사용하여 설명한다.
도 2의 (A)는 산화물 적층(115)을 포함한 적층 구조의 일부의 모식도이고, 도 2의 (B)는 도 2의 (A)에서 예시한 적층 구조의 에너지 밴드 구조의 일부를 모식적으로 도시한 것이다.
도 2의 (B)에서, EcI1은 하지 절연층(102)의 전도대 하단의 에너지를 모식적으로 나타낸 것이다. 마찬가지로, EcS1은 제 1 산화물층(104), EcS3은 제 2 산화물층(110), EcI2는 게이트 절연층(114)의 전도대 하단의 에너지를 각각 모식적으로 나타낸 것이다. 또한, EcS2b는 제 1 산화물 반도체층(106) 내의 제 2 영역(106b), 및 제 2 산화물 반도체층(108)의 전도대 하단의 에너지이며, EcS2a는 제 1 산화물 반도체층(106) 내의 제 1 영역(106a)의 전도대 하단의 에너지를 도시한 것이다. EcS2a는 EcS2b보다 낮은 에너지이다. 또한, 여기서는 편의상 도 2의 (A)에서의 각 두께를 고려하지 않았다.
또한, 도 2의 (B)에서는 제 1 산화물층(104) 및 제 2 산화물층(110)이 같은 전도대 하단의 에너지를 갖는 산화물층인 경우에 대해서 도시하였지만, 각각이 상이한 에너지 갭을 갖고 전도대 하단의 에너지가 상이한 산화물층이어도 좋다. 마찬가지로, 여기서는 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)이 같은 전도대 하단의 에너지를 갖는 산화물 반도체층인 경우에 대해서 도시하였지만, 이들이 다른 에너지 갭을 갖고 전도대 하단의 에너지가 상이하여도 좋다.
여기서는 진공 준위와 전도대 하단의 에너지 차이(전자 친화력이라고도 함)는 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은 분광 엘립소미터(예를 들어 HORIBA JOBIN YVON사제 UT-300)를 이용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(예를 들어 VersaProbe(PHI사 제조))를 이용하여 측정할 수 있다.
도 2의 (B)에 도시한 바와 같이, 제 1 산화물층(104)과 제 1 산화물 반도체층(106), 및 제 2 산화물 반도체층(108)과 제 2 산화물층(110)에서, 전도대 하단의 에너지는 이들 사이에 장벽이 없고 연속적으로 변화된다. 이것은 제 1 산화물층(104)과 제 1 산화물 반도체층(106), 및 제 2 산화물 반도체층(108)과 제 2 산화물층(110)의 조성이 각각 근사됨으로써 산소가 상호로 확산되기 쉽고, 이들 각각 사이에 혼합층이라고도 부를 수 있는 층이 형성되어 있기 때문이라고 이해할 수 있다. 또한, 제 1 영역(106a)과 제 2 영역(106b)의 전도대 하단의 에너지는 이들 사이에 장벽이 없어 연속적으로 변화된다. 이것은 제 1 영역(106a)에 포함되는 산화물 반도체에 n형 도전성을 부여하는 원소의 농도가 두께 방향으로 연속적으로 변화되어 있기 때문이라고 이해할 수 있다.
또한, 제 2 산화물 반도체층(108)을 형성한 후의 열처리 등에 의해 제 1 영역(106a) 내의 상기 원소가 제 2 산화물 반도체층(108) 내로 확산될 수 있다. 이와 같은 경우, 제 1 영역(106a)으로부터 제 2 산화물 반도체층(108)을 향하여 상기 원소의 농도가 연속적으로 변화된다. 이로써, 도 2의 (B)에 도시한 바와 같이, 제 1 영역(106a)과 제 2 산화물 반도체층(108) 사이에도 전도대 하단의 에너지는 장벽이 없고 연속적으로 변화된다.
도 2의 (B)로부터, 산화물 적층(115) 내에서, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)이 제 1 웰(well; 우물)을 구성하고, 상기 제 1 웰 내에서 제 1 산화물 반도체층(106)에 포함되는 제 1 영역(106a)이 제 2 웰을 구성한다. 즉, 산화물 적층(115) 내에 매몰 채널이 형성되고 매몰 채낼 내에 웰이 더 형성되어 있다. 이와 같이 2단계의 웰을 가짐으로써, 이와 같은 구성을 이중 우물(double well: 더블 웰) 구조라고도 부를 수 있다. 제 1 산화물 반도체층(106) 내에 웰을 가짐으로써, 더 큰 전류를 흘릴 수 있다.
또한, 제 1 영역(106a)이 구성하는 웰이 제 1 산화물층(104)과 하지 절연층(102) 사이의 계면, 및 제 2 산화물층(110)과 게이트 절연층(114) 사이의 계면으로부터 떨어져 있기 때문에, 이들 계면에 생성되는 트랩 준위의 영향이 트랜지스터의 캐리어의 주된 경로가 되는 제 1 영역(106a)에 미치는 것을 억제할 수 있다.
도 2의 (B)에 도시한 연속 접합을 형성하기 위해서는 로드록 챔버(load lock chamber)를 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치의 각 챔버는 산화물 반도체에 있어서 불순물인 물 등을 가능한 한 제거하도록 크라이오 펌프 등 흡착식 진공 배기 펌프를 이용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체가 역류하지 않도록 하는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는 챔버 내를 고진공으로 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 수행된다. 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스를 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화함으로써, 산화물 반도체에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
제 1 산화물 반도체층(106) 아래에 제공되는 제 1 산화물층(104), 및 제 2 산화물 반도체층(108) 위에 제공되는 제 2 산화물층(110)은 배리어층으로서 기능하여, 산화물 적층(115)에 접촉하는 절연층(하지 절연층(102) 및 게이트 절연층(114))과 산화물 적층(115) 사이의 계면에 형성되는 트랩 준위의 영향이 트랜지스터의 캐리어의 주된 경로(캐리어 패스)가 되는 제 1 산화물 반도체층(106)의 제 1 영역(106a)으로 미치는 것을 억제할 수 있다.
예를 들어, 산화물 반도체층에 포함되는 산소 결손은 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위(局在 準位)로서 움직인다. 이와 같은 국재 준위에 캐리어가 트랩됨으로써 트랜지스터의 신뢰성이 떨어지기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감할 필요가 있다. 본 실시형태의 트랜지스터(200)에서는 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)에 비해 산소 결손이 발생하기 어려운 제 1 산화물층(104) 및 제 2 산화물층(110)을 제 1 산화물 반도체층(106) 또는 제 2 산화물 반도체층(108)에 접촉하도록 제공함으로써, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)에서의 산소 결손을 저감할 수 있다. 예를 들어, 제 1 산화물 반도체층(106)은 일정 광전류 측정법(CPM: Constant Photocurrent Method)에 의해 측정된 국재 준위에 의한 흡수 계수를 1×10-3/cm 미만, 또는 1×10-4/cm 미만으로 할 수 있다.
또한, 산화물 반도체층이 구성 원소가 상이한 절연층(예를 들어, 산화 실리콘막을 포함한 하지 절연층)과 접촉하고 있으면, 이들 2층의 계면에 계면 준위가 형성되고 이 계면 준위가 채널을 형성하는 경우가 있다. 이와 같은 경우에는, 문턱 전압이 상이한 제 2 트랜지스터가 형성되어 트랜지스터의 외견상 문턱 전압이 변동될 수 있다. 그러나, 본 실시형태의 트랜지스터(200)에서는 제 1 산화물층(104)이 제 1 산화물 반도체층(106)을 구성하는 금속 원소 중 1종류 이상을 함유하여 구성되기 때문에, 제 1 산화물층(104)과 제 1 산화물 반도체층(106) 사이의 계면에 계면 준위가 형성되기 어려워진다. 따라서, 제 1 산화물층(104)을 제공함으로써, 트랜지스터의 문턱 전압 등 전기적 특성의 편차를 저감할 수 있다.
또한, 게이트 절연층(114)과 제 2 산화물 반도체층(108) 사이의 계면에 채널이 형성되는 경우, 이 계면에서 계면 산란이 일어나 트랜지스터의 전계 효과 이동도가 낮아진다. 그러나, 본 실시형태의 트랜지스터(200)에서는 제 2 산화물층(110)이 제 2 산화물 반도체층(108)을 구성하는 금속 원소 중 1종류 이상을 함유하여 구성되기 때문에, 제 2 산화물 반도체층(108)과 제 2 산화물층(110) 사이의 계면에서는 캐리어가 산란되기 어렵고 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 제 1 산화물층(104) 및 제 2 산화물층(110)은 하지 절연층(102) 및 게이트 절연층(114)의 구성 원소가 산화물 반도체층(제 1 산화물 반도체층(106) 또는 제 2 산화물 반도체층(108))으로 혼입되어 불순물로 인한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다.
예를 들어, 제 1 산화물층(104) 또는 제 2 산화물층(110)에 접촉하는 하지 절연층(102) 또는 게이트 절연층(114)으로서 실리콘을 함유한 절연층을 사용하는 경우, 이 절연층 내의 실리콘 또는 절연층 내에 혼입될 수 있는 탄소가 제 1 산화물층(104) 또는 제 2 산화물층(110) 내로 계면으로부터 수nm 정도까지 혼입될 수 있다. 실리콘이나 탄소 등 불순물이 산화물 반도체층 내로 혼입되면 불순물 준위를 형성하고 이 불순물 준위가 전자의 생성 요인이 됨으로써 n형화되는 경우가 있다.
그러나, 제 1 산화물층(104) 및 제 2 산화물층(110)의 막 두께가 수nm보다 두꺼우면, 혼입된 실리콘이나 탄소 등 불순물이 산화물 반도체층까지 도달되지 않기 때문에, 불순물 준위의 영향이 저감된다.
또한, 산화물 반도체층 내의 불순물 농도는 예를 들어, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다.
<반도체 장치의 제작 방법>
도 1에 도시한 트랜지스터(200)의 제작 방법의 일례를 도 3 및 도 4를 사용하여 설명한다.
우선, 절연 표면을 갖는 기판(100) 위에 하지 절연층(102)을 형성한다(도 3의 (A) 참조).
하지 절연층(102)은 단층이든 적층이든 어느 쪽으로 하여도 좋다. 다만, 적어도 나중에 형성되는 제 1 산화물층(104)과 접촉하는 영역은 상기 제 1 산화물층(104)을 포함한 산화물 적층(115)으로의 산소 공급원이 될 수 있도록 산소를 함유한 재료로 형성한다. 또한, 과잉으로 산소를 함유한 층으로 하는 것이 바람직하다.
하지 절연층(102)에 과잉으로 산소를 함유시키기 위해서는 예를 들어, 산화 분위기하에서 하지 절연층(102)을 성막하면 좋다. 또는, 성막 후의 하지 절연층(102)에 산소를 도입하여 과잉으로 산소를 함유시켜도 좋고, 양쪽 수단을 조합하여 이용하여도 좋다.
또한, 하지 절연층(102)은 제 1 산화물층(104)과 접촉하는 절연층이기 때문에, 막 내의 수소 농도가 저감되어 있는 것이 바람직하다. 따라서, 하지 절연층(102)을 성막한 후, 수소 제거를 목적으로 한 열처리(탈수화 처리 또는 탈수소화 처리)를 수행하는 것이 바람직하다.
열처리 온도는 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하, 또는 기판의 변형점 이하로 한다. 예를 들어, 열처리 장치의 한가지인 전기로에 기판을 도입하여, 하지 절연층(102)에 진공(감압) 분위기하에서 450℃로 1시간의 열처리를 수행한다.
또한, 열처리 장치는 전기로에 한정되지 않고 저항 발열체 등의 발열체에 의한 열 전도 또는 열 복사를 이용하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치와 같은 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프가 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 아르곤 등의 희가스, 또는 질소 등 열처리에 의해 피처리물과 반응하지 않는 불활성 기체를 고온으로 가열하여 열처리를 수행하는 장치이다. 또한, 열처리 장치로서 GRTA 장치를 이용하는 경우에는 그 처리 시간이 짧기 때문에, 650℃ 내지 700℃로 가열한 불활성 가스 중에서 기판을 가열하여도 좋다.
열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리에 의해 하지 절연층(102)으로부터 산소가 이탈될 수 있다. 그러므로, 탈수화 또는 탈수소화 처리가 수행된 하지 절연층(102)에 산소(적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것을 포함함)를 도입하는 처리를 수행하는 것이 바람직하다.
하지 절연층(102)으로의 산소 도입에는 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다. 산소 도입 처리에는 산소를 함유한 가스를 사용할 수 있다. 산소를 함유한 가스로서는 산소, 일산화이질소, 이산화질소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 함유한 가스에 희가스를 함유시켜도 좋다. 하지 절연층(102)으로 산소를 도입함으로써, 열처리에 의해 이탈될 수 있는 산소를 보전할 수 있다.
다음에, 하지 절연층(102) 위에 제 1 산화물층(104)이 되는 제 1 산화물막(104A), 및 제 1 산화물 반도체층(106)이 되는 제 1 산화물 반도체막(106A)을 순차적으로 성막한다(도 3의 (B) 참조). 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)은 스퍼터링법, CVD(Chemical Vapor Deposition)법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등을 이용하여 성막한다.
제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)에는 상술한 재료를 사용할 수 있다.
예를 들어, 제 1 산화물층(104)이 되는 제 1 산화물막(104A)을 스퍼터링법으로 성막하는 경우에는 원자수비가 In:Ga:Zn=1:3:2, In:Ga:Zn=1:6:4, 또는 In:Ga:Zn=1:9:6인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 예를 들어, 제 1 산화물 반도체층(106)이 되는 제 1 산화물 반도체막(106A)을 스퍼터링법으로 성막하는 경우에는 원자수비가 In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=3:1:2인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
다만, 상술한 바와 같이 제 1 산화물막(104A)의 재료는 제 1 산화물 반도체막(106A)보다 전자 친화력이 작게 되도록 선택된다.
또한, 스퍼터링법에 의해 성막된 막의 조성은 타깃의 조성과 다른 경우가 있다. 예를 들어, ZnO를 함유한 스퍼터링 타깃을 사용하여 산화물 반도체막을 성막한 경우, 성막 중의 ZnO 승화 등에 의해, 성막된 산화물 반도체막에서의 In 및/또는 Ga에 대한 Zn의 원자수비가 스퍼터링 타깃에 비해 저감될 수 있다.
또한, 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)의 성막에는 스퍼터링법을 이용하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 성막할 때 발생하는 먼지를 저감할 수 있고 막 두께 분포도 균일하게 할 수 있기 때문에 DC 스퍼터링법을 이용하는 것이 바람직하다.
또한, 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)을 성막할 때, 막 내에 함유되는 수소 농도를 가능한 한 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어 스퍼터링법을 이용하여 성막하는 경우, 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기를 갖는 화합물, 또는 수소화물 등 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 성막함으로써, 성막된 막 내의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프는 예를 들어, 수소 분자나 물(H2O) 등 수소 원자를 함유한 화합물(또는 탄소 원자를 함유한 화합물) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 이용하여 배기된 성막실에서 형성된 산화물막 및 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
또한, 제 1 산화물막(104A)을 형성한 후이며 제 1 산화물 반도체막(106A)을 형성하기 전에, 제 1 산화물막(104A)에 산소를 도입하여도 좋다. 이 산소 도입 처리에 의해 제 1 산화물막(104A)이 과잉으로 산소를 함유하게 되고, 이후의 성막 공정에서의 열처리에 의해 상기 과잉 산소를 제 1 산화물 반도체막(106A)에 공급할 수 있다.
제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)을 형성한 후에 열처리를 수행하는 것이 바람직하다. 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기하에서 수행하면 좋다. 또한, 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다. 이 열처리에 의해 하지 절연층(102), 제 1 산화물막(104A), 또는 제 1 산화물 반도체막(106A) 중 적어도 하나로부터 수소나 물 등 불순물을 저감 또는 제거할 수 있다.
또한, 상기 열처리는 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)을 섬 형상으로 가공한 후에 수행하여도 좋다. 다만, 하지 절연층(102) 내의 산소가, 섬 형상의 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)으로 덮이지 않은 영역으로부터 열처리로 인하여 방출되는 것을 방지하기 위해서, 섬 형상으로 가공하기 전에 열처리를 수행하는 것이 바람직하다.
이어서, 제 1 산화물 반도체막(106A)에 원소(130)를 도입하여 제 1 영역(106a)을 형성한다(도 3의 (C) 참조).
원소(130)로서는 n형 도전성을 부여하는 불순물을 사용할 수 있으며, 예를 들어 인(P)을 사용할 수 있다. 또한, 인(P) 외에 15족 원소(예를 들어 질소(N), 비소(As), 안티몬(Sb))나 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 수소(H), 티타늄(Ti), 및 아연(Zn) 중 어느 것을 사용하여도 좋다.
또한, 도입되는 원소(130)는 적어도 라디칼, 원자, 분자, 또는 이온 중 어느 상태로 포함되어 있으면 좋다.
원소(130)를 제 1 산화물 반도체막(106A)에 도입하는 방법으로서는, 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다. 또는 상기 원소(130)를 포함하는 분위기하에서 열처리나 플라즈마 처리를 수행하여도 좋다.
원소(130) 도입에 있어서, 제 1 산화물 반도체막(106A)의 제 1 산화물막(104A)과의 계면에 원소(130)가 도달하지 않도록 도입 조건을 설정하는 것이 바람직하다. 또한, 원소(130)의 농도가 가장 높은 영역이 제 1 산화물 반도체막(106A)의 표면 근방(예를 들어, 표면으로부터 20nm 이하, 바람직하게는 10nm 이하, 더 바람직하게는 5nm 이하의 범위)에 위치하도록 원소(130)를 도입하는 것이 바람직하다. 또는, 원소(130)의 농도가 가장 높은 영역이 제 1 산화물 반도체막(106A)의 표면으로부터 제 1 산화물 반도체막(106A)의 두께의 3/4 이하, 바람직하게는 1/2 이하, 더 바람직하게는 1/4 이하의 범위에 위치하도록 원소(130)를 도입하는 것이 바람직하다.
이와 같은 방법에 의해 원소(130)를 도입함으로써, 제 1 산화물 반도체막(106A) 내에 n형 영역인 제 1 영역(106a)과 제 1 영역(106a)보다 원소(130)의 농도가 낮은 제 2 영역(106b)을 형성할 수 있다. 여기서, 제 2 영역(106b)은 i형 또는 실질적으로 i형인 것이 바람직하다.
다음에, 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)을 가공하여 섬 형상의 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)을 형성한다(도 3의 (D) 참조). 여기서는 동일한 마스크를 이용한 에칭에 의해 제 1 산화물막(104A) 및 제 1 산화물 반도체막(106A)을 가공할 수 있다. 따라서, 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)의 평면 형상은 동일하며, 제 1 산화물층(104)의 측면의 상단과 제 1 산화물 반도체층(106)의 측면의 하단은 일치한다. 바꿔 말하면, 제 1 산화물층(104)의 측면과 제 1 산화물 반도체층(106)의 측면은 동일 평면에 있다.
또한, 본 명세서 또는 청구항에 있어서, '동일' 또는 '일치'라는 표현은 엄밀하게 동일 또는 일치할 필요가 없는 취지로 사용하는 것이며, 실질적으로 동일 또는 실질적으로 일치를 그 범주에 포함한다. 예를 들어, 동일한 마스크를 이용한 에칭에 의해 얻어진 형상의 일치의 정도를 그 범주에 포함한다.
또한, 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)으로 가공할 때, 제 1 산화물막(104A)의 오버 에칭에 의해 하지 절연층(102)의 일부(섬 형상의 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
다음에, 제 1 산화물 반도체층(106)의 상면 및 측면을 덮도록 제 2 산화물 반도체막(108A) 및 제 2 산화물막(110A)을 순차적으로 적층한다(도 3의 (E) 참조).
제 2 산화물 반도체층(108)이 되는 제 2 산화물 반도체막(108A), 및 제 2 산화물층(110)이 되는 제 2 산화물막(110A)은 상술한 재료를 사용하여 형성할 수 있다. 또한, 형성 방법은 제 1 산화물막(104A) 또는 제 1 산화물 반도체막(106A)과 같은 방법을 이용할 수 있다.
예를 들어, 제 2 산화물 반도체막(108A)을 스퍼터링법으로 성막하는 경우에는 제 1 산화물 반도체막(106A)과 같은 스퍼터링 타깃을 사용하는 것이 바람직하다. 이 경우에는 원자수비가 In:Ga:Zn=1:3:2, In:Ga:Zn=1:6:4, 또는 In:Ga:Zn=1:9:6인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
제 2 산화물 반도체막(108A) 및 제 2 산화물막(110A)을 형성한 후에 열처리를 수행하는 것이 바람직하다. 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로, 불활성 가스 분위기하, 산화성 가스를 10ppm 이상 포함하는 분위기하, 또는 감압 상태에서 수행하면 좋다. 또한, 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다. 열처리에 의해 하지 절연층(102), 제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체막(108A), 또는 제 2 산화물막(110A)으로부터 수소나 물 등 불순물을 제거할 수 있다. 또한, 상기 열처리에 의해, 하지 절연층(102) 위에 제공된 산화물 적층(115)에 하지 절연층(102)으로부터 산소를 공급할 수 있다.
또한, 상기 열처리는 적어도 제 1 산화물 반도체막(106A)을 형성한 후이면 어느 단계에서 수행하여도 좋고, 복수회 반복하여도 좋다. 예를 들어 제 1 산화물 반도체층(106)의 형성 직후, 제 2 산화물층(110)의 형성 직후, 또는 이 이후의 단계에서 수행하여도 좋다.
이어서, 포토리소그래피법 등을 이용하여 제 2 산화물 반도체막(108A) 및 제 2 산화물막(110A)을 가공하여 제 2 산화물 반도체층(108) 및 제 2 산화물층(110)을 형성한다(도 4의 (A) 참조). 여기서는 동일한 마스크를 이용한 에칭에 의해 제 2 산화물 반도체층(108) 및 제 2 산화물층(110)으로 가공할 수 있다. 따라서, 제 2 산화물 반도체층(108)과 제 2 산화물층(110)의 평면 형상은 동일하며, 제 2 산화물 반도체층(108)의 측면의 상단과 제 2 산화물층(110)의 측면의 하단은 일치한다.
이 가공 처리에 의해 제 1 산화물층(104), 제 1 산화물 반도체층(106), 제 2 산화물 반도체층(108), 제 2 산화물층(110)을 포함한 산화물 적층(115)이 형성된다.
또한, 제 2 산화물 반도체층(108) 및 제 2 산화물층(110)으로 가공할 때, 제 2 산화물 반도체막(108A)의 오버 에칭에 의해 하지 절연층(102)의 일부(섬 형상의 제 2 산화물 반도체층(108) 및 제 2 산화물층(110)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
다음에, 제 2 산화물층(110) 위에 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(112a) 및 드레인 전극층(112b)을 형성한다(도 4의 (B) 참조).
또한, 소스 전극층(112a) 및 드레인 전극층(112b)은 애싱에 의해 레지스트 마스크를 후퇴시키는 공정과 에칭 공정을 교대로 복수회 수행함으로써, 단부에 계단 형상의 복수의 단(段)을 형성한 형상으로 하여도 좋다. 소스 전극층(112a) 및 드레인 전극층(112b)의 막 두께가 두꺼울수록 상기 단의 수를 늘리는 것이 바람직하다. 또한, 소스 전극층(112a) 및 드레인 전극층(112b)의 단부는 대칭적이 아니어도 좋다. 또한, 각 계단 형상의 상면과 단면 사이에 임의의 곡률 반경을 갖는 곡면이 형성되어도 좋다.
소스 전극층(112a) 및 드레인 전극층(112b)을 상기와 같은 복수의 단이 형성된 형상으로 함으로써, 이들의 상방에 형성되는 막, 구체적으로는 게이트 절연층(114) 등의 피복성이 향상되어 트랜지스터의 전기적 특성이나 신뢰성을 향상시킬 수 있다.
또한, 소스 전극층(112a) 및 드레인 전극층(112b)으로 가공할 때, 도전막의 오버 에칭에 의해 하지 절연층(102)의 일부 및 제 2 산화물층(110)의 일부(소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
또한, 소스 전극층(112a) 및 드레인 전극층(112b)이 되는 도전막이 잔사물(殘渣物)로서 산화물 적층(115) 위에 잔존하면, 이 잔사물이 산화물 적층(115) 내 또는 계면에서 불순물 준위를 형성하는 경우가 있다. 또는, 이 잔사물에 의해 산화물 적층(115)으로부터 산소가 빼앗겨 산소 결손이 형성될 수 있다.
따라서, 소스 전극층(112a) 및 드레인 전극층(112b)을 형성한 후, 제 2 산화물층(110) 표면에 상기 잔사물을 제거하는 처리를 수행하여도 좋다. 잔사물을 제거하는 처리는 에칭(예를 들어 웨트 에칭)에 의한 처리나, 산소 또는 일산화이질소를 사용한 플라즈마 처리에 의해 수행할 수 있다. 잔사물을 제거하는 상기 처리에 의해, 소스 전극층(112a)과 드레인 전극층(112b) 사이에 노출된 제 2 산화물층(110)의 막 두께가 1nm 이상 3nm 이하 정도 감소될 수 있다.
다음에, 산화물 적층(115), 소스 전극층(112a), 및 드레인 전극층(112b) 위에 게이트 절연층(114)을 형성한다.
게이트 절연층(114)의 재료로서 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 사용할 수 있다. 또한, 게이트 절연층(114)은 상기 재료의 적층막이어도 좋다. 게이트 절연층(114)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등에 의해 형성할 수 있다.
게이트 절연층(114)은 상기 하지 절연층(102)과 마찬가지로 산화물 적층(115)에 산소를 공급하는 역할을 가져도 좋고, 이 경우에는 산소를 함유한 절연층을 사용하는 것이 바람직하다.
게이트 절연층(114)을 형성한 후에 열처리를 수행하여도 좋다. 열처리는 상술한 열처리와 같은 조건으로 수행할 수 있다.
다음에, 게이트 절연층(114) 위에 도전막을 형성하고, 필요 없는 부분을 에칭함으로써, 게이트 전극층(116)을 형성한다(도 4의 (C) 참조).
게이트 전극층(116)을 형성한 후에 열처리를 수행하여도 좋다. 열처리는 상술한 열처리와 같은 조건으로 수행할 수 있다.
다음에, 게이트 절연층(114) 및 게이트 전극층(116) 위에 절연층(118) 및 절연층(120)을 순차적으로 적층한다.
절연층(118) 및 절연층(120)의 재료로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 사용할 수 있다. 또한, 절연층(118) 및 절연층(120)은 상기 재료의 적층막이어도 좋다. 절연층(118) 및 절연층(120)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등에 의해 형성할 수 있다.
여기서, 절연층(118)으로서는 산소 투과성이 낮은(산소에 대한 배리어성을 갖는) 층을 사용하는 것이 바람직하다. 산소 투과성이 낮은 층의 재료로서는 산화 알루미늄이나, 질화 실리콘, 질화산화 실리콘 등의 질화물을 들 수 있다. 게이트 절연층(114)을 덮도록 산소 투과성이 낮은 절연층(118)을 제공함으로써, 이 후의 열처리에 의해 하지 절연층(102) 등으로부터 방출되는 산소가 절연층(118)을 통하여 외부로 방출되는 것을 억제하여 상기 산소를 산화물 적층(115)에 효율적으로 공급할 수 있다.
또는, 절연층(118)을, 산화물 적층(115)으로의 산소 공급원이 될 수 있는 산소를 함유한(과잉 산소를 함유한) 층으로 하고, 절연층(120)을 산소 투과성이 낮은 층으로 하여도 좋다. 이 때, 열처리에 의해 절연층(118)으로부터 방출되는 산소가 절연층(120)을 통하여 외부로 방출되는 것이 억제되어, 상기 산소를 산화물 적층(115)에 더 효율적으로 공급할 수 있다.
절연층(118)을 형성한 후, 또는 절연층(118) 및 절연층(120)을 형성한 후에 열처리를 수행하여도 좋다. 열처리는 상술한 열처리와 같은 조건으로 수행할 수 있다. 열처리에 의해, 산화물 적층(115)을 둘러싼 산소를 함유한 층으로부터 산화물 적층(115) 내에 산소가 효과적으로 공급되어, 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108) 내의 산소 결손을 저감시킬 수 있다.
이어서, 절연층(120) 및 절연층(118)을 선택적으로 에칭하여 소스 전극층(112a)에 도달하는 개구부, 및 드레인 전극층(112b)에 도달하는 개구부를 형성한다.
그리고, 절연층(120) 위에 도전막을 형성하고 필요 없는 부분을 에칭에 의해 제거함으로써, 소스 전극층(112a)과 전기적으로 접속되는 전극층(122a), 및 드레인 전극층(112b)에 전기적으로 접속되는 전극층(122b)을 형성한다(도 4의 (D) 참조).
전극층(122a) 및 전극층(122b)의 재료로서는 소스 전극층(112a), 드레인 전극층(112b), 또는 게이트 전극층(116)에 사용하는 재료를 사용할 수 있다.
상술한 공정을 거쳐 트랜지스터(200)를 제작할 수 있다.
<반도체 장치의 구성예 2>
도 5에 트랜지스터(210)의 구성예를 도시하였다. 도 5에 도시한 트랜지스터(210)는 산화물 적층(115)에서, 제 2 산화물 반도체층(108)이, 제 1 산화물 반도체층(106)으로 덮이지 않은 제 1 산화물층(104)의 상면과, 제 1 산화물 반도체층(106)의 측면 및 상면과 접촉하도록 제공되어 있으며, 이로써 제 2 산화물 반도체층(108)의 단부가 제 2 산화물층(110)으로 덮인 구성을 갖는다. 바꿔 말하면, 제 2 산화물 반도체층(108)의 측면은 제 2 산화물층(110)과 접촉한다. 또한, 트랜지스터(210)의 나머지 구성은 트랜지스터(200)와 마찬가지이기 때문에, 자세한 설명은 생략한다.
트랜지스터(210)에 포함되는 산화물 적층(115)의 제작 방법을 이하에서 설명한다. 우선, 도 3의 (A) 내지 (C)의 공정과 마찬가지로, 기판(100) 위에 하지 절연층(102)과, 제 1 산화물막(104A)과, 제 1 영역(106a) 및 제 2 영역(106b)을 포함한 제 1 산화물 반도체막(106A)을 형성한다.
다음에, 포토리소그래피법 등에 의해 제 1 산화물 반도체막(106A)을 가공하여 제 1 산화물막(104A) 위에 섬 형상의 제 1 산화물 반도체층(106)을 형성한다. 이 때, 제 1 산화물 반도체막(106A)의 에칭에는 제 1 산화물막(104A)에 비해 에칭 선택비가 충분히 큰 조건을 이용하는 것이 바람직하다. 또한, 제 1 산화물막(104A)과 제 1 산화물 반도체막(106A)의 조성이 가까운 경우나, 에칭 선택비를 충분히 크게 할 수 없는 경우 등에는 제 1 산화물막(104A)이 에칭되어 일부가 박막화될 수 있다.
다음에, 섬 형상의 제 1 산화물 반도체층(106)을 덮도록 제 1 산화물막(104A) 위에 제 2 산화물 반도체막(108A)을 형성한다. 포토리소그래피법 등에 의해 제 1 산화물막(104A) 및 제 2 산화물 반도체막(108A)을 가공함으로써, 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)을 형성한다. 여기서는 동일한 마스크를 이용한 에칭에 의해 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)으로 가공할 수 있다. 따라서, 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)의 평면 형상은 동일하며, 제 1 산화물층(104)의 측면의 상단과 제 2 산화물 반도체층(108)의 측면의 하단은 일치한다.
또한, 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)으로 가공할 때, 제 1 산화물막(104A)의 오버 에칭에 의해 하지 절연층(102)의 일부(섬 형상의 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
이 후, 제 1 산화물층(104)의 측면과 제 2 산화물 반도체층(108)의 측면 및 상면을 덮어 제 2 산화물막(110A)을 형성하고, 이것을 포토리소그래피법 등으로 가공하여 제 2 산화물층(110)을 형성한다. 상술한 바와 같이 하여, 트랜지스터(210)에 포함되는 산화물 적층(115)을 형성할 수 있다.
상술한 제작 방법에 의해 얻어진 산화물 적층(115)은 제 1 산화물층(104) 및 제 2 산화물 반도체층(108)이 제 1 산화물 반도체층(106)을 내포한 구성을 갖는다. 바꿔 말하면, 제 2 산화물 반도체층(108)의 단부에서 제 2 산화물 반도체층(108)은 하지 절연층(102)이 아니라 제 1 산화물층(104)과 접촉한다. 따라서, 제 1 산화물 반도체층(106)에 실리콘 등 불순물이 혼입되는 것을 더 억제할 수 있다. 또한, 제 2 산화물 반도체층(108)의 측면을 제 2 산화물층(110)으로 덮는 구성으로 함으로써, 상기 측면으로부터 산소가 이탈되는 것을 억제할 수 있다.
<반도체 장치의 구성예 3>
도 6에 트랜지스터(220)의 구성예를 도시하였다. 도 6의 (A)는 트랜지스터(220)의 평면도이고, 도 6의 (B)는 도 6의 (A)에 도시된 V2-W2 부분의 단면도이고, 도 6의 (C)는 도 6의 (A)에 도시된 X2-Y2 부분의 단면도이다.
도 6에 도시한 트랜지스터(220)는 산화물 적층(115)에 있어서, 제 2 산화물층(110)이, 소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않은 제 2 산화물 반도체층(108)에 접촉하도록 소스 전극층(112a) 및 드레인 전극층(112b) 위에 제공된 구성을 갖는다. 또한, 트랜지스터(220)에 있어서, 제 2 산화물층(110)과 게이트 절연층(114)은 게이트 전극층(116)을 마스크로 하여 자기 정합적으로 에칭 가공되어 있다. 환언하면, 트랜지스터(220)에서 제 2 산화물층(110)과 게이트 절연층(114)과 게이트 전극층(116)은 동일한 평면 형상을 갖는다. 또한, 트랜지스터(220)의 나머지 구성은 상술한 트랜지스터(200)와 마찬가지이기 때문에 자세한 설명은 생략한다.
트랜지스터(220)에 포함되는 산화물 적층(115)의 제작 방법에 대해서 도 7을 참조하여 설명한다. 우선, 도 3의 (A) 내지 (D)의 공정과 마찬가지로, 기판(100) 위에 하지 절연층(102)과, 제 1 산화물층(104)과, 제 1 영역(106a) 및 제 2 영역(106b)을 포함한 제 1 산화물 반도체층(106)을 형성한다.
다음에, 섬 형상의 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)을 덮어 제 2 산화물 반도체막을 형성한다. 포토리소그래피법 등에 의해 제 2 산화물 반도체막을 가공함으로써, 제 1 산화물층(104)의 측면과, 제 1 산화물 반도체층(106)의 측면 및 상면을 덮으며 하지 절연층(102)의 일부와 접촉하는 제 2 산화물 반도체층(108)을 형성한다(도 7의 (A) 참조).
또한, 제 2 산화물 반도체층(108)으로 가공할 때, 제 2 산화물 반도체막(108A)의 오버 에칭에 의해 하지 절연층(102)의 일부(섬 형상의 제 2 산화물 반도체층(108)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
이 후, 도 4의 (B)의 공정과 같은 공정에 의해 제 2 산화물 반도체층(108) 위에 도전막을 형성하고, 이것을 가공하여 소스 전극층(112a) 및 드레인 전극층(112b)을 형성한다. 또한, 도전막을 가공할 때, 하지 절연층(102) 및/또는 제 2 산화물 반도체층(108)의 일부(소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
다음에, 소스 전극층(112a) 및 드레인 전극층(112b) 사이에 노출된 제 2 산화물 반도체층(108)에 접촉하도록 소스 전극층(112a) 및 드레인 전극층(112b) 위에 제 2 산화물막(110A)을 형성하고, 제 2 산화물막(110A) 위에 게이트 절연층(114)을 형성한다(도 7의 (B) 참조).
또한, 제 2 산화물막(110A)과 게이트 절연층(114)을 대기에 노출시키지 않고 연속적으로 형성하면, 제 2 산화물막(110A) 표면에 수소나 수분 등 불순물이 흡착되는 것을 방지할 수 있어 바람직하다.
또한, 게이트 절연층(114)의 성막 시에, 제 2 산화물막(110A)이 패터닝되어 하지 절연층(102)의 일부가 노출되어 있으면, 게이트 절연층(114)의 성막 시의 가열에 의해 하지 절연층(102)으로부터 이탈된 산소가 외부(예를 들어 성막 분위기 중)로 방출되는 경우가 있다. 하지 절연층(102)은 산화물 적층(115)으로의 산소 공급원이 되는 층이기 때문에, 하지 절연층(102)으로부터 산소가 외부로 방출되는 것은 제 1 산화물 반도체층(106)으로 공급될 수 있는 산소가 감소되게 되고, 결과적으로 산화물 적층(115)의 산소 결손 발생의 요인이 될 수 있다. 그러나, 도 7에 도시한 트랜지스터(220)의 제작 방법에 있어서, 게이트 절연층(114)의 성막 시에 하지 절연층(102)이 제 2 산화물막(110A)으로 덮인 구성을 갖기 때문에, 트랜지스터의 제작 공정에서 하지 절연층(102)으로부터 산소가 이탈되는 것을 억제할 수 있다. 따라서, 트랜지스터(220)에 포함되는 산화물 적층(115)에 발생될 수 있는 산소 결손을 저감할 수 있다.
다음에, 도 4의 (C)에 도시한 공정과 마찬가지로, 게이트 절연층(114) 위에 게이트 전극층(116)을 형성하고, 이 게이트 전극층(116)을 마스크로 이용하여 자기 정합적으로 게이트 절연층(114) 및 제 2 산화물막(110A)을 가공한다(도 7의 (C) 참조).
제 2 산화물막(110A)을 제 2 산화물층(110)으로 가공함으로써, 제 2 산화물층(110)에 함유되는 인듐의 외방 확산을 억제할 수 있다. 인듐의 외방 확산은 트랜지스터의 전기적 특성의 변동을 일으키는 요인이나, 공정 중의 성막실 내의 오염 요인이 되기 때문에, 게이트 전극층(116)을 마스크로 이용한 제 2 산화물층(110)으로의 가공은 효과적이다. 또한, 이후의 공정에서 소스 전극층(112a) 및 드레인 전극층(112b)과, 전극층(122a) 및 전극층(122b)을 전기적으로 접속시키기 위한 콘택트 홀을 개구시킬 때, 이 콘택트 홀이 형성되는 영역에 제 2 산화물막(110A)이 잔존하고 있으면, 절연층(118) 또는 절연층(120)(이후에 형성됨)과, 제 2 산화물막(110A)의 에칭 레이트의 차이로부터 에칭 잔사물이 발생되기 쉽다. 따라서, 제 2 산화물층(110)으로 가공함으로써, 상기 잔사물의 발생을 억제할 수 있다.
또한, 제 2 산화물층(110) 및 게이트 절연층(114)으로의 가공은 게이트 전극층(116)을 형성하기 전에 수행할 수도 있다. 이 경우에, 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)으로 가공하기 위해 이용한 포토마스크, 또는 제 2 산화물 반도체층(108)으로 가공하기 위해 이용한 포토마스크를 전용(轉用)하면, 마스크 수를 삭감시킬 수 있으므로 바람직하다. 다만, 제 2 산화물층(110) 위에 접촉하도록 레지스트 마스크를 형성하면, 이 레지스트 마스크를 박리할 때의 약액(chemical solution) 처리 등으로 인하여 제 2 산화물층(110)의 표면이 대미지(불순물로 인한 오염, 막 두께 감소, 또는 산소 결손 등)를 입을 수 있기 때문에, 제 2 산화물층(110)으로의 가공은 게이트 절연층(114) 위에 레지스트 마스크를 형성하여 수행하는 것이 바람직하다.
이 후, 도 4의 (D)의 공정과 마찬가지로, 절연층(118) 및 절연층(120)을 형성하고, 절연층(118) 및 절연층(120)에 형성된 콘택트 홀을 통하여 소스 전극층(112a) 및 드레인 전극층(112b)에 전기적으로 접속되는 전극층(122a) 및 전극층(122b)을 형성한다(도 7의 (D) 참조).
상술한 공정을 거쳐 트랜지스터(220)를 형성할 수 있다.
<반도체 장치의 구성예 4>
도 8에 트랜지스터(230) 및 트랜지스터(240)의 구성예를 도시하였다.
도 8의 (A)는 트랜지스터(230)의 평면도이고, 도 8의 (B)는 도 8의 (A)에 도시된 V3-W3 부분의 단면도이고, 도 8의 (C)는 도 8의 (A)에 도시된 X3-Y3 부분의 단면도이다.
트랜지스터(230)는 게이트 전극층(116)의 형상이 트랜지스터(200)와 다르며, 나머지 부분은 공통이다. 또한, 트랜지스터(230)의 나머지 부분의 구성은 상술한 트랜지스터(200)와 마찬가지이기 때문에, 자세한 설명은 생략한다.
트랜지스터(230)의 게이트 전극층(116)은 소스 전극층(112a)과 중첩되고 드레인 전극층(112b)과 중첩되지 않도록 제공되어 있다. 드레인 전극층(112b)과 게이트 전극층(116)이 서로 중첩되지 않도록 이격하여 제공함으로써, 게이트와 드레인 간의 내압을 향상시킬 수 있다. 따라서, 매우 높은 전압으로 트랜지스터(230)를 구동한 경우에도 높은 신뢰성을 확보할 수 있다.
또한, 도 8의 (D)에 트랜지스터(240)의 단면도를 도시하였다. 도 8의 (D)에 도시한 트랜지스터는 트랜지스터(230)와 마찬가지로, 소스 전극층(112a)과 중첩되고 드레인 전극층(112b)과 중첩되지 않도록 제공된 게이트 전극층(116)을 포함한다.
또한, 도 6의 트랜지스터(220)와 마찬가지로, 산화물 적층(115)에서, 제 2 산화물층(110)이, 소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않은 제 2 산화물 반도체층(108)에 접촉하도록 소스 전극층(112a) 및 드레인 전극층(112b) 위에 제공된 구성을 갖는다. 다만, 트랜지스터(240)에서는 게이트 전극층(116)과 드레인 전극층(112b)이 서로 중첩되지 않는 구조이기 때문에, 트랜지스터(220)의 제작 공정에서 설명한 바와 같은, 게이트 전극층(116)을 마스크로 이용한 제 2 산화물막의 가공이 어렵다.
따라서, 제 2 산화물층(110)으로의 가공은 포토리소그래피법 등에 의해 마스크를 형성하여 수행하는 것이 바람직하다. 또한, 이 마스크는 게이트 절연층(114) 위에 형성하는 것이 바람직하다. 또한, 제 1 산화물층(104) 및 제 1 산화물 반도체층(106)으로 가공하기 위해 이용한 포토마스크 또는 제 2 산화물 반도체층(108)으로 가공하기 위해 이용한 포토마스크를 전용하면, 마스크 수를 삭감시킬 수 있기 때문에 바람직하다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대해서 도 9 내지 도 12를 참조하여 설명한다. 또한, 이하에서 제시하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분에 대해서는 실시형태 1의 설명을 참작할 수 있기 때문에, 그 기재를 생략하는 경우가 있다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 포함하는 상부 게이트형 트랜지스터에 대해서 설명한다.
<반도체 장치의 구성예 5>
도 9의 (A) 내지 (C)에 트랜지스터(250)의 구성예를 도시하였다. 도 9의 (A)는 트랜지스터(250)의 평면도이고, 도 9의 (B)는 도 9의 (A)에 도시된 V4-W4 부분의 단면도이고, 도 9의 (C)는 도 9의 (A)에 도시된 X4-Y4 부분의 단면도이다.
도 9에 도시한 트랜지스터(250)에 포함되는 산화물 적층(165)은 제 1 산화물층(154)과, 제 1 산화물 반도체층(156)과, 제 2 산화물 반도체층(158)과, 제 2 산화물층(160)을 포함하여 구성된다. 또한, 제 1 산화물 반도체층(156)은 n형 도전성을 부여하는 불순물을 함유한 제 1 영역(156a)과 i형 또는 실질적으로 i형인 제 2 영역(156b)을 포함하여 구성된다. 또한, 도 9에 도시한 트랜지스터(250)에서, 산화물 적층(165) 이외의 구성은 도 1에 도시한 트랜지스터(200)와 마찬가지이다.
산화물 적층(165)에 포함되는 제 1 산화물 반도체층(156) 및 제 2 산화물 반도체층(158)은 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는 In과 Zn 양쪽을 함유하는 것이 바람직하다. 또한, 산화물 반도체층이 사용된 트랜지스터의 전기적 특성의 편차를 저감시키기 위해서, In 및 Zn에 더하여 스테빌라이저를 함유하는 것이 바람직하다. 자세히 말하면, 각각 제 1 산화물 반도체층(106) 및 제 2 산화물 반도체층(108)과 같은 재료를 사용할 수 있다.
산화물 적층(165)에 포함되는 제 1 산화물층(154)은 상술한 제 1 산화물층(104)과 같은 구성으로 할 수 있다. 또한, 산화물 적층(165)에 포함되는 제 2 산화물층(160)은 상술한 제 2 산화물층(110)과 같은 구성으로 할 수 있다.
제 1 산화물 반도체층(156)에 포함되는 제 1 영역(156a)은 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 n형 도전성을 부여하는 불순물을 도입함으로써 형성된다. 따라서, 평면도에 있어서, 제 1 영역(156a)의 채널 길이 방향의 한쪽 단부는 소스 전극층(112a)의 채널 쪽의 단부와 일치하고, 제 1 영역(156a)의 채널 길이 방향의 다른 쪽 단부는 드레인 전극층(112b)의 채널 쪽의 단부와 일치한다. 또한, 도 9의 (B)에 도시한 바와 같이, 제 1 영역(156a)은 채널 폭 방향으로 제 1 산화물 반도체층(156)의 단부까지 연장되어 존재하며, 게이트 절연층(114)과 접촉한다.
또한, 제 1 산화물 반도체층(156)은 소스 전극층(112a) 및 드레인 전극층(112b)과 중첩되는 영역, 및 제 1 산화물층(154)과의 계면 근방 영역에 i형 또는 실질적으로 i형인 제 2 영역(156b)을 포함한다.
제 2 산화물 반도체층(158)은 제 1 산화물 반도체층(156)의 제 1 영역(156a)과 접촉하며, 제 1 산화물 반도체층(156)의 상면을 덮도록 제공된다. 제 2 산화물 반도체층(158)은 i형 또는 실질적으로 i형인 산화물 반도체를 포함하는 것이 바람직하다.
트랜지스터(250)는 소스 전극층(112a) 및 드레인 전극층(112b)과 제 1 영역(156a) 사이에, i형 또는 실질적으로 i형인 제 2 영역(156b)과, i형 또는 실질적으로 i형인 제 2 산화물 반도체층(158)을 포함함으로써, 온 동작과 오프 동작이 확실한 트랜지스터로 할 수 있다. 더 나아가서는, 노멀리 오프형 트랜지스터(250)를 실현할 수 있다.
또한, 트랜지스터(250)에서 채널을 형성하는 제 1 산화물 반도체층(156) 중 게이트 전극층(116)과 중첩되는 영역에 n형 도전성을 부여하는 불순물을 함유한 제 1 영역(156a)을 제공함으로써, 트랜지스터(250)의 온 상태 시의 소스와 드레인 간의 직렬 저항을 저감시킬 수 있다. 이로써, 온 상태 시의 소스와 드레인 간에 흐르는 전류(온 전류라고도 함)를 높일 수 있다.
또한, 트랜지스터(250)에 포함되는 산화물 적층(165)은 1장의 마스크를 사용한 한 번의 에칭 공정에 의해 형성할 수 있기 때문에, 반도체 장치 제작 공정의 단축 및 비용 삭감을 도모할 수 있다.
도 9의 (D)에 도시한 트랜지스터(260)는 트랜지스터(250)의 변형예이며, 게이트 전극층(116)의 형상이 트랜지스터(250)와 다르며, 나머지 부분은 공통이다.
트랜지스터(260)의 게이트 전극층(116)은 실시형태 1의 트랜지스터(230) 및 트랜지스터(240)와 마찬가지로, 소스 전극층(112a)과 중첩되고 드레인 전극층(112b)과 중첩되지 않도록 제공된다. 드레인 전극층(112b)과 게이트 전극층(116)이 서로 중첩되지 않도록 이격하여 제공함으로써, 게이트와 드레인 간의 내압을 향상시킬 수 있다. 따라서, 매우 높은 전압으로 트랜지스터(260)를 구동한 경우에도 높은 신뢰성을 확보할 수 있다.
이하에서, 트랜지스터(250)의 제작 방법의 일례에 대해서 도 10을 참조하여 설명한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성하고, 하지 절연층(102) 위에 제 1 산화물막(154A), 제 1 산화물 반도체막(156A), 제 2 산화물 반도체막(158A), 및 제 2 산화물막(160A)을 적층한다(도 10의 (A) 참조). 또한, 제 1 산화물 반도체막(156A), 제 2 산화물 반도체막(158A)의 적층 구조 대신에 단층 산화물 반도체막으로 하여도 좋다.
제 1 산화물막(154A), 제 1 산화물 반도체막(156A), 제 2 산화물 반도체막(158A), 및 제 2 산화물막(160A)의 형성은 각각 실시형태 1의 제 1 산화물막(104A), 제 1 산화물 반도체막(106A), 제 2 산화물 반도체막(108A), 및 제 2 산화물막(110A)의 형성 공정을 참작할 수 있다.
다음에, 포토리소그래피법 등에 의해 제 1 산화물막(154A), 제 1 산화물 반도체막(156A), 제 2 산화물 반도체막(158A), 및 제 2 산화물막(160A)을 가공하여 제 1 산화물층(154), 제 1 산화물 반도체층(156), 제 2 산화물 반도체층(158), 및 제 2 산화물층(160)을 형성한다(도 10의 (B) 참조). 여기서는 제 1 산화물막(154A), 제 1 산화물 반도체막(156A), 제 2 산화물 반도체막(158A), 및 제 2 산화물막(160A)은 동일한 마스크를 이용한 에칭에 의해 가공할 수 있다. 따라서, 제 1 산화물층(154), 제 1 산화물 반도체층(156), 제 2 산화물 반도체층(158), 및 제 2 산화물층(160)의 평면 형상은 동일하며, 제 1 산화물층(154)의 측면의 상단과 제 1 산화물 반도체층(156)의 측면의 하단이 일치하고, 제 1 산화물 반도체층(156)의 측면의 상단과 제 2 산화물 반도체층(158)의 측면의 하단이 일치하고, 제 2 산화물 반도체층(158)의 측면의 상단과 제 2 산화물층(160)의 측면의 하단이 일치한다.
이 가공 처리에 의해 제 1 산화물층(154), 제 1 산화물 반도체층(156), 제 2 산화물 반도체층(158), 및 제 2 산화물층(160)을 포함한 산화물 적층(165)이 형성된다.
또한, 산화물 적층(165)으로 가공할 때, 제 1 산화물막(154A)의 오버 에칭에 의해 하지 절연층(102)의 일부(섬 형상의 산화물 적층(165)으로 덮이지 않은 영역)가 에칭되어 막 두께가 감소될 수 있다.
다음에, 도 4의 (B)의 공정과 같은 공정에 의해 제 2 산화물층(160) 위에 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(112a) 및 드레인 전극층(112b)을 형성한다(도 10의 (C) 참조). 또한, 소스 전극층(112a) 및 드레인 전극층(112b)으로 가공할 때, 도전막의 오버 에칭에 의해 하지 절연층(102)의 일부가 에칭되어 막 두께가 감소될 수 있다.
이어서, 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 제 2 산화물층(160)을 통하여 제 1 산화물 반도체층(156)에 원소(131)를 도입하여, 원소(131)를 함유한 제 1 영역(156a)을 형성한다(도 10의 (D) 참조). 여기서, 원소(131)는 제 1 산화물 반도체층(156)의 일부이며, 소스 전극층(112a) 및 드레인 전극층(112b)과 중첩되지 않는 영역에 포함된다.
원소(131)로서는 산소에 대한 친화성을 갖는 원소를 바람직하게 사용할 수 있다. 제 1 산화물 반도체층(156) 내에 산소에 대한 친화성을 갖는 원소를 도입함으로써, 제 1 산화물 반도체층(156)을 구성하는 산소를 상기 원소가 빼앗아 산소 결손을 생기게 하기 때문에, 상기 원소가 도입된 제 1 영역(156a)은 n형 영역이 된다.
산소에 대한 친화성을 갖는 불순물 원소로서는, 예를 들어 텅스텐(W), 티타늄(Ti), 붕소(B), 알루미늄(Al), 또는 아연(Zn) 등을 사용할 수 있다. 또한, 도입되는 원소(131)로서는 적어도 라디칼, 원자, 분자, 또는 이온 중 어느 상태로 포함되어 있으면 좋다.
원소(131)를 도입하는 방법으로서는 상술한 원소(130) 도입 방법을 참작할 수 있다.
또한, 제 1 산화물 반도체층(156)과 제 1 산화물층(154)의 계면에 원소(131)가 도달하지 않는 도입 조건을 설정하는 것이 바람직하다. 제 1 산화물 반도체층(156)과 제 2 산화물 반도체층(158) 사이의 계면 근방이며 제 1 산화물 반도체층(156) 측(예를 들어, 계면으로부터 20nm 이하, 바람직하게는 10nm 이하, 더 바람직하게는 5nm 이하의 범위)에 위치하도록 원소(131)를 도입하는 것이 바람직하다. 또는, 원소(131)의 농도가 가장 높은 영역이, 상기 계면으로부터 제 1 산화물 반도체층의 두께의 3/4 이하, 바람직하게는 1/2 이하, 더 바람직하게는 1/4 이하의 범위에 위치하도록 원소(131)를 도입하는 것이 바람직하다.
다만, 제 1 산화물 반도체층(156) 내에만 원소(131)가 도입되도록 제어하는 것은 어렵기 때문에, 원소(131)는 제 2 산화물 반도체층(158) 내 및 제 2 산화물층(160) 내이며 소스 전극층(112a) 및 드레인 전극층(112b)과 중첩되지 않는 영역에도 포함될 수 있다.
그래서, 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 제 2 산화물층(160) 및 제 2 산화물 반도체층(158)에 산소(132)를 도입한다(도 11의 (A) 참조). 산소 도입에 의해, 먼저 수행된 원소(131) 도입에 의해 일어날 수도 있는 제 2 산화물 반도체층(158) 및 제 2 산화물층(160) 내의 산소 결손을 보전할 수 있다. 이 산소 도입에 의해, 제 2 산화물층(160) 및 제 2 산화물 반도체층(158)을 i형화 또는 실질적으로 i형화할 수 있다.
산소(132) 도입에는 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다. 산소 도입 처리에는 산소를 함유한 가스를 사용할 수 있다. 산소를 함유한 가스로서는 산소, 일산화이질소, 이산화질소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 함유한 가스에 희가스를 함유시켜도 좋다.
또한, 산소(132) 도입에 관해서는 상술한 공정에서 도입된 원소(131)의 농도가 가장 높은 영역보다 산소(132)의 농도가 가장 높은 영역이 표면 측에 형성되도록 도입 조건을 설정하는 것이 바람직하다. 이로써, 제 1 산화물 반도체층(156)에, n형 영역인 제 1 영역(156a)을 형성하고, 이 제 1 영역(156a)과 산화물 적층(165) 상면 사이에 i형화 또는 실질적으로 i형화된 영역인 제 2 산화물 반도체층(158) 및 제 2 산화물층(160)을 제공할 수 있다. 즉, 산화물 적층(165)에서, 도 2에 도시한 이중 우물(double well) 구조를 형성할 수 있다. 따라서, 상기 산화물 적층(165)을 포함한 트랜지스터(250)는 큰 전류를 흘릴 수 있다.
다만, 산소(132) 도입 대신에 산소 플라즈마 처리, N2O 플라즈마 처리 등의 플라즈마 처리, 또는 O2 애싱 처리에 의해 제 2 산화물층(160) 및/또는 제 2 산화물 반도체층(158)을 i형화 또는 실질적으로 i형화하여도 좋다. 또는, 산소 플라즈마 처리, N2O 플라즈마 처리 등의 플라즈마 처리, 또는 O2 애싱 처리와, 산소(132) 도입을 조합하여 수행하여도 좋다.
또한, 도 10의 (D)에 도시한 원소(131)의 도입 및 도 11의 (A)에 도시한 산소(132)의 도입은 양쪽 모두 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 자기 정합적으로 수행할 수 있기 때문에, 마스크 수 증가 없이 제어성이 우수한 처리를 수행할 수 있다.
다음에, 도 4의 (C)의 공정과 마찬가지로, 산화물 적층(165) 위에 게이트 절연층(114) 및 게이트 전극층(116)을 형성한다(도 11의 (B) 참조).
이 후, 도 4의 (D)의 공정과 마찬가지로, 게이트 전극층(116) 위에 절연층(118) 및 절연층(120)을 형성하고, 절연층(118) 및 절연층(120)에 형성된 콘택트 홀을 통하여 소스 전극층(112a) 및 드레인 전극층(112b)과 전기적으로 접속되는 전극층(122a) 및 전극층(122b)을 형성한다(도 11의 (C) 참조).
상술한 공정을 거쳐 트랜지스터(250)를 형성할 수 있다.
<반도체 장치의 구성예 6>
도 12의 (A) 내지 (C)에 트랜지스터(270)의 구성예를 도시하였다. 도 12의 (A)는 트랜지스터(270)의 평면도이고, 도 12의 (B)는 도 12의 (A)에 도시된 V5-W5 부분의 단면도이고, 도 12의 (C)는 도 12의 (A)에 도시된 X5-Y5 부분의 단면도이다.
도 12에 도시한 트랜지스터는 트랜지스터(250)의 변형예이며, 제 2 산화물층(160)이, 소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않은 제 2 산화물 반도체층(158)에 접촉하도록 소스 전극층(112a) 및 드레인 전극층(112b) 위에 제공된 구성을 갖는다.
트랜지스터(270)에서, 제 1 산화물 반도체층(156)에 포함되는 제 1 영역(156a)은, 섬 형상의 제 1 산화물층(154), 제 1 산화물 반도체층(156), 및 제 2 산화물 반도체층(158) 위에 소스 전극층(112a) 및 드레인 전극층(112b)을 형성하고, 이 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 도 10의 (D)에 도시한 공정과 마찬가지로, 산소에 대한 친화성을 갖는 원소를 도입함으로써 형성된다.
또한, 상기 원소 도입 공정에서, 제 2 산화물 반도체층(158) 중 제 1 영역(156a)과 중첩되는 영역에, 산소에 대한 친화성을 갖는 원소가 도입되는 경우가 있다. 따라서, 산소에 대한 친화성을 갖는 원소의 도입 처리를 수행한 후에는 제 2 산화물 반도체층(158) 중 제 1 영역(156a)과 중첩되는 영역에 산소 도입 처리를 수행하는 것이 바람직하다. 산소 도입 처리는 상술한 트랜지스터(250)의 제작 공정과 마찬가지로 수행하여도 좋고, 제 2 산화물 반도체층(158)에 접촉하도록 형성되는 제 2 산화물층(160)에 포함되는 산소를 열처리에 의해 확산시켜도 좋다.
도 12의 (D)에 도시한 트랜지스터(280)는 트랜지스터(270)의 변형예이며, 게이트 전극층(116)의 형상이 트랜지스터(270)와 다르고, 나머지 부분은 공통이다.
트랜지스터(280)의 게이트 전극층(116)은 실시형태 1의 트랜지스터(230) 및 트랜지스터(240) 등과 마찬가지로, 소스 전극층(112a)과 중첩되고, 드레인 전극층(112b)과 중첩되지 않도록 제공된다. 드레인 전극층(112b)과 게이트 전극층(116)이 서로 중첩되지 않도록 이격하여 제공함으로써, 게이트와 드레인 간의 내압을 향상시킬 수 있다. 따라서, 매우 높은 전압으로 트랜지스터(280)를 구동한 경우에도 높은 신뢰성을 확보할 수 있다.
본 실시형태에 제시된 트랜지스터는 채널을 형성하는 제 1 산화물 반도체층(156) 중 게이트 전극층(116)과 중첩되는 영역에 n형 도전성을 부여하는 불순물을 함유한 제 1 영역(156a)을 제공함으로써, 트랜지스터의 온 상태 시의 소스와 드레인 간의 직렬 저항을 저감시킬 수 있다. 이로써, 온 상태 시의 소스와 드레인 간에 흐르는 전류(온 전류라고도 함)를 높일 수 있다.
또한, n형 도전성을 부여하는 불순물은 소스 전극층(112a) 및 드레인 전극층(112b)을 마스크로 이용하여 자기 정합적으로 도입되기 때문에, 반도체 장치 제작의 제어성 및 수율을 향상시킬 수 있다.
또한, 소스 전극층(112a) 및 드레인 전극층(112b)과 제 1 영역(156a) 사이에, i형 또는 실질적으로 i형인 제 2 영역(156b)과, i형 또는 실질적으로 i형인 제 2 산화물 반도체층(158)을 포함함으로써, 온 동작과 오프 동작이 확실한 트랜지스터로 할 수 있다. 더 나아가서는, 노멀리 오프형 트랜지스터를 실현할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 2에 제시된 트랜지스터에 사용할 수 있는 산화물 반도체층의 일례에 대해서 설명한다.
<산화물 반도체층의 결정성>
산화물 반도체층은 크게 단결정 산화물 반도체층과 비단결정 산화물 반도체층으로 나뉜다. 비단결정 산화물 반도체층으로서는, 예를 들어 비정질 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막 등을 들 수 있다.
트랜지스터에 사용하는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층은 예를 들어, CAAC-OS막을 포함하여도 좋다. CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰하면, 결정부들간의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
TEM에 의해 CAAC-OS막을 시료면에 대략 평행한 방향으로부터 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막을 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은 결정의 a-b면에 평행한 면이다. 본 명세서 및 청구항에서, 단순히 '수직'이라고 기재된 경우에는 80° 이상 100° 이하, 예를 들어 85° 이상 95° 이하의 범위도 그 범주에 포함된다. 또한, 단순히 '평행'이라고 기재된 경우에는 -10° 이상 10° 이하의 범위, 예를 들어 -5° 이상 5° 이하의 범위도 그 범주에 포함된다.
또한, CAAC-OS막의 전자 회절 패턴에 스폿이 관측될 수 있다. 또한, 빔 직경이 10nmφ 이하 또는 5nmφ 이하인 전자빔을 사용하여 얻어지는 전자 회절 패턴을 나노빔 전자 회절 패턴이라고 부른다. 도 13의 (A)는 CAAC-OS막을 포함하는 시료의 나노빔 전자 회절 패턴의 일례이다. 여기서는 시료를 CAAC-OS막의 피형성면에 수직인 방향으로 절단하여 두께 40nm 정도의 박편(薄片)으로 하고, 빔 직경이 1nmφ인 전자빔을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 13의 (A)를 보면 알 수 있듯이 CAAC-OS막의 나노빔 전자 회절 패턴에 스폿이 관측된다.
CAAC-OS막은 불순물 농도를 저감시킴으로써 형성할 수 있는 경우가 있다. 여기서 불순물이란, 수소, 탄소, 실리콘, 천이 금속 원소 등 산화물 반도체의 주성분 이외의 원소이다. 특히 실리콘 등의 원소는 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강하다. 따라서, 상기 원소가 산화물 반도체로부터 산소를 추출하는 경우, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시킬 수 있다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 산화물 반도체의 결정성을 저하시킬 수 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체라고 할 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 상태를 고순도 진성, 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서 상기 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 문턱 전압이 음이 되는(노멀리 온이 되는) 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮게 된다. 따라서, 상기 산화물 반도체를 채널 형성 영역에 사용함으로써, 전기적 특성의 변동이 작고 신뢰성이 높은 트랜지스터를 제공할 수 있다. 한편, 산화물 반도체에 포함되는 불순물은 캐리어 발생원이 되기 쉬우며, 트랩 준위를 형성하기 쉽다. 또한, 산화물 반도체의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터는 전기적 특성이 불안정하게 되기 쉽다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막의 결정화도는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석하면, 2θ가 31° 근방인 피크에 더하여 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 예를 들어, 결함 준위 밀도를 저감시킴으로써 형성할 수 있다. 산화물 반도체에 있어서 산소 결손은 결함 준위이다. 또한, 상술한 바와 같이 산소 결손은 트랩 준위가 되거나, 수소를 트랩함으로써 캐리어 발생원이 되기 쉽다. CAAC-OS막을 형성하기 위해서는 산화물 반도체에 산소 결손이 발생되지 않도록 하는 것이 중요하다. 따라서, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체이다. 또는, CAAC-OS막은 산소 결손이 적은 산화물 반도체이다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막은 예를 들어, DC 전원을 사용한 스퍼터링법에 의해 형성할 수 있다.
또한, 트랜지스터에 사용되는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층은 복수의 결정립을 포함한 단결정 산화물 반도체막이어도 좋다. 다결정 산화물 반도체막의 TEM상에서는 입경이 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하인 결정립이 확인되는 경우가 많다. 또한, 다결정 산화물 반도체막은 TEM상에서 결정립과 결정립의 경계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막의 복수의 결정립에서는 결정 방위가 각각 다른 경우가 있다. 또한, 다결정 산화물 반도체막을 XRD 장치를 사용하여 out-of-plane법에 의해 분석하면, 2θ가 31° 근방인 피크를 포함하는 복수 종류의 배향 피크가 나타날 수 있다. 또한, 다결정 산화물 반도체막은 전자 회절 패턴에서 스폿이 관측될 수 있다.
다결정 산화물 반도체막은 높은 결정성을 가지므로 높은 전자 이동도를 제공할 수 있다. 따라서, 다결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 전계 효과 이동도가 높다. 다만, 입계에 불순물이 편석되는 경우, 입계는 결함 준위, 캐리어 발생원, 또는 트랩 준위가 될 수 있기 때문에, 다결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 CAAC-OS막이 채널 형성 영역에 사용된 트랜지스터에 비해 전기적 특성의 변동이 크며, 신뢰성이 낮은 트랜지스터가 될 수 있다.
다결정 산화물 반도체막은 고온 열처리 또는 레이저광 처리에 의해 형성할 수 있다.
또한, 트랜지스터에 사용되는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층은 미결정 산화물 반도체막이어도 좋다. 미결정 산화물 반도체막의 TEM상에서는 일반적으로 결정부를 명확히 확인할 수 없다. 미결정 산화물 반도체막은 예를 들어, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정(nanocrystal)이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높고 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이와 마찬가지로, 미결정 산화물 반도체막의 TEM상에서는 일반적으로 결정부와 결정부 사이의 경계를 명확히 확인할 수 없다. 따라서, 미결정 산화물 반도체막은 불순물이 편석되는 일이 적으며 결함 준위 밀도가 높게 되기 어렵다. 또한, 전자 이동도의 저하가 작다.
도 13의 (B)는 미결정 산화물 반도체막을 포함한 시료의 나노빔 전자 회절 패턴의 일례이다. 여기서는 시료를 미결정 산화물 반도체막의 피형성면에 수직인 방향으로 절단하여 두께 40nm 정도의 박편이 되어 있다. 또한, 여기서는 빔 직경이 1nmφ인 전자빔을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 13의 (B)를 보면 알 수 있듯이, 미결정 산화물 반도체막의 나노빔 전자 회절 패턴에서는 원주 형상으로 분포된 복수의 스폿이 관측된다.
미결정 산화물 반도체막은 미소한 영역에서 원자 배열에 주기성을 갖기 때문에, 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, 미결정 산화물 반도체막은 결정부와 결정부 사이에서 규칙성이 없기 때문에, CAAC-OS막에 비해 결함 준위 밀도가 높다.
따라서, 미결정 산화물 반도체막은 CAAC-OS막에 비해 캐리어 밀도가 높은 경우가 있다. 캐리어 밀도가 높은 산화물 반도체는 전자 이동도가 높은 경향이 있기 때문에, 미결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 전계 효과 이동도가 높은 경향이 있다. 또한, 미결정 산화물 반도체막은 CAAC-OS막에 비해 결함 준위 밀도가 높으므로 트랩 준위 밀도도 높게 되기 쉽다. 따라서, 미결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 CAAC-OS막이 채널 형성 영역에 사용된 트랜지스터에 비해 전기적 특성의 변동이 크며, 신뢰성이 낮은 트랜지스터가 되기 쉽다. 다만, 미결정 산화물 반도체막은 불순물이 비교적 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 용이하게 형성되어 용도에 따라서는 바람직하게 사용할 수 있다. 예를 들어, AC 전원을 사용한 스퍼터링법 등의 성막 방법에 의해 미결정 산화물 반도체막을 형성하여도 좋다. AC 전원을 사용한 스퍼터링법은 대형 기판에 높은 균일성으로 막을 형성할 수 있기 때문에, 미결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터를 갖는 반도체 장치는 높은 생산성으로 제작할 수 있다.
트랜지스터에 사용되는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층은 예를 들어 비정질 산화물 반도체막이어도 좋다. 비정질 산화물 반도체막은 막 내의 원자 배열이 무질서하고 결정 성분을 갖지 않는 산화물 반도체이다. 막 전체가 비정질 구조인 산화물 반도체막이 그 전형이다. 비정질 산화물 반도체막의 TEM상에서 결정부가 확인되지 않는다.
또는, XRD 장치를 이용한 out-of-plane법에 의해 비정질 산화물 반도체막을 분석하면, 결정 배향을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막의 전자 회절 또는 나노빔 전자 회절에서는 할로 패턴이 관측된다.
비정질 산화물 반도체막은 예를 들어, 수소 등 불순물을 높은 농도로 함유시킴으로써 형성할 수 있다. 따라서, 비정질 산화물 반도체막은 예를 들어, 불순물을 높은 농도로 함유한 산화물 반도체이다.
산화물 반도체층에 불순물이 높은 농도로 함유되면, 산화물 반도체층에 산소 결손 등의 결함 준위를 형성한다. 따라서, 불순물 농도가 높은 비정질 산화물 반도체막은 결함 준위 밀도가 높다. 또한, 비정질 산화물 반도체막은 결정성이 낮기 때문에, CAAC-OS막이나 미결정 산화물 반도체막에 비해 결함 준위 밀도가 높다.
따라서, 비정질 산화물 반도체막은 미결정 산화물 반도체막에 비해 캐리어 밀도가 더 높다. 그러므로, 비정질 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터의 전기적 특성은 노멀리 온이 되는 경우가 있기 때문에, 비정질 산화물 반도체막은 전기적 특성이 노멀리 온인 것이 요구되는 트랜지스터에 바람직하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 준위 밀도가 높기 때문에 트랩 준위 밀도도 높게 되기 쉽다. 따라서, 비정질 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 CAAC-OS막이나 미결정 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터에 비해 전기적 특성의 변동이 크고 신뢰성이 낮은 트랜지스터가 된다. 다만, 비정질 산화물 반도체막은 불순물이 비교적 많이 포함되는 성막 방법으로도 형성할 수 있기 때문에 형성하기 쉬워져, 용도에 따라서는 바람직하게 사용할 수 있는 경우가 있다. 예를 들어, 스핀 코팅법, 졸-겔법, 침지법, 스프레이법, 스크린 인쇄법, 접촉 인쇄(contact printing)법, 잉크젯 인쇄법, 롤 코팅법, 미스트 CVD법 등의 성막 방법에 의해 비정질 산화물 반도체막을 형성하여도 좋다. 따라서, 비정질 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터를 갖는 반도체 장치는 높은 생산성으로 제작할 수 있다.
또한, 산화물 반도체층이 CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 중 어느 2종류 이상을 포함한 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, CAAC-OS 영역 중 어느 2종류 이상의 영역을 갖다. 또한, 혼합막은 예를 들어, 비정질 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, CAAC-OS 영역 중 어느 2종류 이상의 영역의 적층 구조를 갖다.
트랜지스터에 사용되는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층은 단결정 산화물 반도체막이어도 좋다. 단결정 산화물 반도체막은 불순물 농도가 낮고 결함 준위 밀도가 낮기(산소 결손이 적기) 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 노멀리 온이 되기 어렵다. 또한, 단결정 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮게 된다. 따라서, 단결정 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다.
산화물 반도체층은 막 내의 결함이 적으면 밀도가 높아지고 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체층은 예를 들어, 수소 등 불순물의 농도가 낮으면 밀도가 높아진다. 일반적으로, 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높고, CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높고, 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높고, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 여기서는 산화물 반도체층(구체적으로는 산화물 적층에 포함되는 제 1 산화물 반도체층 또는 제 2 산화물 반도체층)의 결정성에 대해서 자세히 설명하였지만, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 산화물 반도체층의 상면 또는 하면에 접촉하도록 제공되는 제 1 산화물층 및 제 2 산화물층은 산화물 반도체층과 주성분이 같은 산화물층이기 때문에, 산화물 반도체층과 마찬가지로 CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막, 또는 단결정 산화물 반도체막을 포함하여도 좋고, 이들 결정 상태 중 2종류 이상을 포함한 혼합막이어도 좋다.
≪CAAC-OS막의 성막 방법≫
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용한 스퍼터링법에 의해 성막된다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
평판 형상의 스퍼터링 입자는 예를 들어, a-b면에 평행한 면의 원 상당 직경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만이다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서 면의 원 상당 직경이란, 면의 면적과 같은 정원(正円)의 직경을 말한다.
또한, CAAC-OS막을 형성하기 위해 이하의 조건을 사용하는 것이 바람직하다.
한 조건은 성막 시의 기판 온도를 높게 하는 것이다. 구체적으로는 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 온도를 높게 함으로써 이하와 같은 메커니즘으로 CAAC-OS막이 형성될 가능성이 있다. 즉 평판 형상의 스퍼터링 입자가 기판에 도달하여 기판 위에서 마이그레이션(migration)이 일어나 스퍼터링 입자의 평탄한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전되어 있기 때문에 스퍼터링 입자들끼리 반발하면서 기판에 부착된다. 따라서, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없어 두께가 균일한 CAAC-OS막을 형성할 수 있다.
두 번째는 성막 시의 불순물 혼입을 저감시키는 것이다. 이로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
세 번째는 성막 가스 내의 산소 비율을 높이고 전력을 최적화시키는 것이다. 이로써 성막 시의 플라즈마로 인한 대미지가 경감된다. 성막 가스 내의 산소 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
또는, 이하의 방법으로 CAAC-OS막을 형성한다.
우선, 제 1 산화물 반도체막을 두께 1nm 이상 10nm 미만으로 성막한다. 제 1 산화물 반도체막은 스퍼터링법으로 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율을 30vol.% 이상, 바람직하게는 100vol.%로 하여 성막한다.
다음에, 열처리를 수행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 열처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리를 수행한 후에 산화성 분위기하에서 열처리를 수행한다. 불활성 분위기하에서 열처리를 수행함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서의 열처리로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에 산화성 분위기하에서 열처리를 수행함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 1 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감시킬 수 있다.
제 1 산화물 반도체막의 두께를 1nm 이상 10nm 미만으로 하면, 두께가 10nm 이상인 경우에 비해 열처리에 의한 결정화가 용이하다.
다음에, 제 1 산화물 반도체막과 같은 조성을 갖는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 성막한다. 제 2 산화물 반도체막은 스퍼터링법으로 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율을 30vol.% 이상 바람직하게는 100vol.%로 하여 성막한다.
다음에, 열처리를 수행하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써 결정성이 높은 제 2 CAAC-OS막으로 한다. 열처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리를 수행한 후에 산화성 분위기하에서 열처리를 수행한다. 불활성 분위기하에서 열처리를 수행함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서의 열처리로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에 산화성 분위기하에서 열처리를 수행함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 2 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감시킬 수 있다.
상술한 바와 같이 하여 총 두께가 10nm 이상인 CAAC-OS막을 형성할 수 있다. 이 CAAC-OS막을 산화물 적층 중의 산화물 반도체층으로서 바람직하게 사용할 수 있다.
다음에, 피형성면이 저온(예를 들어, 130℃ 미만, 100℃ 미만, 70℃ 미만, 또는 실온(20℃~25℃) 정도)인 경우의 산화물막의 형성 방법에 대해서 설명한다.
피형성면이 저온인 경우에 스퍼터링 입자는 피성막면에 불규칙하게 쏟아진다. 스퍼터링 입자는 예를 들어, 마이그레이션을 하지 않기 때문에, 다른 스퍼터링 입자가 이미 퇴적된 영역도 포함하여 무질서하게 퇴적된다. 즉 퇴적되어 얻어진 산화물막은 예를 들어, 두께가 균일하지 않고 결정의 배향도 무질서하게 된다. 이와 같이 하여 얻어진 산화물막은 스퍼터링 입자의 결정성을 어느 정도 유지하므로 결정부(나노 결정)를 갖는다.
또한, 성막 시의 압력이 높은 경우, 방출된 스퍼터링 입자가 아르곤 등 다른 입자(원자, 분자, 이온, 라디칼 등)와 충돌되는 빈도가 높아진다. 스퍼터링 입자는 날고 있는 도중에 다른 입자와 충돌됨(다시 스퍼터링됨)으로써 결정 구조가 무너지는 경우가 있다. 예를 들어 스퍼터링 입자는 다른 입자와 충돌됨으로써 평판 형상을 유지할 수 없게 되어 세분화(예를 들어 각 원자로 나누어진 상태)되는 경우가 있다. 이 때 스퍼터링 입자로부터 나누어진 각 원자가 피형성면에 퇴적됨으로써 비정질 산화물막이 형성되는 경우가 있다.
또한, 다결정 산화물을 갖는 타깃을 사용한 스퍼터링법이 아니라, 타깃 등의 고체를 기화시킴으로써 성막하는 방법을 이용한 경우, 각 원자로 나누어진 상태에서 방출되어 피형성면에 퇴적 등이 수행되어 비정질 산화물막이 형성되는 경우가 있다. 또한, 예를 들어 레이저 어블레이션법으로는, 타깃으로부터 방출된 원자, 분자, 이온, 라디칼, 클러스터 등이 피형성면에 퇴적되므로 비정질 산화물막이 형성되기 쉽다.
본 발명의 일 형태에 따른 트랜지스터에 포함되는 제 1 산화물층, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 또는 제 2 산화물에, 상술한 결정 상태의 산화물층 또는 산화물 반도체층 중 어느 것을 각각 사용하여도 좋다. 다만, 채널로서 기능하는 산화물 반도체층에는 CAAC-OS막을 사용하는 것이 바람직하다.
또한, 제 2 산화물 반도체층을 CAAC-OS막으로 하는 경우, 제 2 산화물 반도체층 위에 접촉하여 제공되는 제 2 산화물층은 제 2 산화물 반도체층이 갖는 결정을 종결정으로 하여 결정 성장하므로, 결정 구조를 갖는 막이 되기 쉽다. 따라서, 만약에 제 1 산화물층과 제 2 산화물층을 같은 재료 및 같은 제작 방법을 사용하여 형성하여도, 제 2 산화물층은 제 1 산화물층보다 결정성이 높은 막이 되는 경우가 있다. 또한, 제 2 산화물층 중 제 2 산화물 반도체층과 접촉한 영역과, 접촉하지 않은 영역에서는 결정성이 서로 다른 경우가 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 일례로서, 상술한 실시형태에 예시된 트랜지스터가 구비된 인버터 및 컨버터 등의 전력 변환 회로의 구성예에 대해서 설명한다.
[DC-DC 컨버터]
도 14의 (A)에 도시한 DC-DC 컨버터(501)는 전력 변환 회로의 일례이며, 초퍼 회로가 사용된 강압형 DC-DC 컨버터이다. DC-DC 컨버터(501)는 용량 소자(502), 트랜지스터(503), 제어 회로(504), 다이오드(505), 코일(506), 및 용량 소자(507)를 포함한다.
DC-DC 컨버터(501)는 제어 회로(504)에 의한 트랜지스터(503)의 스위칭 동작에 따라 동작한다. DC-DC 컨버터(501)에 의해, 입력 단자 IN1과 IN2에 인가되는 입력 전압 V1은 출력 단자 OUT1과 OUT2로부터 강압된 V2로서 부하(508)에 출력할 수 있다. DC-DC 컨버터(501)에 구비되는 트랜지스터(503)에는 상술한 실시형태에 예시된 반도체 장치를 사용할 수 있다. 이로써, 스위칭 동작에 의해 큰 출력 전류를 흘릴 수 있게 되며, 오프 전류를 저감할 수 있다. 따라서, 소비 전력이 저감되며 고속 동작이 가능한 DC-DC 컨버터를 실현할 수 있다.
도 14의 (A)에서는 비절연형 전력 변환 회로의 일례로서 초퍼 회로가 사용된 강압형 DC-DC 컨버터를 도시하였지만, 그 외에도 초퍼 회로가 사용된 승압형 DC-DC 컨버터, 초퍼 회로가 사용된 승압 강압형 DC-DC 컨버터에 구비되는 트랜지스터에도 상술한 실시형태에서 예시한 반도체 장치를 사용할 수 있다. 이로써, 스위칭 동작에 의해 큰 출력 전류를 흘릴 수 있게 되며, 오프 전류를 저감할 수 있다. 따라서, 소비 전력이 저감되며 고속 동작이 가능한 DC-DC 컨버터를 실현할 수 있다.
다음에, 도 14의 (B)에 도시한 DC-DC 컨버터(511)는 전력 변환 회로의 일례이며, 여기서는 절연형 전력 변환 회로인 플라이백 컨버터(Flyback Converter)의 회로 구성예이다. DC-DC 컨버터(511)는 용량 소자(512), 트랜지스터(513), 제어 회로(514), 일차 코일 및 이차 코일을 구비하는 변압기(515), 다이오드(516), 및 용량 소자(517)를 포함한다.
도 14의 (B)에 도시한 DC-DC 컨버터(511)는 제어 회로(514)에 의한 트랜지스터(513)의 스위칭 동작에 따라 동작한다. DC-DC 컨버터(511)에 의해, 입력 단자 IN1과 IN2에 인가되는 입력 전압 V1은 출력 단자 OUT1과 OUT2로부터 승압 또는 강압된 V2로서 부하(518)에 출력할 수 있다. DC-DC 컨버터(511)에 구비되는 트랜지스터(513)에는 상술한 실시형태에 예시된 반도체 장치를 사용할 수 있다. 이로써, 스위칭 동작에 의해 큰 출력 전류를 흘릴 수 있게 되며, 오프 전류를 저감할 수 있다. 따라서, 소비 전력이 저감되며 고속 동작이 가능한 DC-DC 컨버터를 실현할 수 있다.
또한, 포워드형 DC-DC 컨버터에 구비되는 트랜지스터에도 상술한 실시형태에서 예시한 반도체 장치를 사용할 수 있다.
도 15에 도시한 인버터(601)는 풀 브리지형(full-bridge) 인버터의 일례이다. 인버터(601)는 트랜지스터(602), 트랜지스터(603), 트랜지스터(604), 트랜지스터(605), 및 제어 회로(606)를 포함한다.
도 15에 도시한 인버터(601)는 제어 회로(606)에 의한 트랜지스터(602) 내지 트랜지스터(605)의 스위칭 동작에 따라 동작한다. 입력 단자 IN1과 IN2에 인가되는 직류 전압 V1은 출력 단자 OUT1과 OUT2로부터 교류 전압 V2로서 출력할 수 있다. 인버터(601)에 구비되는 트랜지스터(602) 내지 트랜지스터(605)에는 상술한 실시형태에 예시된 반도체 장치를 사용할 수 있다. 이로써, 스위칭 동작에 의해 큰 출력 전류를 흘릴 수 있게 되며, 오프 전류를 저감할 수 있다. 따라서, 소비 전력이 저감되며 고속 동작이 가능한 컨버터로 할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 일례로서, 상술한 실시형태에 예시된 트랜지스터가 구비된 전원 회로의 구성예에 대해서 설명한다.
도 16은 일례로서 본 발명의 일 형태에 따른 전원 회로(400)의 구성예를 도시한 것이다. 도 16에 도시한 전원 회로(400)는 제어 회로(413)와, 파워 스위치(401)와, 파워 스위치(402)와, 전압 조정부(403)를 포함한다.
전원 회로(400)에는 전원(416)으로부터 전압이 공급되어 파워 스위치(401) 및 파워 스위치(402)는 전압 조정부(403)로의 상기 전압의 입력을 제어하는 기능을 갖는다.
또한, 전원(416)으로부터 출력되는 전압이 교류 전압인 경우에, 도 16에 도시한 바와 같이, 전압 조정부(403)로의 제 1 전위의 입력을 제어하는 파워 스위치(401)와, 전압 조정부(403)로의 제 2 전위의 입력을 제어하는 파워 스위치(402)를 전원 회로(400)에 제공한다. 전원(416)으로부터 출력되는 전압이 직류 전압인 경우에는 도 16에 도시한 바와 같이, 파워 스위치(401)와 파워 스위치(402)를 전원 회로(400)에 제공하여도 좋고, 또는 제 2 전위를 접지 전위로 하고 파워 스위치(402)를 제공하지 않고 파워 스위치(401)를 전원 회로(400)에 제공하여도 좋다.
그리고, 본 발명의 일 형태에서는 파워 스위치(401) 및 파워 스위치(402)로서 내압성이 높은 트랜지스터를 사용한다. 예를 들어, 상기 트랜지스터로서, 실시형태 1 또는 실시형태 2에 예시된 트랜지스터를 사용할 수 있다.
파워 스위치(401) 및 파워 스위치(402)로서, 상기 산화물 적층을 포함한 트랜지스터를 사용함으로써, 높은 출력 전류를 흘릴 수 있게 되며 내압을 높일 수 있다.
본 발명의 일 형태에 따른 산화물 반도체가 활성층에 사용된 트랜지스터를 파워 스위치(401) 또는 파워 스위치(402)에 사용함으로써, 탄화 실리콘이나 질화 갈륨 등이 활성층에 사용된 트랜지스터보다 파워 스위치(401) 또는 파워 스위치(402)의 스위칭을 고속으로 할 수 있으며, 이로써 스위칭에 기인한 전력 손실을 작게 억제할 수 있다.
전압 조정부(403)는 파워 스위치(401) 및 파워 스위치(402)를 통하여 전원(416)으로부터 전압이 입력되면, 이 전압을 조정하는 기능을 갖는다. 구체적으로는 전압 조정부(403)에서의 전압 조정이란, 교류 전압을 직류 전압으로 변환, 전압의 높이를 변경, 전압의 높이를 평활화 중 어느 하나 또는 복수의 처리를 포함한다.
전압 조정부(403)에서 조정된 전압은 부하(417)와 제어 회로(413)에 인가된다.
또한, 도 16에 도시한 전원 회로(400)에서는 축전 장치(404)와, 보조 전원(405)과, 전압 발생 회로(406)와, 트랜지스터(407) 내지 트랜지스터(410)와, 용량 소자(414)와, 용량 소자(415)를 포함한다.
축전 장치(404)는 전압 조정부(403)로부터 공급된 전력을 일시적으로 축적하는 기능을 갖는다. 구체적으로 축전 장치(404)는 전압 조정부(403)로부터 공급된 전압을 사용하여 전력을 축적할 수 있는 용량 소자, 이차 전지 등의 축전부를 포함한다.
보조 전원(405)은 축전 장치(404)로부터 출력이 가능한 전력이 부족할 때, 제어 회로(413)의 동작에 필요한 전력을 보충하는 기능을 갖는다. 보조 전원(405)으로서 일차 전지 등을 사용할 수 있다.
전압 발생 회로(406)는 축전 장치(404) 또는 보조 전원(405)으로부터 출력되는 전압을 사용하여 파워 스위치(401) 및 파워 스위치(402)의 스위칭을 제어하기 위한 전압을 생성하는 기능을 갖는다. 구체적으로는 전압 발생 회로(406)는 파워 스위치(401) 및 파워 스위치(402)를 온 상태로 하기 위한 전압을 생성하는 기능과, 파워 스위치(401) 및 파워 스위치(402)를 오프 상태로 하기 위한 전압을 생성하는 기능을 갖는다.
무선 신호 입력 회로(411)는 트랜지스터(407) 내지 트랜지스터(410)의 스위칭에 따라 파워 스위치(401) 및 파워 스위치(402)를 제어하는 기능을 갖는다.
구체적으로는 무선 신호 입력 회로(411)는 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 제어하기 위한 외부로부터 공급되는 무선 신호에 중첩된 명령을 전기 신호로 변환하는 입력부와, 상기 전기 신호에 포함되는 명령을 디코드하여, 트랜지스터(407) 내지 트랜지스터(410)의 스위칭을 상기 명령에 따라 제어하기 위한 신호를 생성하는 신호 처리부를 포함한다.
트랜지스터(407) 내지 트랜지스터(410)는 무선 신호 입력 회로(411)에서 생성된 신호에 따라 스위칭을 수행한다. 구체적으로는 트랜지스터(408) 및 트랜지스터(410)가 온 상태일 때, 전압 발생 회로(406)에서 생성된 파워 스위치(401) 및 파워 스위치(402)를 온 상태로 하기 위한 전압이 파워 스위치(401) 및 파워 스위치(402)에 공급된다. 이 상태에서 트랜지스터(408) 및 트랜지스터(410)를 오프 상태로 하면, 파워 스위치(401) 및 파워 스위치(402)를 온 상태로 하기 위한 상기 전압이 파워 스위치(401) 및 파워 스위치(402)에 공급된 상태가 유지된다. 이어서, 트랜지스터(407) 및 트랜지스터(409)를 온 상태로 하면, 전압 발생 회로(406)에서 생성된 파워 스위치(401) 및 파워 스위치(402)를 오프 상태로 하기 위한 전압이 파워 스위치(401) 및 파워 스위치(402)에 공급된다. 이 상태에서, 트랜지스터(407) 및 트랜지스터(409)를 오프 상태로 하면, 파워 스위치(401) 및 파워 스위치(402)를 오프 상태로 하기 위한 상기 전압이 파워 스위치(401) 및 파워 스위치(402)에 공급된 상태가 유지된다.
그리고, 본 발명의 일 형태에서는 파워 스위치(401) 및 파워 스위치(402)에 상기 전압이 공급된 동작 상태를 유지하기 위해서, 트랜지스터(407) 내지 트랜지스터(410)에 오프 전류가 현저히 작은 트랜지스터를 사용한다. 상기 구성에 의해, 전압 발생 회로(406)에서 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 정하기 위한 전압의 생성을 정지하여도 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 유지할 수 있다. 따라서, 전압 발생 회로(406)에서의 소비 전력을 삭감하고 더 나아가서는 전원 회로(400)의 소비 전력을 낮게 억제할 수 있다.
또한, 트랜지스터(407) 내지 트랜지스터(410)에 백 게이트를 제공하고 백 게이트에 전위를 인가함으로써, 트랜지스터(407) 내지 트랜지스터(410)의 문턱 전압을 제어하여도 좋다.
밴드갭이 실리콘의 2배 이상인 와이드 갭 반도체인 산화물 반도체가 활성층에 사용된 트랜지스터는 오프 전류가 현저히 작기 때문에, 트랜지스터(407) 내지 트랜지스터(410)에 사용하는 데에 적합하다.
또한, 산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은 탄화 실리콘 또는 질화 갈륨과 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 우수한 트랜지스터를 제작할 수 있으며, 양산성이 우수하다는 장점이 있다. 또한, 탄화 실리콘 또는 질화 갈륨과 달리, In-Ga-Zn계 산화물은 실온에서도 성막할 수 있기 때문에, 유리 기판 위, 또는 실리콘을 사용한 집적 회로 위에, 전기적 특성이 우수한 트랜지스터를 제작할 수 있다. 또한, 기판의 대형화에도 대응할 수 있다.
용량 소자(414)는 트랜지스터(407) 및 트랜지스터(408)가 오프 상태일 때, 파워 스위치(401)에 공급되어 있는 전압을 유지하는 기능을 갖는다. 또한, 용량 소자(415)는 트랜지스터(409) 및 트랜지스터(410)가 오프 상태일 때, 파워 스위치(402)에 공급되어 있는 전압을 유지하는 기능을 갖는다. 용량 소자(414) 및 용량 소자(415)의 한 쌍의 전극 중 하나는 무선 신호 입력 회로(411)에 접속된다. 또한, 도 17에 도시한 바와 같이, 용량 소자(414) 및 용량 소자(415)를 제공하지 않아도 좋다.
그리고, 파워 스위치(401) 및 파워 스위치(402)가 온 상태일 때, 전원(416)으로부터 전압 조정부(403)로의 전압 공급이 수행된다. 그리고 상기 전압에 의해 축전 장치(404)에 전력이 축적된다.
또한, 파워 스위치(401) 및 파워 스위치(402)가 오프 상태일 때, 전원(416)으로부터 전압 조정부(403)로의 전압 공급이 정지된다. 따라서, 축전 장치(404)로의 전력 공급은 수행되지 않지만, 본 발명의 일 형태에서는 상술한 바와 같이 축전 장치(404) 또는 보조 전원(405)에 축적된 전력을 사용하여 제어 회로(413)를 동작시킬 수 있다. 즉, 본 발명의 일 형태에 따른 전원 회로(400)에서는 제어 회로(413)에 의해 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 제어하면서 전압 조정부(403)로의 전압 공급을 정지할 수 있다. 그리고, 전압 조정부(403)로의 전압 공급을 정지함으로써, 부하(417)로의 전압 공급이 수행되지 않을 때, 전압 조정부(403)가 갖는 용량의 충방전에 의해 전력이 소비되는 것을 방지할 수 있으며, 이로써 전원 회로(400)의 소비 전력을 낮게 억제할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 반도체 장치(전력 변환 회로, 전원 회로 등을 포함함)는 기기로의 전력 공급을 제어하는 데 적합하며, 특히 큰 전력이 필요한 기기에 적합하게 사용할 수 있다. 예를 들어, 모터 등의 전력에 의해 그 구동이 제어되는 구동부가 구비된 기기나, 전력에 의해 가열 또는 냉각을 제어하는 기기 등에 적합하게 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체가 구비된 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치) 등이 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출 금기(ATM), 자동 판매기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 선풍기, 드라이어, 에어컨디셔너 등의 공조 설비, 엘리베이터나 에스컬레이터 등의 승강(昇降) 설비, 전기 냉장고, 전기 냉동고, 전지 냉동냉장고, 전동 미싱, 전동 공구, 반도체 시험 장치 등을 들 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치는 전력을 이용하여 전동기에 의해 추진하는 이동체에 사용되어도 좋다. 상기 이동체에는 자동차(자동 이륜차, 삼륜 이상의 보통 자동차), 전동 어시스트 자전거를 포함하는 원동기 장착 자전거, 항공기, 선박, 철도 차량 등이 그 범주에 포함된다. 또한, 식품, 가전 제품, 상기 이동체, 철강, 반도체 기기, 토목, 건축, 건설 등 다양한 분야에서 사용되는 산업용 로봇의 구동 제어에 사용할 수도 있다.
전자 기기의 구체적인 예를 도 18에 도시하여 이하에서 설명한다.
도 18의 (A)는 전자 레인지(1400)이며, 하우징(1401)과, 피처리물을 재치(載置)하기 위한 처리실(1402)과, 표시부(1403)와, 조작반 등의 입력 장치(1404)와, 하우징(1401) 내부에 설치된 고주파 발생 장치로부터 발생한 전자파를 처리실(1402)에 공급하는 조사부(1405)를 포함한다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 고주파 발생 장치로의 전력 공급을 제어하는 전원 회로에 사용할 수 있다.
도 18의 (B)는 세탁기(1410)이며 하우징(1411)과, 하우징(1411) 내에 제공된 세탁조를 개폐하는 개폐부(1412)와, 조작반 등의 입력 장치(1413)와, 세탁조의 급수구(1414)를 포함한다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 세탁기의 회전을 제어하는 모터로의 전력 공급을 제어하는 회로에 사용할 수 있다.
도 18의 (C)는 전기 냉동 냉장고의 일례이다. 도 18의 (C)에 도시한 전자 기기는 하우징(1451)과, 냉장실 도어(1452)와, 냉동실 도어(1453)를 구비한다.
도 18의 (C)에 도시한 전자 기기는 하우징(1451)의 내부에 본 발명의 일 형태에 따른 반도체 장치를 포함한다. 상술한 구성으로 함으로써, 예를 들어, 하우징(1451) 내부의 온도에 따라 또는 냉장실 도어(1452) 및 냉동실 도어(1453)의 개폐에 따라 하우징(1451) 내의 반도체 장치에 대한 전원 전압 공급을 제어할 수 있다.
도 18의 (D)는 에어컨디셔너의 일례이다. 도 18의 (D)에 도시한 전자 기기는 실내기(1460) 및 실외기(1464)로 구성된다.
실내기(1460)는 하우징(1461)과 송풍구(1462)를 구비한다.
도 18의 (D)에 도시한 전자 기기는 하우징(1461)의 내부에 본 발명의 일 형태에 따른 반도체 장치를 포함한다. 이와 같은 구성으로 함으로써, 예를 들어, 리모트 컨트롤러로부터의 신호에 따라, 또는 실내의 온도나 습도에 따라, 하우징(1461) 내의 반도체 장치로의 전원 전압 공급을 제어할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 실외기(1464)가 갖는 팬의 회전을 제어하는 모터로의 전력 공급을 제어하는 회로에도 사용할 수 있다.
또한, 도 18의 (D)에서는 실내기와 실외기로 구성되는 세퍼레이트형 에어컨디셔너를 도시하였지만, 실내기의 기능과 실외기의 기능을 하나의 하우징에 구비하는 에어컨디셔너이어도 좋다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서는 산화물 적층의 밴드 구조에 대해서 조사하였다.
[에너지 갭]
우선, 산화물 반도체층에 각각 다른 조건으로 이온 주입을 수행한 시료를 제작하고 각 시료의 에너지 갭을 측정하였다.
[시료 제작]
시료의 기판으로서 석영 기판을 사용하였다. 기판 표면 위에 두께 약 100nm의 산화물 반도체층을 성막하였다. 산화물 반도체층은 원자수비가 In:Ga:Zn=1:1:1인 다결정 스퍼터링 타깃을 사용한 스퍼터링법으로 성막하였다.
이어서, 이온 주입법을 이용하여 산화물 반도체층에 인을 주입하였다. 인 주입은 가속 전압을 10kV, 20kV, 및 30kV의 3가지 조건으로 하고, 인 도즈량을 1×1012cm-2, 1×1013cm-2, 1×1014cm-2, 5×1014cm-2, 1×1015cm-2, 3×1015cm-2, 5×1015cm-2의 7가지 조건으로 하였다.
[엘립소미트리(ellipsometry)에 의한 평가]
엘립소미트리법에 의해, 제작한 각 시료의 밴드갭을 산출하였다. 여기서, 산화물 반도체층은 기판 측으로부터 인이 도핑되지 않은 제 1 층(L1)과 인이 도핑된 제 2 층(L2)의 적층 구조인 것으로 가정하였다. 이온 주입 조건과 제 2 층(L2)의 두께의 관계를 도 19의 상단에 도시하고, 이온 주입 조건과 제 2 층(L2)의 밴드갭의 관계를 도 19의 하단에 도시하였다.
또한, 도 19의 하단의 각 도면에 도시된 파선은 인 주입이 수행되지 않은 시료의 밴드갭(3.22eV)을 나타낸 것이다.
도 19의 상단으로부터, 인이 도핑되어 저저항화된 영역은, 가속 전압이 높을수록, 또한 주입량이 많을수록, 깊이 방향으로 넓어지는 경향이 있는 것이 확인되었다.
도 19의 하단으로부터, 주입량이 많을수록 밴드갭이 작아지는 경향이 있는 것이 확인되었다. 또한, 가속 전압이 낮을수록 깊이 방향의 분포가 작아지며, 이로써 주입량에 대한 밴드갭의 변화량이 큰 경향이 있는 것을 알았다.
[밴드 구조]
이하에서는 상술한 시료와 다른 시료를 제작하고 자외선 광전자 분광법(UPS)을 이용하여 평가하였다.
[시료 제작]
시료의 기판으로서 실리콘 웨이퍼를 사용하였다. 우선, 실리콘 기판 위의 산화물막을 희석 불산에 의해 제거한 후, 실리콘 기판 위에 두께 약 10nm의 제 1 산화물층 및 두께 약 25nm의 제 1 산화물 반도체층을 연속하여 성막하였다. 제 1 산화물층의 성막에는 원자수비가 In:Ga:Zn=1:3:2인 다결정 스퍼터링 타깃을 사용한 스퍼터링법을 이용하였다. 제 1 산화물 반도체층의 성막은 상술한 시료와 마찬가지로 수행하였다. 즉, In:Ga:Zn=1:1:1인 다결정 스퍼터링 타깃을 사용하여 제 1 산화물층 위에 두께 약 100nm의 산화물 반도체층을 스퍼터링법에 의해 형성하였다.
이어서, 이온 주입법에 의해 제 1 산화물 반도체층에 인을 주입하였다. 인 주입은 가속 전압을 10kV로 하고 인 도즈량을 1×1014cm-2로 하는 조건으로 수행하였다.
이어서, 두께 약 10nm의 제 2 산화물 반도체층 및 두께 약 10nm의 제 2 산화물층을 연속하여 성막하였다. 제 2 산화물 반도체층의 성막은 상기 제 1 산화물 반도체층의 성막과 마찬가지로 수행하고, 제 2 산화물층의 성막은 상기 제 1 산화물층의 성막과 마찬가지로 수행하였다.
[UPS에 의한 평가]
제작한 시료에 대해서, UPS를 이용하여 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜이라고도 함)를 측정하였다. 측정은 시료 표면으로부터 스퍼터링법에 의해 에칭하면서 수행함으로써, 이온화 퍼텐셜의 깊이 방향의 분포를 조사하였다.
도 20에, UPS에 의해 구한 스퍼터링 시간에 대한 진공 준위와 가전자대 상단의 에너지 차이(Ev)를 나타내었다. 또한, 도 20에 도시된 파선은 Ev의 값으로부터 추정한 각 막의 경계를 나타낸다. 스퍼터링 시간은 산화물 적층의 막 두께에 상당한다.
또한, 도 20에는 상기 Ev와 상기 엘립소미트리법에 의해 구한 밴드갭의 값을 이용하여 산출한 진공 준위와 전도대 하단의 에너지 차이(Ec)를 나타내었다. 여기서, 원자수비가 In:Ga:Zn=1:1:1인 다결정 스퍼터링 타깃을 사용하여 성막한 막(IGZO(111)라고 표기함)의 밴드갭은 3.22eV로 하고, 원자수비가 In:Ga:Zn=1:3:2인 다결정 스퍼터링 타깃을 사용하여 성막한 막(IGZO(132)라고 표기함)의 밴드갭은 3.50eV로 하였다.
도 20에 나타낸 바와 같이, IGZO(111)의 Ev는 인 주입 여부에 상관없이 거의 일정한 값(약 8.0eV)이었다.
또한, 도 20에 나타낸 바와 같이, Ec는 IGZO(132)가 가장 작고, 그 다음에 IGZO(111), 인이 주입된 IGZO(111)라는 순서로 큰 것을 확인하였다. 여기서, IGZO(132)와 IGZO(111)의 Ec 차이는 약 0.28eV이고, IGZO(111)와 인이 주입된 IGZO(111)의 Ec 차이는 약 0.24eV이었다.
상술한 결과로부터 본 발명의 일 형태에 따른 산화물 적층이 2단계의 웰을 갖는 것이 확인되었다.
100: 기판
102: 하지 절연층
104: 산화물층
104A: 산화물막
106: 산화물 반도체층
106a: 영역
106A: 산화물 반도체막
106b: 영역
108: 산화물 반도체층
108A: 산화물 반도체막
110: 산화물층
110A: 산화물막
112a: 소스 전극층
112b: 드레인 전극층
114: 게이트 절연층
115: 산화물 적층
116: 게이트 전극층
118: 절연층
120: 절연층
122a: 전극층
122b: 전극층
130: 원소
131: 원소
132: 산소
154: 산화물층
154A: 산화물막
156: 산화물 반도체층
156a: 영역
156A: 산화물 반도체막
156b: 영역
158: 산화물 반도체층
158A: 산화물 반도체막
160: 산화물층
160A: 산화물막
165: 산화물 적층
200: 트랜지스터
206: 산화물 반도체층
210: 트랜지스터
220: 트랜지스터
230: 트랜지스터
240: 트랜지스터
250: 트랜지스터
260: 트랜지스터
270: 트랜지스터
280: 트랜지스터
400: 전원 회로
401: 파워 스위치
402: 파워 스위치
403: 전압 조정부
404: 축전 장치
405: 보조 전원
406: 전압 발생 회로
407: 트랜지스터
408: 트랜지스터
409: 트랜지스터
410: 트랜지스터
411: 무선 신호 입력 회로
413: 제어 회로
414: 용량 소자
415: 용량 소자
416: 전원
417: 부하
501: DC-DC 컨버터
502: 용량 소자
503: 트랜지스터
504: 제어 회로
505: 다이오드
506: 코일
507: 용량 소자
508: 부하
511: DC-DC 컨버터
512: 용량 소자
513: 트랜지스터
514: 제어 회로
515: 변압기
516: 다이오드
517: 용량 소자
518: 부하
601: 인버터
602: 트랜지스터
603: 트랜지스터
604: 트랜지스터
605: 트랜지스터
606: 제어 회로
1400: 전자 레인지
1401: 하우징
1402: 처리실
1403: 표시부
1404: 입력 장치
1405: 조사부
1410: 세탁기
1411: 하우징
1412: 개폐부
1413: 입력 장치
1414: 급수구
1451: 하우징
1452: 냉장실 도어
1453: 냉동실 도어
1460: 실내기
1461: 하우징
1462: 송풍구
1464: 실외기

Claims (37)

  1. 반도체 장치로서,
    트랜지스터
    를 포함하고,
    상기 트랜지스터는
    제1 산화물층;
    상기 제1 산화물층 위에서 접촉하고, 불순물을 함유하는 제1 영역 및 제2 영역을 포함하는 제1 산화물 반도체층;
    상기 제1 영역 위에서 접촉하는 제2 산화물 반도체층; 및
    상기 제2 산화물 반도체층 위에서 접촉하는 제2 산화물층
    을 포함하고,
    상기 제1 영역은 상기 제2 영역 위에서 접촉하고,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 각각이 결정성 산화물 반도체층인, 반도체 장치.
  2. 반도체 장치로서,
    제1 산화물층;
    상기 제1 산화물층 위에서 접촉하고, 불순물을 함유하는 제1 영역 및 제2 영역을 포함하는 제1 산화물 반도체층;
    상기 제1 영역 위에서 접촉하는 제2 산화물 반도체층;
    상기 제2 산화물 반도체층 위에서 접촉하는 제2 산화물층;
    상기 제2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제2 산화물층, 상기 소스 전극층 및 상기 드레인 전극층 위에서 상기 제2 산화물층에 접촉하는 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극
    을 포함하고,
    상기 제1 영역은 상기 제2 영역 위에서 접촉하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 산화물 반도체층의 측면이 상기 제2 산화물 반도체층으로 완전히 덮이는, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 산화물 반도체층이 상기 제1 산화물층 및 상기 제2 산화물 반도체층에 의해 내포되는, 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 산화물층의 측면이 상기 제2 산화물 반도체층으로 완전히 덮이는, 반도체 장치.
  6. 제2항에 있어서,
    상기 제2 산화물 반도체층이 상기 제1 산화물층의 상면에 접촉하는, 반도체 장치.
  7. 제2항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층이 상기 제1 산화물층 및 상기 제2 산화물층에 의해 내포되는, 반도체 장치.
  8. 반도체 장치로서,
    제1 산화물층;
    상기 제1 산화물층 위에서 접촉하고, 불순물을 함유하는 제1 영역 및 상기 제1 영역이 내부에 매몰되는 제2 영역을 포함하는 제1 산화물 반도체층;
    상기 제1 영역 및 상기 제2 영역 위에서 접촉하는 제2 산화물 반도체층;
    상기 제2 산화물 반도체층 위에서 접촉하는 제2 산화물층;
    상기 제2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제2 산화물층, 상기 소스 전극층 및 상기 드레인 전극층 위에서 상기 제2 산화물층에 접촉하는 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극
    을 포함하고,
    상기 제2 영역은 상기 소스 전극층 및 상기 드레인 전극층 중 적어도 하나와 중첩되고,
    상기 제1 영역은 상기 소스 전극층과 상기 드레인 전극층 사이에 위치하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 산화물 반도체층의 측면이 상기 제1 산화물층의 측면과 정렬된, 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 산화물 반도체층의 측면이 상기 제2 산화물 반도체층의 측면과 정렬된, 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 산화물 반도체층의 측면이 상기 제2 산화물층의 측면과 정렬된, 반도체 장치.
  12. 제1항, 제2항 및 제8항 중 어느 한 항에 있어서,
    상기 제1 산화물층 및 상기 제1 산화물 반도체층이 인듐 및 아연으로부터 선택된 공통 금속 원소를 포함하는, 반도체 장치.
  13. 제1항, 제2항 및 제8항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층이 인듐 및 아연으로부터 선택된 공통 금속 원소를 다른 비율로 포함하는, 반도체 장치.
  14. 제1항, 제2항 및 제8항 중 어느 한 항에 있어서,
    상기 제2 산화물층 및 상기 제2 산화물 반도체층이 인듐 및 아연으로부터 선택된 공통 금속 원소를 포함하는, 반도체 장치.
  15. 제1항, 제2항 및 제8항 중 어느 한 항에 있어서,
    상기 불순물이 탄소, 인, 비소, 안티몬, 붕소, 알루미늄, 질소, 아르곤, 헬륨, 네온, 불소, 염소, 수소 및 티타늄으로부터 선택되는, 반도체 장치.
  16. 제2항 또는 제8항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층이 상기 제2 산화물층 위에서 접촉하는, 반도체 장치.
  17. 제2항 또는 제8항에 있어서,
    상기 게이트 절연층이 상기 소스 전극층 및 상기 드레인 전극층에 접촉하는, 반도체 장치.
  18. 제2항 또는 제8항에 있어서,
    상기 제2 산화물층이 상기 소스 전극층 및 상기 드레인 전극층으로 덮이는, 반도체 장치.
  19. 제2항 또는 제8항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층이 상기 제2 산화물층으로 덮이는, 반도체 장치.
  20. 제2항 또는 제8항에 있어서,
    상기 제2 산화물층의 측면이 상기 게이트 절연층의 측면과 정렬된, 반도체 장치.
  21. 제2항 또는 제8항에 있어서,
    상기 제2 산화물층의 측면이 상기 게이트 전극의 측면과 정렬된, 반도체 장치.
  22. 제2항 또는 제8항에 있어서,
    상기 제1 영역은 상기 게이트 전극으로부터 채널 길이 방향으로 돌출되는, 반도체 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293544B2 (en) 2013-02-26 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having buried channel structure
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20220047897A (ko) * 2013-12-02 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9349751B2 (en) * 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
KR101562932B1 (ko) * 2014-11-28 2015-10-26 연세대학교 산학협력단 산화물 반도체 소자 및 이의 제조 방법
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) * 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US20170373194A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor
TW201813095A (zh) * 2016-07-11 2018-04-01 半導體能源硏究所股份有限公司 半導體裝置
US10615187B2 (en) 2016-07-27 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP7126823B2 (ja) * 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6841321B2 (ja) * 2017-04-06 2021-03-10 三菱電機株式会社 ＳｉＣエピタキシャルウエハの製造方法
CN107331698B (zh) * 2017-07-19 2020-08-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
US20220020881A1 (en) * 2018-12-07 2022-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11646379B2 (en) 2020-06-23 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Dual-layer channel transistor and methods of forming same
US11984508B2 (en) * 2021-02-24 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319102A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US5648663A (en) * 1985-08-05 1997-07-15 Canon Kabushiki Kaisha Semiconductor structure having transistor and other elements on a common substrate and process for producing the same
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
CN102549757A (zh) * 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
KR101711870B1 (ko) * 2009-12-23 2017-03-06 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101829309B1 (ko) 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120121931A (ko) * 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8643007B2 (en) * 2011-02-23 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293544B2 (en) 2013-02-26 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having buried channel structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319102A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP6947787B2 (ja) 2021-10-13
US9768320B2 (en) 2017-09-19
JP2014195063A (ja) 2014-10-09
US9373711B2 (en) 2016-06-21
JP6397635B2 (ja) 2018-09-26
JP2020014027A (ja) 2020-01-23
KR20140107127A (ko) 2014-09-04
US20160293768A1 (en) 2016-10-06
JP6611883B2 (ja) 2019-11-27
US20140239293A1 (en) 2014-08-28
JP2018186311A (ja) 2018-11-22

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