JP6947787B2 - 半導体装置 - Google Patents

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Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コン
ポジション・オブ・マター）を含む。）及び方法（プロセス。単純方法及び生産方法を含
む。）に関する。特に、本発明の一態様は、半導体装置、発光装置、蓄電装置、それらの
駆動方法又はそれらの製造方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタなどの半導体素子をはじめ、パワーデバイス、パワーデバイス
を有する集積回路、電源回路、又は電力変換回路の他、電気光学装置、半導体回路、電子
機器は、半導体装置の範疇に入る、あるいは、半導体装置を含む。
パワーデバイスとして用いられる半導体装置には、シリコンを用いて作製されるパワーデ
バイスが広く流通している。しかしながら、シリコンを用いたパワーデバイスの性能は限
界に近づいており、さらなる高性能化を実現することが困難となってきている。
また、シリコンはバンドギャップが小さいため、シリコンを用いたパワーデバイスは動作
温度範囲に限界がある。このため、近年ではバンドギャップの広いＳｉＣやＧａＮを用い
たパワーデバイスの開発が進められている。
また、大電力向けのパワーデバイスとして用いられる半導体装置に、酸化物半導体を適用
する技術が開示されている（特許文献１及び特許文献２）。
特開２０１１−９１３８２号公報 特開２０１１−１７２２１７号公報
本発明の一態様は、大電力向けのパワーデバイスに適用可能な、酸化物半導体を含む半導
体装置を提供することを課題の一とする。または、本発明の一態様は、大電流を流すこと
が可能な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼
性の高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様はこれらの全てを解決する必要はないものとする。また、これら以外の課題は、明細
書、図面、請求項等の記載から自ずと明らかになるものである。従って、明細書、図面、
請求項からこれら以外の課題を抽出することが可能である。
本発明の一態様は、電流の主な経路（チャネル形成領域）として、ｎ型領域を含む酸化物
半導体層を適用することで、オン電流の大きい半導体装置を実現する。また、該ｎ型領域
を含む酸化物半導体層とソース電極層との間に、ｉ型領域を含む酸化物半導体層を設ける
ことで、ピンチオフ動作を可能とする。または、本発明の一態様の半導体装置は、チャネ
ル長方向の断面図において、チャネル形成領域として機能する、ｎ型領域を含む酸化物半
導体層を取り囲むように、ｉ型の酸化物半導体層が設けられた構造を含む。より具体的に
は、例えば以下の構成とすることができる。
本発明の一態様は、ｎ型の導電性を付与する不純物を含有する第１の領域を含む第１の酸
化物半導体層と、第１の領域の少なくとも一部と接する第２の酸化物半導体層と、第１の
酸化物半導体層の下層に接する第１の酸化物層と、第２の酸化物半導体層の上層に接する
第２の酸化物層と、第１の領域と重なるゲート電極層と、第１の酸化物半導体層とゲート
電極層との間のゲート絶縁層と、第１の酸化物半導体層と電気的に接続するソース電極層
及びドレイン電極層と、を有し、第１の酸化物層は、第１の酸化物半導体層を構成する金
属元素のうち、少なくとも一の金属元素を構成元素として含み、第２の酸化物層は、第２
の酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として
含み、第２の酸化物半導体層は、第１の酸化物半導体層の上面及び側面を覆う半導体装置
である。
本発明の一態様は、ｎ型の導電性を付与する不純物を含有する第１の領域と、ｉ型の酸化
物半導体を含む第２の領域とを含む第１の酸化物半導体層と、第１の領域の少なくとも一
部と接する第２の酸化物半導体層と、第２の領域の少なくとも一部と接し、第１の酸化物
半導体層の下層に設けられた第１の酸化物層と、第２の酸化物半導体層の上層に接する第
２の酸化物層と、第１の領域と重なるゲート電極層と、第１の酸化物半導体層とゲート電
極層との間のゲート絶縁層と、第１の酸化物半導体層と電気的に接続するソース電極層及
びドレイン電極層と、を有し、第１の酸化物層は、第１の酸化物半導体層を構成する金属
元素のうち、少なくとも一の金属元素を構成元素として含み、第２の酸化物層は、第２の
酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含
み、第２の酸化物半導体層は、第１の酸化物半導体層の上面及び側面を覆う半導体装置で
ある。
上記の半導体装置において、ソース電極層及びドレイン電極層は第２の酸化物層上に接し
て設けられていてもよい。または、上記の半導体装置において、ソース電極層及びドレイ
ン電極層は第２の酸化物半導体層上に接して設けられ、ソース電極層及びドレイン電極層
上に第２の酸化物層が設けられていてもよい。
また、上記の半導体装置において、第１の領域の少なくとも一部はソース電極層及びドレ
イン電極層とそれぞれ重なって設けられていてもよい。または、チャネル長方向の断面に
おいて、第１の領域の一方の端部はソース電極層の一方の端部と一致し、第１の領域の他
方の端部はドレイン電極層の一方の端部と一致してもよい。
また、上記の半導体装置において、ゲート電極層はソース電極層と重なる領域を有し、且
つ、ドレイン電極層と重なる領域を有さない構造としてもよい。
本発明の一態様により、大電力向けのパワーデバイスに適用可能な、酸化物半導体を含む
半導体装置を提供することができる。または、本発明の一態様により、大電流を流すこと
が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性の
高い半導体装置を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置に含まれる積層構造及びバンド構造を説明する図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 実施の形態に係る、酸化物半導体の極微電子線回折パターン。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、電子機器。 実施例に係る、加速電圧とリンのドーズ量に対する酸化物半導体膜の低抵抗領域の深さとバンドギャップの関係を示す図。 実施例に係る、バンド構造を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは当業者であれば容易
に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈される
ものではない。
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場
合がある。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書あるいは請求項において、第１、第２等として付される序数詞は、便宜上
用いるものであり、工程順または積層順を示すものではない。また、発明を特定するため
の事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を図１乃至図８を参照
して説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を含むトッ
プゲート型のトランジスタを示す。
＜半導体装置の構成例１＞
図１にトランジスタ２００の構成例を示す。図１（Ａ）は、トランジスタ２００の平面図
であり、図１（Ｂ）は、図１（Ａ）のＶ１−Ｗ１における断面図であり、図１（Ｃ）は、
図１（Ａ）のＸ１−Ｙ１における断面図である。
図１に示すトランジスタ２００は、絶縁表面を有する基板１００上に設けられた下地絶縁
層１０２と、下地絶縁層１０２上の第１の酸化物層１０４と、第１の酸化物層１０４上の
第１の酸化物半導体層１０６と、第１の酸化物半導体層１０６の上面及び側面を覆う第２
の酸化物半導体層１０８と、第２の酸化物半導体層１０８上の第２の酸化物層１１０と、
第２の酸化物層１１０上のソース電極層１１２ａ及びドレイン電極層１１２ｂと、第２の
酸化物層１１０上のゲート絶縁層１１４と、ゲート絶縁層１１４を介して第１の酸化物半
導体層１０６と重なるゲート電極層１１６と、を含む。また、ゲート電極層１１６上の絶
縁層１１８及び絶縁層１２０をそれぞれトランジスタ２００の構成要素に含んでもよい。
また、ゲート絶縁層１１４、絶縁層１１８及び絶縁層１２０に設けられたコンタクトホー
ルを介してソース電極層１１２ａ及びドレイン電極層１１２ｂとそれぞれ電気的に接続す
る電極層１２２ａ及び電極層１２２ｂを含んでもよい。
トランジスタ２００に含まれる構成要素について、以下に詳述する。
≪基板≫
基板１００は、単なる支持部材に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ２００のゲート電極層１１６、ソース電極
層１１２ａ、ドレイン電極層１１２ｂ、電極層１２２ａ又は電極層１２２ｂの少なくとも
一つは、上記の他のデバイスと電気的に接続されていてもよい。
≪下地絶縁層≫
下地絶縁層１０２は、基板１００からの不純物の拡散を防止する役割を有する他、第１の
酸化物層１０４、第１の酸化物半導体層１０６、第２の酸化物半導体層１０８、及び／又
は第２の酸化物層１１０に酸素を供給する役割を担う。よって、下地絶縁層１０２には酸
素を含む絶縁層を用いるものとする。下地絶縁層１０２から酸素が供給されることで、第
１の酸化物半導体層１０６及び第２の酸化物半導体層１０８における酸素欠損を低減する
ことが可能となる。また、基板１００として他のデバイスが形成された基板を適用する場
合、下地絶縁層１０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦に
なるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法
等で平坦化処理を行うことが好ましい。
本実施の形態のトランジスタ２００において、酸素を含有する下地絶縁層１０２がチャネ
ル形成領域となる第１の酸化物半導体層１０６を含む積層構造の下方に設けられている。
このような構成とすることで、下地絶縁層１０２に含まれる酸素をチャネル形成領域へ供
給することが可能となる。下地絶縁層１０２は、化学量論的組成より過剰に酸素を含有す
ることが好ましい。下地絶縁層１０２が過剰に酸素を含有することで、チャネル形成領域
への酸素の供給がより促進される。
なお、本明細書や請求項において、過剰な酸素とは、加熱処理により酸化物半導体層中、
又は酸化シリコン中、又は酸化窒化シリコン中を移動可能な酸素、又は、本来の化学量論
的組成にある酸素より過剰に存在する酸素を示す。
≪第１及び第２の酸化物層、第１及び第２の酸化物半導体層≫
トランジスタ２００は、下地絶縁層１０２とゲート絶縁層１１４との間に、第１の酸化物
層１０４、第１の酸化物半導体層１０６、第２の酸化物半導体層１０８、及び第２の酸化
物層１１０を含む積層構造（以下、酸化物積層１１５とも表記する。）を有する。
第１の酸化物半導体層１０６及び第２の酸化物半導体層１０８としては、インジウム（Ｉ
ｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むこと
が好ましい。また、酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らす
ため、インジウム及び亜鉛と共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物等を用い
ることができる。
なお、第１の酸化物半導体層１０６及び第２の酸化物半導体層１０８は、構成元素を同一
とすることが好ましく、その組成を同一とすることがより好ましい。第１の酸化物半導体
層１０６と第２の酸化物半導体層１０８の組成を揃えることにより、伝導帯下端のエネル
ギーをできるだけ近づけることができる。その結果、いずれかの層に電流経路が偏ること
なくいずれの層も主たる電流経路として用いることができるため、トランジスタのソース
−ドレイン間の直列抵抗を低減することができる。
本実施の形態においては、第１の酸化物半導体層１０６及び第２の酸化物半導体層１０８
として、少なくともインジウム、亜鉛、及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓ
ｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物半
導体を適用する。
第１の酸化物半導体層１０６の下層に接する第１の酸化物層１０４、及び第２の酸化物半
導体層１０８の上層に接する第２の酸化物層１１０には、酸化物半導体層において不純物
となる元素（例えば、シリコン）以外の元素を、主成分として含む酸化物層を適用する。
例えば、第１の酸化物層１０４には、第１の酸化物半導体層１０６を構成する金属元素の
うち、少なくとも一の金属元素を構成元素として含む酸化物層を適用する。また、第２の
酸化物層１１０は、第２の酸化物半導体層１０８を構成する金属元素のうち、少なくとも
一の金属元素を構成元素として含む酸化物層を適用する。
本実施の形態では、第１の酸化物層１０４として、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、
Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、第１の酸化
物半導体層１０６よりもＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物
層１０４として、第１の酸化物半導体層１０６よりも上述の元素Ｍを１．５倍以上、好ま
しくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を適用する。前
述の元素Ｍはインジウムよりも酸素と強く結合するため、酸化物層に酸素欠損が生じるこ
とを抑制する機能を有する。すなわち、第１の酸化物層１０４は、第１の酸化物半導体層
１０６よりも酸素欠損が生じにくい酸化物層である。また、インジウム又は亜鉛に対する
前述の元素Ｍの割合が大きいほど、エネルギーギャップの大きい酸化物となるため、第１
の酸化物層１０４は、第１の酸化物半導体層１０６よりも大きなバンドギャップを有する
酸化物層である。
また、本実施の形態では、第２の酸化物層１１０として、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、
Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、第２
の酸化物半導体層１０８よりもＭの原子数比が高い酸化物層を含む。具体的には、第２の
酸化物層１１０として、第２の酸化物半導体層１０８よりも上述の元素Ｍを１．５倍以上
、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を適用す
る。よって、第２の酸化物層１１０は、第２の酸化物半導体層１０８よりも酸素欠損が生
じにくく、且つ、第２の酸化物半導体層１０８よりも大きなバンドギャップを有する酸化
物層である。トランジスタ２００において、第２の酸化物層１１０は、チャネル形成領域
として機能する第１の酸化物半導体層１０６と、ソース電極層１１２ａ及びドレイン電極
層１１２ｂとの間に位置する酸化物層であるため、Ｍの原子数比は、第２の酸化物層１１
０が半導体として機能することが可能なバンドギャップを維持できる程度以下に調整する
ことが好ましい。但し、Ｍの原子数比によっては第２の酸化物層１１０がゲート絶縁層の
一部として機能することもある。
第１の酸化物層１０４、第１の酸化物半導体層１０６、第２の酸化物半導体層１０８及び
第２の酸化物層１１０が、少なくともインジウム、亜鉛、及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇ
ｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であ
るとき、第１の酸化物層１０４を、Ｉｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第
１の酸化物半導体層１０６及び第２の酸化物半導体層１０８をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ
２：ｚ２［原子数比］、第２の酸化物層１１０をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原
子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好
ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍
以上、さらに好ましくは３倍以上とする。このとき、第１の酸化物半導体層１０６及び第
２の酸化物半導体層１０８において、ｙ２がｘ２以上であるとトランジスタの電気特性を
安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界
効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、第１の酸化物層１０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎと酸素を除くと、
好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好まし
くはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第１の
酸化物半導体層１０６及び第２の酸化物半導体層１０８がそれぞれＩｎ−Ｍ−Ｚｎ酸化物
であるとき、Ｚｎと酸素を除くと、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５
ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏ
ｍｉｃ％未満とする。また、第２の酸化物層１１０がＩｎ−Ｍ−Ｚｎ酸化物であるとき、
Ｚｎと酸素を除くと、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ
％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上
とする。
なお、第１の酸化物層１０４と第２の酸化物層１１０とは、異なる構成元素を含む層とし
てもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としてもよ
い。
第１の酸化物層１０４、第１の酸化物半導体層１０６、第２の酸化物半導体層１０８、第
２の酸化物層１１０には、例えばインジウム、亜鉛、及びガリウムを含んだ酸化物半導体
を用いることができる。
第１の酸化物層１０４、第１の酸化物半導体層１０６、第２の酸化物半導体層１０８、及
び第２の酸化物層１１０の各々の厚さは、トランジスタ２００に要求される電気的特性（
出力電流など）に応じて設定すればよい。例えば、第２の酸化物層１１０の厚さは、３ｎ
ｍ以上５００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、より好ましくは３ｎｍ以
上５０ｎｍ以下とする。また、第１の酸化物半導体層１０６及び第２の酸化物半導体層１
０８のそれぞれの厚さは、３ｎｍ以上５００ｎｍ以下、好ましくは３ｎｍ以上２００ｎｍ
以下、より好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ
以下とする。また、第１の酸化物層１０４の厚さは、上記第２の酸化物層１１０、第１の
酸化物半導体層１０６、または第２の酸化物半導体層１０８と同等かそれ以上の厚さとす
ることが好ましい。
また、第１の酸化物層１０４は、第１の酸化物半導体層１０６を構成する金属元素を一種
以上含み、伝導帯下端のエネルギーが第１の酸化物半導体層１０６よりも、０．０５ｅＶ
以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上であって、２ｅＶ以
下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下の範囲で真空準位に近い酸化物
半導体で形成することが好ましい。同様に、第２の酸化物層１１０は、第２の酸化物半導
体層１０８を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが第２の酸化物
半導体層１０８よりも、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または
０．１５ｅＶ以上であって、２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅ
Ｖ以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
ここで、第１の酸化物半導体層１０６は、ｎ型の導電性を付与する不純物を含有する第１
の領域１０６ａを含む。トランジスタ２００では、ソース電極層１１２ａ、ドレイン電極
層１１２ｂ及びゲート電極層１１６と重なるように、第１の酸化物半導体層１０６の上面
の全領域に第１の領域１０６ａが形成される。また、第２の酸化物半導体層１０８の一部
は、第１の領域１０６ａに接するように設けられる。
本明細書等において、第１の領域１０６ａに含まれるｎ型の導電性を付与する不純物とし
ては、例えば、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミ
ニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、
インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、水素（Ｈ）、チタン（Ｔｉ）、及び
亜鉛（Ｚｎ）などが挙げられる。
なお、ここでは、第１の酸化物半導体層１０６の上面に導電性が高められた第１の領域１
０６ａを有している場合を示すが、当該領域が第１の酸化物半導体層１０６の厚さ方向の
全域に渡って形成されていてもよいし、第１の酸化物層１０４の一部にｎ型の導電性を付
与する不純物が含まれていてもよい。但し、第１の酸化物半導体層１０６において、第１
の領域１０６ａと第１の酸化物層１０４との間には、ｎ型不純物の含有濃度が低い領域、
好ましくは、ｉ型又は実質的にｉ型の酸化物半導体を含む領域である、第２の領域１０６
ｂを含むことが好ましい。
このような構造において、ゲート電極層１１６に電界を印加すると、酸化物半導体層を含
む積層構造のうち、伝導帯下端のエネルギーが最も小さい層である第１の酸化物半導体層
１０６及び第２の酸化物半導体層１０８（特に、第１の酸化物半導体層１０６の第１の領
域１０６ａ）にチャネルが形成される。すなわち、第１の領域１０６ａを含む第１の酸化
物半導体層１０６とゲート絶縁層１１４との間に第２の酸化物層１１０が形成されている
ことよって、トランジスタ２００のチャネルをゲート絶縁層１１４と接しない構造とする
ことができる。
また、第１の酸化物半導体層１０６の上側及び下側に、第１の酸化物半導体層１０６より
も酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネルにおける酸素
欠損の形成を抑制することができる。
第１の酸化物半導体層１０６に、ｎ型の導電性を付与する不純物を含む第１の領域１０６
ａを設けることにより、トランジスタ２００のオン状態におけるソース−ドレイン間の直
列抵抗を低減することができる。その結果、オン状態におけるソース−ドレイン間に流れ
る電流（オン電流ともいう）を高めることができる。
また、図１（Ｃ）に示すように、ソース電極層１１２ａと第１の領域１０６ａとが重なる
ように設けられることにより、第２の酸化物層１１０及び第２の酸化物半導体層１０８を
介して、ソース電極層１１２ａから第１の領域１０６ａへキャリアが供給されやすくなり
、オン電流を増加させることができる。
第１の酸化物半導体層１０６にｎ型の導電性を付与する不純物を導入する方法としては、
例えばイオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用
いることができる。
第１の領域１０６ａにおいて、上述した元素の濃度は、第１の酸化物半導体層１０６の厚
さ方向に連続的な勾配を有していてもよい。
第２の酸化物半導体層１０８は、第１の酸化物半導体層１０６の第１の領域１０６ａと接
し、第１の酸化物半導体層１０６の上面及び側面を覆うように設けられる（図１（Ｂ）及
び図１（Ｃ）参照）。第２の酸化物半導体層１０８は、ｉ型又は実質的にｉ型の酸化物半
導体を含むことが好ましい。ソース電極層１１２ａと第１の領域１０６ａとの間に、ｉ型
又は実質的にｉ型である第２の酸化物半導体層１０８を設けることで、トランジスタ２０
０のオン動作、オフ動作を確実なものとすることができる。さらにはノーマリーオフ型の
トランジスタ２００を実現することができる。
ここで、ソース電極層１１２ａと第１の領域１０６ａとが接しないよう、これらの距離を
十分にとるために、第２の酸化物半導体層１０８の厚さを調整することが好ましい。例え
ば、ソース電極層１１２ａと重なる領域において、第２の酸化物半導体層１０８の厚さを
１０ｎｍ以上４０ｎｍ以下、好ましくは２０ｎｍ以上４０ｎｍ以下とすると、オン電流を
犠牲にすることなくトランジスタ２００のオン動作、オフ動作を確実なものとすることが
でき、さらにはノーマリーオフ型のトランジスタ２００を実現できる。
また、第２の酸化物半導体層１０８は、第１の酸化物半導体層１０６の側面及び上面を覆
うように設けられているため、第１の領域１０６ａとソース電極層１１２ａとの間ととも
に、第１の領域１０６ａとドレイン電極層１１２ｂとの間にも位置している。これにより
、第１の領域１０６ａがソース電極層１１２ａ及びドレイン電極層１１２ｂと直接接する
ことがないため、トランジスタ２００のオフ状態におけるソース−ドレイン間のリーク電
流（オフ電流ともいう）を低減しつつ、トランジスタ２００のオン電流を高めることがで
きる。
また、図１（Ｂ）に示すように、トランジスタ２００はチャネル幅方向の断面において、
島状の第１の酸化物半導体層１０６の側面を第２の酸化物半導体層１０８が覆い、さらに
第２の酸化物半導体層１０８の側面を第２の酸化物層１１０によって覆う構成を有する。
当該構成とすることで、第１の酸化物半導体層１０６及び／又は第２の酸化物半導体層１
０８のチャネル幅方向端部において生じうる寄生チャネルの影響を低減することができる
。よって、トランジスタ２００の信頼性を向上させることができる。
なお、酸素を十分に含み、高純度化された酸化物半導体層（第１の酸化物半導体層１０６
及び第２の酸化物半導体層１０８）は、バンドギャップが２．８ｅＶ乃至３．２ｅＶ程度
であり、少数キャリアが１×１０−９個／ｃｍ３程度と極めて少なく、多数キャリアはト
ランジスタのソースから来るのみである。そのため、当該酸化物半導体層を用いたトラン
ジスタはアバランシェブレークダウンがない。
そのため、数１０Ｖ、または数１００Ｖといった高い電圧で駆動した場合であっても、ト
ランジスタのチャネル長に対するチャネル幅を極めて大きく設定することができ、結果と
して、トランジスタのオン電流をより高めることができる。例えばチャネル長に対するチ
ャネル幅の比（Ｗ／Ｌ）を、１０３以上、さらには１０４以上、あるいは１０５以上とし
た場合でも、良好なオンオフ動作が実現できる。例えば３０Ｖ以下で駆動させる場合、チ
ャネル長を３μｍとしたときのチャネル幅は、１ｃｍ以上１０ｍ以下の範囲、例えば８０
ｃｍとすればよい。
また、酸化物半導体はバンドギャップが大きいため、酸化物半導体を適用したトランジス
タは、その電気的特性の温度依存性を極めて小さいものとすることができる。例えば半導
体としてシリコンを用いた場合などに比べて、しきい値電圧やオン電流、オフ電流などの
温度依存性の小さいトランジスタを実現できる。したがって、酸化物半導体を適用したト
ランジスタは高温環境下における動作に適しているといえる。
≪ソース電極層及びドレイン電極層≫
ソース電極層１１２ａ及びドレイン電極層１１２ｂには、酸素と結合し易い導電材料を好
ましく用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用
いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを
用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材
料も含まれる。
このような導電材料と酸化物積層１１５を接触させると、酸化物積層１１５中の酸素が、
酸素と結合し易い導電材料側に取り込まれる。トランジスタの作製工程には、いくつかの
加熱工程があることから、上記酸素の移動により、酸化物積層１１５においてソース電極
層１１２ａ又はドレイン電極層１１２ｂと接触した界面近傍の領域に酸素欠損が発生し、
ｎ型化した領域を形成することがある。該ｎ型化した領域はトランジスタ２００のソース
またはドレインとして作用させることができる。
なお、ｎ型化した領域には、ソース電極層１１２ａ及びドレイン電極層１１２ｂの構成元
素が混入することがある。また、ｎ型化した領域に接するソース電極層１１２ａ及びドレ
イン電極層１１２ｂでは、一部酸素の濃度が高い領域が形成されうる。また、ソース電極
層１１２ａ及びドレイン電極層１１２ｂにおいてｎ型化した領域に接する領域では、酸化
物積層１１５の構成元素が混入することがある。
このように、酸化物積層１１５においてソース電極層１１２ａ及びドレイン電極層１１２
ｂと接する領域に低抵抗領域を形成することにより、ソース電極層１１２ａ及びドレイン
電極層１１２ｂと酸化物積層１１５との接触抵抗が低減され、トランジスタ２００におけ
るソース−ドレイン間の寄生抵抗を低減できる。その結果、トランジスタのオン電流を増
大させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。ｎ型化した
領域のチャネル長方向への延在は、しきい値電圧のシフトや、ゲート電圧でオンオフの制
御ができない状態（導通状態）等のトランジスタの電気特性の不良が現れる要因となりう
る。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極層及びド
レイン電極層には、酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料
としては、例えば、窒化タンタル、窒化チタンなどを用いることが好ましい。なお、酸素
と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
≪ゲート絶縁層≫
ゲート絶縁層１１４としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、
窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコ
ン膜等を用いることができる。ゲート絶縁層１１４は酸素を含む膜であると、第２の酸化
物層１１０、第２の酸化物半導体層１０８及び／又は第１の酸化物半導体層１０６へ酸素
を供給しうるため好ましい。また、ゲート絶縁層１１４には、酸化ハフニウム、酸化イッ
トリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加さ
れたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０
））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁層１１４は、単層構
造としてもよいし、積層構造としてもよい。
≪ゲート電極層≫
ゲート電極層１１６の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述
した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステ
ン膜）等を用いることができる。また、ゲート電極層１１６としてリン等の不純物元素を
ドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリ
サイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添
加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性
材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極層１１６は単層構造又は積層構造とすることができる。なお、ゲート絶
縁層１１４と接するゲート電極層１１６の一層として、窒素を含む金属酸化物膜、具体的
には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含
むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素
を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これら
の膜は５ｅＶ（電子ボルト）以上、又は５．５ｅＶ（電子ボルト）以上の仕事関数を有し
、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせ
ることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
＜トランジスタに含まれる積層構造のバンド構造＞
トランジスタ２００に含まれる下地絶縁層１０２、第１の酸化物層１０４、第１の酸化物
半導体層１０６、第２の酸化物半導体層１０８、第２の酸化物層１１０、及びゲート絶縁
層１１４の有するバンド構造について図２を用いて説明する。
図２（Ａ）は酸化物積層１１５を含む積層構造の一部を模式図であり、図２（Ｂ）は、図
２（Ａ）で例示した積層構造のエネルギーバンド構造の一部を模式的に示している。
図２（Ｂ）において、ＥｃＩ１は下地絶縁層１０２の伝導帯下端のエネルギーを模式的に
示している。同様に、ＥｃＳ１は第１の酸化物層１０４、ＥｃＳ３は第２の酸化物層１１
０、ＥｃＩ２はゲート絶縁層１１４の伝導帯下端のエネルギーを模式的に示している。ま
た、ＥｃＳ２ｂは第１の酸化物半導体層１０６中の第２の領域１０６ｂ、及び第２の酸化
物半導体層１０８における伝導帯下端のエネルギーであり、ＥｃＳ２ａは第１の酸化物半
導体層１０６中の第１の領域１０６ａにおける伝導帯下端のエネルギーを示している。Ｅ
ｃＳ２ａはＥｃＳ２ｂよりも低いエネルギーとなる。なお、ここでは便宜上、図２（Ａ）
でのそれぞれの厚さは考慮されていない。
なお、図２（Ｂ）では第１の酸化物層１０４及び第２の酸化物層１１０が同様の伝導帯下
端のエネルギーを有する酸化物層である場合について示したが、それぞれが異なるエネル
ギーギャップを有し、伝導帯下端のエネルギーが異なる酸化物層であってもよい。同様に
、ここでは第１の酸化物半導体層１０６及び第２の酸化物半導体層１０８が同様の伝導帯
下端のエネルギーを有する酸化物半導体層である場合について示したが、これらが異なる
エネルギーギャップを有し、伝導帯下端のエネルギーが異なっていてもよい。
ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう）は、真空準位
と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギ
ャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えばＨ
ＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空
準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉ
ｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えばＰＨ
Ｉ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
図２（Ｂ）に示すように、第１の酸化物層１０４と第１の酸化物半導体層１０６、及び第
２の酸化物半導体層１０８と第２の酸化物層１１０において、伝導帯下端のエネルギーは
これらの間に障壁が無く連続的に変化する。これは、第１の酸化物層１０４と第１の酸化
物半導体層１０６、及び第２の酸化物半導体層１０８と第２の酸化物層１１０のそれぞれ
の組成が近似することにより酸素が相互に拡散しやすく、これらの間に混合層とも呼ぶべ
き層が形成されているためと理解できる。また、第１の領域１０６ａと第２の領域１０６
ｂにおいて、伝導帯下端のエネルギーはこれらの間に障壁がなく連続的に変化する。これ
は第１の領域１０６ａに含まれる酸化物半導体にｎ型の導電性を付与する元素の濃度が厚
さ方向に連続的に変化しているためと理解できる。
また、第２の酸化物半導体層１０８を形成した後の熱処理などにより第１の領域１０６ａ
に含まれる上記元素が第２の酸化物半導体層１０８中に拡散する場合がある。このような
場合、第１の領域１０６ａから第２の酸化物半導体層１０８の向きに上記元素の濃度が連
続的に変化する。その結果、図２（Ｂ）に示すように、第１の領域１０６ａと第２の酸化
物半導体層１０８の間でも伝導帯下端のエネルギーに障壁がなく連続的に変化する。
図２（Ｂ）より、酸化物積層１１５中において、第１の酸化物半導体層１０６及び第２の
酸化物半導体層１０８が第１のウェル（井戸）を構成し、さらに、該第１のウェル中にお
いて、第１の酸化物半導体層１０６に含まれる第１の領域１０６ａが第２のウェルを構成
する。すなわち、酸化物積層１１５中において埋め込みチャネル形成され、埋め込みチャ
ネルの中にさらにウェルが形成されている。このように２段階のウェルを有することから
、このような構成を二重井戸（Ｄｏｕｂｌｅ Ｗｅｌｌ）構造とも呼ぶことができる。第
１の酸化物半導体層１０６中にウェルを有することにより、より大きな電流を流すことが
可能となる。
さらに、第１の領域１０６ａが構成するウェルが、第１の酸化物層１０４と下地絶縁層１
０２との界面、及び第２の酸化物層１１０とゲート絶縁層１１４との界面と隔絶されてい
るため、これらの界面に生成されるトラップ準位の影響が、トランジスタのキャリアの主
要な経路となる第１の領域１０６ａに及ぶことを抑制することができる。
図２（Ｂ）に示す連続接合を形成するためには、ロードロック室を備えたマルチチャンバ
ー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続
して積層することが好ましい。スパッタリング装置における各チャンバーは、酸化物半導
体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真
空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）す
ることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系
からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も行われる。スパッタガスとして用いる酸素ガスやアルゴンガスは、
露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高
純度化することで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができ
る。
第１の酸化物半導体層１０６の下層に設けられる第１の酸化物層１０４、及び第２の酸化
物半導体層１０８の上層に設けられる第２の酸化物層１１０はバリア層として機能し、酸
化物積層１１５に接する絶縁層（下地絶縁層１０２及びゲート絶縁層１１４）と、酸化物
積層１１５との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な
経路（キャリアパス）となる第１の酸化物半導体層１０６の第１の領域１０６ａへと及ぶ
ことを抑制することができる。
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の
深いエネルギー位置に存在する局在準位として働く。このような局在準位にキャリアがト
ラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる
酸素欠損を低減することが必要となる。本実施の形態のトランジスタ２００では第１の酸
化物半導体層１０６及び第２の酸化物半導体層１０８と比較して酸素欠損の生じにくい第
１の酸化物層１０４及び第２の酸化物層１１０を第１の酸化物半導体層１０６又は第２の
酸化物半導体層１０８に接して設けることで、第１の酸化物半導体層１０６及び第２の酸
化物半導体層１０８における酸素欠損を低減することができる。例えば、第１の酸化物半
導体層１０６は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅ
ｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未
満、あるいはは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層が、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地
絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成
することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、
トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本実施の
形態のトランジスタ２００においては第１の酸化物半導体層１０６を構成する金属元素を
一種以上含んで第１の酸化物層１０４が構成されるため、第１の酸化物層１０４と第１の
酸化物半導体層１０６の界面に界面準位を形成しにくくなる。よって第１の酸化物層１０
４を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減す
ることができる。
また、ゲート絶縁層１１４と第２の酸化物半導体層１０８との界面にチャネルが形成され
る場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかし
ながら、本実施の形態のトランジスタ２００においては、第２の酸化物半導体層１０８を
構成する金属元素を一種以上含んで第２の酸化物層１１０が構成されるため、第２の酸化
物半導体層１０８と第２の酸化物層１１０との界面ではキャリアの散乱が起こりにくく、
トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物層１０４及び第２の酸化物層１１０は、下地絶縁層１０２及びゲート
絶縁層１１４の構成元素が、酸化物半導体層（第１の酸化物半導体層１０６又は第２の酸
化物半導体層１０８）へ混入して、不純物による準位が形成されることを抑制するための
バリア層としても機能する。
例えば、第１の酸化物層１０４又は第２の酸化物層１１０に接する下地絶縁層１０２、又
はゲート絶縁層１１４として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコ
ン、又は絶縁層中に混入されうる炭素が、第１の酸化物層１０４又は第２の酸化物層１１
０の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化
物半導体層中に入ると不純物準位を形成し、不純物準位が電子の生成要因となることでｎ
型化することがある。
しかしながら、第１の酸化物層１０４及び第２の酸化物層１１０の膜厚が、数ｎｍよりも
厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層にまで到達しないため、
不純物準位の影響は低減される。
なお、酸化物半導体層中の不純物濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができ
る。
＜半導体装置の作製方法＞
図１に示すトランジスタ２００の作製方法の一例を図３及び図４を用いて説明する。
まず、絶縁表面を有する基板１００上に、下地絶縁層１０２を形成する（図３（Ａ）参照
）。
下地絶縁層１０２は、単層としても積層としてもよい。但し、少なくとも後に形成される
第１の酸化物層１０４と接する領域は、該第１の酸化物層１０４を含む酸化物積層１１５
への酸素の供給源となり得るよう、酸素を含む材料で形成する。また、過剰に酸素を含む
層とすることが好ましい。
下地絶縁層１０２に過剰に酸素を含有させるには、例えば、酸化雰囲気下にて下地絶縁層
１０２を成膜すればよい。又は、成膜後の下地絶縁層１０２に酸素を導入して過剰に酸素
を含有させてもよく、双方の手段を組み合わせてもよい。
また、下地絶縁層１０２は、第１の酸化物層１０４と接する絶縁層であるため、膜中の水
素濃度が低減されていることが好ましい。よって、下地絶縁層１０２を成膜後、水素の除
去を目的とした熱処理（脱水化処理、又は脱水素化処理）を行うことが好ましい。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３５０℃以上６００℃以下、又
は基板の歪み点以下とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、
下地絶縁層１０２に対して真空（減圧）雰囲気下４５０℃１時間の熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体から熱伝導又は熱輻射に
よって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）
装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、
キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプ
などのランプが発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲ
ＴＡ装置は、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反
応しない不活性気体を高温に加熱して熱処理を行う装置である。なお、熱処理装置として
ＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃乃至７００℃に加熱
した不活性ガス中で基板を加熱してもよい。
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の
雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、
水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、また
は希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％
）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。
なお、熱処理によって下地絶縁層１０２から酸素が脱離することがある。そのため、脱水
化又は脱水素化処理を行った下地絶縁層１０２に対して酸素（少なくとも、酸素ラジカル
、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれかを含
む）を導入する処理を行うことが好ましい。
下地絶縁層１０２への酸素の導入は、例えばイオン注入法、イオンドーピング法、プラズ
マイオンイマージョンイオン注入法、プラズマ処理等を用いることができる。酸素の導入
処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸
化二窒素、二酸化窒素などを用いることができる。また、酸素導入処理において、酸素を
含むガスに希ガスを含ませてもよい。下地絶縁層１０２への酸素の導入処理によって、熱
処理によって脱離されうる酸素を補填することができる。
次いで、下地絶縁層１０２上に、第１の酸化物層１０４となる第１の酸化物膜１０４Ａ、
及び、第１の酸化物半導体層１０６となる第１の酸化物半導体膜１０６Ａを順に成膜する
（図３（Ｂ）参照）。第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａは、ス
パッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、
ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法等を用いて成膜する。
第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａには、上述の材料を用いるこ
とができる。
例えば、第１の酸化物層１０４となる第１の酸化物膜１０４Ａをスパッタリング法で成膜
する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲット、
原子比がＩｎ：Ｇａ：Ｚｎ＝１：６：４のスパッタリングターゲット、又は原子数比がＩ
ｎ：Ｇａ：Ｚｎ＝１：９：６のスパッタリングターゲット、又はその近傍の組成を有する
スパッタリングターゲットを用いることが好ましい。
また、例えば、第１の酸化物半導体層１０６となる第１の酸化物半導体膜１０６Ａをスパ
ッタリング法で成膜する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタ
リングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングター
ゲット、又はその近傍の組成を有するスパッタリングターゲットを用いることが好ましい
。
ただし、上述したように、第１の酸化物膜１０４Ａは、第１の酸化物半導体膜１０６Ａよ
りも電子親和力が小さくなるように材料を選択する。
なお、スパッタリング法によって成膜された膜の組成は、ターゲットの組成とは異なる場
合がある。例えば、ＺｎＯを含むスパッタリングターゲットを用いて酸化物半導体膜を成
膜した場合、成膜中にＺｎＯが昇華する等によって、成膜された酸化物半導体膜における
Ｉｎ及び／又はＧａに対するＺｎの原子数比がスパッタリングターゲットと比較して低減
することがある。
なお、第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａの成膜には、スパッタ
法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、Ａ
Ｃスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜
厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
なお、第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａを成膜する際、できる
限り膜中に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、
例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内
に供給する雰囲気ガスとして、水素、水、水酸基を有する化合物、又は水素化物などの不
純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との
混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された膜中の水素濃度を低減させることができる。成膜室内の
残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポ
ンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプ
にコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子
、水（Ｈ２Ｏ）など水素原子を含む化合物（あるいは炭素原子を含む化合物）等の排気能
力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物膜及び酸化物半
導体膜に含まれる不純物の濃度を低減できる。
なお、第１の酸化物膜１０４Ａを成膜後、第１の酸化物半導体膜１０６Ａの成膜前に、第
１の酸化物膜１０４Ａに対して酸素を導入してもよい。当該酸素導入処理により、第１の
酸化物膜１０４Ａが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過
剰な酸素を第１の酸化物半導体膜１０６Ａへ供給することができる。
第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａを形成後、熱処理を行うこと
が好ましい。熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以
下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲
気で行えばよい。また、熱処理の雰囲気は、不活性ガス雰囲気で熱処理を行った後に、脱
離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。ここで
の加熱処理によって、下地絶縁層１０２、第１の酸化物膜１０４Ａ、又は第１の酸化物半
導体膜１０６Ａの少なくとも一から水素や水などの不純物を低減又は除去することができ
る。
なお、当該熱処理は、第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａを島状
に加工した後に行ってもよい。但し、下地絶縁層１０２に含まれる酸素が、島状の第１の
酸化物層１０４及び第１の酸化物半導体層１０６から露出した領域から熱処理によって放
出されるのを防止するために、島状に加工する前に熱処理を行うことが好ましい。
続いて、第１の酸化物半導体膜１０６Ａに、元素１３０を導入して第１の領域１０６ａを
形成する（図３（Ｃ）参照）。
元素１３０としては、ｎ型の導電性を付与する不純物を適用することができ、例えば、リ
ン（Ｐ）を用いることができる。またリン（Ｐ）のほか、１５族元素（例えば窒素（Ｎ）
、砒素（Ａｓ）、アンチモン（Ｓｂ））や、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アル
ゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）
、塩素（Ｃｌ）、水素（Ｈ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）を用いてもよい。
また、導入する元素１３０は、ラジカル、原子、分子、又はイオンのいずれかの状態で含
まれていれば良い。
元素１３０を第１の酸化物半導体膜１０６Ａに導入する方法としては、例えばイオン注入
法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いることができる
。または、上記元素１３０を含む雰囲気下における熱処理やプラズマ処理を行ってもよい
。
元素１３０の導入において、第１の酸化物半導体膜１０６Ａの第１の酸化物膜１０４Ａと
の界面に元素１３０が達しないように導入の条件を設定することが好ましい。また、元素
１３０の濃度の最も高い領域が、第１の酸化物半導体膜１０６Ａの表面近傍（例えば表面
から２０ｎｍ以下、好ましくは１０ｎｍ以下、より好ましくは５ｎｍ以下の範囲）に位置
するように元素１３０を導入することが好ましい。または、元素１３０の濃度の最も高い
領域が、第１の酸化物半導体膜１０６Ａの表面から第１の酸化物半導体膜１０６Ａの厚さ
の３／４以下、好ましくは１／２以下、より好ましくは１／４以下の範囲に位置するよう
に、元素１３０を導入することが好ましい。
このような方法により元素１３０を導入することで、第１の酸化物半導体膜１０６Ａ中に
ｎ型領域である第１の領域１０６ａと、第１の領域１０６ａよりも元素１３０の濃度の低
い第２の領域１０６ｂを形成することができる。ここで、第２の領域１０６ｂは好ましく
はｉ型または実質的にｉ型であることが好ましい。
次いで、第１の酸化物膜１０４Ａ及び第１の酸化物半導体膜１０６Ａを加工して島状の第
１の酸化物層１０４及び第１の酸化物半導体層１０６を形成する（図３（Ｄ）参照）。こ
こでは、第１の酸化物層１０４及び第１の酸化物半導体層１０６は同一のマスクを用いた
エッチングによって加工することができる。よって、第１の酸化物層１０４と第１の酸化
物半導体層１０６の平面形状は同一であり、第１の酸化物層１０４の側面の上端と第１の
酸化物半導体層１０６の側面の下端は一致している。換言すると、第１の酸化物層１０４
の側面と第１の酸化物半導体層１０６の側面は同一平面である。
なお、本明細書や請求項において「同一」又は「一致」の表現は、厳密に同一、又は一致
であることを要しない趣旨で用いるものであり、略同一又は略一致を範疇に含む。例えば
、同一のマスクを用いたエッチングによって得られた形状における一致の程度を包含する
。
なお、第１の酸化物層１０４及び第１の酸化物半導体層１０６への加工の際に、第１の酸
化物膜１０４Ａのオーバーエッチングによって下地絶縁層１０２の一部（島状の第１の酸
化物層１０４及び第１の酸化物半導体層１０６から露出した領域）がエッチングされ膜厚
が減少することがある。
次いで、第１の酸化物半導体層１０６の上面及び側面を覆うように、第２の酸化物半導体
膜１０８Ａ、及び第２の酸化物膜１１０Ａを順に積層する（図３（Ｅ）参照）。
第２の酸化物半導体層１０８となる第２の酸化物半導体膜１０８Ａ、及び第２の酸化物層
１１０となる第２の酸化物膜１１０Ａは、上述の材料を用いて形成することができる。ま
た、形成方法は、第１の酸化物膜１０４Ａ又は第１の酸化物半導体膜１０６Ａと同様とす
ることができる。
例えば、第２の酸化物半導体膜１０８Ａをスパッタリング法で成膜する場合には、第１の
酸化物半導体膜１０６Ａと同じスパッタリングターゲットを用いることが好ましい。この
場合、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲット、原子比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：４のスパッタリングターゲット、又は原子数比がＩｎ：Ｇａ
：Ｚｎ＝１：９：６のスパッタリングターゲット、又はその近傍の組成を有するスパッタ
リングターゲットを用いることが好ましい。
第２の酸化物半導体膜１０８Ａ及び第２の酸化物膜１１０Ａの形成後、加熱処理を行うこ
とが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００
℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減
圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に
、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加
熱処理によって下地絶縁層１０２、第１の酸化物層１０４、第１の酸化物半導体層１０６
、第２の酸化物半導体膜１０８Ａ又は第２の酸化物膜１１０Ａから水素や水などの不純物
を除去することができる。また、当該加熱処理により、下地絶縁層１０２上に設けられた
酸化物積層１１５に対して下地絶縁層１０２から酸素を供給することができる。
なお、上記熱処理は、少なくとも第１の酸化物半導体膜１０６Ａを形成した後であればど
の段階で行ってもよく、また複数回繰り返し行ってもよい。例えば、第１の酸化物半導体
層１０６の形成直後、第２の酸化物層１１０の形成直後、またはそれ以降の段階で行って
もよい。
続いて、フォトリソグラフィ法等を用いて第２の酸化物半導体膜１０８Ａ及び第２の酸化
物膜１１０Ａを加工して、第２の酸化物半導体層１０８及び第２の酸化物層１１０を形成
する（図４（Ａ）参照）。ここでは、第２の酸化物半導体層１０８及び第２の酸化物層１
１０は同一のマスクを用いたエッチングによって加工することができる。よって、第２の
酸化物半導体層１０８と第２の酸化物層１１０の平面形状は同一であり、第２の酸化物半
導体層１０８の側面の上端と第２の酸化物層１１０の側面の下端とは一致している。
ここでの加工処理によって、第１の酸化物層１０４、第１の酸化物半導体層１０６、第２
の酸化物半導体層１０８及び第２の酸化物層１１０を含む酸化物積層１１５が形成される
。
なお、第２の酸化物半導体層１０８及び第２の酸化物層１１０への加工の際に、第２の酸
化物半導体膜１０８Ａのオーバーエッチングによって下地絶縁層１０２の一部（島状の第
２の酸化物半導体層１０８及び第２の酸化物層１１０から露出した領域）がエッチングさ
れ膜厚が減少することがある。
次に、第２の酸化物層１１０上に導電膜を形成し、該導電膜を加工してソース電極層１１
２ａ及びドレイン電極層１１２ｂを形成する（図４（Ｂ）参照）。
なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂは、アッシングによってレジス
トマスクを後退させる工程とエッチングの工程を交互に複数回行うことで、端部に階段状
の複数の段を設けた形状としてもよい。ソース電極層１１２ａ及びドレイン電極層１１２
ｂの膜厚が厚いほど、当該段数を増やすことが好ましい。なお、ソース電極層１１２ａ及
びドレイン電極層１１２ｂの端部対称的でなくともよい。また、各階段形状の上面と断面
との間に任意の曲率半径を有する曲面が形成されていてもよい。
ソース電極層１１２ａ及びドレイン電極層１１２ｂを上記のような複数の段を設けた形状
とすることで、それらの上方に形成される膜、具体的には、ゲート絶縁層１１４などの被
覆性が向上し、トランジスタの電気特性や信頼性を向上させることができる。
なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂの加工の際に、導電膜のオーバ
ーエッチングによって、下地絶縁層１０２の一部及び第２の酸化物層１１０の一部（ソー
ス電極層１１２ａ及びドレイン電極層１１２ｂから露出した領域）がエッチングされ膜厚
が減少することがある。
なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂとなる導電膜が残渣物として酸
化物積層１１５上に残存すると、該残渣物が酸化物積層１１５中又は界面において不純物
準位を形成することがある。または、該残渣物によって、酸化物積層１１５から酸素が引
き抜かれてしまい、酸素欠損が形成されることがある。
よって、ソース電極層１１２ａ及びドレイン電極層１１２ｂを形成後、第２の酸化物層１
１０表面に該残渣物除去処理を施してもよい。残渣物除去処理は、エッチング（例えば、
ウェットエッチング）による処理、もしくは、酸素又は一酸化二窒素を用いたプラズマ処
理によって行うことができる。当該残渣物除去処理によって、ソース電極層１１２ａ及び
ドレイン電極層１１２ｂ間に露出した第２の酸化物層１１０の膜厚が１ｎｍ以上３ｎｍ以
下程度減少することがある。
次いで、酸化物積層１１５、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上にゲー
ト絶縁層１１４を形成する。
ゲート絶縁層１１４の材料としては、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニ
ウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁層１１４は、上記
材料の積層膜を用いてもよい。ゲート絶縁層１１４は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
ゲート絶縁層１１４は、上記下地絶縁層１０２と同様、酸化物積層１１５に酸素を供給す
る役割を有していてもよく、その場合、酸素を含む絶縁層を用いることが好ましい。
ゲート絶縁層１１４の形成後、加熱処理を行ってもよい。加熱処理は上記と同様の条件で
行うことができる。
次いで、ゲート絶縁層１１４上に導電膜を形成し、不要な部分をエッチングすることによ
り、ゲート電極層１１６を形成する（図４（Ｃ）参照）。
ゲート電極層１１６の形成後、加熱処理を行ってもよい。加熱処理は上記と同様の条件で
行うことができる。
次いで、ゲート絶縁層１１４及びゲート電極層１１６上に絶縁層１１８及び絶縁層１２０
を順に積層する。
絶縁層１１８及び絶縁層１２０の材料としては、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお絶縁層１１８及び絶
縁層１２０は、上記材料の積層膜を用いてもよい。絶縁層１１８及び絶縁層１２０は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成するこ
とができる。
ここで、絶縁層１１８として、酸素に対する透過性の低い（酸素に対するバリア性を有す
る）層を用いることが好ましい。酸素に対する透過性の低い層の材料としては、酸化アル
ミニウムや、窒化シリコン、窒化酸化シリコンなどの窒化物が挙げられる。ゲート絶縁層
１１４を覆って酸素に対する透過性の低い絶縁層１１８を設けることにより、その後の加
熱処理によって下地絶縁層１０２等から放出される酸素が、絶縁層１１８を介して外部に
放出されることを抑制し、当該酸素を効率的に酸化物積層１１５に供給することができる
。
または、絶縁層１１８として酸化物積層１１５への酸素の供給源となり得る酸素を含む（
過剰の酸素を含む）層とし、絶縁層１２０として酸素に対する透過性の低い層としてもよ
い。このとき、加熱処理によって絶縁層１１８から放出される酸素が絶縁層１２０を介し
て外部に放出されることが抑制され、より効率的に当該酸素を酸化物積層１１５に供給す
ることができる。
絶縁層１１８の形成後、又は、絶縁層１１８及び絶縁層１２０の形成後、加熱処理を行っ
てもよい。加熱処理は上記と同様の条件で行うことができる。加熱処理により、酸化物積
層１１５を囲む酸素を含む層から、酸化物積層１１５中に効果的に酸素が供給され、第１
の酸化物半導体層１０６及び第２の酸化物半導体層１０８中の酸素欠損を低減できる。
続いて、絶縁層１２０及び絶縁層１１８を選択的にエッチングし、ソース電極層１１２ａ
に達する開口部、及びドレイン電極層１１２ｂに達する開口部を形成する。
そして、絶縁層１２０上に導電膜を形成し、不要な部分をエッチングにより除去すること
により、ソース電極層１１２ａと電気的に接続する電極層１２２ａ、及びドレイン電極層
１１２ｂと電気的に接続する電極層１２２ｂを形成する（図４（Ｄ）参照）。
電極層１２２ａ及び電極層１２２ｂの材料としては、ソース電極層１１２ａ、ドレイン電
極層１１２ｂ又はゲート電極層１１６に用いる材料を適用できる。
以上の工程により、トランジスタ２００を作製することができる。
＜半導体装置の構成例２＞
図５にトランジスタ２１０の構成例を示す。図５に示すトランジスタ２１０は、酸化物積
層１１５において、第２の酸化物半導体層１０８が、第１の酸化物半導体層１０６から露
出した第１の酸化物層１０４の上面と、第１の酸化物半導体層１０６の側面及び上面とに
接するように設けられており、これによって第２の酸化物半導体層１０８の端部が第２の
酸化物層１１０によって覆われた構成を有する。換言すると、第２の酸化物半導体層１０
８の側面は第２の酸化物層１１０と接している。なお、トランジスタ２１０のそのほかの
構成は、トランジスタ２００と同様であるため、詳細な説明は省略する。
トランジスタ２１０に含まれる酸化物積層１１５の作製方法を以下に説明する。まず、図
３（Ａ）乃至図３（Ｃ）の工程と同様に、基板１００上に、下地絶縁層１０２と、第１の
酸化物膜１０４Ａと、第１の領域１０６ａ及び第２の領域１０６ｂを含む第１の酸化物半
導体膜１０６Ａと、を形成する。
次いで、フォトリソグラフィ法等によって、第１の酸化物半導体膜１０６Ａを加工して、
第１の酸化物膜１０４Ａ上に島状の第１の酸化物半導体層１０６を形成する。このとき、
第１の酸化物半導体膜１０６Ａのエッチングには、第１の酸化物膜１０４Ａとエッチング
選択比が十分に大きい条件を用いることが好ましい。なお、第１の酸化物膜１０４Ａと第
１の酸化物半導体膜１０６Ａとの組成が近い場合や、エッチングの選択比が十分に大きく
とれない場合等では、第１の酸化物膜１０４Ａがエッチングされ、一部が薄膜化する場合
がある。
次いで、島状の第１の酸化物半導体層１０６を覆って第１の酸化物膜１０４Ａ上に、第２
の酸化物半導体膜１０８Ａを形成する。フォトリソグラフィ法等によって、第１の酸化物
膜１０４Ａ及び第２の酸化物半導体膜１０８Ａを加工することで、第１の酸化物層１０４
及び第２の酸化物半導体層１０８を形成する。ここでは、第１の酸化物層１０４及び第２
の酸化物半導体層１０８は同一のマスクを用いたエッチングによって加工することができ
る。よって、第１の酸化物層１０４と第２の酸化物半導体層１０８の平面形状は同一であ
り、第１の酸化物層１０４の側面の上端と第２の酸化物半導体層１０８の側面の下端とは
一致している。
なお、第１の酸化物層１０４及び第２の酸化物半導体層１０８への加工の際に、第１の酸
化物膜１０４Ａのオーバーエッチングによって下地絶縁層１０２の一部（島状の第１の酸
化物層１０４及び第２の酸化物半導体層１０８から露出した領域）がエッチングされ膜厚
が減少することがある。
その後、第１の酸化物層１０４の側面と、第２の酸化物半導体層１０８の側面及び上面と
を覆って第２の酸化物膜１１０Ａを形成し、フォトリソグラフィ法等で加工して第２の酸
化物層１１０を形成する。以上によって、トランジスタ２１０に含まれる酸化物積層１１
５を形成することができる。
上述した作製方法によって得られた酸化物積層１１５は、第１の酸化物層１０４及び第２
の酸化物半導体層１０８によって、第１の酸化物半導体層１０６を内包した構成を有する
。換言すると、第２の酸化物半導体層１０８の端部において、第２の酸化物半導体層１０
８は、下地絶縁層１０２に代えて第１の酸化物層１０４と接する。よって、第１の酸化物
半導体層１０６へのシリコン等の不純物の混入をさらに抑制することができる。また、第
２の酸化物半導体層１０８の側面を第２の酸化物層１１０によって覆う構成とすることで
、該側面からの酸素の脱離を抑制することができる。
＜半導体装置の構成例３＞
図６にトランジスタ２２０の構成例を示す。図６（Ａ）は、トランジスタ２２０の平面図
であり、図６（Ｂ）は、図６（Ａ）のＶ２−Ｗ２における断面図であり、図６（Ｃ）は、
図６（Ａ）のＸ２−Ｙ２における断面図である。
図６に示すトランジスタ２２０は、酸化物積層１１５において、第２の酸化物層１１０が
、ソース電極層１１２ａ及びドレイン電極層１１２ｂから露出した第２の酸化物半導体層
１０８に接して、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上に設けられた構成
を有する。また、トランジスタ２２０において、第２の酸化物層１１０とゲート絶縁層１
１４とは、ゲート電極層１１６をマスクとして自己整合的にエッチング加工されている。
換言すると、トランジスタ２２０において、第２の酸化物層１１０とゲート絶縁層１１４
とゲート電極層１１６とは、同一の平面形状を有する。なお、トランジスタ２２０のその
ほかの構成は、上述のトランジスタ２００と同様であるため、詳細な説明は省略する。
トランジスタ２２０に含まれる酸化物積層１１５の作製方法について図７を参照して説明
する。まず、図３（Ａ）乃至図３（Ｄ）の工程と同様に、基板１００上に、下地絶縁層１
０２と、第１の酸化物層１０４と、第１の領域１０６ａ及び第２の領域１０６ｂを含む第
１の酸化物半導体層１０６と、を形成する。
次いで、島状の第１の酸化物層１０４及び第１の酸化物半導体層１０６を覆って、第２の
酸化物半導体膜を形成する。フォトリソグラフィ法等によって、第２の酸化物半導体膜を
加工することで、第１の酸化物層１０４の側面と、第１の酸化物半導体層１０６の側面及
び上面を覆い、下地絶縁層１０２の一部と接する第２の酸化物半導体層１０８を形成する
（図７（Ａ）参照）。
なお、第２の酸化物半導体層１０８への加工の際に、第２の酸化物半導体膜１０８Ａのオ
ーバーエッチングによって下地絶縁層１０２の一部（島状の第２の酸化物半導体層１０８
から露出した領域）がエッチングされ膜厚が減少することがある。
その後、図４（Ｂ）の工程と同様の工程によって、第２の酸化物半導体層１０８上に導電
膜を形成し、これを加工してソース電極層１１２ａ及びドレイン電極層１１２ｂを形成す
る。なお、導電膜の加工の際に下地絶縁層１０２及び／又は第２の酸化物半導体層１０８
の一部（ソース電極層１１２ａ及びドレイン電極層１１２ｂから露出した領域）がエッチ
ングされ、膜厚が減少することがある。
次いで、ソース電極層１１２ａ及びドレイン電極層１１２ｂの間に露出した第２の酸化物
半導体層１０８に接するようにソース電極層１１２ａ及びドレイン電極層１１２ｂ上に第
２の酸化物膜１１０Ａを形成し、第２の酸化物膜１１０Ａ上にゲート絶縁層１１４を形成
する（図７（Ｂ）参照）。
なお、第２の酸化物膜１１０Ａとゲート絶縁層１１４とを大気に開放せずに連続的に形成
すると、第２の酸化物膜１１０Ａ表面に水素や水分などの不純物が吸着することを防止す
ることができるため、好ましい。
なお、ゲート絶縁層１１４の成膜時に、第２の酸化物膜１１０Ａがパターン形成されて下
地絶縁層１０２の一部が露出していると、ゲート絶縁層１１４の成膜時の加熱によって下
地絶縁層１０２から脱離した酸素が外部（例えば、成膜雰囲気中）に放出されてしまうこ
とがある。下地絶縁層１０２は、酸化物積層１１５への酸素の供給源となる層であるため
、下地絶縁層１０２からの酸素の外部への放出は、第１の酸化物半導体層１０６へ供給さ
れうる酸素の減少につながり、結果として酸化物積層１１５の酸素欠損発生の要因となり
うる。しかしながら、図７に示すトランジスタ２２０の作製方法においては、ゲート絶縁
層１１４の成膜時に、下地絶縁層１０２が第２の酸化物膜１１０Ａによって覆われた構成
を有しているため、トランジスタの作製工程中における下地絶縁層１０２からの酸素の脱
離を抑制することが可能である。よって、トランジスタ２２０に含まれる酸化物積層１１
５に生じうる酸素欠損を低減することができる。
次いで、図４（Ｃ）に示した工程と同様に、ゲート絶縁層１１４上にゲート電極層１１６
を形成し、該ゲート電極層１１６をマスクとして自己整合的にゲート絶縁層１１４及び第
２の酸化物膜１１０Ａの加工を行う（図７（Ｃ）参照）。
第２の酸化物膜１１０Ａを第２の酸化物層１１０へと加工することで、第２の酸化物層１
１０に含有されるインジウムの外方拡散を抑制することができる。インジウムの外方拡散
は、トランジスタの電気的特性の変動を引き起こす要因や、工程中の成膜室内の汚染要因
となるため、ゲート電極層１１６をマスクとした第２の酸化物層１１０への加工は効果的
である。また、後の工程でソース電極層１１２ａ及びドレイン電極層１１２ｂと、電極層
１２２ａ及び電極層１２２ｂとの電気的接続のためのコンタクトホールを開口する際に、
該コンタクトホール形成領域に第２の酸化物膜１１０Ａが残存していると、後に形成され
る絶縁層１１８又は絶縁層１２０と、第２の酸化物膜１１０Ａとのエッチングレートの違
いから、エッチング残渣物が発生しやすい。よって、第２の酸化物層１１０へと加工する
ことで、該残渣物の発生を抑制することができる。
なお、第２の酸化物層１１０及びゲート絶縁層１１４の加工は、ゲート電極層１１６を形
成する前に行うことも可能である。その場合、第１の酸化物層１０４及び第１の酸化物半
導体層１０６の加工に用いたフォトマスク、又は第２の酸化物半導体層１０８の加工に用
いたフォトマスクを転用すると、マスク枚数を削減することができるため好ましい。但し
、第２の酸化物層１１０上に接してレジストマスクを形成すると、該レジストマスクを剥
離する際の薬液処理等によって第２の酸化物層１１０の表面がダメージ（不純物による汚
染、膜厚の減少、又は酸素欠損等）を受けることがあるため、第２の酸化物層１１０への
加工は、ゲート絶縁層１１４上にレジストマスクを形成して行うことが好ましい。
その後、図４（Ｄ）の工程と同様に、絶縁層１１８及び絶縁層１２０を形成し、絶縁層１
１８及び絶縁層１２０に設けられたコンタクトホールを介してソース電極層１１２ａ及び
ドレイン電極層１１２ｂと電気的に接続する電極層１２２ａ及び電極層１２２ｂを形成す
る（図７（Ｄ）参照）。
以上によって、トランジスタ２２０を形成することができる。
＜半導体装置の構成例４＞
図８にトランジスタ２３０及びトランジスタ２４０の構成例を示す。
図８（Ａ）は、トランジスタ２３０の平面図であり、図８（Ｂ）は、図８（Ａ）のＶ３−
Ｗ３における断面図であり、図８（Ｃ）は、図８（Ａ）のＸ３−Ｙ３における断面図であ
る。
トランジスタ２３０は、ゲート電極層１１６の形状が異なる点でトランジスタ２００と相
違しており、そのほかの部分は共通である。なお、トランジスタ２３０のそのほかの構成
は、上述のトランジスタ２００と同様であるため、詳細な説明は省略する。
トランジスタ２３０のゲート電極層１１６は、ソース電極層１１２ａと重畳し、且つドレ
イン電極層１１２ｂと重畳しないように設けられている。ドレイン電極層１１２ｂとゲー
ト電極層１１６とが重ならないように離間して設けることにより、ゲート−ドレイン間の
耐圧を向上させることができる。したがって極めて高い電圧でトランジスタ２３０を駆動
した場合でも高い信頼性を確保することができる。
また、図８（Ｄ）に、トランジスタ２４０の断面図を示す。図８（Ｄ）に示すトランジス
タは、トランジスタ２３０と同様に、ソース電極層１１２ａと重畳し、且つドレイン電極
層１１２ｂと重畳しないように設けられたゲート電極層１１６を有する。
また、図６のトランジスタ２２０と同様に、酸化物積層１１５において、第２の酸化物層
１１０が、ソース電極層１１２ａ及びドレイン電極層１１２ｂから露出した第２の酸化物
半導体層１０８に接して、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上に設けら
れた構成を有する。但し、トランジスタ２４０においては、ゲート電極層１１６とドレイ
ン電極層１１２ｂが重ならない構造であるため、トランジスタ２２０の作製工程において
示したように、ゲート電極層１１６をマスクとした第２の酸化物膜の加工を行うことが困
難である。
よって、第２の酸化物層１１０への加工は、フォトリソグラフィ法等によってマスクを形
成して行うことが好ましい。なお、該マスクはゲート絶縁層１１４上に形成することが好
ましい。また、第１の酸化物層１０４及び第１の酸化物半導体層１０６の加工に用いたフ
ォトマスク、又は第２の酸化物半導体層１０８の加工に用いたフォトマスクを転用すると
、マスク枚数を削減することができるため好ましい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置及び半導体装置の作製方法の一形態
を図９乃至図１２を参照して説明する。なお、以下に示す本実施の形態の構成において、
実施の形態１と同一部分又は同様の機能を有する部分については、実施の形態１を参酌す
ることができるため記載を省略して説明することがある。本実施の形態では、半導体装置
の一例として、酸化物半導体層を含むトップゲート型のトランジスタを示す。
＜半導体装置の構成例５＞
図９（Ａ）乃至（Ｃ）にトランジスタ２５０の構成例を示す。図９（Ａ）は、トランジス
タ２５０の平面図であり、図９（Ｂ）は、図９（Ａ）のＶ４−Ｗ４における断面図であり
、図９（Ｃ）は、図９（Ａ）のＸ４−Ｙ４における断面図である。
図９に示すトランジスタ２５０に含まれる酸化物積層１６５は、第１の酸化物層１５４と
、第１の酸化物半導体層１５６と、第２の酸化物半導体層１５８と、第２の酸化物層１６
０と、を含んで構成される。また、第１の酸化物半導体層１５６は、ｎ型の導電性を付与
する不純物を含む第１の領域１５６ａと、ｉ型または実質的にｉ型の第２の領域１５６ｂ
とを含んで構成される。なお、図９に示すトランジスタ２５０において、酸化物積層１６
５以外の構成は、図１に示すトランジスタ２００と同様である。
酸化物積層１６５に含まれる第１の酸化物半導体層１５６及び第２の酸化物半導体層１５
８は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。また
は、ＩｎとＺｎの双方を含むことが好ましい。また、酸化物半導体層を用いたトランジス
タの電気特性のばらつきを減らすため、インジウム及び亜鉛と共に、スタビライザーを含
むことが好ましい。詳細には、第１の酸化物半導体層１０６又は第２の酸化物半導体層１
０８とそれぞれ同様の材料を適用することができる。
酸化物積層１６５に含まれる第１の酸化物層１５４は、先に示した第１の酸化物層１０４
と同様の構成とすることができる。また、酸化物積層１６５に含まれる第２の酸化物層１
６０は、先に示した第２の酸化物層１１０と同様の構成とすることができる。
第１の酸化物半導体層１５６に含まれる第１の領域１５６ａは、ソース電極層１１２ａ及
びドレイン電極層１１２ｂをマスクとして、ｎ型の導電性を付与する不純物を導入するこ
とによって形成される。よって、平面図において、第１の領域１５６ａのチャネル長方向
の端部の一方は、ソース電極層１１２ａのチャネル側の端部と一致し、第１の領域１５６
ａのチャネル長方向の端部の他方は、ドレイン電極層１１２ｂのチャネル側の端部と一致
する。また、図９（Ｂ）に示すように、チャネル幅方向においては、第１の領域１５６ａ
は第１の酸化物半導体層１５６の端部にまで延在し、ゲート絶縁層１１４と接する。
また、第１の酸化物半導体層１５６は、ソース電極層１１２ａ及びドレイン電極層１１２
ｂと重なる領域、及び、第１の酸化物層１５４との界面近傍領域に、ｉ型又は実質的にｉ
型の第２の領域１５６ｂを含む。
第２の酸化物半導体層１５８は、第１の酸化物半導体層１５６の第１の領域１５６ａと接
し、第１の酸化物半導体層１５６の上面を覆うように設けられる。第２の酸化物半導体層
１５８は、ｉ型又は実質的にｉ型の酸化物半導体を含むことが好ましい。
トランジスタ２５０が、ソース電極層１１２ａ及びドレイン電極層１１２ｂと第１の領域
１５６ａとの間に、ｉ型又は実質的にｉ型である第２の領域１５６ｂと、ｉ型又は実質的
にｉ型である第２の酸化物半導体層１５８とを含むことで、オン動作、オフ動作が確実な
トランジスタとすることができる。さらにはノーマリーオフ型のトランジスタ２５０を実
現することができる。
また、トランジスタ２５０は、チャネルを形成する第１の酸化物半導体層１５６のゲート
電極層１１６と重なる領域にｎ型の導電性を付与する不純物を含む第１の領域１５６ａを
設けることにより、トランジスタ２５０のオン状態におけるソース−ドレイン間の直列抵
抗を低減することができる。その結果、オン状態におけるソース−ドレイン間に流れる電
流（オン電流ともいう）を高めることができる。
また、トランジスタ２５０に含まれる酸化物積層１６５は、１枚のマスクを用いた一度の
エッチング工程によって形成することが可能であるため、半導体装置作製の工程の短縮及
びコストの削減を図ることができる。
図９（Ｄ）に示すトランジスタ２６０は、トランジスタ２５０の変形例であり、ゲート電
極層１１６の形状が異なる点でトランジスタ２５０と相違しており、そのほかの部分は共
通である。
トランジスタ２６０のゲート電極層１１６は、実施の形態１のトランジスタ２３０及びト
ランジスタ２４０と同様に、ソース電極層１１２ａと重畳し、且つドレイン電極層１１２
ｂと重畳しないように設けられている。ドレイン電極層１１２ｂとゲート電極層１１６と
が重ならないように離間して設けることにより、ゲート−ドレイン間の耐圧を向上させる
ことができる。したがって極めて高い電圧でトランジスタ２６０を駆動した場合でも高い
信頼性を確保することができる。
以下に、トランジスタ２５０の作製方法の一例について、図１０を参照して説明する。
まず、基板１００上に下地絶縁層１０２を形成し、下地絶縁層１０２上に第１の酸化物膜
１５４Ａ、第１の酸化物半導体膜１５６Ａ、第２の酸化物半導体膜１５８Ａ及び第２の酸
化物膜１６０Ａを積層する（図１０（Ａ）参照）。なお、第１の酸化物半導体膜１５６Ａ
と第２の酸化物半導体膜１５８Ａとの積層構造に代えて単層の酸化物半導体膜としてもよ
い。
第１の酸化物膜１５４Ａ、第１の酸化物半導体膜１５６Ａ、第２の酸化物半導体膜１５８
Ａ及び第２の酸化物膜１６０Ａの形成は、それぞれ実施の形態１の第１の酸化物膜１０４
Ａ、第１の酸化物半導体膜１０６Ａ、第２の酸化物半導体膜１０８Ａ及び第２の酸化物膜
１１０Ａの形成工程を参酌することができる。
次いで、フォトリソグラフィ法等を用いて第１の酸化物膜１５４Ａ、第１の酸化物半導体
膜１５６Ａ、第２の酸化物半導体膜１５８Ａ及び第２の酸化物膜１６０Ａを加工して、第
１の酸化物層１５４、第１の酸化物半導体層１５６、第２の酸化物半導体層１５８及び第
２の酸化物層１６０を形成する（図１０（Ｂ）参照）。ここでは、第１の酸化物膜１５４
Ａ、第１の酸化物半導体膜１５６Ａ、第２の酸化物半導体膜１５８Ａ及び第２の酸化物膜
１６０Ａは同一のマスクを用いたエッチングによって加工することができる。よって、第
１の酸化物層１５４、第１の酸化物半導体層１５６、第２の酸化物半導体層１５８及び第
２の酸化物層１６０の平面形状は同一であり、第１の酸化物層１５４の側面の上端と第１
の酸化物半導体層１５６の側面の下端とは一致し、第１の酸化物半導体層１５６の側面の
上端と第２の酸化物半導体層１５８の側面の下端とは一致し、第２の酸化物半導体層１５
８の側面の上端と第２の酸化物層１６０の側面の下端とは一致している。
ここでの加工処理によって、第１の酸化物層１５４、第１の酸化物半導体層１５６、第２
の酸化物半導体層１５８及び第２の酸化物層１６０を含む酸化物積層１６５が形成される
。
なお、酸化物積層１６５への加工の際に、第１の酸化物膜１５４Ａのオーバーエッチング
によって下地絶縁層１０２の一部（島状の酸化物積層１６５から露出した領域）がエッチ
ングされ膜厚が減少することがある。
次に、図４（Ｂ）の工程と同様に、第２の酸化物層１６０上に導電膜を形成し、該導電膜
を加工してソース電極層１１２ａ及びドレイン電極層１１２ｂを形成する（図１０（Ｃ）
参照）。なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂへの加工の際に、導電
膜のオーバーエッチングによって下地絶縁層１０２の一部がエッチングされ膜厚が減少す
ることがある。
続いて、ソース電極層１１２ａ及びドレイン電極層１１２ｂをマスクとして、第２の酸化
物層１６０を介して第１の酸化物半導体層１５６に、元素１３１を導入し、該元素１３１
を含有する第１の領域１５６ａを形成する（図１０（Ｄ）参照）。ここで、元素１３１は
、第１の酸化物半導体層１５６の一部であって、ソース電極層１１２ａ及びドレイン電極
層１１２ｂと重ならない領域に含まれる。
元素１３１としては、酸素と親和性のある元素を好ましく用いることができる。第１の酸
化物半導体層１５６中に酸素と親和性のある元素を導入することで、第１の酸化物半導体
層１５６を構成する酸素を該元素が引き抜き、酸素欠損を生じさせるため、該元素が導入
された第１の領域１５６ａはｎ型の領域となる。
酸素と親和性のある元素としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、ホウ
素（Ｂ）、アルミニウム（Ａｌ）、又は亜鉛（Ｚｎ）等を用いることができる。また、導
入する元素１３１は、ラジカル、原子、分子、又はイオンのいずれかの状態で含まれてい
ればよい。
元素１３１を導入する方法としては、上述の元素１３０を導入する方法を参酌することが
できる。
なお、第１の酸化物半導体層１５６と第１の酸化物層１５４との界面に元素１３１が達し
ないように導入の条件を設定することが好ましい。第１の酸化物半導体層１５６と第２の
酸化物半導体層１５８との界面近傍であって第１の酸化物半導体層１５６側（例えば界面
から２０ｎｍ以下、好ましくは１０ｎｍ以下、より好ましくは５ｎｍ以下の範囲）に位置
するように元素１３１を導入することが好ましい。または、元素１３１の濃度の最も高い
領域が、該界面から第１の酸化物半導体層の厚さの３／４以下、好ましくは１／２以下、
より好ましくは１／４以下の範囲に位置するように、元素１３１を導入することが好まし
い。
但し、第１の酸化物半導体層１５６中のみに元素１３１の導入を制御することは困難であ
るため、元素１３１は、第２の酸化物半導体層１５８中及び第２の酸化物層１６０中であ
って、ソース電極層１１２ａ及びドレイン電極層１１２ｂと重ならない領域にも含まれう
る。
そこで、ソース電極層１１２ａ及びドレイン電極層１１２ｂをマスクとして、第２の酸化
物層１６０及び第２の酸化物半導体層１５８に、酸素１３２を導入する（図１１（Ａ）参
照）。酸素の導入によって、先の元素１３１の導入によって引き起こされることのある第
２の酸化物半導体層１５８及び第２の酸化物層１６０中の酸素欠損を補填することができ
る。ここでの酸素の導入によって、第２の酸化物層１６０及び第２の酸化物半導体層１５
８を、ｉ型化又は実質的にｉ型化することが可能となる。
酸素１３２の導入は、例えばイオン注入法、イオンドーピング法、プラズマイマージョン
イオン注入法、プラズマ処理等を用いることができる。酸素の導入処理には、酸素を含む
ガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素
などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含
ませてもよい。
なお、酸素１３２の導入は、先の工程で導入された元素１３１の濃度の最も高い領域より
も、酸素１３２の濃度の最も高い領域が表面側に形成されるように、導入の条件を設定す
ることが好ましい。これによって、第１の酸化物半導体層１５６に、ｎ型領域である第１
の領域１５６ａを形成し、且つ、該第１の領域１５６ａと酸化物積層１６５上面との間に
、ｉ型化又は実質的にｉ型化した領域である第２の酸化物半導体層１５８及び第２の酸化
物層１６０を設けることが可能となる。すなわち、酸化物積層１６５において図２に示し
た二重井戸（Ｄｏｕｂｌｅ Ｗｅｌｌ）構造を形成することが可能となる。よって該酸化
物積層１６５を含むトランジスタ２５０は大きな電流を流すことが可能となる。
但し、酸素１３２の導入に代えて、酸素プラズマ処理、Ｎ２Ｏプラズマ処理等のプラズマ
処理、又はＯ２アッシング処理によって、第２の酸化物層１６０及び／又は第２の酸化物
半導体層１５８をｉ型化又は実質的にｉ型化してもよい。又は、酸素プラズマ処理、Ｎ２
Ｏプラズマ処理等のプラズマ処理、又はＯ２アッシング処理と、酸素１３２の導入とを組
み合わせて行ってもよい。
なお、図１０（Ｄ）に示す元素１３１の導入及び図１１（Ａ）に示す酸素１３２の導入は
、双方ともソース電極層１１２ａ及びドレイン電極層１１２ｂをマスクとして自己整合的
に行うことができるため、マスクの増加を伴うことなく、且つ制御性よく処理を行うこと
ができる。
次いで、図４（Ｃ）の工程と同様に、酸化物積層１６５上にゲート絶縁層１１４及びゲー
ト電極層１１６を形成する（図１１（Ｂ）参照）。
その後、図４（Ｄ）の工程と同様に、ゲート電極層１１６上に絶縁層１１８及び絶縁層１
２０を形成し、絶縁層１１８及び絶縁層１２０に設けられたコンタクトホールを介してソ
ース電極層１１２ａ及びドレイン電極層１１２ｂと電気的に接続する電極層１２２ａ及び
電極層１２２ｂを形成する（図１１（Ｃ）参照）。
以上によって、トランジスタ２５０を形成することができる。
＜半導体装置の構成例６＞
図１２（Ａ）乃至（Ｃ）にトランジスタ２７０の構成例を示す。図１２（Ａ）は、トラン
ジスタ２７０の平面図であり、図１２（Ｂ）は、図１２（Ａ）のＶ５−Ｗ５における断面
図であり、図１２（Ｃ）は、図１２（Ａ）のＸ５−Ｙ５における断面図である。
図１２に示すトランジスタは、トランジスタ２５０の変形例であり、第２の酸化物層１６
０が、ソース電極層１１２ａ及びドレイン電極層１１２ｂから露出した第２の酸化物半導
体層１５８に接して、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上に設けられた
構成を有する。
トランジスタ２７０において、第１の酸化物半導体層１５６に含まれる第１の領域１５６
ａは、島状の第１の酸化物層１５４、第１の酸化物半導体層１５６及び第２の酸化物半導
体層１５８上にソース電極層１１２ａ及びドレイン電極層１１２ｂを形成し、該ソース電
極層１１２ａ及びドレイン電極層１１２ｂをマスクとして、図１０（Ｄ）に示した工程と
同様に酸素と親和性のある元素を導入することで形成される。
また、当該元素の導入工程において第２の酸化物半導体層１５８において第１の領域１５
６ａと重なる領域に、酸素と親和性のある元素を導入されることがある。よって、酸素と
親和性のある元素の導入処理を行った後には、第２の酸化物半導体層１５８において第１
の領域１５６ａと重なる領域に対して酸素の導入処理を行うことが好ましい。酸素の導入
処理は、前述のトランジスタ２５０の作製工程と同様に行ってもよいし、第２の酸化物半
導体層１５８に接して形成される第２の酸化物層１６０に含まれる酸素を熱処理によって
拡散させてもよい。
図１２（Ｄ）に示すトランジスタ２８０は、トランジスタ２７０の変形例であり、ゲート
電極層１１６の形状が異なる点でトランジスタ２７０と相違しており、そのほかの部分は
共通である。
トランジスタ２８０のゲート電極層１１６は、実施の形態１のトランジスタ２３０及びト
ランジスタ２４０等と同様に、ソース電極層１１２ａと重畳し、且つドレイン電極層１１
２ｂと重畳しないように設けられている。ドレイン電極層１１２ｂとゲート電極層１１６
とが重ならないように離間して設けることにより、ゲート−ドレイン間の耐圧を向上させ
ることができる。したがって極めて高い電圧でトランジスタ２８０を駆動した場合でも高
い信頼性を確保することができる。
以上、本実施の形態で示したトランジスタは、チャネルを形成する第１の酸化物半導体層
１５６のゲート電極層１１６と重なる領域にｎ型の導電性を付与する不純物を含む第１の
領域１５６ａを設けることにより、トランジスタのオン状態におけるソース−ドレイン間
の直列抵抗を低減することができる。その結果、オン状態におけるソース−ドレイン間に
流れる電流（オン電流ともいう）を高めることができる。
また、ｎ型の導電性を付与する不純物は、ソース電極層１１２ａ及びドレイン電極層１１
２ｂをマスクとして自己整合的に導入されるため、半導体装置作製の制御性及び歩留まり
を向上させることができる。
また、ソース電極層１１２ａ及びドレイン電極層１１２ｂと第１の領域１５６ａとの間に
、ｉ型又は実質的にｉ型である第２の領域１５６ｂと、ｉ型又は実質的にｉ型である第２
の酸化物半導体層１５８を含むことで、オン動作、オフ動作が確実なトランジスタとする
ことができる。さらにはノーマリーオフ型のトランジスタを実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２のトランジスタに適用可能な酸化物半
導体層の一例について説明する。
＜酸化物半導体層の結晶性＞
酸化物半導体層は、単結晶酸化物半導体層と、非単結晶酸化物半導体層とに大別される。
非単結晶酸化物半導体層としては、例えば、非晶質酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜等が挙げられる。
トランジスタに用いる第１の酸化物半導体層又は第２の酸化物半導体層は、例えばＣＡＡ
Ｃ−ＯＳ膜を有してもよい。ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜
の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさで
ある。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ
未満、または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜
は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、すなわ
ち、結晶粒界（グレインバウンダリーともいう。）を確認できない。そのため、ＣＡＡＣ
−ＯＳ膜は粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。なお、本明細書ならびに請求
項において、単に垂直と記載する場合、８０°以上１００°以下、例えば８５°以上９５
°以下の範囲も含まれる。また、単に平行と記載する場合、−１０°以上１０°以下、例
えば−５°以上５°以下の範囲も含まれる。
また、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにスポットが観測される場合がある。なお
、ビーム径が１０ｎｍφ以下または５ｎｍφ以下の電子線を用いて得られる電子線回折パ
ターンを極微電子線回折パターンとよぶ。図１３（Ａ）はＣＡＡＣ−ＯＳ膜を有する試料
の極微電子線回折パターンの一例である。ここでは、試料をＣＡＡＣ−ＯＳ膜の被形成面
に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化し、ビーム径が１ｎｍφ
の電子線を試料の切断面に垂直な方向から入射させている。図１３（Ａ）より、ＣＡＡＣ
−ＯＳ膜の極微電子線回折パターンにスポットが観測されることがわかる。
ＣＡＡＣ−ＯＳ膜は、不純物濃度を低減することで形成できる場合がある。ここで、不純
物は水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である
。特にシリコンなどの元素は、酸化物半導体を構成する金属元素よりも酸素との結合力が
強い。従って、当該元素が酸化物半導体から酸素を引き抜く際に酸化物半導体の原子配列
を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、酸化物半導体の結晶性を低下させることがある。従って、ＣＡＡＣ−ＯＳは不純
物濃度の低い酸化物半導体であると言える。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）状態を高純度真性または実
質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体はキ
ャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物
半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナス（ノーマリ
ーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性で
ある酸化物半導体は欠陥準位密度が低いため、トラップ準位密度も低くなる。従って、当
該酸化物半導体をチャネル形成領域に用いることで、電気特性の変動が小さく、信頼性の
高いトランジスタを与えることができる。一方、酸化物半導体に含まれる不純物はキャリ
ア発生源となりやすく、容易にトラップ準位を形成する。また、酸化物半導体のトラップ
準位に捕獲された電荷は消失するまでに要する時間が長く、あたかも固定電荷のように振
る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域
に用いたトランジスタは電気特性が不安定になりやすい。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えばＣＡＡＣ−ＯＳ膜の形状
をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルと平行にならないこともある。
なお、ＣＡＡＣ−ＯＳ膜の結晶化度は均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の
結晶部がＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍
の領域は被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−Ｏ
Ｓ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結
晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、例えば、欠陥準位密度を低減することで形成することができる。酸
化物半導体において酸素欠損は欠陥準位である。また、上述したように、酸素欠損はトラ
ップ準位となることや、水素を捕獲することによってキャリア発生源となりやすい。ＣＡ
ＡＣ−ＯＳ膜を形成するためには、酸化物半導体に酸素欠損を生じさせないことが重要と
なる。従って、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体である。または、
ＣＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体である。
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳ膜を用いたトランジス
タは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタ
は信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、ＤＣ電源を用いたスパッタリング法によって形成すること
ができる。
また、トランジスタに用いる第１の酸化物半導体層又は第２の酸化物半導体層は、複数の
結晶粒を含む多結晶酸化物半導体膜であってもよい。多結晶酸化物半導体膜のＴＥＭ像で
は、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以
下の粒径の結晶粒が確認されることが多い。また、多結晶酸化物半導体膜は、ＴＥＭ像で
結晶粒と結晶粒との境界を確認できる場合がある。
多結晶酸化物半導体膜の複数の結晶粒では、結晶方位が異なっている場合がある。また、
多結晶酸化物半導体膜をＸＲＤ装置を用いてｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行
うと、２θが３１°近傍のピークを含む複数種の配向ピークが現れる場合がある。また、
多結晶酸化物半導体膜は、電子線回折パターンでスポットが観測される場合がある。
多結晶酸化物半導体膜は高い結晶性を有するため、高い電子移動度を与えることができる
。従って、多結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは高い電界効
果移動度を有する。ただし、粒界に不純物が偏析する場合、粒界は欠陥準位、キャリア発
生源、あるいはトラップ準位となり得るため、多結晶酸化物半導体膜をチャネル形成領域
に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域に用いたトランジスタと
比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
多結晶酸化物半導体膜は、高温での加熱処理、またはレーザ光処理によって形成すること
ができる。
また、トランジスタに用いる第１の酸化物半導体層又は第２の酸化物半導体層は、微結晶
酸化物半導体膜であってもよい。微結晶酸化物半導体膜のＴＥＭ像では、通常、明確に結
晶部を確認することができない。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ
未満の大きさの微結晶（ナノ結晶ともいう）を含む。従って微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも原子配列の規則性が高く、非晶質酸化物半導体膜よりも欠陥準
位密度が低いという特徴がある。同様に、微結晶酸化物半導体膜のＴＥＭ像では、通常、
結晶部と結晶部との境界を明確に確認できない。従って、微結晶酸化物半導体膜は、不純
物が偏析することが少なく、欠陥準位密度が高くなりにくい。また、電子移動度の低下が
小さい。
図１３（Ｂ）は、微結晶酸化物半導体膜を有する試料の極微電子線回折パターンの一例で
ある。ここでは、試料を、微結晶酸化物半導体膜の被形成面に垂直な方向に切断し、厚さ
が４０ｎｍ程度となるように薄片化されている。また、ここでは、ビーム径が１ｎｍφの
電子線を、試料の切断面に垂直な方向から入射させる。図１３（Ｂ）より、微結晶酸化物
半導体膜の極微電子線回折パターンは、円周状に分布した複数のスポットが観測されるこ
とがわかる。
微結晶酸化物半導体膜は、微小な領域において原子配列に周期性を有するため、非晶質酸
化物半導体よりも欠陥準位密度が低くなる。ただし、微結晶酸化物半導体膜は、結晶部と
結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、微結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる
場合がある。キャリア密度が高い酸化物半導体は、電子移動度が高くなる傾向があるため
、微結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、高い電界効果移動
度を有する傾向にある。また、微結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠
陥準位密度が高いため、トラップ準位密度も高くなりやすい。従って、微結晶酸化物半導
体膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域
に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタと
なりやすい。ただし、微結晶酸化物半導体膜は、比較的不純物が多く含まれていても形成
することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適
に用いることができる。例えば、ＡＣ電源を用いたスパッタリング法などの成膜方法によ
って微結晶酸化物半導体膜を形成してもよい。ＡＣ電源を用いたスパッタリング法は、大
型基板へ均一性高く成膜することが可能であるため、微結晶酸化物半導体膜をチャネル形
成領域に用いたトランジスタを有する半導体装置は生産性高く作製することができる。
トランジスタに用いる第１の酸化物半導体層又は第２の酸化物半導体層は、例えば非晶質
酸化物半導体膜であってもよい。非晶質酸化物半導体膜は、膜中における原子配列が無秩
序であり、結晶成分を有さない酸化物半導体である。膜全体が非晶質構造の酸化物半導体
膜が典型である。非晶質酸化物半導体膜のＴＥＭ像では、結晶部を確認することができな
い。
非晶質酸化物半導体膜のＸＲＤ装置を用いたｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析では
、結晶配向を示すピークが検出されない。また、非晶質酸化物半導体膜の電子線回折また
は極微電子線回折では、ハローパターンが観測される。
非晶質酸化物半導体膜は、例えば、水素などの不純物を高い濃度で含ませることにより形
成することができる。従って、非晶質酸化物半導体膜は、例えば、不純物を高い濃度で含
む酸化物半導体である。
酸化物半導体層に不純物が高い濃度で含まれると、酸化物半導体層に酸素欠損などの欠陥
準位を形成する。従って、不純物濃度の高い非晶質酸化物半導体膜は、欠陥準位密度が高
い。また、非晶質酸化物半導体膜は、結晶性が低いためＣＡＡＣ−ＯＳ膜や微結晶酸化物
半導体膜と比べて欠陥準位密度が高い。
従って、非晶質酸化物半導体膜は、微結晶酸化物半導体膜と比べて、さらにキャリア密度
が高くなる。そのため、非晶質酸化物半導体膜をチャネル形成領域に用いたトランジスタ
は、ノーマリオンの電気特性になる場合があるため、ノーマリオンの電気特性が求められ
るトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥
準位密度が高いため、トラップ準位密度も高くなりやすい。従って、非晶質酸化物半導体
膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜や微結晶酸化物半導体
膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性
の低いトランジスタとなる。ただし、非晶質酸化物半導体膜は、比較的不純物が多く含ま
れる成膜方法によっても形成することができるため、形成が容易となり、用途によっては
好適に用いることができる場合がある。例えば、スピンコート法、ゾル−ゲル法、浸漬法
、スプレー法、スクリーン印刷法、コンタクトプリント法、インクジェット印刷法、ロー
ルコート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体膜を形成しても
よい。従って、非晶質酸化物半導体膜をチャネル形成領域に用いたトランジスタを有する
半導体装置は生産性高く作製することができる。
なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導
体膜、非晶質酸化物半導体膜の二種以上を有する混合膜であってもよい。混合膜は、例え
ば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域
、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する。また、混合膜は、例えば
、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、
ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する。
トランジスタに用いる第１の酸化物半導体層又は第２の酸化物半導体層は、単結晶酸化物
半導体膜であってもよい。単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が
低い（酸素欠損が少ない）ため、キャリア密度を低くすることができる。従って、単結晶
酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ノーマリーオンになりにく
い。また、単結晶酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低く
なる。従って、単結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、電気
特性の変動が小さく、信頼性の高いトランジスタとなる。
酸化物半導体層は、膜中の欠陥が少ないと密度が高くなり、結晶性が高いと密度が高くな
る。また、酸化物半導体層は、例えば水素などの不純物濃度が低いと密度が高くなる。通
常、単結晶酸化物半導体膜はＣＡＡＣ−ＯＳ膜よりも密度が高く、ＣＡＡＣ−ＯＳ膜は微
結晶酸化物半導体膜よりも密度が高く、多結晶酸化物半導体膜は微結晶酸化物半導体膜よ
りも密度が高く、微結晶酸化物半導体膜は非晶質酸化物半導体膜よりも密度が高い。
なお、ここでは、酸化物半導体層（具体的には、酸化物積層に含まれる第１の酸化物半導
体層又は第２の酸化物半導体層）の結晶性について詳述したが、本発明の一態様の半導体
装置において、酸化物半導体層の上層または下層に接して設けられる第１の酸化物層及び
第２の酸化物層は、酸化物半導体層と主成分を同じくする酸化物層であるから、酸化物半
導体層と同様に、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非
晶質酸化物半導体膜又は単結晶酸化物半導体膜を含んでいてもよいし、これらの結晶状態
を二種以上有する混合膜であってもよい。
《ＣＡＡＣ−ＯＳ膜の成膜方法》
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１
０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。
なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形で
あってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
一つは成膜時の基板温度を高めることである。具体的には、基板温度を１００℃以上７４
０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高
めることで、以下のようなメカニズムによってＣＡＡＣ−ＯＳ膜が形成される可能性があ
る。すなわち、平板状のスパッタリング粒子が基板に到達して基板上でマイグレーション
が起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング
粒子は正に帯電しているのでスパッタリング粒子同士が反発しながら基板に付着する。従
って、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−
ＯＳ膜を成膜することができる。
二つ目は、成膜時の不純物混入を低減させることである。これにより、不純物によって結
晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、
二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すれ
ばよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを
用いる。
三つ目は、また、成膜ガス中の酸素割合を高め、電力を最適化することである。これによ
り、成膜時のプラズマダメージが軽減される。成膜ガス中の酸素割合は、３０体積％以上
、好ましくは１００体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物
半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５
００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体
積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜と
する。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃
以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または
１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度を
さらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０
ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０
ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する
。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃
以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜
する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長さ
せることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃
以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化
物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０
００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい
。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができ
る。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することが
できる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用い
ることができる。
次に、被形成面が低温（例えば、１３０℃未満、１００℃未満、７０℃未満または室温（
２０℃乃至２５℃）程度）である場合の酸化物膜の形成方法について説明する。
被形成面が低温の場合、スパッタ粒子は被成膜面に不規則に降り注ぐ。スパッタ粒子は、
例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も含
め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一で
なく、結晶の配向も無秩序になる。このようにして得られた酸化物膜は、スパッタ粒子の
結晶性をある程度維持するため、結晶部（ナノ結晶）を有する。
また、成膜時の圧力が高い場合、放出されたスパッタ粒子がアルゴンなどの他の粒子（原
子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子は、飛翔中に
他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合がある。例えば
、スパッタ粒子は、他の粒子と衝突することで、平板状の形状を維持することができず、
細分化（例えば各原子に分かれた状態）される場合がある。このとき、スパッタ粒子から
分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成される場合があ
る。
また、多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、ターゲット
などの固体を気化することで成膜する方法の場合、各原子に分かれた状態で放出して被形
成面に堆積するなどして、非晶質酸化物膜が形成される場合がある。また、例えば、レー
ザアブレーション法では、ターゲットから放出された原子、分子、イオン、ラジカル、ク
ラスターなどが被形成面に堆積するため、非晶質酸化物膜が形成されやすい。
本発明の一態様のトランジスタに含まれる第１の酸化物層、第１の酸化物半導体層、第２
の酸化物半導体層又は第２の酸化物層にはそれぞれ、上述のいずれの結晶状態の酸化物層
又は酸化物半導体層を適用してもよい。但し、チャネルとして機能する酸化物半導体層に
は、ＣＡＡＣ−ＯＳ膜を適用することが好ましい。
また、第２の酸化物半導体層をＣＡＡＣ−ＯＳ膜とする場合、第２の酸化物半導体層上に
接して設けられる第２の酸化物層は、第２の酸化物半導体層が有する結晶を種結晶として
結晶成長して、結晶構造を有する膜となりやすい。従って、仮に、第１の酸化物層と第２
の酸化物層を同様の材料及び同様の作製方法を用いて形成しても、第２の酸化物層として
第１の酸化物層より結晶性の高い膜が得られる場合がある。また、第２の酸化物層のうち
、第２の酸化物半導体層と接する領域と、接しない領域とでは、結晶性が異なる場合があ
る。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示し
たトランジスタを具備するインバータ及びコンバータ等の電力変換回路の構成例について
説明する。
［ＤＣＤＣコンバータ］
図１４（Ａ）に示すＤＣＤＣコンバータ５０１は、電力変換回路の一例であり、チョッパ
ー回路を用いた、降圧型のＤＣＤＣコンバータである。ＤＣＤＣコンバータ５０１は、容
量素子５０２、トランジスタ５０３、制御回路５０４、ダイオード５０５、コイル５０６
及び容量素子５０７を有する。
ＤＣＤＣコンバータ５０１は、制御回路５０４によるトランジスタ５０３のスイッチング
動作により動作する。ＤＣＤＣコンバータ５０１により、入力端子ＩＮ１とＩＮ２に印加
される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より降圧されたＶ２として負荷５０
８に出力できる。ＤＣＤＣコンバータ５０１が具備するトランジスタ５０３には、上記実
施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作に
よって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したが
って消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
図１４（Ａ）では非絶縁型の電力変換回路の一例としてチョッパー回路を用いた降圧型の
ＤＣＤＣコンバータを示したが、他にもチョッパー回路を用いた昇圧型のＤＣＤＣコンバ
ータ、チョッパー回路を用いた昇圧降圧型のＤＣＤＣコンバータが具備するトランジスタ
にも上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチ
ング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができ
る。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現でき
る。
次いで図１４（Ｂ）に示すＤＣＤＣコンバータ５１１は電力変換回路の一例であり、ここ
では絶縁型の電力変換回路であるフライバックコンバータの回路構成例を示す。ＤＣＤＣ
コンバータ５１１は、容量素子５１２、トランジスタ５１３、制御回路５１４、一次コイ
ル及び二次コイルを具備する変圧器５１５、ダイオード５１６及び容量素子５１７を有す
る。
図１４（Ｂ）に示すＤＣＤＣコンバータ５１１は、制御回路５１４によるトランジスタ５
１３のスイッチング動作により動作する。ＤＣＤＣコンバータ５１１により、入力端子Ｉ
Ｎ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より昇圧または
降圧されたＶ２として負荷５１８に出力できる。ＤＣＤＣコンバータ５１１が具備するト
ランジスタ５１３には、上記実施の形態で例示した半導体装置を適用することができる。
そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を
低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコ
ンバータを実現できる。
なお、フォワード型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で
例示した半導体装置を適用することができる。
図１５に示すインバータ６０１は、フルブリッジ型のインバータの一例である。インバー
タ６０１は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジ
スタ６０５、及び制御回路６０６を有する。
図１５に示すインバータ６０１は、制御回路６０６によるトランジスタ６０２乃至６０５
のスイッチング動作により動作する。入力端子ＩＮ１とＩＮ２に印加される直流電圧Ｖ１
は、出力端子ＯＵＴ１とＯＵＴ２より交流電圧Ｖ２として出力することができる。インバ
ータ６０１が具備するトランジスタ６０２乃至６０５には、上記実施の形態で例示した半
導体装置を適用することができる。そのため、スイッチング動作により大きな出力電流を
流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され
、高速な動作が可能なインバータとすることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示し
たトランジスタを具備する電源回路の構成例について説明する。
図１６に、本発明の一態様に係る電源回路４００の構成を、一例として示す。図１６に示
す電源回路４００は、制御回路４１３と、パワースイッチ４０１と、パワースイッチ４０
２と、電圧調整部４０３と、を有する。
電源回路４００には、電源４１６から電圧が供給されており、パワースイッチ４０１及び
パワースイッチ４０２は、電圧調整部４０３への上記電圧の入力を制御する機能を有する
。
なお、電源４１６から出力される電圧が交流電圧である場合、図１６に示すように、電圧
調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３
への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設ける。電
源４１６から出力される電圧が直流電圧である場合、図１６に示すように、パワースイッ
チ４０１とパワースイッチ４０２とを電源回路４００に設けてもよいし、或いは、第２電
位を接地電位とし、パワースイッチ４０２を設けずにパワースイッチ４０１を電源回路４
００に設けてもよい。
そして、本発明の一態様では、パワースイッチ４０１及びパワースイッチ４０２として、
耐圧性の高いトランジスタを用いる。例えば上記トランジスタとして、実施の形態１又は
実施の形態２で例示したトランジスタを用いることができる。
パワースイッチ４０１及びパワースイッチ４０２として、上記酸化物積層を含むトランジ
スタを用いることにより、高い出力電流を流すことが可能で、且つ耐圧を高めることがで
きる。
本発明の一態様に係る酸化物半導体を活性層に用いたトランジスタを、パワースイッチ４
０１またはパワースイッチ４０２に用いることで、炭化珪素や窒化ガリウムなどを活性層
に用いたトランジスタよりも、パワースイッチ４０１またはパワースイッチ４０２のスイ
ッチングを高速にすることができ、それにより、スイッチングに起因する電力損失を小さ
く抑えることができる。
電圧調整部４０３は、パワースイッチ４０１及びパワースイッチ４０２を介して電源４１
６から電圧が入力されると、当該電圧の調整を行う機能を有する。具体的に、電圧調整部
４０３における電圧の調整とは、交流電圧を直流電圧に変換すること、電圧の高さを変え
ること、電圧の高さを平滑化すること、のいずれか一つまたは複数を含む。
電圧調整部４０３において調整された電圧は、負荷４１７と制御回路４１３に与えられる
。
また、図１６に示す電源回路４００では、蓄電装置４０４と、補助電源４０５と、電圧発
生回路４０６と、トランジスタ４０７乃至トランジスタ４１０と、容量素子４１４と、容
量素子４１５とを有する。
蓄電装置４０４は、電圧調整部４０３から与えられた電力を、一時的に蓄える機能を有す
る。具体的に蓄電装置４０４は、電圧調整部４０３から与えられた電圧を用いて、電力を
蓄えることができるキャパシタ、二次電池などの蓄電部を有する。
補助電源４０５は、蓄電装置４０４から出力が可能な電力が不足しているときに、制御回
路４１３の動作に要する電力を、補う機能を有する。補助電源４０５として、一次電池な
どを用いることができる。
電圧発生回路４０６は、蓄電装置４０４または補助電源４０５から出力される電圧を用い
て、パワースイッチ４０１及びパワースイッチ４０２のスイッチングを制御するための電
圧を、生成する機能を有する。具体的に電圧発生回路４０６は、パワースイッチ４０１及
びパワースイッチ４０２をオンにするための電圧を生成する機能と、パワースイッチ４０
１及びパワースイッチ４０２をオフにするための電圧を生成する機能とを有する。
無線信号入力回路４１１は、トランジスタ４０７乃至トランジスタ４１０のスイッチング
に従ってパワースイッチ４０１及びパワースイッチ４０２を制御する機能を有する。
具体的に、無線信号入力回路４１１は、外部から与えられる、パワースイッチ４０１及び
パワースイッチ４０２の動作状態を制御するための無線信号に重畳した命令を電気信号に
変換する入力部と、上記電気信号に含まれる命令をデコードし、トランジスタ４０７乃至
トランジスタ４１０のスイッチングを、上記命令に従って制御するための信号を生成する
信号処理部と、を有する。
トランジスタ４０７乃至トランジスタ４１０は、無線信号入力回路４１１において生成さ
れた信号に従って、スイッチングを行う。具体的に、トランジスタ４０８及びトランジス
タ４１０がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及
びパワースイッチ４０２をオンにするための電圧が、パワースイッチ４０１及びパワース
イッチ４０２に与えられる。この状態において、トランジスタ４０８及びトランジスタ４
１０をオフにすると、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッ
チ４０１及びパワースイッチ４０２をオンにするための上記電圧が与えられた状態が維持
される。引き続いてトランジスタ４０７及びトランジスタ４０９をオンにすると、電圧発
生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオフにす
るための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。この状
態において、トランジスタ４０７及びトランジスタ４０９をオフにすると、パワースイッ
チ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２
をオフにするための上記電圧が与えられた状態が維持される。
そして、本発明の一態様では、上記電圧がパワースイッチ４０１及びパワースイッチ４０
２に与えられた動作状態を維持するために、トランジスタ４０７乃至トランジスタ４１０
に、オフ電流の著しく小さいトランジスタを用いる。上記構成により、電圧発生回路４０
６において、パワースイッチ４０１及びパワースイッチ４０２の動作状態を定めるための
電圧の生成を停止しても、パワースイッチ４０１及びパワースイッチ４０２の動作状態を
維持することができる。よって、電圧発生回路４０６における消費電力を削減し、延いて
は電源回路４００における消費電力を小さく抑えることができる。
なお、トランジスタ４０７乃至トランジスタ４１０にバックゲートを設け、バックゲート
に電位を与えることにより、トランジスタ４０７乃至トランジスタ４１０の閾値電圧を制
御してもよい。
バンドギャップがシリコンの２倍以上のワイドギャップ半導体である酸化物半導体を活性
層に用いたトランジスタは、オフ電流が著しく小さいので、トランジスタ４０７乃至トラ
ンジスタ４１０に用いるのに好適である。
また、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物など
は、炭化シリコンまたは窒化ガリウムと異なり、スパッタリング法や湿式法により電気的
特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点が
ある。また、炭化シリコンまたは窒化ガリウムとは異なり、Ｉｎ−Ｇａ−Ｚｎ系酸化物は
室温でも成膜が可能なため、ガラス基板上、或いはシリコンを用いた集積回路上に電気的
特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が
可能である。
容量素子４１４は、トランジスタ４０７及びトランジスタ４０８がオフであるとき、パワ
ースイッチ４０１に与えられている電圧を、保持する機能を有する。また、容量素子４１
５は、トランジスタ４０９及びトランジスタ４１０がオフであるとき、パワースイッチ４
０２に与えられている電圧を、保持する機能を有する。容量素子４１４及び４１５の一対
の電極の一方は、無線信号入力回路４１１に接続される。なお、図１７に示すように、容
量素子４１４及び４１５を設けなくてもよい。
そして、パワースイッチ４０１及びパワースイッチ４０２がオンであるとき、電源４１６
から電圧調整部４０３への電圧の供給が行われる。そして、上記電圧により、蓄電装置４
０４には電力が蓄積される。
また、パワースイッチ４０１及びパワースイッチ４０２がオフであるとき、電源４１６か
ら電圧調整部４０３への電圧の供給が停止する。よって、蓄電装置４０４への電力の供給
は行われないが、本発明の一態様では、上述したように、蓄電装置４０４または補助電源
４０５に蓄えられている電力を用いて、制御回路４１３を動作させることができる。すな
わち、本発明の一態様に係る電源回路４００では、制御回路４１３によるパワースイッチ
４０１及びパワースイッチ４０２の動作状態の制御を行いつつ、電圧調整部４０３への電
圧の供給を停止することができる。そして、電圧調整部４０３への電圧の供給を停止する
ことで、負荷４１７への電圧の供給が行われないときに、電圧調整部４０３が有する容量
の充放電により電力が消費されるのを防ぐことができ、それにより、電源回路４００の消
費電力を小さく抑えることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る半導体装置（電力変換回路、電源回路などを含む）は、機器への電
力の供給を制御するのに適しており、特に大きな電力が必要な機器に好適に用いることが
できる。例えば、モーターなどの電力によりその駆動が制御される駆動部を備える機器や
、電力により加熱または冷却を制御する機器などに好適に用いることができる。
本発明の一態様に係る半導体装置を用いることのできる電子機器として、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディス
プレイを有する装置）などがある。その他に、本発明の一態様に係る半導体装置を用いる
ことができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書
籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントデ
ィスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオー
ディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自
動預け入れ払い機（ＡＴＭ）、自動販売機、電子レンジ等の高周波加熱装置、電気炊飯器
、電気洗濯機、扇風機、ドライヤー、エアコンディショナーなどの空調設備、エレベータ
やエスカレータなどの昇降設備、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、電動ミシン
、電動工具、半導体試験装置、などが挙げられる。また、本発明の一態様に係る半導体装
置は、電力を用いて電動機により推進する移動体に用いられていてもよい。上記移動体に
は、自動車（自動二輪車、三輪以上の普通自動車）、電動アシスト自転車を含む原動機付
自転車、航空機、船舶、鉄道車両などが、その範疇に含まれる。また、食品、家電製品、
上記移動体、鉄鋼、半導体機器、土木、建築、建設などのあらゆる分野で用いられる産業
用ロボットの駆動の制御に用いることもできる。
以下では、電子機器の具体例を図１８に示す。
図１８（Ａ）は電子レンジ１４００であり、筐体１４０１と、被処理物を載置するための
処理室１４０２と、表示部１４０３と、操作盤などの入力装置１４０４と、筐体１４０１
の内部に設置されている高周波発生装置から発生した電磁波を、処理室１４０２に供給す
る照射部１４０５とを、有する。
本発明の一態様に係る半導体装置は、例えば、高周波発生装置への電力の供給を制御する
電源回路に用いることができる。
図１８（Ｂ）は洗濯機１４１０であり、筐体１４１１と、筐体１４１１内に設けられた洗
濯槽の入り口を、開閉させる開閉部１４１２と、操作盤などの入力装置１４１３と、洗濯
槽の給水口１４１４とを、有する。
本発明の一態様に係る半導体装置は、例えば、洗濯槽の回転を制御するモーターへの電力
の供給を制御する回路に用いることができる。
図１８（Ｃ）は、電気冷凍冷蔵庫の一例である。図１８（Ｃ）に示す電子機器は、筐体１
４５１と、冷蔵室用扉１４５２と、冷凍室用扉１４５３と、を備える。
図１８（Ｃ）に示す電子機器は、筐体１４５１の内部に本発明の一態様である半導体装置
を有する。上記構成にすることにより、例えば、筐体１４５１内部の温度に応じて、また
は冷蔵室用扉１４５２及び冷凍室用扉１４５３の開閉に従って、筐体１４５１内の半導体
装置に対する電源電圧の供給を制御できる。
図１８（Ｄ）は、エアコンディショナーの一例である。図１８（Ｄ）に示す電子機器は、
室内機１４６０及び室外機１４６４により構成される。
室内機１４６０は、筐体１４６１と、送風口１４６２と、を備える。
図１８（Ｄ）に示す電子機器は、筐体１４６１の内部に本発明の一態様である半導体装置
を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従っ
て、または室内の温度や湿度に応じて、筐体１４６１内の半導体装置に対する電源電圧の
供給を制御できる。
また、本発明の一態様の半導体装置は、室外機１４６４が有するファンの回転を制御する
モーターへの電力の供給を制御する回路にも用いることができる。
なお、図１８（Ｄ）では、室内機と室外機で構成されるセパレート型のエアコンディショ
ナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンデ
ィショナーであってもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
本実施例では、酸化物積層のバンド構造について調べた。
［エネルギーギャップ］
まず、酸化物半導体層に対してイオン注入を異なる条件で行った試料を作製し、それぞれ
の試料に対してエネルギーギャップを測定した。
〔試料の作製〕
試料の基板として石英基板を用いた。基板表面上に厚さ約１００ｎｍの酸化物半導体層を
成膜した。酸化物半導体層の成膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である
多結晶のスパッタリングターゲットを用いたスパッタリング法を用いた。
続いて、酸化物半導体層に対して、イオン注入法を用いてリンの注入を行った。リンの注
入は、加速電圧を１０ｋＶ、２０ｋＶ、及び３０ｋＶの３条件とし、リンのドーズ量を１
×１０１２ｃｍ−２、１×１０１３ｃｍ−２、１×１０１４ｃｍ−２、５×１０１４ｃｍ
−２、１×１０１５ｃｍ−２、３×１０１５ｃｍ−２、５×１０１５ｃｍ−２の７条件と
した。
〔エリプソメトリーによる評価〕
作製した各試料に対して、エリプソメトリー法によりバンドギャップを算出した。ここで
、酸化物半導体層としては、基板側からリンのドープされていない第１層（Ｌ１）とリン
のドープされた第２層（Ｌ２）の積層構造を仮定した。イオン注入の条件と第２層（Ｌ２
）の厚さの関係を図１９の上段に、またイオン注入の条件と第２層（Ｌ２）のバンドギャ
ップの関係を図１９の下段にそれぞれ示す。
なお、図１９の下段の各図中に示す破線は、リンの注入を行っていない試料におけるバン
ドギャップ（３．２２ｅＶ）を示している。
図１９の上段より、加速電圧が高いほど、また注入量が多いほど、リンがドープされ低抵
抗化した領域が深さ方向に広がる傾向があることが確認できた。
図１９の下段より、注入量が多いほどバンドギャップが小さくなる傾向があることが確認
できた。また加速電圧が低いほど深さ方向の分布小さくなり、その結果注入量に対するバ
ンドギャップの変化量が大きい傾向があることが分かった。
［バンド構造］
以下では、上記とは異なる試料を作製し、紫外光電子分光法（ＵＰＳ）を用いて評価した
。
〔試料の作製〕
試料の基板として、シリコンウェハを用いた。まず、シリコン基板上の酸化膜を希フッ酸
により除去したあと、シリコン基板上に厚さ約１０ｎｍの第１の酸化物層、及び厚さ約２
５ｎｍの第１の酸化物半導体層を連続して成膜した。第１の酸化物層の成膜はＩｎ：Ｇａ
：Ｚｎ＝１：３：２［原子数比］である多結晶のスパッタリングターゲットを用いたスパ
ッタリング法を用いた。第１の酸化物半導体層の成膜は、上記と同様に行った。すなわち
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１である多結晶のスパッタリングターゲットを用い、第１
の酸化物層上に厚さ約１００ｎｍの酸化物半導体層をスパッタリング法によって形成した
。
続いて、第１の酸化物半導体層に対し、イオン注入法によりリンを注入した。リンの注入
は、加速電圧を１０ｋＶとし、リンのドーズ量を１×１０１４ｃｍ−２の条件で行った。
続いて、厚さ約１０ｎｍの第２の酸化物半導体層、及び厚さ約１０ｎｍの第２の酸化物層
を連続して成膜した。第２の酸化物半導体層の成膜は、上記第１の酸化物半導体層の成膜
と同様に行い、第２の酸化物層の成膜は、上記第１の酸化物層の成膜と同様に行った。
〔ＵＰＳによる評価〕
作製した試料について、ＵＰＳを用いて真空準位と価電子帯上端のエネルギー差（イオン
化ポテンシャルともいう。）を測定した。測定は、試料表面からスパッタリング法により
エッチングしながら行うことで、イオン化ポテンシャルの深さ方向の分布を調べた。
図２０に、ＵＰＳによって求めたスパッタ時間に対する真空準位と価電子帯上端のエネル
ギー差（Ｅｖ）を示す。また図２０に示す破線は、Ｅｖの値から推定した、各膜の境界を
示している。スパッタ時間は酸化物積層の膜厚に相当する。
また図２０には、当該Ｅｖと、上記エリプソメトリー法によって求めたバンドギャップの
値とを用いて算出した真空準位と伝導帯下端のエネルギー差（Ｅｃ）を示している。ここ
で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である多結晶のスパッタリングターゲッ
トを用いて成膜した膜（ＩＧＺＯ（１１１）と表記する）についてはバンドギャップを３
．２２ｅＶとし、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］である多結晶のスパッタリ
ングターゲットを用いて成膜した膜（ＩＧＺＯ（１３２）と表記する）についてはバンド
ギャップを３．５０ｅＶとした。
図２０に示すように、ＩＧＺＯ（１１１）のＥｖは、リンの注入の有無に寄らず、ほぼ一
定の値（約８．０ｅＶ）であった。
また、図２０に示すように、ＥｃはＩＧＺＯ（１３２）が最も小さく、次いでＩＧＺＯ（
１１１）、リンを注入したＩＧＺＯ（１１１）の順に大きいことが確認できた。ここでＩ
ＧＺＯ（１３２）とＩＧＺＯ（１１１）のＥｃ差は約０．２８ｅＶであり、ＩＧＺＯ（１
１１）とリンを注入したＩＧＺＯ（１１１）のＥｃの差は約０．２４ｅＶであった。
以上の結果から、本発明の一態様の酸化物積層が２段階のウェルを有することが確認され
た。
１００ 基板
１０２ 下地絶縁層
１０４ 酸化物層
１０４Ａ 酸化物膜
１０６ 酸化物半導体層
１０６ａ 領域
１０６Ａ 酸化物半導体膜
１０６ｂ 領域
１０８ 酸化物半導体層
１０８Ａ 酸化物半導体膜
１１０ 酸化物層
１１０Ａ 酸化物膜
１１２ａ ソース電極層
１１２ｂ ドレイン電極層
１１４ ゲート絶縁層
１１５ 酸化物積層
１１６ ゲート電極層
１１８ 絶縁層
１２０ 絶縁層
１２２ａ 電極層
１２２ｂ 電極層
１３０ 元素
１３１ 元素
１３２ 酸素
１５４ 酸化物層
１５４Ａ 酸化物膜
１５６ 酸化物半導体層
１５６ａ 領域
１５６Ａ 酸化物半導体膜
１５６ｂ 領域
１５８ 酸化物半導体層
１５８Ａ 酸化物半導体膜
１６０ 酸化物層
１６０Ａ 酸化物膜
１６５ 酸化物積層
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２４０ トランジスタ
２５０ トランジスタ
２６０ トランジスタ
２７０ トランジスタ
２８０ トランジスタ
４００ 電源回路
４０１ パワースイッチ
４０２ パワースイッチ
４０３ 電圧調整部
４０４ 蓄電装置
４０５ 補助電源
４０６ 電圧発生回路
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ 無線信号入力回路
４１３ 制御回路
４１４ 容量素子
４１５ 容量素子
４１６ 電源
４１７ 負荷
５０１ ＤＣＤＣコンバータ
５０２ 容量素子
５０３ トランジスタ
５０４ 制御回路
５０５ ダイオード
５０６ コイル
５０７ 容量素子
５０８ 負荷
５１１ ＤＣＤＣコンバータ
５１２ 容量素子
５１３ トランジスタ
５１４ 制御回路
５１５ 変圧器
５１６ ダイオード
５１７ 容量素子
５１８ 負荷
６０１ インバータ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 制御回路
１４００ 電子レンジ
１４０１ 筐体
１４０２ 処理室
１４０３ 表示部
１４０４ 入力装置
１４０５ 照射部
１４１０ 洗濯機
１４１１ 筐体
１４１２ 開閉部
１４１３ 入力装置
１４１４ 給水口
１４５１ 筐体
１４５２ 冷蔵室用扉
１４５３ 冷凍室用扉
１４６０ 室内機
１４６１ 筐体
１４６２ 送風口
１４６４ 室外機

Claims (1)

  1. ｎ型の導電性を付与する不純物を含有する第１の領域と、前記第１の領域よりもｎ型の導電性を付与する不純物濃度が低い第２の領域を有する酸化物半導体層と、
    前記酸化物半導体層の下層に接する領域を有する第１の酸化物層と、
    前記酸化物半導体層の上層に接する領域と、前記酸化物半導体層の側面に接する領域と、前記第１の酸化物層の側面に接する領域と、を有する第２の酸化物層と、
    前記酸化物半導体層と電気的に接続する第１の導電層と、
    前記酸化物半導体層上及び前記第１の導電層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記ゲート絶縁層上及び前記ゲート電極層上の絶縁層と、
    前記絶縁層上の第２の導電層と、を有し、
    前記第１の領域及び前記第２の領域は、前記第１の導電層と重なり、且つ前記ゲート電極層と重ならない領域を有し、
    前記第１の領域及び前記第２の領域は、前記第１の導電層及び前記ゲート電極層と重なる領域を有し、
    前記第１の領域及び前記第２の領域は、前記第１の導電層と重ならず、且つ前記ゲート電極層と重なる領域を有し、
    前記第１の領域及び前記第２の領域は、前記第１の導電層及び前記ゲート電極層のいずれとも重ならない領域を有し、
    前記第２の導電層は、前記ゲート絶縁層及び前記絶縁層に設けられた開口部を介して、前記第１の導電層と電気的に接続している半導体装置。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293544B2 (en) 2013-02-26 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having buried channel structure
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102705567B1 (ko) * 2013-12-02 2024-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9349751B2 (en) * 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
KR101562932B1 (ko) * 2014-11-28 2015-10-26 연세대학교 산학협력단 산화물 반도체 소자 및 이의 제조 방법
CN113793872A (zh) * 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US20170373194A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor
TW201813095A (zh) * 2016-07-11 2018-04-01 半導體能源硏究所股份有限公司 半導體裝置
US10615187B2 (en) 2016-07-27 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10692994B2 (en) * 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2018185916A1 (ja) * 2017-04-06 2018-10-11 三菱電機株式会社 ＳｉＣエピタキシャルウエハ、ＳｉＣエピタキシャルウエハの製造方法、ＳｉＣデバイス及び電力変換装置
CN107331698B (zh) * 2017-07-19 2020-08-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
JP7391875B2 (ja) * 2018-12-07 2023-12-05 株式会社半導体エネルギー研究所 半導体装置
US11646379B2 (en) 2020-06-23 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Dual-layer channel transistor and methods of forming same
US12113115B2 (en) 2021-02-09 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same
US11984508B2 (en) * 2021-02-24 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same
US20230378372A1 (en) * 2022-05-19 2023-11-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2024207153A1 (zh) * 2023-04-03 2024-10-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US5648663A (en) * 1985-08-05 1997-07-15 Canon Kabushiki Kaisha Semiconductor structure having transistor and other elements on a common substrate and process for producing the same
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
KR101711870B1 (ko) * 2009-12-23 2017-03-06 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101829309B1 (ko) 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120121931A (ko) * 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8643007B2 (en) * 2011-02-23 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG11201504734VA (en) * 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293544B2 (en) 2013-02-26 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having buried channel structure

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