JP2021034577A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】酸化物半導体を用いた薄膜トランジスタを含む半導体装置を採用する表示装置において、表示装置の表示不良を低減し、表示装置の歩留まりを向上させることが可能な技術を提供することにある。【解決手段】一実施の形態に係る半導体装置は、酸化物半導体を有する薄膜トランジスタを備え、前記酸化物半導体は、ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を有する。前記薄膜トランジスタは、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたアルミニュウム酸化膜と、前記アルミニュウム酸化膜の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたゲート電極と、を含む。【選択図】図４

Description

本発明は半導体装置に関し、特に、酸化物半導体を用いた薄膜トランジスタを有する表示装置等の半導体装置に関する。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
酸化物半導体を用いたＴＦＴはリーク電流が小さいので、画素領域におけるスイッチングＴＦＴとして好適である。画素領域におけるスイッチングＴＦＴは、リーク電流が小さいことが必要である。また、画素領域におけるスイッチングＴＦＴは、ＯＮ電流は大きいことが要求されている。すなわち、画素領域におけるスイッチングＴＦＴを、酸化物半導体を用いたＴＦＴによって構成する場合おいて、チャネル領域では十分に大きな抵抗を維持し、ソース領域、ドレイン領域では抵抗が十分に小さい必要がある。
特開２０１７−１２６６９３号公報（特許文献１）には、多結晶シリコン製の第１半導体層を有する薄膜トランジスタ（ＴＲ１）と、金属酸化物製の第２半導体層を有する薄膜トランジスタ（ＴＲ２）と、が形成された半導体装置が開示されている。
特開２０１７−１２６６９３号公報
本発明者らは、画素領域におけるスイッチングＴＦＴを、酸化物半導体を用いたＴＦＴによって構成する場合おいて、アルミニュウム酸化膜（以下、ＡｌＯ膜と称す）を用いて酸化物半導体を酸化することを検討した。製造プロセス中の異物に起因して、ＡｌＯ膜に、穴が開いたり、クラックが入った場合、ゲート絶縁膜に打ち込んだ酸素が抜けて、活性層としての酸化物半導体を酸化することができない場合があった。このため、酸化物半導体を用いた薄膜トランジスタを含む半導体装置を採用する表示装置において、酸化物半導体を用いたＴＦＴの特性が負側にシフトし、表示装置の表示パネルにおいて表示不良を引き起こすという問題があった。
本発明の目的は、酸化物半導体を用いた薄膜トランジスタを含む半導体装置を採用する表示装置において、表示装置の表示不良を低減し、表示装置の歩留まりを向上させることが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、一実施の形態に係る半導体装置は、
酸化物半導体を有する薄膜トランジスタを備え、
前記酸化物半導体は、ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を有し、
前記薄膜トランジスタは、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたアルミニュウム酸化膜と、
前記アルミニュウム酸化膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたゲート電極と、を含む。
また、一実施の形態に係る半導体装置は、
基板と、
前記基板の上に設けられ、多結晶シリコンで構成された第１薄膜トランジスタと、
前記基板の上に設けられ、酸化物半導体で構成された第２薄膜トランジスタと、を含み、
前記第２薄膜トランジスタの前記酸化物半導体は、
前記酸化物半導体は、ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を有し、
前記薄膜トランジスタは、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたアルミニュウム酸化膜と、
前記アルミニュウム酸化膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたゲート電極と、を含む。
また、一実施の形態に係る半導体装置の製造方法は、
ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を含む酸化物半導体の半導体層を有する薄膜トランジスタを含む半導体装置の製造方法であって、
基板の上に、前記半導体層を選択的に形成する工程と、
前記半導体層の前記チャネル領域の上に位置するように、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、アルミニュウム酸化膜を形成する工程と、
前記アルミニュウム酸化膜の上に、絶縁膜を形成する工程と、
酸素により前記半導体層の前記チャネル領域を酸化する工程と、
前記絶縁膜の上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオンインプランテーションを行い、前記半導体層の前記ドレイン領域および前記ソース領域に導電性を付与する工程と、を含む。
図１は、実施形態に係る表示装置の外観を示す平面図である。 図２は、図１のＡ−Ａ線に沿う断面図である。 図３は、画素の基本構成及び表示装置の等価回路を示す図である。 図４は、実施形態に係る半導体装置の構成例を示す断面図である。 図５は、比較例に係る半導体装置の要部の断面図を示す図である。 図６は、第３絶縁膜を有する半導体装置の要部の断面図を示す図である。 図７は、第１ゲート電極および遮光層を形成した状態を示す断面図である。 図８は、第１絶縁膜を形成した状態を示す断面図である。 図９は、第２半導体層を形成した状態を示す断面図である。 図１０は、保護用の金属層を形成した状態を示す断面図である。 図１１は、第２ゲート絶縁膜を形成した状態を示す断面図である。 図１２は、ＡｌＯ膜を形成した状態を示す断面図である。 図１３は、第３絶縁膜を形成した状態を示す断面図である。 図１４は、第２ゲート電極を選択的に形成した状態を示す断面図である。 図１５は、図１４の第２半導体層の周囲の領域を上方から見た場合の平面図である。 図１６は、イオンインプランテーションを説明する薄膜トランジスタの形成領域を拡大して示す断面図である。 図１７は、第５絶縁膜を形成した状態を示す断面図である。 図１８は、コンタクトホールを形成した状態を示す断面図である。 図１９は、変形例１に係る半導体装置の構成例を示す断面図である。 図２０は、第２ゲート絶縁膜、ＡｌＯ膜および第３絶縁膜をエッチングなどにより削った状態を示す断面図である。 図２１は、イオンインプランテーションを説明する薄膜トランジスタの形成領域を拡大して示す断面図である。 図２２は、第５絶縁膜を形成した状態を示す断面図である。 図２３は、コンタクトホールを形成した状態を示す断面図である。 図２４は、変形例２に係る半導体装置の構成例を示す断面図である。 図２５は、変形例３に係る半導体装置の構成例を示す断面図である。 図２６は、ＡｌＯ膜を形成した状態を示す断面図である。 図２７は、第１絶縁膜を形成した状態を示す断面図である。 図２８は、ゲート電極を選択的に形成した状態を示す断面図である。 図２９は、イオンインプランテーションＩ／Ｉを説明する断面図である。 図３０は、第３絶縁膜が形成された状態を示す断面図である。 図３１は、コンタクトホールを形成した状態を示す断面図である。 図３２は、ゲート絶縁膜、ＡｌＯ膜および第１絶縁膜をエッチングなどにより削った状態を示す断面図である。 図３３は、イオンインプランテーションＩ／Ｉを説明する断面図である。 図３４は、第３絶縁膜を形成した状態を示す断面図である。 図３５は、コンタクトホールを形成した状態を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第１基板（アレイ基板）から第２基板（対向基板）に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。
また、「内側」及び「外側」とは、２つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック（ＥＣ）層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
（実施形態）
（表示装置の全体構成例）
図１は、実施形態に係る表示装置の外観を示す平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。図１および図２において、表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板（ＴＦＴ基板、アレイ基板ともいう）ＳＵＢ１と、第２基板（対向基板ともいう）ＳＵＢ２と、液晶層ＬＣと、シール材ＳＥと、を備えている。
表示パネルＰＮＬは、画像を表示する表示部（表示領域）ＤＡと、表示部ＤＡの外周を囲む額縁状の非表示部（非表示領域）ＮＤＡと、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。シール材ＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。
図２を参照し、第１基板ＳＵＢの下には下偏光板２００が貼り付けられ、第２基板ＳＵＢ２の上側には上偏光板２０１が貼り付けられている。第１基板ＳＵＢ１、第２基板ＳＵＢ２、下偏光板２００、上偏光板２０１、液晶層ＬＣの組み合わせを表示パネルＰＮＬと呼ぶ。表示パネルＰＮＬは自身では発光しないので、背面にバックライト２０２が配置されている。
実装部ＭＡには、複数の外部端子が形成されている。実装部ＭＡの複数の外部端子には、フレキシブル配線基板１が接続される。フレキシブル配線基板１には、映像信号等を供給するドライバＩＣ２が搭載されている。フレキシブル配線基板１には、ドライバＩＣ２や表示装置ＤＳＰに外部から信号や電力を供給するための回路基板３が接続されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。
図１に示すように、表示領域ＤＡには、複数の画素ＰＸがマトリクス状に形成され、各画素ＰＸはスイッチング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を有している。非表示領域ＮＤＡには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ（ＴＦＴ）を有している。
画素ＰＸのスイッチング素子として用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来るので、画素ＰＸのスイッチング素子として適している。以後、酸化物半導体をＯＳ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。以後、酸化物半導体をＯＳで代表させて説明する。ＯＳはキャリアの移動度が小さいので、表示装置ＤＳＰ内に内蔵する駆動回路を、ＯＳを用いたＴＦＴで形成することは難しい場合がある。以後、ＯＳは、ＯＳを用いたＴＦＴの意味でも使用する場合がある。
一方、ＬＴＰＳ（Lｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉ）は移動度が高いので、駆動回路を構成するＴＦＴとして適している。液晶表示装置では、多結晶シリコンまたは多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）にＬＴＰＳを用いることが多いので、以下Ｐｏｌｙ-ＳｉをＬＴＰＳともいう。ＬＴＰＳで形成したＴＦＴは移動度が大きいので、駆動回路をＬＴＰＳを用いた薄膜トランジスタ（ＴＦＴ）で形成することが出来る。以後、ＬＴＰＳは、ＬＴＰＳを用いたＴＦＴの意味でも使用する場合がある。
つまり、画素ＰＸに使用される薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要なので、酸化物半導体（ＯＳ）を使用し、駆動回路に使用される薄膜トランジスタ（ＴＦＴ）は移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
ただし、適用製品によっては非晶質シリコン（ａ−Ｓｉ）やＯＳの移動度でも設計可能な場合があるので、本発明の構成は駆動回路にａ−ＳｉやＯＳを用いた場合にも有効である。
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
（表示装置の回路構成例）
図３は、画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。複数の画素ＰＸ第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。複数本の走査線Ｇ（Ｇ１、Ｇ２・・・）は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ（Ｓ１、Ｓ２・・・）は、信号線駆動回路ＳＤに接続されている。複数本の共通電極ＣＥ（ＣＥ１、ＣＥ２・・・）は、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。１つの画素ＰＸは、１本の走査線と、１本の信号線と、１本の共通電極ＣＥと、に接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、および、電圧供給部ＣＤは、ＬＴＰＳを使用した薄膜トランジスタ（ＴＦＴ）によって構成される。
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば、酸化物半導体（ＯＳ）を使用した薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
（半導体装置の構成例）
図４は、実施形態に係る半導体装置の構成例を示す断面図である。図４に示す半導体装置１０は、複数の薄膜トランジスタＴＦＴ１、ＴＦＴ２を備えた第１基板である。図４において、左側の薄膜トランジスタ（第１薄膜トランジスタ）ＴＦＴ１はＬＴＰＳを用いた薄膜トランジスタ（ＬＴＰＴＦＴともいう）であり、右側の薄膜トランジスタ（第２薄膜トランジスタ）ＴＦＴ２は酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴともいう）である。半導体装置１０は、表示パネルに内蔵される半導体装置である。
半導体装置１０は、基板１００、下地膜１０１、第１半導体層１０２、第１ゲート絶縁膜１０４、第１ゲート電極１０５、遮光層１０６、第１絶縁膜１０７、第２絶縁膜１０８、第２半導体層１０９、第２ゲート絶縁膜１１２、アルミニュウム酸化膜（ＡｌＯ膜）１１３、第３絶縁膜１１４、第２ゲート電極１１６、第４絶縁膜１１７、第５絶縁膜１１８等を備えている。なお、ＡｌＯ膜１１３は、一例であり、これに限定されるわけではない。ＡｌＯ膜は、酸素を多く含んだ酸化物半導体膜へ変更することも可能である。ＡｌＯ膜１１３は、後述されるように、第２半導体層１０９のチャネル領域１０９１へ酸素を供給するために利用される膜である。つまり、膜１１３は、酸化物半導体のチャネル領域に酸素を供給することが可能な手段（膜または層）であればよいので、ＡｌＯ膜や酸素を多く含んだ酸化物半導体膜を利用することができる。以下では、ＡｌＯ膜を代表例として説明する。第３絶縁膜１１４は、ＡｌＯ膜１１３の上に設けられている。後述されるように、異物などが原因でＡｌＯ膜１１３にクラックや穴が存在した場合において、第３絶縁膜１１４は、ＡｌＯ膜１１３のクラックや穴を覆う様な蓋の役割を有している。第３絶縁膜１１４は、ＡｌＯ膜１１３のクラックや穴から酸素が放出されることを防止するので、ＡｌＯ膜１１３から第２半導体層１０９のチャネル領域１０９１への酸素の供給を確実なものとし、第２半導体層１０９のチャネル領域１０９１の酸化不足を抑止することができる。
図４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等の絶縁膜で形成されている。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ，Ｂがそれぞれ等しい組成比であることを意味するのではない。
下地膜１０１の上には、ＬＴＰＳＴＦＴのための第１半導体層１０２が形成されている。第１半導体層１０２は、ＬＴＰＳで形成されている。第１半導体層１０２を覆って第１ゲート絶縁膜１０４が形成されている。第１半導体層１０２は、たとえば、非晶質シリコン（ａ−Ｓｉ）を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してａ−Ｓｉを多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）に変換し、その後、Ｐｏｌｙ−Ｓｉをパターニングして形成することが可能である。第１ゲート絶縁膜１０４はＴＥＯＳ(Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯによって形成することが出来る。
第１ゲート絶縁膜１０４の上に第１ゲート電極１０５、および遮光層１０６が形成される。第１ゲート電極１０５および遮光層１０６は、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。遮光層１０６は、ＯＳＴＦＴのチャネル領域１０９１へバックライト２０２からの光が照射されないように遮光するためのものである。
第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
第２絶縁膜１０８の上には、ＯＳＴＦＴのための第２半導体層１０９が形成されている。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９は、たとえば、１０ｎｍ〜１００ｎｍ程度の膜厚、より好ましくは、５０ｎｍ程度の膜厚を有する。第２半導体層１０９は、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３を含む。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。したがって、薄膜トランジスタＴＦＴ２は、薄膜トランジスタＴＦＴ１よりも、基板１００から見た場合に、上方に位置する。
第２半導体層１０９の一端の端部および他端の端部には、保護用の金属層１１１が設けられる。すなわち、金属層１１１は、チャネル領域１０９１に接していないドレイン領域１０９２の端部、および、チャネル領域１０９１に接していないソース領域１０９３の端部に接続される。金属層１１１は、たとえば、チタン（Ｔｉ）で形成される。
第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２が形成される。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。第２ゲート絶縁膜１１２は、一例では、１００ｎｍ〜３００ｎｍ程度の膜厚、より好ましくは、１００ｎｍ程度の膜厚を有し、３５０°Ｃの様な比較的高温な温度で成膜するのが好ましい。
第２ゲート絶縁膜１１２の上には、アルミニュウム酸化膜（以後、ＡｌＯで代表させる）１１３が形成されている。ＡｌＯ膜１１３は、一例では、１０ｎｍ〜５０ｎｍ程度の膜厚、より好ましくは、１０ｎｍ程度の膜厚を有する。ＡｌＯ膜１１３の上には、第３絶縁膜１１４が形成されている。第３絶縁膜１１４は、ＣＶＤによるＳｉＯによって形成することが出来る。第３絶縁膜１１４は、一例では、４０ｎｍ〜８０ｎｍ程度の膜厚、より好ましくは、４０ｎｍ程度の膜厚を有し、第２ゲート絶縁膜１１２と比較して、２５０°Ｃの様な比較的低温な温度で成膜するのが好ましい。第３絶縁膜１１４は、２５０°Ｃ以上の温度において、酸素（Ｏ）を放出する様な性質を有する膜であることが好ましい。したがって、第２ゲート絶縁膜１１２は高温ＳｉＯと言うことができ、第３絶縁膜１１４は、第２ゲート絶縁膜１１２と比較して、低温ＳｉＯ膜と言うことができる。第３絶縁膜１１４は、第２ゲート絶縁膜１１２と比較して、欠陥を多く含む膜であると言うこともできる。
ＡｌＯ膜１１３は、第２半導体層１０９のチャネル領域１０９１に酸素を供給する役割を有する。第３絶縁膜１１４は、異物などが原因でＡｌＯ膜１１３にクラックや穴があっても、ＡｌＯ膜１１３のクラックや穴を覆う様な蓋の役割を有している。これにより、ＡｌＯ膜１１３や第２ゲート絶縁膜１１２から第２半導体層１０９のチャネル領域１０９１への酸素の供給を確実なものとし、第２半導体層１０９のチャネル領域１０９１の酸化不足を抑止する。
第２半導体層１０９のチャネル領域１０９１の上の位置に対応する第３絶縁膜１１４の上には、第２ゲート電極１１６が形成される。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。したがって、第２ゲート電極１１６と第２半導体層１０９のチャネル領域１０９１との間には、下から順に、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３、第３絶縁膜１１４の３層の絶縁膜が積層されて形成されている。
第２ゲート電極１１６および第３絶縁膜１１４を覆って、第４絶縁膜１１７が形成される。第４絶縁膜１１７はＳｉＮで形成される。第４絶縁膜１１７の上には、第５絶縁膜１１８が形成される。第５絶縁膜１１８はＳｉＯで形成される。
その後、ＬＴＰＳＴＦＴにゲート電極配線１１９１およびソースドレイン電極配線１１９２を形成すためのコンタクトホール１２０、及び、ＯＳＴＦＴにゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成するためのコンタクトホール１２２を形成する。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、７層の絶縁膜および８層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では２層の絶縁膜および５層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄し、洗浄後、ゲート電極配線１１９１、ソースドレイン電極配線１１９２、ゲート電極配線１２１１およびソースドレイン電極配線１２１２を形成する。なお、本明細書では、ソースドレイン電極配線（１１９２、１２１２）は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線（１１９２、１２１２）としている。ゲート電極配線１１９１，１２１１、およびソースドレイン電極配線１１９２、１２１２は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
図４に示すように、ＬＴＰＳＴＦＴ側では、７層の絶縁膜（１１８、１１７、１１４、１１３、１１２、１０８、１０７）および８層の絶縁膜（１１８、１１７、１１４、１１３、１１２、１０８、１０７，１０４）に対してコンタクトホール１２０を形成するのに対し、ＯＳＴＦＴ側では、２層の絶縁膜（１１８、１１７）および５層の絶縁膜（１１８、１１７、１１４、１１３、１１２）に対してコンタクトホール１２２を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、ＬＴＰＳＴＦＴ側に合わせる必要がある。つまり、ＯＳＴＦＴ側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の金属層１１１を設けることで、第２半導体層１０９の消失を防止し、ＯＳＴＦＴを安定して形成することが出来る。
このように、第３絶縁膜１１４を設けたことにより、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３や第２ゲート絶縁膜１１２から十分な酸素が供給され、高抵抗化される。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。また、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置を実現できる。これにより、表示装置の表示不良が低減でき、表示装置の歩留まりを向上させることができる。
（第３絶縁膜１１４の詳細説明）
図５は、比較例に係る半導体装置の要部の断面図を示す図である。図６は、第３絶縁膜１１４を有する半導体装置の要部の断面図を示す図である。
図５には、製造プロセス中において３つの異物（ＦＭ１〜ＦＭ３）が発生した場合における薄膜トランジスタＴＦＴ２の形成部分の断面図が拡大して示されている。薄膜トランジスタＴＦＴ２の形成部分には、図４で説明した様に、第１ゲート絶縁膜１０４の上に形成された遮光膜１０６と、第１ゲート絶縁膜１０４と遮光膜１０６とを覆う様に形成された第１絶縁膜１０７と、第１絶縁膜１０７の上に形成された第２絶縁膜１０８と、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９と、第２絶縁膜１０８および第２半導体層１０９の上に形成された第２ゲート絶縁膜１１２と、第２ゲート絶縁膜１１２の上に形成されたＡｌＯ膜１１３とが描かれている。
異物ＦＭ１は、たとえば、第２ゲート絶縁膜１１２の上に付着した異物等を示しており、異物ＦＭ２およびＦＭ３は、たとえば、第１絶縁膜１０７の形成時に付着した異物等を示している。
ＡｌＯ膜１１３には、異物ＦＭ１に起因して、穴（開口部）ｈｏが空いてしまう場合がある。ＡｌＯ膜１１３には、また、異物ＦＭ２、ＦＭ３に起因して、クラックｃｒ１が発生する場合がある。このクラックＣｒ１は、第２絶縁膜１０８、第２半導体層１０９およびＡｌＯ膜１１３のカバレジ不足等が原因と考えられる。ＡｌＯ膜１１３には、また、異物ＦＭ３に起因して、クラックｃｒ２が発生する場合がある。このクラックＣｒ２は、第２絶縁膜１０８およびＡｌＯ膜１１３のカバレジ不良等が原因と考えられる。ＡｌＯ膜１１３には、さらに、ピンホールｐｈが発生する場合もある。
この様な穴ｈｏ、クラックｃｒ１、ｃｒ２およびピンホールｐｈ等を有するＡｌＯ膜１１３が形成された後、第２半導体層１０９の上に対応するＡｌＯ膜１１３の上に選択的に第２ゲート電極１１６（不図示）を形成し、第２半導体層１０９のチャネル領域１０９１を酸化するために、アニールが行われる。
アニールによって、ＡｌＯ膜１１３の成膜時に、第２ゲート絶縁膜１１２に打ち込まれた酸素Ｏを第２半導体層１０９のチャネル領域１０９１へ拡散させる。しかしながら、異物ＦＭ１〜ＦＭ３により、ＡｌＯ膜１１３にクラックｃｒ１、ｃｒ２や穴ｈｏが発生したり、ＡｌＯ膜１１３にピンホールｐｈがある場合、ＡｌＯ膜１１３や第２ゲート絶縁膜１１２に含まれる酸素Ｏがクラックｃｒ１、ｃｒ２、穴ｈｏやピンホールｐｈから放出される場合がある。この場合、第２半導体層１０９のチャネル領域１０９１を十分に酸化できないという問題が発生する。クラックｃｒ１、ｃｒ２、穴ｈｏ、ピンホールｐｈが発生しないように、ＡｌＯ膜１１３の膜厚を厚くすることも考えられるが、ＡｌＯ膜１１３の膜自体に欠陥が多いため、ＡｌＯ膜１１３の膜厚を厚くしてクラックｃｒ１、ｃｒ２、穴ｈｏ、ピンホールｐｈの発生を抑制するには、限界がある。
図６には、ＡｌＯ膜１１３の上に第３絶縁膜１１４を設けた場合の薄膜トランジスタＴＦＴ２の形成部分の断面図が拡大して示されている。ＡｌＯ膜１１３には、図５で説明したと同様に、穴ｈｏ、クラックｃｒ１、ｃｒ２およびピンホールｐｈ等を有しているが、穴ｈｏ、クラックｃｒ１、ｃｒ２およびピンホールｐｈ等は第３絶縁膜１１４によって蓋がされている。したがって、アニールをおこなっても、ＡｌＯ膜１１３の穴ｈｏ、クラックｃｒ１、ｃｒ２およびピンホールｐｈは第３絶縁膜１１４によって蓋がされているので、ＡｌＯ膜１１３の成膜時に、第２ゲート絶縁膜１１２に打ち込まれた酸素Ｏは、第２半導体層１０９のチャネル領域１０９１へ拡散させることができる。これにより、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３や第２ゲート絶縁膜１１２から十分な酸素が供給され、高抵抗化される。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。
第３絶縁膜１１４は、２５０°Ｃの様な低温で成膜したＳｉＯで構成するのが良い。第３絶縁膜１１４を２５０°Ｃの様な低温で成膜したＳｉＯで構成すれば、２５０°Ｃ以上の様なアニールを行うと、第３絶縁膜１１４自体が酸素Ｏを放出する。第３絶縁膜１１４自体から放出された酸素Ｏは、ＡｌＯ膜１１３の穴ｈｏ、クラックｃｒ１、ｃｒ２およびピンホールｐｈから、第２ゲート絶縁膜１１２側に移動するので、第２半導体層１０９のチャネル領域１０９１の酸化不足を抑制することが可能である。
第２ゲート絶縁膜１１２の成膜温度および膜厚、ＡｌＯ膜１１３の膜厚、第３絶縁膜１１４の成膜温度および膜厚は、前述のとおりである。なお、ＡｌＯ膜１１３の膜厚と第３絶縁膜１１４の膜厚の合計の膜厚は、一例では、５０ｎｍ程度が好ましい。ＡｌＯ膜１１３の膜厚と第３絶縁膜１１４の膜厚の合計の膜厚が、５０ｎｍ程度以上の膜厚とされると、薄膜トランジスタＴＦＴ２の初期特性に影響する場合も考えられるので、注意する必要がある。
（半導体装置１０の製造方法）
次に、図７〜１９を用いて、図４で説明された薄膜トランジスタＴＦＴ１、ＴＦＴ２を含む半導体装置１０を実現する製造方法を説明する。
図７は、第１ゲート電極１０５および遮光層１０６を形成した状態を示す断面図である。絶縁性の基板１００の上に下地膜１０１を形成して、下地膜１０１の上に第１半導体層１０２を選択的に形成する。そして、第１半導体層１０２を覆って第１ゲート絶縁膜１０４を形成する。その後、第１ゲート絶縁膜１０４の上に第１ゲート電極１０５および遮光層１０６を形成する。第１ゲート電極１０５を形成した後、第１ゲート電極１０５をマスクにして、第１半導体層１０２に、Ｂ（ボロン）あるいはＰ（リン）をイオンインプランテーションでドープする。これにより、第１半導体層１０２に対し第１ゲート電極１０５で覆われた以外の部分に、Ｐ型あるいはＮ型の導電性を付与し、半導体層１０２にドレイン領域およびソース領域を形成する。
図８は、第１絶縁膜１０７を形成した状態を示す断面図である。第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って、第１絶縁膜１０７を形成する。第１絶縁膜１０７は、ＣＶＤによるＳｉＮで形成される。
図９は、第２半導体層１０９を形成した状態を示す断面図である。第１絶縁膜１０７の上に、第２絶縁膜１０８を形成し、第２絶縁膜１０８の上に第２半導体層１０９を選択的に形成する。第２絶縁膜１０８は、ＣＶＤによるＳｉＯで形成される。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９の膜厚は、たとえば、５０ｎｍ程度である。
図１０は、保護用の金属層１１１を形成した状態を示す断面図である。第２半導体層１０９の両端に保護用の金属層１１１を選択的に形成する。金属層１１１は、たとえば、Ｔｉで形成される。金属層１１１は、図４で説明されたように、コンタクトホール（１２０，１２２）形成時のエッチングガスおよび洗浄液による第２半導体層１０９の消失を防止するための保護膜である。
図１１は、第２ゲート絶縁膜１１２を形成した状態を示す断面図である。第２絶縁膜１０８、第２半導体層１０９および金属層１１１を覆って第２ゲート絶縁膜１１２を形成する。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。第２ゲート絶縁膜１１２の膜厚は、たとえば、１００ｎｍ程度である。第２ゲート絶縁膜１１２の成膜温度は、たとえば、３５０°Ｃ程度である。
図１２は、ＡｌＯ膜１１３を形成した状態を示す断面図である。第２ゲート絶縁膜１１２の上に、ＡｌＯ膜１１３を形成する。ＡｌＯ膜１１３は、反応性スパッタリングによって形成する。ＡｌＯ膜１１３の膜厚は、たとえば、１０ｎｍ程度である。反応性スパッタリングで形成されたＡｌＯ膜１１３は、大量の酸素（Ｏ）を含んでいる。この酸素（Ｏ）は第２ゲート絶縁膜１１２に打ち込まれることになる。
図１３は、第３絶縁膜１１４を形成した状態を示す断面図である。ＡｌＯ膜１１３の上に、第３絶縁膜１１４を形成する。第３絶縁膜１１４は、ＣＶＤによるＳｉＯによって形成する。第３絶縁膜１１４の膜厚は、たとえば、４０ｎｍ程度である。第３絶縁膜１１４の成膜温度は、たとえば、２５０°Ｃ程度である。第３絶縁膜１１４は、ＡｌＯ膜１１３のクラックや穴を覆う様な蓋の役割を有している。したがって、異物などが原因でＡｌＯ膜１１３に形成された穴、クラックおよびピンホール等は第３絶縁膜１１４によって蓋がされることになる。
第３絶縁膜１１４を形成した後、アニール処理が行われる。アニール処理により、第２半導体層１０９には、ＡｌＯ膜１１３や第２ゲート絶縁膜１１２から酸素が供給されて、酸化される。アニール処理の１３温度は、たとえば、３５０°Ｃ程度である。これにより、第２半導体層１０９のチャネル領域１０９１が高抵抗化されることになる。アニール処理の温度は、２５０°Ｃ以上の温度が適している。これにより、異物などが原因でＡｌＯ膜１１３に形成された穴、クラックおよびピンホール等がある場合、第３絶縁膜１１４から放出された酸素は、ＡｌＯ膜１１３の穴、クラックおよびピンホールを介して、第２ゲート絶縁膜１１２側に移動するので、第２半導体層１０９のチャネル領域１０９１の酸化不足を抑制することも可能である。
図１４は、第２ゲート電極１１６を選択的に形成した状態を示す断面図である。図１５は、図１４の第２半導体層１０９の周囲の領域を上方から見た場合の平面図である。
図１４に示すように、第２ゲート電極１１６が、第３絶縁膜１１４の上に選択的に形成される。第２ゲート電極１１６は、図４に示す様に、第２半導体層１０９のチャネル領域（１０９１）の上側の位置また領域を覆う様に、第３絶縁膜１１４の上に選択的に形成されていることになる。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。なお、先述したアニール処理は、この段階で行われても良い。
図１５に示す様に、平面視で見た場合、第２半導体層１０９はアイランド状に設けられていることになる。第２半導体層１０９の長手方向において、第２半導体層１０９の両側には、保護用の金属層１１１が設けられる。第２ゲート電極１１６は、第２半導体層１０９の長手方向に対して交差する方向に延在するように、第３絶縁膜１１４の上に選択的に設けられている。第２半導体層１０９には、遮光膜１０６が設けられている。
図１６は、イオンインプランテーションを説明する薄膜トランジスタＴＦＴ２の形成領域を拡大して示す断面図である。第２ゲート電極１１６の選択的な形成の後、図１６に示すように、第２ゲート電極１１６をマスクとして、イオンインプランテーションＩ／Ｉを行い、第２ゲート電極１１６で覆われた部分以外の第２半導体層１０９の領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、第２半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２を実現することが出来る。
図１７は、第５絶縁膜１１８を形成した状態を示す断面図である。第３絶縁膜１１４および第２ゲート電極１１６を覆って第４絶縁膜１１７を形成する。次に、第４絶縁膜１１７の上に第５絶縁膜１１８を形成する。第４絶縁膜１１７はＣＶＤによるＳｉＮで形成される。第５絶縁膜１１８はＣＶＤによるＳｉＯで形成される。
図１８は、コンタクトホール１２０、１２２を形成した状態を示す断面図である。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール１２０、１２２は、同時に形成することができる。ＬＴＰＳＴＦＴ側では、第１半導体層１０２のドレイン領域およびソース領域の上が露出するように、８層の絶縁膜（１１８、１１７、１１４、１１３、１１２、１０８、１０７、１０４）にコンタクトホール１２０を形成する。ＯＳＴＦＴ側では、金属層１１１が露出するように、５層の絶縁膜（１１８、１１７、１１４，１１３、１１２）にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄する。
コンタクトホール１２０、１２２の洗浄の後、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を選択的に形成することで、図４に示す半導体装置１０を実現することができる。ＬＴＰＳＴＦＴ側では、コンタクトホール１２０に、ソースドレイン電極配線１１９２が形成される。ＯＳＴＦＴ側では、コンタクトホール１２２に、ソースドレイン電極配線１２１２が形成される。
実施形態によれば、以下の１または複数の効果を得ることができる。
１）第３絶縁膜１１４は、異物などが原因でＡｌＯ膜１１３にクラックや穴があっても、ＡｌＯ膜１１３のクラックや穴を覆う様な蓋の役割を有している。これにより、ＡｌＯ膜１１３や第２ゲート絶縁膜１１２から第２半導体層１０９のチャネル領域１０９１への酸素の供給を確実なものとし、第２半導体層１０９のチャネル領域１０９１の酸化不足を抑止できる。
２）第３絶縁膜１１４を設けたことにより、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３や第２ゲート絶縁膜１１２から十分な酸素が供給され、高抵抗化される。
３）上記２）により、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。
４）上記３）により、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置を実現できる。
５）上記４）により、表示装置の表示不良が低減でき、表示装置の歩留まりを向上させることができる。
（変形例１）
図１９は、変形例１に係る半導体装置１０ａの構成例を示す断面図である。図１９に示す半導体装置１０ａが図４に示す半導体装置１０と異なる点は、図１９において、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３および第３絶縁膜１１４が第２ゲート電極１１６の下にのみ設けられている点である。このため、図１９に示す様に、第４絶縁膜１１７が、第２絶縁膜１０８、金属層１１１、第２半導体層１０９、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３、第３絶縁膜１１４および第２ゲート電極１１６を覆う様に設けられている。変形例１においても、実施形態の半導体装置１０と同様に、第２ゲート電極１１６と第２半導体層１０９のチャネル領域１０９１との間には、下から順に、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３、第３絶縁膜１１４の３層の絶縁膜が積層されて形成されている。図１９に示す半導体装置１０ａの他の構成は、図４に示す半導体装置１０と同じであるので、説明は省略する。
（変形例１に係る半導体装置１０ａの製造方法）
次に、変形例１に係る半導体装置１０ａの製造方法を説明する。半導体装置１０ａの製造方法において、実施の形態で説明した図７〜図１４までの製造工程は同じであるので、重複する説明は省略し、図１４以降の製造工程を、図２０〜図２３を用いて説明する。
図２０は、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３および第３絶縁膜１１４をエッチングなどにより削った状態を示す断面図である。第２ゲート電極１１６の下に、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３および第３絶縁膜１１４は残るように、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３および第３絶縁膜１１４をエッチングなどにより削除する。これにより、第２絶縁膜１０８、金属層１１１および第２半導体層１０９の一部が露出することなる。第２半導体層１０９の露出する部分は、金属層１１１と第２ゲート絶縁膜１１２とによって覆われていない第２半導体層１０９の部分に対応する。なお、先述したアニール処理は、この段階で行われても良い。
図２１は、イオンインプランテーションを説明する薄膜トランジスタＴＦＴ２の形成領域を拡大して示す断面図である。図２１に示すように、第２ゲート電極１１６をマスクとして、イオンインプランテーションＩ／Ｉを行い、第２ゲート絶縁膜１１２から露出している第２半導体層１０９の領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、第２半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＴＦＴ２を実現することが出来る。
図２２は、第５絶縁膜１１８を形成した状態を示す断面図である。第２絶縁膜１０８、金属層１１１、第２半導体層１０９、第２ゲート絶縁膜１１２、ＡｌＯ膜１１３、第３絶縁膜１１４および第２ゲート電極１１６を覆う様に、第４絶縁膜１１７を形成する。次に、第４絶縁膜１１７の上に第５絶縁膜１１８を形成する。第４絶縁膜１１７はＣＶＤによるＳｉＮで形成される。第５絶縁膜１１８はＣＶＤによるＳｉＯで形成される。
図２３は、コンタクトホール１２０、１２２を形成した状態を示す断面図である。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、第１半導体層１０２のドレイン領域およびソース領域の上が露出するように、コンタクトホール１２０を形成する。ＯＳＴＦＴ側では、金属層１１１が露出するように、コンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄する。
コンタクトホール１２０、１２２の洗浄の後、コンタクトホール１２０、１２２に、ソースドレイン電極配線１１９２、１２１２を選択的に形成することで、図１９に示す半導体装置１０を実現することができる。ＬＴＰＳＴＦＴ側では、コンタクトホール１２０に、ソースドレイン電極配線１１９２が形成される。ＯＳＴＦＴ側では、コンタクトホール１２２に、ソースドレイン電極配線１２１２が形成される。
変形例１によれは、実施形態と同様な効果を得ることができる。
（変形例２）
実施形態および変形例１では、ＬＴＰＳＴＦＴとＯＳＴＦＴとを有する表示装置等の半導体装置１０について説明した。変形例２では、ＯＳＴＦＴのみを有する表示装置等の半導体装置１０ｂについて説明する。この場合、図４に示されるＯＳＴＦＴの構成において、ドレイン領域１０９２およびソース領域１０９３に接続された保護用の金属層１１１が削除可能である。したがって、金属層１１１の成膜およびパターニング工程、および、コンタクトホールの洗浄工程が削除できるので、製造工程を短縮化することができる。
図２４は、変形例２に係る半導体装置１０ｂの構成例を示す断面図である。半導体装置１０ｂは、基板１００、下地膜１０１、半導体層１０９、ゲート絶縁膜３０１、アルミニュウム酸化膜（ＡｌＯ膜）３０２、第１絶縁膜３０３、ゲート電極３０４、第２絶縁膜３０５、第３絶縁膜３０６等を備えている。なお、ＡｌＯ膜１１３は、一例であり、これに限定されるわけではない。ＡｌＯ膜は、酸素を多く含んだ酸化物半導体膜へ変更することも可能である。ＡｌＯ膜３０２は、後述されるように、半導体層１０９のチャネル領域１０９１へ酸素を供給するために利用される膜である。第１絶縁膜３０３は、図５で説明した様に、異物などが原因でＡｌＯ膜３０２に発生したクラックや穴を覆う様な蓋の役割を有している。第１絶縁膜３０３は、ＡｌＯ膜３０２に発生したクラックや穴から酸素が放出されることを防止するので、ＡｌＯ膜３０２から半導体層１０９のチャネル領域１０９１への酸素の供給を確実なものとし、半導体層１０９のチャネル領域１０９１の酸化不足を抑止することができる。
図２４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等の絶縁膜で形成されている。
下地膜１０１の上には、ＯＳＴＦＴのための半導体層１０９が形成されている。半導体層１０９は、酸化物半導体膜（ＯＳ）で形成されている。半導体層１０９は、たとえば、１０ｎｍ〜１００ｎｍ程度の膜厚、より好ましくは、５０ｎｍ程度の膜厚を有する。半導体層１０９は、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３を含む。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。
下地膜１０１および半導体層１０９を覆ってゲート絶縁膜３０１が形成される。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ゲート絶縁膜３０１は、一例では、１００ｎｍ〜３００ｎｍ程度の膜厚、より好ましくは、１００ｎｍ程度の膜厚を有し、３５０°Ｃの様な比較的高温な温度で成膜するのが好ましい。
ゲート絶縁膜３０１の上には、アルミニュウム酸化膜（以後、ＡｌＯ膜）３０２が形成されている。ＡｌＯ膜３０２は、一例では、１０ｎｍ〜５０ｎｍ程度の膜厚、より好ましくは、１０ｎｍ程度の膜厚を有する。ＡｌＯ膜３０２の上には、第１絶縁膜３０３が形成されている。第１絶縁膜３０３は、ＣＶＤによるＳｉＯによって形成することが出来る。第１絶縁膜３０３は、一例では、４０ｎｍ〜８０ｎｍ程度の膜厚、より好ましくは、４０ｎｍ程度の膜厚を有し、ゲート絶縁膜３０１と比較して、２５０°Ｃの様な比較的低温な温度で成膜するのが好ましい。第１絶縁膜３０３は、２５０°Ｃ以上の温度において、酸素（Ｏ）を放出する様な性質を有する膜であることが好ましい。したがって、ゲート絶縁膜３０１は高温ＳｉＯと言うことができ、第１絶縁膜３０３は、ゲート絶縁膜３０１と比較して、低温ＳｉＯ膜と言うことができる。第１絶縁膜３０３は、ゲート絶縁膜３０１と比較して、欠陥を多く含む膜であると言うこともできる。
半導体層１０９のチャネル領域１０９１の上に対応する第１絶縁膜３０３の上には、ゲート電極３０４が形成される。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。したがって、ゲート電極３０４と半導体層１０９のチャネル領域１０９１との間には、下から順に、ゲート絶縁膜３０１、ＡｌＯ膜３０２、第１絶縁膜３０３の３層の絶縁膜が積層されて形成されている。
ゲート電極３０４および第１絶縁膜３０３を覆って、第２絶縁膜３０５が形成される。第２絶縁膜３０５はＳｉＮで形成される。第２絶縁膜３０５の上には、第３絶縁膜３０６が形成される。第３絶縁膜３０６はＳｉＯで形成される。
その後、ＯＳＴＦＴにソースドレイン電極配線３０８を形成するため、半導体層１０９のドレイン領域１０９２およびソース領域１０９３が露出するように、第２絶縁膜３０５および第３絶縁膜３０６にコンタクトホール３０７を形成する。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。その後、コンタクトホール３０７に、半導体層１０９のドレイン領域１０９２およびソース領域１０９３に接続されたソースドレイン電極配線３０８を形成する。
このように、第１絶縁膜３０３を設けたことにより、半導体層１０９のチャネル領域１０９１にはＡｌＯ膜３０２やゲート絶縁膜３０２から十分な酸素が供給され、高抵抗化される。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。また、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置を実現できる。これにより、表示装置の表示不良が低減でき、表示装置の歩留まりを向上させることができる。
（変形例３）
図２５は、変形例３に係る半導体装置１０ｃの構成例を示す断面図である。図２５に示す半導体装置１０ｃが図２４に示す半導体装置１０ｂと異なる点は、図２５において、ゲート絶縁膜３０１、ＡｌＯ膜３０２および第１絶縁膜３０３がゲート電極３０４の下にのみ設けられている点である。このため、図２５に示す様に、第２絶縁膜３０５が、下地膜１０１、半導体層１０９、ゲート絶縁膜３０１、ＡｌＯ膜３０２、第１絶縁膜３０３およびゲート電極３０４を覆う様に設けられている。変形例３において、変形例２と同様に、ゲート電極３０４と半導体層１０９のチャネル領域１０９１との間には、下から順に、ゲート絶縁膜３０１、ＡｌＯ膜３０２、第１絶縁膜３０３の３層の絶縁膜が積層されて形成されている。図２５に示す半導体装置１０ｃの他の構成は、図２４に示す半導体装置１０ｂと同じであるので、説明は省略する。
（変形例２に係る半導体装置１０ｂの製造方法）
次に、図２６〜図３１を用いて、図２４に示す半導体装置１０ｂを実現する製造方法を説明する。
図２６は、ＡｌＯ膜３０２を形成した状態を示す断面図である。絶縁性の基板１００の上に下地膜１０１を形成し、下地膜１０１の上に半導体層１０９を形成する。下地膜１０１および半導体層１０９を覆ってゲート絶縁膜３０１を形成し、ゲート絶縁膜３０１の上にＡｌＯ膜３０２を形成する。基板１００は、ガラスあるいは樹脂で形成されている。下地膜１０１は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。半導体層１０９は、酸化物半導体（ＯＳ）で形成されている。ゲート絶縁膜３０１は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ゲート絶縁膜３０１の膜厚は、たとえば、１００ｎｍ程度である。ゲート絶縁膜３０１の成膜温度は、たとえば、３５０°Ｃ程度である。
実施形態で説明されたと同様に、ＡｌＯ膜３０２は、反応性スパッタリングによって形成する。反応性スパッタリングで形成されたＡｌＯ膜３０２は、大量の酸素（Ｏ）を含んでいる。この酸素（Ｏ）はゲート絶縁膜３０１に打ち込まれることになる。
図２７は、第１絶縁膜３０３を形成した状態を示す断面図である。ＡｌＯ膜３０２の上に、第１絶縁膜３０３を形成する。第１絶縁膜３０３は、ＣＶＤによるＳｉＯによって形成する。第１絶縁膜３０３の膜厚は、たとえば、４０ｎｍ程度である。第１絶縁膜３０３の成膜温度は、たとえば、２５０°Ｃ程度である。第１絶縁膜３０３は、ＡｌＯ膜３０２のクラックや穴を覆う様な蓋の役割を有している。したがって、異物などが原因でＡｌＯ膜１１３に形成された穴、クラックおよびピンホール等は第１絶縁膜３０３によって蓋がされることになる。
第１絶縁膜３０３を形成した後、アニール処理が行われる。アニール処理により、半導体層１０９には、ＡｌＯ膜３０２やゲート絶縁膜３０１から酸素が供給されて、酸化される。これにより、半導体層１０９のチャネル領域１０９１が高抵抗化されることになる。アニール処理の温度は、たとえば、３５０°Ｃ程度である。アニール処理の温度は、２５０°Ｃ以上の温度が適している。
これにより、異物などが原因でＡｌＯ膜３０２に形成された穴、クラックおよびピンホール等がある場合、第１絶縁膜３０３から放出された酸素は、ＡｌＯ膜３０２の穴、クラックおよびピンホールを介して、ゲート絶縁膜３０１側に移動するので、半導体層１０９のチャネル領域１０９１の酸化不足を抑制することも可能である。
図２８は、ゲート電極３０４を選択的に形成した状態を示す断面図である。ゲート電極３０４が、第１絶縁膜３０３の上に選択的に形成される。ゲート電極３０４は、図２４に示す様に、半導体層１０９のチャネル領域（１０９１）の上側の位置また領域を覆う様に、第１絶縁膜３０３の上に選択的に形成されていることになる。ゲート電極３０４は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。なお、先述したアニール処理は、この段階で行われても良い。
図２９は、イオンインプランテーションＩ／Ｉを説明する断面図である。ゲート電極３０４をマスクとして、イオンインプランテーションＩ／Ｉを行い、ゲート電極３０４で覆われた部分以外の半導体層１０９の領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化（Ｎ＋）される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
図３０は、第３絶縁膜３０６が形成された状態を示す断面図である。ゲート電極３０４および第１絶縁膜３０３を覆って、第２絶縁膜３０５が形成される。第２絶縁膜３０５はＳｉＮで形成される。第２絶縁膜３０５の上には、第３絶縁膜３０６が形成される。第３絶縁膜３０６はＳｉＯで形成される。
図３１は、コンタクトホール３０７を形成した状態を示す断面図である。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール３０７は、ドレイン領域１０９２とソース領域１０９３が露出するように、絶縁膜（３０６、３０５、３０３、３０２、３０１）に形成する。
その後、コンタクトホール３０７に、ソースドレイン電極配線３０８を形成する。以上により、図２４に示す様に、酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴ）を備えた半導体装置１０ｂが形成される。
（変形例３に係る半導体装置１０ｃの製造方法）
次に、図２５に示す半導体装置１０ｃを実現する製造方法を説明する。半導体装置１０ｃの製造方法において、半導体装置１０ｂを実現する製造方法で説明した図２６〜図２８までの製造工程は同じであるので、重複する説明は省略し、図２８以降の製造工程を、図３２〜図３５を用いて説明する。
図３２は、ゲート絶縁膜３０１、ＡｌＯ膜３０２および第１絶縁膜３０３をエッチングなどにより削った状態を示す断面図である。ゲート電極３０４の下に、ゲート絶縁膜３０１、ＡｌＯ膜３０２および第１絶縁膜３０３は残るように、ゲート絶縁膜３０１、ＡｌＯ膜３０２および第１絶縁膜３０３をエッチングなどにより削除する。これにより、下地膜１０１および半導体層１０９の一部が露出することなる。半導体層１０９の露出する部分は、ゲート絶縁膜３０１によって覆われていない半導体層１０９の部分に対応する。なお、先述したアニール処理は、この段階で行われても良い。
図３３は、イオンインプランテーションＩ／Ｉを説明する断面図である。ゲート電極３０４をマスクとして、イオンインプランテーションＩ／Ｉを行い、ゲート絶縁膜３０１から露出している半導体層１０９の領域（ドレイン領域１０９２およびソース領域１０９３とされる領域）に導電性を付与する。イオンインプランテーションＩ／Ｉのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションＩ／Ｉによって、半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。その後、水素雰囲気下で、活性化処理が行われ、ドレイン領域１０９２およびソース領域１０９３が低抵抗化される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタＯＳＴＦＴを実現することが出来る。
図３４は、第３絶縁膜３０６を形成した状態を示す断面図である。下地膜１０１、半導体層１０９、ゲート絶縁膜３０１、ＡｌＯ膜３０２、第１絶縁膜３０３およびゲート電極３０４を覆う様に、第２絶縁膜３０５を形成する。次に、第２絶縁膜３０５の上に第３絶縁膜３０６を形成する。第２絶縁膜３０５はＣＶＤによるＳｉＮで形成される。第３絶縁膜３０６はＣＶＤによるＳｉＯで形成される。
図３５は、コンタクトホール３０７を形成した状態を示す断面図である。コンタクトホール３０７は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のガスを用いたドライエッチングで形成される。コンタクトホール３０７は、ドレイン領域１０９２とソース領域１０９３が露出するように、絶縁膜（３０６、３０５）に形成する。
その後、コンタクトホール３０７に、ソースドレイン電極配線３０８を形成する。以上により、図２５に示す様に、酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴ）を備えた半導体装置１０ｃが形成される。
本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
ＤＳＰ：表示装置ＤＳＰ、 ＰＮＬ：表示パネル、 ＤＡ：表示領域、 ＮＤＡ：非表示領域、 ＳＵＢ１：第１基板（アレイ基板）、 ＳＵＢ２：第２基板（対向基板）、 ＳＥ材：シール、 ＬＣ：液晶層、 ＭＡ：実装部、 ＰＸ：画素、 ＴＦＴ１：薄膜トランジスタ（ＬＴＰＴＦＴ）、 ＴＦＴ２：薄膜トランジスタ（ＯＳＴＦＴ）、 １：フレキシブルプリント回路基板、 ２：ＩＣチップ、 ３：回路基板、 １０：半導体装置、 １００：基板、 １０１：下地膜、 １０２：第１半導体層、 １０４：第１ゲート絶縁膜、 １０５：第１ゲート電極、 １０６：遮光層、 １０７：第１絶縁膜、 １０８：第２絶縁膜、 １０９：第２半導体層、 １１１：金属層、 １１２：第２ゲート絶縁膜、 １１３：ＡｌＯ膜、 １１４：第３絶縁膜、 １１６：第２ゲート電極、 １１７：第４絶縁膜、 １１８：第５絶縁膜、 １０９１：チャネル領域、 １０９２：ドレイン領域、 １０９３：ソース領域、 ３０１：ゲート絶縁膜、 ３０２：ＡｌＯ膜、 ３０３：第１絶縁膜、 ３０４：ゲート電極、３０５：第２絶縁膜、 ３０６：第３絶縁膜

Claims (20)

  1. 酸化物半導体を有する薄膜トランジスタを備え、
    前記酸化物半導体は、ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を有し、
    前記薄膜トランジスタは、
    前記チャネル領域の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたアルミニュウム酸化膜と、
    前記アルミニュウム酸化膜の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられたゲート電極と、を含む、
    半導体装置。
  2. 前記絶縁膜は、前記ゲート絶縁膜と比較して、低い温度で成膜されたＳｉＯ膜である、請求項１に記載の半導体装置。
  3. 前記絶縁膜の成膜温度は、２５０°Ｃである、請求項２に記載の半導体装置。
  4. 前記絶縁膜は、前記ゲート絶縁膜と比較して、欠陥を多く含む、請求項２に記載の半導体装置。
  5. 前記アルミニュウム酸化膜の膜厚は、１０ｎｍ〜５０ｎｍであり、
    前記絶縁膜の膜厚は、４０ｎｍ〜８０ｎｍである、請求項２に記載の半導体装置。
  6. 前記酸化物半導体は、ＩＧＺＯである、請求項２に記載の半導体装置。
  7. 前記半導体装置は、画素を含む表示領域を有する表示パネルに内蔵される半導体装置であり、
    前記薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、請求項２に記載の半導体装置。
  8. 基板と、
    前記基板の上に設けられ、多結晶シリコンで構成された第１薄膜トランジスタと、
    前記基板の上に設けられ、酸化物半導体で構成された第２薄膜トランジスタと、を含み、
    前記第２薄膜トランジスタの前記酸化物半導体は、
    前記酸化物半導体は、ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を有し、
    前記第２薄膜トランジスタは、
    前記チャネル領域の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたアルミニュウム酸化膜と、
    前記アルミニュウム酸化膜の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられたゲート電極と、を含む、
    半導体装置。
  9. 前記絶縁膜は、前記ゲート絶縁膜と比較して、低い温度で成膜されたＳｉＯ膜である、請求項８に記載の半導体装置。
  10. 前記絶縁膜の成膜温度は、２５０°Ｃである、請求項９に記載の半導体装置。
  11. 前記絶縁膜は、前記ゲート絶縁膜と比較して、欠陥を多く含む、請求項９に記載の半導体装置。
  12. 前記アルミニュウム酸化膜の膜厚は、１０ｎｍ〜５０ｎｍであり、
    前記絶縁膜の膜厚は、４０ｎｍ〜８０ｎｍである、請求項９に記載の半導体装置。
  13. 前記酸化物半導体は、ＩＧＺＯである、請求項８に記載の半導体装置。
  14. 前記第２薄膜トランジスタは、前記第１薄膜トランジスタよりも、上方に位置する、請求項８に記載の半導体装置。
  15. 前記半導体装置は、画素を含む表示領域と前記表示領域の外周に位置する非表示領域とを有する表示パネルに内蔵される半導体装置であり、
    前記第１薄膜トランジスタは、前記非表示領域に設けられ、前記画素を制御する駆動回路を構成し、
    前記第２薄膜トランジスタは、前記画素に設けられたスイッチング素子を構成する、請求項８に記載の半導体装置。
  16. ドレイン領域と、ソース領域と、前記ドレイン領域と前記ソース領域との間に設けられたチャネル領域と、を含む酸化物半導体の半導体層を有する薄膜トランジスタを含む半導体装置の製造方法であって、
    基板の上に、前記半導体層を選択的に形成する工程と、
    前記半導体層の前記チャネル領域の上に位置するように、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に、アルミニュウム酸化膜を形成する工程と、
    前記アルミニュウム酸化膜の上に、絶縁膜を形成する工程と、
    酸素により前記半導体層の前記チャネル領域を酸化する工程と、
    前記絶縁膜の上に、ゲート電極を形成する工程と、
    前記ゲート電極をマスクとしてイオンインプランテーションを行い、前記半導体層の前記ドレイン領域および前記ソース領域に導電性を付与する工程と、を含む、
    半導体装置の製造方法。
  17. 前記絶縁膜の成膜温度は、前記ゲート絶縁膜の成膜温度と比較して、低い、請求項１６に記載の半導体装置の製造方法。
  18. 前記絶縁膜の成膜温度は、２５０°Ｃであり、
    前記ゲート絶縁膜の成膜温度は、３５０°Ｃである、請求項１７に記載の半導体装置の製造方法。
  19. 前記酸化する工程は、アニール処理を含み、
    アニール処理の温度は、２５０°Ｃ以上である、請求項１８に記載の半導体装置の製造方法。
  20. 前記ゲート絶縁膜の膜厚は、１００ｎｍであり、
    前記アルミニュウム酸化膜の膜厚は、１０ｎｍであり、
    前記絶縁膜の膜厚は、４０ｎｍである、請求項１６に記載の半導体装置の製造方法。
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