KR20150043238A - 박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기 - Google Patents

박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기 Download PDF

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KR20150043238A
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미치히로 칸노
타카히로 카와무라
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소니 주식회사
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Abstract

간이한 구조에 의해 게이트 부 바이어스시에 있어서의 리크 전류를 저감하는 것이 가능한 박막 트랜지스터 및 그 제조 방법, 표시 장치 및 전자 기기를 제공하는 것으로서, 박막 트랜지스터는, 게이트 전극과, 게이트 전극에 대향하여 채널 영역을 갖는 반도체막과, 반도체막의 측벽의 적어도 게이트 전극측의 단부 부근에 마련된 절연막을 구비한다.

Description

박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME, AND DISPLAY UNIT AND ELECTRONIC APPARATUS}
본 기술은, 보텀 게이트 구조를 갖는 박막 트랜지스터(TFT ; Thin Film Transistor) 및 그 제조 방법과 이 박막 트랜지스터를 구비한 표시 장치 및 전자 기기에 관한 것이다.
박막 트랜지스터는 게이트 오프시에 소스·드레인 전극 사이에 리크 전류(오프 전류)가 흐르는 경우가 있다. 이 오프 전류가 표시 장치를 구성하는 박막 트랜지스터에서 대량으로 흐르면 멸점이나 휘점이 발생하고, 패널상에서는 얼룩이나 거친느낌 등의 특성 이상이 일어나고, 신뢰성이 저하된다. 오프 전류는, 주로 소스·드레인 - 채널 사이에 고전계 영역이 걸림에 의한 캐리어의 생성에 기인하고 있고, 게이트 부 바이어스시에 현저하게 보여진다.
한편 응답 속도의 점이나 구동 전류의 확보의 점에서 온 전류의 확보도 중요하다. 이 때문에, 높은 온/오프비를 갖는 박막 트랜지스터가 요구되고 있고, 예를 들면 특허 문헌 1 내지 3에서는, 온 전류를 저하시키지 않고서 오프 전류를 억제하는 방법으로서 여러 가지의 LDD(Lightly Doped Drain) 구조가 제안되어 있다.
특허 문헌 1 : 일본 특개2002-313808호 공보 특허 문헌 2 : 일본 특개2010-182716호 공보 특허 문헌 3 : 일본 특개2008-258345호 공보
그러나, 상술한 바와 같은 LDD 구조를 갖는 박막 트랜지스터는 구조가 복잡하기 때문에 제조 프로세스에서 편차가 생기기 쉽다는 문제가 있다.
본 기술은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 간이한 구조에 의해 게이트 부 바이어스(negative bias)시에 있어서의 리크 전류를 저감하는 것이 가능한 박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기를 제공하는 것에 있다.
본 기술의 실시예에 의한 박막 트랜지스터는, 게이트 전극과, 게이트 전극에 대향하여 채널 영역을 갖는 반도체막과, 반도체막의 측벽의 게이트 전극측의 단부에 마련된 절연막을 구비한 것이다.
본 기술의 실시예의 표시 장치는 구동 소자로서 상기 박막 트랜지스터를 포함하는 것이다. 또한, 본 기술의 전자 기기는 상기 표시 장치를 구비한 것이다.
본 기술의 박막 트랜지스터에서는, 반도체막의 측벽의 게이트 전극측의 단부에 마련한 절연막에 의해, 게이트 부 바이어스시에 있어서의 고전계 영역이 반도체막으로부터 떨어진다.
본 기술의 실시예의 박막 트랜지스터의 제조 방법은, 기판상에 게이트 전극을 형성하는 공정과, 게이트 전극상에 상기 게이트 전극에 대향하여 채널 영역을 갖는 반도체막을 형성하는 공정과, 반도체막의 측벽의 게이트 전극측의 단부에 절연막을 형성하는 공정을 포함하는 것이다.
상기 전술한 것은 일반적인 설명으로, 이하 상세한 설명은 예시적이며, 청구되는 바와 같은 기술을 설명하기 위한 것으로 이해되어야 할 것이다.
본 기술의 박막 트랜지스터 및 그 제조 방법과 표시 장치 및 전자 기기에 의하면, 반도체막의 게이트 전극측의 측벽 단부에 절연막을 마련하도록 하였기 때문에, 반도체막과 고전계 영역과의 거리를 취하는 것이 가능해진다. 따라서, 반도체막의 전계가 완화되어, 게이트 부 바이어스시에 있어서의 리크 전류를 저감할 수 있다.
도 1a는 본 기술의 제1의 실시의 형태에 관한 박막 트랜지스터의 구조를 도시하는 평면도.
도 1b는 도 1a에 도시한 박막 트랜지스터의 단면도.
도 2a는 도 1b에 도시한 박막 트랜지스터의 제조 방법을 공정순으로 도시하는 단면도.
도 2b는 도 2a에 계속된 공정을 도시하는 단면도.
도 2c는 도 2b에 계속된 공정을 도시하는 단면도.
도 2d는 도 2c에 계속된 공정을 도시하는 단면도.
도 2e는 도 2d에 계속된 공정을 도시하는 단면도.
도 3은 도 1b에 도시한 박막 트랜지스터를 구비한 표시 장치의 단면도.
도 4는 도 3에 도시한 표시 장치의 전체 구성을 도시하는 도면.
도 5는 도 4에 도시한 화소 구동 회로의 한 예를 도시하는 회로도.
도 6은 다크 상태에서의 전류와 전압과의 관계를 도시하는 특성도.
도 7은 본 개시의 제2의 실시의 형태에 관한 박막 트랜지스터의 단면도.
도 8a는 도 7에 도시한 박막 트랜지스터의 제조 방법을 공정순으로 도시하는 단면도.
도 8b는 도 8a에 계속된 공정을 도시하는 단면도.
도 9a는 변형예 1에 관한 박막 트랜지스터의 구조를 도시하는 평면도.
도 9b는 도 9a에 도시한 박막 트랜지스터의 단면도.
도 10은 변형예 2에 관한 박막 트랜지스터의 구조를 도시하는 단면도.
도 11a는 변형예 3에 관한 박막 트랜지스터의 구조의 한 예를 도시하는 단면도.
도 11b는 변형예 3에 관한 박막 트랜지스터의 구조의 다른 예를 도시하는 단면도.
도 11c는 변형예 3에 관한 박막 트랜지스터의 구조의 다른 예를 도시하는 단면도.
도 11d는 변형예 3에 관한 박막 트랜지스터의 구조의 다른 예를 도시하는 단면도.
도 12는 상기 실시의 형태 등의 박막 트랜지스터의 적용예 1의 외관을 도시하는 사시도.
도 13a는 적용예 2의 표측에서 본 외관을 도시하는 사시도.
도 13b는 적용예 2의 이측에서 본 외관을 도시하는 사시도.
도 14는 적용예 3의 외관을 도시하는 사시도.
도 15는 적용예 4의 외관을 도시하는 사시도.
도 16a는 적용예 5의 닫은 상태의 정면도, 좌측면도, 우측면도, 상면도 및 하면도.
도 16b는 적용예 5의 연 상태의 정면도 및 측면도.
이하, 본 기술의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태(사이드월·완전 차광 구조를 갖는 예)
1-1. 전체 구성
1-2. 제조 방법
1-3. 표시 장치
1-4. 작용·효과
]2. 제2의 실시의 형태(사각형상 절연막·완전 차광 구조를 갖는 예)
3. 변형예 1(사이드월·부분 차광 구조를 갖는 예)
4. 변형예 2(사각형상 절연막·부분 차광 구조를 갖는 예)
5. 변형예 3(반도체막상에 채널 보호막을 갖는 예)
6. 적용예
<제1의 실시의 형태>
(1-1. 전체 구성)
도 1a는, 본 개시의 제1의 실시의 형태에 관한 보텀 게이트형(역스태거형)의 박막 트랜지스터(박막 트랜지스터(10))의 평면 구성을 도시한 것이고, 도 1b는 도 1a에 도시한 I-I 일점파선에서의 박막 트랜지스터(10)의 단면 구성을 모식적으로 도시한 것이다. 이 박막 트랜지스터(10)는, 반도체막(14)으로서 예를 들면 폴리실리콘 등을 이용한 TFT이고, 예를 들면 유기 EL 디스플레이 등의 구동 소자로서 이용되는 것이다. 이 박막 트랜지스터(10)에서는, 기판(11)상에 게이트 전극(12), 게이트 절연막(13), 채널 영역(14C)을 형성하는 반도체막(14) 및 한 쌍의 소스·드레인 전극(소스 전극(15A), 드레인 전극(15B))이 이 순서로 마련되어 있다. 본 실시의 형태에서는, 반도체막(14)의 측면(14A)에는 절연막(16)이 마련되어 있다. 또한, 반도체막(14)의 면적은 게이트 전극(12)보다도 작고, 환언하면 기판(11)측에서 보아 반도체막(14)은 게이트 전극(12)에 완전히 덮여진 상태로 되어 있다. 즉, 이 박막 트랜지스터(10)를, 액정 표시 장치에 이용하는 경우에는 백라이트 등의 배면으로부터 조사되는 광은 게이트 전극(12)에 의해 완전히 차폐된다(완전 차광 구조).
기판(11)은, 유리 기판이나 플라스틱 필름 등에 의해 구성되어 있다. 플라스틱 재료로서는, 예를 들면 PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프탈레이트) 등을 들 수 있다. 스퍼터링법 등에 의해, 기판(11)을 가열하는 일 없이 반도체막(14)을 성막하는 것이 가능하면, 기판(11)에 염가의 플라스틱 필름을 사용하는 것도 가능하다. 이 밖에, 표면에 절연 처리가 시행된 스테인리스, 알루미늄(Al), 구리(Cu) 등의 금속 시트를 사용하여도 좋다.
게이트 전극(12)은, 박막 트랜지스터(10)에 게이트 전압을 인가하고, 이 게이트 전압에 의해 반도체막(14) 중의 캐리어 밀도를 제어하는 역할을 갖는 것이다. 게이트 전극(12)은 기판(11)상의 선택적인 영역에 마련되고, 예를 들면 백금(Pt), 티탄(Ti), 루테늄(Ru), 몰리브덴(Mo), Cu, 텅스텐(W), 니켈(Ni), Al 및 탄탈(Ta) 등의 금속 단체 또는 합금에 의해 구성되어 있다. 또한, 이 중의 2종 이상을 적층시켜서 사용하도록 하여도 좋다.
게이트 절연막(13)은, 게이트 전극(12)과 반도체막(14)과의 사이에, 예를 들면, 두께 50㎚ 내지 1㎛의 범위로 마련되어 있다. 게이트 절연막(13)은, 예를 들면 실리콘산화막(SiO), 실리콘질화막(SiN), 실리콘산질화막(SiON), 하프늄산화막(HfO), 알루미늄산화막(AlO), 질화알루미늄막(AlN), 탄탈산화막(TaO), 지르코늄산화막(ZrO), 하프늄산질화막, 하프늄실리콘산질화막, 알루미늄산질화막, 탄탈산질화막 및 지르코늄산질화막중의 적어도 하나를 포함하는 절연막에 의해 형성된다. 이 게이트 절연막(13)은 단층구조로 하여도 좋고, 또는 예를 들면 SiN과 SiO 등 2종류 이상의 재료를 사용한 적층 구조로 하여도 좋다. 게이트 절연막(13)을 적층 구조로 한 경우, 반도체막(14)과의 계면 특성을 개선하거나, 외기로부터 반도체막(14)에의 불순물(예를 들면, 수분)의 혼입을 효과적으로 억제하는 것이 가능하다. 게이트 절연막(13)은, 도포 형성 후에 에칭에 의해 소정의 형상으로 패터닝되는데, 재료에 따라서는, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 그라비어 인쇄 등의 인쇄 기술에 의해 패턴 형성하여도 좋다.
반도체막(14)은 게이트 절연막(13)상에 섬형상(島狀)으로 마련되고, 한 쌍의 소스 전극(15A) 및 드레인 전극(15B)의 사이의 게이트 전극(12)에 대향되는 위치에 채널 영역(14C)을 갖고 있다. 반도체막(14)은, 예를 들면 폴리실리콘, 어모퍼스실리콘 외에, In, Ga, Zn, Sn, Al 및 Ti 중의 적어도 1종의 원소의 산화물을 주성분으로서 포함하는 산화물 반도체에 의해 구성되어 있다. 구체적으로는, 예를 들면 산화아연(ZnO), 산화인듐주석(Indium Tin Oxide ; ITO), In-M-Zn-O(M은 Ga, Al, Fe, Sn 중 적어도 1종) 등을 들 수 있다. 반도체막(14)의 두께는 예를 들면 20㎚ 내지 100㎚이다.
또한, 반도체막(14)의 재료로서는, 상기 재료 외에, 예를 들면 peri-Xanthenoxanthene(PXX) 유도체 등의 유기 반도체 재료를 사용하여도 좋다. 유기 반도체 재료로서는, 예를 들면, 폴리티오펜, 폴리티오펜에 헥실기를 도입한 폴리-3-헥실티오펜[P3HT], 펜타센[2,3,6,7-디벤조안트라센], 폴리안트라센, 나프타센, 헥사센, 헵타센, 디벤조펜타센, 테트라벤조펜타센, 크리센, 페릴렌, 코로넨, 테릴렌, 오발렌, 쿼테릴렌, 서컴안트라센, 벤조피렌, 디벤조피렌, 트리페닐렌, 폴리피롤, 폴리아닐린, 폴리아세틸렌, 폴리디아세틸렌, 폴리페닐렌, 폴리푸란, 폴리인돌, 폴리비닐카르바졸, 폴리셀레노펜, 폴리텔루로펜, 폴리이소티아나프텐, 폴리카르바졸, 폴리페닐렌술피드, 폴리페닐렌비닐렌, 폴리페닐렌술피드, 폴리비닐렌술피드, 폴리티에닐렌비니렌, 폴리나프탈렌, 폴리피렌, 폴리아즐렌, 구리프탈로시아닌으로 대표되는 프탈로시아닌, 메로시아닌, 헤미시아닌, 폴리에틸렌디옥시티오펜, 피리다진, 나프탈렌테트라카르본산디이미드, 폴리(3,4-에틸렌디옥시티오펜)/폴리스티렌술폰산[PEDOT/PSS], 4,4'-비페닐디티올(BPDT), 4,4'-디이소시아노비페닐, 4,4'-디이소시아노-p-테르펜일, 2,5-비스(5'-티오아세톡실-2'-티오페닐)티오펜, 2,5-비스(5'-티오아세톡실-2'-티오페닐)티오펜, 4,4'-디이소시아노페닐, 벤지딘(비페닐-4,4'-디아민), TCNQ(테트라시아노퀴노디메탄), 테트라티아풀발렌(TTF)-TCNQ 착체, 비스에치렌테트라티아풀발렌(BEDTTTF)-과염소산 착체, BEDTTTF-요오드 착체, TCNQ-요오드 착체로 대표되는 전하 이동 착체, 비페닐-4,4'-디카르본산, 1,4-디(4-티오페닐아세틸렌일)-2-에틸벤젠, 1,4-디(4-이소시아노페닐아세틸렌일)-2-에틸벤젠, 덴드리머, C60, C70, C76, C78, C84 등의 플라렌, 1,4-디(4-티오페닐에티닐)-2-에틸벤젠, 2,2"-디히드록시-1,1':4',1"-테르펜일, 4,4'-비페닐디에탄알, 4,4'-비페닐디올, 4,4'-비페닐디이소시아네이트, 1,4-디아세틸렌일벤젠, 디에틸비페닐-4,4'-디카르복실레이트, 벤조[1,2-c;3,4-c';5,6-c"]트리스[1,2]디티올-1,4,7-트리티온, 알파-섹시티오펜, 테트라티오테트라센, 테트라셀레노테트라센,
테트라텔루로테트라센, 폴리(3-알킬티오펜), 폴리(3-티오펜-β-에탄술폰산), 폴리(N-알킬피롤)폴리(3-알킬피롤), 폴리(3,4-디알킬피롤), 폴리(2,2'-티엔일피롤, 폴리(디벤조티오펜술피드), 퀴나크리돈을 들 수 있다. 또한, 이 밖에, 축합 다환 방향족 화합물, 포르피린계 유도체, 페닐비닐리덴계의 공역계 올리고머 및 티오펜계의 공역계 올리고머로 이루어지는 군으로부터 선택된 화합물을 사용하여도 좋다. 또한, 유기 반도체 재료와 절연성의 고분자 재료를 혼합하여 사용하여도 상관없다.
본 실시의 형태에서는, 상술한 바와 같이 반도체막(14)의 측면(14A)에 절연막(16)이 마련되어 있다. 이 절연막(16)은, 상세는 후술하지만 반도체막(14)을 형성한 후, 여기서는 사이드월형상으로 마련되어 있다. 절연막(16)의 재료로서는, 예를 들면 SiO2, SiN 또는 SiON을 들 수 있고, 특히 하지의 게이트 절연막과는 다른 재료를 사용함에 의해 균일한 막을 형성하기 쉽다.
절연막(16)의 폭(Ls)은, 반도체막(14)과, 소스 전극(15A) 및 드레인 전극(15B)과의 계면의 거리가 떨어져 있을수록 바람직하다. 구체적으로는, 절연막(16)의 폭(Ls)은 반도체막(14)의 적층 방향(Y방향)의 막두께(Tsi)의 1% 이상 200% 이하인 것이 바람직하고, 환언하면 2㎚ 이상 300㎚ 이하인 것이 바람직하다. 또한, 보다 바람직하게는, 0.5% 이상 100% 이하, 즉 5㎚ 이상 200㎚ 이하이다. 이에 의해, 게이트 전극(12)과, 소스 전극(15A) 및 드레인 전극(15B)과의 사이에 생기는 고전계 영역을 반도체막(14)으로부터 떨어지게 할 수 있다. 따라서, 게이트 오프(0V 또는 게이트 부바이어스)시에 있어서의 반도체막(14) 중의 전계가 완화되고, 리크 전류가 저감된다.
또한, 본 실시의 형태에서는 절연막(16)은 반도체막(14)의 측면 전체에 마련되어 있지만, 이것으로 한하지 않고, 적어도 게이트 전극(12)측의 하단, 환언하면 반도체막(14)과 게이트 절연막(13)과의 계면 부근에 마련되어 있으면 좋다. 또한, 도 1a에 도시한 바와 같이 패터닝된 반도체막(14)의 외주 측면 전체에 형성하는 것이 바람직하지만, 예를 들면 게이트 전극(12)의 연재 방향(Z방향)에 평행한 반도체막(14)의 측면에만 절연막(16)을 마련하여도 상술한 효과는 얻어진다.
한 쌍의 소스 전극(15A) 및 드레인 전극(15B)은, 서로 이간하여 반도체막(14)상에 마련되고, 반도체막(14)에 전기적으로 접속되어 있다. 이 소스 전극(15A) 및 드레인 전극(15B)에는, 게이트 전극(12)과 같은 재료, 예를 들면 Al, Mo, Ti 또는 Cu 등의 단층막 또는 이 중의 2종 이상으로 이루어지는 적층막을 사용할 수 있다.
이 박막 트랜지스터(10)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
(1-2. 제조 방법)
우선, 도 2a에 도시한 바와 같이, 기판(11)의 전면에 예를 들면 스퍼터링법이나 진공 증착법을 이용하여, 게이트 전극(12)이 되는 금속막을 형성한다. 뒤이어, 이 금속막을 예를 들면 포토 리소그래피 및 에칭을 이용하여 패터닝함에 의해, 게이트 전극(12)을 형성한다.
계속해서, 도 2b에 도시한 바와 같이, 기판(11) 및 게이트 전극(12)의 전면에, 게이트 절연막(13) 및 반도체막(14)을 차례로 성막한다. 구체적으로는, 기판(11)상의 전면에 예를 들면 플라즈마 화학 기상 성장(PECVD)법에 의해 실리콘산화막을 성막하여 게이트 절연막(13)을 형성한다. 게이트 절연막(13)의 형성에는 스퍼터링법을 이용하도록 하여도 좋다. 다음에, 이 게이트 절연막(13)상에 예를 들면 어모퍼스실리콘으로 이루어지는 반도체막(14)을 형성한다. 반도체막(14)은 게이트 절연막(13)상에 어모퍼스실리콘을, 예를 들면 DC(Direct Current ; 직류) 스퍼터링법에 의해 성막한다.
계속해서, 도 2c에 도시한 바와 같이 포토 리소그래피 및 에칭에 의해 반도체막(14)을 패터닝한다. 또한, 반도체막(14)의 재료로서 산화물 반도체 재료를 사용하는 경우에는, RF(Radio Frequency ; 고주파) 스퍼터링법 등에 의해 성막하는 것도 가능하지만, 퇴적 속도의 점에서 DC 스퍼터링법을 이용하는 것이 바람직하다.
다음에, 도 2d에 도시한 바와 같이 반도체막(14)의 측면에 절연막(16)을 형성한다. 구체적으로는, 예를 들면 CVD법을 이용하여 성막한 후, 에치백 프로세스를 이용함에 의해 사이드월형상의 절연막(16)이 형성된다.
계속해서, 도 2e에 도시한 바와 같이, 예를 들면 포토 리소그래피법을 이용하는 에칭에 의해 한 쌍의 소스 전극(15A) 및 드레인 전극(15B)을 형성한다. 구체적으로는, 예를 들면 Al막, Ti막, Al막의 순으로 성막한 후, Al막상에 레지스트(도시 생략)를 형성한 후 포토 리소그래피법을 이용하여 패터닝을 행하여, 소스 전극(15A) 및 드레인 전극(15B)을 형성한다. 이상에 의해, 반도체막(14)의 측면에 사이드월형상의 절연막(16)을 갖는 박막 트랜지스터(10)가 완성된다
(1-3. 표시 장치)
도 3은, 상기 박막 트랜지스터(10)를 구동 소자로서 구비한 반도체 장치(여기서는, 표시 장치(1))의 단면 구성을 도시한 것이다. 이 표시 장치(1)는, 발광 소자로서 복수의 유기 발광 소자(20R, 20G, 20B)(소자)를 구비한 자발광형의 표시 장치이고, 기판(11)의 위에, 화소 구동 회로 형성층(L1), 유기 발광 소자(20R, 20G, 20B)를 포함하는 발광 소자 형성층(L2) 및 대향 기판(도시 생략)을 이 순으로 갖고 있다. 표시 장치(1)는, 대향 기판측으로부터 광이 취출되는 톱 이미션형의 표시 장치이고, 화소 구동 회로 형성층(L1)에 박막 트랜지스터(10)가 포함되어 있다.
도 4는, 표시 장치(1)의 전체 구성을 도시한 것이다. 표시 장치(1)는, 기판(11)의 위에 표시 영역(110)을 가지며, 극박형의 유기 발광 컬러 디스플레이 장치 등으로서 이용된다. 기판(11)상의 표시 영역(110)의 주변에는, 예를 들면 영상 표시용의 드라이버인 신호선 구동 회로(120) 및 주사선 구동 회로(130)가 마련되어 있다.
표시 영역(110)에는, 매트릭스형상으로 2차원 배치된 복수의 유기 발광 소자(20R, 20G, 20B)와, 그들을 구동하기 위한 화소 구동 회로(140)가 형성되어 있다. 화소 구동 회로(140)에서, 열방향으로는 복수의 신호선(120A)이 배치되고, 행방향으로는 복수의 주사선(130A)이 배치되어 있다. 각 신호선(120A)과 각 주사선(130A)과의 각 교차점에, 유기 발광 소자(20R, 20G, 20B)가 대응하여 마련되어 있다. 각 신호선(120A)은 신호선 구동 회로(120)에, 각 주사선(130A)은 주사선 구동 회로(130)에 각각 접속되어 있다.
신호선 구동 회로(120)는, 신호 공급원(도시 생략)으로부터 공급되는 휘도 정보에 응한 영상 신호의 신호 전압을, 신호선(120A)을 통하여 선택된 유기 발광 소자(20R, 20G, 20B)에 공급하는 것이다.
주사선 구동 회로(130)는, 입력되는 클록 펄스에 동기하여 스타트 펄스를 차례로 시프트(전송)하는 시프트 레지스터 등에 의해 구성되어 있다. 주사선 구동 회로(130)는, 유기 발광 소자(20R, 20G, 20B)에의 영상 신호의 기록에 즈음하여 행 단위로 그들을 주사하고, 각 주사선(130A)에 주사 신호를 순차적으로 공급하는 것이다.
화소 구동 회로(140)는, 기판(11)과 유기 발광 소자(20R, 20G, 20B) 사이의 계층, 즉 화소 구동 회로 형성층(L1)에 마련되어 있다. 이 화소 구동 회로(140)는, 도 5에 도시한 바와 같이, 적어도 한쪽이 박막 트랜지스터(10)로 이루어지는 구동 트랜지스터(Tr1) 및 기록 트랜지스터(Tr2)와, 그 사이의 유지 용량(Cs)과, 유기 발광 소자(20R, 20G, 20B)를 갖는 액티브형의 구동 회로이다.
다음에, 재차 도 3을 참조하여, 화소 구동 회로 형성층(L1) 및 발광 소자 형성층(L2) 등의 상세한 구성에 관해 설명한다.
화소 구동 회로 형성층(L1)에는, 화소 구동 회로(140)를 구성하는 박막 트랜지스터(10)(구동 트랜지스터(Tr1) 및 기록 트랜지스터(Tr2))가 형성되어 있고, 또한, 신호선(120A) 및 주사선(130A)도 매설되어 있다. 상세하게는 기판(11)의 위에, 박막 트랜지스터(10) 및 평탄화층(17)이 이 순서로 마련되어 있다. 평탄화층(17)은, 주로 화소 구동 회로 형성층(L1)의 표면을 평탄화하기 위해 마련되는 것이고, 예를 들면, 폴리이미드 등의 절연성 수지 재료에 의해 형성되어 있다.
발광 소자 형성층(L2)에는, 유기 발광 소자(20R, 20G, 20B) 및 소자 분리막(18)과, 그들을 덮는 밀봉층(도시 생략)이 마련되어 있다. 유기 발광 소자(20R, 20G, 20B)는, 기판(11)의 측부터, 이노드 전극으로서의 제1 전극(21), 발광층을 포함하는 유기층(22) 및 캐소드 전극으로서의 제2 전극(23)이 각각 차례로 적층된 것이다. 유기층(22)는 제1 전극(21)측부터 예를 들면 정공 주입층, 정공 수송층, 발광층 및 전자 수송층을 이 순서로 갖고 있다. 이 발광층은 소자마다 마련된 것이라도 좋고, 각 소자에 공통되게 마련되어 있어도 좋다. 단, 발광층 이외의 층은, 필요에 응하여 마련하면 좋다. 소자 분리막(18)은 절연 재료로 이루어지고, 각 유기 발광 소자(20R, 20G, 20B)를 소자마다 분리함과 함께, 유기 발광 소자(20R, 20G, 20B)의 발광 영역을 구획하기 위한 것이다.
이와 같은 표시 장치(1)는, 텔레비전 장치, 디지털 카메라, 노트형 퍼스널 컴퓨터, 휴대 전화 등의 휴대 단말 장치 또는 비디오 카메라 등, 외부로부터 입력된 영상 신호 또는 내부에서 생성한 영상 신호를, 화상 또는 영상으로서 표시하는 모든 분야의 전자 기기의 표시 장치에 적용하는 것이 가능하다.
(1-4. 작용·효과)
전술한 바와 같이, 표시 장치의 구동 소자로서 이용되는 박막 트랜지스터에 있어서, 게이트 오프(0V 또는 게이트 부바이어스)시에 소스·드레인 전극 사이에 흐르는 리크 전류(오프 전류)가 증대하면, 화소의 멸점이나 휘점의 불량, 거친느낌 등의 화질의 저하 또는 눌어붙음 등이 일어난다. 또한, 리크 전류의 편차에 의해 소망하는 설계치보다도 큰 리크 전류가 흐르는 박막 트랜지스터가 증대하면, 그에 의해 불량 화소수도 증대하여, 표시 장치의 제조 수율을 저하시키는 요인도 된다. 또한, 화소 내뿐만 아니라, 주변 회로부의 박막 트랜지스터에서도 게이트 오프시의 소스·드레인 전극 사이의 리크 전류의 증가는, 소비 전력이 증대하는 원인으로 된다. 이 리크 전류는, 주로 소스·드레인-채널 사이에서의 강전계 영역에서의 캐리어 생성에 기인하고 있고, 이것은 게이트 부 바이어스시에 현저하게 보여진다.
이 문제를 해결하기 위해, 전술한 특허 문헌 1 내지 3과 같이 여러가지의 박막 트랜지스터가 개시되어 있지만, 복잡한 구조 때문에 제조 프로세스에서 편차가 생기고, 제조 수율이 낮다는 문제가 있다.
한편 액정 표시 장치와 같이 평면으로부터의 광조사를 행하는 표시 장치에 사용되는 박막 트랜지스터에서는, 백라이트 등의 광조사 및 그 반사광에 의해 반도체막 내에 캐리어가 생성되어, 광 리크 전류가 발생한다. 이것은, 액정 표시 장치로 한하지 않고, 유기 EL 표시 장치에서의 발광층에서의 광 및 그 반사광이라도 마찬가지이다. 게이트 오프시에 있어서의 광 리크는, 상기 오프 전류와 마찬가지로 표시 품위에 영향을 준다. 이 때문에, 일반적으로는 반도체층의 상하에 차광막을 마련함에 의해 광 리크의 발생을 억제하고 있다.
도 6은, 완전 차광 구조를 갖는 박막 트랜지스터 및 부분 차광 구조를 갖는 박막 트랜지스터의 다크시에 있어서의 전류 전압 특성을 도시한 것이다. 여기서, 완전 차광 구조란, 본 실시의 형태와 같이 게이트 전극(12)의 면적이 반도체막(14)의 면적보다도 커지도록 레이아웃된 박막 트랜지스터이다. 이와 같은 구조로 함에 의해, 게이트 전극(12)이 반도체막(14)에의 광조사를 차단하는 차광막을 겸하는 것으로 되어, 상술한 광 리크 전류를 억제할 수 있다. 부분 차광 구조란, 상세는 후술하지만 게이트 전극(12)의 면적이 반도체막(14)보다도 작게 레이아웃된 것이고, 기판(11)측에서 보아 반도체막(14)의 일부가 게이트 전극(12)에 의해 덮이지 않는다. 완전 차광형의 박막 트랜지스터에서는, 0V 이하, 즉 게이트 부 바이어스시에 있어서의 리크 전류가 증대하여 있음을 알 수 있다. 이것은, 도 1b로 부터 알 수 있는 바와 같이, 단면 구조에서 소스·드레인 전극과 게이트 전극과의 사이에 반도체막이 들어가지 않고 게이트 절연막만으로 구성된 부분이 형성된다. 이 때문에, 소스·드레인 전극과 게이트 전극과의 거리가 가까워지고, 이 부분에 고전압차가 걸리면 전계가 집중하기 쉬워지고, 반도체 중에 생성된 캐리어가 오프 리크로 된다, 즉 광조사시에 있어서의 리크가 억제되는 반면, 다크 상태에서의 리크가 발생한다는 문제가 있다.
이에 대해 본 실시의 형태에서의 박막 트랜지스터(10)에서는, 반도체막(14)의 측면에 사이드월형상의 절연막(16)을 마련하도록 하였다. 이에 의해, 게이트 전극(12)과, 소스 전극(15A) 및 드레인 전극(15B)과의 사이에 생기는 고전계 영역과 반도체막(14)의 단부와의 사이에 일정한 거리를 확보할 수가 있어서, 고전계 영역을 반도체막(14)으로부터 떨어뜨리는 것이 가능해진다.
이상과 같이 본 실시의 형태에서의 박막 트랜지스터(10)에서는, 반도체막(14)의 측면에 사이드월형상의 절연막(16)을 마련하도록 하였기 때문에, 게이트 전극(12)과, 소스 전극(15A) 및 드레인 전극(15B)과의 사이에 생기는 고전계 영역을 반도체막(14)으로부터 떨어뜨릴 수 있다. 따라서, 종래의 박막 트랜지스터의 레이아웃을 특히 변경하는 일 없이, 간이한 구조 및 제조 방법에 의해 반도체막(14) 중의 전계가 완화되고, 부 바이어스시에 있어서의 리크 전류를 저감할 수 있다. 즉, 신뢰성이 향상한 표시 장치 및 이것을 구비한 전자 기기를 제공하는 것이 가능해진다.
다음에, 제2의 실시의 형태 및 그 변형예(변형예 1 내지 3)에 관한 박막 트랜지스터(30, 40, 50, 60A 내지 60D)에 관해 설명한다. 또한, 이하에서는 상기 실시의 형태와 같은 구성 요소에 관해서는 동일한 부호를 붙이고, 적절히 그 설명을 생략한다.
<2. 제2의 실시의 형태>
도 7은, 본 개시의 제2의 실시의 형태에 관한 보텀 게이트형의 박막 트랜지스터(박막 트랜지스터(30))의 단면 구성을 도시한 것이다. 이 박막 트랜지스터(30)는, 반도체막(14)의 측면에 마련한 절연막(36)을 반도체막(14)의 측면에 따라 평행하게 마련한 점이 제1의 실시의 형태와 다르다.
본 실시의 형태에서의 박막 트랜지스터(30)는, 예를 들면 도 8a 내지 도 8C에 도시한 바와 같이 하여 제조할 수 있다. 또한, 반도체막(14)의 형성까지는 상기 제1의 실시의 형태와 같기 때문에 생략한다.
우선, 도 8a에 도시한 바와 같이 반도체막(14)의 측면(14A)에 절연막(36)을 형성한다. 구체적으로는, 예를 들면 반도체막(14)까지 형성한 후 반도체막(14)을, 예를 들면 저온 산화(예를 들면, 어모퍼스실리콘을 이용하는 경우에는 약 400 ℃)함에 의해 반도체막(14)의 표면에 산화막을 형성한다. 뒤이어, 이방성 에칭에 의해 반도체막(14)의 윗면에 형성된 산화막을 제거하여 절연막(36)을 형성한다.
이하, 도 8b에 도시한 바와 같이, 상기 제1의 실시의 형태와 마찬가지로 소스 전극(15A) 및 드레인 전극(15B)을 형성함에 의해 박막 트랜지스터(30)가 완성된다.
이상과 같이 본 실시의 형태와 같이 반도체막(14)을 산화함에 의해 절연막(36)을 형성하여도 상기 제1의 실시의 형태와 같은 효과를 얻을 수 있다. 더하여, 산화는 막두께의 편차가 적은 균일한 절연막(36)을 형성하는 것이 가능하기 때문에, 특성의 편차를 저감할 수 있다는 효과를 이룬다.
<3. 변형예 1>
도 9a는, 상기 제1의 실시의 형태의 변형예(변형예 1)에 관한 박막 트랜지스터(박막 트랜지스터(40))의 평면 구성을 도시한 것이고, 도 9b는 도 9a에 도시한 Ⅱ-Ⅱ 일점파선에서의 박막 트랜지스터(40)의 단면 구성을 도시한 것이다. 이 박막 트랜지스터(40)는, 반도체막(14)의 면적이 게이트 전극(12)보다도 크다. 환언하면 기판(11)측에서 보아 반도체막(14)이 게이트 전극(12)에서 비어져 나와 있는 상태로 되어 있고, 배면부터의 광조사에 의한 반도체막(14)에의 입사광을 완전하게는 차폐하지 않는 구조(부분 차광 구조)인 점이 제1의 실시의 형태와는 다르다.
<4. 변형예 2>
도 10은, 상기 제2의 실시의 형태의 변형예(변형예 2)에 관한 박막 트랜지스터(박막 트랜지스터(50))의 단면 구성을 도시한 것이다. 이 박막 트랜지스터(50)는, 상기 변형예 1에서의 박막 트랜지스터(40)와 마찬가지로 부분 차광 구조인 점이 제2의 실시의 형태와는 다르다.
이상과 같이, 게이트 전극(12)의 면적이 반도체막(14)보다도 작은 부분 차광 구조를 갖는 박막 트랜지스터(박막 트랜지스터(40, 50))에서도 상기 제1, 제2의 실시의 형태의 박막 트랜지스터(10, 30)와 같은 작용 및 효과를 얻을 수 있다. 또한, 절연막(46)을 마련함에 의해, 게이트 전극(12)과 소스 전극(15A) 또는 드레인 전극(15B)과의 거리가 넓어지기(l2 < l1) 때문에, 게이트 전극(12)과 소스 전극(15A) 및 드레인 전극(15B) 사이의 기생 용량을 억제하는 것이 가능해진다. 또한, 본 변형예 1, 2와 같은 부분 차광 구조를 갖는 박막 트랜지스터는, 예를 들면 톱 이미션형의 유기 EL 표시 장치나 차광을 걱정하지 않는 반도체 장치에 이용하는 것이 바람직하다.
<5. 변형예 3>
도 11a 내지 도 11d는, 상기 제1, 제2의 실시의 형태 및 변형예 1, 2의 변형예(변형예 3)에 관한 박막 트랜지스터(박막 트랜지스터(60A 내지 60D))의 단면 구성을 도시한 것이다. 이 박막 트랜지스터(60A 내지 60D)는, 반도체막(14)상의 채널 영역(14C)에 대응하는 위치에 채널 보호막(69)을 마련한 점이 상기 실시의 형태 및 변형예와는 다르다. 또한, 박막 트랜지스터(60A 내지 60D)는 각각 박막 트랜지스터(10, 30, 40, 50)에 대응하고 있다.
채널 보호막(69)은 반도체막(14)상에 마련되고, 소스 전극(15A) 및 드레인 전극(15B)의 형성시에 반도체막(14)(특히, 채널 영역(14C))의 손상을 방지하기 위한 것이다. 채널 보호막(69)은, 예를 들면 알루미늄산화막, 실리콘산화막 또는 실리콘질화막으로 이루어지고, 그 두께는 150㎚ 내지 300㎚ 정도, 바람직하게는 200㎚ 내지 250㎚이다.
채널 보호막(69)의 형성 방법은, 반도체막(14)상에 예를 들면, DC 스퍼터링법에 의해 알루미늄산화막을 성막하고, 이것을 패터닝하여 채널 보호막(5)을 형성한다. 뒤이어, 반도체막(14)상의 채널 보호막(5)을 포함하는 영역에 금속 박막을, 예를 들면 스퍼터링법에 의해 성막한 후 에칭을 행하여, 소스 전극(15A) 및 드레인 전극(15B)을 형성한다. 이 때, 채널 보호막(5)에 의해 반도체막(14)이 보호되고 있기 때문에, 에칭에 의해 반도체막(14)이 손상하는 것을 막을 수 있다.
이상과 같이, 본 변형예에서는 반도체막(14)상에 채널 보호막(69)을 마련하도록 하였기 때문에, 소스 전극(15A) 및 드레인 전극(15B)의 형성시에 있어서의 반도체막(14)의 손상이 억제된다. 또한, 반도체막(14)에 산화물 반도체 재료를 사용하는 경우에 있어서의 산소 빠짐을 억제할 수 있다. 또한, 반도체막(14)의 재료로서 유기 반도체 재료를 사용하는 경우에 있어서의 대기중의 수분 등의 반도체막(14)으로의 침입이 저감된다. 이와 같이, 반도체막(14)상에 채널 보호막(69)을 마련함에 의해, 상술한 요인에 의한 박막 트랜지스터의 특성 열화를 막는 것이 가능해진다.
<적용예>
상기 제1, 제2의 실시의 형태 및 변형예 1 내지 3에서 설명한 박막 트랜지스터(10, 30(30A, 30B, 30C), 40, 50, 60A 내지 60D)를 구비한 반도체 장치는, 표시 장치로서 알맞게 이용할 수 있다. 표시 장치로서는, 예를 들면 액정 표시 장치, 유기 EL 표시 장치, 전자 페이퍼 디스플레이 등을 들 수 있다. 도 12에, 표시 구동 회로의 한 예에 관해 모식적으로 도시한다.
(적용예 1)
도 12는, 적용예 1에 관한 텔레비전 장치의 외관을 도시한 것이다. 이 텔레비전 장치는, 예를 들면, 프런트 패널(310) 및 필터 유리(320)를 포함하는 영상 표시 화면부(300)를 갖고 있고, 영상 표시 화면부(300)가, 상기 표시 장치에 상당한다.
(적용예 2)
도 13a는, 적용예 2에 관한 디지털 카메라의 외관을 표측에서, 도 13b는 이측에서 도시한 것이다. 이 디지털 카메라는, 예를 들면, 플래시용의 발광부(410), 상기 표시 장치로서의 표시부(420), 메뉴 스위치(430) 및 셔터 버튼(440)을 갖고 있다.
(적용예 3)
도 14는, 적용예 3에 관한 노트형 퍼스널 컴퓨터의 외관을 도시한 것이다. 이 노트형 퍼스널 컴퓨터는, 예를 들면, 본체(510), 문자 등의 입력 조작을 위한 키보드(520) 및 상기 표시 장치로서의 표시부(530)를 갖고 있다.
(적용예 4)
도 15는, 적용예 4에 관한 비디오 카메라의 외관을 도시한 것이다. 이 비디오 카메라는, 예를 들면, 본체부(610), 이 본체부(610)의 전방 측면에 마련된 피사체 촬영용의 렌즈(620), 촬영시의 스타트/스톱 스위치(630) 및 상기 표시 장치로서의 표시부(640)를 갖고 있다.
(적용예 5)
도 16a는, 적용예 5에 관한 휴대 전화기의 닫은 상태에서의 정면도, 좌측면도, 우측면도, 상면도 및 하면도를 도시한 것이다. 도 16b는, 휴대 전화기의 연 상태에서의 정면도 및 측면도를 도시한 것이다. 이 휴대 전화기는, 예를 들면, 상측 몸체(710)와 하측 몸체(720)를 연결부(힌지부)(730)로 연결한 것이고, 디스플레이(740), 서브 디스플레이(750), 픽처 라이트(760_ 및 카메라(770)를 갖고 있다. 디스플레이(740) 또는 서브 디스플레이(750)가, 상기 표시 장치에 상당한다.
이상, 제1, 제2의 실시의 형태, 변형예 1 내지 3 및 적용예를 들어 설명하였지만, 본 개시 내용은 이들의 실시의 형태 등으로 한정되지 않고, 여러가지의 변형이 가능하다. 예를 들면, 상기 실시의 형태 등에서 설명한 각 층의 재료 및 두께, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료 및 두께로 하여도 좋고, 또는 다른 성막 방법 및 성막 조건으로 하여도 좋다.
또한, 여기서는 반도체막(14)을 테이퍼 형상(기판(11)에 대해 90° 미만)으로 형성하였지만 이것으로 한하지 않고, 기판(11)에 대해 수직(기판(11)에 대해 직각)으로 형성하여도 상관없다. 이 경우, 제2의 실시의 형태와 같이 절연막(36)을 산화에 의해 형성한 경우에는, 그 형상은 사각형상이 된다. 또한, 상기 실시의 형태 등과 같이 반도체막(14)을 테이퍼 형상으로 가공한 경우에는 측면 전체가 전계에 영향을 주지만, 반도체막(14)을 사각형상으로 가공한 경우에는, 반도체막(14)의 측면 하단 부근만이 전계에 영향을 준다.
또한, 상기 실시의 형태 등에서 나타낸 각 층 이외의 다른 층을 구비하고 있어도 좋다. 또한, 예를 들면, 반도체막(14)의 측벽의 절연막(16)을, 제1의 실시의 형태에서 설명한 형성 방법(증착법이나 CVD법)과 제2의 실시의 형태에서 설명한 형성 방법(산화)을 조합시켜서 형성하여도 상관없다.
또한, 본 기술은 이하와 같은 구성을 취하는 것도 가능하다.
(1) 게이트 전극과, 상기 게이트 전극에 대향하여 채널 영역을 갖는 반도체막과, 상기 반도체막의 측벽의 적어도 상기 게이트 전극측의 단부 부근에 마련된 절연막을 구비한 박막 트랜지스터.
(2) 상기 게이트 전극과, 상기 반도체막과의 사이에 게이트 절연막을 구비하고, 상기 절연막은, 상기 반도체막의 측벽부터 상기 게이트 절연막의 표면에 걸쳐서 마련되어 있는, 상기 (1)에 기재된 박막 트랜지스터.
(3) 상기 절연막은, 적어도 상기 게이트 전극의 연재 방향과 동일 방향에 마련되어 있는, (1) 또는 (2)에 기재된 박막 트랜지스터.
(4) 상기 반도체막에 전기적으로 접속된 한 쌍의 소스·드레인 전극을 구비하고, 상기 반도체막의 게이트 절연막과의 계면과, 상기 소스·드레인 전극과 게이트 절연막과의 계면과의 사이에 상기 절연막이 개재하고 있는, 상기 (1) 내지 (3)의 어느 하나에 기재된 박막 트랜지스터.
(5) 상기 절연막은 상기 반도체막의 측면에 사이드월형상으로 마련되어 있는, 상기 (1) 내지 (4)중 어느 쪽인가에 기재된 박막 트랜지스터.
(6) 상기 절연막은 상기 반도체막의 측면에 따라 평행하게 마련되어 있는, 상기 (1) 내지 (4)의 어느 하나에 기재된 박막 트랜지스터.
(7) 상기 절연막은 상기 반도체막의 측면에 사각형상으로 마련되어 있는, 상기 (1) 내지 (4)의 어느 하나에 기재된 박막 트랜지스터.
(8) 상기 절연막의 폭방향의 막두께는 2㎚ 이상 300㎚ 이하인, 상기 (1) 내지 (7)의 어느 하나에 기재된 박막 트랜지스터.
(9) 상기 반도체막의 면적은 상기 게이트 전극의 면적보다 작고, 상기 게이트 전극측부터의 입사광을 완전히 차광하는, 상기 (1) 내지 (8)의 어느 하나에 기재된 박막 트랜지스터.
(10) 상기 반도체막의 면적은 상기 게이트 전극의 면적보다도 크고, 상기 게이트 전극측부터의 입사광을 부분적으로 차광하는, 상기 (1) 내지 (8)의 어느 하나에 기재된 박막 트랜지스터.
(11) 상기 반도체막은 상기 채널 영역상에 채널 보호막을 갖는, 상기 (1) 내지 (10)의 어느 하나에 기재된 박막 트랜지스터.
(12) 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극상에 상기 게이트 전극에 대향하여 채널 영역을 갖는 반도체막을 형성하는 공정과, 상기 반도체막의 측벽의 적어도 상기 게이트 전극측의 단부 부근에 절연막을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
(13) 상기 절연막을 CVD법 및 에치백법을 이용하여 형성하는, 상기 (12)에 기재된 박막 트랜지스터의 제조 방법.
(14) 상기 절연막을 상기 반도체막을 산화함에 의해 형성하는, 상기 (12)에 기재된 박막 트랜지스터의 제조 방법.
(15) 복수의 소자와, 상기 복수의 소자를 구동하기 위한 박막 트랜지스터를 가지며, 상기 박막 트랜지스터는, 기판상에 게이트 전극과, 상기 게이트 전극에 대향하여 채널 영역을 갖는 반도체막과, 상기 반도체막의 측벽의 적어도 상기 게이트 전극측의 단부 부근에 마련된 절연막을 구비한 표시 장치.
(16) 복수의 소자와, 상기 복수의 소자를 구동하기 위한 박막 트랜지스터를 포함하는 표시 장치를 가지며, 상기 박막 트랜지스터는, 기판상에 게이트 전극과, 상기 게이트 전극에 대향하여 채널 영역을 갖는 반도체막과, 상기 반도체막의 측벽의 적어도 상기 게이트 전극측의 단부 부근에 마련된 절연막을 갖는 전자 기기.
(17) 기판과, 기판상에 게이트 전극과, 게이트 전극에 대향되는 반도체 막과, 반도체 막 중의 채널 형성영역과, 기판상에 한쌍의 소스 영역 및 드레인 영역과, 반도체 막의 측면의 적어도 일부에 절연막을 구비하는 박막 트랜지스터.
(18) 반도체 막의 측면 전체에 절연막을 구비하는 (17)에 기재된 박막 트랜지스터.
(19) 반도체 막의 측면으로 평행하게 절연막을 구비하는 (17)에 기재된 박막 트랜지스터.
(20) 반도체 막과 게이트 전극 사이에 게이트 절연막을 더 포함하는 (17)에 기재된 박막 트랜지스터.
(21) 절연막은 반도체 막과 게이트 절연막의 사이의 경계에 위치하는 (17)에
기재된 박막 트랜지스터.
(22) 게이트 전극의 길이 x는 반도체 막의 길이 y보다 긴 (17)에 기재된 박막 트랜지스터.
(23) 게이트 전극의 길이 x는 반도체 막의 길이 y보다 짧은 (17)에 기재된 박막 트랜지스터.
(24) 반도체 막은 2nm 내지 300nm의 두께를 갖는 (17)에 기재된 박막 트랜지스터.
(25) 절연막은 SiO2, SiN 또는 SiON 중 어느 하나를 포함하는 (17)에 기재된 박막 트랜지스터.
(26) 화소 구동 회로층과, 발광 소자층 기판과, 화소 구동 회로층의 박막 트랜지스트와,
박막 트랜지스터는, (i) 기판, (ii) 기판과 대향되는 게이트 전극, (iii) 게이트 전극상에 반도체 막, (iv) 절연막에 채널 형성 영역, (v) 기판상에 한 쌍의 소스와 드레인 영역, (vi) 반도체 막의 측면의 적어도 일부에 절연막을 구비한다.
(27) 기판을 제공하는 단계와, 기판상에 게이트 전극을 형성하는 단계와, 게이트 전극에 대향되는 반도체 막을 형성하는 단계와, 반도체 막의 측면의 적어도 일부에 절연막을 형성하는 단계와, 소스 영역을 형성하는 단계와, 드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법
(28) 반도체 막은, 폴리실리콘, 어모퍼스실리콘 또는 In, Ga, Zn, Sn, Al 및 Ti 중 적어도 1종의 원소의 산화물을 주성분으로서 포함하는 (17) 기재의 박막 트랜지스터.
(29) 채널 보호막이 반도체 막 상에 구비된 (17) 기재의 박막 트랜지스터.
(30) 소스 전극과 드레인 전극 사이에 채널 보호막이 마련되고, 소스 전극과 드레인 전극의 각각에 보호막이 부분적으로 덮이는 (17) 기재의 박막 트랜지스터.
본 개시는 일본 특허청에 2012년 8월 13일에 출원된 일본 특허출원번호 2012-179520호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당 업자라면, 설계상의 요건이나 다른 요인에 응하여, 다양하게 수정, 결합, 보조 결합 및 변경을 상도 할 수 있는데, 그 것들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.
1 : 표시 장치
10, 30, 40, 50, 60A 내지 60D : 박막 트랜지스터
11 : 기판
12 : 게이트 전극
13 : 게이트 절연막
14 : 반도체막
14C : 채널 영역
15A : 소스 전극
15B : 드레인 전극
16 : 절연막
17 : 평탄화층
18 : 소자 분리막
20 : 유기 발광 소자
21 : 제1 전극
22 : 유기층
23 : 제2 전극
69 : 채널 보호막

Claims (14)

  1. 기판과,
    기판상에 게이트 전극과,
    게이트 전극에 대향되는 반도체 막과,
    반도체 막 중의 채널 형성영역과,
    기판상에 한 쌍의 소스 영역 및 드레인 영역과,
    반도체 막의 측면의 적어도 일부에 절연막을 구비하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체 막의 측면 전체에 절연막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 반도체 막의 측면으로 평행하게 절연막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 반도체 막과 게이트 전극 사이에 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4항에 있어서,
    상기 절연막은 반도체 막과 게이트 절연막의 사이의 경계에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 게이트 전극의 길이 x는 반도체 막의 길이 y보다 긴 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 게이트 전극의 길이 x는 반도체 막의 길이 y보다 짧은 것을 특징으로 하는 박막 트랜지스터.
  8. 제 1항에 있어서,
    상기 반도체 막은 2nm이상 300nm이하의 두께인 것을 특징으로 하는 박막 트랜지스터.
  9. 제 1항에 있어서,
    상기 절연막은 SiO2, SiN 또는 SiON 중 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 화소 구동 회로 층과,
    발광 소자 층 기판과,
    상기 화소 구동 회로 층의 박막 트랜지스트와,
    상기 박막 트랜지스터는, (i)기판, (ii)기판과 대향되는 게이트 전극, (iii) 게이트 전극 상에 반도체 막, (iv)절연막의 채널 형성 영역, (v)기판상에 한 쌍의 소스와 드레인 영역, (vi)반도체 막 측면의 적어도 일부에 절연막을 구비하는 것을 특징으로 하는 표시 장치.
  11. 기판을 제공하는 단계와,
    기판상에 게이트 전극을 형성하는 단계와,
    게이트 전극에 대향되는 반도체 막을 형성하는 단계와,
    반도체 막의 측면의 적어도 일부에 절연막을 형성하는 단계와,
    소스 영역을 형성하는 단계와,
    드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법
  12. 제 1항에 있어서,
    상기 반도체 막은, 폴리실리콘, 어모퍼스실리콘 또는 In, Ga, Zn, Sn, Al 및 Ti 중 적어도 1종의 원소의 산화물을 주성분으로서 포함하는 것을 특징으로하는 박막 트랜지스터.
  13. 제 1항에 있어서,
    상기 반도체 막 상에 채널 보호막이 더 구비된 것을 특징으로 하는 박막 트랜지스터.
  14. 제 1항에 있어서,
    상기 소스 전극과 드레인 전극 사이에 채널 보호막이 구비되고, 상기 소스 전극과 드레인 전극의 각각에 보호막이 부분적으로 덮이는 것을 특징으로 하는 박막 트랜지스터.
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