KR100218526B1 - 평면 구동 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

평면 구동 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100218526B1
KR100218526B1 KR1019960021222A KR19960021222A KR100218526B1 KR 100218526 B1 KR100218526 B1 KR 100218526B1 KR 1019960021222 A KR1019960021222 A KR 1019960021222A KR 19960021222 A KR19960021222 A KR 19960021222A KR 100218526 B1 KR100218526 B1 KR 100218526B1
Authority
KR
South Korea
Prior art keywords
molybdenum
gate
layer
thin film
film transistor
Prior art date
Application number
KR1019960021222A
Other languages
English (en)
Other versions
KR980006515A (ko
Inventor
김시열
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960021222A priority Critical patent/KR100218526B1/ko
Publication of KR980006515A publication Critical patent/KR980006515A/ko
Application granted granted Critical
Publication of KR100218526B1 publication Critical patent/KR100218526B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 평면 구동 방식의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 기판, 기판 위에 형성되어 있는 이중 게이트, 게이트와 같은 재질로 형성되어 있는 대향 전극, 게이트와 대향 전극을 덮는 절연층, 게이트의 절연막 위를 덮고 있는 비정질 실리콘 층, 비정질 실리콘 층을 덮고 있는 소스-드레인 전극을 포함하며, 그 제조 단계는 이중 게이트 층을 패턴화하여 게이트와 대향 전극 동시에 형성시키는 단계, 게이트 절연막과 액티브막과 절연막을 연속적으로 증착하고 패턴화하여 구동층을 형성하는 단계, 소스-드레인 패턴을 형성하고 그패턴을 마스크로하여 액티브 막을 식각하는 단계를 포함한다, 또는 이중 게이트 층을 형성하고 이를 패턴화하여 게이트와 대향 전극을 동시에 형성하는 단계, 게이트 절연막을 액티브 막을 형성하고 패턴을 형성하는 단계, 소스-드레인 금속을 증착시키고 소스-드레인 패턴을 형성하고 단계를 포함한다. 이러한 박막 트랜지스터 기판 및 제조 방법은 박막 트렌지스터와 대향 전극이 한 기판 위에 존재하며, 한 기판 위에 형성되어 있는 게이트층으로부터 동시에 형성해 냄으로써 액정 표시 장치의 시야 특성을 좋게 하고 공정을 단순화하는 효과가 있다.

Description

평면 구동 박막 트랜지스터 기판 및 그 제조 방법
제1도는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
제2도는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 제1 게이트층
3 : 제2 게이트층 4 : 절연막
5 : 비정질 실리콘층 6 : 에치 스토퍼(etch stopper)층
7 : n+비정질 실리콘층 8 : 소스-드레인(source-drain) 전극
9 : 보호막 10 : 대향 전극
본 발명은 액정 표시 장치용 박막 트랜지스터의 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 평면 구동 박막 트랜지스터의 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치의 구동 방식에는 단순 매트릭스(simple matrix) 방식과 능동 매트릭스(active matrix) 방식이 있다.
능동 매트릭스 방식의 액정 표시 장치는 박막 트랜지스터 기판, 박막 트랜지스터 기판과 마주 보는 컬러 필터 기판, 그 기판들 사이에 주입되는 액정 물질로 포함한다. 능동 구동 기판 위에는 전압의 개폐 소자로서 주로 삼단자 소자인 박막 트랜지스터(thin film transistor : TFT)가 형성되는 데, 대표적 박막 트랜지스터로는 비정질 실리콘 박막 트랜지스터(amorphous si TFT)와 다결정 실리콘 박막 트랜지스터(poly si TFT)가 있다.
박막 트랜지스터의 한 단자에 게이트 선이 연결되고 소스 전극에는 신호 전압이 인가되는 데이타 선이 연결되며 다른 나머지 단자인 드레인 전극에는 화소를 구동시키는 화소 전극이 연결되는데, 게이트 선을 통해 게이트 전압이 인가되면 소스(source) 전극과 드레인(drain) 전극 사이에 채널(channel)이 생겨 전류가 소스 전극으로부터 드레인 전극으로 이동해 간다. 결국, 드레인 전극과 연결되어 있는 화소 전극에 전류가 흘러들어가게 된다.
종래의 액정 표시 장치에서는 박막 트랜지스터 기판의 각 화소에 인가되는 전압과 컬러 필터 기판의 대향 전극에 인가되는 공통 전압의 전압차에 의해 기판 사이의 액정 물질이 구동되는데, 양의 유전율이 이방성을 가지는 액정 분자들의 장축은 전계 방향을 향하기 때문에 충분한 전계가 인가되면 액정 분자들은 두 기판 면에 수직하게 정렬된다. 그러나 액정 분자들이 한 방향으로 잘 정렬될수록 시야각 특성이 떨어지기 때문에 이를 극복하기 위해 화소를 분할하여 러빙하거나 보상 필름을 사용하는 등 여러 방법 강구 되고 있다.
그러나 이러한 방법들은 공정이 복잡하며 그에 따른 제작 단가가 상승할뿐 아니라 대비비(contrast ratio)가 감소하는 문제점이 발생한다.
최근 ASIA DISPLAY '95에 발표된 평면 구동 방식(in plane switchign : IPS) 액정 구동 방식에 따르면, 종전의 방식이 두 기판 사이의 전위차에 의해 액정을 정렬시키는데 반해, 평면 구동 방식에서는 한 기판 내에 소소-드레인 전극과 대향 전극을 동시에 형성시켜 평면상에 전위차가 생기도록 함으로써 기판의 표면 근처의 액정 분자가 기판에 평행하게 정렬된다. 이러한 평면 구동 방식에서는 시야각이 개선되며 대부분의 방향에서 일정한 대비비를 나타낸다.
본 발명은 평면 구동 박막 트랜지스터 기판을 구현하여 시야 특성을 향상시키고 공정을 단순하게 하는 데 그 목적이 있다. 이러한 목적은 달성하기 위한 평면 구동 박막 트랜지스터 기판은 기판, 기판 위에 형성되어 있으며 이중으로 형성되어 있는 게이트, 게이트와 같은 재질로 형성되어 있으며 일정 간격 떨어져 있는 대향 전극, 게이트와 대향 전극을 덮는 절연층, 게이트의 절연막 위를 덮고 있는 비정질 실리콘층, 비정질 실리콘 층을 덮고 있는 소소-드레인 전극을 포함한다.
이중 금속으로 이루어진 게이트의 아래층은 알루미늄 또는 알루미늄 합금이며 윗층은 몰리브덴, 크롬, 티타늄 또는 탄탈눔등으로 이루어져 있으며, 비정질 실리콘층과 소소-드레인 전극층의 사이에는 n+비정질 실리콘층이 형성되어 있다.
또한 본 발명의 실시예에 따른 평면 구동 박막 트랜지스터 기판의 제조 방법은 이중 게이트막을 형성하고 이를 패턴화하여 게이트와 대향 전극을 동시에 형성시키는 단계, 그 위에 게이트 절연막과 액티브막과 절연막을 연속적으로 증착하고 절연막을 패턴화하여 식각하는 단계, 소스-드레인 패턴을 형성하고 그 패턴을 마스크로 하여 액티브막을 식각하는 단계를 포함한다.
이것은 평면 구동 박막 트랜지스터 기판을 에치 스토퍼(etch stopper)방식으로 제조하는 방법으로서 액티브막의 재료로는 비정질 실리콘을 사용하며 소스-드레인 금속층을 형성하기 전에 n+비정질 실리콘층을 형성하여 비정질 실리콘층을 보호하기도 한다.
본 발명의 다른 실시예에 따른 평면 박막 트랜지스터 기판의 제조 방법은 이중 게이트층을 형성하고 이를 패턴화하여 게이트화 대향전극을 동시에 형성하는 단계, 게이트 절연막과 액티브막을 형성하고 패턴을 형성하는 단계, 소소-드레인 금속을 증착시키고 소스-드레인 패턴을 형성하는 단계를 포함한다.
이는 평면 구동 박막 트랜지스터 기판을 에치 맥(etch back) 방식으로 형성하는 방식으로서, 액티브막을 형성하고 패턴을 형성하는 단계에서 액티막이 일부 식각되므로 에치 스토러 형 평면 구동박막 트랜지스터보다 액티브막을 두껍게 형성해야 한다.
이와 같은 방법으로 형성된 에치 스토퍼 방식의 평면 구동 박막 트랜지스터 기판과 에치 백 방식의 평면 구동 박막 트랜지스터 기판은 기판에 게이트층을 형성하고 그 층으로부터 게이트와, 대향 전극을 한 공정을 통해로 공정이 단순해 지며, 한 기판내에 게이트와 대향 전극이 같이 형성되므로 시야각을 향상시키는 효과가 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 평면 구동 방식의 박막 트랜지스터 기판의 구조와 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제1도의 (a) 내지 (d)는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
제1도의 (d)에 도시한 바와 같이, 기판(1)위에 알루미늄(A1)이나 알루미늄 합금의 제1 게이트층(2)과 그 상부에 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈룸(Ta) 등의 제2 게이트층(3)으로 이루어진 게이트가 있고, 그 게이트와 일정 간격 떨어진 곳에 게이트의 제1, 제2 게이트층(2,3)과 같은 재질로 이루어진 대향 전극(10)이 형성되어 있다. 게이트와 대향 전극(10)을 보호하기 위한 질화실리콘 성분의 게이트 절연막(4)이 게이트와 대향 전극(10)이 형성되어 있는 기판(1) 전체를 덮고 있으며 게이트가 위치하는 부분의 절연막(4) 위에는 액티브층인 비정질 실리콘층(5)이 형성되어 있다. 비정질 실리콘층(5)의 윗면에는 에치스토퍼증(6)이 형성되어 있는데, 에치 스토퍼층(6)은 절연 물질로 이루어져 있다. 그 위에는 n+비정질 실리콘층(7)이 에치 스토퍼층(6)의 일부와 비정질 실리콘(5)을 덮고 있고, n+비정질 실리콘층(7) 위에는 소스-드레인 전극(8)이 형성되어 있는데, 소스-드레인 전극(8)은 몰리브덴, 티타늄, ITO -크롬의 합금, 몰리브덴-알루미늄-몰리브덴의 합금, 티타늄-알루미늄-몰리부덴의 합금, 몰리브덴-알루미늄-크롬의 합금, 크롬 등으로 이루어져 있다. 이러한 소스-드레인 전극(8) n+비정질 실리콘(7)의 윗쪽으로는 개구부가 형성되어 있어 에치 스토퍼(6)가 외부로 드러나 있다. 이 위에 보호막(9) 형성되어 있어 박막 트랜지스터(thin film transistor; TFT)와 대향 전극(10)을 외부와 차단시킨다.
본 발명의 한 실시예에 따른 이러한 평면 구동 박막 트랜지스터 기판은 대향 전극(10)과 박막 트랜지스터(TFT)가 한 기판 내에 형성되어 있어 기판(1)과 평행하게 전위차가 형성되므로 액정 표시 장치의 기판 사이에 주입될 액정 분자들의 장축을 평면 상에 배열시켜 액정 표시 장치의 수직 방향에 대한 시야 특성을 향상시키는 효과가 있다.
제1도의 (a) 내지 (d)에 도시한 바와 같이, 기판(1) 위에 알루미늄 또는 알루미늄 합금등의 금속 물질을 증착시킨 후, 마스트를 씌워 게이트 패턴과 대향 전극(10) 패턴을 형성하고 이중 금속층을 동시에 식각한다. 이때, 상층의 금속의 하층의 금속보다 식각이 빠르게 진행되도록 하는 식각액을 사용하여 제1 게이트층(2)과 제2 게이트층(3)을 가진 이중 게이트를 형성한다. 제2 게이트층(3)은 제1 게이트층(2)에 비해 식각이 빠른 속도로 일어나므로 제1 게이트층(2)보다 폭이 좁게 형성된다. 이 식각 과정을 통해 게이트와 대향 전극(10)이 동시에 형성되는데, 대향 전극(10)은 게이트와 같은 층상 구조를 가지며 게이트로부터 일정 간격 떨어진 기판(1) 위에 형성된다[제1도의 (a) 참조].
이러한 과정을 통해 형성된 게이트와 대향 전극(10) 위에 이를 보호하기 위하여 질화 실리콘 성분의 절연막(4)을 형성하고, 그 절연막(4) 위에 비정질 실리콘층(5)을 형성하며 그 위에 다시 질화 실리콘 성분의 에치 스토퍼층(6)을 형성한다. 이때, 절연막(4), 비정질 실리콘층(5), 에치 스토퍼층(6)은 진공 상태의 증착로에서 연속적으로 증착한 후, 에치 스토퍼층(6) 위에 마스크를 씌워 패터닝하여 제2 게이트층(3)을 덮기에 충분한 폭의 에치 스토퍼층(6)을 형성한다. 이런 과정에서는 비정질 실리콘층(5)은 식각되지 않는다[제1도의 (b) 참조].
그리고 다시 n+비정질 실리콘층(7)을 증착하고 그 위에 소스-드레인층(8)을 형성하며 소스-드레인 전극(8)을 패터닝한다. 소스-드레인 전극 (8)을 형성하는 데는 몰리브덴, 티타늄, ITO-크롬의 합금,몰리브덴-알루미늄-몰리브덴 합금, 티타늄-알루미늄-몰리브덴의 합금, 몰리부덴-알루미늄-크롬의 합금, 크롬 등이 사용된다. 소스-드레인 전극(8)의 패턴은 소스-드레인 전극(8)의 상부로 에치 스토퍼(6)이 드러나도록 형성한다. 이러한 소스-드레인 전극(8) 패턴을 마스크로 하여 소스-드레인 전극(8)의 아래에 위치한 n+비정질 실리콘층(7) 상부가 열리도록 식각하여 에치 스토퍼(6)의 일부가 드러나도록 한다. 또한, 다른 층(5,7)의 하단도 소스-드레인 전극(8)의 형태로 식각함으로써 박막 트랜지스터(thin film transistor : TFT)를 형성해 낸다[제1도의 (c) 참조]
마지막으로, 위와 같은 과정을 통해 형성된 박막 트랜지스터(TFT)와 대향 전극(10) 위에 보호막(9)을 입힌다[제1도의 (d) 참조]. 이 보호막(9)은 외부의 물리적 힘에 의한 손상이나 습기 등으로부터 박막 트랜지스터나 대향 전극(10)을 보호하기 위한 것으로서 주로 질화 실리콘 막으로 이루어진다.
비정질 실리콘과 n+비정질 시리콘의 사이에 절연막을 형성하는 이러한 에치 스토퍼 방식의 평면 구동 박막 트랜지스터 기판의 제조 방법은 이중 게이트 층을 연속으로 증착하고 이를 식각하여 같은 재질의 게이트와 대향 전극을 한 기판 위에 동시에 형성해 냄으로써 공정을 단순히 하고, 그에 따라 제조 비용이 감소하는 효과를 가져온다.
제2도는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
제2도의 (a) 내지 (d)에 도시한 바와 같이, 이중 게이트 층(2,3)을 형성하고, 패턴을 형성하여 게이트와 대향 전극(10)을 동시에 형성해낸는 과정은 앞 서 기술한 제 1도의 (a)의 과정과 동일하다[제2도의 (a) 참조].
이러한 과정을 통해 형성된 게이트와 대향 전극(10) 위에 이를 보호하기 위한 질화 실리콘 성분의절연막(4)을 형성하고 게이트층(2,3)이 위치하는 부분의 절연막(4) 위에는 구동층인 비정질 실리콘 층(5)과 n+비정질 실리콘층(7)을 차례대로 중착시킨 후, 구동 패턴을 형성한다.[제2도의 (b) 참조]
이 위에 볼리브덴, ITO-크롬의 합금, 몰리브덴-알루미늄-몰리브덴의 합금, 티타늄-알루미늄-몰리브덴의 합금, 몰리브덴-알루미늄-크롬의 합금, 크롬, 티타늄 등의 재질의 소스-드레인 층(8)을 증착하고 소스-드렌이 전극(8)을 패터닝한 후, 소스-드레인 전극(8) 패턴을 마스크로 하여 n+비정질실리콘층(7)식각한다. n+비정질 실리콘층(7)과 비정질 실리콘층(5)은 그 성질이 비슷하므로 비정질 실리콘층(5) 일부가 식각되므로 비정질 실리콘층(5)을 앞선 실시예에서보다 두껍게 증착해야 한다.[제2도의 (c)참조]
마지막으로, 위와 같은 과정을 통해 형성된 게이트와 대향 전극(10) 위에 외부의 충격이나 습기로부터 이를 보호하기 위한 절연성 보호막(9)을 입힌다[제2도의 (d) 참조]
이러한 에치 백 방식의 평면 구동 박막 트랜지스터 기판의 제조 방법은 이중 게이트 층을 연속으로 중착한 후, 단일 공정만으로 같은 재질의 게이트와 대향 전극을 한 기판 위에 동시에 형성해 냄으로써 공정을 단순하게 하는 효과를 가져온다.
이상에서와 같이, 본 발명에 따른 평면 구동 박막 트랜지스터 기판 및 그 제조 방법은 박막 트랜지스터와 대향 전극을, 한 기판 위에 형성되어 있는 동질의 게이트층으로부터 동시에 형성해 냄으로써 액정 표시 장치의 시야 특성을 좋게 하고 공종 또한 단순화하는 효과가 있다.

Claims (19)

  1. 기판, 상기 기판 위에 이중층으로 형성되어 있는 게이트.상기 기판 위에 형성되어 있으며 상기 게이트와 같은 재질로 이루어진 대향 전극 상기 게이트와 상기 대향 전극을 덮고 있는 절연막, 상기 게이트 위에 형성되어 있는 상기 절연막 부분을 덮고 있는 비정질 실리콘층, 상기 비정질 실리콘층 위에 형성되어 있는 소스-드레인 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에서, 상기 비정질 실리콘층의 상부에 절연층이 형성되어 있으며 상기 절연층과 상기 소스-드레인 전극 사이에 n+ 비정질 실리콘층이 있는 박막 트랜지스터 기판.
  3. 제1항에서, 상기 비정질 실리콘층과 상기 소스-드레인 전극의 사이에는 n+ 비정질 실리콘층이 형성되어 있는 박막 트랜지스터 기판.
  4. 제2항 또는 제3항에서, 상기 게이트의 하층은 알루미늄 또는 알루미늄 합금으로 이루어져 있고 상층은 몰리브덴, 크롬, 탄탈눔, 티타늄 등으로 이루어져 있는 박막 트랜지스터 기판.
  5. 제4항에서, 상기 소스-드레인 전극은 몰리브덴, 티타늄, ITO-크롬의 합금, 몰리브덴-알루미늄-몰리브덴의 합금, 티타늄-알루미늄-몰리브덴의 합금, 크롬, 몰리브데-알루미늄-크롬의 합금 등으로 이루어진 박막 트랜지스터 기판.
  6. 제5항에서, 상기 소스-드레인 전극이 형성되어 있는 기판 전체에 보호막이 형성되어 있는 박막 트랜지스터 기판.
  7. 기판 위에 서로 다른 금속막을 2회 연소속으로 증착하고 이를 식각하여 게이트와 대향 전극을 동시에 형성하는 단계, 제1 절연막을 비정질 실리콘막과 제2 절연막을 연속적으로 증착하고 상기 제2 절연막을 패터닝하는 단계, n+ 비정질 실리콘층을 증착시키는 단계, 도전물을 증착하고 전극 패턴을 형성하고 소스-드레인 전극을 형성하는 단계 상기 소스-드레인 전극 패턴을 마이크로 하여 상기 n+ 비정질 실리콘을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에서, 상기 금속막을 식각하는 과정은 하층 금속보다 상층 빠르게 식각시키는 식각액을 사용하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에서, 상기 하층 금속막은 알루미늄이나 알루미늄의 합금을 이용하는 형성하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에서, 상기 상층 금속막은 몰리브덴, 크롬, 티타늄, 탄탈눔 등을 이용하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  11. 제7항에서, 상기 소스-드레인 전극은 몰리브덴, 티타늄, ITO크롬의 합금 ,몰리브덴 -알루미늄-몰리브덴의 합금, 티타늄-알루미늄-몰리브덴의 합금, 몰리브덴-알루미늄-크롬의 합금 크롬 등을 사용하여 형성하는 박막 트랜지스터 기판의 제조방법.
  12. 제7항에서, 보호막을 증착시하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 기판 위에 서로 다른 금속을 2회 연속으로 증착하고 이를 패턴화하여 게이트와 대향 전극을 동시에 형성하는 단계, 절연막과 비정질 실리콘막과 n+ 비정질 실리콘막을 연속으로 증착시키고 식각하는 단계, 도전물을 증착시키고 전극 패턴을 형성하여 소스-드레인 전극 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조 방법.
  14. 제13항에서, 상기 금속막을 식각하는 과정은 하층 금속보다 상층 빠르게 식각시키는 식각액을 사용하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에서, 상기 하층 금속막은 알루미늄 또는 알루미늄의 합금을 사용하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에서, 상기 상층 금속막의 증착에는 몰리브덴, 크롬 티타늄,탄탈눔 등을 사용하는 박막 트랜지스터 기판의 제조 방법.
  17. 제13항에서, 상기 소스-드레인 전극 패턴을 이용하여 상기 n+ 비정질 실리콘층을 식각하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17항에서, 상기 소스-드레인 전극은 몰리브덴, 티탄늄, ITO-크몸의 합금, 몰리브덴-알루미늄-몰리브덴의 합금, 티타늄-알루미늄-몰리브덴의 합금, 몰리브덴-알루미늄-크롬의 합금, 크롬 등을 사용하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  19. 제13항에서, 절연 보호막을 증착하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
KR1019960021222A 1996-06-13 1996-06-13 평면 구동 박막 트랜지스터 기판 및 그 제조 방법 KR100218526B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960021222A KR100218526B1 (ko) 1996-06-13 1996-06-13 평면 구동 박막 트랜지스터 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960021222A KR100218526B1 (ko) 1996-06-13 1996-06-13 평면 구동 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR980006515A KR980006515A (ko) 1998-03-30
KR100218526B1 true KR100218526B1 (ko) 1999-09-01

Family

ID=19461741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960021222A KR100218526B1 (ko) 1996-06-13 1996-06-13 평면 구동 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100218526B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430950B1 (ko) * 1998-09-01 2004-06-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
KR980006515A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
CN101452941B (zh) 薄膜晶体管基板、具有其的液晶显示器及其制造方法
US6281957B1 (en) In-plane switching mode liquid crystal display device
US5917564A (en) Methods of forming active matrix display devices with reduced susceptibility to image-sticking and devices formed thereby
US6459464B1 (en) Liquid crystal display device with reduced weighting trace defects
US7170571B2 (en) Liquid crystal display device with double metal layer source and drain electrodes and fabricating method thereof
EP0301571B1 (en) Thin film transistor array
US6982776B2 (en) In-plane-switching mode active matrix liquid crystal display device and method of manufacturing the same
US6509939B1 (en) Hybrid switching mode liquid crystal display device and method of manufacturing thereof
US6486934B2 (en) Method for manufacturing fringe field switching mode liquid crystal display device
US20070024770A1 (en) Liquid crystal display device and method of fabricating the same
JP2001264785A (ja) 液晶表示装置及びそれに用いられる薄膜トランジスタ基板
KR100272266B1 (ko) 박막 트랜지스터 및 그의 제조방법
KR20010056591A (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR100218526B1 (ko) 평면 구동 박막 트랜지스터 기판 및 그 제조 방법
KR100626600B1 (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
JPH028821A (ja) アクティブマトリックス基板
JPH0618921A (ja) マトリックス型表示装置
JP3300336B2 (ja) 液晶表示装置
KR100443829B1 (ko) 액정표시소자용 어레이기판 및 그 제조방법
US20020085142A1 (en) Liquid crystal display device and method of manufacturing the same
KR20010109682A (ko) 프린지 필드 구동 액정표시장치 및 그의 제조방법
KR100333272B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른 액정 표시장치
KR100599958B1 (ko) 고개구율 및 고투과율 액정표시장치의 제조방법
JPH09260675A (ja) 薄膜トランジスタおよび薄膜トランジスタ基板
JPH075490A (ja) 液晶表示装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 17

EXPY Expiration of term