JPS60160171A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS60160171A JPS60160171A JP1542784A JP1542784A JPS60160171A JP S60160171 A JPS60160171 A JP S60160171A JP 1542784 A JP1542784 A JP 1542784A JP 1542784 A JP1542784 A JP 1542784A JP S60160171 A JPS60160171 A JP S60160171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、液晶ディスプレイや、イメージセンサを駆動
する能力を持つ薄膜トランジスタに関する。
する能力を持つ薄膜トランジスタに関する。
近年、薄膜ドランジヌタ（以下、ＴＩＦＴと称す。）の
応用として高精度の液晶ディスプレイ、及びイメージセ
ンサが注、目されている。そしてＴＰＴの材料として、
両者に共通に了モルフ了ヌシリコン（以下、ａ−８４と
称す。）が、更に液晶ディスプレイ用としては多結晶シ
リコン、あるいは０ｄ１３６などの開発が進めらｎてい
る。以下にａ−ｓ４を例にとってＴＰＴを簡単に説明す
る。第１図は逆ヌタが一部のα−５４ＴｖＴの従来例を
示す断面図である。第１図においてＴＰＴはガラスなど
の透明基板１上にＯｆ（クロム〕あるいはＭｏ （モリ
ブデン］などのゲート２を選択的に形成し、ゲート２を
完全に覆うように＋Ｓ（Ｏ，酸化シリコン膜あるいは５
４ｓＮ、窒化シリコン膜などからなるゲート絶縁膜３が
形成され、その後）／ドープのａ−ａｔ膜４、ｎ＋のα
−８（膜５が選択的に形成さｎ１酸化シリコンなどの眉
間絶縁ＷＸａが形成さｎた後ムｔ（アルミニューム）な
どからなるソース８、ドレイン９が形成さｎている。一
方動作は、ゲート２に正電圧が印加され九時ａ−Ｂｔ６
のゲート２＠表面に電子が蓄積してチャンネルが誘起さ
れソース８、ドレイン９間に電圧を加えｎばドレイン電
流を観測することが出来る。またゲート２に負電圧が印
加された時はα−Ｅｌ＜、の光面には正孔が誘起されチ
ャンネルが形成さｎると考えられ外＋のα−Ｂ（膜５の
無い構造のＴＩＦＴでは比較的大きなドレイン電流が観
測さｎる。しかし舊＋のａ−８４Ｍｉ５を配した第１図
の構造のＴＰＴはこの場合ドレイン電流は流れない。液
晶ディスプレイ用としてＴＰＴは信号電荷を負荷のコン
デ／すにＯＮして充電し０ＩＦＦ状態で保持するという
機能を有するが、そのためには前記したゲートに負電圧
を原見た時流れるドレイン電流は極力小さいことが必要
である。以上のＴＦ、Ｔは液晶ディスプレイの画素用と
してはすでに十分な特性を有しているが、その周辺回路
用としては未だ全く不満足なレベルにある。周辺回路は
画素への信号供給のためのタイミング信号供給、及び映
像信号そのものを供給する回路でシフトレジスターやサ
ンプルホールド回路から成っている。そして前記した材
料のＴＩＦＴを画素用として用いる場合。単結晶シリコ
ンｘＯで構成され、ワイヤボンド等の接続手段によって
画素子レイと接続さ牡ている。しかし画素子レイの画素
数はテレビ用などでは通常２４０ ｘ ２２０程度以上
あり、その為接続数は４６０ （２４０＋２２０）以上
になりコスト、及び信頼性上大きな問題となっている。
応用として高精度の液晶ディスプレイ、及びイメージセ
ンサが注、目されている。そしてＴＰＴの材料として、
両者に共通に了モルフ了ヌシリコン（以下、ａ−８４と
称す。）が、更に液晶ディスプレイ用としては多結晶シ
リコン、あるいは０ｄ１３６などの開発が進めらｎてい
る。以下にａ−ｓ４を例にとってＴＰＴを簡単に説明す
る。第１図は逆ヌタが一部のα−５４ＴｖＴの従来例を
示す断面図である。第１図においてＴＰＴはガラスなど
の透明基板１上にＯｆ（クロム〕あるいはＭｏ （モリ
ブデン］などのゲート２を選択的に形成し、ゲート２を
完全に覆うように＋Ｓ（Ｏ，酸化シリコン膜あるいは５
４ｓＮ、窒化シリコン膜などからなるゲート絶縁膜３が
形成され、その後）／ドープのａ−ａｔ膜４、ｎ＋のα
−８（膜５が選択的に形成さｎ１酸化シリコンなどの眉
間絶縁ＷＸａが形成さｎた後ムｔ（アルミニューム）な
どからなるソース８、ドレイン９が形成さｎている。一
方動作は、ゲート２に正電圧が印加され九時ａ−Ｂｔ６
のゲート２＠表面に電子が蓄積してチャンネルが誘起さ
れソース８、ドレイン９間に電圧を加えｎばドレイン電
流を観測することが出来る。またゲート２に負電圧が印
加された時はα−Ｅｌ＜、の光面には正孔が誘起されチ
ャンネルが形成さｎると考えられ外＋のα−Ｂ（膜５の
無い構造のＴＩＦＴでは比較的大きなドレイン電流が観
測さｎる。しかし舊＋のａ−８４Ｍｉ５を配した第１図
の構造のＴＰＴはこの場合ドレイン電流は流れない。液
晶ディスプレイ用としてＴＰＴは信号電荷を負荷のコン
デ／すにＯＮして充電し０ＩＦＦ状態で保持するという
機能を有するが、そのためには前記したゲートに負電圧
を原見た時流れるドレイン電流は極力小さいことが必要
である。以上のＴＦ、Ｔは液晶ディスプレイの画素用と
してはすでに十分な特性を有しているが、その周辺回路
用としては未だ全く不満足なレベルにある。周辺回路は
画素への信号供給のためのタイミング信号供給、及び映
像信号そのものを供給する回路でシフトレジスターやサ
ンプルホールド回路から成っている。そして前記した材
料のＴＩＦＴを画素用として用いる場合。単結晶シリコ
ンｘＯで構成され、ワイヤボンド等の接続手段によって
画素子レイと接続さ牡ている。しかし画素子レイの画素
数はテレビ用などでは通常２４０ ｘ ２２０程度以上
あり、その為接続数は４６０ （２４０＋２２０）以上
になりコスト、及び信頼性上大きな問題となっている。
周辺回路のシフトレジスターはテレビ用では数ＭＨＥ以
上で動作するがＴＰＴではキャリ了移動度ｐが０．１〜
１０ａｌ／Ｖ、Ｆ３ｅｏであって第１図に示した様なＴ
ＰＴでは数ｃＷ１°以上に欠陥な（ＴＰＴを配置するた
めに最底線幅は１０ｖ倶以上取る必要がち）ソース、ド
レイン間の距離であるチャンネル長りも１０ｖ常以上に
ならざるを得ない。一般に論理回路の最大周波数ｆは Ｖニドレイン、ソース間の電圧 と表わさ３ Ｔ Ｆ Ｔの場合μが前記した様に極めて
小さいため、現状でシフトレジスターの最大周波数は数
ＩＱ Ｋ Ｈｚ程度である。この理由により周辺回路と
画素アレイは同一基板上に形成することが出来ず、前述
したような問題を呈しているのである。
上で動作するがＴＰＴではキャリ了移動度ｐが０．１〜
１０ａｌ／Ｖ、Ｆ３ｅｏであって第１図に示した様なＴ
ＰＴでは数ｃＷ１°以上に欠陥な（ＴＰＴを配置するた
めに最底線幅は１０ｖ倶以上取る必要がち）ソース、ド
レイン間の距離であるチャンネル長りも１０ｖ常以上に
ならざるを得ない。一般に論理回路の最大周波数ｆは Ｖニドレイン、ソース間の電圧 と表わさ３ Ｔ Ｆ Ｔの場合μが前記した様に極めて
小さいため、現状でシフトレジスターの最大周波数は数
ＩＱ Ｋ Ｈｚ程度である。この理由により周辺回路と
画素アレイは同一基板上に形成することが出来ず、前述
したような問題を呈しているのである。
そこでＴＰＴの動作速度を上げる手段としてチャンネル
長りを従来の１７１Ｏ以下程度にすべ（、横方向のリソ
グラフィーで決まる寸法ではな（堆積させた膜厚でチャ
ンネル長を決め電流を縦方向に流す新しい形のＴＰＴが
提案されている。
長りを従来の１７１Ｏ以下程度にすべ（、横方向のリソ
グラフィーで決まる寸法ではな（堆積させた膜厚でチャ
ンネル長を決め電流を縦方向に流す新しい形のＴＰＴが
提案されている。
第２図は、ドレイン電流の流詐を従来の横方向ではなく
縦方向に流し、チャンネル長りが堆積した薄膜の厚さで
決まることを基本とする縦型ＴＩＦＴを示す因である。
縦方向に流し、チャンネル長りが堆積した薄膜の厚さで
決まることを基本とする縦型ＴＩＦＴを示す因である。
第２図において１はガラスなどの透明基板、２１は０デ
１Ｍ０などからカるドレイン電極、２２Ｉｌｉ％＋のα
−８１、器は８ｉｏ、あるいは日（１、。
１Ｍ０などからカるドレイン電極、２２Ｉｌｉ％＋のα
−８１、器は８ｉｏ、あるいは日（１、。
などＯ結縁膜２４は答＋のα−８（−６は０デ１Ｍ。な
どかうなるソース電極、２６はノンドープのα−日（、
ｄは８（０，あるいは８４，１１番などでなるゲート絶
縁層、２８ｒｊ：ＡＬなどから成るゲート電極である。
どかうなるソース電極、２６はノンドープのα−日（、
ｄは８（０，あるいは８４，１１番などでなるゲート絶
縁層、２８ｒｊ：ＡＬなどから成るゲート電極である。
ドレイン電極２１ ％ ％ ＋ａ −ａ ｓ ２２％１
１Ａ縁膜田、答＋、−ａ４冴、ソース電極５は積層され
その−ｍは図に断面が示さしているようにテーバ状、あ
るいはヌテツプ状にカットさｎｌその端面にチャンネル
となるノンドープのα−Ｂｔ２６が形成さｎている。こ
のためチャンネル長は、リソグラフィーの精度に依るの
ではなく、絶ＲＪ［２３の厚さ、及びテーバ角によって
決めらｔＬｓ１ｐｍ程度のチャンネル長も容易に得るこ
とが出来る。
１Ａ縁膜田、答＋、−ａ４冴、ソース電極５は積層され
その−ｍは図に断面が示さしているようにテーバ状、あ
るいはヌテツプ状にカットさｎｌその端面にチャンネル
となるノンドープのα−Ｂｔ２６が形成さｎている。こ
のためチャンネル長は、リソグラフィーの精度に依るの
ではなく、絶ＲＪ［２３の厚さ、及びテーバ角によって
決めらｔＬｓ１ｐｍ程度のチャンネル長も容易に得るこ
とが出来る。
したがって（１）式から明らかなように、第１図に示し
たチャンネル長が１０μ鵠程度の横型ＴＰＴに比べ論理
回路の最大周波数は１００倍程度改善することが可能で
ある。
たチャンネル長が１０μ鵠程度の横型ＴＰＴに比べ論理
回路の最大周波数は１００倍程度改善することが可能で
ある。
４しかしながら、第２図に示した、縦型ＴＩＦＴは、ゲ
ート電圧がＯｖ、ドレイン電圧が１５７程度の時ドレイ
ン電流、すなわち０ＦＦＥＲが、チャンネル長が約１μ
常、チャンネル幅が１００μ餌の時１０−・〜１０−１
０ Ａ程度と横型ＴＩＮＴの場合に比べて２〜３桁上昇
してしまう。この原因の１つは、この構造ではゲート電
圧がＯＶ、ドレイン電圧が１５ｖ、すなわち実効的にゲ
ートに負の電圧が印力ａさｎた状態で、第１図の説明で
述べたような五イしによる電流が流れ、これが２つの、
＋、−ｓ４匹、２４で阻止さｎることが無く金属である
ドレイン電極２１、及びソース電極５間に直接流ｎてし
まうためと考えら詐る。このＯＦ’ＩＰ電流の増大は、
特にこの縦ｆｆ１ＴＦＴをデイヌプレイ用として用いる
時、画素、及び周辺回路のサンプルホールドが、いず牡
もコンデンサをＴ ＩＦ Ｔｔｌ−ＯＮさせて充電し、
ｏｙｙさせて充電電荷を保持するという機能であるため
保持能力の低下となり極めて有害である。
ート電圧がＯｖ、ドレイン電圧が１５７程度の時ドレイ
ン電流、すなわち０ＦＦＥＲが、チャンネル長が約１μ
常、チャンネル幅が１００μ餌の時１０−・〜１０−１
０ Ａ程度と横型ＴＩＮＴの場合に比べて２〜３桁上昇
してしまう。この原因の１つは、この構造ではゲート電
圧がＯＶ、ドレイン電圧が１５ｖ、すなわち実効的にゲ
ートに負の電圧が印力ａさｎた状態で、第１図の説明で
述べたような五イしによる電流が流れ、これが２つの、
＋、−ｓ４匹、２４で阻止さｎることが無く金属である
ドレイン電極２１、及びソース電極５間に直接流ｎてし
まうためと考えら詐る。このＯＦ’ＩＰ電流の増大は、
特にこの縦ｆｆ１ＴＦＴをデイヌプレイ用として用いる
時、画素、及び周辺回路のサンプルホールドが、いず牡
もコンデンサをＴ ＩＦ Ｔｔｌ−ＯＮさせて充電し、
ｏｙｙさせて充電電荷を保持するという機能であるため
保持能力の低下となり極めて有害である。
本発明は、以上の点に鑑みてなさ３ｆｉｃものであり、
ソース電極、絶縁層、ドレイン電極を積層し、その側面
にチャンネルとなる半導体層を形成した構造の縦型ＴＰ
Ｔにおいて、半導体層と少ン、（な（ともソース電極、
あるいはドレイン電極の−らとの間Ｖζチャンネルと同
一導電型で高不純物密度の半導体層を配してＯ’ＰＩＦ
電流の増大を阻止した新規な縦ｆｉ Ｔ Ｆ Ｔを提供
するものである。
ソース電極、絶縁層、ドレイン電極を積層し、その側面
にチャンネルとなる半導体層を形成した構造の縦型ＴＰ
Ｔにおいて、半導体層と少ン、（な（ともソース電極、
あるいはドレイン電極の−らとの間Ｖζチャンネルと同
一導電型で高不純物密度の半導体層を配してＯ’ＰＩＦ
電流の増大を阻止した新規な縦ｆｉ Ｔ Ｆ Ｔを提供
するものである。
以下、図面に従って本発明を説明する。
第３図（ロ）はガラス（１−二ング社７０５９相当〕な
どの透明基板１に、ＯｒあるいはＭＯなどの十 ドレイン電極２１を約２００ＯＡ、ｎ のａ−Ｂｉ２２
を３００〜７００Ａ％ｅ４ｏ、などの絶縁蔚乙を３００
０〜１００００Ａ、ｎ＋のａ−Ｂｉ２４を３ｏｏ〜７０
０ Ａ、・脳。などのソース電極５を順次堆積し＼□ た図である。ソース電極δは後の工程のエツチングのし
やすさからＭｏであることが好ましい。第３図Ｃｂ）は
フォトレジストなどによりソース電極６を選択的にマス
クして、ソース電極δ、ｎ十のＣ−ｔｓｉ２４、絶縁層
るを順次工”ツチングしてそｎぞｎの側面を露出させる
。エツチング手段は従来の湿式法で、各薄膜の直接上に
ある膜をマスクとして行っても良いが、ＣＦＸ ＃ ０
＊ を及びＥＩＦ、等のガスを用いプラズマエツチング
を行なえば図に示したような良好なテーバ形状を得るこ
とが出来る。この段階でｎ＋のａ−ｓｉ２２の表面の一
部が露出されるが、この外＋のα−８ｉ２２は絶縁膜ル
のエツチングの際、実際にはその表面が多少エツチング
除去されることがあるが、その場合でもドレイ／電極ρ
上に一部でも残っていわば、電気特性上問題は生じない
。要は次の工程で形成さｎるノンドープのα−８４Ｚ２
とソース電極２１の間に介在してい良い。第３図（６）
は前記ソース電極２５、％十のα−８ｉ２２、絶縁膜ｎ
の側面を含むＴＩＰＴを形成する所要部にノンドープ＜
Ｄ５−Ｂｉ２６′ｔ−厚さ２０００〜５０００Ａに選択
的に形成した後、層間絶縁膜を兼ねるｓｈｏ、あるいは
８イ＆ Ｎ４などのゲート絶縁膜２７を堆積し、そｎを
選択的に開孔して、その後人ｔなどでなるゲート電極列
、ソース配置１２９、ドレイ／配線間を形成した最終的
な断面図を示すものである。なおドレイン電極２１とド
レイン配綜加は直接コンタクトすることが望ましく図に
示すようにこの部分Ｏｎ＋のα−８４Ｚ２は選択的に除
去しておくのが良い。また図ではソース電極２５、ｎ＋
のα−５（２４、絶縁膜乙の側面上がテーバ状になって
いるが、本発明はこｎに限るものではなくステップ状に
なっていてもかまわない。本発明は、以上の様にドレイ
／領域である最下層が高不純物密度の半導体層と金属か
ら成り、かつチャンネルとなる半導体層と前記高不純物
密度の半導体層と金属の少くなくとも一部が積層構造で
なり、前記半導体層と金属は直接接していないことを特
徴とする。
どの透明基板１に、ＯｒあるいはＭＯなどの十 ドレイン電極２１を約２００ＯＡ、ｎ のａ−Ｂｉ２２
を３００〜７００Ａ％ｅ４ｏ、などの絶縁蔚乙を３００
０〜１００００Ａ、ｎ＋のａ−Ｂｉ２４を３ｏｏ〜７０
０ Ａ、・脳。などのソース電極５を順次堆積し＼□ た図である。ソース電極δは後の工程のエツチングのし
やすさからＭｏであることが好ましい。第３図Ｃｂ）は
フォトレジストなどによりソース電極６を選択的にマス
クして、ソース電極δ、ｎ十のＣ−ｔｓｉ２４、絶縁層
るを順次工”ツチングしてそｎぞｎの側面を露出させる
。エツチング手段は従来の湿式法で、各薄膜の直接上に
ある膜をマスクとして行っても良いが、ＣＦＸ ＃ ０
＊ を及びＥＩＦ、等のガスを用いプラズマエツチング
を行なえば図に示したような良好なテーバ形状を得るこ
とが出来る。この段階でｎ＋のａ−ｓｉ２２の表面の一
部が露出されるが、この外＋のα−８ｉ２２は絶縁膜ル
のエツチングの際、実際にはその表面が多少エツチング
除去されることがあるが、その場合でもドレイ／電極ρ
上に一部でも残っていわば、電気特性上問題は生じない
。要は次の工程で形成さｎるノンドープのα−８４Ｚ２
とソース電極２１の間に介在してい良い。第３図（６）
は前記ソース電極２５、％十のα−８ｉ２２、絶縁膜ｎ
の側面を含むＴＩＰＴを形成する所要部にノンドープ＜
Ｄ５−Ｂｉ２６′ｔ−厚さ２０００〜５０００Ａに選択
的に形成した後、層間絶縁膜を兼ねるｓｈｏ、あるいは
８イ＆ Ｎ４などのゲート絶縁膜２７を堆積し、そｎを
選択的に開孔して、その後人ｔなどでなるゲート電極列
、ソース配置１２９、ドレイ／配線間を形成した最終的
な断面図を示すものである。なおドレイン電極２１とド
レイン配綜加は直接コンタクトすることが望ましく図に
示すようにこの部分Ｏｎ＋のα−８４Ｚ２は選択的に除
去しておくのが良い。また図ではソース電極２５、ｎ＋
のα−５（２４、絶縁膜乙の側面上がテーバ状になって
いるが、本発明はこｎに限るものではなくステップ状に
なっていてもかまわない。本発明は、以上の様にドレイ
／領域である最下層が高不純物密度の半導体層と金属か
ら成り、かつチャンネルとなる半導体層と前記高不純物
密度の半導体層と金属の少くなくとも一部が積層構造で
なり、前記半導体層と金属は直接接していないことを特
徴とする。
こｎによりチャンネル長は絶縁層るの厚さテ決ｔシ、チ
ャンネル長の精度の良い短チャンネル化が可能で、論理
回路の飛曜的な高周波化が実現出来かつ、実効的にゲー
トに負電圧が印刀口さ扛た時のドレイン電流として検出
さｎるＯＦＦ％流の増大を防止することが出来る。
ャンネル長の精度の良い短チャンネル化が可能で、論理
回路の飛曜的な高周波化が実現出来かつ、実効的にゲー
トに負電圧が印刀口さ扛た時のドレイン電流として検出
さｎるＯＦＦ％流の増大を防止することが出来る。
以上の説明はα−ｓ４を用いて行なったが、本発明はこ
牡に限るものでなく多結晶シリコン、０ｄＢｅなど他の
半導体材料であってもかまわない
牡に限るものでなく多結晶シリコン、０ｄＢｅなど他の
半導体材料であってもかまわない
第１図は従来の横型ＴＰＴの断面図、第２図は従来の縦
属ＴＦＴの断面図、第３１菌（α） 、 （ｂ） 、
（ｃ）は本発明の縦型ＴＵＦＴの断面図を示す図で、１
１０．透明基板 ２１、、、ドレイン電極 ２２ 、２４ 、．１士の５−ｓ４ 田００．絶縁膜 ６００．ソース電極 が０１．α−ｅ４ １００．ゲート絶縁膜 田・・、ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図
属ＴＦＴの断面図、第３１菌（α） 、 （ｂ） 、
（ｃ）は本発明の縦型ＴＵＦＴの断面図を示す図で、１
１０．透明基板 ２１、、、ドレイン電極 ２２ 、２４ 、．１士の５−ｓ４ 田００．絶縁膜 ６００．ソース電極 が０１．α−ｅ４ １００．ゲート絶縁膜 田・・、ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図
Claims (1)
- ソース領域、絶縁層、ドレイン領域を積層し、その側面
に半導体層、ゲート絶ｌｊ＆膜、ゲート金属に配した縦
型構造の薄膜トランジスタにおいて、前記ソース領域、
あるいはドレイン領域の電極である最下層が高不純物密
度の半導体層と金属から成り、かつ前記半導体層と前記
高不純物密度の半導体層と金属の少くなくとも一部が積
層構造でなり、前記半導体層と金属は直接後していない
ことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1542784A JPS60160171A (ja) | 1984-01-31 | 1984-01-31 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1542784A JPS60160171A (ja) | 1984-01-31 | 1984-01-31 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160171A true JPS60160171A (ja) | 1985-08-21 |
Family
ID=11888476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1542784A Pending JPS60160171A (ja) | 1984-01-31 | 1984-01-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022636A (ja) * | 1988-06-16 | 1990-01-08 | Mitsubishi Electric Corp | 薄膜トランジスタアレイの製造方法 |
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| WO2016084732A1 (ja) * | 2014-11-28 | 2016-06-02 | シャープ株式会社 | 半導体装置 |
-
1984
- 1984-01-31 JP JP1542784A patent/JPS60160171A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| US5686326A (en) * | 1985-08-05 | 1997-11-11 | Canon Kabushiki Kaisha | Method of making thin film transistor |
| JPH022636A (ja) * | 1988-06-16 | 1990-01-08 | Mitsubishi Electric Corp | 薄膜トランジスタアレイの製造方法 |
| WO2016084732A1 (ja) * | 2014-11-28 | 2016-06-02 | シャープ株式会社 | 半導体装置 |
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