JPH0720496A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH0720496A JPH0720496A JP18908193A JP18908193A JPH0720496A JP H0720496 A JPH0720496 A JP H0720496A JP 18908193 A JP18908193 A JP 18908193A JP 18908193 A JP18908193 A JP 18908193A JP H0720496 A JPH0720496 A JP H0720496A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示装置におい
て隣接画素電極間に発生する横方向電界の影響を抑制す
る。 【構成】 アクティブマトリクス型液晶表示装置は、所
定の間隙を介して互いに対面配置された主基板１と対向
基板２とから構成されている。両基板１，２の間には一
定の厚みＢを有する液晶層３が保持されている。主基板
１の表面には、複数の薄膜トランジスタ素子及び配線４
を含む素子配線エリアが形成されている。この素子配線
エリア表面の凹凸を埋める為平坦化層５が成膜されてい
る。平坦化層５の平らな表面にはマトリクス状の画素電
極６が形成されている。隣り合う画素電極６の間隔寸法
Ａは、該液晶層３の厚み寸法Ｂよりも大きく設定されて
おり、正規の縦方向電界に比べ副次的な横方向電界が小
さくなる様にしている。
て隣接画素電極間に発生する横方向電界の影響を抑制す
る。 【構成】 アクティブマトリクス型液晶表示装置は、所
定の間隙を介して互いに対面配置された主基板１と対向
基板２とから構成されている。両基板１，２の間には一
定の厚みＢを有する液晶層３が保持されている。主基板
１の表面には、複数の薄膜トランジスタ素子及び配線４
を含む素子配線エリアが形成されている。この素子配線
エリア表面の凹凸を埋める為平坦化層５が成膜されてい
る。平坦化層５の平らな表面にはマトリクス状の画素電
極６が形成されている。隣り合う画素電極６の間隔寸法
Ａは、該液晶層３の厚み寸法Ｂよりも大きく設定されて
おり、正規の縦方向電界に比べ副次的な横方向電界が小
さくなる様にしている。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置に関する。より詳しくは、画素電極の配置
構造に関する。
液晶表示装置に関する。より詳しくは、画素電極の配置
構造に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス型液晶表示
装置は、所定の間隙を介して互いに対向配置された主基
板及び対向基板と、両基板間に保持された液晶層とを備
えている。主基板には画素電極を駆動する為の薄膜トラ
ンジスタが集積的に形成されている。薄膜トランジスタ
のソース領域には信号配線が電気接続している。薄膜ト
ランジスタのドレイン領域には対応する画素電極が電気
接続している。主基板の表面は配向膜により被覆されて
いる。一方、対向基板の表面には対向電極及び配向膜が
形成されている。主基板及び対向基板によって挟持され
た液晶層は配向膜によって例えばツイストネマティック
配向されている。かかる構成を有するアクティブマトリ
クス型液晶表示装置において、薄膜トランジスタのゲー
ト電極に選択信号を印加した状態で、信号配線を介し画
像信号を供給すると、対応する画素電極に所定の信号電
荷が書き込まれる。この画素電極と対向電極との間に生
じた縦方向の電界により、ツストネマティック配向され
た液晶層の分子が立ち上がり、透過率が変化して所望の
画像表示が行なわれる。
装置は、所定の間隙を介して互いに対向配置された主基
板及び対向基板と、両基板間に保持された液晶層とを備
えている。主基板には画素電極を駆動する為の薄膜トラ
ンジスタが集積的に形成されている。薄膜トランジスタ
のソース領域には信号配線が電気接続している。薄膜ト
ランジスタのドレイン領域には対応する画素電極が電気
接続している。主基板の表面は配向膜により被覆されて
いる。一方、対向基板の表面には対向電極及び配向膜が
形成されている。主基板及び対向基板によって挟持され
た液晶層は配向膜によって例えばツイストネマティック
配向されている。かかる構成を有するアクティブマトリ
クス型液晶表示装置において、薄膜トランジスタのゲー
ト電極に選択信号を印加した状態で、信号配線を介し画
像信号を供給すると、対応する画素電極に所定の信号電
荷が書き込まれる。この画素電極と対向電極との間に生
じた縦方向の電界により、ツストネマティック配向され
た液晶層の分子が立ち上がり、透過率が変化して所望の
画像表示が行なわれる。
【０００３】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置の高精細化に伴ない画素ピッチが小さく
なってくると、所望の開口率を確保する為画素電極面積
を可能な限り大きく確保する必要がある。この為、隣り
合う画素電極の間隔が接近してくる。極端な場合、各画
素電極と対向電極との間の間隔に比べ、隣り合う画素電
極の間隔が小さくなり、各画素電極と対向電極との間に
印加される正規の縦方向電界より、隣り合う画素電極の
間に発生する副次的な横方向電界の影響の方が大きくな
る場合が生じる。従来、横方向電界の影響を受け、液晶
層にリバースチルトドメインが発生したり、液晶分子が
正しく立ち上がらない為光抜け等が発生し、画質の劣化
を招いていたという課題がある。
型液晶表示装置の高精細化に伴ない画素ピッチが小さく
なってくると、所望の開口率を確保する為画素電極面積
を可能な限り大きく確保する必要がある。この為、隣り
合う画素電極の間隔が接近してくる。極端な場合、各画
素電極と対向電極との間の間隔に比べ、隣り合う画素電
極の間隔が小さくなり、各画素電極と対向電極との間に
印加される正規の縦方向電界より、隣り合う画素電極の
間に発生する副次的な横方向電界の影響の方が大きくな
る場合が生じる。従来、横方向電界の影響を受け、液晶
層にリバースチルトドメインが発生したり、液晶分子が
正しく立ち上がらない為光抜け等が発生し、画質の劣化
を招いていたという課題がある。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は液晶画素を微細化及び高精細化した
場合に生じる横方向電界の悪影響を防止し画質を維持す
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明の第１側面によれば、所定の
間隙を介して互いに対面配置された主基板及び対向基板
と、両基板間に保持された一定厚みの液晶層とを備えた
アクティブマトリクス型液晶表示装置において、前記主
基板は複数の薄膜トランジスタ素子及び配線を含む素子
配線エリアと、該素子配線エリア表面の凹凸を埋める平
坦化層と、該平坦化層の平らな表面に形成されたマトリ
クス状の画素電極とを有している。かかる構成におい
て、隣り合う画素電極の間隔寸法は該液晶層の厚み寸法
より大きく設定されている。好ましくは、前記平坦化層
は透明樹脂膜からなる。
題に鑑み、本発明は液晶画素を微細化及び高精細化した
場合に生じる横方向電界の悪影響を防止し画質を維持す
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明の第１側面によれば、所定の
間隙を介して互いに対面配置された主基板及び対向基板
と、両基板間に保持された一定厚みの液晶層とを備えた
アクティブマトリクス型液晶表示装置において、前記主
基板は複数の薄膜トランジスタ素子及び配線を含む素子
配線エリアと、該素子配線エリア表面の凹凸を埋める平
坦化層と、該平坦化層の平らな表面に形成されたマトリ
クス状の画素電極とを有している。かかる構成におい
て、隣り合う画素電極の間隔寸法は該液晶層の厚み寸法
より大きく設定されている。好ましくは、前記平坦化層
は透明樹脂膜からなる。
【０００５】本発明の第２側面によれば、所定の間隙を
介して互いに対面配置された主基板及び対向基板と、両
基板間に保持された一定厚みの液晶層とを備えたアクテ
ィブマトリクス型液晶表示装置において、前記主基板は
所定の間隔を介してマトリクス状に配列された画素電極
と、個々の画素電極に対応して配置された薄膜トランジ
スタ素子と、マトリクス状に配列した画素電極の間隔に
沿って配設された配線とを有している。かかる構成にお
いて、該配線の幅寸法は液晶層の厚み寸法に比べて微細
化されている一方、隣り合う画素電極の間隔寸法は該液
晶層の厚み寸法より大きく設定されている。
介して互いに対面配置された主基板及び対向基板と、両
基板間に保持された一定厚みの液晶層とを備えたアクテ
ィブマトリクス型液晶表示装置において、前記主基板は
所定の間隔を介してマトリクス状に配列された画素電極
と、個々の画素電極に対応して配置された薄膜トランジ
スタ素子と、マトリクス状に配列した画素電極の間隔に
沿って配設された配線とを有している。かかる構成にお
いて、該配線の幅寸法は液晶層の厚み寸法に比べて微細
化されている一方、隣り合う画素電極の間隔寸法は該液
晶層の厚み寸法より大きく設定されている。
【０００６】
【作用】本発明の第１側面によれば、薄膜トランジスタ
素子及び配線を含む素子配線エリアは透明樹脂等からな
る平坦化層で全面的に被覆されている。この平坦化層は
素子配線エリア表面の凹凸を埋める為に十分な厚みを有
しており、実質的に平らな表面が得られる。従って、理
論的には素子配線エリアの凹凸の影響を受ける事なく、
平坦化層の表面に画素電極を形成でき、仮に平面的に見
て下地の配線と重複していても問題は生じない。従っ
て、液晶画素の高精細化を進めた場合でも、個々の画素
電極毎に十分な面積を確保でき開口率を損なう事がな
い。しかしながら、隣り合う画素電極の間隔寸法を無制
限に縮小すると正規の縦方向電界に比べ副次的な横方向
電界が相対的に大きくなってしまう。そこで、隣り合う
画素電極の間隔寸法を液晶層の厚み寸法より大きく設定
して、横方向電界の影響を実質的に除去し、リバースチ
ルトドメインや光抜け等を防止している。
素子及び配線を含む素子配線エリアは透明樹脂等からな
る平坦化層で全面的に被覆されている。この平坦化層は
素子配線エリア表面の凹凸を埋める為に十分な厚みを有
しており、実質的に平らな表面が得られる。従って、理
論的には素子配線エリアの凹凸の影響を受ける事なく、
平坦化層の表面に画素電極を形成でき、仮に平面的に見
て下地の配線と重複していても問題は生じない。従っ
て、液晶画素の高精細化を進めた場合でも、個々の画素
電極毎に十分な面積を確保でき開口率を損なう事がな
い。しかしながら、隣り合う画素電極の間隔寸法を無制
限に縮小すると正規の縦方向電界に比べ副次的な横方向
電界が相対的に大きくなってしまう。そこで、隣り合う
画素電極の間隔寸法を液晶層の厚み寸法より大きく設定
して、横方向電界の影響を実質的に除去し、リバースチ
ルトドメインや光抜け等を防止している。
【０００７】本発明の第２側面によれば、平坦化層を用
いないでアクティブマトリクス型液晶表示装置の高精細
化を図っている。即ち、マトリクス状に配列した画素電
極の間隔に沿って信号配線やゲート配線を配設した平面
構造において、高精細化を図る為該配線の幅寸法を液晶
層の厚み寸法に比べて微細化している。この場合、隣り
合う画素電極の間隔寸法も無制限に縮小した場合、正規
の縦方向電界に比べて副次的な横方向電界が大きくなる
惧れがある。従って、この場合でも画素電極の間隔寸法
が液晶層の厚み寸法より大きく設定する事により、リバ
ースチルトドメインや光抜け等を防止している。
いないでアクティブマトリクス型液晶表示装置の高精細
化を図っている。即ち、マトリクス状に配列した画素電
極の間隔に沿って信号配線やゲート配線を配設した平面
構造において、高精細化を図る為該配線の幅寸法を液晶
層の厚み寸法に比べて微細化している。この場合、隣り
合う画素電極の間隔寸法も無制限に縮小した場合、正規
の縦方向電界に比べて副次的な横方向電界が大きくなる
惧れがある。従って、この場合でも画素電極の間隔寸法
が液晶層の厚み寸法より大きく設定する事により、リバ
ースチルトドメインや光抜け等を防止している。
【０００８】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は、本発明にかかるアクティブマ
トリクス型液晶表示装置の第１実施例を示す模式的な断
面図である。図示する様に、本アクティブマトリクス型
液晶表示装置は、所定の間隙を介して互いに対面配置さ
れた主基板１及び対向基板２を備えている。両基板１，
２間には液晶層３が保持されており、一定の厚みＢを有
する。主基板１の表面には、複数の薄膜トランジスタ素
子（図示せず）及び配線４を含む素子配線エリアが形成
されている。なお、この配線４は薄膜トランジスタのソ
ース領域に電気接続される信号配線や、同じくゲート電
極に電気接続するゲート配線等が含まれる。この素子配
線エリア表面の凹凸を埋める為平坦化層５が形成されて
いる。平坦化層５は透明樹脂膜等からなり配線４の段差
寸法等に比べ十分大きな膜厚を有する為、その表面は実
質的に平らである。平坦化層５の平らな表面には、マト
リクス状に画素電極６が形成されている。本発明の特徴
事項として、隣り合う画素電極６の間隔寸法Ａは、該液
晶層３の厚み寸法Ｂよりも大きく設定されている。
詳細に説明する。図１は、本発明にかかるアクティブマ
トリクス型液晶表示装置の第１実施例を示す模式的な断
面図である。図示する様に、本アクティブマトリクス型
液晶表示装置は、所定の間隙を介して互いに対面配置さ
れた主基板１及び対向基板２を備えている。両基板１，
２間には液晶層３が保持されており、一定の厚みＢを有
する。主基板１の表面には、複数の薄膜トランジスタ素
子（図示せず）及び配線４を含む素子配線エリアが形成
されている。なお、この配線４は薄膜トランジスタのソ
ース領域に電気接続される信号配線や、同じくゲート電
極に電気接続するゲート配線等が含まれる。この素子配
線エリア表面の凹凸を埋める為平坦化層５が形成されて
いる。平坦化層５は透明樹脂膜等からなり配線４の段差
寸法等に比べ十分大きな膜厚を有する為、その表面は実
質的に平らである。平坦化層５の平らな表面には、マト
リクス状に画素電極６が形成されている。本発明の特徴
事項として、隣り合う画素電極６の間隔寸法Ａは、該液
晶層３の厚み寸法Ｂよりも大きく設定されている。
【０００９】なお本実施例では、隣り合う画素電極６の
間隔に整合して配線４がパタニング形成されている。こ
の場合、配線４の段差が平坦化層５により完全に吸収さ
れているので、平面的に見て画素電極６の端部を配線４
と重複させても何ら凹凸が生じない為、液晶層３の配向
制御を行なう上で支障が生じない。
間隔に整合して配線４がパタニング形成されている。こ
の場合、配線４の段差が平坦化層５により完全に吸収さ
れているので、平面的に見て画素電極６の端部を配線４
と重複させても何ら凹凸が生じない為、液晶層３の配向
制御を行なう上で支障が生じない。
【００１０】一方対向基板２の内表面には対向電極７が
形成されている。図から理解される様に、液晶層３の厚
みＢは、対向電極７と画素電極６の間の間隙寸法に等し
い。対向電極７と画素電極６との間に所定の電圧が印加
されると液晶層３の分子配列が変化して透過率が変化し
所望の画像表示が行なわれる。この際、隣り合う画素電
極６の間隔寸法Ａは各画素電極６と対向電極７の間隔寸
法Ｂに比べて大きく設定しているので、画素電極６間に
印加される副次的な横方向電界は正規の縦方向電界に比
べ相対的に小さく抑制される。この結果、液晶層３のリ
バースチルトドメインや光抜けを抑制できる。なお、マ
トリクス状に配列した画素電極６の間隔と整合して、対
向基板２の内表面にはブラックマスク８が形成されてい
る。このブラックマスク８は画像表示に寄与しない液晶
層３の部分をマスクする事により、実効的な表示コント
ラストを高める為に設けられたものである。又、図では
明示していないが、主基板１及び対向基板２の内表面は
夫々所定の配向処理が施されており、液晶層３は例えば
ツイストネマティック配向状態となっている。
形成されている。図から理解される様に、液晶層３の厚
みＢは、対向電極７と画素電極６の間の間隙寸法に等し
い。対向電極７と画素電極６との間に所定の電圧が印加
されると液晶層３の分子配列が変化して透過率が変化し
所望の画像表示が行なわれる。この際、隣り合う画素電
極６の間隔寸法Ａは各画素電極６と対向電極７の間隔寸
法Ｂに比べて大きく設定しているので、画素電極６間に
印加される副次的な横方向電界は正規の縦方向電界に比
べ相対的に小さく抑制される。この結果、液晶層３のリ
バースチルトドメインや光抜けを抑制できる。なお、マ
トリクス状に配列した画素電極６の間隔と整合して、対
向基板２の内表面にはブラックマスク８が形成されてい
る。このブラックマスク８は画像表示に寄与しない液晶
層３の部分をマスクする事により、実効的な表示コント
ラストを高める為に設けられたものである。又、図では
明示していないが、主基板１及び対向基板２の内表面は
夫々所定の配向処理が施されており、液晶層３は例えば
ツイストネマティック配向状態となっている。
【００１１】図２は、図１に示したアクティブマトリク
ス型液晶表示装置を模式化して表わした平面図である。
画素電極６はマトリクス状に配列されている。各画素電
極６の行間に沿ってＸ方向にゲート配線４Ｇが配設され
ている。又画素電極６の列間に沿ってＹ方向に信号配線
４Ｓが配設されている。各画素電極６と対応してスイッ
チング用の薄膜トランジスタ（ＴＦＴ）９が形成されて
いる。ＴＦＴ９のゲート電極は対応するゲート配線４Ｇ
に接続されており、ソース電極は対応する信号配線４Ｓ
に接続されており、ドレイン電極は対応する画素電極６
に接続されている。ゲート配線４Ｇに線順次で選択パル
スを供給し、各行毎に画素電極６を導通状態にする。こ
れと同期して、信号配線４Ｓに画像信号を供給し、導通
状態にあるＴＦＴ９を介して画素電極６に画像信号を書
き込み、所望の画像表示を行なうものである。なお、液
晶表示装置の場合交流駆動が行なわれており、１行毎に
画像信号の極性を反転している。場合によっては、１フ
ィールド毎に画像信号の極性反転を行なう事もある。
ス型液晶表示装置を模式化して表わした平面図である。
画素電極６はマトリクス状に配列されている。各画素電
極６の行間に沿ってＸ方向にゲート配線４Ｇが配設され
ている。又画素電極６の列間に沿ってＹ方向に信号配線
４Ｓが配設されている。各画素電極６と対応してスイッ
チング用の薄膜トランジスタ（ＴＦＴ）９が形成されて
いる。ＴＦＴ９のゲート電極は対応するゲート配線４Ｇ
に接続されており、ソース電極は対応する信号配線４Ｓ
に接続されており、ドレイン電極は対応する画素電極６
に接続されている。ゲート配線４Ｇに線順次で選択パル
スを供給し、各行毎に画素電極６を導通状態にする。こ
れと同期して、信号配線４Ｓに画像信号を供給し、導通
状態にあるＴＦＴ９を介して画素電極６に画像信号を書
き込み、所望の画像表示を行なうものである。なお、液
晶表示装置の場合交流駆動が行なわれており、１行毎に
画像信号の極性を反転している。場合によっては、１フ
ィールド毎に画像信号の極性反転を行なう事もある。
【００１２】次に、図３及び図４を参照して、図１及び
図２に示したアクティブマトリクス型液晶表示装置の動
作を詳細に説明する。図３は図２に示したＸ−Ｘ線に沿
って切断した模式的な断面図であり、（１）は隣り合う
画素電極６の間隔Ａが、対向電極７と画素電極６の間隔
Ｂに比べて小さく設定した場合を表わしており、（２）
は本発明に従って間隔Ａを間隔Ｂに比べて大きく設定し
た場合を表わしている。（１）の電極配置構造で画素電
極６及び対向電極７に電圧を印加すると、隣接画素電極
間に発生する横方向電界ＥＨの方が正規の縦方向電界Ｅ
Ｖより強くなってしまう為、画素電極６の端部近傍に位
置する液晶分子３Ｍが本来向くべき垂直方向と異なっ
て、斜め方向に向いてしまう。これによりリバースチル
トドメインが発生したり、光抜けの原因となり画質の劣
化につながる。一方（２）の電極配置構造では、画素電
極６及び対向電極７に電圧を印加しても、横方向電界は
縦方向電界に比べて十分小さい為、液晶分子３Ｍは隣接
画素電極の影響を受ける事なく本来向くべき方向に立ち
上がる事ができる。
図２に示したアクティブマトリクス型液晶表示装置の動
作を詳細に説明する。図３は図２に示したＸ−Ｘ線に沿
って切断した模式的な断面図であり、（１）は隣り合う
画素電極６の間隔Ａが、対向電極７と画素電極６の間隔
Ｂに比べて小さく設定した場合を表わしており、（２）
は本発明に従って間隔Ａを間隔Ｂに比べて大きく設定し
た場合を表わしている。（１）の電極配置構造で画素電
極６及び対向電極７に電圧を印加すると、隣接画素電極
間に発生する横方向電界ＥＨの方が正規の縦方向電界Ｅ
Ｖより強くなってしまう為、画素電極６の端部近傍に位
置する液晶分子３Ｍが本来向くべき垂直方向と異なっ
て、斜め方向に向いてしまう。これによりリバースチル
トドメインが発生したり、光抜けの原因となり画質の劣
化につながる。一方（２）の電極配置構造では、画素電
極６及び対向電極７に電圧を印加しても、横方向電界は
縦方向電界に比べて十分小さい為、液晶分子３Ｍは隣接
画素電極の影響を受ける事なく本来向くべき方向に立ち
上がる事ができる。
【００１３】図４は、同じく図２に示したＹ−Ｙ線に沿
って切断した断面図であり、（１）は開口率確保の為隣
り合う画素電極６の間隔Ａを、対向電極７と画素電極６
の間隔Ｂに比べて小さく設定した場合であり、（２）は
本発明に従って間隔Ａを間隔Ｂに比べて大きく設定した
場合である。（１）に示した電極配置構造では、特に行
毎に極性反転を行なって駆動を行なった時、隣り合う画
素電極６間で正負反対の電圧がかかる事になるので、よ
り大きな横方向電界ＥＨの影響を受け液晶分子３Ｍの乱
れが大きくなってしまう。即ち、行毎の極性反転駆動を
行なうと、図３の（１）に示した左右画素電極間の電位
差に比べ、図４の（１）に示した上下画素電極間の電位
差が顕著に大きくなる。従って、本発明により規定され
るＡ＞Ｂの関係は、特に上下に隣接する画素電極間で満
たす事が重要である。（２）に示す様に、Ａ＞Ｂの関係
を満たす様に、画素電極６及び対向電極７を配置すれ
ば、横方向電界による悪影響を除く事ができ液晶分子３
Ｍを本来の垂直方向に立ち上げる事ができる。
って切断した断面図であり、（１）は開口率確保の為隣
り合う画素電極６の間隔Ａを、対向電極７と画素電極６
の間隔Ｂに比べて小さく設定した場合であり、（２）は
本発明に従って間隔Ａを間隔Ｂに比べて大きく設定した
場合である。（１）に示した電極配置構造では、特に行
毎に極性反転を行なって駆動を行なった時、隣り合う画
素電極６間で正負反対の電圧がかかる事になるので、よ
り大きな横方向電界ＥＨの影響を受け液晶分子３Ｍの乱
れが大きくなってしまう。即ち、行毎の極性反転駆動を
行なうと、図３の（１）に示した左右画素電極間の電位
差に比べ、図４の（１）に示した上下画素電極間の電位
差が顕著に大きくなる。従って、本発明により規定され
るＡ＞Ｂの関係は、特に上下に隣接する画素電極間で満
たす事が重要である。（２）に示す様に、Ａ＞Ｂの関係
を満たす様に、画素電極６及び対向電極７を配置すれ
ば、横方向電界による悪影響を除く事ができ液晶分子３
Ｍを本来の垂直方向に立ち上げる事ができる。
【００１４】本発明に従って規定されるＡ＞Ｂの関係
は、特に平坦化層を採用したアクティブマトリクス型液
晶表示装置において重要な意味を有する。なぜならば、
高開口率化が可能な平坦化層を有するアクティブマトリ
クス型液晶表示装置では、画素電極の面積を従来に比べ
広くとる事ができる。又、理論的にはパタニング精度の
限界まで隣接画素電極間距離を縮小する事が可能なので
Ａ＞Ｂの関係を満たさない状況が多分に起り得るからで
ある。Ａ＞Ｂの関係を常に安定して満たす製造方法上の
手段として、画素電極間距離よりも小さい粒径を有する
ギャップスペーサを基板上に散布して主基板及び対向基
板を貼り合わせれば良い。この方法によれば、隣接電極
間距離が相当程度縮小されても、物理的に安定してＡ＞
Ｂの関係を保証する事が可能である。但し、液晶画素の
高精細化及び高開口率化が進むにつれて、液晶層の厚み
も小さくなる為、所定の電気光学特性を満たす液晶材料
を適宜選択する必要が生じる。
は、特に平坦化層を採用したアクティブマトリクス型液
晶表示装置において重要な意味を有する。なぜならば、
高開口率化が可能な平坦化層を有するアクティブマトリ
クス型液晶表示装置では、画素電極の面積を従来に比べ
広くとる事ができる。又、理論的にはパタニング精度の
限界まで隣接画素電極間距離を縮小する事が可能なので
Ａ＞Ｂの関係を満たさない状況が多分に起り得るからで
ある。Ａ＞Ｂの関係を常に安定して満たす製造方法上の
手段として、画素電極間距離よりも小さい粒径を有する
ギャップスペーサを基板上に散布して主基板及び対向基
板を貼り合わせれば良い。この方法によれば、隣接電極
間距離が相当程度縮小されても、物理的に安定してＡ＞
Ｂの関係を保証する事が可能である。但し、液晶画素の
高精細化及び高開口率化が進むにつれて、液晶層の厚み
も小さくなる為、所定の電気光学特性を満たす液晶材料
を適宜選択する必要が生じる。
【００１５】次に、図５及び図６を参照して、図１に示
したアクティブマトリクス型液晶表示装置の製造方法を
詳細に説明する。先ず最初に、図５の工程Ａにおいて、
石英等からなる絶縁基板の表面に第１多結晶シリコン薄
膜（１Ｐｏｌｙ）をＬＰＣＶＤ法により成膜する。次に
Ｓｉイオン注入を行ない一旦微細化した後固相成長を行
ない１Ｐｏｌｙの大粒径化を図る。その後１Ｐｏｌｙを
島状にパタニングし素子領域を形成する。さらにその表
面を熱酸化しＳｉＯ2 としてゲート酸化膜を得る。さら
にボロンイオンを所定濃度で注入し、予め閾値電圧の調
整を行なう。次に工程Ｂにおいて、ＬＰＣＶＤ法により
ＳｉＮを成膜しゲート窒化膜とする。このＳｉＮの表面
を熱酸化しＳｉＯ2 に転換する。この様にしてＳｉＯ2
／ＳｉＮ／ＳｉＯ2 の３層構造からなる耐圧性に優れた
ゲート絶縁膜が得られる。次にＬＰＣＶＤ法により第２
多結晶シリコン薄膜（２Ｐｏｌｙ）を堆積する。２Ｐｏ
ｌｙの低抵抗化を図った後、所定の形状にパタニングし
ゲート電極Ｇを得る。次にゲート電極Ｇをマスクとして
セルフアライメントによりＡｓイオンを注入し所謂ＬＤ
Ｄ構造とする。続いてＳｉＮを部分的にエッチングで除
去した後、Ａｓイオンを高濃度で注入し１Ｐｏｌｙにソ
ース領域Ｓ及びドレイン領域Ｄを設ける。この様にして
Ｎチャネル型のＴＦＴが形成される。なお、Ｐチャネル
型のＴＦＴを形成する場合にはボロンイオンを注入す
る。続いて工程ＣにおいてＡＰＣＶＤ法により第１層間
絶縁膜（１ＰＳＧ）を堆積する。この１ＰＳＧに第１コ
ンタクトホール（１ＣＯＮ）をパタニング形成した後、
スパッタリングによりアルミニウム（Ａｌ）を全面的に
成膜する。これを所定の形状にパタニングしてＴＦＴの
ソース領域Ｓに電気接続する信号配線に加工する。
したアクティブマトリクス型液晶表示装置の製造方法を
詳細に説明する。先ず最初に、図５の工程Ａにおいて、
石英等からなる絶縁基板の表面に第１多結晶シリコン薄
膜（１Ｐｏｌｙ）をＬＰＣＶＤ法により成膜する。次に
Ｓｉイオン注入を行ない一旦微細化した後固相成長を行
ない１Ｐｏｌｙの大粒径化を図る。その後１Ｐｏｌｙを
島状にパタニングし素子領域を形成する。さらにその表
面を熱酸化しＳｉＯ2 としてゲート酸化膜を得る。さら
にボロンイオンを所定濃度で注入し、予め閾値電圧の調
整を行なう。次に工程Ｂにおいて、ＬＰＣＶＤ法により
ＳｉＮを成膜しゲート窒化膜とする。このＳｉＮの表面
を熱酸化しＳｉＯ2 に転換する。この様にしてＳｉＯ2
／ＳｉＮ／ＳｉＯ2 の３層構造からなる耐圧性に優れた
ゲート絶縁膜が得られる。次にＬＰＣＶＤ法により第２
多結晶シリコン薄膜（２Ｐｏｌｙ）を堆積する。２Ｐｏ
ｌｙの低抵抗化を図った後、所定の形状にパタニングし
ゲート電極Ｇを得る。次にゲート電極Ｇをマスクとして
セルフアライメントによりＡｓイオンを注入し所謂ＬＤ
Ｄ構造とする。続いてＳｉＮを部分的にエッチングで除
去した後、Ａｓイオンを高濃度で注入し１Ｐｏｌｙにソ
ース領域Ｓ及びドレイン領域Ｄを設ける。この様にして
Ｎチャネル型のＴＦＴが形成される。なお、Ｐチャネル
型のＴＦＴを形成する場合にはボロンイオンを注入す
る。続いて工程ＣにおいてＡＰＣＶＤ法により第１層間
絶縁膜（１ＰＳＧ）を堆積する。この１ＰＳＧに第１コ
ンタクトホール（１ＣＯＮ）をパタニング形成した後、
スパッタリングによりアルミニウム（Ａｌ）を全面的に
成膜する。これを所定の形状にパタニングしてＴＦＴの
ソース領域Ｓに電気接続する信号配線に加工する。
【００１６】図６の工程Ｄにおいて、ＬＰＣＶＤ法によ
り、１ＰＳＧに重ねて第２層間絶縁膜（２ＰＳＧ）を堆
積し、Ａｌからなる信号配線を完全に被覆する。続いて
工程Ｅにおいて、２ＰＳＧ表面の凹凸を平坦化層で埋め
る。この為、本実施例では所定の粘性を有する液状のア
クリル樹脂をスピンコーティングで塗布した。その後加
熱処理を施しアクリル樹脂を硬化させて平坦化層とし
た。硬化した平坦化層に対してフォトリソグラフィー及
びエッチングを施し第２コンタクトホール（２ＣＯＮ）
を形成する。この２ＣＯＮの底部にはＴＦＴのドレイン
領域Ｄが露出している。次に、工程Ｆにおいてスパッタ
リングにより透明導電膜を成膜する。本実施例では透明
導電膜材料としてＩＴＯを用いる。ＩＴＯは２ＣＯＮの
内部にも充填され、ＴＦＴのドレイン領域Ｄと電気的な
導通がとられる。最後に工程ＧにおいてＩＴＯを所定の
形状にパタニングし画素電極とする。以上の工程により
平坦化された主基板が得られる。その後、所定の間隙を
介して対向基板を接合し、該間隙内に液晶層を封入充填
してアクティブマトリクス型液晶表示装置が得られる。
り、１ＰＳＧに重ねて第２層間絶縁膜（２ＰＳＧ）を堆
積し、Ａｌからなる信号配線を完全に被覆する。続いて
工程Ｅにおいて、２ＰＳＧ表面の凹凸を平坦化層で埋め
る。この為、本実施例では所定の粘性を有する液状のア
クリル樹脂をスピンコーティングで塗布した。その後加
熱処理を施しアクリル樹脂を硬化させて平坦化層とし
た。硬化した平坦化層に対してフォトリソグラフィー及
びエッチングを施し第２コンタクトホール（２ＣＯＮ）
を形成する。この２ＣＯＮの底部にはＴＦＴのドレイン
領域Ｄが露出している。次に、工程Ｆにおいてスパッタ
リングにより透明導電膜を成膜する。本実施例では透明
導電膜材料としてＩＴＯを用いる。ＩＴＯは２ＣＯＮの
内部にも充填され、ＴＦＴのドレイン領域Ｄと電気的な
導通がとられる。最後に工程ＧにおいてＩＴＯを所定の
形状にパタニングし画素電極とする。以上の工程により
平坦化された主基板が得られる。その後、所定の間隙を
介して対向基板を接合し、該間隙内に液晶層を封入充填
してアクティブマトリクス型液晶表示装置が得られる。
【００１７】前述した実施例は平坦化層が形成されたア
クティブマトリクス型液晶表示装置であるが、本発明は
これに限られるものではない。平坦化層を有しないアク
ティブマトリクス型液晶表示装置であっても、高精細化
に伴ない信号配線やゲート配線の微細化が行なわれる場
合に本発明は同様に有効である。この点に鑑み、図７を
参照して本発明の第２実施例を詳細に説明する。図示す
る様に、アクティブマトリクス型液晶表示装置は、所定
の間隙を介して互いに対面配置された主基板１及び対向
基板２を有している。両基板１，２の間には一定の厚み
Ｂを有する液晶層３が保持されている。主基板１の表面
には所定の間隔Ａを介して画素電極６がマトリクス状に
配列されている。又個々の画素電極６に対応して薄膜ト
ランジスタ素子（図示せず）が形成されている。さら
に、マトリクス状に配列した画素電極６の間隔に沿って
配線４が配設されている。該配線４の幅寸法Ｃは液晶層
の厚み寸法Ｂに比べて微細化されている一方、隣り合う
画素電極６の間隔寸法Ａは液晶層３の厚み寸法Ｂよりも
大きく設定されている。例えば、液晶層３の厚み寸法Ｂ
は３〜４μｍ程度である。一方、超ＬＳＩ技術を適用し
且つ低抵抗化を図る事により、配線４の幅寸法Ｃは１μ
ｍ程度まで微細化可能である。この場合、製造技術的に
は画素電極６の間隔寸法Ａを液晶層３の厚み寸法Ｂより
も小さくする事が可能である。しかしながら、この場合
には、前述した様にリバースチルトドメインや光抜けが
発生する惧れがある。そこで、本発明に従って画素電極
６の間隔寸法Ａを液晶層の厚み寸法Ｂより大きく設定し
ている。
クティブマトリクス型液晶表示装置であるが、本発明は
これに限られるものではない。平坦化層を有しないアク
ティブマトリクス型液晶表示装置であっても、高精細化
に伴ない信号配線やゲート配線の微細化が行なわれる場
合に本発明は同様に有効である。この点に鑑み、図７を
参照して本発明の第２実施例を詳細に説明する。図示す
る様に、アクティブマトリクス型液晶表示装置は、所定
の間隙を介して互いに対面配置された主基板１及び対向
基板２を有している。両基板１，２の間には一定の厚み
Ｂを有する液晶層３が保持されている。主基板１の表面
には所定の間隔Ａを介して画素電極６がマトリクス状に
配列されている。又個々の画素電極６に対応して薄膜ト
ランジスタ素子（図示せず）が形成されている。さら
に、マトリクス状に配列した画素電極６の間隔に沿って
配線４が配設されている。該配線４の幅寸法Ｃは液晶層
の厚み寸法Ｂに比べて微細化されている一方、隣り合う
画素電極６の間隔寸法Ａは液晶層３の厚み寸法Ｂよりも
大きく設定されている。例えば、液晶層３の厚み寸法Ｂ
は３〜４μｍ程度である。一方、超ＬＳＩ技術を適用し
且つ低抵抗化を図る事により、配線４の幅寸法Ｃは１μ
ｍ程度まで微細化可能である。この場合、製造技術的に
は画素電極６の間隔寸法Ａを液晶層３の厚み寸法Ｂより
も小さくする事が可能である。しかしながら、この場合
には、前述した様にリバースチルトドメインや光抜けが
発生する惧れがある。そこで、本発明に従って画素電極
６の間隔寸法Ａを液晶層の厚み寸法Ｂより大きく設定し
ている。
【００１８】参考の為、図８に一般的なアクティブマト
リクス型液晶表示装置における画素電極６及び対向電極
７の配置構造を示す。前述した様に液晶層３の厚み寸法
Ｂは３〜４μｍに設定されている。一方、配線４の幅寸
法Ｃは通常の加工技術のレベルでは２．５μｍ程度が限
界である。又、配線４と画素電極６の距離は１．５μｍ
程度である。従って、隣り合う画素電極６の間隔寸法Ａ
は５．５μｍ程度となり、液晶層Ｂの厚み寸法より大き
い。従って、一般的なアクティブマトリクス型液晶表示
装置では特にＡとＢの関係に配慮を払う必要がない。し
かしながら、配線４の微細化を図りアクティブマトリク
ス型液晶表示装置の高精細化を実現する場合には、本発
明により規定される関係Ａ＞Ｂを重要視する必要があ
る。
リクス型液晶表示装置における画素電極６及び対向電極
７の配置構造を示す。前述した様に液晶層３の厚み寸法
Ｂは３〜４μｍに設定されている。一方、配線４の幅寸
法Ｃは通常の加工技術のレベルでは２．５μｍ程度が限
界である。又、配線４と画素電極６の距離は１．５μｍ
程度である。従って、隣り合う画素電極６の間隔寸法Ａ
は５．５μｍ程度となり、液晶層Ｂの厚み寸法より大き
い。従って、一般的なアクティブマトリクス型液晶表示
装置では特にＡとＢの関係に配慮を払う必要がない。し
かしながら、配線４の微細化を図りアクティブマトリク
ス型液晶表示装置の高精細化を実現する場合には、本発
明により規定される関係Ａ＞Ｂを重要視する必要があ
る。
【００１９】
【発明の効果】以上説明した様に、本発明によれば、ア
クティブマトリクス型液晶表示装置の高精細化及び高開
口率化を図る場合、隣り合う画素電極の間隔をＡとし画
素電極と対向電極の間隔をＢとした時、Ａ＞Ｂの関係を
満たす事により、リバースチルトドメインや光抜けを抑
制する事ができる。この結果、高画質及び高コントラス
トのアクティブマトリクス型液晶表示装置を得る事がで
きるという効果がある。
クティブマトリクス型液晶表示装置の高精細化及び高開
口率化を図る場合、隣り合う画素電極の間隔をＡとし画
素電極と対向電極の間隔をＢとした時、Ａ＞Ｂの関係を
満たす事により、リバースチルトドメインや光抜けを抑
制する事ができる。この結果、高画質及び高コントラス
トのアクティブマトリクス型液晶表示装置を得る事がで
きるという効果がある。
【図１】本発明にかかるアクティブマトリクス型液晶表
示装置の第１実施例を示す模式的な部分断面図である。
示装置の第１実施例を示す模式的な部分断面図である。
【図２】図１に示したアクティブマトリクス型液晶表示
装置の模式的な平面図である。
装置の模式的な平面図である。
【図３】図１及び図２に示したアクティブマトリクス型
液晶表示装置の動作説明図である。
液晶表示装置の動作説明図である。
【図４】同じく図１及び図２に示したアクティブマトリ
クス型液晶表示装置の動作説明図である。
クス型液晶表示装置の動作説明図である。
【図５】図１に示したアクティブマトリクス型液晶表示
装置の製造工程図である。
装置の製造工程図である。
【図６】同じく製造工程図である。
【図７】本発明にかかるアクティブマトリクス型液晶表
示装置の第２実施例を示す模式的な断面図である。
示装置の第２実施例を示す模式的な断面図である。
【図８】アクティブマトリクス型液晶表示装置の参考例
を示す断面図である。
を示す断面図である。
１ 主基板 ２ 対向基板 ３ 液晶層 ４ 配線 ５ 平坦化層 ６ 画素電極 ７ 対向電極 ８ ブラックマスク Ａ 画素電極の間隔 Ｂ 液晶層の厚み
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 久雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (3)
- 【請求項１】 所定の間隙を介して互いに対面配置され
た主基板及び対向基板と、両基板間に保持された一定厚
みの液晶層とを備えたアクティブマトリクス型液晶表示
装置において、 前記主基板は複数の薄膜トランジスタ素子及び配線を含
む素子配線エリアと、該素子配線エリア表面の凹凸を埋
める平坦化層と、該平坦化層の平らな表面に形成された
マトリクス状の画素電極とを有しており、 隣り合う画素電極の間隔寸法を該液晶層の厚み寸法より
大きく設定した事を特徴とするアクティブマトリクス型
液晶表示装置。 - 【請求項２】 前記平坦化層は透明樹脂膜からなる事を
特徴とする請求項１記載のアクティブマトリクス型液晶
表示装置。 - 【請求項３】 所定の間隙を介して互いに対面配置され
た主基板及び対向基板と、両基板間に保持された一定厚
みの液晶層とを備えたアクティブマトリクス型液晶表示
装置において、 前記主基板は所定の間隔を介してマトリクス状に配列さ
れた画素電極と、個々の画素電極に対応して配置された
薄膜トランジスタ素子と、マトリクス状に配列した画素
電極の間隔に沿って配設された配線とを有しており、 該配線の幅寸法が該液晶層の厚み寸法に比べて微細化さ
れている一方、隣り合う画素電極の間隔寸法が該液晶層
の厚み寸法より大きく設定されている事を特徴とするア
クティブマトリクス型液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18908193A JPH0720496A (ja) | 1993-06-30 | 1993-06-30 | アクティブマトリクス型液晶表示装置 |
| DE69332142T DE69332142T2 (de) | 1992-12-25 | 1993-12-22 | Substrat mit aktiver Matrix |
| EP93120727A EP0603866B1 (en) | 1992-12-25 | 1993-12-22 | Active matrix substrate |
| US08/172,644 US5585951A (en) | 1992-12-25 | 1993-12-23 | Active-matrix substrate |
| KR1019930029432A KR100248617B1 (ko) | 1992-12-25 | 1993-12-24 | 액티브매트릭스기판과 그 제조방법 및 액티브매트릭스형 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18908193A JPH0720496A (ja) | 1993-06-30 | 1993-06-30 | アクティブマトリクス型液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002285796A Division JP2003131257A (ja) | 2002-09-30 | 2002-09-30 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720496A true JPH0720496A (ja) | 1995-01-24 |
Family
ID=16234998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18908193A Pending JPH0720496A (ja) | 1992-12-25 | 1993-06-30 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720496A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11119261A (ja) * | 1995-08-11 | 1999-04-30 | Sharp Corp | 液晶表示装置、アクティブマトリクス基板、および液晶表示装置の製造方法 |
| US6136624A (en) * | 1997-03-07 | 2000-10-24 | Kabushiki Kaisha Toshiba | Array substrate, liquid crystal display device and their manufacturing method |
| JP2001290172A (ja) * | 1995-08-11 | 2001-10-19 | Sharp Corp | 液晶表示装置 |
| JP2001296558A (ja) * | 1995-08-11 | 2001-10-26 | Sharp Corp | 液晶表示装置 |
| JP2002189232A (ja) * | 1995-08-11 | 2002-07-05 | Sharp Corp | 液晶表示装置、およびアクティブマトリクス基板 |
| US7064735B2 (en) | 1999-08-20 | 2006-06-20 | Seiko Epson Corporation | Electro-optical device |
| US7095478B2 (en) | 1996-04-12 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for fabricating thereof |
-
1993
- 1993-06-30 JP JP18908193A patent/JPH0720496A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11119261A (ja) * | 1995-08-11 | 1999-04-30 | Sharp Corp | 液晶表示装置、アクティブマトリクス基板、および液晶表示装置の製造方法 |
| JP2001290172A (ja) * | 1995-08-11 | 2001-10-19 | Sharp Corp | 液晶表示装置 |
| JP2001296558A (ja) * | 1995-08-11 | 2001-10-26 | Sharp Corp | 液晶表示装置 |
| JP2002189232A (ja) * | 1995-08-11 | 2002-07-05 | Sharp Corp | 液晶表示装置、およびアクティブマトリクス基板 |
| US7095478B2 (en) | 1996-04-12 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for fabricating thereof |
| US7196749B2 (en) | 1996-04-12 | 2007-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for fabricating thereof |
| US7636136B2 (en) | 1996-04-12 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for fabricating thereof |
| US6136624A (en) * | 1997-03-07 | 2000-10-24 | Kabushiki Kaisha Toshiba | Array substrate, liquid crystal display device and their manufacturing method |
| US6252297B1 (en) | 1997-03-07 | 2001-06-26 | Kabushiki Kaisha Toshiba | Array substrate, liquid crystal display device and their manufacturing method |
| US7064735B2 (en) | 1999-08-20 | 2006-06-20 | Seiko Epson Corporation | Electro-optical device |
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