JPS6333710B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、スイツチ／キヤパシタアレイを用い
たマトリクス形の液晶表示装置に関する。

液晶表示装置は近年、ツイステツド・ネマチツ
ク形液晶を用いたものを中心として、電卓や時
計、各種計測器等に多く利用されている。特に最
近、新しいタイプのものとして、半導体集積回路
技術を利用してスイツチ／キヤパシタアレイから
なる駆動回路を一体化したマトリクス形液晶表示
装置が注目されている。第１図はそのスイツチ／
キヤパシタアレイ部の等価回路で、液晶に印加す
る駆動電圧を蓄積するMOSキヤパシタ１、およ
びこのキヤパシタ１への駆動電圧の供給を制御す
るスイツチ素子としてのMOS FET２がシリコ
ン等の単結晶半導体基板上にマトリクス状に集積
形成されている。

X₁，X₂…はMOS FET２のゲートを制御する
アドレスライン、Y₁，Y₂…はキヤパシタ１に例
えば並列画像信号等の駆動電圧を供給するための
データラインであり、これらも半導体基板に形成
されている。このように素子および配線が形成さ
れた半導体基板上には、絶縁膜を介して各画素毎
に分離された表示電極３が形成され、キヤパシタ
１に蓄積された駆動電圧がこの表示電極３に印加
されるようになつている。そしてこのスイツチ／
キヤパシタアレイと表示電極が形成された半導体
基板（以下これを表示電極基板という）と、透明
基板上に全画素に共通の透明電極を形成した対向
基板との間に液晶層を挾持してマトリクス形液晶
表示装置が構成されることになる。

第２図はこの液晶表示装置の断面図で、１３は
表示電極基板であり、スイツチ／キヤパシタアレ
イが集積形成された半導体基板１１上に絶縁膜１
２を介して表示電極３が形成されており、１６は
対向電極基板で透明基板１４に透明電極１５が形
成されている。１７は液晶層、１８はスペーサで
ある。

ところで、このような液晶表示装置では、多数
配列される表示電極３の隣接するもの同志の間に
電位差が生じ、その電位差が液晶材料の散乱ある
いは変調の閾値より大きくなると、隣接する表示
電極間で横方向に散乱あるいは変調領域が発生す
る。第３図はその様子を拡大断面図で示したもの
で、Ａが正規の散乱あるいは変調領域、Ｂが横方
向の電位差による散乱あるいは変調領域である。
このような不要な散乱あるいは変調領域は表示画
像のコントラスト低下、画質低下の原因となる。

これを防ぐ方法としては、不要な散乱あるいは
変調領域の面積を小さくすべく、表示電極の間隔
をより小さくすることが考えられる。しかしそう
すると、液晶の応答が速くなるために一周期当り
の不要な散乱あるいは変調時間が長くなり、時間
平均でみるとかえつて画質を低下させることにも
なる。また極端な場合には、表示電極間の電界強
度が液晶材料の絶縁破壊耐圧を越えて放電を生ず
るという不都合がある。

この発明は上記の点に鑑み、隣接する表示電極
間での横方向の散乱あるいは変調を効果的に防止
ないし抑制し、コントラストや画質の向上を図つ
た液晶表示装置を提供するものである。

この発明は、前述したようなスイツチ／キヤパ
シタアレイを用いた液晶表示装置において、表示
電極基板の表示電極の間隙に補助電極を配設し、
この補助電極に所定のバイアス電圧を与えること
により、表示電極間に生じる散乱あるいは変調を
防止ないし抑制することを特徴としている。

この発明の一実施例の要部断面図を第４図に示
す。第３図と相対応する部分には同一符号を付し
て詳細な説明は省略する。図から明らかなよう
に、表示電極３の間隙に補助電極２０が配設され
ている。第５図は表示電極基板１３の平面図を示
しており、補助電極２０は表示電極３の間隙をぬ
つて全面に連続的に配設される。この補助電極２
０は、表示電極３と同時に形成することができ
る。例えばAl膜を蒸着しこれをホトエツチング
して表示電極３を形成する場合、従来のエツチン
グ用マスクパターンを変えるだけで同時に補助電
極２０を形成することができる。

このような構成として、いま液晶層１７を散乱
閾値が8Vの動的散乱モードの液晶材料とし、透
明電極１５には0V、表示電極３の選択されたも
のには14V、選択されないものには0Vを印加す
るとしたとき、補助電極２０には7Vを印加して
おく。そうすると、表示電極３と補助電極２０の
間の電位差は最大7Vに抑えられ、液晶層１７の
散乱閾値8Vを越えることはない。従つて従来の
ように隣接する表示電極の間で不要な横方向の散
乱を生じることはなく、コントラストの高い良質
の画像表示が行われる。

なお、上記実施例では、各表示電極３を、スイ
ツチ素子としてのMOS FET２をおおうように
配設している。これは外部光をしやへいして
MOS FET２の特性変動を防止するためで、従
来も同様になつている。しかし表示電極３は一定
電位ではなく、入力信号に応じて変化する。
MOS FET２と表示電極３は通常１〜2μｍ程度
のSiO₂等の絶縁膜１２で分離されているだけで
あるので、入力信号が大きく表示電極３に高い電
圧が印加された場合にはMOS FET２の特性に
影響を与え、これらが表示むらの原因となる。

この点を改善した実施例の表示電極基板の平面
図を第５図に対応させて第６図に示す。図から明
らかなようにこの実施例では、補助電極２０が
MOS FET２をおおうようにパターン設計して
いる。このようにすれば、全面に共通の補助電極
２０にある電圧を与えたとき全てのMOS FET
２の電気的特性への影響は一定となり、MOS
FET２の外部電圧による電気的特性のばらつき
に起因する表示むらはなくなる。

以上では、シリコン等の単結晶半導体基板にス
イツチ／キヤパシタアレイを集積形成する場合を
中心に説明したが、表示電極基板は必ずしも単結
晶半導体基板を用いたものに限らず、例えば所定
の絶縁性基板にスイツチ素子としてCdSe等を用
いた薄膜トランジスタを形成し、キヤパシタとし
て薄膜コンデンサ等を集積したハイブリツド集積
回路構造を利用したものにもこの発明は有用であ
る。また液晶材料も動的散乱モードのものに限ら
ず、TN形等の電界効果液晶を用いてもよい。更
に補助電極に与える電位としては、隣接する表示
電極間の最大電位差の1/2である必要はなく、表
示電極と補助電極の間で散乱あるいは変調をおこ
さないようにその値を設定すればよい。また透明
電極側を画素毎に分割する場合にも、やはり隣接
する電極間に補助電極を設けて不要な散乱あるい
は変調を防止ないし抑制することができる。

以上述べたようにこの発明によれば、補助電極
を備えて隣接する表示電極間での横方向の散乱あ
るいは変調を効果的に防止ないし抑制してコント
ラストや画質の向上を図つたマトリクス形の液晶
表示装置を提供することができる。

【図面の簡単な説明】

第１図はスイツチ／キヤパシタアレイを用いた
マトリクス形液晶表示装置のスイツチ／キヤパシ
タアレイの等価回路図、第２図は同じく表示装置
の断面図、第３図は従来装置の問題を説明するた
めの拡大断面図、第４図はこの発明の一実施例の
表示装置の第３図に対応する拡大断面図、第５図
は同実施例の表示電極基板を示す平面図、第６図
は他の実施例の第５図に対応する平面図である。 １……MOSキヤパシタ、２……MOS FET（ス
イツチ素子）、３……表示電極、１１……半導体
基板、１２……絶縁膜、１３……表示電極基板、
１４……透明基板、１５……透明電極、１６……
対向電極基板、１７……液晶層、２０……補助電
極。

Claims (1)

【特許請求の範囲】
1. １ 所定の基板上にマトリクス状に集積形成され
   た。スイツチ素子及び各画素毎に設けられた表示
   電極を有する表示電極基板と、この表示電極基板
   に対向して設けられた、透明基板に全画素に共通
   の透明電極が形成された対向電極基板と、この対
   向電極基板と前記表示電極基板との間に挾持され
   た液晶層とを備えた液晶表示装置において、前記
   表示電極基板の各表示電極の間〓部に所定のバイ
   アス電圧が与えられ且つ前記スイツチ素子を覆う
   ように形成されていて前記スイツチ素子に達する
   光をしやへいする補助電極を配設したことを特徴
   とする液晶表示装置。