KR100450544B1 - 액티브 매트릭스형 액정 표시 장치 - Google Patents

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마사또시 와까기
리쯔오 후까야
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

액티브 매트릭스형 액정 표시 장치의 스위칭 소자로 이용하는 박막 트랜지스터는, 주사 전극(12) 상에 형성된 질화 실리콘막(13)과, 이 질화 실리콘막(13) 상에 형성된 절연층(14)과, 이 절연층(14) 상에 형성된 소스 영역(17) 및 드레인 영역(18)을 갖는 반도체층을 가지며 증강형 특성을 나타내는 박막 트랜지스터이다.
박막 트랜지스터의 임계치 전압은 액정 동작 전압의 최대치보다 크다.
질화 실리콘막(13) 상에 형성되는 절연층(14)으로서 산화 실리콘막을 이용하고, 이 산화 실리콘막의 두께는 30Å 이상이다.

Description

액티브 매트릭스형 액정 표시 장치{ACTIVE MATRIX LIQUID CRYSTAL DISPLAY}
박막 트랜지스터(TFT)로 대표되는 스위칭 소자를 이용한 액티브 매트릭스형 액정 표시 장치는 사무 기기 등의 표시 단말로서 널리 보급되고 있다. 이 액정 표시 장치의 표시 방식에는 크게 구별하여 다음의 두 종류가 있다. 하나는, 그 위에 투명 전극이 형성되어 있는 두 장의 기판 사이에 액정을 끼우고, 액정이 투명 전극에 인가된 전압에 의해 동작하여, 투명 전극을 투과하여 액정에 입사한 빛을 변조하여 표시하는 방식이다. 또 하나는, 두 장의 기판 사이에 액정을 끼우고, 한쪽 기판 상에 구성된 두 개의 전극(화소 전극 및 대향 전극) 사이의 기판 면에 거의 평행한 전계에 의해 액정을 동작시키고, 2개의 전극의 간극으로부터 액정으로 입사된 광을 변조하여 표시하는 방식으로서, 넓은 시야각과 저부하 용량 등의 특징을 갖고 있어서, 액티브 매트릭스형 액정 표시 장치에 관하여 전도 유망한 기술이다. 이하, 후자의 방식을 횡 전계 방식이라고 부른다.
횡 전계 방식은 상기한 특징을 갖는 한편, 불투명한 전극을 빗살형으로 구성하기 때문에, 빛이 투과할 수 있는 개구 면적(frontage area)이 작아서 표시 화면이 어둡기 때문에, 소비 전력이 큰 밝은 백라이트를 이용할 필요가 있다고 하는 문제가 있다.
이에 대하여, 동일 출원인은 일본 특원평 6-199247호에서 외부로부터 공통 전극에 전압을 공급하는 공통 전극 배선의 기능을 주사 전극 배선에 겸용시킴으로써, 공통 전극 배선을 생략하고 횡 전계 방식의 개구 면적을 크게 하는 방법을 제안하고 있다. 이하, 상기 방법을 공통 전극 배선 제거 횡 전계 방식(common-less horizontal elecrtic field method)이라고 부르기로 한다.
공통 전극 배선 제거 횡 전계 방식에서는, 스위칭 소자인 박막 트랜지스터가 임계치 전압이 액정의 광학적 변조에 요구되는 액정 동작 전압의 최대 전압보다도 높은 완전 증강형(enhancement type)의 스위칭 특성을 나타낼 필요가 있다. 증강형의 스위칭 특성을 나타내는 박막 트랜지스터를 실현하는 방법으로서는, 상술한 일본 특원평 6-199247호에는 반도체층인 비정질 실리콘 반도체층을 박막화하는 방법, 또는 박막 트랜지스터의 게이트 주사 전극에 대향하는 위치에 설치한 배면 전극의 전압을 제어하는 방법이 기재되어 있다.
그러나, 이들 방법은 박막 트랜지스터 임계치 전압의 변동을 충분히 작게 할 필요가 있다. 공통 전극 배선이 없는 횡 전계 방식의 액티브 매트릭스형 액정 표시 장치는 표시 품질이 낮다고 하는 과제가 있다.
본 발명의 목적은, 임계치 전압의 변동이 적으며 단순한 구성의 박막 트랜지스터를 이용하며 대향 전극 배선이 없으며 고화질을 구현하는 횡 전계 방식의 액티브 매트릭스형 액정 표시 장치를 제공하는 것에 있다.
본 발명은 넓은 시야각을 갖고 소비 전력이 작은 액티브 매트릭스형 액정 표시 장치에 관한 것이다.
도 1은 본 발명에 이용하는 박막 트랜지스터의 단면 구조를 나타내는 도면.
도 2는 본 발명에 이용하는 박막 트랜지스터의 Id-Vg 특성을 나타내는 도면.
도 3은 본 발명에 이용하는 박막 트랜지스터의 임계치 전압의 시간에 따른 변화를 나타내는 도면.
도 4는 본 발명의 액정 표시 장치의 화소부의 평면 및 단면 구성을 나타내는 도면.
도 5는 본 발명에 이용하는 박막 트랜지스터의 임계치 전압 제어 장치의 구성을 나타내는 도면.
도 6은 종래의 박막 반도체 트랜지스터와 본 발명의 박막 반도체 트랜지스터의 임계치 전압 분포를 나타내는 도면.
도 7은 박막 반도체 트랜지스터의 임계치 시프트 개시 전압의 산화 실리콘막 두께 의존성을 나타내는 도면.
본 발명의 액티브 매트릭스형 액정 표시 장치의 스위칭 소자에 이용하는 박막 트랜지스터는, 주사 전극 상에 형성된 질화 실리콘막과, 이 질화 실리콘막 상에 형성된 절연층과, 이 절연층 상에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층을 포함하는 증강형 박막 트랜지스터이다.
이 박막 트랜지스터의 임계치 전압은 액정 동작 전압의 최대치보다 크다. 바람직한 실시 형태에서는 임계치 전압은 10V 이상이다.
질화 실리콘막 상에 형성되는 절연층의 구체예로서는 산화 실리콘막이 있으며 또한 이 절연층의 두께는 30Å 이상이 바람직하다.
컨택트층을 통하여 소스 전극 및 드레인 전극이 접속된 반도체층이 절연층 상에 형성된다.
본 발명에서는, 횡 전계 방식을 채용하고 있으며, 화소 전극에 대응하는 대향 전극에 인가되는 전압에 의해 상기 액정층에는 상기 기판에 평행한 전계가 발생한다.
본 발명이 채용하는 트랜지스터 구조는, MNOS(Metal Nitride Oxide Semiconductor) 구조라고 불리는 박막 메모리 트랜지스터 구조이다.
또한, 본 발명에서는 박막 트랜지스터의 임계치 전압을 다음과 같이 제어한다. 드레인 전극 또는 드레인 전극 및 소스 전극을 접지한 상태에서, 게이트 전극에 액정 동작 전압(±10V 전후)보다도 충분히 높은 플러스의 임계치 제어 전압을 인가한다. 또한, 액티브 매트릭스형 액정 표시 장치에서의 주사(게이트) 전극 배선과 신호(드레인) 전극 배선의 교점에 본 발명의 박막 트랜지스터가 매트릭스형으로 배치되어 있는 경우에는, 예를 들면 선 순차(line sequential) 구동법을 이용하여 각 박막 트랜지스터의 임계치 전압이 같아지도록 각 박막 트랜지스터의 게이트/드레인 전극 간에 상기 임계치 제어 전압을 개별적으로 인가한다. 이 때, 임계치 전압의 변동을 저감하기 위해서 액정 표시 장치의 휘도 분포를 모니터하면서 제어함으로써 표시 품질의 균일성을 확보한다.
상기한 바와 같이 임계치 제어 전압을 인가한 경우, 게이트 전극이 드레인 전극에 대하여 플러스의 전위를 갖기 때문에, 반도체층 내의 전자가 산화 실리콘막을 뚫고 나가 질화 실리콘막 내에 트랩된다. 질화 실리콘막 중에 트랩된 전자의 작용에 의해, 박막 트랜지스터의 임계치 전압이 플러스의 값 쪽으로 시프트하여 증강형의 특성이 나타나게 된다. 임계치 제어 전압을 증가시키면, 질화 실리콘막 내의 트랩 전자량이 증가하여 임계치 전압이 증가한다. 따라서, 각 박막 트랜지스터에 인가하는 임계치 제어 전압을 개별적으로 조정하면 각 박막 트랜지스터의 임계치 전압이 동일한 값이 되도록 시프트할 수 있기 때문에, 임계치 전압의 변동을 대폭 저감할 수 있다.
또한, 본 발명의 박막 트랜지스터의 실시 형태에서는 산화 실리콘막 두께가 30Å 이상이기 때문에 공통 전극 배선이 없는 횡 전계 방식의 스위칭 소자에 박막 트랜지스터를 이용한 경우에, 표시 동작 중에 임계치가 변동하는 일이 없다. 따라서, 안정된 증강형 특성을 제공할 수 있다. 이하, 이 작용에 대해서 상세하게 설명한다.
일반적으로, MNOS 구조의 박막 트랜지스터의 게이트/드레인 전극 간에 게이트 전극이 마이너스가 되도록 상기와는 반대 극성의 전압을 인가한 경우, 질화 실리콘막 내의 전자가 산화 실리콘막을 뚫고 나가 반도체층 내로 방출되거나 또는 반도체층 내의 정공이 산화 실리콘막을 뚫고 나가 질화 실리콘막 내에 트랩되기 때문에, 임계치 전압이 마이너스의 값 쪽으로 시프트된다. 본 발명의 박막 트랜지스터를 공통 전극 배선이 없는 횡 전계 방식의 스위칭 소자로서 이용하는 경우, 표시 동작 중에 게이트/드레인 전극 간에는 액정 동작 전압(±10V 전후) 정도의 두종류의 극성 전압이 인가되는데, 이 인가 전압에 의해서 박막 트랜지스터의 임계치 전압이 변동되지 않는 것이 요구된다.
도 7은 임계치 전압 시프트가 생기는 경우에 게이트/드레인 전극 간에 가해지는 최소 전압의 절대치(이하, 임계치 시프트 개시 전압이라고 부른다)가 산화 실리콘막에 대해 나타내는 두께 의존성을 도시하였다. 산화 실리콘막 두께가 20Å 이하인 경우에는 임계치 시프트 개시 전압은 5V 정도인데 반하여, 산화 실리콘막 두께가 30Å 이상인 경우에는 임계치 시프트 개시 전압은 액정 동작 전압의 최대치 이상이 된다.
그 이유는 산화 실리콘막 두께가 20Å 이하에서는 5V 정도의 전압 인가로 전자 또는 정공이 얇은 산화 실리콘막을 터널 효과에 의해 빠져 나가 버리는데 반하여, 산화 실리콘막 두께가 30Å 이상에서는 전자 또는 정공이 산화 실리콘막의 에너지 장벽을 넘어야만 하고 따라서 보다 높은 전계가 필요해지기 때문이다.
본 발명의 박막 트랜지스터에 따르면, 일단 플러스 값 쪽으로 시프트시킨 임계치 전압은 표시 동작 중에 변동하는 일 없이 일정하게 유지되기 때문에, 공통 전극 배선이 없는 횡 전계 방식의 액티브 매트릭스형 액정 표시 장치에서 안정된 증강형의 특성을 제공할 수 있다.
또한, 본 발명의 액티브 매트릭스 표시 장치에서는, 표시 휘도를 모니터하면서 임계치 제어를 행함으로써 임계치 전압을 균일하게 하는 것이 가능해진다. 노멀리(normally) 블랙 표시일 때는 휘도가 낮은 부분에 대하여 임계치 제어 전압을 더 인가함으로써, 균일한 임계치 특성을 갖는 고화질의 액티브 매트릭스형 표시 장치를 제공할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도 1은 본 발명에 이용하는 박막 트랜지스터의 단면 구조를 나타낸다. 참조 번호 (11)은 유리 기판, (12)는 Al 또는 Cr 으로 이루어지는 게이트 전극, (13)은 질화 실리콘막으로 이루어지는 제1 게이트 절연층, (14)는 산화 실리콘막으로 이루어지는 제2 게이트 절연층, (15)는 비정질 실리콘으로 이루어지는 반도체층, (16)은 인을 도핑한 n+형 비정질 실리콘으로 이루어지는 컨택트층, (17,18)은 각각 Cr 으로 이루어지는 소스 전극 및 드레인 전극, (19)는 질화 실리콘막으로 이루어지는 패시베이션막이다.
상기 구조의 박막 트랜지스터는 다음과 같이 만들어졌다. 우선, 코닝 7059 유리 기판(11) 상에 약 300㎚ 두께의 Al막 또는 Cr막을 스퍼터링법에 의해 형성한다. 포토 에칭에 의해 Al을 패터닝하여 게이트 전극(12)을 형성한다. 그 위에 SiH4, NH3, N2등이 혼합된 혼합 가스를 이용한 플라즈마 화학 기상 성장법(CVD)에 의해, 두께 2500Å의 질화 실리콘막으로 이루어지는 제1 게이트 절연층(13)을 형성한다. 그 위에, TEOS(테트라에틸오르토실리케이트), O2등이 혼합된 혼합 가스를 이용한 플라즈마 화학 기상 성장법에 의해, 두께 100Å의 산화 실리콘막으로 이루어지는 제2 게이트 절연층(14)을 형성한다. 그 위에, SiH4가스를 이용한 플라즈마 화학 기상 성장법에 의해 두께 2000Å의 비정질 실리콘막을 형성하고, SiH4, PH3혼합 가스를 이용한 플라즈마 화학 기상 성장법에 의해 두께 300Å의 n+형 비정질 실리콘막을 형성한다.
상기 플라즈마 화학 기상 성장법을 이용한 박막 형성 프로세스는 진공을 유지하며 연속하여 행하는 것이 바람직하다. 포토 에칭에 의해 비정질 실리콘막을 n+형 비정질 실리콘막과 동시에 섬 형상이 되도록 가공함으로써 반도체층(15)이 형성된다. 이 위에 스퍼터링법을 이용하여 증착한 Cr을 포토 에칭에 의해 패터닝하여 소스 전극(17) 및 드레인 전극(18)을 형성한다.
또한, 소스/드레인 전극 간의 n+형 비정질 실리콘막을 에칭 제거함으로써 소스 전극(17) 및 드레인 전극(18)과 반도체층(15) 간에 컨택트층(16)이 형성된다. 또한 이 위에 플라즈마 화학 기상 성장법에 의해 퇴적된 두께 5000Å의 질화 실리콘막을 포토 에칭에 의해 패터닝하여 보호용 절연막(19)을 형성함으로써 박막 트랜지스터가 완성된다.
이상과 같이 하여 제조한 박막 트랜지스터의 임계치 전압은, 다음과 같은 식으로 제어한다. 즉, 드레인 전극 또는 드레인 전극 및 소스 전극을 접지한 상태에서 게이트 전극에 +80V의 플러스의 전압을 2초간 가하였다.
도 2는 본 발명의 박막 트랜지스터에서의 임계치 전압 제어 전후의 드레인 전류의 게이트 전압 의존성(Id-Vg 특성)을 나타낸다. 상기 전압 인가에 의해 임계치 전압이 2V 내지 10V로 증가되어 증강형의 특성을 나타나게 되었다.
다음에, 상기한 바와 같이 임계치 전압이 시프트된 박막 트랜지스터의 임계치 전압의 시간에 따른 변화를 조사하였다. 본 발명의 박막 트랜지스터가 횡 전계 방식 액티브 매트릭스형 액정 표시 장치의 스위칭 소자에 사용되는 상황을 시뮬레이트하기 위해서, 게이트 전극 및 드레인 전극에 각각 ±15V 및 ±10V의 구형(rectangular) 교류 전압을 인가하여 일정 시간마다 임계치 전압을 측정하였다.
도 3은 상기한 바와 같이 하여 측정한 임계치 전압의 시간에 따른 변화를 나타낸다. 비교를 위해, 산화 실리콘막이 없는 종래 구조의 박막 트랜지스터 및 산화 실리콘막 두께가 20Å인 박막 메모리 트랜지스터의 결과도 나타내었다. 본 발명의 박막 트랜지스터에서는 104시간 이상에 걸쳐서 임계치 전압이 변화하지 않은데 반하여, 산화 실리콘막이 없는 박막 트랜지스터에서는 단시간에 임계치 전압이 단조 감소한다. 또한, 산화 실리콘막의 두께가 20Å의 박막 메모리 트랜지스터에서는 인가 전압에 의해서 임계치 전압이 크게 변동하게 된다.
본 실시예에서는, 산화 실리콘막으로 이루어지는 제2 게이트 절연층(14) 상에 연속하여 비정질 실리콘으로 이루어지는 반도체층(15)을 형성하였다. 그러나 산화 실리콘막으로 이루어지는 제2 게이트 절연층(14) 표면을 N2플라즈마에 일정 시간 노출한 후에 반도체층(15)을 형성하면, 도 2의 드레인 전류의 게이트 전압 의존성에 있어서 임계치 전압을 초과하는 게이트 전압 증가에 따라 드레인 전류의 상승이 급격해져서 박막 트랜지스터의 스위칭 특성이 개선되었다.
또한, 본 발명에서는 박막 트랜지스터를 역 스태거(reverse stagger) 구조로 하였지만, 정 스태거 구조 또는 공면(coplanar) 구조로 해도 좋다. 또한, 반도체층에 대해서도 비정질 실리콘 외에도, 예를 들면 폴리실리콘 또는 미세 결정 실리콘이라도 좋다.
도 4는 본 발명의 박막 트랜지스터를 스위칭 소자로 이용하여 구성한 공통 전극 배선 제거 횡 전계 방식 액정 표시 장치의 TFT 기판의 화소부의 평면 구성 및 단면 구성을 나타낸다. 도면에서 1 화소는 서로 인접하는 주사 전극과 신호 전극에 의해 둘러싸인 영역으로 구성된다. 박막 트랜지스터(41)는 주사 전극(게이트 전극 ; 42), 신호 전극(드레인 전극 ; 43), 화소 전극(소스 전극 ; 44), 산화 실리콘막과 질화 실리콘막이 적층된 적층막으로 이루어지는 게이트 절연막(45) 및 비정질 실리콘으로 이루어지는 반도체층(46)으로 구성된다.
주사 전극(42)을 최하층에 형성하고, 게이트 절연막(45) 및 반도체층(46)을 통하여 동일한 금속층을 패턴 처리하여 신호 전극(43)과 화소 전극(44)을 형성하였다. 축적 용량(47)은 산화 실리콘막과 질화 실리콘막의 적층막으로 된 게이트 절연막(45)이 화소 전극(44)과 앞 행의 주사 전극(48) 사이에서 샌드위치되는 구조로서 형성하였다.
액정층의 배향 방향은 앞 행의 주사 전극(48)으로부터 신호 전극 방향으로 신장하는 대향 전극(49)과, 이 대향 전극(49) 사이에서 평행하게 신장하는 화소 전극(44) 사이에 가해지는 전계에 의해 제어된다. 빛은 대향 전극(49)과 화소 전극(44) 간을 통과하고 액정층에 입사하여 변조된다. 공통 전극 배선이 없는 횡 전계 방식 액정 표시 장치에서는 앞 행의 주사 전극(48)이 공통 전극 배선의 역할을 겸하기 때문에 공통 전극 배선이 없다.
도 5는 본 발명의 박막 트랜지스터를 스위칭 소자로 이용한 대향 전극 배선이 없는 횡 전계 방식 액정 표시 패널 및 상기 표시 패널 내의 박막 트랜지스터의 임계치 전압 제어 장치의 구성을 도시한 도면이다.
도면에서, 참조 번호 (51)은 본 발명의 박막 트랜지스터, (52)는 액정 및 축적 용량, (53)은 화소, (54)는 게이트 전극 배선, (55)는 드레인 전극 배선, (56)은 액정 표시 패널, (57)은 임계치 제어용 주사 회로(이하, 주사 회로라고 지칭함), (58)은 임계치 제어용 신호 회로(이하, 신호 회로라고 지칭함), (59)는 프로브 탐침, (510)은 컨트롤러, (511)은 2차원 광 센서, (512)는 백라이트를 나타낸다.
본 발명의 임계치 전압 제어 장치를 이용하여, 상기 액정 표시 패널의 박막 트랜지스터의 임계치 전압을 아래와 같이 제어한다. 여기서, +80V의 전압을 2초간 인가하면, 박막 트랜지스터의 임계치 전압은 약 +10V가 되는 것으로 한다. 백라이트(512) 상에 배치된 액정 표시 패널(56)의 게이트 전극 배선(54) 및 드레인 전극 배선(55)에 프로브 탐침(59)을 통하여 주사 회로(57)와 신호 회로(58)를 접속한다.
게이트 전극 배선(54) 및 드레인 전극 배선(55)의 교점에 위치하는 본 발명의 박막 트랜지스터(51) 각각에 소위 선 순차 구동법에 의해 개별적으로 임계치 제어 전압이 가해진다. 즉, 주사 회로(57)로부터 게이트 전극 배선(54) 각각에, 진폭 +20V의 게이트 전압이 2초간씩 순차 인가된다. 상기 게이트 전압 인가 기간(선택 기간이라고 칭함) 중에 신호 회로(58)로부터 드레인 전극 배선(55)의 각각에 -60V의 드레인 전압이 2초간 인가된다.
따라서, 게이트 전극 배선(54) 및 드레인 전극 배선(55)의 교점에 위치하는 본 발명의 박막 트랜지스터(51) 각각에 대해서, 게이트 전압이 플러스가 되는 방향으로 게이트/드레인 전극 간에 약 +80V 임계치 제어 전압이 2초간 인가된다.
상기 방법으로, 각 박막 트랜지스터(51)에 임계치 제어 전압을 인가한 후, 각 박막 트랜지스터가 위치하는 화소(53)의 휘도를 측정함으로써 각각의 박막 트랜지스터(51)의 임계치 전압을 평가한다. 즉, 주사 회로(57)로부터 출력되고 선택 기간 및 비선택 기간에서의 진폭이 각각 +10V 및 0V 인 게이트 전압 및 신호 회로(58)로부터 출력되고 진폭 ±10V의 액정 동작 전압을 이용하여, 선순차 구동법에 의해 액정 표시 패널(56)을 전면 점등시킨다(본 액정 패널의 표시 모드는 전압 무인가 시에 암표시를 나타내는 노멀리 블랙으로 한다).
액정 표시 패널(56)의 각 화소의 휘도는, 2차원 광 센서(511)에서 기록되며 컨트롤러(510)로 피드백된다. 임계치 전압 시프트가 불충분하여, 임계치 전압이 +10V 이하인 박막 트랜지스터가 있는 경우, 일본 특원평 6-199247호에 기재된 바와 같이, 그 위치의 화소는 비선택 기간 중에 -10V의 액정 동작 전압이 유지될 수 없기 때문에 +10V의 임계치 전압을 갖는 박막 트랜지스터가 위치한 화소와 비교할 때 휘도가 저하된다.
따라서, 임계치 전압의 증가가 불충분한 박막 트랜지스터의 위치는 저휘도 화소의 위치로서 2차원 광 센서(511)에 의해 검지된다. 컨트롤러(510)는 주사 회로(57) 및 신호 회로(58)로부터의 출력 전압을 제어하여, 2차원 광 센서(511)로부터 얻은 각 화소의 휘도 분포에 따라 임계치 전압의 증가가 불충분한 박막 트랜지스터에만 임계치 제어 전압이 재인가되도록 한다. 그 때, 드레인 전압의 증감에 의해 각 박막 트랜지스터에 인가되는 임계치 제어 전압을 제어할 수 있다. 임계치 제어 전압의 재인가 후에, 다시 액정 표시 패널(56)의 각 화소의 휘도를 2차원 광 센서(511)에 의해 기록하고, 각 화소의 휘도가 균일해지기까지 상기 동작을 반복한다.
이와 같이, 각 박막 트랜지스터의 임계치 전압 시프트량을 액정 표시 장치의 화소 휘도의 2차원 분포로서 검지하고, 검지한 임계치 전압 시프트량에 따라 각 박막 트랜지스터에 임계치 제어 전압을 개별적으로 인가함으로써, 대향 전극 배선이 없는 횡 전계 방식 액정 표시 패널(56)에 이용된 본 발명의 박막 트랜지스터(51)의임계치 전압의 변동을 억제하여 균일하게 할 수 있다.
도 6은 상기한 임계치 전압 제어 장치로 임계치 전압을 제어한 경우의 대향 전극 제거 횡 전계 방식 액정 표시 패널에서의 박막 트랜지스터 임계치 전압 분포를 종래 발명의 경우와 비교하여 나타낸 도면이다. 반도체층 박막화 등을 이루는 종래 발명에서 임계치를 제어할 경우에, 임계치 전압의 분포가 커져서 임계치 전압이 액정 동작 전압 이하로 되는 박막 트랜지스터가 있다.
따라서, 상술한 바와 같이 임계치 전압이 액정 동작 전압 이하로 되는 박막 트랜지스터가 위치하는 화소에서 휘도 저하가 생기기 때문에 균일한 표시를 할 수 없다. 한편, 본 발명의 경우는 모든 박막 트랜지스터의 임계치 전압이 액정 동작 전압 이상이며, 임계치 전압 분포가 ±1V 이하로 되어 있다. 이 때문에, 본 발명의 임계치 제어 장치에 따라 임계치가 제어된 박막 트랜지스터를 스위칭 소자로 이용한, 대향 전극 배선 제거 횡 전계 방식 액정 표시 패널에서는, 표시 동작 중에 균일한 스위칭 동작이 행해지기 때문에 각 화소에 인가되는 액정 동작 전압도 균일해지고 표시 품질이 향상된다.
임계치 제어가 불충분하며 임계치 전압 분포가 ±1V 이상이 되면, 스위칭 동작이 불균일해지고 표시 휘도가 불균일해졌다.
또한, 임계치 제어 전압 인가에 의한 박막 트랜지스터의 임계치 시프트가 최초부터 균일한 경우에는, 본 발명과 같은 임계치 전압 제어 장치는 필요없고 모든 박막 트랜지스터에 동시에 동일한 임계치 제어 전압을 인가할 수도 있다.
본 발명의 박막 트랜지스터를 스위칭 소자로 이용한 공통 전극 배선 제거 횡 전계 방식 액정 표시 장치에서는, 박막 트랜지스터의 임계치 전압의 변동이 작으므로 균일한 표시 품질이 획득된다.

Claims (18)

  1. 한쌍의 기판과 이 한쌍의 기판 사이에 끼워진 액정층을 포함하고,
    복수의 주사 전극과 이 복수의 주사 전극에 매트릭스형으로 교차하는 복수의 신호 전극과 상기 복수의 주사 전극과 복수의 신호 전극의 개별 교점에 대응하여 형성된 복수의 반도체 스위칭 소자와 상기 복수의 반도체 스위칭 소자 각각에 접속된 복수의 화소 전극과 각각이 상기 복수의 주사 전극 중 하나에 접속된 복수의 대향 전극이, 상기 한쌍의 기판 중 한쪽의 기판에 형성되며,
    상기 복수의 반도체 스위칭 소자 각각은, 대응하는 주사 전극 상에 형성된 질화 실리콘막과 이 질화 실리콘막 상에 형성된 절연층과 이 절연층 상에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층을 포함하는 증강형 박막 트랜지스터인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  2. 제1항에 있어서, 상기 박막 트랜지스터의 임계치 전압이 상기 액정층의 액정 동작 전압의 최대치보다 큰 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  3. 제2항에 있어서, 상기 박막 트랜지스터의 임계치 전압은 10V 이상인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  4. 제1항에 있어서, 상기 화소 전극에 대응하는 상기 대향 전극에 인가되는 전압에 의해 상기 액정층에는 상기 한 기판에 평행한 전계가 발생하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  5. 제1항에 있어서, 상기 박막 트랜지스터의 상기 절연층의 두께가 30Å 이상인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  6. 제5항에 있어서, 상기 박막 트랜지스터의 상기 절연층은 산화 실리콘막인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  7. 제6항에 있어서, 상기 박막 트랜지스터의 임계치 전압이 상기 액정층의 액정 동작 전압의 최대치보다 큰 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  8. 제1항에 있어서, 상기 박막 트랜지스터는 역 스태거 구조인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  9. 삭제
  10. 삭제
  11. 한쌍의 기판과, 이 한쌍의 기판 사이에 끼워진 액정층을 구비하고,
    상기 한쌍의 기판 중 한쪽 기판은, 복수의 주사 전극과 이 복수의 주사 전극에 매트릭스형으로 교차하는 복수의 신호 전극과 상기 복수의 주사 전극과 복수의 신호 전극의 개별 교점에 대응하여 형성된 복수의 박막 트랜지스터를 가지며,
    상기 복수의 주사 신호 전극 및 상기 복수의 신호 전극으로 둘러싸인 각각의 영역에서 적어도 하나의 화소가 구성되며,
    각각의 화소는, 대응하는 박막 트랜지스터에 접속된 화소 전극과 이 화소 전극과 동일 방향으로 형성된 한쪽의 주사 전극에 접속된 대향 전극을 가지며,
    상기 복수의 박막 트랜지스터의 각각은, 다른쪽의 주사 전극 상에 형성된 질화 실리콘막을 갖는 제1 절연층과 이 질화 실리콘막 상에 형성된 산화 실리콘막을 갖는 제2 절연층과 이 절연층 상에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층을 가지며 증강형 특성을 나타내는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  12. 제11항에 있어서, 상기 화소 전극은 상기 대응하는 한 쪽의 주사 전극 상에 절연층을 통하여 오버랩되어 있는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  13. 제11항에 있어서, 상기 박막 트랜지스터의 임계치 전압이 상기 액정층의 액정 동작 전압의 최대치보다 큰 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  14. 제13항에 있어서, 상기 박막 트랜지스터의 임계치 전압은 10V 이상인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  15. 제11항에 있어서, 상기 화소 전극과 상기 대향 전극에 인가되는 전압에 의해 상기 액정층에는 상기 기판에 평행한 전계가 발생하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  16. 제11항에 있어서, 상기 박막 트랜지스터의 상기 절연층의 두께가 30Å 이상인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  17. 제16항에 있어서, 상기 박막 트랜지스터의 상기 절연층은 산화 실리콘막인 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
  18. 제17항에 있어서, 상기 박막 트랜지스터 임계치 전압이 상기 액정층의 액정동작 전압의 최대치보다 큰 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
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