CN103219465B - 晶体管结构及其制造方法 - Google Patents

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Abstract

本发明提出一种晶体管结构及其制造方法，其中提供一种晶体管器件，例如薄膜晶体管。该器件包括与电子器件的有源元件相关的图案化导电层。该导电层具有限定间隔导电区阵列的图案。该技术能增加通过器件的电流。

Description

晶体管结构及其制造方法
本发明是申请号为200780008340.7，申请日为2007年1月9日，发明名称为“晶体管结构及其制造方法”的发明专利申请的分案申请。
技术领域
本发明一般属于设计电子器件系统结构的领域。更具体地，本发明涉及例如用于有机电子、显示器件和探测器的薄膜晶体管。
参考文献
为了理解本发明的背景技术，适当地考虑下面的参考文献：
1.H.Sirringhaus、N.Tessler和R.H.Friend，Science280，1741-1743(1998)；
2.N.Stutzmann等，“Self-aligned，vertical-channel，polymerfield-effecttransistor”，Science299，1881-1884(2003)；
3.S.Tanaka等，“Vertical-andlateral-typeorganicFETusingpentaceneevaporatedfilms”，ElectricalEngineeringinJapan，vol.149，pp.43-48，2004；
4.J.I.Nishizawa，T.Terasaki和J.Shibata，“Field-EffectTransistorVersusAnalogTransistor(StaticInductionTransistor)”，IeeeTransactionsonElectronDevices，vol.ED22，pp.185-197，1975；
5.L.Ma和Y.Yang，“Uniquearchitectureandconceptforhigh-performanceorganictransistors”，AppliedPhysicsLetters85，5084-5086(2004)；
6.V.K.Smirnov等，“Technologyfornanoperiodicdopingofametal-oxide-semiconductorfield-effecttransistorchannelusingaself-formingwave-orderedstructure”，Nanotechnology，vol.14，pp.709-715，2003；
7.X.-Z.Bo等，“Pentacene-carbonnanotubes：Semiconductingassembliesforthin-filmtransistorapplications”，Appl.Phys.Lett.，vol.87，pp.203510，2005；
8.B.D.Gates，Q.B.Xu，J.C.Love，D.B.Wolfe和G.M.Whitesides，“Unconventionalnanofabrication”，AnnualReviewofMaterialsResearch34，339-372(2004)；
9.W.A.Lopes和H.M.Jaeger，“Hierarchicalself-assemblyofmetalnanostructureondiblockcopolymerscaffolds”，Nature414，735-738(2001)；
10.M.P.Stoykovich等，“Directedassemblyofblockcopolymerblendsintononregulardevice-orientedstructures”，Science308，1442-1446(2005)；
11.D.S.Park等，“Characteristicsofperylene-basedorganicthin-filmtransistorwithoctadecyltrichlorosilane”，JournalofVacuumScience&TechnologyB23，926-929(2005)；
12.M.Yoshida等，“SurfacepotentialcontrolofaninsulatorlayerforthehighperformanceorganicFET”，SyntheticMetals137，967-968(2003)；
13.T.B.Singh等，“High-mobilityn-channelorganicfield-effecttransistorbasedonepitaxiallygrownC60films”，OrganicElectronics6，105-110(2005)；
背景技术
薄膜晶体管(TFT)涉及场效应晶体管(FET)，其中由栅极产生的电场控制电流沿着晶体管沟道从源极向漏极流动。对于非发射显示器(如液晶显示器、电子墨)、发射显示器(如有机发光二极管(OLED)显示器)和逻辑电路的背板之中的不同应用，开发了TFT，其包括有机薄膜晶体管和基于使用非晶硅(a-Si)的薄膜晶体管。
在全面实现电位的道路上的最大障碍是限制载流子流过沟道的低电荷迁移率，其限制了可以提供这种晶体管的电流。例如，为了提供足够的电流密度以使[1]中的LED发光，使用了比LED大得多的晶体管。在逻辑区域中，这限制了开关速度(充电栅电容持续太长时间)且增强了背景噪声的灵敏度。
通过大型企业例如三星、飞利浦、索尼、柯达和杜邦研究了高亮度和有效的有机LED基屏幕。近来，玻璃衬底制备的高质量有机显示器开始透过市场，且希望在未来中出现大屏幕。激励可能性的有机LED起源于它们的柔性。全球性的公司都在寻求研究一种能够实现柔性发射显示器的柔性背板晶体管阵列。迄今为止，有机材料受限的电荷载流子迁移率(小于1cm2v-1s-1)不足以提供发光二极管所必需的电流。
相比基于非晶硅的TFT的性能，有机TFT的性能最好，但相比无机结晶材料基器件仍很差。最大的努力仍集中在传统的横向TFT结构上。这些方式包括旨在减少绝缘体-沟道界面的接触电阻或俘获态；增加栅极介质的介电常数或利用复杂光刻减小沟道长度。
在有机TFT(OTFT)研究的范围内，到目前为止已介绍了两种主要的方法：
第一种方法是基于垂直叠置晶体管的制造，以便它的电极之间的距离(即沟道长度)由利用溶液处理技术可以低至100nm(与平面状结构的几微米相比)的有机层厚度来定义。除制备价格减少之外，这些器件应具有增强的DC性能和较好的开关速度。
文献[5]中已研究了栅-源-漏垂直有机场效应晶体管(VOFET)结构，其中栅电极位于源电极下面，且通过绝缘(介质)层与有源区隔开。这示于图1a-b中，示出了(a)VOFET结构和共用源电极粗略的示意图，以及(b)源电极表面的原子力显微图象。该方法依靠制备薄而通常导电的金属电极。创造者定义该结构为电容单元顶部上的有源单元。对于源电极，该晶体管利用特别不均匀的膜，其具有薄且厚的区域。图1c示出了用于不同栅极-源极电压的VOFET电导特性。该器件的显著特性包括在漏-源电位VDS为4V和栅极-源极电位VGS为5V下的10mA沟道电流，ON/OFF比接近4×106。然而，该晶体管设计必须制造具有良好调谐粗糙度的源电极(即，膜的薄相对厚特性的优化)，其降低了这些结果的再现性。
第二种方式是基于标准的横向结构，但有效缩短了沟道长度。这可以通过包括沟道中的高导电区来实现。缩短电荷必须穿过半导体的有效长度减小了整个沟道电阻且导致了较高的电流。
已研究了自形成一维纳米结构，设计为具有可控周期(20-180nm)的波形规则结构，其通过低能量(约1-10keV)氮离子导致非晶硅层的不正常轰击[6]。根据该技术，通过等离子体的反应性离子蚀刻改变该纳米结构以在金属-氧化物-半导体场效应晶体管(MOSFET)的沟道区的表面上形成周期性纳米掩模。通过完成MOSFET制备的技术性步骤之后的纳米掩模注入砷离子，导致了周期性掺杂的沟道场效应晶体管(PDCFET)，其可以看作具有共用栅极的短-沟道MOSFET链或具有短沟道的有效单一FET。这示于图2a中，示出了沟道区的纳米周期性掺杂分布的示意性描述。
平面状结构领域的一些其它技术利用制造的平面结构的触点之间的导电碳纳米管子渗透网(sub-percolationnetwork)，来减小触点之间的有效距离[7]。更具体地，采用导电碳纳米管作为填料，且被旋涂到沟道区上，目的是将其填充到正好在渗透阈值下面的点。这示于图2b中，示出了填充有导电碳纳米管的沟道在渗透阈值以下的示意性描述。该方法是通过需求限制的以避免通过导电纳米管的短路，其指定利用相对低密度的管。反之，该需求会导致非常限制的效应。
非晶硅基TFT一般还会受到慢开关速度和低电流处理电容的影响，因为非晶硅的电性能会导致单晶硅或多晶硅短路。对于该问题的已知方案包括材料电性能的增强，例如用多晶硅代替非晶硅；减少特征尺寸以减小晶体管栅极长度；和使用可选的晶体管结构。所有这些方案需要对现有生产线的重要的研究和改变。
发明内容
本领域需要具有与传统晶体管相比显著增强性能的晶体管结构(较高的电流和较短的开关时间)。所述的增强晶体管应优选基于与技术发展水平晶体管相同的材料和制备技术。
本发明，在其一方面，通过提供具有与电子器件的有源元件中任一个相关的图案化导电层的新颖电子器件(尤其是晶体管结构)，也就是在晶体管器件的情况下的源、漏或沟道解决了上述问题。该图案例如是形成沿着所述层的非连续性的电导性。更具体地，该图案(在一些实施例中，纳米尺寸图案)为由相对低导电率的区域(例如介质或半导体区域)隔开的间隔导电区(例如岛)的阵列形式。该技术提供了减少晶体管沟道的“有效长度”，而没有沟道材料的掺杂。
根据另一方面，本发明通过利用选择性掺杂图案化晶体管的沟道区解决了减小晶体管沟道有效长度的上述问题。该沟道区的选择性掺杂提供了沟道中二维图案的掺杂区，导致了沟道中掺杂区的至少90％的填充因数。该沟道是由已知适合的材料(Si、α-Si、聚合物、小分子)中之一制成的，具有选自本领域中已知种类(例如，P和Al是用于Si或用于噻吩基材料的磺酸盐)的掺杂原子或分子。
根据本发明的一些实施例，该图案化的导电层是源或漏电极，以制造沿着所述电极的不连续的电导性。这在垂直结构晶体管结构中尤其是有用的。
根据本发明的一些其它的实施例，涉及横向配置晶体管结构，该图案化导电层与晶体管沟道相关。这是通过以间隔开的导电区(例如岛)的阵列形式，将这种图案化层放置在沟道层上方或下方来实现的。该图案化可以通过使用适当的有机材料(优选嵌段共聚物)来实现，是因为它们对金属原子和/或导电聚合物的可变亲和力。一些其它方法包括各种印刷、软光刻技术[8]或标准光刻(如用在α-Si工艺中)。
根据其它的实施例，二维阵列的岛可通过在沟道材料中引入空间选择掺杂的附加工艺制造。
考虑到垂直晶体管设计，电极(源或漏)是格栅状结构(金属条网)；以及在平面状晶体管设计中，源和漏之间的沟道区是高密度(高填充因数)导电区的图案(优选二维图案)，其制造了在导电区的尺寸上可能的非均匀或不规则图案，但在沟道长度尺寸上均匀。
本发明在有机电子器件尤其是薄膜晶体管(TFT)和探测器领域是特别有用的。例如，本发明可以有利地用于制备具有比用有机材料获得的更高的有效电荷迁移率的塑料性电子器件。
由此，根据本发明的一个主要方面，提供了一种电子器件，包括与电子器件的有源元件相关的图案化导电层，所述导电层具有限定间隔开导电区的阵列的图案，由此增加了通过该器件的电流。
更具体地，本发明涉及一种薄膜晶体管器件且因此在下面描述了该具体应用。在这种晶体管中，沟道可包括半导体材料、聚合物材料、多晶硅或非晶硅。本发明提供了薄膜晶体管中的导电图案的各种设计，一些更适合于聚合物基TFT，以及一些适合于α-Si基TFT。
在本发明的一些实施例中，考虑了横向结构TFT(源和漏电极在同一层中被布置成隔开的关系)。在这些实施例中，图案化导电层与源和漏电极之间的晶体管沟道相关。
在这些实施例的一些实例中，该导电层可以是岛阵列形式或沿着沟道元件、在沟道层上方或下方的区域中布置成间隔开关系的导电材料的延伸区形式。
该导电区阵列优选是二维阵列。
该导电区阵列可沿着关于沟道轴倾斜的至少一个轴延伸。
在本发明的一些实施例中，使用对于所述导电材料可变亲和力的适合的有机材料(优选嵌段共聚物)作为用于所述图案化导电层的衬底和用于其中的所述图案的模板。通常，可以使用以下嵌段共聚物中的至少一种：
聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)(PS-PMMA)、聚苯乙烯-嵌段-聚(环氧乙烷)(PS-PEO)、聚苯乙烯-嵌段-聚(4-乙烯基吡啶)(PS-P4VP)、PS-P2Vp和聚苯乙烯-嵌段-聚(二茂铁基二甲基硅烷)(PS-PFES)。
在一些其它实施例中，该有机材料组分包括可分离相变的至少两种不同的有机材料。这些可以是聚苯乙烯、聚(甲基丙烯酸甲酯)和每个都具有其它聚合物的任意组合。在其它实施例中，有机材料是能够在沟道层的表面上形成单层的材料。通常，这种有机材料可以是以下示范性材料的一种或多种：
十八烷基三氯硅烷[CH3-(CH2)17-SiC3，(OTS)]，1H，1H，2H，2H-全氟癸基三氯硅烷[CF3-(CF2)12-CH2-CH2-SiC3，(PF)]，10-十一碳烯基三氯硅烷[CF2＝CH-(CH2)9-SiC3，(10un)，甲氧基乙氧十一烷基]，三氯硅烷[CH3-O-(CH2)2-O-(CH2)11-SiC3，(MET)，11-乙酸基十一烷基]，三氯硅烷[CH3-(CO)-O-(CH2)11-SiC3，(AC)]。可图案化该单层以制造亲和力图案。该图案化可以通过包括印刷、模压加工或任何其它的软光刻技术[8]的各种方法实现。
横向TFT的结构可以是这样的以便其包括栅电极、与位于栅极上方的图案化导电层相关且与其电绝缘的沟道元件、和包含位于沟道上方的源和漏电极且具有电接触的层。包含层的源和漏可以是所述的图案化导电层，且包括用作位于源和漏电极和所述沟道层之间且与其电绝缘的第二浮置栅电极的导电区。可选地，源和漏电极可配置有在沟道层的相应区域上方延伸且与其电绝缘的延伸区。
该TFT结构可以使得其包括由电绝缘体覆盖的栅电极、所述电绝缘体顶部上的非晶硅沟道层、和包含在沟道和源和漏电极之间中具有n+非晶硅区域的沟道上方的源和漏电极的层。包含源和漏电极的层用作所述的图案化导电层，所述的图案化导电层在源和漏电极之间中的沟道上方的区域内限定间隔开导电区的阵列。在该实施例中，该结构可以使得间隔开的导电区的每个为n+非晶硅和其顶部上的金属的叠层的形式；或仅n+非晶硅层的形式；或者仅金属层。
在另一实例中，TFT包括由电绝缘体覆盖的栅电极、在所述电绝缘体顶部上的所述图案化导电层的间隔开导电区的阵列、在所述图案化导电层顶部上的非晶硅沟道层、和在沟道和源和漏电极之间中具有n+非晶硅区域的沟道上方的源和漏电极。在该情况下，图案化导电层可由n+非晶硅制成。
在横向TFT的另一实例中，其包括由第一电绝缘体覆盖的栅电极、在所述电绝缘体顶部上的非晶硅沟道层、在所述沟道层顶部上的第二电绝缘体层、和包含在所述第二绝缘体上方的源和漏电极的层以便源和漏电极具有与沟道的电接触。包含源和漏电极的层是所述的图案化导电层，所述的图案化导电层在源和漏电极之间中的沟道上方的区域内限定间隔开导电区的阵列。
在本发明的一些其它实施例中，其提供了用于垂直薄膜晶体管(TFT)的新颖结构，即源和漏电极布置在不同的层中。在这些实施例中，图案化导电层是源或漏电极、所谓的图案化源极垂直TFT(PS-VTFT)或图案化的漏极垂直TFT(PD-VTFT)中的至少一种。这种TFT是特别不同于已知具体类型的结构。在本发明的垂直晶体管中(栅电极/介质/源电极/有源层/漏电极)，将源或漏电极图案化成格栅状导电层，也就是包括由窄金属线(其不必是薄的)围绕的孔(或间隙)。该孔优选具有与半导体厚度相比的特征直径。该晶体管结构可以是具有Ag电极的Si基结构。在这些实施例中，可使用合适的有机材料(优选嵌段共聚物)作为绝缘体材料和用于图案化的源或漏电极的模板。
可配置该垂直晶体管结构来限定栅电极；栅电极顶部上的栅极介质结构；在栅极介质结构顶部上且承载半导体沟道元件的源电极图案化层；和顶部漏电极。栅极介质结构包括介质和嵌段共聚物薄膜。
在另一实例中，垂直TFT包括栅电极、栅电极顶部上的栅极介质结构、在栅极介质结构的顶部上且承载半导体沟道元件的漏电极的图案化层、和顶部源电极。该栅极介质结构包括介质和嵌段共聚物薄膜。
该图案化源电极可以是通过纳米尺寸图案化的表面能制造的多孔金属层。在一些其它实施例中，将图案化电极配置成金属条网。该图案优选是二维阵列导电区的形式。
根据本发明的另一主要方面，提供了一种横向结构薄膜晶体管器件，包括源和漏电极之间的沟道元件，所述沟道元件具有由低电导率的区域隔开的高电导率材料的间隔区域的二维阵列形式的图案。
该沟道元件可包括第一低电导率材料的层，该第一低电导率材料选择性地掺杂有在以二维阵列布置的所述间隔区域内的第二高电导率材料。
该沟道元件可包括第一低电导率材料的连续层、和接近所述第一层且图案化以限定高电导率材料区域的所述二维阵列的第二层。该第二图案化层可位于第一层和包含层的源和漏之间。绝缘层可提供在第一层和图案化的第二层之间。可选地，第二图案化层位于第一层下面、栅极绝缘体层的顶部上。
根据本发明的另一主要方面，提供一种用于制造垂直薄膜晶体管结构的方法，该方法包括对源和漏电极层中的至少之一图案化以制造沿着所述电极的不连续的电导性，以由此增强晶体管结构中的随后层的导电率。
在垂直TFT的情况下，本发明提供一种基本不同的方案，用于使栅极电压影响器件电流。根据本发明，使用格栅状电极(例如源电极)，其能使栅极场通量穿透未被金属覆盖的区域的源电极层(即源电极层内的非导电区)和使电荷拉出格栅以便于电流流动。该唯一的电极结构使得物理工艺驱动与[5]很不同的开关接通，且便于更大的耐用性和可靠的制造。
本发明的垂直晶体管结构以与填充横向OFET中的沟道非常类似的方式制造了吸引电荷载流子从源金属到半导体-绝缘体界面的暴露区域的场通量。在该方面，限定栅电极、介质、格栅电极和半导体的层结构，以与横向底接触FET非常类似的方式工作，其中源和漏电极保持在相等电位，且使用栅极来形成电极之间的区域中的导电沟道(载流子储存器)。当前设计的顶电极平衡了半导体中的电位使得被栅极拉出的电荷部分随后流到漏极并产生器件电流。选择源电极金属使得存在电荷注入半导体中的势垒以便漏电极不能直接从源电极拉出电流。
非常类似的结构，但优选具有大的孔，将使用栅极场来从顶电极拉出电荷以填充格栅线之间的区域(载流子储存器)。该填充与顶部接触FET结构中的沟道形成类似。在该结构中，顶电极用作源极且图案化(格栅)电极用作漏极。再次，选择源电极金属使得存在电荷注入半导体中的势垒以便漏电极不能从源极直接拉出电流。
根据本发明的另一方面，提供了一种横向薄膜晶体管结构，其中晶体管沟道元件包括低电导率的第一沟道层和沟道层下方或上方且以较高电导率的间隔开区域的阵列形式的第二层。
本发明提供了多种表面能的纳米尺寸图案的新应用。根据本发明，使用纳米尺寸图案的表面能来增强随后层的电导性。应理解术语“表面能”在这里指的是由机理例如疏水的/亲水的、静电等作中介的力。
可以使用纳米尺寸图案的表面能来以可控的形式制造溶液处理的半导体、导体或金属材料的非均匀膜。可进一步使用该效应来提供垂直型场效应晶体管需要的非均匀的或“粗糙”溶液处理电极。
可以使用纳米尺寸图案的表面能来影响半导体分子的封装和膜形成以便增强它们的迁移率(较好的分子封装和很少不受控制的晶界)。
可以使用纳米图案的表面能来制造具有很高表面覆盖度的溶液处理的半导体、导体或金属材料的非连续膜(非连续的以防止电性短路)。后者可以用于有效地减小两个金属电极之间的距离，即场效应晶体管(FET)中的有效沟道长度，以及非均匀的掺杂随后层。可以进一步使用这些效应来增强与TFT的非理想接触的效应。例如，可以通过增强光敏电荷注入的效应来制造特别有效的探测器。
本发明提供了利用嵌段共聚物来制造实现上述效应中任何一个所需要的表面能改进。
本发明在子渗透导电网领域是有用的。已提议使用金属纳米管来制造这种网。然而，该已知方法利用渗透作为驱动机理。为了获得最好的性能，该网非常接近其阈值但保持在其之下，以避免电性短路。在渗透阈值以下，可仅在非常受限的区域上获得短距离，其中在剩余的器件中该距离是相当大的且整体效应是小的。
发明人已发现利用嵌段共聚物提供了制造预先确定的且具有横跨整个器件具有很小间隙的导电图案以便该有效间隙实际上非常小。根据本发明，使用了与嵌段共聚物结合的导电聚合物(代替金属)。由该嵌段共聚物提供的图案可以通过其它的通常更复杂的光刻或印刷/压模加工法模仿。
本发明人还提供了一种能够使用常规的Si基技术的新α-Si基TFT。
本发明还提供了一种方法来减小杂乱(α-Si)FET的工作退化，通过放置电荷富含区(如同在n+掺杂的α-Si中)接近沟道以便在工作期间出现的电子态通过该电荷储存器钝化。在一个方面，电荷富含区可以是沿着所述沟道分布的大量区域(岛)。在本发明的另一方面中，这些区域中的至少一个没有直接连接至源或漏电极。
附图说明
为了理解发明和了解如何进行实践，参考附图，现在将描述优选实施例，仅是非限制性的实例，其中：
图1A-B示出了[5]中描述的已知栅-源-漏垂直有机场效应晶体管(VOFET)结构；
图1C示出了对于不同的栅极-源极电压的图1a-b的晶体管结构的VOFET电导特性；
图2A和2B分别示出了[6]和[7]中描述的已知平面状晶体管；
图3A至3C举例说明了在垂直晶体管设计中使用的本发明：图3A示出了根据本发明设计的源或漏电极的顶视图，图3B示出了利用该电极的图案化源极垂直TFT(PS-VTFT)的侧视图，以及，图3C示出了本发明的图案化漏极垂直TFT(PD-VTFT)的侧视图；
图4A-4F举例说明了本发明的图案化源极垂直TFT(PS-VTFT)的结构和操作；
图5示出了由已知技术制备的PS-b-PMMA嵌段共聚物模板的扫描探针显微照片图像；
图6A和6B示出了纳米尺寸导电金属图案的扫描电子显微照片图像：图6A示出了反射底层嵌段共聚物薄膜的导电纳米金属线网，以及，图6B示出了通过蒸发少量金属到聚合物膜上获得的网，导致隔离的岛，然而，不会模仿嵌段共聚物图案；
图7示出了嵌段共聚物结构顶部上的几滴玻璃化的聚(3，4-乙烯二氧噻吩)/聚(4-苯乙烯磺酸酯)(PEDOT/PSS)域的扫描探针显微照片图像；
图8示出了渗透网在阈值的示意性描述；
图9A和9B分别示出了本发明的横向结构晶体管器件的两个实例；
图9C和9D示出了实现图9B的晶体管器件的实例；
图10A和10B分别更具体地示出了图案化层矩阵和其上的源极和漏极矩阵；
图11A至11C示出了与常规实例相比，本发明的晶体管器件的特性；
图12A和12B分别示出了本发明的横向结构晶体管器件的两个以上的实例；
图13A和13B示出了本发明具有在源和漏电极之间的导电区的横向FET的侧视图和顶视图；
图14示出了在VDS＝18V测量的暗(蓝色)和亮(粉红色)样品的光敏开关OTFT的跨导特性；
图15A至15E分别示出了本发明利用用于沟道材料的非晶硅的横向结构TFT的五个实例；和
图16A至16E以自说明的方式示出了与晶体管沟道相关的导电层中的图案的不同实例。
图17A示意性地示出了本发明用于在晶体管沟道内制造二维阵列的掺杂技术的实例；
图17B示意性地示出了用图17A的技术获得的最终结构；和
图17C示出了本发明用于在晶体管沟道内制造二维阵列掺杂区的掺杂技术的另一实例。
具体实施方式
图1a-b示出了在L.Ma和Y.Yang的上述文章“Uniquearchitectureandconceptforhigh-performanceorganictransistor”，AppliedPhysicsLetters85，5084-5086(2004)]中描述的已知栅-源-漏垂直有机场效应晶体管(VOFET)。图1c示出了对于不同栅极-源极电压的VOFET电导特性。
图2a和2b示出了[6，7]中描述的已知平面状晶体管。
根据本发明的一个方面，提供一种具有与晶体管的有源元件相关的图案化导电层的新型晶体管结构。该导电层具有限定间隔开导电区的二维图案。这考虑到增加通过晶体管的电流，以及其开关速度。
本发明可以用在垂直结构晶体管和横向结构晶体管中。以下是本发明在垂直TFT中的实现的一些实例。
在垂直晶体管结构中，沟道长度是沟道层(例如多晶硅或非晶硅、或聚合物层)的厚度且不是漏和源电极之间的水平距离。在这样的器件中，栅电极可放置在源和漏电极下面。该布置的主要障碍是由屏蔽栅极电场透过沟道的源电极产生的。本发明通过利用作为具有间隔导电区形式图案的导电层的源或漏电极例如多孔电极解决了这个问题。该方案能够使栅极电场透过多孔的源/漏电极，能使其通量控制注入电流从源电极进入沟道材料中。
参考图3A-3C，示意性地示出了本发明用在垂直晶体管设计中的实例。图3A示出了表示所述图案化导电层的电极10的顶视图。图案化电极10，即形成孔(穿孔)11，以呈现出栅格状结构。在导电(金属)层中制作的这种图案沿着该层实际上呈现出非连续的电导性。
图3B示出了利用该电极10作为源电极(所谓的“PS-VTFT”)的TFT100的侧视图。TFT100包括由绝缘体13与源电极层10隔开的栅电极；沟道元件层14(本实例中的半导体层)；和漏电极层16。
选择源极10金属以使其具有电荷注入其上方的半导体层14中的势垒，以便抑制从源极金属朝着漏电极16的直接注入。该金属是已知金属(铝、铜、银、金等)中之一且选择使得它的功函数与半导体能级(或能带)间隔以便形成注入阻挡。考虑到注入，首先借助栅极电压由电荷载流子填充(即间隙区)沟道14。一旦在半导体材料14中存在电荷，它们就会自由地移动到收集漏电极16并且晶体管100将位于打开(ON)状态。相对源电极10的零(或反向)偏压将排空这些区域并且由此晶体管将处于关闭(OFF)状态。
图3C示出了类似的垂直TFT结构200。为了便于理解，对于本发明的所有实例中共用的识别部件使用相同的附图标记。在晶体管200中，所述的导电图案化层由漏电极16组成。这里，使用栅极电场来从现在用作源极的顶电极10引出电荷。
可利用常规的光刻形成图案化的导电层。在多晶硅或非晶硅沟道材料的情况下这是更适合的技术。可选地，该图案化可基于在绝缘体层13上选择性的金属沉积，在任一情况下绝缘体层13具有朝着沉积金属(例如，嵌段共聚物例如PS-b-PMMA)可变亲和力的有机材料。在聚合物-材料沟道的情况下优选该技术。
参考图4A-4F，具体说明了发明的图案化源极垂直TFT(PS-VTFT)300的结构和操作。如图4A所示，PS-VTFT300包括限定栅电极层12、绝缘体层13、源极格栅层10(组成所述的图案化导电层)、沟道元件(半导体)层14和漏电极层16的叠层。格栅状源电极10能使栅极电场通量穿过源电极的导电区之间间隔的源电极层。场通量以与填充横向OFET的沟道非常相似的方式在半导体-绝缘体界面吸引电荷载流子从源极金属到暴露区域。由于选择源电极金属使得对电荷注入半导体中有阻挡的事实，所以调节栅电极电压提供了所需要的电场来降低该注入阻挡。
图4B和4C示出了对于PS-VTFT结构在相同的漏极-源极电压(VDS＝5V)和不同的栅极-源极电压(图4A中的VGS＝0V和图4B中的VGS＝5V)接近源极格栅的计算的电位分布。应注意，对于VGS＝5V，接近源极格栅界面会出现越大的电位降。
该器件是通过求解栅电极-源电极-漏电极之间电位分布的二维泊松方程设计的。假设源极格栅电极为VS＝0V、漏(顶)电极为VD＝VDS＝5V以及栅电极为VG＝VGS＝0V或VG＝VGS＝5V进行计算。该计算示出了栅极会如何影响电荷从源极格栅注入半导体中。
如上所述，在该具体实例中，嵌段共聚物用作绝缘体材料和源或漏电极的模板。如实例图4E中更具体示出的，晶体管结构400通常与上述结构300相似，也就是包括栅电极12(P掺杂的Si)、栅极介质层结构13(SiO2和嵌段共聚物(BCP)薄膜)、图案化的源极层10(Ag)、沟道(半导体)层14(C60)和顶部漏电极16(Ag)。在晶体管400中，电流从图案化源极10注入到沟道元件14中是通过在沟道14和导电图案10之间插入薄的非导电层15优化的。在垂直的FET中使用该夹层15与以下相关：不希望导电图案10和半导体沟道14之间的欧姆接触，而是要提供与场相关的接触(确保栅极电场能增强注入)。这是通过利用图案化的源极10和沟道14之间的薄绝缘体实现的。
图4D中更具体示出的薄的多孔金属源电极10，位于BCP模板的顶部上(层13的顶表面)。对于该晶体管的目标应用之一是用于有机LED基的大面积显示器(AM-OLED)的有源矩阵驱动器。
适合于制造这种图案化电极的方法可基于[8]或[9]中描述的技术，适当地最佳化以能够控制BCP膜的表面结构，由此优化金属层的布局和使其制造有很高的再现性。BCP表面图案的优化可包括利用不同的BCP成分、不同的相对阻挡长度(表示BCP结构)和控制衬底的表面性质。如上所述，可以使用相似技术来制造其它垂直晶体管结构的栅电极，例如[3]的静电感应晶体管(SIT)结构。
利用BCP薄膜作为模板，发明人实现了通过间隙(图4D)可以透过电场的纳米尺寸Ag图案。由PMMA嵌段的长度规定的银图案的开口尺寸均匀和测量为7nm。如上所述，利用不同的BCP组分和嵌段长度控制BCP膜的表面的外形和化学性质的能力准备好优化金属层的布局和使其制造非常高的再现性。发明人获得了金属线形成(图4D)以制作垂直叠置的TFT(图4E)。图4F示出了该垂直TFT的输出特性。其示出了利用BCP技术可以获得选通效应。
二维泊松解的结果已显示出可以利用不同尺度的BCP提高器件性能。该器件性能是通过对所得金属图案的不同嵌段共聚物组分和域(domain)尺寸的效果确定，和金属层结构(例如，间隙的外形和尺度)之间的相关性。106的ON/OFF比率是用耐用且可靠的方法的制造获得的。
以下是发明技术的描述和其相比该种特定的已知技术的新特征。
图5示出了通过扫描探针显微照片获得的聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)(PS-b-PMMA)嵌段共聚物模板。左面示出了高度对比度，右面示出了PS(暗)和PMMA(亮)域之间的相位(硬度)对比；插入物示出了2D傅里叶变换，其表示周期性结构。这样的嵌段共聚物模板可以通过例如由以下构成的已知技术中的一种来制备：
形成圆柱状嵌段共聚物(例如具有PMMA体积比为0.3的PS-b-PMMA)的溶液被旋转模铸在衬底(例如，具有氧化硅顶层的硅晶片)上以形成具有对应于一个周期嵌段共聚物厚度的薄膜。随后大于聚合物的玻璃相变温度的热退火几个小时会导致微相分离和形成对应于不同嵌段的分离域。较少的大嵌段会形成由其它嵌段制成的矩阵状圆柱体。膜的顶部呈现出具有约45nm周期的露出的半圆柱体的图案，其将用作模板。
本发明可以利用上述的已知技术来制造表面能图案化膜，其在本发明的实例中还用作电绝缘体(晶体管中的栅极介质)。可以使用各种技术来指引圆柱体的定向和增加它们的排序，包括使用电场、图案化的表面和空间限制。例如在[10]中公开了这种技术。
应理解，示例性的嵌段共聚物可由用于图案化模板的可选嵌段共聚物替代。合适的嵌段共聚物例如包括以下：聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)(PS-PMMA)、聚苯乙烯-嵌段-聚(环氧乙烷)(PS-PEO)、聚苯乙烯-嵌段-聚(4-乙烯基吡啶)(PS-P4VP)(以及PS-P2VP)、聚苯乙烯-嵌段-聚(二茂铁基二甲基硅烷)(PS-PFES)等等。
PMMA提供了朝着聚苯乙烯(PS)畴的高度选择性的蒸发金属(例如银(Ag)、金(Au)等等；某些金属需要的随后的简要退火步骤[9])，其是用于制造图案化衬底的有用特性。另外，PMMA是极性的且为了相同的目的提供了对于PEDOT/PSS的良好的粘合性。PMMA嵌段可以由任何其它的聚丙烯酸酯或者甚至由聚(丙烯酸)(PAA)替代。PEO是水溶性的，由此能够形成PEDOT/PSS纳米线，其需要用于制造垂直的FET。P4VP容易给嘧啶单元加质子，由此可利用静电相互作用提供PEDOT/PSS与它的域的增强的粘合性。至于PS-PFES，PFET域中的Fe原子可以转换成Fe纳米颗粒，其可用作制造形成它们的图案有机化的导电岛的可选物。在所有的这些选项中，作为第一嵌段的PS可以用聚异戊二烯[polyisoprene](PI)、聚丁二烯[polybutadiene](PBD)或聚乙烯丙稀[poly(ethylene-propylene)](PEP)替代，它们本质上都是疏水性的且提供了与第二嵌段的化学对比。
现在让我们考虑制造导电纳米尺寸金属图案的已知技术。在这一点上，参考图6A和6B，示出了纳米尺寸导电金属图案的扫描电子显微照片图像。金属原子(例如银)热蒸发到微相分离的嵌段共聚物膜上会导致在一种类型的嵌段共聚物畴的顶部上优先分离金属原子，形成具有典型尺寸为约10-30nm的金属岛或线网。蒸发金属的量规定了最终网的外形和导电性。图6A示出了反射底层嵌段共聚物薄膜的导电纳米尺寸金属线网。图6B是通过将少量金属蒸发到聚合物膜上获得的，导致隔离的岛，然而，模仿嵌段共聚物。
本发明提供了例如利用与上述实例中相同的模板制造导电纳米尺寸的PEDOT/PSS图案。导电聚合物聚(3，4-乙烯二氧噻吩)/聚(4-苯乙烯磺酸酯)的水溶液通过过滤器沉积并旋涂在薄膜的顶部上。多滴烧结的PEDOT/PSS，8nm高，形成在根据嵌段共聚物的图案排列成一行的亲水性嵌段共聚物畴的顶部上，如图7所示。该图示出了20nm高度对比的扫描探针显微照片图像；插入物示出了具有对应于48nm窄环的2D傅里叶变换。
通过改变溶液参数、嵌段共聚物和其组分的长度尺寸，能够调节PEDOT结构从小滴到延长线并且最后到非晶网。
如上所述，本发明提供了利用晶体管中的嵌段共聚物膜来增强电荷迁移率。当前微电子中的努力集中在发展用于将增强器件性能[11，12]的OTFT的新介质绝缘体材料上。发明人使用PS-b-PMMA嵌段共聚物来限定OTFT介质绝缘体(其位于薄SiO2层的顶部上)的顶表面。发明人发现迁移率增强了并且超过了1cm2V-1s-1。伴随的效果是阈值电压缩减了5分之一(与单独利用SiO2作为介质绝缘体相比)。
应注意，可以使用嵌段共聚物绝缘层作为附加绝缘层或单绝缘层。嵌段共聚物膜会影响最近的有机半导体层的结构或排序(或晶粒尺寸)，和增强TFT沟道中的电荷载流子迁移率。对于具有SiO2/嵌段共聚物绝缘体的C60OTFT，结果好于文献[13]中报道的最好的C60OTFT，并且在公布的已知最好的N型有机晶体管之中。
如上所述，本发明还提供了一种新型横向结构晶体管，其中隔开的导电区形式的图案化导电层与晶体管沟道元件结合使用。关于这一点，参考图8，示出了渗透网在阈值的示意性描述。子渗透导电网的最好性能需要该网非常接近它的阈值，但保持在该阈值以下以避免电短路。如图8所示，形成的第一渗透路径一般很薄且占用很少的空间。
在本发明的横向晶体管结构中，在源和漏电极之间的沟道区(间隙)附近提供了图案化导电层。
关于这一点，参考图9A和9B，分别示出了根据本发明的横向晶体管结构的两个实例。在图9A的实例中，晶体管结构500包括衬底层18(例如SiO2)；衬底顶部上的栅电极12；绝缘体层13；沟道层14(例如半导体或聚合体)；沟道14上方的间隔金属岛形式的图案化导电层20；和上层中的源和漏电极10和16。该岛可直接位于沟道层14的顶部上，或者可由此与薄绝缘体层15隔开。如上所述，提供的该薄绝缘体能最佳化电流从岛注入到沟道中。岛之间的间隔横跨图案化区域变化，以便长度效应最小化和/或达到均衡。
图9B示出了常用的类似横向晶体管结构600，其与上述实例的区别在于图案化的导电层20位于沟道层14下面。该晶体管600包括衬底层18(例如SiO2)；衬底顶部上的栅电极12；绝缘体层13；间隔金属岛形式的图案化导电层20；沟道层14(例如半导体或聚合体)；和上层中的源和漏电极10和16。
图9C-9D更具体地示出了与图9B类似的晶体管器件的制备。如图9C所示，首先提供栅电极12，然后在栅极层12上沉积SiO2的绝缘层13。其后，或者通过直接沉积和通过光刻图案化，或者通过使用合适的有机层和如上所述的选择性沉积，在绝缘体13上提供图案化的导电层20。在本实例中，该层20由铂制成，岛尺寸为10x，其中x是岛之间的距离。然后，如图9D所示，在图案化层20上沉积半导体(沟道)层14。
图10A和10B分别示出了岛矩阵20和其上具有源/漏极层的岛矩阵20的显微照片图象。
图11A-11C比较了用本发明的横向晶体管结构获得的结果与标准的横向FET获得的结果。图11A示出了通过晶体管的电流作为利用27000μm宽度和100μm长度矩阵的本发明的FET的漏极/源极电压的函数，图11B示出了用于利用10000μm宽度和5μm长度的矩阵的标准FET的类似函数。图11C示出了宽度/长度比的标准化电流。发明人希望获得10倍的增益，但与常规晶体管相比，结果显示出甚至16倍的增益。
在沟道上方或下方的层中的间隔导电区的图案优选是二维图案。该目的在于防止对整个结构的局部缺陷的影响。
现在参考图12A和12B，示出了本发明的横向晶体管的两个以上的实例。这些实例与前述实例不同在于晶体管沟道的有效长度是通过减小源和漏电极之间的间隙G而减小的。晶体管700包括栅电极12、绝缘体13、沟道层14、绝缘体15、与沟道层14直接接触的源和漏电极10和16、和通过绝缘体15隔开的图案化导电层30。图案化的导电层30是通过由绝缘体15与沟道隔开的源和漏电极的区域10′和16′、和其之间的相同层的导电区12′形成的。该区域12′呈现出所谓的“浮置栅”，其不是用于任何的有源潜在电源，但由于器件的2D性质而用于短接沟道14中的电位。由此通过源极和漏极和浮置栅之间的间隙G1和G2形成源极和漏极之间的间隙G。重要的是与源极-漏极距离相比顶部绝缘体15以及沟道14很薄，以便制造真正的2D结构。例如，对于5微米的源极-漏极距离，该厚度优选在500nm以下且更优选在100nm以下。应注意顶部绝缘体15不必是理想的绝缘体，其对OFF状态的漏电流是没有作用的。
图12B示出了晶体管800，其中，由于提供的顶部绝缘体15，间隙G是通过在绝缘体15上方制造图案化的导电层40减小的，其中在绝缘体15处该层40是通过彼此朝着层15上方延伸漏极和源极层区域中的一个或两个来形成的。应注意，设计沟道和源极/漏极层之间的绝缘体层15来制造接触沟道的场以便延伸的源/漏区会在ON状态注入且在OFF状态隔离。
如上所述，在某些实施例中本发明利用嵌段共聚物来制造预先确定的且横跨整个器件具有很小间隙的导电图案以便有效间隙实际上很小。
由此本发明采用通过嵌段共聚物薄膜技术提供的控制图案，其依靠粘合力而不是基于常规的渗透法。这能够制造高密度(填充系数)的导电区，其制造了非均匀纳米尺寸的图案，但均匀出现在微米尺寸上(低成本晶体管的相应尺寸)。这示于图13A和图13B中，其示出了具有源和漏电极10和16之间的导电区50的横向FET900的侧视图和顶视图。沟道14和岛50之间的绝缘体15是嵌段共聚物。图13B是小区域的图象放大，其示出了导电区占很大的空间而非导电区占很小的空间。
本发明可以用在光敏可开关的有机TFT(OTFT)中。横向的C60OTFT是光敏的。光子能增强了绝缘体-半导体界面中的电流注入到C60有源层和/或释放的俘获电荷。照明能增强OTFT电流三个数量级，而器件导通/截止状态是由栅电极控制的。通过采用非连续金属膜(“金属的”还表示导电聚合物)，增强了沟道的导电性并且显著增强了接触的效果使器件“有用性”。
光敏可开关的OTFT可用于大面积传感器阵列作为全页片型扫描仪或数字的X射线板。图14示出了在VDS＝18V测量的用于暗(蓝)和亮(粉红)样品的光敏可开关OTFT跨导特性。
参考图15A至15E，分别示出了本发明利用用于沟道材料的非晶硅的横向结构TFT的五个实例。
图15A中所示的TFT1000A包括玻璃衬底18、被介质(绝缘体)层13(例如氮化硅或氧化硅)覆盖的衬底顶部上的栅电极12、非晶硅的沟道层14、图案化以在沟道层上方限定源电极10和漏电极16的金属层60、和上保护层66(例如由聚合物或氧化硅制成的钝化物)。如图所示，提供n+α-Si层62并且适当地图案化以在α-Si沟道层和源和漏电极之间限定n+α-Si。该层62改善了α-Si层14和金属层60之间的欧姆接触。如图中进一步示出的，图案化层60和62以在源和漏电极区域之间限定电性隔开的导电区(岛)64。由此，在该实例中，与晶体管沟道有关的图案化导电层是通过层结构形成的，源和漏电极和n+α-Si区是由该层结构形成的。区域64是两层叠层。
图15B示出了晶体管1000B，其通常配置得与图15A中的类似，但区域64是由n+α-Si材料形成的单层区域。该层62一般具有比α-Si14高且比金属60低的电导率。
图15C示出了晶体管1000C，其不同于图15B的结构在于，在沟道上方和源和漏电极之间的导电区64是由位于沟道层顶部上的电极材料形成的单层区域(其下面没有n+α-Si材料)。例如这可以通过双蚀刻来实现，以首先移除源和漏电极之间的区域内的n+α-Si材料，然后图案化所述区域中的金属层。
图15D示出了晶体管1000D，包括玻璃衬底18、在其顶部上且被绝缘体13覆盖的栅电极12、图案化以限定隔开的n+α-Si区域64的第一n+α-Si层62′、沟道层14、第二n+α-Si层62和其上方的金属层60。图案化层60和62以通过n+α-Si层62的区域限定源和漏电极10和16与沟道层14隔开。由此，在该实例中，与沟道区相关的图案化导电层位于沟道区下面。
图15E示出了晶体管结构1000E，其通常与图15A-15C的结构类似，其中与沟道14相关的图案化的导电层64位于沟道区上方，但其具有沟道层14和所述的图案化导电层64之间的薄绝缘层15。
参考图16A至16E，以自说明的方式示出了与晶体管沟道相关的导电层的图案的不同实例。在这些实例中，图案化的导电层为网孔(格栅)形式，其中格栅元件可包括沿着沟道延伸(图16A、16B和16E)或以关于沟道轴的某一斜角(约45°)延伸(图16C、16D)或二者(图16E)延伸的元件M1。应注意，延伸过沟道(图16A、16B、16C和16E中的区域M2，和图16C和16D中的区域M1)的导电区还用作能钝化包括在器件操作期间产生的深陷阱的电荷储蓄器，由此增强了它的稳定性(在α-Si中知道缺陷例如缺氢会出现在器件操作器件并会产生阈值电压偏移)。
以下是适合用于本发明中的图案化技术来限定与横向晶体管结构的沟道最近的隔开导电区的一些实例。
该图案可通过图案化沟道上方的抗蚀剂层来制造，利用激光干涉显影抗蚀剂和实现微米或亚微米图案而没有掩模或接触；或者利用模压加工硬或软掩模来形成高分辨蚀刻掩模。在一些其它实施例中，可以利用子连续液体沉积层的去湿形成蚀刻掩模或抗蚀剂图案化掩模。
可通过以一厚度、速率、衬底温度等蒸发或溅射金属制造隔离金属岛作为导体和/或蚀刻掩模，以便保持沉积金属的非连续岛生长。
可利用多组分的、相位差混和抗蚀剂材料以便在2D布置的第二相位矩阵中一个相位形成隔离岛。矩阵可以被选择性地溶解、蚀刻或以其它方式移除且剩余的岛用作图案。在一些其它实施例中，可使用类似的混合技术但一个相位是导体；或一个相位包含金属纳米颗粒。
可利用微接触印刷对沟道上方的金属和/或n+层进行图案化。在一些其它实施例中，可以使用类似技术，但接触图案化材料是自组装的单层(SAM)。
可以利用自组装嵌段共聚物对沟道导体进行图案化来形成薄层状或2D结构的岛形网，以用作光掩模或来显影抗蚀剂，或选择性地蚀刻并用于随后的蚀刻图案转印。
在有机聚合物半导体或溶液处理的无机晶体管的一些其它实施例中，沟道可以是半导体矩阵中的隔离导电域的相位差混合。
如上所述，本发明在其第二方面，提供了通过以具有比沟道材料的电导率高的材料的隔开区的二维阵列形式在沟道内制造图案来减小晶体管沟道的有效长度。可以通过附加工艺例如掺杂将这样的二维导电图案压印成沟道材料。
图17A举例说明了通过利用已知机理的掺杂扩散或离子轰击制造二维导电图案的α-Si遮光板的掺杂。该掩模不必是物理遮光板，且可以利用其它的光刻法实现相同的效果。在硅类型(无机结晶)的情况下，利用从邻近存在Si的那些列的列的元素周期表选择掺杂剂原子(Al或P)。所得结构的实例示于图17B中。
可选地，尤其是在有机材料的情况下，作为实例可以将掺杂剂直接印刷到半导体沟道上并使其在内部扩散。这以自说明的方式示于图17C中。在有机分子的情况下，掺杂剂一般是电子(空穴)丰富且具有关于沟道材料提供(收回)电子的趋势的分子。对于各种有机半导体的合适的掺杂剂在科技文献中是丰富的。作为实例，研究了阳离子染料焦宁B氯化物作为1，4，5，8-四羧酸双酐萘(NTCDA)膜中的掺杂剂。另一实例是噻吩材料的情况，其中可以使用磺化化合物，例如氧等。
由此，本发明提供了一种用于改善晶体管结构性能的新方式和由此利用这种晶体管的器件。本发明由提供通过隔开导电区的阵列(优选二维阵列)形成的层组成，呈现出非连续电导性的层，与晶体管有源元件有关；或在低电导率的沟道材料内提供二维阵列的高电导率材料的隔开区形式的图案。
在垂直晶体管结构中，在晶体管电极(例如源电极)中实现了这种不连续的电导性，其被制作成多孔的(图案化以限定由金属区围绕的孔)，也就是呈现出金属条网(格栅)。该方案能使得栅极电场穿透源电极，能够使其通量控制从源电极到半导体材料中的注入电流。优选地，使用嵌段共聚物来制造该网络图案的源电极：使用嵌段共聚物作为绝缘体材料和用于源(或漏)电极的模板；该薄和多孔金属源电极位于嵌段共聚物模板的顶部上。在横向晶体管结构中，与晶体管沟道有关实现了非连续的电导性，且非连续的电导性是通过提供最接近沟道的间隔导电区阵列来实现的。这些区域可以是沟道上方或下方的层；其中层可直接在沟道上方或上方或通过薄绝缘体层由此隔开；这些区域可以是沟道和包含层的源/漏之间的层或者可以用相同的包含层的源/漏制作的。
本领域技术人员将容易意识到，可以对如上文举例说明的本发明的实施例进行各种修改和改变，而不脱离由所附权利要求定义的范围。

Claims (13)

1.一种具有垂直晶体管设计的晶体管器件，包括不同导电层中的源电极和漏电极、所述导电层之间的沟道层结构和绝缘体结构上的栅电极，该绝缘体结构附着到源电极或漏电极中的一个，以及绝缘体使该栅电极与所述源电极和漏电极中的一个分隔，其中：
源电极和漏电极中的一个包括间隔开的穿孔形式的图案，使得每个穿孔位于所述源电极和漏电极中的一个的材料的连续的导电区域之间，由此提供所述源电极和漏电极中的一个内不连续的电导性；以及
源电极和沟道的材料组成选择为用以产生电荷注入沟道中的势垒，由此抑制电荷从源电极向漏电极的直接注入。
2.如权利要求1所述的晶体管器件，配置为薄膜晶体管结构。
3.如权利要求1或2所述的晶体管器件，其中所述沟道层结构包括半导体层。
4.如权利要求1或2所述的晶体管器件，其中源电极和沟道的材料组成选择为使源电极材料的功函数与沟道层结构的能带轮廓间隔，从而形成注入势垒。
5.如权利要求4所述的晶体管器件，其中栅电压经由所述源电极和漏电极中的一个中的穿孔通过电荷载流子引起沟道半导体材料的填充，由此允许电荷载流子自由地移动到源电极和漏电极中的另一个，引起晶体管的打开状态。
6.如权利要求1或2所述的晶体管器件，包括栅电极与所述源电极和漏电极中的一个之间的嵌段共聚物层，该嵌段共聚物层作为用于所述源电极和漏电极中的一个中所述图案的模板。
7.如权利要求6所述的晶体管器件，其中该嵌段共聚物层是栅电极与所述源电极和漏电极中的一个之间的绝缘体的一部分。
8.如权利要求1或2所述的晶体管器件，其中所述源电极和漏电极中的一个中穿孔的特征直径与沟道结构中的半导体层的厚度相当。
9.如权利要求1或2所述的晶体管器件，其中所述源电极和漏电极中的一个配置为由表面能的纳米尺寸图案化产生的多孔金属层。
10.如权利要求1或2所述的晶体管器件，包括所述源电极和漏电极中的一个与沟道之间的附加层结构，所述附加层结构配置为使电荷注入性质最大化和/或增强所述源电极和漏电极中的一个和沟道层结构的化学相容性。
11.如权利要求10所述的晶体管器件，其中所述附加层结构是介质结构。
12.如权利要求11所述的晶体管器件，其中所述介质结构防止所述源电极和漏电极中的一个与沟道之间的欧姆接触，并且提供所述源电极和漏电极中的一个与沟道之间的与场相关的接触，由此能够通过栅电压产生的电场增强电荷注入。
13.一种晶体管器件，包括如下层的垂直叠层：栅电极、所述栅电极顶部上的电绝缘体、所述电绝缘体顶部上的作为源电极和漏电极中的一个的图案化电极、所述图案化电极上方的沟道层结构和沟道层结构顶部上的漏电极和源电极中的另一个，其中：
所述图案化电极中的图案是间隔开的穿孔的形式，每个穿孔位于所述图案化电极的材料的连续的导电区域之间，由此提供所述图案化电极内不连续的电导性；以及
源电极的材料组成根据沟道层结构的能带选择，从而产生电荷注入沟道中的势垒，由此抑制从源电极向漏电极直接注入电荷，利用栅电极上的电压降低注入势垒，从而能在所述穿孔中填充电荷载流子。
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