DE102011085114B4 - Dünnfilmtransistor - Google Patents

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Abstract

Dünnfilmtransistor (300; 400), mit einer ersten Elektrode (301-1; 401-1), einer zweiten Elektrode (301-2; 401-2), einer Steuerelektrode (304; 404), einer Isolatorschicht (305; 405) und einem Halbleiterdünnfilm (303; 403), die auf einem Substrat (109) gebildet sind, wobei die Steuerelektrode (304; 404) an einer Seite (112) an die Isolatorschicht (305; 405) angrenzt und der Halbleiterdünnfilm (303; 403) an einer gegenüberliegenden Seite (114) an die Isolatorschicht (305; 405) angrenzt, wobei die erste und die zweite Elektrode (301-1, 301-2; 401-1, 401-2) an den Halbleiterdünnfilm (303; 403) angrenzen, und wobei durch Variation des Potentials der Steuerelektrode (304; 404) ein Kanal in dem Halbleiterdünnfilm (303; 403) ausbildbar und wieder entfernbar ist, durch den ein elektrischer Widerstand zwischen der ersten und zweiten Elektrode (301-1, 301-2; 401-1, 401-2) kontrolliert wird, wobei ein an den Halbleiterdünnfilm (303; 403) angrenzender Abschnitt (111-1) der ersten Elektrode (301-1; 401-1) auf einer dem Substrat (109) zugewandten Seite (116) des Halbleiterdünnfilms (303; 403) angeordnet ist und ein an den Halbleiterdünnfilm (303; 403) angrenzender Abschnitt (111-2) der zweiten Elektrode (301-2; 401-2) auf einer von dem Substrat (109) abgewandten Seite (118) des Halbleiterdünnfilms (303; 403) angeordnet ist, wobei eine Dicke (D) von zumindest einer der ersten Elektrode und der zweiten Elektrode (301-1, 301-2; 401-1, 401-2) größer als die Hälfte der Dicke (S) des Halbleiterdünnfilms (303; 403) ist, wobei zwischen der ersten oder zweiten Elektrode (301-1, 301-2; 401-1, 401-2) und dem Halbleiterdünnfilm (303; 403) ein Isolator (310; 320; 330; 410; 420) angeordnet ist, um einen Leckstrom zwischen der ersten Elektrode (301-1; 401-1) und der zweiten Elektrode (301-2; 401-2) zu verhindern oder zu reduzieren.

Description

  • Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf einen Dünnfilmtransistor und ein Verfahren zum Herstellen desselben.
  • Gemäß dem Stand der Technik können Dünnfilmtransistoren für verschiedene Einrichtungen, wie beispielsweise Displays, Leuchtelemente, Detektorarrays, Schalter oder Speicher, verwendet werden.
  • Eine bekannte Ausfertigung eines Dünnfilmtransistors 700 ist in 7 beispielhaft dargestellt. 7 zeigt einen beispielhaften Aufbau eines Bottom-Gate-Dünnfilmtransistors. Bezug nehmend auf 7 bestehen bekannte Dünnfilmtransistoren aus einem Halbleiterdünnfilm 703, die von zwei Metallelektroden (Source 701-1 und Drain 701-2) kontaktiert wird. Eine dritte Elektrode (Gate 704) wird durch einen Isolator 705 vom Halbleiter bzw. dem Halbleiterdünnfilm 703 und/oder den anderen Elektroden (Source- und Drainelektrode 701-1, 701-2) getrennt aufgebracht und dient dazu, den Halbleiter (Halbleiterdünnfilm 703) zwischen der Source- und Drainelektrode 701-1, 701-2 in seiner Leitfähigkeit zu modulieren. Die Herstellung von Dünnfilmtransistoren erfolgt unabhängig vom Substratmaterial bzw. dem Substrat 709. Typischerweise werden Dünnfilmtransistoren auf Isolatormaterialien, wie beispielsweise Glas, Keramik oder Kunststoffsubstraten, hergestellt.
  • Bei der Herstellung von Dünnfilmtransistoren ist es erwünscht, eine Maximierung des steuerbaren Stroms (ID) zwischen Drain und Source durchzuführen. Je höher der Strom in eingeschalteten Zustand ist, desto schneller können Schaltungen betrieben werden, oder desto kleiner können die Bauelemente angefertigt werden, um vergleichbare Stromniveaus zu erreichen. Der Strom ID zwischen Source und Drain eines Dünnfilmtransistors wird unter anderem von den geometrischen Abmessungen, wie beispielsweise Weite W und Länge L des Kanals, bestimmt (siehe 7). Aus den möglichen Betriebszuständen des leitfähigen Transistors (linearer Bereich, Trioden- und Sättigungsbereich) lässt sich die Abhängigkeit des Stroms ID zwischen Drain und Source von der Geometrie, insbesondere die Proportionalität des Stroms ID zum Weiten-zu-Längen-Verhältnis (W/L) des Transistors, herleiten und gemäß der folgenden Gleichung darstellen: ID ~ W / L
  • D. h., umso kleiner die Kanallänge L des Transistors ausgeführt ist, desto größer kann der steuerbare Strom ID zwischen Drain und Source sein.
  • Für den Aufbau von Dünnfilmtransistoren gibt es die in 8a bis 8d beispielhaft dargestellten bekannten Ausführungsmöglichkeiten. In 8a bis 8d sind ein bekannter gestapelter Top-Gate-Dünnfilmtransistor (8a), ein bekannter gestapelter Bottom-Gate-Dünnfilmtransistor (8b), ein bekannter koplanarer Top-Gate-Dünnfilmtransistor (8c) sowie ein bekannter koplanarer Bottom-Gate-Dünnfilmtransistor (8d) gezeigt.
  • Die in 8a bis 8d gezeigten Transistoren bzw. Bauelemente unterscheiden sich einerseits hinsichtlich ihrer Top- oder Bottom-Gate-Architekturen. Die Verwendung von Top- oder Bottom-Gate-Architekturen hat in erster Linie Auswirkungen auf die Ausbildung der Grenzflächen zwischen den jeweils verwendeten Dünnfilmen. Darüber hinaus ist die Unterscheidung zwischen den Bauelementen hinsichtlich ihrer Top- oder Bottom-Gate-Architekturen für die elektrischen Eigenschaften der Bauelemente im Wesentlichen nicht relevant.
  • Andererseits unterscheiden sich die in 8a bis 8d gezeigten Transistoren bzw. Bauelemente hinsichtlich ihrer gestapelten oder koplanaren Architekturen. Im Folgenden wird die Unterscheidung zwischen gestapelter und koplanarer Architektur beschrieben. Bei der gestapelten Architektur (8a, 8b) liegen die Source- und Drain-Kontakte 801-1, 801-2 nicht direkt auf oder unter dem Gateisolator (Isolatorschicht 705), sondern sind durch den Halbleiter bzw. den Halbleiterdünnfilm 703 von diesem getrennt. Wie es in 8a, 8b gezeigt ist, bildet sich ein Stapel aus Source- und Drain-Kontakten 801-1, 801-2 (S/D-Kontakt), Halbleiter 703, Isolator 705 und Gateelektrode 704 aus. Geht man von einer Ausbildung eines Kanals an der Isolator/Halbleiter-Grenzfläche aus, so hat dies zur Folge, dass der Strom vom Source- oder Drain-Kontakt durch den Halbleiter in den Kanal bzw. zurück zum komplementären Kontakt fließen muss. Der im Allgemeinen schlecht leitende Halbleiterdünnfilm bildet hierbei einen unerwünschten Serienwiderstand, der jedoch durch eine großflächige Ausführung des Kontakts sowie die Verwendung eines dünnen Halbleiterdünnfilms minimiert werden kann. Im Gegensatz dazu befinden sich bei der koplanaren Struktur (8c, 8d) die Source- und Drain-Kontakte 802-1, 802-2 direkt auf oder unter dem Isolator 705. D. h., die Source- und Drain-Kontakte 802-1, 802-2 grenzen hierbei an eine dem Halbleiter 703 zugewandte Seite des Isolators 705 bzw. eine gegenüberliegende Isolatorgrenzfläche an. Die Grenzflächen zwischen Source-/Drain-Elektroden und Isolator liegen zudem in einer Ebene mit dem Kanal. Dies bedeutet zwar, dass im Gegensatz zum gestapelten Transistor bzw. bei den gestapelten Kontakten kein Serienwiderstand auftritt. Jedoch ist durch die typischerweise nur sehr geringe Kanaldicke die Kontaktfläche zwischen den Source- und Drainelektroden und dem Kanal so klein, dass die koplanaren Kontakte die elektrischen Eigenschaften des gesamten Bauelements dominieren können. Hierdurch kann sich einerseits ebenfalls ein erhöhter Serienwiderstand ergeben. Andererseits wird im Falle gleichrichtender Kontakte (beispielsweise Schottky Kontakt Elektrode-Kanal) durch die antiserielle Anordnung Kontakt-Kanal-Kontakt in jedem Fall der Kennlinienast mit der geringeren Stromtragfähigkeit (d. h. der Sperrbereich) eines der Kontakte die Kennlinie des Gesamt-Bauelements dominieren.
  • Im Folgenden werden verschiedene bekannte Konzepte zur Definition der Gate-Länge beschrieben. Wie aus 8a bis 8d ersichtlich, liegen bei allen dargestellten Dünnfilmtransistoren die Source- und Drain-Kontakte in einer Ebene. Sie werden entweder durch ganzflächige Abscheidung eines Metallfilms und anschließende Strukturierung (subtraktive Prozessierung) oder durch additiven Auftrag, wie beispielsweise mittels Druckverfahren, definiert. Bei der subtraktiven Prozessierung erfolgt z. B. eine Abscheidung von Photolack, eine Belichtung, eine Entwicklung des Photolacks, ein Ätzen der Metallebene mit dem Photolack als Maske und ein Entfernen des Photolacks.
  • Limitierungen hinsichtlich einer Verringerung der Kanallänge sind vor allem durch das Auflösungsvermögen des Herstellungsverfahrens für die Kontakte gegeben. Welches Verfahren hierbei gewählt wird, ist im Wesentlichen von wirtschaftlichen Gesichtspunkten abhängig. In der Regel steigen mit der Auflösung auch Aufwand und Kosten deutlich an. Wesentliche Techniken für die Belichtung (siehe oben) bei der subtraktiven Strukturierungstechnik sind beispielsweise die Kontakt-/Proximity-Belichtung (Mask Aligner), das Laser-Direktschreiben, die Projektionsbelichtung, das Nanoimprint-Verfahren sowie das Elektronen- oder Ionenstrahl-Direktschreiben. Die Techniken sind weitgehend verfügbar, wie z. B. in der Mikroelektronikfertigung. Jedoch steigen mit dem Auflösungsvermögen die Anforderungen an die Prozessumgebung und die Kosten stark an.
  • Im Falle additiver Strukturierungstechniken, bei denen die Formdefinition durch die strukturierte Deposition erfolgt, sind die wesentlichen Techniken beispielsweise die maskierte Abscheidung mittels Aufdampfverfahren, Kathodenzerstäubung, Aerosol- und Plasmasprühverfahren durch eine Schattenwurfmaske (Stencil Mask), alle Druckverfahren, insbesondere Siebdruck, Tintenstrahldruck, Buchdruck (Flexodruck), Tiefdruck (Gravur, Tampondruck), Offset-Druck und davon abgeleitete Verfahren sowie softlithographische Verfahren (Mikrokontaktdruck, Micro Molding, Soft Imprint).
  • Bekannte Techniken zur Verringerung des Abstands zwischen Source- und Drainkontakt in Dünnfilmtransistoren mit dem Ziel, die Drainströme zu erhöhen, befassen sich im Wesentlichen damit, den erzielbaren Abstand zwischen den Source- und Drainelektroden zu verringern. Dies wurde z. B. realisiert durch Maßnahmen zur Erhöhung der Auflösung der Herstellungsverfahren.
  • Bekannte Maßnahmen zur Erhöhung der Auflösung bei den Herstellungsverfahren werden beispielsweise in Sekitani et al., PNAS, vol. 105, Seiten 4976–4980, 2008 sowie in Ante et al. IEDM 2010, Tech. Dig., S. 516, beschrieben. Ein Nachteil bei den dort beschriebenen Maßnahmen ist, dass der Source/Drain-Abstand endlich bleiben muss, da Source und Drain in einer Ebene liegen. Ferner können sich unter anderem Nachteile des koplanaren Aufbaus (siehe z. B. 2d, 6b in Ante et al.) ergeben.
  • Des Weiteren lassen sich im Falle von Drucktechniken durch die Einführung einer bekannten selbstjustierenden Strukturierung kurze Kanallängen erzielen. In der US 6 808 972 B2 , US 7 244 669 B2 und US 7 482 207 B2 wird beispielsweise eine Vorstrukturierung von Gräben beschrieben. Ein Nachteil bei den dort beschriebenen Techniken ist, dass Source und Drain wiederum in einer Ebene liegen, so dass sich eine endliche Gate-Länge ergibt. Ferner werden in der US 2006/0160277 A1 und US 2007/0018151 A1 solche Techniken beschrieben. Ein Nachteil bei den dort beschriebenen Techniken ist, dass der Source/Drain-Abstand endlich bleiben muss, da Source und Drain in einer Ebene liegen. Für die Strukturierung des hydrophoben/oleophoben Bereichs muss außerdem ein alternatives hochauflösendes Verfahren eingesetzt werden. Darüber hinaus ergeben sich ggf. Nachteile des koplanaren Aufbaus. Ferner wird in der US 7 407 849 B2 solch eine Technik beschrieben. Die dort beschriebene Technik ist dahin gehend nachteilhaft, dass der Source/Drain-Abstand endlich bleiben muss, da Source und Drain wiederum in einer Ebene liegen. Darüber hinaus ergeben sich ggf. Nachteile des koplanaren Aufbaus. Schließlich werden in der US 6 838 361 B2 , US 2008/0042200 A1 und US 2008/0054257 A1 solche Techniken beschrieben. Die dort beschriebenen Techniken haben wiederum den Nachteil, dass der Source/Drain-Abstand endlich bleiben muss, da Source und Drain in einer Ebene liegen. Es ergeben sich ggf. Nachteile des koplanaren Aufbaus.
  • Darüber hinaus wird durch bekannte Techniken für die (”lineare”) vertikale Anordnung des Transistoraufbaus an Stufen oder Kanten die Herstellung von Transistoren mit kurzer Kanallänge ermöglicht. In N. Stutzmann et al., Science Vol. 299, S. 1881, 2003 wird beispielsweise eine solche Technik beschrieben. Ein Nachteil bei der dort beschriebenen Technik ist, dass die Dicke des Halbleiterdünnfilms idealerweise in der Größenordnung der Kanaltiefe sein sollte. Diese lässt sich hier jedoch nicht beliebig dünn ausführen, da die Source- und Drain-Kontakte eine ausreichende Ausdehnung haben müssen. In der Folge lässt der mit der dort beschriebenen Technik hergestellte Aufbau hohe Source/Drain-Leckströme erwarten. Ferner wird in der KR 1020050001936 A (siehe z. B. 4 und 5a–5c) eine solche Technik beschrieben. Die Anordnung des Halbleiterdünnfilmsist jedoch in der KR 1020050001936 A derart, dass im Wesentlichen eine um 90° gedrehte gestapelte Top-Gate-Struktur entsteht. Die dort beschriebene Technik hat somit wiederum den Nachteil, dass die Source/Drain-Kontakte in einer Ebene liegen. Ferner muss aufgrund eines Mindestmaßes für die Ausdehnung der Metallkontakte eine Mindestdicke für den trennenden Isolator gewählt werden (= Gate-Länge). Hierbei ist zu berücksichtigen, dass je dicker der Isolator ist, desto länger ist der Kanal.
  • Ferner wird in der US 2010/0019231 A1 eine bekannte Technik für einen Aufbau beschrieben, der ähnlich bzw. teilweise identisch zu dem in der KR 1020050001936 A gezeigten Aufbau ist. Die Nachteile der dort genannten Technik sind vergleichbar mit den im Vorhergehenden Genannten. Die US 2010/0019231 A1 beschreibt im Absatz [0083] die Strukturierung eines unterliegenden Materials über die (und relativ zur) Metallelektrode (hier jedoch Isolator und nicht alternatives Metall). Ferner wird im Absatz [0075] und anhand 3a und 3c die Vergrößerung der Gate-Weite durch eine serpentinenartige Verschachtelung beschrieben.
  • Ein weiteres bekanntes Konzept basiert auf der Ausführung des Transistors als (”flächiges”) vertikales Bauelement. Solch ein bekanntes Konzept wird beispielsweise in L. Ma, Y. Yang, Appl. Phys. Lett. Vol. 85, No. 21, S. 5084, Nov. 2004 und der US 2009/008634 A1 beschrieben. Bei L. Ma, Y. Yang, Appl. Phys. Lett. Vol. 85, No. 21, S. 5084, Nov. 2004 wird gezielt ein Schottky-Kontakt am Source-Kontakt erzeugt, während der Drain-Kontakt nicht beschrieben wird. Nachteile des dort beschriebenen Konzepts sind, dass ein perforiertes Source mit umständlicher, schwer kontrollierbarer Technik realisiert wird. Ferner überlappen Source und Drain zwangsläufig. Hierbei sind Leckströme aufgrund der starken Überlappung schwer zu kontrollieren. Im Übrigen wird die dort gezeigte Struktur mit aufwendigen Techniken erzeugt.
  • Die US 2009/0008634 A1 greift die Arbeit von L. Ma, Y. Yang, Appl. Phys. Lett. Vol. 85, No. 21, S. 5084, Nov. 2004 auf und realisiert die perforierte Elektrode mit aufwendigen, wie z. B. softlithographischen oder selbstjustierten Verfahren (siehe Abs. [0028]). Das in der US 2009/0008634 A1 beschriebene Konzept hat wiederum die Nachteile, dass es mit umständlichen bzw. aufwendigen Techniken realisiert wird. Source und Drain überlappen zwangsläufig. Außerdem sind Leckströme schwer zu kontrollieren.
  • In der US 2009/0008634 A1 wird beschrieben (siehe Absätze [0046],[0049], [0053] oder [0054]), dass die Source- und Drain-Elektroden in unterschiedlichen Schichten angeordnet sind, wobei entweder Source oder Drain gitterartig perforiert oder streifenartig strukturiert sein müssen. Für die optimale Größe der Öffnungen wird etwa die Dimension der Halbleiterdünnfilmdicke angegeben. Im Absatz [0054] wird die Funktion in Abgrenzung zu Ma et al. beschrieben. Ferner wird im Absatz [0055] die Bauelementefunktion aufgrund des Einsatzes organischer Halbleiter beschrieben. Im Absatz [0056] und anhand 3b und 3c wird die Verwendung der gitterartigen unteren Elektrode bei großen Öffnungen im Elektrodengitter beschrieben und eine Ähnlichkeit zu einem Top-Kontakt Bottom-Gate-TFT (Dünnfilmtransistor) angedeutet. Im Absatz [0093] wird das Bauelement nochmals beschrieben. Absatz [0120] von Isolatorschichten auf den leitfähigen Strukturen im Kanal, wobei sich dies jedoch auf den parallel beschriebenen lateralen Transistor (Kanallängenverkürzung) und nicht auf den vertikalen Transistor bezieht. Der Zweck der Isolatoren ist demzufolge auch nicht die Leckstromunterdrückung. Gemäß der US 2009/0008634 A1 befinden sich Source und Drain in unterschiedlichen Ebenen, wobei sich dies jedoch auf eine regelmäßig (Array) strukturierte Elektrode bezieht. Ferner wird das Einfügen einer zusätzlichen Struktur zwischen Source und Halbleiter beschrieben, wobei jedoch die ganzflächige Elektrode Source darstellt. Dies macht die zusätzliche Schicht, zumindest im Fall eines Isolators/Dielektrikums entbehrlich, wobei zudem die Funktion der zusätzlichen Schicht nur vage umschrieben ist (Optimierung der Injektion).
  • In Chong, E.; et al.: Design of Noncoplanar Diagonal Elektrode Structure for Oxide Thin-Film Transistor; IEEE Electron Device Letters, Vol. 32, No. 1, 2011, 39, wird beschrieben, dass die Top-Source, nicht-koplanare, diagonale Elektrode-(TS-NDE)Struktur hergestellt und mit der Oxid-Kanalschicht simuliert wurde. Die Struktur weist erhöhte Stabilität und niedrigen ”Subthreshold-Swing” mit höherer Beweglichkeit als solche von Bottom-Source-Elektrodenstruktur-Dünnfilmtransistoren (TFTs) auf. Es wird insbesondere beschrieben, dass in dem höchst stabilen TS-NDE die Stromdichte in hohem Maße durch die Mitte des aktiven Kanalbereichs von der Top-Source-Elektrode zu der Bottom-Drain-Elektrode in der Dünnfilmschicht aufgrund des „On-Current”-Zustands gebildet wurde. Mit anderen Worten, der TS-NDE TFT wird weniger durch „Back-Interface”-Interferenzen beeinflusst, die die Hauptstörungsfaktoren in Oxid-TFTs aufgrund des unterschiedlichen Strompfads sind.
  • Die KR 10 1040137 B1 beschreibt eine Gate-Isolatorschicht, die auf einer Gate-Elektrode angeordnet ist. Eine Source-Elektrode, eine Kanalschicht und eine Drain-Elektrode sind auf der Gate-Isolatorschicht angeordnet. Die Source-Elektrode und die Drain-Elektrode sind asymmetrisch um die Kanalschicht herum gebildet. Die Kanalschicht umfasst eine erste Oberfläche und eine zweite Oberfläche. Die Source-Elektrode und die Drain-Elektrode kontaktieren beide Enden der Kanalschicht.
  • Die DE 11 2006 002 392 T5 beschreibt ein Polymer, umfassend eine Einheit, umfassend einen Fluor-Cyclopentan-Ring kondensiert mit einem aromatischen Ring, und einen organischen Dünnfilm und ein organisches Dünnfilmelement, die es beide umfassen.
  • Aus der US 2005/0 208 695 A1 ist ein Transistor bekannt, bei dem eine erste Elektrode auf einer ersten Seite eines Halbleiters angeordnet ist und eine zweite Elektrode auf einer zweiten Seite des Halbleiters angeordnet ist. Über ein Dielektrikum liegt eine Gate-Elektrode einer Seite des Halbleiters gegenüber.
  • Ein generelles Problem der im Vorhergehenden beschriebenen bekannten Konzepte ist somit, dass bei den bekannten lateralen Bauelementen die Kanallänge typischerweise durch das Auflösungsvermögen begrenzt ist und eine Optimierung des steuerbaren Stroms bzw. die Verbesserung der elektrischen Eigenschaften schwierig ist. Ferner treten bei den bekannten vertikalen Bauelementen typischerweise Leckströme im ausgeschalteten Zustand auf (Leckstrompfade), die die Funktion der Bauelemente beeinträchtigen können. Die bekannten vertikalen Bauelemente sind außerdem durch eine aufwendige Prozessführung bzw. komplizierte Herstellungsverfahren gekennzeichnet oder weisen Einschränkungen hinsichtlich der Funktionalität (z. B. Serienwiderstand bei ultradünner Source- oder Drain-Elektrode) auf.
  • Die Aufgabe der vorliegenden Erfindung besteht daher darin, einen Dünnfilmtransistor zu schaffen, der eine Reduzierung der Kanallänge ermöglicht und gleichzeitig durch verbesserte elektrische Eigenschaften ausgezeichnet ist.
  • Diese Aufgabe wird durch einen Dünnfilmtransistor nach Anspruch 1 gelöst.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Dünnfilmtransistor mit einer ersten Elektrode, einer zweiten Elektrode, einer Steuerelektrode, einer Isolatorschicht und einem Halbleiterdünnfilm, die auf einem Substrat gebildet sind. Die Steuerelektrode grenzt an einer Seite an die Isolatorschicht an, und der Halbleiterdünnfilm grenzt an einer gegenüberliegenden Seite an die Isolatorschicht an. Die erste und die zweite Elektrode grenzen an den Halbleiterdünnfilm an. Durch Variation des Potenzials an der Steuerelektrode ist ein Kanal in dem Halbleiterdünnfilm ausbildbar bzw. ansteuerbar, durch den ein elektrischer Widerstand zwischen der ersten und zweiten Elektrode kontrolliert bzw. reduziert werden kann. Hierbei ist ein an den Halbleiterdünnfilm angrenzender Abschnitt der ersten Elektrode auf einer dem Substrat zugewandten Seite des Halbleiterdünnfilms angeordnet und ein an den Halbleiterdünnfilm angrenzender Abschnitt der zweiten Elektrode ist auf einer von dem Substrat abgewandten Seite des Halbleiterdünnfilms angeordnet. Ferner ist eine Dicke von zumindest einer der ersten Elektrode und der zweiten Elektrode größer als die Hälfte der Dicke des Halbleiterdünnfilms. Zwischen der ersten oder zweiten Elektrode und dem Halbleiterdünnfilm ist ein Isolator angeordnet, um einen Leckstrom zwischen der ersten und der zweiten Elektrode zu verhindern oder zu reduzieren.
  • Der Kerngedanke der vorliegenden Erfindung ist, dass die oben genannte Reduzierung der Kanallänge bei gleichzeitig verbesserten elektrischen Eigenschaften des Dünnfilmtransistors erreicht werden kann, wenn ein an den Halbleiterdünnfilm angrenzender Abschnitt der ersten Elektrode auf einer dem Substrat zugewandten Seite des Halbleiterdünnfilms angeordnet ist und ein an den Halbleiterdünnfilm angrenzender Abschnitt der zweiten Elektrode auf einer von dem Substrat abgewandten Seite des Halbleiterdünnfilms angeordnet ist, wobei eine Dicke von zumindest einer der ersten Elektrode und der zweiten Elektrode größer als die Hälfte der Dicke des Halbleiterdünnfilms ist. Dadurch kann die Kanallänge unter die von den bekannten Techniken vorgegebene Auflösungsgrenze verringert werden und der steuerbare Strom optimiert bzw. besser eingestellt werden. Somit kann einerseits die Reduzierung der Kanallänge erreicht werden, und andererseits kann gleichzeitig eine Optimierung des steuerbaren Stroms bzw. die Verbesserung der elektrischen Eigenschaften des Dünnfilmtransistors erreicht werden. Hierbei kann von einer speziellen Anordnung von Abschnitten der ersten und der zweiten Elektrode auf einer dem Substrat zugewandten bzw. abgewandten Seite des Halbleiterdünnfilms Gebrauch gemacht und ein geeignetes Verhältnis zwischen der Dicke der ersten und zweiten Elektrode und der Dicke des Halbleiterdünnfilms verwendet werden.
  • Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Figuren, in denen gleiche oder gleichwirkende Elemente mit gleichen Bezugszeichen bezeichnet sind, näher erläutert. Es zeigen:
  • 1a, b Seitenansichten von Dünnfilmtransistoren gemäß Vergleichsbeispielen;
  • 2a, b Seitenansichten von Dünnfilmtransistoren gemäß weiteren Vergleichsbeispielen;
  • 3a–c Seitenansichten von Dünnfilmtransistoren gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung;
  • 4a, b Seitenansichten von Dünnfilmtransistoren gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung;
  • 5a, b Draufsichten von Elektroden von Dünnfilmtransistoren gemäß Ausführungsbeispielen der vorliegenden Erfindung;
  • 6a eine Seitenansicht eines Ausführungsbeispiels eines mittels Druck- und Sprühverfahren hergestellten Dünnfilmtransistors;
  • 6b eine Draufsicht des Ausführungsbeispiels des Dünnfilmtransistors gemäß 6a;
  • 7 eine perspektivische Ansicht eines bekannten Bottom-Gate-Dünnfilmtransistors gemäß dem Stand der Technik; und
  • 8a–d Seitenansichten von bekannten gestapelten und koplanaren Dünnfilmtransistoren gemäß dem Stand der Technik.
  • Bevor im Folgenden die vorliegende Erfindung anhand der Figuren näher erläutert wird, wird darauf hingewiesen, dass in den nachfolgend dargestellten Ausführungsbeispielen gleiche Elemente oder funktionell gleiche Elemente in den Figuren mit den gleichen Bezugszeichen versehen sind. Eine Beschreibung von Elementen mit gleichen Bezugszeichen ist daher gegenseitig austauschbar und/oder in den verschiedenen Ausführungsbeispielen aufeinander anwendbar.
  • 1a zeigt eine Seitenansicht eines Dünnfilmtransistors 100 gemäß einem Vergleichsbeispiel. In 1a ist ein Bottom-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten Source- und Drain-Elektroden gezeigt. Wie in 1a gezeigt, weist der Dünnfilmtransistor 100 (Bottom-Gate-Dünnfilmtransistor) eine erste Elektrode 101-1, eine zweite Elektrode 101-2, eine Steuerelektrode 104, eine Isolatorschicht 105 und einen Halbleiterdünnfilm 103 (wie beispielsweise eine Halbleiterdünnfilmschicht) auf. Die erste Elektrode und die zweite Elektrode 101-1, 101-2, die Steuerelektrode 104, die Isolatorschicht 105 und der Halbleiterdünnfilm 103 sind auf einem Substrat 109 gebildet. Die Steuerelektrode 104 grenzt an einer Seite 112 an die Isolatorschicht 105 an. Der Halbleiterdünnfilm 103 grenzt an einer gegenüberliegenden Seite 114 an die Isolatorschicht 105 an. Die erste und die zweite Elektrode 101-1, 101-2 grenzen an den Halbleiterdünnfilm 103 an. Der Dünnfilmtransistor 100 ist so ausgelegt, dass durch Variation der Steuerspannung an der Steuerelektrode 104 ein Kanal in dem Halbleiterdünnfilm 103 ausbildbar bzw. ansteuerbar und wieder entfernbar ist, durch den ein elektrischer Widerstand zwischen der ersten und zweiten Elektrode 101-1, 101-2 kontrolliert bzw. reduziert wird. Der Kanal stellt einen relativ dünnen Bereich in dem Halbleiterdünnfilm dar, der im Wesentlichen zumindest teilweise entlang der Isolator/Halbleiter-Grenzfläche 114 ausbildbar ist. Hierbei liegt in dem Kanal bzw. dem Kanalbereich typischerweise eine sehr hohe Ladungsträgerdichte vor. Ferner ist der Kanal insbesondere in dem Bereich ausbildbar, der von der Steuerelektrode bzw. der Gate-Elektrode angesteuert werden kann. Der in 1a gezeigte Dünnfilmtransistor 100 weist somit eine Bottom-Gate-Transistorstruktur auf.
  • Bei dem Vergleichsbeispiel gemäß 1a ist ein an den Halbleiterdünnfilm 103 angrenzender Abschnitt 111-1 der ersten Elektrode 101-1 auf einer dem Substrat 109 zugewandten Seite 116 des Halbleiterdünnfilms 103 angeordnet, während ein an den Halbleiterdünnfilm 103 angrenzender Abschnitt 111-2 der zweiten Elektrode 101-2 auf einer von dem Substrat 109 abgewandten Seite 118 des Halbleiterdünnfilms 103 angeordnet ist. Durch die spezielle Anordnung der Abschnitte 111-1, 111-2 der ersten und zweiten Elektrode 101-1, 101-2 auf einer dem Substrat 109 zugewandten bzw. abgewandten Seite 116, 118 des Halbleiterdünnfilms 103 kann im Wesentlichen eine wechselseitig koplanar/gestapelt angebrachte Source- und Drain-Elektroden-Konfiguration realisiert werden. Beispielsweise kann hierbei die erste Elektrode 101-1 eine Source-Elektrode und die zweite Elektrode 101-2 eine Drain-Elektrode sein, oder die zweite Elektrode 101-2 kann eine Source-Elektrode und die erste Elektrode 101-1 eine Drain-Elektrode sein. Zwischen den Source- und Drain-Elektroden 101-1, 101-2 kann sich durch Anlegen der Steuerspannung an die Steuerelektrode 104 bzw. eine Variation des Potentials der Steuerelektrode 104 der Kanal in dem Halbleiterdünnfilm 103 zumindest teilweise an der Isolator/Halbleiter-Grenzfläche 114 (zwischen der Isolatorschicht 105 und dem Halbleiterdünnfilm 103) ausbilden. Hierbei ist der Kanal nicht nur ausbildbar, sondern kann auch wieder entfernt werden. Dadurch, dass sich der Kanal mit der sehr hohen Ladungsträgerdichte in dem Halbleiterdünnfilm 103 ausbilden kann, kann der elektrische Widerstand zwischen der Source- und Drain-Elektrode reduziert werden. Auf diese Weise kann der Dünnfilmtransistor gesteuert bzw. eingestellt werden.
  • Bei dem in 1a gezeigten Dünnfilmtransistor 100 ist die Dicke D der ersten Elektrode 101-1 und der zweiten Elektrode 101-2 größer als die Hälfte der Dicke S des Halbleiterdünnfilms 103. Durch das Bereitstellen eines geeigneten Verhältnisses D/S zwischen der Dicke D der ersten Elektrode und der zweiten Elektrode 101-1, 101-2 und der Dicke S des Halbleiterdünnfilms 103 kann ein von der ersten und der zweiten Elektrode 101-1, 101-2 gelieferter Strom ohne signifikante ohmsche Verluste zu den Bauelementebereichen transportiert werden, an denen die Ladungsträgerinjektion in bzw. Extraktion aus dem Kanal stattfindet.
  • Bei dem in 1a gezeigten Vergleichsbbeispiel ist ferner die Steuerelektrode 104 bzw. Gate-Elektrode als untere Elektrode (Bottom-Gate-Elektrode) ausgelegt. Wie in 1a gezeigt, ist die Steuerelektrode 104 auf dem Substrat 109 angeordnet. Ferner sind die Isolatorschicht 105 und der Halbleiterdünnfilm 103 auf der Steuerelektrode 104 angeordnet. Die erste und die zweite Elektrode 101-1, 101-2 sind derart angeordnet, dass Abschnitte derselben von den Seiten 116, 118 an den Halbleiterdünnfilm 103 angrenzen.
  • Bei Beispielen grenzt die Steuerelektrode 104 an einer weiteren Seite an eine Oberfläche des Substrats 109 an.
  • Bezug nehmend auf 1a ist bei Vergleichsbeispielen die erste Elektrode 101-1 durch die Isolatorschicht 105 und nicht den Halbleiterdünnfilm 103 von der Steuerelektrode 104 separiert. Diese Anordnung der ersten Elektrode 101-1 entspricht im Wesentlichen einer koplanar angebrachten Elektrode des Dünnfilmtransistors 100. Ferner ist bei Vergleichsbeispielen die zweite Elektrode 101-2 durch die Isolatorschicht 105 und den Halbleiterdünnfilm 103 von der Steuerelektrode 104 separiert. Diese Anordnung der zweiten Elektrode 101-2 entspricht im Wesentlichen einer gestapelt angebrachten Elektrode des Dünnfilmtransistors 100.
  • Bei dem in 1a gezeigten Dünnfilmtransistor 100 ist die erste Elektrode 101-1 als koplanare Elektrode ausgelegt, während die zweite Elektrode 101-2 als gestapelte Elektrode ausgelegt ist. Hierbei kann die gestapelte Elektrode ausgelegt sein, um eine im Wesentlichen flächige Injektion für den Kanal bereitzustellen, während die koplanare Elektrode ausgelegt sein kann, um eine im Wesentlichen punkt- bzw. linienförmige Injektion für den Kanal bereitzustellen. Für die Optimierung der Injektionsmechanismen kommen unter anderen die Auswahl geeigneter Materialkombinationen, die Optimierung der Grenzflächeneigenschaften sowie die Optimierung der Flächen und Umfangsgeometrien in Frage.
  • Im Übrigen ist anzumerken, dass auf den eigentlichen Transport in den Kanal bzw. aus dem Kanal (bzw. die Injektion/Extraktion) im Wesentlichen nur die Fläche der gestapelten Elektrode bzw. die eindimensionale (1D-)Kontaktlinie zwischen Kanal und koplanarer Elektrode einen Einfluss haben. Beide sind nicht von der Dicke abhängig. Hierbei ist noch anzumerken, dass zwar die Fläche des gestapelten Kontakts nicht von der Halbleiterdicke abhängig ist, wohl aber der Serienwiderstand (= Fläche·spezifischer Widerstand·Dicke).
  • 1b zeigt eine Seitenansicht eines Dünnfilmtransistors 100 gemäß einem weiteren Vergleichsbeispiel der vorliegenden Erfindung. In 1b ist ein Top-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten Source- und Drain-Elektroden gezeigt. Der in 1b gezeigte Dünnfilmtransistor 100 mit der ersten Elektrode 101-1, der zweiten Elektrode 101-2, der Steuerelektrode 104, der Isolatorschicht 105 und der Halbleiterschicht 103 entspricht im Wesentlichen dem Dünnfilmtransistor von 1a. Allerdings ist bei dem in 1b gezeigten Vergleichsbeispiel des Dünnfilmtransistors die Steuerelektrode 104 als obere Elektrode (Top-Gate-Elektrode) ausgelegt. Wie in 1b gezeigt, sind der Halbleiterdünnfilm 103 und die Isolatorschicht 105 auf dem Substrat 109 angeordnet. Ferner ist die Steuerelektrode 104 auf der Isolatorschicht 105 angeordnet und durch die Isolatorschicht 105 und den Halbleiterdünnfilm 103 von dem Substrat 109 separiert. Bei dem Vergleichsbeispiel gemäß 1b sind die erste und die zweite Elektrode 101-1, 101-2 ähnlich wie bei dem in 1a gezeigten Vergleichsbeispiel derart angeordnet, dass ein an den Halbleiterdünnfilm 103 angrenzender Abschnitt 111-1 der ersten Elektrode 101-1 an eine dem Substrat 109 zugewandte Seite 116 des Halbleiterdünnfilms 103 angrenzt, während ein an den Halbleiterdünnfilm 103 angrenzender Abschnitt 111-2 der zweiten Elektrode 101-2 an eine von dem Substrat 109 abgewandte Seite 118 des Halbleiterdünnfilms 103 angrenzt. Durch die in 1b gezeigte Anordnung der ersten und zweiten Elektrode 101-1, 101-2, der Steuerelektrode 104, der Isolatorschicht 105 und des Halbleiterdünnfilms 103 kann somit eine Top-Gate-Transistorstruktur realisiert werden.
  • Bei Beispielen grenzt der Halbleiterdünnfilm 103 an einer Seite an eine Oberfläche des Substrats 109 an.
  • Bei dem Vergleichsbeispiel gemäß 1b ist die erste Elektrode 101-1 als gestapelt angebrachte Elektrode ausgelegt, während die zweite Elektrode 101-2 als koplanar angebrachte Elektrode ausgelegt ist. Durch Anlegen einer Steuerspannung an die Steuerelektrode 104 (Top-Gate-Elektrode) kann sich wiederum ein Kanal in dem Halbleiterdünnfilm 103 an der Grenzfläche 114 zum Isolator 105 ausbilden. Somit kann ein elektrischer Widerstand zwischen der ersten und zweiten Elektrode 101-1, 101-2 (Source- und Drain-Elektroden) reduziert werden. Bezug nehmend auf 1a und 1b wird somit eine Bottom-Gate-Dünnfilmtransistor-Struktur (1a) und eine Top-Gate-Dünnfilmtransistor-Struktur (1b) mit jeweils einer koplanar angebrachten Elektrode (koplanarer Drain- oder Source-Kontakt) und einer gestapelt angebrachten Elektrode (gestapelter Source- oder Drain-Kontakt) ermöglicht. Hierbei sind in 1a und 1b jeweils das Substrat 109, der gestapelte Source- oder Drain-Kontakt 101-1, 101-2, der korrespondierende koplanare Drain- oder Source-Kontakt 101-2, 101-1, der Halbleiterdünnfilm bzw. die Halbleiterschicht 103, die Steuerelektrode 104 (Gate-Elektrode) und die Isolatorschicht 105 (Gate-Isolator) gezeigt.
  • Bei Vergleichsbeispielen gemäß 1a und 1b ist der Dünnfilmtransistor so ausgelegt, dass sich die erste und zweite Elektrode 101-1, 101-2 in Draufsicht auf das Substrat 109 nicht überlappen.
  • 2a und 2b zeigen Seitenansichten von Dünnfilmtransistoren 200-1, 200-2 gemäß weiteren Vergleichsbbeispielen. Hierbei entspricht der in 2a gezeigte Dünnfilmtransistor 200-1 im Wesentlichen dem in 1a gezeigten Dünnfilmtransistor 100, während der in 2b gezeigte Dünnfilmtransistor 200-2 im Wesentlichen dem in 1b gezeigten Dünnfilmtransistor 100 entspricht. Die in 2a und 2b gezeigten Dünnfilmtransistoren 200-1, 200-2 weisen jeweils eine erste Elektrode 201-1, eine zweite Elektrode 201-2, eine Steuerelektrode 204, eine Isolatorschicht 205 und einen Halbleiterdünnfilm 203 auf, die im Wesentlichen der ersten Elektrode 101-1, der zweiten Elektrode 101-2, der Steuerelektrode 104, der Isolatorschicht 105 und dem Halbleiterdünnfilm 103 der in 1a und 1b gezeigten Dünnfilmtransistoren 100 entsprechen. Wie es in 2a und 2b dargestellt ist, sind die Elemente 201-1, 201-2, 204, 205 und 203 der Dünnfilmtransistoren 200-1, 200-2 auf dem Substrat 109 gebildet.
  • Allerdings sind die in 2a und 2b gezeigten Dünnfilmtransistoren 200-1, 200-2 im Gegensatz zu den in 1a und 1b gezeigten Dünnfilmtransistoren 100 derart ausgelegt, dass die erste und zweite Elektrode 201-1, 201-2 in Draufsicht auf das Substrat 109 in einem Überlappungsbereich 211 überlappen.
  • In 2a ist ein Bottom-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden gezeigt. Hierbei ist die Steuerelektrode 204 bzw. Gate-Elektrode als untere Elektrode (Bottom-Gate-Elektrode) ausgelegt. Wie in 2a gezeigt, ist die Steuerelektrode 204 auf dem Substrat 109 angeordnet. Ferner sind die Isolatorschicht 205 und der Halbleiterdünnfilm 203 auf der Steuerelektrode 204 angeordnet. Die erste und die zweite Elektrode 201-1, 201-2 sind derart angeordnet, dass ein an den Halbleiterdünnfilm 203 angrenzender Abschnitt der ersten Elektrode 201-1 an die dem Substrat 109 zugewandte Seite 116 des Halbleiterdünnfilms 203 angrenzt und ein an den Halbleiterdünnfilm 203 angrenzender Abschnitt der zweiten Elektrode 201-2 an die von dem Substrat 109 abgewandte Seite 118 des Halbleiterdünnfilms 203 angrenzt. Somit ist bei dem in 2a gezeigten Dünnfilmtransistor 200-1 die erste Elektrode 201-1 (Source- oder Drain-Elektrode) als koplanare Elektrode bzw. koplanarer Kontakt ausgelegt, während die zweite Elektrode 201-2 (Source- oder Drain-Elektrode) als gestapelte Elektrode bzw. gestapelter Kontakt ausgelegt ist. Der in 2a gezeigte Dünnfilmtransistor 200-1 kann so ausgelegt sein, dass in dem Überlappungsbereich 211 der ersten und zweiten Elektrode 201-1, 201-2 (Source- und Drain-Elektroden) die erste Elektrode 201-1 (koplanare Elektrode) an die dem Substrat 109 zugewandte Seite 116 des Halbleiterdünnfilms 203 angrenzt und die zweite Elektrode 201-2 (gestapelte Elektrode) an die von dem Substrat 109 abgewandte Seite 118 des Halbleiterdünnfilms 203 angrenzt.
  • Bei dem in 2a gezeigten Vergleichsbeispiel ist die erste Elektrode 201-1 durch die Isolatorschicht 205 und nicht den Halbleiterdünnfilm 203 von der Steuerelektrode 204 separiert. Ferner ist die zweite Elektrode 201-2 durch die Isolatorschicht 205 und den Halbleiterdünnfilm 203 von der Steuerelektrode 204 separiert.
  • In 2b ist ein Top-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden gezeigt. Bei dem in 2b gezeigten Vergleichsbeispiel ist die Steuerelektrode 204 bzw. Gate-Elektrode als obere Elektrode (Top-Gate-Elektrode) ausgelegt. Wie in 2b gezeigt, sind der Halbleiterdünnfilm 203 und die Isolatorschicht 205 auf dem Substrat 109 angeordnet. Ferner ist die Steuerelektrode 204 auf der Isolatorschicht 205 angeordnet und durch die Isolatorschicht 205 und den Halbleiterdünnfilm 203 von dem Substrat 109 separiert. Bei dem Vergleichsbeispiel gemäß 2b sind die erste und die zweite Elektrode 201-1, 201-2 ähnlich wie bei dem in 2a gezeigten Vergleichsbeispiel derart angeordnet, dass ein an den Halbleiterdünnfilm 203 angrenzender Abschnitt der ersten Elektrode 201-1 an eine dem Substrat 109 zugewandte Seite 116 des Halbleiterdünnfilms 203 angrenzt, während ein an den Halbleiterdünnfilm 203 angrenzender Abschnitt der zweiten Elektrode 201-2 an die von dem Substrat 109 abgewandte Seite 118 des Halbleiterdünnfilms 203 angrenzt. Bei dem in 2b gezeigten Dünnfilmtransistor 200-2 ist die erste Elektrode 201-1 als gestapelte Elektrode bzw. gestapelter Kontakt ausgelegt, während die zweite Elektrode 201-2 als koplanare Elektrode bzw. koplanarer Kontakt ausgelegt ist.
  • Bei Vergleichsbeispielen gemäß 2a und 2b kann somit eine Überlappung der Source- und Drain-Elektroden in Draufsicht auf das Substrat in einem Überlappungsbereich erhalten werden. Hierbei sind in 2a und 2b jeweils das Substrat 109, der gestapelte Source- oder Drain-Kontakt 201-1, 201-2, der korrespondierende koplanare Drain- oder Source-Kontakt 201-2, 201-1, der Halbleiter bzw. der Halbleiterdünnfilm 203, die Steuerelektrode 204 (Gate-Elektrode) und die Isolatorschicht 205 (Gate-Isolator) gezeigt. Durch das Überlappen der ersten und zweiten Elektrode 201-1, 201-2 in dem Überlappungsbereich 211 kann die Länge des Kanals (Kanallänge), der sich durch Anlegen einer Steuerspannung an die Steuerelektrode 204 in dem Halbleiterdünnfilm 203 zumindest teilweise an der Grenzfläche 114 zum Isolator 205 ausbilden kann, gegenüber der in dem Halbleiterdünnfilm 103 von den Dünnfilmtransistoren 100 gemäß 1a und 1b gelieferten Kanallänge verringert werden. Dadurch, dass die Kanallänge reduziert werden kann, kann wiederum der steuerbare Strom (Drain-Strom), der zwischen der ersten und zweiten Elektrode bzw. den Source- und Drain-Elektroden fließen kann, vergrößert und somit optimiert werden. Mit den in 2a und 2b gezeigten Transistorstrukturen kann somit eine Maximierung bzw. die Optimierung des steuerbaren Stroms zwischen Drain und Source erreicht werden.
  • 3a–3c zeigen Seitenansichten von Dünnfilmtransistoren 300 gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung. Die in 3a–3c gezeigten Dünnfilmtransistoren 300 entsprechen im Wesentlichen dem in 2a gezeigten Dünnfilmtransistor 200-1 (Bottom-Gate-Dünnfilmtransistor). Die Dünnfilmtransistoren 300 von 3a–3c umfassen eine erste Elektrode 301-1, eine zweite Elektrode 301-2, eine Steuerelektrode 304, eine Isolatorschicht 305 und einen Halbleiterdünnfilm 303, die auf dem Substrat 109 gebildet sind. Hierbei entsprechen die Elemente 301-1, 301-2, 304, 305 und 303 der Dünnfilmtransistoren 300 von 3a–3c im Wesentlichen den Elementen 201-1, 201-2, 204, 205 und 203 des Dünnfilmtransistors 200-1 von 2a. Wie es in 3a–3c dargestellt ist, überlappen sich die erste und zweite Elektrode 301-1, 301-2 in Draufsicht auf das Substrat 109 ähnlich wie bei dem in 2a gezeigten Vergleichsbeispiel in dem Überlappungsbereich 211.
  • Bei Ausführungsbeispielen gemäß 3a–3c ist in dem Überlappungsbereich 211 ein Isolator 310, 320 bzw. 330 zwischen der ersten oder zweiten Elektrode 301-1, 301-2 und dem Halbleiterdünnfilm 303 angeordnet.
  • 3a zeigt eine Seitenansicht eines Dünnfilmtransistors 300 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In 3a ist ein Bottom-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden und einer zusätzlichen Isolatorschicht bzw. einem zusätzlichen Isolator zur Unterdrückung eines Source/Drain-Leckstroms gezeigt. Bei dem in 3a gezeigten Ausführungsbeispiel grenzt die zweite Elektrode 301-2 (gestapelte Elektrode) in dem Überlappungsbereich 211 nicht direkt an die von dem Substrat 109 abgewandte Seite des Halbleiterdünnfilms 303 an. Wie es in 3a dargestellt ist, kann vielmehr zwischen dem Halbleiterdünnfilm 303 und der zweiten Elektrode 301-2 im Überlappungsbereich 211 ein Isolator 310 (zusätzliche Isolatorschicht) angeordnet sein. Aufgrund der Überlappung der ersten und der zweiten Elektrode 301-1, 301-2 im Überlappungsbereich 211 kann die Länge eines sich in dem Halbleiterdünnfilm 303 zumindest teilweise an der Grenzfläche 114 zum Isolator 305 des Dünnfilmtransistors 200-1 von 2a ausbildenden Kanals deutlich verkürzt werden. Ferner kann durch die Anordnung des Isolators 310 bzw. der zusätzlichen Isolatorschicht zwischen dem Halbleiterdünnfilm 303 und der zweiten Elektrode 301-2 ein möglicherweise auftretender Leckstrom (Source/Drain-Leckstrom) zwischen der ersten und der zweiten Elektrode 301-1, 301-2 im Überlappungsbereich 211 vermieden oder zumindest verringert werden. Somit ist der Dünnfilmtransistor 300 von 3a im Wesentlichen durch eine reduzierte Kanallänge ausgezeichnet und weist gleichzeitig verbesserte elektrische Eigenschaften auf.
  • 3b zeigt eine Seitenansicht eines Dünnfilmtransistors 300 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In 3b ist ein Bottom-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden und einer zusätzlichen Isolatorschicht bzw. einem zusätzlichen Isolator zur Unterdrückung eines Source/Drain-Leckstroms gezeigt, wobei der zusätzliche Isolator den koplanaren Kontakt weitgehend umgreift. Bei dem in 3b gezeigten Ausführungsbeispiel grenzt die erste Elektrode 301-1 (koplanare Elektrode) in dem Überlappungsbereich 211 nicht direkt an die dem Substrat 109 zugewandte Seite des Halbleiterdünnfilms 303 an. Wie es in 3b dargestellt ist, kann vielmehr zwischen dem Halbleiterdünnfilm 303 und der ersten Elektrode 301-1 im Überlappungsbereich 211 ein Isolator 320 (zusätzliche Isolatorschicht) angeordnet sein. Durch die Überlappung der ersten Elektrode und der zweiten Elektrode 301-1, 301-2 kann die Länge eines sich in dem Halbleiterdünnfilm 303 zumindest teilweise an der Grenzfläche 114 zum Isolator 305 des Dünnfilmtransistors 300 von 3b ausbildenden Kanals deutlich verkürzt werden. Ferner kann durch die Anordnung des Isolators 320 bzw. der zusätzlichen Isolatorschicht zwischen dem Halbleiterdünnfilm 303 und der ersten Elektrode 301-1 ein möglicherweise auftretender Leckstrom (Source/Drain-Leckstrom) zwischen der ersten und der zweiten Elektrode 301-1, 301-2 im Überlappungsbereich 211 vermieden oder zumindest verringert werden.
  • Bei weiteren Ausführungsbeispielen kann Bezug nehmend auf 3b die erste Elektrode 301-1 (koplanare Elektrode) durch einen Isolatorabschnitt 322, der seitlich neben der ersten Elektrode 301-1 angeordnet ist und sich nicht bis auf die Isolatorschicht 305 erstreckt, von dem Halbleiterdünnfilm 303 separiert sein. Durch die Anordnung des Isolatorabschnitts 322 seitlich neben der ersten Elektrode 301-1 kann die erste Elektrode 301-1 entlang ihres Umfangs fast vollständig von der zweiten Elektrode 301-2 abgeschirmt werden, so dass auch eventuell auftretende im Wesentlichen seitliche Leckströme besser unterdrückt werden können. Dadurch, dass sich der Isolatorabschnitt 322 bei dem Dünnfilmtransistor 300 von 3b nicht bis auf die Isolatorschicht 305 erstreckt, kann es ermöglicht werden, dass der Halbleiterdünnfilm 303 über einen Abschnitt 315 der ersten Elektrode 301-1 noch zuverlässig kontaktiert werden kann. Somit kann ein Strom, der von der ersten Elektrode 301-1 geliefert wird, in einen Bereich des Kanals, der sich in dem Halbleiterdünnfilm 303 im Wesentlichen entlang der Isolator/Halbleiter-Grenzfläche ausbilden kann, injiziert werden. Die erste Elektrode 301-1 kann somit fast vollständig gegenüber der zweiten Elektrode 301-2 abgeschirmt werden und dennoch einen ausreichenden Strom für die Injektion in den Kanal bereitstellen. Somit ist der Dünnfilmtransistor 300 von 3b im Wesentlichen durch eine reduzierte Kanallänge ausgezeichnet und weist gleichzeitig verbesserte elektrische Eigenschaften auf.
  • 3c zeigt eine Seitenansicht eines Dünnfilmtransistors 300 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In 3c ist ein Bottom-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden und einer zusätzlichen Isolatorschicht zur Unterdrückung eines Source/Drain-Leckstroms gezeigt. Bei dem in 3c gezeigten Ausführungsbeispiel grenzt die erste Elektrode 301-1 (koplanare Elektrode) in dem Überlappungsbereich 211 nicht direkt an die von dem Substrat 109 zugewandte Seite des Halbleiterdünnfilms 303 an. Wie es in 3c dargestellt ist, kann vielmehr zwischen dem Halbleiterdünnfilm 303 und der ersten Elektrode 301-1 im Überlappungsbereich 211 ein Isolator 330 (zusätzliche Isolatorschicht) angeordnet sein. Durch die Überlappung der ersten und der zweiten Elektrode 301-1, 301-2 kann die Länge eines sich in dem Halbleiterdünnfilm 303 zumindest teilweise an der Grenzfläche 114 zum Isolator 305 des Dünnfilmtransistors 300 von 3c ausbildenden Kanals deutlich verkürzt werden. Ferner kann durch die Anordnung des Isolators 330 bzw. der zusätzlichen Isolatorschicht zwischen dem Halbleiterdünnfilm 303 und der ersten Elektrode 301-1 ein möglicherweise auftretender Leckstrom (Source/Drain-Leckstrom) zwischen der ersten und zweiten Elektrode 301-1, 301-2 im Überlappungsbereich 211 vermieden oder zumindest verringert werden. Hierbei wird die erste Elektrode 301-1 effektiv von der zweiten Elektrode 301-2 abgeschirmt, so dass ein im Wesentlichen vertikaler Leckstrom weitgehend unterdrückt werden kann. Somit ist der Dünnfilmtransistor 300 von 3c im Wesentlichen durch eine reduzierte Kanallänge ausgezeichnet und weist gleichzeitig verbesserte elektrische Eigenschaften auf.
  • 4a, 4b zeigen Seitenansichten von Dünnfilmtransistoren 400 gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung. In 4a ist ein Top-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden und einer zusätzlichen Isolationsstruktur für eine weitgehende Isolation der koplanaren Elektrode vom Halbleiter bzw. dem Halbleiterdünnfilm zur Unterdrückung eines Source/Drain-Leckstroms gezeigt. Die in 4a und 4b gezeigten Dünnfilmtransistoren 400 entsprechen im Wesentlichen dem in 2b gezeigten Dünnfilmtransistor 200-2 (Top-Gate-Dünnfilmtransistor). Die Dünnfilmtransistoren 400 von 4a und 4b umfassen eine erste Elektrode 401-1, eine zweite Elektrode 401-2, eine Steuerelektrode 404, eine Isolatorschicht 405 und einen Halbleiterdünnfilm 403, die auf dem Substrat 109 gebildet sind. Hierbei entsprechen die Elemente 401-1, 401-2, 404, 405 und 403 der Dünnfilmtransistoren 400 von 4a und 4b im Wesentlichen den Elementen 201-1, 201-2, 204, 205 und 203 des Dünnfilmtransistors 200-2 von 2b. Wie es in 4a und 4b dargestellt ist, überlappen sich die erste und zweite Elektrode 401-1, 401-2 in Draufsicht auf das Substrat 109 ähnlich wie bei dem in 2b gezeigten Vergleichsbeispiel in dem Überlappungsbereich 211. Wie es in 4a beispielhaft dargestellt ist, weist der Dünnfilmtransistor 400 gemäß einem Ausführungsbeispiel eine zusätzliche Isolationsstruktur 410 auf. Die Isolationsstruktur 410 ist ausgelegt, um die zweite Elektrode 401-2 (koplanare Elektrode) bevorzugt in der Nähe des Überlappungsbereichs 211 gegenüber dem Halbleiterdünnfilm 403 zu isolieren und den Überlappungsbereich auf ein Mindestmaß zu reduzieren. Dadurch kann erreicht werden, dass die zweite Elektrode 401-2 weitgehend gegenüber dem Halbleiterdünnfilm 403 isoliert ist und dennoch den Halbleiterdünnfilm 403 in der Nähe der Isolatorschicht 405 kontaktieren kann. Somit können einerseits im Wesentlichen potenzielle seitliche und vertikale Leckströme unterdrückt werden, und andererseits kann somit eine Injektion des Stroms in einen Bereich des Kanals, der sich zumindest teilweise an der Isolator/Halbleiter-Grenzfläche 114 ausbildet, erfolgen.
  • In 4b ist ein Top-Gate-Dünnfilmtransistor mit wechselseitig koplanar/gestapelt angebrachten, überlappenden Source- und Drain-Elektroden und einer lokal begrenzten Umfassung der gestapelten Elektrode zur Unterdrückung eines Source/Drain-Leckstroms gezeigt. Wie es in 4b beispielhaft dargestellt ist, weist der Dünnfilmtransistor 400 gemäß Ausführungsbeispielen eine zusätzliche Isolationsstruktur 420 auf. Die Isolationsstruktur 420 ist ausgelegt, um die erste Elektrode 401-1 (gestapelte Elektrode) im Überlappungsbereich 211 gegenüber der zweiten Elektrode 401-2 (koplanare Elektrode) zu isolieren. Hierbei ist die Isolationsstruktur 420 derart ausgelegt, dass sie die erste Elektrode 401-1 (gestapelte Elektrode) lokal begrenzt umfasst bzw. an einem Rand der gestapelten Elektrode im Überlappungsbereich 211 angeordnet ist. Durch das Bereitstellen der Isolationsstruktur 420 können somit Leckströme, die zwischen der ersten und der zweiten Elektrode 401-1, 401-2 auftreten können, effizient unterdrückt werden.
  • So können bei den in 3a–3c und 4a, 4b gezeigten Ausführungsbeispielen Isolatoren bzw. Isolationsstrukturen 310, 320, 330, 410, 420 zur Verringerung des Source/Drain-Leckstroms verwendet werden. Wie aus 2a und 2b hervorgeht, kann im Überlappungsbereich der Source- und Drain-Kontakte 201-1, 201-2 ein potenziell niederohmiger Leckstrompfad zwischen Source und Drain auftreten, der schlimmstenfalls ein effektives Ausschalten des Bauelements erschwert. Um diesen Leckstrompfad zu unterdrücken, können die isolierenden Hilfsstrukturen (Isolatoren bzw. Isolationsstrukturen 310, 320, 330, 410, 420) eingeführt werden. In 3a–3c sind derartige Hilfsstrukturen für Bottom-Gate-Transistoren gezeigt, während sie in 4a und 4b für Top-Gate-Transistoren gezeigt sind. Solche Isolationsstrukturen sind auf ähnliche Weise auch in den Dünnfilmtransistoren 100 einsetzbar, bei denen die Source- und Drain-Elektroden nicht überlappen.
  • Beispielsweise wird in 3c auf der koplanaren Elektrode 301-1 des Bottom-Gate-Transistors 300 eine Isolationsschicht bzw. der Isolator 330 zum Halbleiter hin angebracht, um den Source/Drain-Leckstrom zu verringern. Die Isolationsschicht kann gemeinsam mit dem koplanaren Kontakt oder auch unabhängig von diesem strukturiert werden. In 3b umgreift die Isolationsstruktur bzw. der Isolator 320 den koplanaren Kontakt 301-1 nahezu vollständig, um eine Interaktion zwischen Source und Drain 301-1, 301-2 weitgehend auszuschließen. Jedoch sollte in diesem Fall darauf geachtet werden, dass die koplanare Elektrode 301-1 z. B. in Form eines gedünnten Metallfilms (Abschnitt 315 der ersten Elektrode 301-1) von ausreichender Dicke an den Kanal herangeführt wird. In 3a wird beispielsweise eine Isolationsstruktur 310 unterhalb eines Teils des gestapelten Kontakts 301-2 eingefügt. Dies erhöht zwar typischerweise die Kanallänge, kann jedoch zu einer verbesserten Reproduzierbarkeit der Prozessführung führen. Zusätzlich kann in dieser Anordnung eine teilweise Passivierung bzw. Verkapselung der freiliegenden Halbleiteroberfläche erreicht werden.
  • In 4a und 4b sind entsprechende Ausführungsformen für Isolationsschichten bzw. die Isolationsstrukturen 410, 420 in Top-Gate-Dünnfilmtransistoren gezeigt. Beispielsweise isoliert in 4a eine Isolatorschicht bzw. Isolationsstruktur 410 die koplanare Elektrode 401-2 im Überlappungsbereich zur gestapelten Elektrode 401-1 vom Halbleiter 403. Die koplanare Elektrode 401-2 kann ggf. selbstjustiert zur Isolationsstruktur 410 hergestellt werden. In 4b wird beispielsweise eine Isolationsstruktur 420 an der gestapelten Elektrode 401-1 im Überlappungsbereich zur koplanaren Elektrode 401-2 eingeführt. Diese erhöht zwar typischerweise die Kanallänge, kann jedoch zu einer verbesserten Reproduzierbarkeit der Prozessführung führen.
  • 5a und 5b zeigen Draufsichten von Elektroden 501, 502 von Dünnfilmtransistoren gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung. Bei den in 5a und 5b gezeigten Ausführungsbeispielen sind eine erste und eine zweite Elektrode 501, 502 sowie ein Halbleiter bzw. ein Halbleiterdünnfilm 503 (gestrichelte Begrenzungslinie) gezeigt. Die Elemente in den Draufsichten von 5a und 5b entsprechen im Wesentlichen den in den Seitenansichten von 1a und 1b gezeigten.
  • Bezug nehmend auf 5a weisen die erste und zweite Elektrode 501, 502 beispielsweise eine quadratische Form (bzw. Umrandung) auf. Ferner können bei weiteren Ausführungsbeispielen die erste und zweite Elektrode 501, 502 eine rechteckige oder runde Form aufweisen. Durch das Bereitstellen einer quadratischen, rechteckigen oder runden Form für die erste und zweite Elektrode 501, 502 (gestapelte und koplanare Elektrode) kann ein vergleichsweise geringes Umfang-zu-Flächen-Verhältnis erhalten werden, so dass die elektrischen Eigenschaften des Dünnfilmtransistors hauptsächlich von dem koplanaren Kontakt beeinflusst werden. Dies ergibt sich daraus, dass bei einem vergleichsweise geringen Umfang-zu-Flächen-Verhältnis der zu erzeugende Gesamtstrom zwischen der ersten und zweiten Elektrode vorwiegend durch die geringe Linienlänge des koplanaren Kontakts begrenzt wird. Das Umfang-zu-Flächen-Verhältnis ist beispielsweise als das Verhältnis des Umfangs der/des koplanaren zur Fläche der/des gestapelten Elektrode bzw. Kontakts definiert.
  • Bei Ausführungsbeispielen ist eine innere Elektrode (Elektrode 501) der ersten und zweiten Elektrode 501, 502 von einer äußeren Elektrode (Elektrode 502) der ersten und zweiten Elektrode 501, 502 umgeben. Hierbei liegen sich äußere Kanten 511 der inneren Elektrode 501 (koplanare Elektrode) und innere Kanten 513 der äußeren Elektrode 502 (gestapelte Elektrode) gegenüber (siehe 5a). Hierbei ist insbesondere anzumerken, dass die Elektrode mit der vergleichsweise großen Fläche (äußere Elektrode 502) die gestapelte Elektrode ist, während die Elektrode mit der vergleichsweise kleinen Fläche (innere Elektrode 501) die koplanare Elektrode ist.
  • Ferner können sich bei weiteren Ausführungsbeispielen gemäß 5a die innere bzw. koplanare Elektrode 501 und die äußere bzw. gestapelte Elektrode 502 in Draufsicht auf das Substrat überlappen. Es kann somit bei weiteren Ausführungsbeispielen gemäß 5a auch eine Überlappung der inneren und äußeren Elektrode 501, 502 ähnlich wie bei den in 2a und 2b gezeigten Vergleichsbeispielen auftreten.
  • Bezug nehmend auf 5b weisen die erste und zweite Elektrode 501, 502 beispielsweise eine erste Interdigitalstruktur 501 und eine zweite Interdigitalstruktur 502 auf. Bei Ausführungsbeispielen gemäß 5b liegen sich Kanten 521 der ersten Interdigitalstruktur 501 und Kanten 523 der zweiten Interdigitalstruktur 502 gegenüber.
  • Ferner können sich bei weiteren Ausführungsbeispielen gemäß 5b die erste Interdigitalstruktur 501 und die zweite Interdigitalstruktur 502 in Draufsicht auf das Substrat überlappen. Es kann somit bei weiteren Ausführungsbeispielen gemäß 5b auch eine Überlappung der ersten und zweiten Interdigitalstruktur 501, 502 ähnlich wie bei den in 2a und 2b gezeigten Vergleichsbeispielen auftreten.
  • Bei Ausführungsbeispielen mit einer Überlappung der Elektroden bzw. Interdigitalstrukturen entsprechen die Elemente in den Draufsichten von 5a und 5b im Wesentlichen den in den Seitenansichten von 2a und 2b gezeigten.
  • Die in 5b gezeigte Interdigitalstruktur der ersten und zweiten Elektrode 501, 502 ist durch ein vergleichweise großes Umfang-zu-Flächen-Verhältnis gekennzeichnet. Aufgrund des vergleichsweise großen Verhältnisses des Umfangs zur Fläche der jeweiligen Elektroden 501, 502 bzw. Kontakte werden die elektrischen Eigenschaften des Dünnfilmtransistors vorwiegend von der gestapelten Elektrode bzw. dem koplanaren Kontakt beeinflusst. Hierbei wird darauf hingewiesen, dass der Umfang des koplanaren Kontakts sowie die Fläche des gestapelten Kontakts primär bzw. von wesentlicher Bedeutung für die Einstellung der elektrischen Eigenschaften des Dünnfilmtransistors sind.
  • Dagegen sind die Fläche des koplanaren Kontakts sowie der Umfang des gestapelten Kontakts nur sekundär bzw. nicht von wesentlicher Bedeutung.
  • Bei Ausführungsbeispielen gemäß 5a und 5b können somit die elektrischen Eigenschaften von Dünnfilmtransistoren über die Auswahl eines geeigneten Umfang-zu-Flächen-Verhältnisses der koplanaren bzw. gestapelten Kontakte eingestellt werden. Dadurch wird eine gezielte Unterdrückung oder Hervorhebung der Kontakteigenschaften und somit eine gezielte Einstellung der Funktionsweise der Dünnfilmtransistoren ermöglicht.
  • Mit anderen Worten, es kann eine Optimierung der elektrischen Bauelementeeigenschaften über den Schaltungsentwurf vorgenommen werden. Die Asymmetrie der Source- und Drain-Kontakte, d. h. eine nahezu linienförmige Injektion am koplanaren Kontakt im Gegensatz zu einer flächigen Injektion am gestapelten Kontakt führt dazu, dass eine separate Optimierung der Source- und Drain-Geometrien erfolgen kann, um ein maximales Stromniveau zu erzielen (5a, 5b) bzw. den Strom durch Kontakteigenschaften zu begrenzen. Bei parallel verlaufenden Begrenzungslinien für den koplanaren und den gestapelten Kontakt 501, 502 kann man davon ausgehen, dass die Injektionsweite am koplanaren Kontakt in etwa dem Umfang des gestapelten Kontakts entspricht. Durch Variation des Umfang-zu-Flächen-Verhältnisses des gestapelten Kontakts können gezielt die Injektionseigenschaften eines der beiden Kontakte für die Begrenzung des Gesamtstroms und damit für die Definition der Bauelementeeigenschaften eingesetzt werden. Hierbei gibt es beispielsweise die folgenden Möglichkeiten.
  • Soll beispielsweise der koplanare Kontakt die Bauelementeeigenschaften beeinflussen, so ist das Umfang-zu-Flächen-Verhältnis möglichst gering festzulegen. Hierdurch begrenzt der koplanare Kontakt den Gesamtstrom. Ein Beispiel für die Ausführung mit einer quadratischen Geometrie des koplanaren Kontakts ist in 5a dargestellt. Weitere Ausführungen mit geringem Umfang-zu-Flächen-Verhältnis können beispielsweise mit einem rechteckigen oder runden koplanaren Kontakt entworfen werden.
  • Soll beispielsweise der gestapelte Kontakt die Bauelementeeigenschaften beeinflussen, so ist das Umfang-zu-Flächen-Verhältnis möglichst groß festzulegen. Ein Beispiel für eine Interdigitalausführung ist in 5b dargestellt. Hierbei ist die Gesamtfläche des gestapelten Kontakts in 5a und 5b beispielsweise gleich groß. Weitere Ausführungsformen für die Elektroden bzw. Kontakte sind beispielsweise regelmäßige Punkt-, Stern-, Streifen- oder mäanderförmige Anordnungen.
  • Bei weiteren Ausführungsbeispielen sind für die gerade genannten Möglichkeiten technisch relevante Zwischenformen denkbar.
  • Für die obige Ausführung in Bezug auf 5a und 5b ist hauptsächlich die relative Lage der Kanten von koplanarer 501 und gestapelter Elektrode 502 ausschlaggebend, sowie die Überlappung von gestapelter Elektrode 501 und Halbleiter 503. In 5a und 5b sind daher nur die genannten Elemente in Relation gesetzt, wobei im Fall des Halbleiters 503 nur die Begrenzungslinie der Halbleiterfläche eingezeichnet ist. In 5a ist beispielhaft ein Entwurf bzw. die Draufsicht eines Dünnfilmtransistors mit geringem Umfang-zu-Fläche-Verhältnis dargestellt, während in 5b der Entwurf bzw. die Draufsicht eines Dünnfilmtransistors mit hohem Umfang-zu-Fläche-Verhältnis und gleicher Fläche des gestapelten Kontakts wie in 5a dargestellt ist. Die in 5a und 5b dargestellte Anordnung ist repräsentativ für alle Ausführungsformen ähnlich wie in 1a und 1b, sowie bei Überlappung der Kontakte auch wie in 2a und 2b.
  • 6a zeigt eine Seitenansicht eines Ausführungsbeispiels eines mittels Druck- und Sprühverfahrens hergestellten Dünnfilmtransistors 600. In 6a und 6b ist beispielhaft die Ausführung des Dünnfilmtransistors 600 gezeigt, wie er beispielsweise durch überlappenden Druck und Aufsprühen funktioneller Materialien hergestellt wird. Gemäß 6a weist der Dünnfilmtransistor 600 (Top-Gate-Dünnfilmtransistor) eine erste Elektrode 601-1, eine zweite Elektrode 601-2, eine Steuerelektrode 604, eine Isolatorschicht 605 und einen Halbleiterdünnfilm 603 auf. Hierbei entsprechen die Elemente 601-1, 601-2, 604, 605 und 603 des Dünnfilmtransistors 600 von 6a im Wesentlichen den Elementen 101-1, 101-2, 104, 105 und 103 des Dünnfilmtransistors 100 von 1b. Allerdings wurden die in 6a gezeigten Elemente bzw. der Dünnfilmtransistor 600 basierend auf Druck- und Sprühtechniken erzeugt. Hierbei wird beispielsweise auf einem isolierenden Substrat, wie vorzugsweise auf Glas, Keramik, isolierend beschichtetem Edelstahl oder Kunststofffolie zunächst unter Verwendung einer Metalltinte die gestapelte Elektrode 601-1 in Form einer Linie gedruckt. Als Druckverfahren kommen vorzugsweise Tintenstrahl-, Gravur-, Offset- oder Flexodruck-Verfahren zum Einsatz, wobei ebenso softlithographische Verfahren wie beispielsweise Nanoimprint-Lithographie eingesetzt werden können. In einem zweiten Schritt wird der Halbleiter 603, beispielsweise ganzflächig mittels Sprühverfahren oder strukturiert aus einer Präkursortinte (molekulare Lösung, Partikeldispersion oder Mischung von beiden), derart aufgetragen, dass er die gestapelte Elektrode 601-1 vollständig umschließt. Anschließend wird ebenfalls, beispielsweise durch Druck einer metallischen Präkursortinte die koplanare Elektrode 601-2 in Form einer Linie erzeugt. Mit ausreichender Überlappung des Halbleiterdünnfilms (Halbleiter 603) sowie der erzeugten Elektrodenstrukturen wird anschließend beispielsweise der Isolator 605 bzw. die Isolatorschicht durch Sprüh- oder Druckverfahren aufgetragen. Anschließend wird auf dem Isolator 605 beispielsweise die metallische Gate-Elektrode 604 so aufgedruckt, dass sie in der Lage ist, den offen liegenden Halbleiterbereich vollständig anzusteuern. Im Falle der ganzflächigen Sprühverfahren wird der Kontakt zu vergrabenen Elektroden beispielsweise entweder durch geeignete Verfahren zur Öffnung von Kontaktlöchern (Kontaktlöcher 611, 612 in 6b), lokal begrenzten additiven Auftrag mit den Strukturgrenzen 613, 615, beispielsweise durch die oben genannten Druckverfahren, oder beispielsweise durch lokale Abschattung der Sprühbeschichtung mittels Schattenwurfmasken (gestrichelte Linien 613, 615 in 6b) erreicht. Somit wird die Ausführung eines gedruckten Top-Gate-Dünnfilmtransistors gemäß 6a mit wechselseitig angebrachten Source- und Drain-Elektroden durch Druck- und Sprühverfahren realisiert. Zur besseren Veranschaulichung ist in 6b die Draufsicht des Ausführungsbeispiels des so hergestellten Dünnfilmtransistors 600 von 6a gezeigt. Wie es in 6b beispielhaft dargestellt ist, weist der Dünnfilmtransistor 600 eine erste und eine zweite Öffnung 611, 612 bzw. Kontaktlöcher auf. Hierbei erstreckt sich die erste Öffnung 611 durch die Isolatorschicht 605 und den Halbleiterdünnfilm 603 bis auf die erste Elektrode 601-1, während sich die zweite Öffnung 612 durch die Isolatorschicht 605 und nicht den Halbleiterdünnfilm 603 bis auf die zweite Elektrode 601-2 erstreckt. Durch die erste und zweite Öffnung 611, 612 kann eine Kontaktierung der ersten und zweiten Elektrode 601-1, 601-2 bzw. der vergrabenen Elektroden ermöglicht werden.
  • Bei Ausführungsbeispielen ist der Halbleiterdünnfilm eine anorganische Schicht.
  • Bei weiteren Ausführungsbeispielen liegt die Dicke (S) des Halbleiterdünnfilms in einem Bereich von beispielsweise 5 nm bis 120 nm, bevorzugt in einem Bereich von beispielsweise 30 nm bis 120 nm.
  • Bei weiteren Ausführungsbeispielen ist eine Dicke (D) von zumindest einer der ersten und zweiten Elektrode gleich oder größer als 50 nm, bevorzugt gleich oder größer als 100 nm oder bevorzugt gleich oder größer als 200 nm.
  • Im Folgenden wird ein Verfahren beschrieben, wie es zur Herstellung von Dünnfilmtransistoren in Bottom-Gate-Architektur (1a und 2a) mittels herkömmlicher Vakuumabscheidetechniken, wie beispielsweise chemische Gasphasenabscheidung/CVD oder physikalische Gasphasenabscheidung/PVD, verwendet werden kann. Der Prozess erfolgt beispielsweise so, dass die Transistorstruktur auf einem isolierenden Substrat (Substrat 109), wie beispielsweise einem Glasträger oder einer thermisch oxidierten Siliziumscheibe, aufgebaut wird. Hierauf wird eine strukturierte Metallschicht als Gate-Elektrode (Steuerelektrode 104) erzeugt. Dies kann beispielsweise durch eine Abscheidung von einer 100 nm Aluminium-Silizium(2%)-Legierung mittels Kathodenzerstäubung oder von einer 100 nm Aluminiumschicht mittels Elektronenstrahlverdampfung und anschließender Photolithographie und Trockenätzen der Aluminiumschicht geschehen. Alternativ kann ein Lift-Off-Verfahren eingesetzt werden, in dem zunächst ein Photolack strukturiert, dann die Metallschicht abgeschieden und letztlich mittels Lösungsmittel der verbliebene Photolack inklusive der darauf abgeschiedenen Metallschicht abgehoben wird. Anschließend wird als Gateisolator (Isolatorschicht 105) beispielsweise 200 nm Siliziumdioxid abgeschieden, beispielsweise mittels plasmaunterstützem CVD-Verfahren oder Kathodenzerstäubung, und mittels Photolithographie und Trockenätzverfahren strukturiert. Anschließend wird analog der Gateelektrodenherstellung der koplanare Metallkontakt (erste Elektrode 101-1) beispielsweise durch die Abscheidung einer 100 nm Aluminium-Silizium-Legierung zuzüglich einer der oben beschriebenen Strukturierungstechniken erzeugt. Anschließend erfolgt beispielsweise die Abscheidung von 50 nm bzw. 100 nm Zinkoxid mittels Kathodenzerstäubung sowie die Strukturierung mittels Lift-Off-Verfahren. Eine weitere Möglichkeit wäre die ganzflächige Abscheidung der Zinkoxidschicht, Photolithographie sowie die nachfolgende Ätzung der Zinkoxidschicht mittels physikalischem oder chemisch-physikalischem Ätzen. Zur Ausheilung des Halbleiterdünnfilms (Halbleiterdünnfilm 103) wird im Anschluss beispielsweise eine thermische Behandlung bei 400°C in Formiergasatmosphäre (z. B. 95% N2, 5% H2) durchgeführt. Anschließend werden beispielsweise mittels Photolithographie und Trockenätzenschritt die Kontakte zur Gateelektrode und ggf. zur koplanaren Elektrode freigelegt. Anschließend wird beispielsweise eine 300 nm dicke Aluminiumschicht (beispielsweise für die zweite Elektrode 101-2) mittels Elektrodenstrahlverdampfung und Lift-Off abgeschieden und strukturiert. Hierfür ist alternativ die ganzflächige Abscheidung zuzüglich Photolithographie und Ätzung der Schicht denkbar. Abschließend werden die Bauelemente für beispielsweise 12 Stunden bei 120° heiß gelagert.
  • Als Prozesserweiterungen zu dem gerade beschriebenen Verfahren können weiterhin beispielsweise die folgenden Schritte durchgeführt werden.
  • Zur Realisierung einer Isolatorstruktur (Isolator 330) in 3c wird nach der Abscheidung der Metallschicht zur Herstellung der koplanaren Elektrode 301-1 eine Isolatorschicht, vorzugsweise 100 nm Siliziumdioxid, mittels z. B. plasmaunterstützter Gasphasenabscheidung aufgebracht und gemeinsam mit der Metallisierungsschicht 301-1 durch Photolithographie und Trockenätzung strukturiert.
  • Zur Realisierung einer Isolatorstruktur (Isolator 320) in 3b wird die Abscheidung der Metallschicht zur Herstellung der koplanaren Elektrode 301-1 beispielsweise zweilagig durchgeführt. Als untere Metallschicht wird eine Metallschicht 315 gewählt (wie beispielsweise 20 nm Platin oder Wolfram), die durch den Trockenätzprozess für die obere Metallschicht 301-1 (wie beispielsweise 100 nm AlSi) nicht angegriffen wird. Wie im vorangegangenen Beispiel wird auf dem Metallschichtstapel eine Isolatorschicht, vorzugsweise 100 nm Siliziumdioxid, abgeschieden und gemeinsam mit der oberen Metallisierungsschicht 301-1 durch Photolithographie und Trockenätzung strukturiert. Die untere Metallisierungsschicht 315 wird dabei nicht angegriffen. Anschließend wird beispielsweise eine zweite Isolationsschicht, vorzugsweise 20 nm Siliziumdioxid, in einem konformen Abscheideprozess aufgebracht und durch anisotropes Rückätzen eine sogenannte Spacer-Struktur 322 zur elektrischen Isolation der Flanken erzeugt. Mit Hilfe eines Trockenätzschrittes und dem Spacer als Maskierung wird zuletzt die untere Metallisierungsschicht selektiv strukturiert.
  • Zur Realisierung einer Isolatorstruktur (Isolator 310) in 3a kann vor der Abscheidung der Metallschicht zur Herstellung der gestapelten Elektrode 301-2 eine Isolatorschicht, vorzugsweise 100 nm Siliziumdioxid, mittels z. B. plasmaunterstützter Gasphasenabscheidung aufgebracht und mittels Photolithographie und Trockenätzung strukturiert werden.
  • Zur Herstellung von Dünnfilmtransistoren in Top-Gate-Architektur (1b und 2b) mittels herkömmlicher Vakuumabscheidetechniken, wie beispielsweise chemische Gasphasenabscheidung/CVD oder physikalische Gasphasenabscheidung/PVD, wird zunächst die gestapelte Source- oder Drainelektrode 101-1, 201-1 mittels Abscheidung von 100 nm Aluminium und Lift-off-Technik bzw. Photolithographie, Plasmaätzen und Entfernen des Photolacks auf einem isolierenden Substrat 109, beispielsweise Glas, Kunststoff, isolierend beschichtetem Edelstahl oder oxididertem Siliziumträger hergestellt. In einem zweiten Schritt erfolgt die Herstellung eines vorzugsweise 50 bis 100 nm dicken Halbleiterdünnfilms 103, 203, beispielsweise Zinkoxid, sowie dessen Strukturierung mittels Lift-off oder Photolithographie und Ätztechnik. Der Halbleiter kann nach der Abscheidung einer Ofentemperung bei > 100°C, beispielsweise bei 400°C, beispielsweise in Formiergasatmosphäre (5% H2, 95% N2) unterzogen werden. Weiter wird die zweite, koplanare Elektrode 101-2, 201-2, beispielsweise 100 nm Aluminium, mittels Aufdampfverfahren oder Kathodenzerstäubung abgeschieden und unter Zuhilfenahme der Lift-off-Technik oder einer Photolithographiesequenz strukturiert. Hierauf wird mittels plasmaunterstützter Gasphasenabscheidung oder unter Zuhilfenahme eines alternativen Abscheideverfahrens wie Atomlagenabscheidung (Atomic Layer Deposition, ALD) oder Kathodenzerstäubung der Isolator 205, beispielsweise Siliziumdioxid, Aluminiumoxid oder ein alternatives Dielektrikum abgeschieden und mittels Lift-off-Technik oder Photolithographiesequenz strukturiert. Zur Herstellung der Gateelektrode 104, 204 wird abschließend eine Metallschicht, beispielsweise Aluminium mittels beispielsweise Aufdampfverfahren oder Kathodenzerstäubung abgeschieden und mittels Lift-off-Technik oder Photolithographiesequenz strukturiert.
  • Zur Realisierung einer Isolatorstruktur (Isolator 410) in 4a kann vor der Abscheidung der Metallschicht zur Herstellung der koplanaren Elektrode 401-2 eine Isolatorschicht, vorzugsweise 100 nm Siliziumdioxid, mittels z. B. plasmaunterstützter Gasphasenabscheidung aufgebracht und mittels Photolithographie und Trockenätzung strukturiert werden. Die Metallschicht zur Herstellung der koplanaren Elektrode 401-2 muss derart ausgeführt werden, dass sie über die Isolatorstruktur 410 hinweg in den Überlappbereich 211 mit der gestapelten Elektrode 401-1 geführt wird und den Halbleiterdünnfilm kontaktiert. Durch Minimierung des Überlapps zwischen der gestapelten Elektrode 401-1 und der Kontaktfläche zwischen koplanarer Elektrode 401-2 und Halbleiter wird dabei der Source/Drain-Leckstrom reduziert.
  • Zur Realisierung einer Isolatorstruktur (Isolator 420) in 4b kann vor der Abscheidung des Halbleiterdünnfilms 403 eine Isolatorschicht, vorzugsweise 100 nm Siliziumdioxid, mittels z. B. plasmaunterstützter Gasphasenabscheidung aufgebracht und mittels Photolithographie und Trockenätzung in der Weise strukturiert werden, dass sie die gestapelte Elektrode im Überlappbereich mit der koplanaren Elektrode umgreift.
  • Ferner kann die Herstellung von Dünnfilmtransistoren in Bottom-Gate-Architektur mittels Drucktechniken entsprechend einem Verfahren (ggf. durch Änderung der Prozessreihenfolge und Prozessauswahl) zur Herstellung des in 6a und 6b gezeigten Dünnfilmtransistors 600 erfolgen.
  • Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachfolgenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Dünnfilmtransistor und ein Verfahren zum Herstellen desselben, wobei eine Verbesserung des Dünnfilmtransistors bzw. des Bauelements hinsichtlich der aus dem Bauelement extrahierbaren Ströme erreicht werden kann. Mit dem erfindungsgemäßen Dünnfilmtransistor kann der steuerbare Strom zwischen Drain und Source optimiert bzw. maximiert werden. Dies wird dadurch ermöglicht, dass die Kanallänge möglichst gering ausgeführt und sogar unter die von den bekannten Techniken vorgegebene Auflösungsgrenze verringert werden kann.
  • Im Gegensatz zu den bekannten Techniken kann bei dem erfindungsgemäßen Transistor die Geometrie sowie das elektrische Verhalten von Source- und Drain-Kontakt über die Dimensionierung der Fläche des einen bzw. der Kontaktlinie des anderen Source- oder Drain-Kontakts separat optimiert werden. Hierüber lassen sich gezielt Kontakteffekte und ihre Auswirkung auf das elektrische Verhalten des Gesamtbauelements unterdrücken bzw. herausarbeiten.
  • Die vorliegende Erfindung bietet die Möglichkeit, überlappende Source/Drain-Gebiete in einem Dünnfilmtransistor bereitzustellen. Hierbei wurde erkannt, dass der erfindungsgemäße Dünnfilmtransistor eine Abwandlung vom Standard-TFT (Dünnfilmtransistor) darstellt.
  • Ferner schaffen Ausführungsbeispiele der vorliegenden Erfindung einen Dünnfilmtransistor mit auseinanderliegenden Source- und Drain-Elektroden, wobei insbesondere der Überlapp von Source und Drain minimierbar ist. Im Übrigen wird es gemäß Ausführungsbeispielen der vorliegenden Erfindung ermöglicht, Leckströme selbst bei einer starken Überlappung der Source- und Drain-Elektroden besser zu kontrollieren. Ferner können Isolatorschichten zur Unterdrückung von Source/Drain-Leckströmen eingesetzt werden.
  • Die vorliegende Erfindung erlaubt außerdem eine differenziertere Optimierung der Bauelementeeigenschaften des Dünnfilmtransistors. Hierbei gibt es speziell im Fall nicht überlappender Source- und Drain-Elektroden keine Anforderung an eine Barriere zwischen einer unteren Elektrode und dem Halbleiter bzw. dem Halbleiterdünnfilm des Dünnfilmtransistors.
  • Ganz allgemein basieren Ausführungsbeispiele der Erfindung darauf, dass die Source- und Drain-Kontakte nicht, wie üblich, in einer Metallisierungsebene hergestellt werden, sondern dass einer der beiden Kontakte als koplanarer Kontakt und der andere der beiden Kontakte als gestapelter Kontakt ausgeführt werden kann. Dabei ist zunächst nicht festgelegt, welcher der beiden Kontakte als Source und welcher Kontakt als Drain eingesetzt wird. Die entstehenden erfindungsgemäßen Strukturen sind für den Bottom-Gate-Dünnfilmtransistor exemplarisch in 1a und für den Top-Gate-Dünnfilmtransistor exemplarisch in 1b dargestellt.
  • Besondere Vorteile der Elektrodenkonfiguration des erfindungsgemäßen Dünnfilmtransistors liegen darin, dass der Abstand zwischen Source- und Drain-Elektrode, welcher den erzielbaren Drainstrom definiert, nicht über das Auflösungsvermögen des Herstellungsverfahrens, sondern durch den Abstand zwischen den Begrenzungskanten von in separaten Ebenen hergestellten Metallelektroden definiert wird. Im Extremfall kann der vorgenannte Vorteil soweit ausgenutzt werden, dass die beiden Elektroden zum Überlappen gebracht werden (siehe 2a und 2b). Durch die Ladungsträgerinjektion über entweder die koplanare oder die gestapelte Elektrode in den Kanalbereich können Effekte wie nichtlineare Kennlinienverläufe, beispielsweise ein Gate-gesteuerter gleichrichtender Kontakt, gezielt offengelegt und für den Einsatz in Bauelementen genutzt werden. Zudem können derartige Effekte durch unterschiedliche Materialwahl an koplanarem und gestapeltem Kontakt sowie die Geometrie des Bauelements gezielt verstärkt herausgearbeitet oder unterdrückt werden.
  • Zusammenfassend haben Ausführungsbeispiele der vorliegenden Erfindung die folgenden Vorteile. Es kann eine Reduzierung der Kanallänge unter die vom Herstellungs- oder Strukturierungsverfahren vorgegebene Auflösungsgrenze erreicht werden. Ferner werden Isolationsstrukturen zur Verringerung der Source/Drain-Leckströme geschaffen. Hierbei kann eine teilweise zusätzliche Passivierung der Halbleiteroberfläche erreicht werden. Des Weiteren wird eine fehlertolerante Prozessführung ermöglicht. Schließlich kann eine Steuerung der Bauelementeeigenschaften durch gezielte Einstellung der Eigenschaften von koplanarem und gestapeltem Kontakt ermöglicht werden. Dies wird beispielsweise durch eine Materialwahl, eine Grenzflächenbehandlung, eine Dimensionierung von Schichtdicken und eine Verstärkung oder Abschwächung der Eigenschaften eines der Kontakte durch Festlegung des Layouts (z. B. 2D-Geometrie, Umfang des koplanaren und Fläche des gestapelten Kontakts) erreicht. Hierbei ist insbesondere anzumerken, dass durch die erfindungsgemäße Steuerung einerseits die Optimierung von Dünnfilmtransistoren ermöglicht wird, und andererseits die Bereitstellung vollkommen neuartiger elektronischer Bauelemente realisiert werden kann.
  • Ausführungsbeispiele der vorliegenden Erfindung ermöglichen somit eine Kombination von koplanarem und gestapeltem Kontakt in einem Bauelement.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen Transistoren für den Einsatz in klassischen Halbleitertechnologien, u. a. Schalttransistoren, Speicherzellen, wie beispielsweise SRAM, DRAM oder 3D-stapelbare hochintegrierte Speicherarrays, Licht-emittierende Transistoren für optische Signal- oder Datenübertragung sowie Treibertransistoren für leistungselektronische Anwendungen.
  • Ferner schaffen Ausführungsbeispiele der vorliegenden Erfindung Transistoren für beispielsweise bedruckte und großflächige Dünnfilmtechnologien, u. a. Displays (z. B. Pixeltreiber, Adressierung, Datenbustreiber und Verstärker sowie Licht-emittierende Transistoren), Leuchtelemente wie OLED, Elektrolumineszenzlampen, LED-Beleuchtung (z. B. Treibertransistoren, Steuerschaltungen, wie z. B. Dimmer), Detektorarrays (z. B. 1D-, 2D- und 3D-Detektion von sichtbarem Licht, UV, Röntgenstrahlung, radioaktiver Strahlung oder elektromagnetischer Strahlung anderer Wellenlängen, Pixelverstärker, Adresstransistoren oder Phototransistoren), Schalter (z. B. günstige Logikanwendungen, RFID-Chips, großflächige Leistungstransistoren), Speicher (z. B. Auswahltransistoren, Ausleseverstärkertransistoren, Adressierung oder Speichertransistoren).
  • Schließlich können Ausführungsbeispiele der vorliegenden Erfindung dazu dienen, steuerbare nichtlineare/gleichrichtende Bauelemente z. B. für die Gleichrichtung von Wechselspannung, Oszillatoren zur Frequenzgenerierung, Freilaufdioden, Spannungsreferenzen und Temperatursensoren zu ermöglichen. Die Anordnung der Source/Drain-Elektroden ermöglicht neuartige Teststrukturen für eine gezielte Charakterisierung von Kontakteigenschaften an Einzelkontakten.

Claims (21)

  1. Dünnfilmtransistor (300; 400), mit einer ersten Elektrode (301-1; 401-1), einer zweiten Elektrode (301-2; 401-2), einer Steuerelektrode (304; 404), einer Isolatorschicht (305; 405) und einem Halbleiterdünnfilm (303; 403), die auf einem Substrat (109) gebildet sind, wobei die Steuerelektrode (304; 404) an einer Seite (112) an die Isolatorschicht (305; 405) angrenzt und der Halbleiterdünnfilm (303; 403) an einer gegenüberliegenden Seite (114) an die Isolatorschicht (305; 405) angrenzt, wobei die erste und die zweite Elektrode (301-1, 301-2; 401-1, 401-2) an den Halbleiterdünnfilm (303; 403) angrenzen, und wobei durch Variation des Potentials der Steuerelektrode (304; 404) ein Kanal in dem Halbleiterdünnfilm (303; 403) ausbildbar und wieder entfernbar ist, durch den ein elektrischer Widerstand zwischen der ersten und zweiten Elektrode (301-1, 301-2; 401-1, 401-2) kontrolliert wird, wobei ein an den Halbleiterdünnfilm (303; 403) angrenzender Abschnitt (111-1) der ersten Elektrode (301-1; 401-1) auf einer dem Substrat (109) zugewandten Seite (116) des Halbleiterdünnfilms (303; 403) angeordnet ist und ein an den Halbleiterdünnfilm (303; 403) angrenzender Abschnitt (111-2) der zweiten Elektrode (301-2; 401-2) auf einer von dem Substrat (109) abgewandten Seite (118) des Halbleiterdünnfilms (303; 403) angeordnet ist, wobei eine Dicke (D) von zumindest einer der ersten Elektrode und der zweiten Elektrode (301-1, 301-2; 401-1, 401-2) größer als die Hälfte der Dicke (S) des Halbleiterdünnfilms (303; 403) ist, wobei zwischen der ersten oder zweiten Elektrode (301-1, 301-2; 401-1, 401-2) und dem Halbleiterdünnfilm (303; 403) ein Isolator (310; 320; 330; 410; 420) angeordnet ist, um einen Leckstrom zwischen der ersten Elektrode (301-1; 401-1) und der zweiten Elektrode (301-2; 401-2) zu verhindern oder zu reduzieren.
  2. Der Dünnfilmtransistor (100) nach Anspruch 1, wobei die erste und zweite Elektrode in Draufsicht auf das Substrat (109) nicht überlappen.
  3. Der Dünnfilmtransistor (300; 400) nach Anspruch 1, wobei die erste und zweite Elektrode (301-1, 301-2; 401-1, 401-2) in Draufsicht auf das Substrat (109) in einem Überlappungsbereich (211) überlappen.
  4. Der Dünnfilmtransistor (300) nach einem der Ansprüche 1 bis 3, wobei die Steuerelektrode (304) an einer weiteren Seite an eine Oberfläche des Substrats (109) angrenzt.
  5. Der Dünnfilmtransistor (300) nach Anspruch 4, wobei die erste Elektrode (301-1) durch die Isolatorschicht (305) und nicht den Halbleiterdünnfilm (303) von der Steuerelektrode (304) separiert ist und wobei die zweite Elektrode (301-2) durch die Isolatorschicht (305) und den Halbleiterdünnfilm (303) von der Steuerelektrode (304) separiert ist.
  6. Der Dünnfilmtransistor (400) nach einem der Ansprüche 1 bis 3, wobei der Halbleiterdünnfilm (403) an einer Seite an eine Oberfläche des Substrats (109) angrenzt.
  7. Der Dünnfilmtransistor (400) nach Anspruch 6, wobei die erste Elektrode (401-1) durch die Isolatorschicht (405) und nicht den Halbleiterdünnfilm (403) von der Steuerelektrode (404) separiert ist und wobei die zweite Elektrode (401-2) durch die Isolatorschicht (405) und den Halbleiterdünnfilm (403) von der Steuerelektrode (404) separiert ist.
  8. Der Dünnfilmtransistor nach Anspruch 3, wobei in dem Überlappbereich die erste Elektrode an die dem Substrat (109) zugewandte Seite (116) des Halbleiterdünnfilms angrenzt und die zweite Elektrode an die von dem Substrat (109) abgewandte Seite (118) des Halbleiterdünnfilms angrenzt.
  9. Der Dünnfilmtransistor (300; 400) nach Anspruch 3, wobei in dem Überlappungsbereich (211) der Isolator (310; 320; 330; 410; 420) zwischen der ersten oder zweiten Elektrode (301-1, 301-2; 401-1, 401-2) und dem Halbleiterdünnfilm (303; 403) angeordnet ist.
  10. Der Dünnfilmtransistor (300) nach Anspruch 9, wobei die erste Elektrode (301-1) durch einen Isolatorabschnitt (322), der seitlich neben der ersten Elektrode (301-1) angeordnet ist, von dem Halbleiterdünnfilm (303) separiert ist, und wobei sich der Isolatorabschnitt (322) nicht bis auf die Isolatorschicht (305) erstreckt, so dass ein Abschnitt der ersten Elektrode (301-1) den Halbleiterdünnfilm (303) kontaktiert.
  11. Der Dünnfilmtransistor (300; 400) nach einem der Ansprüche 1 bis 10, wobei die erste und zweite Elektrode (501, 502) eine quadratische, rechteckige oder runde Form aufweisen.
  12. Der Dünnfilmtransistor (300; 400) nach Anspruch 11, wobei eine innere Elektrode (501) der ersten und zweiten Elektrode (501, 502) von einer äußeren Elektrode (502) der ersten und zweiten Elektrode (501, 502) umgeben ist.
  13. Der Dünnfilmtransistor (300; 400) nach Anspruch 12, wobei sich äußere Kanten (511) der inneren Elektrode (501) und innere Kanten (513) der äußeren Elektrode (502) gegenüberliegen.
  14. Der Dünnfilmtransistor (300; 400) nach Anspruch 12, wobei sich die innere und äußere Elektrode (501, 502) in Draufsicht auf das Substrat (109) überlappen.
  15. Der Dünnfilmtransistor (300; 400) nach einem der Ansprüche 1 bis 10, wobei die erste und zweite Elektrode (501, 502) eine erste Interdigitalstruktur (501) und eine zweite Interdigitalstruktur (502) aufweisen.
  16. Der Dünnfilmtransistor (300; 400) nach Anspruch 15, wobei sich Kanten (521) der ersten Interdigitalstruktur (501) und Kanten (523) der zweiten Interdigitalstruktur (502) gegenüberliegen.
  17. Der Dünnfilmtransistor (300; 400) nach Anspruch 15, wobei sich die erste und zweite Interdigitalstruktur (501, 502) in Draufsicht auf das Substrat (109) überlappen.
  18. Der Dünnfilmtransistor nach einem der Ansprüche 1 bis 17, der ferner eine erste und eine zweite Öffnung aufweist, wobei sich die erste Öffnung durch die Isolatorschicht nd den Halbleiterdünnfilm bis auf die erste Elektrode erstreckt, wobei sich die zweite Öffnung durch die Isolatorschicht und nicht den Halbleiterdünnfilm erstreckt.
  19. Der Dünnfilmtransistor (300; 400) nach einem der Ansprüche 1 bis 18, wobei der Halbleiterdünnfilm (303; 403) eine anorganische Schicht ist.
  20. Der Dünnfilmtransistor (300; 400) nach einem der Ansprüche 1 bis 19, wobei die Dicke (S) des Halbleiterdünnfilms (103; 203; 303; 403; 503; 603) in einem Bereich von 5 nm bis 120 nm liegt.
  21. Der Dünnfilmtransistor (300; 400) nach einem der Ansprüche 1 bis 20, wobei eine Dicke (D) der ersten und zweiten Elektrode (301-1, 301-2; 401-1, 401-2) gleich oder größer als 50 nm ist.
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