JPH02260460A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタに関するものである。

〔従来の技術〕

薄膜トランジスタ（Ｔ　Ｐ　Ｔ）としては、逆スタガー
型、スタガー型、逆スタガ−型、コブラナー型のものが
ある。

第８図は従来の薄膜トランジスタを示したもので、ここ
では逆スタガー型のものを示している。

第８因において、１はガラス等からなる基板であり、こ
の基板１上にはＣｒ等の金属からなるゲート電極２が形
成されている。また、３は上記ゲート電極２の上に基板
１のほぼ全面にわたって形成されたＳｉＮ等からなるゲ
ート絶縁膜、４はこのゲート絶縁膜３の上に形成された
１−ａ−Ｓｉからなるｌ型半導体層であり、この髪型半
導体）φ４はゲート絶縁ＩＩ！１３を介してゲート電極
２と対向している。また、５は上記ｌ型半導体層４の上
に積層されたｎ”−ａ−８ｌからなるｎ型半導体層であ
り、このｎ型半導体層５はゲート電極２と上下に対向さ
せて形成され、チャンネル部において分離されている。

６および７は上記ｎ型半導体層５の上に形成されたＣ「
等の金属からなるソース電極およびドレイン電極であり
、このソース、ドレイン電極６．７は上記ｎ型半導体層
５と同じパターンに形成されて、このｎ型半導体層５を
介してｉＪ！半導体層４に接続されている。なお、この
薄膜トランジスタは、例えばＴＰＴアクティブマトリッ
クス型液晶表示素子の画素電極選択用スイッ’ｆ□ング
素子等として使用されており、ＴＰＴアクティブマトリ
ックス中液晶表示素子の場合は、上記薄膜トランジスタ
のゲート電極２はゲートライン（走査ライン）に、ドレ
イン電極７はデータラインに、ソース電極６は画素電極
に接続されている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタでは、その
ソース電極６とドレイン電極７とがそわぞれ、ｎ型半導
体層５およびｎ型半導体層４とゲート絶縁膜３とを介し
てゲート電極２と１下に対向しているために、ゲート電
極２とソース電極６との間およびゲート電極２とドレイ
ン電極７との間に大きな容量　Ｃａｓ、　Ｃａｏが発生
するという問題をもっていた。

このため、上記従来の薄膜トランジスタをＮλばＴＦＴ
アクティブマトリックス型液晶表示素子の画素電極選択
用スイ・ノチング素子として使用すると、ゲート電圧の
印加による薄−トランジスタのオンによってデータライ
ンから画素電極に印加された電圧が、薄膜トランジスタ
をオフさせた瞬間にゲート・ソース間容量（ＣＧｓ）と
液晶容量（ＣＬＣ）との比に応じて配分され、そのため
に画素電極電圧がデータ電圧よりも降下してしまうから
、次に画ｘｍ極が選択されるまでの１フレ一ム期１１３
）中における表示特性が悪くなってしまう。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲート電極とソース
電極との間およびゲート電極とドレイン電極との間にほ
とんど容量をもたない薄膜トランジスタを提供すること
にある。

Ｃ３題を解決するための手段〕 本発明の薄膜トランジスタは、上記目的を達成するため
に、ゲート電極と、ゲート絶縁膜と、ｎ型半導体層と、
ｎ型半導体層と、ソースおよびドレイン電極とを鏝えた
薄膜トランジスタにおいて、前記ｎ型半導体層は前記ゲ
ート電極と上下に対向させて形成し、前記ソースおよび
ドレイン電極は前記ゲート電極と上下に重ならない位置
に形成したものである。

〔作用〕

すなわち、本発明の薄膜トランジスタは、ソースおよび
ドレイン電極をゲート電極と上下に重ならない位置に形
成することによって、ゲート電極とソース電極との間お
よびゲート電極とドレイン電極との間に容量を発生させ
ないようにするとともに、ゲート電極とソースおよびド
レイン電極とを接続する１１型半導体層は前記ゲート電
極と上下に対向させ゛Ｃ形成して、ソースおよびドレイ
ン電極を上記Ω型半導体層を介してｎ型半導体層に接続
することにより、このｎ型半導体層にソースおよびドレ
イン電極としての作用をもたせてトランジスタ特性を確
保したものである。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は本実施例の薄膜トランジスタの断面を示したも
ので、図中１１はガラス等からなる基板であり、この基
板１１上にはＣ「等の金属からなるゲート電極１２が形
成されている。また、１３は上記ゲート電極２の上に基
板１のほぼ全面にイ・）たって形成されたＳＩＮ等から
なるゲート絶縁膜、１４はこのゲート絶縁膜１３の上に
形成された１−ａ−３ｌからなるｎ型半導体層であり、
このｎ型半導体層１４はゲート絶縁膜１３を介してゲー
ト電極１２と対向している。また、１５は上記ｎ型半導
体層１４の上に積層されたｎ”−ａ　−５１からなるｎ
型半導体層であり、このｎ型半導体層１５はゲート電極
１２と上下に対向させて形成され、チャンネル部におい
て分離されている。

１６および１７は上記ｎ型半導体層１５の上に形成され
たＣｒ等の金属からなるソース電極およびドレイン電極
であり、このソース、ドレイン電極１６．１７は、前記
ゲート電極１２と上下に重ならない位置に形成されて、
上記ｎ型半導体層１５を介してｎ型半導体層１４に接続
されている。なお、この実施例では、上記ｎ型半導体層
１５の分ＭＰＩＡ分（チャンネル部）の長さｐｌを５ｎ
、ソース２　ドレイン電極１６．１７とゲート電極１２
との水平方向の間隔Ｉ２を５．ｃｉｍ、ｎ型半導体層１
５のソース、ドレイン電極１６．１７からの突出長をｇ
３は９μ−としている。

第２図および第３図は上記薄膜トランジスタの静特性を
示しており、第２図はＶｏ　　（ドレイン電圧）−１０
ＶにおけるＶａ　　（ゲート電圧）１ｏ　　（ドレイン
電流）特性を示し、第３図はＶＧ−１５ＶにおけるＶＧ
−ＩＤ特性を示している。

しかして、上記薄膜トランジスタにおいては、ソースお
よびドレイン電極１６．１７をゲート電極１２と上下に
重ならない位置に形成しているから、ゲート電極１２と
ソース電極１６との間およびゲート電極１２とドレイン
電極１７との間の高Ｌｔ波領域における容量をほとんど
なくすことができる。

第６図は第４図および第５図に示した２種類の試験用素
子についてその周波数特性を調べた結果を示しており、
横軸は周波数（ＫＨｚ）、縦軸は、周波数を変化させて
求めた最大容４ｍ（Ｃ■ａＸ　）に対する各周波数での
８−１定容量（Ｃ）の割合（Ｃ／Ｃ５ａｘ）を示してい
る。上記試験用素子は、ガラス基板１１ａ上に下部金属
膜１２ａを形成し、その上にＳＩＮからなる絶縁膜１３
ａと、１−ａ−８ｌからなるｉ！４２半導体層１４ａと
を積層するとともに、このｌ型半導体層１４ａの上にｎ
”　−ａ−Ｓｌからなるｎ型半導体層１５ａを前記下部
金属膜１２ａと同一パターンに形成し、このｎ型半導体
層１５ａの上に、上部金属膜１８を形成したもので、第
４図の試験１１１素子は、上部金属膜１８を下部金属膜
１２ａとほぼ同じ面積（ａ、（ｉ　Ｘｌ０−３ｃｊ）に
形成したものとされ、第５図の試験用素子は、上部金属
膜１８を下部金属膜１２ａの１／３の面積に形成したも
のとされている。なお、第４図および第５図において、
１９は上部金属膜１８から絶縁膜１３ａまでの積層膜の
一部に形成された、下部金属膜′１２ａに電圧を印加す
るための開口である。

この２ＦＪ類の試験用素子について、下部金属膜１２ａ
に３５Ｖの試験電圧を印加してその周波数特性を調べた
ところ、第４図の試験用素子のように゛上部金属膜１８
を下部金属膜１２ａとほぼ同じ面積にしたものの周波数
特性は第６図に破線で示すような特性であり、この第４
図の試験用素子は、最大で（ｉ５　ｐＦ程度の容量をも
っている。これに対して、第５図の試験用素子のように
上部金属膜１８を下部金属膜１２ａの１／３の面積にし
たものの周波数特性は第６図に実線で示すような特性で
あり、この第５図の試験用素子は、低周波領域（１，０
ＫＩＩｚ）では最大で６３９Ｆ’と第４図の試験用素子
と同程度の容量をもつが、高周波領域（１，０Ｍ　ｌｌ
ｚ　）では１９　ｐＦ　（Ｃ／　Ｃｏａｘ　−０，３）
　シか容量をもたない。なお、第５図の試験用素子が低
周波領域で第４図の試験用素子と同程度の容量をもつの
は、ｔＵ半導体層１４ａの上に下部金属膜１２ａと同一
パターンに形成されているｎ型半導体層１５ａが低周波
領域では電極として働くためであり、ｎ型半導体層１５
ａだけの単一層の領域は、低周°波領域では容量をもた
ない。

すなわち、ゲート電極１２とソース電極１６との間およ
びゲート電極１２とドレイン電極１７との間の容量は、
ゲート電極１２（こ対するソースおよびドレイン電極１
６．１７の重なり部分の面積によって変わるのであり、
上記実施例の薄膜トランジスタのように、ソースおよび
ドレイン電極１６．１７をゲート電極１２と上下に重な
らない位置に形成すれば、ゲート電極１２とソース電極
１６との間およびゲート電極１２とドレイン電極１７と
の間の高周波領域での容量は、第６図に実線で示した特
性よりもさらに小さくなる。

しかも、上記実施例の薄膜トランジスタでは、ゲート電
極１２とソースおよびドレイン電極１６゜１７とを接続
するｎ型半導体層１５を前記ゲート電極１２と上下に対
向させて形成して、ソースおよびドレイン電極１６．１
７を上記ｎ型半導体層１５を介してｉ型半導体層１４に
接続しているがら、前述したようにｎ型半導体層１５に
ソースおよびドレイン電極としての作用をもたせてトラ
ンジスタ特性を確保することができる。

すなわち、単にゲート電極１２とソース電極１６との間
およびゲート電極１２とドレイン電極１７との間の容量
をなくすのであれば、第７図に示す薄膜トランジスタの
ように、ソースおよびドレイン電極１６．１７とｎ型半
導体層１５とをゲート電極１２と上下に重ならない位置
に形成すればよいが、これでは、ゲート電極１２にゲー
ト電圧を印加しても薄膜トランジスタは動作せず、オン
ｍ　ＷＥ　（Ｉ　ｏＮ）が全く流れなくなってしまう。

そこで、上記実施例の薄膜トランジスタでは、ゲート電
極１２とソースおよびドレイン電極１６゜１７とを接続
するｎ型半導体層１５はゲート電極１２と上下に対向さ
せて形成し、ソースおよびドレイン電極１６．１７だけ
をゲート電極１２と上下に重ならない位置に形成したの
であり、このようにすれば、第２図および第３図に示し
たように、Ｖ　１）　＝　ＩＯＶ　、　Ｖ　ａ　−１５
Ｖで１．が１．５μＡ程度流れるから、トランジスタ特
性を確保することかできる。

そして、例えばＴＰＴアクティブマトリックス型液晶表
示素子の画素電極選択用スイッチング素子として使用さ
れる薄膜トランジスタの場合、１ＯＮの必要なゲートＯ
Ｎ時間は約６０μＳｅｅで周波数に換算すると１７Ｋ）
ｌｚであり、また、ゲート・ソース間容量　（Ｃａｓ）
の悪影響がでるゲートパルスの立ち下がり時間は約００
μ５（ｌｅで周波数に換算すると２０ＭＨｚである。そ
して、上記実施例の薄膜トランジスタのように、ソース
、ドレインのゲート電極１２と対向する部分をｎ型半導
体層１５だけ）１１１−Ｊｍトスレバ、ゲートＯＮ時間
（１７Ｋ）Ｉｚ）テはｎ型半導体層１５がソース、ドレ
イン電極として働いてオン電流（１ＯＮ）が流れ、また
ゲーｉ・立ち下がり時間（２０Ｍ　Ｈｚ　）ではゲート
・ソース問答１１（Ｃｃｓ）をもたないから、薄膜トラ
ンジスタをオフさせた瞬間に画素電極電圧がゲート・ソ
ース間容量（Ｃａｓ）と液晶容量（ｃＬｃ）との比に応
じて配分されることはなく、したがって、次に画素電極
が選択されるまでの１フレ一ム明間中における表示状態
を維持することができる。

なお、上記実施例では、逆スタガー型の薄膜トランジス
タについて説明したが、本発明は、スタガー型、逆スタ
ガ−型、コブラナー型の薄膜トランジスタにも適用する
ことができるし、また、ＴＰＴアクティブマトリックス
型液晶表示素子の画素電極選択用スイッチング素子とし
て使用される薄膜トランジスタに限らず、その他の用途
に使用される薄膜トランジスタにも適用することができ
る。

〔発明の効果〕

本・発明の薄膜トランジスタは、ゲート電極と、ゲート
絶縁膜と、ｉ型半導体層と、ｎ型半導体層と、ソースお
よびドレイン電極とを備えた薄膜トランジスタにおいて
、前記ｎ型半導体層は前記ゲート電極と上下に対向させ
て形成し、前記ソースおよびドレイン電極は前記ゲート
電極と」二下に重ならない位置に形成したものであるか
ら、ゲート電極とソース電極との間およびゲート電極と
ドレイン電極との間の容量をほとんどなくすことができ
るし、またトランジスタ特性も確保することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す薄膜トランジスタの断
面図、第２図および第３図は同じく薄膜トランジスタの
ｖ６　ｆＤ特性図およびＶＤｆ図、第６図は第４図およ
び第５図の試験用素子の周波数特性図、第７図はソース
およびドレイン電極とｎ型半導体層とをゲート電極と上
下に重ならない位置に形成した薄膜トランジスタの断面
図、第８図は従来の薄膜トランジスタの断面図である。 １１・・・基板、１２・・・ゲート電極、１３・・・ゲ
ート絶縁膜、１４・・・ｉ！４２半導体層、１５・・・
ｎ型半導体層、１６・・・ソース電極、１７・・・ドレ
イン電極。 出願人　カシオ計算機株式会１土 第１図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. ゲート電極と、ゲート絶縁膜と、ｉ型半導体層と、ｎ型
   半導体層と、ソースおよびドレイン電極とを備えた薄膜
   トランジスタにおいて、前記ｎ型半導体層は前記ゲート
   電極と上下に対向させて形成し、前記ソースおよびドレ
   イン電極は前記ゲート電極と上下に重ならない位置に形
   成したことを特徴とする薄膜トランジスタ。