KR100394838B1 - 액정 표시장치 - Google Patents

Abstract

투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 가로방향 전계 구동방식의 액정 표시장치에 있어서, 상기 반도체층은 게이트 길이방향의 폭이 게이트 길이와 동일하게 구성되어 있다.

Description

액정 표시장치{Liquid Crystal Display Apparatus}

본 발명은 횡방향 전계 구동방식 또는 트위스트 네마틱방식의 액정 표시장치에 관한 것으로서, 특히 잔상이 적은 고 표시품질의 액정 표시장치에 관한 것이다.

최근에, 배향된 분자의 분자축이 기판에 대하여 수평방향으로 회전되는 IPS 방식(In Plane Switching type)(또는 횡방향 전계 구동방식)의 액정 표시장치에 대한 연구가 이루어지고 있다.

상기 IPS방식의 액정 표시장치의 특징은 트위스트 네마틱(TN: Twist Nematic)방식의 액정 표시장치와 비교하여 넓은 시야각을 얻을 수 있다는 점이다.

도 24는 종래의 IPS방식을 이용한 액정 표시장치(이하 LCD장치라고 한다)의 TFT 소자부의 단면도이다. 도 24에 있어서, 상기 TFT는 투명 기판상에 적층된 게이트 전극(101), 게이트 절연막(102), 반도체층(103), 소스 전극(104), 드레인 전극(105) 및 절연막(106)에 의해 형성되된다. 반도체층(103)은 게이트 전극(101)으로부터 돌출하도록 형성되어 있다.

백 라이트로부터 액티브 매트릭스의 후면에 입사하는 광은 게이트 전극에 의해 차광된다. 그러나, 전술한 바와 같이, 반도체층이 게이트 전극으로부터 돌출하는 경우에, 반도체층의 돌출부에 백 라이트의 광이 직접 충돌하여 다량의 광 리크전류가 흘러 잔상을 유발한다.

또한, 액정의 투과율이 낮은 IPS방식의 액정 표시장치는 백 라이트의 광량을 증가시키면 외측으로 향한 돌출부에 의해 리크전류가 증가하여 잔상의 레벨이 악화된다는 문제점을 지니고 있다.

액정재료, 배향막 및 절연막의 특성을 제어하여 잔상을 개선하는 방법은 예컨대 일본국 특개평 7-159786호공보에 의해 제안되어 있다. 상기 공지기술에서, 액정의 저항치를 내림으로써 잔상이 감소된다. 그러나, 상기 방법에서 액정중의 가동 이온의 수가 증가되고 액정은 저저항이다. 따라서, 도 25에 도시된 바와 같이, 종래의 기술에 비해 백채널의 오목부에 보다 많은 가동 이온이 흡착된다. 그 결과, 리크전류가 증가하여 잔상 레벨의 개선을 불가능하게 한다.

반면에, 반도체층이 게이트 전극보다 작은 경우에 게이트 전극과 드레인 전극/소스 전극의 중첩은 상기 부분의 기생용량을 증가시킨다. 따라서, 화소전극에 유지되야 할 목표 전위에 편차를 야기하는 필드스루(field through)라고 부르는 현상을 유발한다. 상기 현상은 화면상의 플리커(flicker)로서 나타난다.

또한, 드레인 전극/소스 전극과 반도체층의 중첩은 온(ON) 전류를 확보하기 위해서 일정한 면적을 필요로 한다.

또한, 소스 전극과 반도체층의 중첩은 필요한 저항성 접촉을 위해 소정의 면적을 필요로 한다.

전술한 문제점을 고려하여 잔상 레벨를 향상하기 위해서 게이트 세로방향으로의 반도체층의 폭을 게이트 길이와 동일하게 하는 것이 바람직하다고 여겨진다.

또한, 반도체층을 게이트 전극에 관하여 양호하게 형성하는 방법으로서, 게이트 전극의 후면으로부터 레지스트 노광을 실행하는 방법이 있다. 상기 방법은 게이트 전극을 패터닝하는 단계와, 그 위에 반도체층을 형성하는 단계와, 다시 그 위에 레지스트를 형성하는 단계와, 게이트 전극의 후면으로부터 노광을 하는 단계를 포함한다. 상기 경우에, 레지스트는 게이트 전극의 패턴를 따라 노광된다. 따라서, 반도체층은 게이트 전극에 관하여 양호하게 형성된다.

전술한 문제점을 고려하여, 잔상의 레벨을 감소하기 위해 채널의 길이방향으로의 반도체층의 폭을 채널 길이방향으로의 게이트의 폭과 동일하게 하는 것이 양호하다고 여겨진다.

또한, 게이트 전극에 관해 반도체층을 양호하게 형성하는 방법으로서, 게이트 전극을 형성한 후에 반도체 기판을 형성하기 위한 액티브 매트릭스 기판의 후면으로부터 노광을 실행하는 방법이 있다(후면 노광법). 상기 방법은 게이트 전극을 패터닝하는 단계와, 그 위에 반도체층을 형성하는 단계와, 그 위에 다시 레지스트를 형성하는 단계와, 액티브 매트릭스 기판의 후면으로부터 노광을 하는 단계를 포함한다. 상기 경우에, 게이트 전극의 패턴상의 부분을 제외한 레지스트가 노광된다. 따라서, 반도체층으 게이트 전극에 대해 양호하게 형성된다.

그러나, 반도체층을 게이트 전극의 후면으로부터 레지스트 노광에 의해 게이트 전극에 관해 적절히 형성하는 경우에, 상기 후면으로부터 노광을 위해 사용된부분은 비정질 실리콘층에 의해 흡착된다.

또한, 상기 방법은 액팁브 매트릭스 기판의 후면이 쉽게 스크래치되어 실용적으로 사용될수 없다는 문제점을 지닌다.

본 발명의 목적은 종래에 비해 특별한 단계를 실행하지 않으면서 박막 트랜지스터의 오프 상태에서의 리크전류의 증가시키지 않고, 반도체층이 게이트의 길이와 동일한 게이트의 길이방향으로의 폭을 갖고 저저항의 액정이 사용되는 잔상이 적은 고 표시품질의 액정 표시장치를 제공함에 있다.

또한, 본 발명의 다른 목적은 반도체층이 게이트 전극에 대해 적합하게 용이하게 형성될 수 있는 액정 표시장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 종래에 비해 특별한 단계를 실행하지 않으면서 박막 트랜지스터의 오프 상태에서의 리크전류의 증가시키지 않고 잔상이 적은 고 표시품질의 액정 표시장치를 제공함에 있다.

본 발명의 또 다른 목적은 반도체층이 게이트 전극에 대해 적합하게 용이하게 형성될 수 있는 액정 표시장치의 제조방법을 제공함에 있다.

본 발명의 한 특징은 투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 가로방향 전계 구동방식의 액정 표시장치로서, 상기 반도체층은 게이트 길이방향의 폭이 게이트 길이와 동일하게 되어 있다.

본 발명의 한 특징은 반도체층과 게이트 전극을 형성하기 위해 단일한 마스크를 사용하는 포토레지스트 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법에 있다.

또한, 본 발명의 한 특징은 투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및, 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 가로방향 전계 구동방식의 액정 표시장치로서, 상기 반도체층은 게이트 길이방향의 폭이 채널 길이방향의 게이트 전극의 폭과 동일하게 되어 있다.

본 발명의 한 특징은 투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및, 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 가로방향 전계 구동방식의 액정 표시장치로서, 상기 반도체층은 게이트 길이방향의 폭이 제조 공정중의 위치상의 마진을 고려하여 게이트 길이보다 0 내지 5㎛ 좁게 되어 있다.

본 발명의 한 특징은 상기 액정의 고유저항은 5 ×10¹²Ωcm 이하인 것을 특징으로 하고 있는 액정 표시장치에 있다.

본 발명의 한 특징은 상기 반도체층은 상기 게이트 길이방향에 따른 한 변의 일부가 제거된 것을 특징으로 하는 액정 표시장치에 있다.

본 발명의 다른 특징은 채널 길이방향에 수직인 방향을 따른 한 변의 일부는게이트 전극의 외측으로 돌출하고 있다는 점이다.

본 발명의 다른 특징은 상기 반도체층은 상기 채널 길이방향에 한 변의 일부가 제거되며 채널 길이방향에 수직인 방향을 따른 한 변의 일부눈 상기 게이트 전극의 외측으로 돌출한다는 점이다.

본 발명의 다른 특징은 투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 트위스트 네마틱 방식(twisted nematic type)의 액정 표시장치로서, 상기 반도체층은 채널 길이방향에 수직인 방향을 따른 한 변이 게이트 전극의 측으로 부분적으로 돌출하고 있다.

본 발명의 한 특징은 투명 기판상에 형성된 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극/드레인 전극을 각각 갖는 다수의 TFT를 포함하는 어레이 기판, 및 상기 어레이 기판에 대향하도록 배치된 대향 기판을 구비한 트위스트 네마틱 방식(twisted nematic type)의 액정 표시장치로서, 상기 반도체층은 채널 길이방향을 따른 한 변이 부분적으로 제거되며 채널 길이방향에 수직인 방향을 따른 한 변은 게이트 외측으로 돌출하는 것을 특징으로 하고 있다.

본 발명의 한 특징은 반도체층과 게이트 전극을 형성하기 위해 단일한 마스크를 사용하는 포토레지스트 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법에 있다.

도 1은 본 발명의 제1 실시예에 따른 액정 표시장치의 단위화소의 확대 평면도.

도 2는 도 1의 A-A'선 주위에 관한 단면도.

도 3은 액정 표시장치의 제조방법의 공정도.

도 4는 도 1에서 점선으로 표시된 부분의 확대도.

도 5는 아일랜드(island)의 돌출부의 폭과 광 리크전류 사이의 관계를 도시하는 도면.

도 6은 아일랜드의 돌출부의 폭과 잔상 레벨 사이의 관계를 도시하는 도면.

도 7은 액정의 저항과 장기간의 잔상 사이의 관계를 도시하는 도면.

도 8은 아일랜드의 세로 방향의 윤곽선이 게이트의 세로 방향의 윤곽선과 온라인으로 되는 제조방법을 설명하는 공정도.

도 9는 아일랜드 구조의 다른 예를 도시하는 도면.

도 10은 아일랜드 구조의 또 다른 예를 도시하는 도면.

도 11은 아일랜드 구조의 또 다른 예를 도시하는 도면.

도 12는 반도체층의 일부분이 제거되고 또는 확대된 이유를 설명하는 도면.

도 13은 도 1에서 점선으로 표시된 부분의 확대도.

도 14는 아일랜드 돌출부의 폭과 광 리크전류 사이의 관계를 도시하는 도면.

도 15는 아일랜드 돌출부의 폭과 잔상 레벨 사이의 관계를 도시하는 도면.

도 16은 액정의 저항과 장기간의 잔상 사이의 관계를 도시하는 도면.

도 17은 제1의 실시예에 따른 아일랜드의 구성의 다른 예에 관한 도면.

도 18은 제1의 실시예에 따른 아일랜드의 구성의 또 다른 예에 관한 도면.

도 19는 제1의 실시예에 따른 아일랜드 구성의 또 다른 예에 관한 도면.

도 20은 본 발명의 제2 실시예에 따른 액정 표시장치의 단위화소의 확대 평면도.

도 21은 도 20의 A-A'선 주의에 관한 단면도.

도 22는 제2 실시예에 따른 아일랜드 구조의 예를 도시하는 도면.

도 23은 제2 실시예에 따른 아일랜드 구조의 다른 예를 도시하는 도면.

도 24는 종래의 IPS방식을 이용한 액정 표시장치의 TFT 소자부의 단면도.

도 25는 액정중의 가동 이온의 백 채널에의 흡착 모델을 도시하는 도면.

<도면의 주요부호에 대한 간단한 설명>

1 : 주사선 2 : 신호선

3 : 화소전극 4 : TFT

5 : 게이트 전극 6 : 드레인 전극

7 : 반도체층 8 : 공통전극

9 : 게이트 절연막 10 : 실리콘막

11 : 전극층 13 : 패시베이션막

14 : 유리기판 15 : 배향막

16 : 소스 전극

다음에, 본 발명의 바람직한 실시예를 도면을 근거로하여 기술한다.

제1 실시예

도 1은 본 발명의 제1 실시예에 따른 액정 표시장치의 단위화소의 확대 평면도이다. 매트릭스의 형상으로 배치된 주사선(1)과 신호선(2)에 의해 구획된 영역에는 TFT(박막 트랜지스터)(4) 및 상기 TFT에 접속된 화소전극(3)이 형성되어 있다. 상기 TFT(4)는 절연막(도시되지 않음)을 경유하여 TFT를 형성하도록 상부에 반도체층(7)이 형성된 게이트 전극(5)을 포함한다. 또한, 그 상부에는 반도체층(7)이 삽입되도록 화소전극(소스 전극)(3) 및 드레인 전극(6)이 형성되어 있다. 또한, 게이트 전극(5)은 주사선(1)에 접속되고 드레인 전극(6)은 신호선(2)에 접속된다. 도면부호 8은 게이트 전극과 동일한 층상에 위치된 공통전극을 나타낸다.

도 2는 도 1의 A-A'선 주위의 단면도이다. 주목할 점은 동일한 구성요소에는 동일한 도면부호를 붙인다는 점이다. 유리기판(14)상의 일부의 상부에 게이트 전극(5)이 형성된다. 상기 동일 층상에 그리고 동일 제조 단계에서, 공통전극(8)은 빗살(comb)의 형상으로 형성되어 있다. 상기 게이트 전극(5)과 공통전극(8)을 완전히 피복하도록 게이트 절연막(9)이 형성된다.

상기 게이트 전극(5)상에는 게이트 절연막(9)을 경유하여 TFT(4)의 반도체층이 되는 실리콘막(10)과 콘택트를 보충하기 위한 인과 같은 불순물에 의해 도핑된 실리콘막으로 이루어지는 전극층(11)을 적층한 아일랜드가 형성된다. 상기 아일랜드는 제조시의 위치상의 마진을 고려하여 게이트 길이방향의 폭이 게이트 길이보다0 내지 2㎛ 좁게 형성된다.

또한, 상기 아일랜드의 일부상에 화소전극(3) 및 드레인 전극(6)이 형성된다. 그 후, 불순물에 의해 도핑된 실리콘막으로 이루어진 전극층(11)의 일부가 제거되어 TFT(4)의 채널부를 형성한다.

또한, 표시에 기여하는 화소부에서, 화소전극(3)은 서로 맞물리도록 빗살 형상으로 배치된 공통전극(8)과 평행하게 형성된다. 여기서, 공통전극(8)과 화소전극(3) 사이에는 보조용량이 형성된다. 상기 화소전극(3)과 공통전극(8)은 게이트 절연막(9)을 경유하여 서로 대면한다. 액정을 구동하도록 대향하는 화소전극(3)과 공통전극(8)의 사이에는 전압이 인가된다.

또한, TFT(4) 및 화소전극(3)의 전면을 피복하도록 패시베이션막(13)이 형성된다. 게이트 전극(5) 및 드레인 전극(6)의 연장부는 각각 도 1에 도시된 주사선(1) 및 신호선(2)이 된다.

게이트 전극(5), 화소전극(3) 및 드레인 전극(6)은 Al, Cr, Ta, Ti, Mo, W, Nb 및 Pb로 이루어진 그룹으로부터 선택된 금속막, 또는 상기 금속들을 사용한 합금 또는 이들의 적층막의 스퍼터링 또는 증착법에 의해 형성된다.

게이트 절연막(9) 및 패시베이션막(13)은 예컨대, 플라즈마 CVD법 또는 스퍼터링법에 의해 형성된 질화실리콘막 또는 산화실리콘막과 같은 절연막에 의해 형성된다. 또한, 게이트 절연막(9)은 게이트 전극(5) 및 주사선(1)의 일부를 산화함으로써 형성하여도 좋다. 또한, 상기 게이트 절연막(9)은 산화막과 질화실리콘막 또는 산화실리콘막의 적층막이어도 양호하다.

채널 반도체층이 되는 실리콘막(10) 및 불순물에 의해 도핑된 실리콘막으로 이루어지는 전극층(11)은 예컨대, 플라즈마 CVD 법에 의해 형성된 비정질 실리콘막 또는 다결정 실리콘막에 의해 형성된다.

도 3의 a 내지 e는 도 1 및 도 2에 도시된 액정 표시장치의 제조 단계를 도시하고 있다. 도 3의 오른쪽 절반은 평면도를 도시하고 있고 도 3의 왼쪽 절반은 짧은변 방향으로의 중심선 부근의 단면도를 도시하고 있다.

우선, 도 3의 a에 있어서, 유리기판상에 게이트 전극이 형성된다. 다음에, 도 3의 b에 있어서, 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층이 차례로 적층된다. 다음에, 도 3의 c에 있어서, n형 비정질 실리콘층과 비정질 실리콘층이 동시에 선택적으로 에칭되어 아일랜드 형상을 얻는다. 여기서, 비정질 실리콘층의 에지가 게이트 전극과 일치되도록 아일랜드 모양이 형성된다. 다음에, 도 3의 d에 있어서, 소스/드레인 전극이 형성되고 채널 에칭이 실행된다. 최종적으로, 도 3의 e에 있어서, 패시베이션막이 형성된다.

다음에, 본 발명의 구성이 상기와 같은 화소구성을 갖는 액정 표시장치에 적용되는 경우에 아일랜드 구성의 특정 예에 대한 설명이 주어질 것이다.

도 4는 도 1의 점선부(B)에 의해 정의된 부분에 대한 확대도이다. 주목할 점은 동일한 구성요소는 동일한 도면부호에 의해 표시될 것이라는 점이다.

세로 방향으로의 아일랜드의 윤곽선은 세로방향으로의 게이트 전극의 윤곽선과 온라인이 되는 것이 바람직하지만, 아일랜드를 형성하는 노광 프로세스에서의 위치장착의 마진을 고려하여 게이트 전극의 세로방향의 윤곽선으로부터 0 내지 2㎛정도 오목하게 들어간다. 채널 길이와 채널 폭의 비(W1/L)의 값은 예컨대 20/8 ≥ W1/L ≥ 20/10이다.

도 5는 게이트 전극으로부터 돌출한 아일랜드의 한 측변의 돌출부의 폭과 광 리크전류 사이의 관계를 도시하고 있다. 상기 도면은 게이트 전극으로부터 아일랜드가 돌출함에 따라 광 리크전류는 증가되고 돌출부의 폭이 감소됨에 따라 광 리크가 억제됨을 보여주고 있다.

도 6은 실험 데이터에 따라 아일랜드의 돌출부의 폭과 잔상 레벨 사이의 관계를 도시하고 있다. 잔상 레벨은 5단계로 평가된다. 즉, ◎는 정면에서 전혀 보이지 않는 것, Ｏ는 정면에서는 보이지 않지만 비스듬하게는 어렴풋이 보이는 것, △는 정면에서 어렴풋이 보이는 것, ×는 정면에서 보이는 것, ××는 정면에서 분명히 보이는 것을 나타내고 있다. △까지의 레벨이 허용가능하다고 여겨진다면 돌출부의 폭은 2㎛ 이하인 것이 바람직하다.

또한, 도 7은 아일랜드의 돌출부의 폭이 2㎛이하인 경우에 액정의 저항과 장기간의 잔상 사이의 관계를 도시하고 있다. 즉, 도 7은 액정 저항이 변하는 동안 잔상의 변화를 그래프로서 도시하고 있다.

상기 그래프에서, 수평축은 액정의 저항을 나타내고 수직축은 장기간의 잔상의 레벨을 나타낸다. 상기 그래프는 다음과 같이 실행된 실험에 따른 것이다. 고정된 패턴은 24시간 동안 표시된 후 중간 계조(gradation)로서 흑과 백의 중간레벨의 밝기로 복귀할 때 고정된 패턴이 어느정도 육안으로 보이는가를 보는 육안 관찰이 이루어 진다. △까지의 레벨이 허용가능하다과 여겨지면 액정의 고유저항은5×10¹²[Ωcm] 이하로 하는 것이 양호하다.

다음에, 세로방향으로의 아일랜드의 윤곽선이 세로방향으로의 게이트의 윤곽선과 온라인이 되기 쉽게 해주는 액정 표시장치의 제조방법에 관한 설명이 주어질 것이다. 도 8은 그 제조방법에 관한 제조 단계를 도시하고 있다. 도면의 오른쪽절반은 평면도이고 도면의 왼쪽 절반은 짧은변 방향의 중심선 주위의 단면도이다.

먼저, 도 8의 a에 있어서, 게이트 금속이 형성된다. 도 8의 b에 있어서, 상기 게이트 금속상에 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층, 및 소스드레인 금속층이 형성된다. 다음에, 도 8의 c에 있어서, 게이트금속, 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층, 및 소스드레인 금속층이 하나의 포토레지스트 단계에서 주사선으로서의 게이트 전극의 패턴에 따라 선택적으로 에칭되어 패터닝된다.

다음에, 도 8의 d에 있어서, 소스 드레인 금속층은 패터닝되어 소스/드레인 전극을 형성하고 상기 패턴으로 채널 에칭이 실행된다. 그 후, 도 8의 e에 있어서, 비정질 실리콘층이 아일랜드 모양의 비정질 실리콘층을 패터닝하기 위해 선택적으로 에칭된다. 다음에, 도 8의 f에 있어서, 패시베이션 절연막이 형성되고, 콘택트용의 소스/드레인 부분이 제거된다. 최종적으로, 도 8의 g에 있어서, 신호배선 및 화소전극 형성이 실행된다.

상기 제조방법이 제조 단계의 횟수를 줄일 수는 없지만, 도 8의 c에 있어서, 비정질 실리콘층 및 n형 비정질 실리콘층은 게이트 전극의 패턴으로 패터닝되기 때문에 세로 방향으로의 아일랜드의 윤곽선을 세로방향으로의 게이트의 윤곽선과 온라인으로 형성할 수 있다. 즉, 반도체층을 게이트 전극에 대해 적합하게 형성할 수 있다. 또한, 상기 제조방법에 의하면, 반도체층을 형성하기 위해 게이트 전극의 후면으로부터의 레지스트의 노광은 비정실 실리콘층에서 광 흡수가 발생한다는 문제점을 제거할 수 있다.

제2 실시예

이하, 아일랜드 구조의 제2 실시예가 도 9, 도 10 및 도 11에 도시되어 있다. 상기 실시예는 도 4에 도시된 구성과 비교하여 리크전류를 더욱 감소시킬 수 있다. 또한, 주목할 점은 도 9 내지 도 11의 구성은 단지 예시로서 본 발명은 상기 구성들에 한정되는 것은 아니다.

도 9는 게이트 길이방향을 따른 한 변의 중심부가 제거된 반도체층(7)의 구성을 도시하고 있다. 도 10은 게이트 길이방향을 따른 한 변의 일부가 제거되고 게이트 폭 방향을 따른 일부가 게이트 전극의 외측에 확대된 반도체층(7)의 구조를 도시하고 있다. 도 11은 게이트 폭 방향을 따른 한 변의 일부가 게이트 전극의 외측에 확대된 반도체층(7)의 구조를 도시하고 있다.

도 9 내지 도 11에 도시된 반도체층의 상기와 같은 구성에 의하여 리크 전류가 감소될 수 있는 이유가 이하에서 설명될 것이다.

도 12의 a에 도시된 바와 같이 실험적인 사실로서, 게이트가 오프되는 경우의 리크전류는 각각의 패스를 고려하면 I2 = I3 << I1 = I4가 된다. I1 및 I4가 큰 이유는 화소전극(3) 및 드레인 전극(6)이 차페되지 않아 상기 패스중에 캐리어가쉽게 발생되기 때문이다. 반면에, I1 및 I4는 온(ON) 전류에 기여하지 않는다.

따라서, 도 12의 b에 도시된 바와 같이, I1 및 I4상의 반도체층의 일부가 제거되는 경우에 도 12의 a에 비해 온 전류를 유지한 채로 오프 전류가 감소될 수 있다.

또한, 도 12의 c에 도시된 바와 같이, 반도체층의 일부분이 게이트 전극 외측에 확대되는 경우에 확대된 부분에 인가된 광에 의해 발생된 포토 캐리어를 이용함으로써 온 전류를 증가시킬 수 있다.

전술한 액정 표시장치에서, 박막 트랜지스터(TFT)의 채널부는 게이트 전극에 의해 차폐되고, 그에 따라, 반도체층으로의 광입사에 의해 유발된 포토 캐리어의 발생을 억제할 수 있다. 따라서, 스위칭 특성인 온/오프의 비를 향상시킬 수 있다. 따라서, 백색 표시부와 흑색 표시부에 적당한 전압이 인가되고 그에 따라 장기간의 잔상을 억제하여 고 표시품질을 얻을 수 있다.

종래에는 24시간 동안 백색과 흑색의 체커블랙(checker black)의 고정된 표시패턴이 인가(잔상시험)된 후 중간계조로 전환되는 경우에 패턴들 사이의 경계선이 분명하게 남아 고정 표시패턴의 콘트라스트가 분명하게 된다. 그러나, 본 발명의 전술한 구성이 적용되는 경우에 잔상시험 후 중간계조로의 전환은 고정 표시패턴이 불명확하게 되는 결과가 되어 콘트라스트의 차이가 없어진다.

또한, 주목할 점은 본 발명은 리크전류에 의해 발생된 잔상을 감소기키기 위해서 게이트 방향의 반도체층의 폭을 게이트 길이와 동일하게 한다는 점이다. 전술한 실시예에서는 게이트 전극의 길이보다 0 내지 2㎛ 정도 좁은 폭으로 형성된 반도체층에 대한 설명이 이루어졌는데, 이것은 제조과정 중에 위치상의 마진을 고려한 것이다. 반도체층이 게이트 전극보다 오목한 경우에 게이트 전극과 드레인 전극/소스 전극은 중첩되어 기생용량을 증가시켜 피드스루(feed-through)라고 하는 현상에 기인한 플리커를 야기시킨다. 상기와 같은 문제를 대처하기 위해, 제조과정 중의 위치상의 마진을 고려하여, 게이트 전극으로부터의 반도체층의 오목함은 최대 2㎛으로 제한된다.

전술한 바와 같이, 본 발명에 따른 액정 표시장치에서, 반도체층은 게이트의세로 방향으로의 폭이 게이트 길이와 동일하게 형성되고 그에 따라 백 라이트로부터 방출되고 액정 표시장치로 입사되는 백 라이트는 반도체층에 직접 들어오지 않는다. 따라서, 채널부의 리크전류를 대폭 감소시킬 수 있고 잔상을 철저히 감소시킬 수 있다.

또한, 본 발명에서 반도체층은 게이트 길이방향으로의 폭이 게이트 길이와 동일하게 형성되므로, 비교적 적은 게이트/소스 용량 또는 게이트/드레인 용량(기생 용량)을 달성하여 필드 스루(field through) 전압을 감소시킬 수 있다.

또한, 본 발명에 따른 액정 표시장치의 제조방법에서, 반도체층과 게이트 전극은 동일한 마스크를 사용하는 포토레지스트 단계에서 형성된다. 따라서, 게이트 전극에 관해 적합하게 반도체층을 형성할 수 있다. 따라서, 게이트 전극의 후면으로부터의 레지스트 노광을 사용하여 게이트 전극에 관해 적합하게 반도체층을 형성한 결과는 비정질 실리콘층에서의 광 흡수로 이어져 제조를 불가능하게 하는 종래 제조방법에서 지진 문제점을 해결하는 것이 가능하다.

제3의 실시예

본 발명의 제3의 실시예에 대한 상세한 기술이 첨부된 도면을 참조하여 이루어질 것이다. 여기서, 상기 실시예의 동일한 구성에 대해서는 제1 및 제2의 실시예의 동일 도면을 사용한다.

도 1은 본 발명의 제1 실시예에 따른 IPS방식의 액정 표시장치의 액티브 매트릭스기판의 단위화소의 확대 평면도이다. 매트릭스 형상으로 배치된 주사선(1)과 신호선(2)에 의해 구획된 영역내에서, TFT(박막 트랜지스터)(4) 및 상기 TFT에 접속된 화소전극(3)이 형성되어 있다. TFT(4)는 절연막(도시되지 않음)을 경유하여 TFT를 형성하기 위한 반도체층(7)이 상부에 형성된다. 또한, 상기 상부에, 반도체층(7)을 삽입하도록 화소전극(소스 전극)(3) 및 드레인 전극(6)이 형성되어 있다. 또한, 게이트 전극(5)은 주사선(1)에 접속되고 드레인 전극(6)은 신호선(2)에 접속되어 있다. 도면번호 8은 게이트층으로서 동일한 층상에 위치된 공통전극을 나타낸다.

도 2는 도 1의 A-A'선 주위의 대향하는 컬러필터를 포함하는 액정 표시장치의 부분 단면도이다. 주목할 점은 동일한 구성소자는 동일 도면부호에 의해 표시된다는 점이다. 유리기판(14)의 일부의 상부에 게이트 전극(5)이 형성된다. 동일 층상에 그리고 동일한 제조 단계에서, 공통전극(8)은 빗살(comb)의 형상으로 형성된다. 절연막(9)은 게이트 전극(5)과 공통전극(8)을 완전히 피복하도록 형성된다.

상기 게이트 전극(5)상에서, 게이트 절연막(9)을 경유하여 TFT(4)의 반도체층이 되는 실리콘막(10)과 소스/드레인 전극과 저항성 콘택트를 보장하는 인과 같은 불순물에 의해 도핑된 실리콘층으로 이루어지는 전극층(11)을 적층하여 형성된 아일랜드가 형성된다. 제조시의 위치상의 마진을 고려하여, 상기 아일랜드는 채널 길이방향으로의 폭이 채널 길이방향의 게이트 전극의 폭보다 0 내지 5㎛정도 좁게 형성된다.

또한, 상기 아일랜드의 일 부분상에, 화소전극(3) 및 드레인 전극(6)이 형성된다. 그 후, 불순물에 의해 도핑된 실리콘막으로 이루어진 전극층(11)의 일부가 제거되어 TFT(4)의 채널부분을 형성한다.

더욱이, 표시에 기여하는 화소부에서, 교대로 맞물린 빗살 형상을 형성하도록 배치된 공통 전극(8)에 평행하게 화소전극(3)이 형성된다. 여기서, 보조 용량이 공통전극(8)과 화소전극(3)의 사이에 형성된다. 화소전극(3)과 공통전극(8)은 게이트 절연막(9)을 경유하여 서로 대면한다. 전압은 대향하는 화소전극(3)과 공통전극(8) 사이의 측면방향에서 인가되어 유리 기판(14)에 평행한 전계로서 평행성분을 발생시켜 액정을 구동한다.

또한, 상기 TFT(4)와 화소전극(3)의 전면을 피복하도록 패시베이션막(13)이 형성된다. 게이트 전극(5) 및 드레인 전극(6)의 연장부는 각각 도 1에 도시된 주사선(1)과 신호선(2)이 된다.

게이트 전극(5), 화소전극(3) 및 드레인 전극(6)은 Al, Cr, Ta, Ti, Mo, 및 W로 이루어진 그룹으로부터 선택된 금속막, 또는 상기 금속들을 사용한 합금막 또는 이들의 적층막의 스퍼터링 또는 증착법에 의해 형성된다.

게이트 절연막(9) 및 패시베이션막(13)은 예컨대, 플라즈마 CVD법 또는 스퍼터링법에 의해 형성된 질화실리콘막 또는 산화실리콘막과 같은 절연막에 의해 형성된다. 또한, 게이트 절연막(9)은 게이트 전극(5) 및 주사선(1)의 표면의 일부를 산화함으로써 형성하여도 좋다. 또한, 상기 게이트 절연막(9)은 산화막과 질화실리콘막 또는 산화실리콘막의 적층막이어도 양호하다.

반도체층이 되는 실리콘막(10) 및 불순물에 의해 도핑된 실리콘막으로 이루어지는 전극층(11)은 예컨대, CVD 법에 의해 형성된 비정질 실리콘막 또는 다결정 실리콘막에 의해 형성된다.

도 3의 a 내지 e는 도 1 및 도 2에 도시된 액정 표시장치의 제조 단계를 도시하고 있다. 도 3의 오른쪽 절반은 평면도를 도시하고 도 3의 왼쪽 절반은 짧은변 방향으로의 중심선 부근의 단면도를 도시하고 있다.

우선, 도 3의 a에 있어서, 유리기판상에 게이트 전극이 형성된다. 다음에, 도 3의 b에 있어서, 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층이 적층된다. 다음에, 도 3의 c에 있어서, 아일랜드 형상을 얻기위해 n형 비정질 실리콘층과 비정질 실리콘층이 동시에 선택적으로 에칭된다. 여기서, 비정질 실리콘층의 에지가 게이트 전극과 일치되도록 아일랜드 모양이 형성된다. 다음에, 도 3의 d에 있어서, 소스/드레인 전극이 형성되고 채널 에칭이 실행된다. 다음에, 도 3의 e에 있어서, 패시베이션막이 형성된다. 다음에, 도시되지 않았지만, 콘택트 홀이 패시베이션막과 게이트 절연막에 형성된다. 다음에, 투명성 도전막이 붙여져 패터닝되어 전극단자를 형성한다. 최종적으로, 어닐링이 실행되어 액티브 매트릭스를 완성한다.

다음에, 본 발명의 구성이 상기와 같은 화소구성을 갖는 액정 표시장치에 적용된 경우의 아일랜드의 구성의 특정 예에 대한 설명이 주어질 것이다.

도 13은 도 1의 점선부(B)에 의해 표시된 부분에 대한 확대도이다. 주목할 점은 동일한 구성요소는 동일한 도면부호로 표시될 것이라는 점이다.

채널 길이방향의 아일랜드의 윤곽선이 채널 길이방향에 수직인 방향의 게이트 전극의 윤곽선과 온라인으로 되는 것이 바람직하지만 아일랜드를 형성하는 노광 공정에서의 위치장착상의 마진을 고려하여 채널 방향에 수직인 방향의 게이트 전극의 윤곽선으로부터 0 내지 5㎛ 정도 오목하게 되어있다. 채널 길이와 채널 폭의 비(W1/L)의 값은 예컨대 20/8 ≥ W1/L ≥ 20/10이다.

도 14는 게이트 전극으로부터 돌출한 아일랜드의 한측변의 돌출부의 폭과 광 리크전류 사이의 관계를 도시하고 있다. 상기 도면은 게이트 전극으로부터 아일랜드의 돌출부가 증가함에 따라 광 리크전류가 증가되고 돌출부의 폭이 감소됨에 따라 광 리크가 억제됨을 보여주고 있다.

도 15는 육안 관찰에 따른 아일랜드의 돌출부의 폭과 잔상 레벨사이의 관계를 도시하고 있다. 잔상 레벨은 5단계로 평가된다. 즉, ◎는 정면에서 전혀 보이지 않는 것, Ｏ는 정면에서는 보이지 않지만 비스듬하게는 어렴풋이 보이는 것, △는 정면에서 어렴풋이 보이는 것, ×는 정면에서 보이는 것, ××는 정면에서 명확히 보이는 것을 나타내고 있다. △의 레벨까지 허용될 수 있다고 여겨진다면 돌출부의 폭은 0㎛ 이하인 것이 바람직하다. 잔상의 레벨은 발광의 중간 계조가 24시간 동안의 고정된 패턴의 표시 이후에 설정된 경우에 육안으로 평가된 것이다.

또한, 도 16은 채널 길이방향의 반도체층이 게이트 전극의 폭보다 0 내지 5㎛정도 작은 경우의 액정의 고유저항과 잔상 사이의 관계를 도시하고 있다. 즉, 도 16은 액정의 저항이 변하는 동안의 잔상이 변하는 것을 그래프로서 도시하고 있다.

상기 그래프에서, 수평축은 액정의 고유저항을 나타내고 수직축은 잔상 레벨을 나타낸다. △까지의 레벨이 허용될 수 있다고 하면 액정의 고유저항은 5×10¹²[Ωcm] 이하이면 양호하다.

다음에, 채널 길이방향에 수직인 방향의 아일랜드의 윤곽선이 채널 길이방향에 수직인 방향의 게이트의 윤곽선과 온라인이 되기 쉽게 해주는 액정 표시장치의 제조방법에 관한 설명이 주어질 것이다. 도 8은 그 제조방법에 관한 제조 단계를 도시하고 있다. 도면의 오른쪽절반은 평면도를 도시하고 있고 도면의 왼쪽 절반은 짧은변 방향의 중심선 주위의 단면도를 도시하고 있다.

먼저, 도 8의 a에 있어서, 게이트 금속이 형성된다. 도 8의 b에 있어서, 상기 게이트 금속의 상부에 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층, 및 소스드레인 금속층이 형성된다. 다음에, 도 8의 c에 있어서, 게이트금속, 게이트 절연막, 비정질 실리콘층, n형 비정질 실리콘층, 및 소스드레인 금속층이 한번의 포토레지스트 공정에서 주사선으로서의 게이트 전극의 패턴에 따라 선택적으로 에칭되어 패터닝된다.

다음에, 도 8의 d에 있어서, 소스드레인 금속층은 패터닝되어 소스/드레인 전극을 형성하고 상기 패턴으로 채널 에칭이 실행된다. 그 후, 도 8의 e에 있어서,비정질 실리콘층은 아일랜드 모양의 비정질 실리콘층을 패터닝하기 위해 선택적으로 에칭된다. 다음에, 도 8의 f에 있어서, 패시베이션 절연막이 형성되고, 콘택트용의 소스/드레인부가 제거된다. 마지막으로, 도 8의 g에 있어서, 신호배선 및 화소전극의 형성이 실시된다.

상기 제조방법은 제조 단계의 횟수를 줄일 수는 없지만, 도 8의 c에 있어서, 비정질 실리콘층 및 n형 비정질 실리콘층은 게이트 전극의 패턴으로 패터닝되기 때문에 채널 길이방향에 수직인 방향의 아일랜드의 윤곽선을 채널 길이방향에 수직인 방향의 게이트의 윤곽선과 온라인으로 형성할 수 있다. 즉, 반도체층을 게이트 전극에 대해 적합하게 형성할 수 있다. 또한, 상기 제조방법에 의하면, 전술한 후면측의 노광에서와 같은 문제점을 제거할 수 있다.

다음에, 아일랜드 구조의 다른 실시예가 도 17, 도 18 및 도 19에 도시되어 있다. 상기 실시예는 도 13에 도시된 구성과 비교하여 리크전류를 더욱 감소시킬 수 있다. 또한, 주목할 점은 도 17 내지 도 19의 형상은 일 예이며 본 발명은 상기 구성들에 한정되는 것이 아니라는 점이다.

도 17은 채널 길이방향을 을 따른 한 변의 중심부가 제거된 반도체층(7)의 구성을 도시하고 있다. 도 18은 채널 길이방향의 한 변을 따른 반도체층(7)의 일부가 제거되며 채널 길이방향에 수직인 방향의 한 변을 따른 일부가 게이트 전극의 외측에서 확대되는 반도체층(7)의 구성을 도시하고 있다. 도 19는 채널 길이방향에 수직인 방향을 따른 한 변의 일부가 게이트 전극의 외측에서 확대된 반도체층(7)의 구성을 도시하고 있다.

도 17 내지 도 19에 도시된 반도체층의 상기와 같은 구성에 의해 리크 전류가 감소될 수 있는 이유에 대한 설명이 이하에서 이루어 질 것이다.

도 12의 a에 도시된 바와 같이 게이트가 오프되는 경우의 리크전류는 각각의 패스를 고려하면 I2 = I3 << I1 = I4가 된다. I1 및 I4가 큰 이유는 화소전극(3) 및 드레인 전극(6)이 차페되지 않아 상기 패스중에 보다 많은 캐리어가 쉽게 발생되기 때문이다. 반면에, I1 및 I4는 온전류에 기여하지 않는다.

따라서, 도 12의 b에 도시된 바와 같이, I1 및 I4상의 반도체층의 일부분이 제거되는 경우에 온 전류를 유지한 채 패스 I1 및 I4가 제거되기 때문에 도 12의 a에 비해 오프 전류가 감소될 수 있다.

또한, 도 12의 c에 도시된 바와 같이, 반도체층의 일부분이 게이트 전극의 외측에 확대되는 경우에 확대된 부분에 인가된 광에 의해 발생된 포토 캐리어를 이용함으로써 온 전류를 증가시킬 수 있다.

전술한 액정 표시장치에서, 박막 트랜지스터(TFT)의 채널부는 게이트 전극에 의해 차폐되고 그에 따라 반도체층으로의 광입사에 의해 유발된 포토 캐리어의 발생을 억제할 수 있다. 따라서, 스위칭 특성인 온/오프의 비를 향상시킬 수 있다. 따라서, 백색 표시부와 흑색 표시부에 적당한 전압이 인가되고 그에 따라 잔상을 억제하여 고 표시품질을 얻을 수 있다.

종래에는 백색과 흑색의 체커 블랙(checker black)의 고정 표시패턴이 24시간동안 인가(잔상시험)되고 그 후 중간계조가 전환되는 경우에, 패턴들 사이의 경계선이 분명하게 되어 고정 표시패턴의 콘트라스트가 분명하게 된다. 그러나, 본발명의 전술한 구성이 적용되는 경우에 잔상시험 후 중간계조로의 전환은 고정 표시패턴의 경계가 불명확하게 되는 결과가 되어 콘트라스트의 차이가 없어진다.

또한, 주목할 점은 본 발명은 리크전류에 의해 발생된 잔상을 감소기키기 위해서 채널 길이방향의 반도체층의 폭을 채널 길이방향의 게이트 전극폭과 동일하게 한다는 점이다. 전술한 실시예에서는 제조과정 중에 위치상의 마진을 고려하여 채널 길이방향의 폭이 채널 길이방향의 게이트 전극의 폭보다 0 내지 5㎛ 정도 좁게 형성된 반도체층에 대한 설명이 이루어졌다. 반도체층이 게이트 전극보다 오목한 경우에, 게이트 전극과 드레인 전극/소스 전극은 중첩되어 기생용량을 증가시켜 피드스루(feed-through)라고 하는 현상에 기인한 플리커를 유발한다. 상기 문제점에 대처하기 위해 제조과정 중의 위치상의 마진 뿐만 아니라 공정의 불규칙성을 고려하여 게이트 전극으로부터의 반도체층의 오목함의 정도는 최대 5㎛으로 한정된다.

제4 실시예

본 발명의 제4 실시예에 따른 액정 표시장치에 관한 상세한 설명이 이하에서 이루어 질 것이다.

도 13 내지 도 20은 제4 실시예에 따른 액정 표시장치의 액티브 매트릭스기판의 단위화소에 대한 확대 평면도이다. 매트릭스상으로 배치된 주사선(1)과 신호선(2)에 의해 구획된 영역에서, TFT(박막 트랜지스터)(4) 및 이것에 접속된 화소전극(3)이 형성된다. TFT(4)는 상부에 절연막(도시되지 않음)을 경유하여 TFT를 형성하기 위해 반도체 층이 형성된 게이트 전극(5)을 구비한다. 그 상부에, 반도체층(7)이 화소전극(소스 전극)(3) 및 대향하는 위치에 형성된 드레인 전극(6)에 의해 삽입된다. 게이트 전극(5)은 주사선(1)의 일부를 형성하고 드레인 전극(6)은 신호선(2)에 접속된다.

도 14 내지 도 21은 도 13 내지 20의 A-A'선 주위에서 대향 컬러필터를 포함하는 액정 표시장치의 부분 단면도이다.

주목할 점은 동일한 구성소자는 동일 도면부호로 표시된다는 점이다. 게이트 전극(5)은 유리기판(14)의 일부분의 위에 형성된다. 게이트 절연막(9)은 게이트 전극(5)을 완전히 피복하도록 형성된다.

상기 게이트 전극(5)상에서, 게이트 절연막(9), 반도체층이 되는 실리콘막(10), 소스/드레인 전극과의 저항성 콘택트용의 인과 같은 불순물에 의해 도핑된 실리콘막이 형성되어 아일랜드를 형성한다. 상기 아일랜드는 채널 길이방향에 수직인 방향을 따른 부분이 게이트의 외측으로 돌출하는 한 변을 포함한다.

또한, 상기 아일랜드의 일 부분상에 드레인 전극(6) 및 소스 전극(16)이 형성된다. 그 후, 불순물에 의해 도핑된 실리콘막으로 이루어진 전극층(11)의 일부가 제거되어 TFT(4)의 채널부분을 형성한다. 상기 전면을 피복하기 위해 패시베이션막(13)이 형성된다.

그 후, 콘택트 홀이 상기 패시페이션막(13)에 형성된다. 화소 전극(3)은 상기 패시베이션막(3)의 일부의 상부에 형성되고, 소스 전극(16)과 화소전극(3)은 상기 콘택트홀을 경유하여 전기적으로 접속된다. 또한, 공통 전극(8)은 대향기판상에 배치된다.

각각의 기판은 배향막(15)과 더불어 코팅되고, 액정의 배향을 위해랩핑(lapping)된다. 상기 랩핑은 대항 기판이 서로 직교하도록 하는 방향으로 실행된다.

화소전극(3)과 공통전극(8)은 액정을 삽입하도록 형성된다. 전압이 상기 화소전극(3)과 공통전극(8) 사이에 인가되는 경우에 전계는 액정을 구동하도록 유리기판(14)에 수직인 성분으로 발생된다.

다음에, 도 22는 제2의 실시예에 따른 아일랜드 구성의 한 예를 도시한다. 도 22는 도 20의 점선(B)의해 정의된 부분의 확대도이다. 주목할 점은 동일한 구성요소는 용일한 도면부호에 의해 표시된다는 점이다.

반도체층(7)은 부분적으로 제거된 채널 길이방향을 따른 한 변 및 게이트 전극(5)의 외측으로 돌출하는 채널 길이방향에 수직인 방향을 따른 한 변을 포함한다. 상기와 같은 구성에 의해, 리크 전류가 감소되고 표시의 불규칙한 레벨이 개선된다는 것이 증명되었다.

다음에, 도 23은 제2의 실시예에 따른 아일랜드 구성의 다른 예를 도시하고 있다. 반도체층(7)은 전극(5)의 외측으로 돌출하는 채널 길이방향에 수직인 방향의 한 변을 구비하고 있다. 상기와 같은 구성에 의해, 리크전류가 감소하고 표시의 불규칙한 레벨이 개선된다는 것이 증명되었다.

전술한 바와 같이, 본 발명에 따른 액정 표시장치에서, 반도체층은 채널 길이방향의 폭이 채널 길이방향의 게이트 전극의 폭과 동일하게 형성되므로 백 라이트로부터 방출되어 액정 표시장치에 입사하는 백 라이트는 반도체층에 직접 들어오지 못한다. 따라서, 채널부의 리크전류를 충분히 감소시키고 잔상을 완전히 감소시킬 수 있다.

또한, 본 발명에서, 반도체층은 채널 길이방향으로의 폭이 채널 길이방향의 게이트 전극의 폭과 동일하게 형성되므로 비교적 작은 게이트/소스 용량 또는 게이트/드레인 용량(기생용량)을 달성하여 필드스루 전압을 감소시킬 수 있다. 따라서, 액정 표시장치의 표시 품질을 양호하게 보장해 준다.

또한, 본 발명에 따른 액정 표시장치의 제조방법에서, 반도체층과 게이트 전극은 동일한 마스크를 사용하는 포토레지스트 단계에서 형성된다. 그로 인해 게이트 전극과 관련하여 적합하게 반도체층을 형설할 수 있다. 따라서, 종래의 제조방법이 지닌 전술한 문제점을 해결할 수 있다.

본 발명은 본 발명의 본질적인 특성을 벗어남이 없이 다른 특정한 형태로 실시될 수 있다. 따라서, 본 발명은 모든것이 예시로서 기술되었지 한정적이 아니라는 점이다. 본 발명의 범위는 첨부된 청구항에 한정되는 것이 아니라 전술한 설명에 포함되어 있고 청구항과 동등한 범위 및 의미를 갖는 모든 변경 및 수정에 본 발명의 본질적인 범위에가 미칠 것이다.

일본국 특허출원 11-364554호공보(1999년 12월 22일 출원) 및 2000-321784호공보(2000년 10월 20일에 출원)는 본 우선권 주장출원에 대한 기초출원이다.

Claims (34)

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31. 투명기판 상에 게이트 전극, 게이트 절연막, 반도체층 및 소스 전극·드레인 전극을 적층하여 복수의 TFT가 형성된 어레이 기판과, 상기 어레이 기판에 대향 배치된 대향 기판을 구비한 액정 표시장치에 있어서,

    상기 TFT의 게이트 전극과 소스 전극 내지 드레인 전극이 오버랩되는 영역에 상기 반도체층의 경계가 게이트 전극의 내측에 형성되어 있는 부분과 게이트 전극의 외측에 형성되어 있는 부분의 양측을 구비하고 있는 것을 특징으로 하는 액정 표시장치.
32. 제 31항에 있어서,

    상기 TFT의 반도체층 경계가, 게이트 전극의 내측에 있는 부분이 게이트 전극와 소스 전극 내지 드레인 전극과의 오버랩 영역의 중앙부에 있으며, 게이트 전극의 외측에 있는 부분이 상기 오버랩 영역의 양단에 닿는 부분에 형성되어 있는 것을 특징으로 하는 액정 표시장치.
33. 제 31항 또는 제 32항에 있어서,

    상기 TFT의 반도체층이 소스 전극 내지는 드레인 전극과 오버랩 되어 있지않은 변의 일부를 제거하여 오목형의 형성으로 된 것을 특징으로 하는 액정 표시장치.
34. 제 31항 내지 제 33항으로 이루어지는 횡방향 전계구동 방식을 특징으로 하는 액정 표시장치.