JPH0372326A - マトリクス型液晶表示パネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マトリクス型液晶パネルに関し、特に、薄膜
積層数の少ない小型化された薄膜トランジスタを備えた
マトリクス型液晶表示パネルに関する。

（従来の技術） 従来のマｌ−ＩＪクス型液晶表示パネルの部分断面図を
第５図に示す。絶縁性基板１の上に基板保護膜２が形成
されており、その上にアドレス素子となる薄膜トランジ
スタ（ＴＰＴ）が形成されている。ＴＰＴは、第１のゲ
ート絶縁膜４に覆われたゲート電極３．第２のゲート絶
縁膜５．チャネル部半導体膜６．チャネル部保護膜７及
びコンタクト層８が、絶縁性基板１からこの順番に積層
され。

通常の方法でパターニングされることによって形成され
ている。コンタクト層８は導電率が１０−’〜ｌ　Ｏ−
２Ｓ　／ｃ＋ｎのｎ＋型アモルファス５ｔ（ａ−３１）
から成り、チャネル部半導体膜６のソース及びドレイン
の各々の上に形成されている。ソース電極９とドレイン
電極１０は各々このコンタクト層８に接触している。ま
た絵素電極１１として透明導電膜が保護膜５上に形成さ
れている。この絵素電極１１の一部はＴＰＴのドレイン
電極１０と接触している。ＴＰＴ及び絵素電極ｌｌ上に
は保護膜１２が形成されている。第６図に上記のＴＰＴ
及び絵素電極が多数、マトリクス状に配置されたパネル
の平面図を示す。ゲート電極３と交差するようにソース
パスライン９ａが設けられており。

このソースパスライン９ａからＴＦＴを介して。

各絵素電極１１に画像信号電流が送られる。

（発明が解決しようとする課題） しかしながら、上述の従来技術には以下に述べる問題が
あった。

ＴＰＴのチャネル部薄膜半導体６とソース・ドレイン電
極との間のコンタクト層８がｎ＋型ａ−８Ｉ膜で形成さ
れていたために、ソース・ドレイン電極とチャネル部薄
膜半導体６との間の直列抵抗が高いという欠点があった
。これは、コンタクト層８のｎ４型ａ−８ｔ膜中では、
電子と正孔の移動度端で挟まれた戻動ギャップ中にキャ
リアの高濃度な局在状態密度が存在し１例えば、リン（
Ｐ）を１％以上ドープした場合でも、バンド端近くに於
いてフェルミ準位がくぎづけされていたために。

その導電率が１０−２〜１０−’Ｓ　７ｃｍと低く、又
。

活性化エネルギーもＱ、２ｅＶ程度で飽和してしまって
いたからである。従って、ソース・ドレイン電極とコン
タクト層８の間で良好なオーミックコンタクトが形成で
きず、抵抗低下のためには。

コンタク−ト面積を増加しなければならなかった。

しかし、コンタクト面積はゲート電極の線幅に制約され
、高精細化のためには、ゲート電極の線幅を増加させる
ことはできなかった。このため高いコンタクト抵抗によ
って、ＴＰＴのオン−オフ特性が劣化し、各絵素電極に
充分な画像信号電流が充電されず、液晶駆動に支障をき
たし２表示パネルの画質が低下した。また、従来のコン
タクト層であるｎ９型ａ−Ｓｉ膜と、絵素電極１１とし
て使用される透明導電膜との間のコンタクト抵抗は極め
て高かったので、絵素電極１１は透明導電膜以外の材料
を用いたドレイン電極１０を介してコンタクト層８と接
続されなければならなかった。このため、絵素電極１１
とソース・ドレイン電極とをいずれも、透明導電膜を用
いて、同時に形成することができず、ソース・ドレイン
電極形成のための膜形成とパターニング工程、及び絵素
電極形成のための膜形成とパターニング工程の両方が必
要であった。従って、従来の技術では、電極形成のため
の膜形成及びパターニング工程の数が多く。

各電極、フンタクト層、その他の層との間での合わせズ
レを防ぐためには、大きな寸法マージンが必要であった
。このため、ＴＰＴを小型化・高密度化することが非常
に困難であった。

本発明は、上記問題を解決するためになされたものであ
り、その目的とするところは、コンタクト領域の抵抗が
低く、かつ、小型化・高密度化に適したＴＰＴを備え、
薄膜積層数が少ない高画質マトリクス型液晶表示パネル
を提供することにある。

（課題を解決するための手段） 本発明は、マトリクス型液晶表示パネルであって、′；
４膜トランジスタをアドレス素子として用いるマトリク
ス型液晶表示パネルにおいて、該薄膜トランジスタのチ
ャネル部半導体膜上に高導電率微結晶半導体膜が設けら
れており、透明導電膜から成るソース・ドレイン電極が
、高導電率微結晶半導体膜上に設けられ、そのことによ
り上記目的が達成される。

（作用） アモルファス半導体膜に比べ、活性化エネルギが低く、
導電率の高い微結晶半導体膜を薄膜トランジスタ（Ｔ　
Ｐ　Ｔ）のチャネル半導体膜上に設けることによって、
微結晶半導体膜とソース・ドレイン電極との間のコンタ
クト特性は良好なオーミック性を示す。

また、透明導電膜と該微結晶半導体膜とを、他の材料を
介在させずに直接接続しても、ＴＰＴのコンタクト領域
の直列抵抗は低下し、透明導電膜からなる絵素電極が高
導電率微結晶半導体膜に直接接続されても該抵抗は充分
低く抑えられる。

このため、絵素電極形成工程とは別に、ソース・ドレイ
ン電極を絵素電極と異なる材料を用いて形成する工程が
必要な（なり、絵素電極、ソース・ドレイン電極、ソー
スパスラインをすべて透明導電膜を用いて同時に形成す
ることが可能となる。

（実施例） 以下に本発明を実施例について説明する。第１図は、実
施例のマトリクス型液晶パネルを説明するための断面図
である。ガラス製の絶縁性基板ｌ上には基板保護Ｍ（膜
厚５０００Ａ）が形成されており、基板保護膜２上には
、第１のゲート絶縁膜４で覆われたゲー）？Ｉ電極が形
成されている。

これらの全てを覆うようにして形成された第２のゲート
絶縁膜（膜厚４０００大）５上においてゲート電極３上
方に対応する領域の所定領域には。

チャネル部半導体膜（Ｉ型ａ−Ｓｌ膜）６とチャネル部
保護絶縁膜７が基板側からこの順番に形成されている。

チャネル部薄膜半導体６はこのチャネル部保護絶縁膜に
よってソース側とドレイン側に分けられている。

チャネル部薄膜半導体膜６の上、ソース側にはコンタク
ト層８として微結晶半導体層が形成されており、ソース
電極９がこれに接続されている。

一方、チャネル部薄膜半導体膜６の上、　ドレイン側に
は、コンタクト層８として導電率がＩｓ／ｃｍ程度以上
の高導電率微結晶半導体層が形成されており、　ドレイ
ン電極を兼ねる絵素電極１１がこれに接続されている。

ここでソース電極９．絵素電極１１及びソースパスライ
ン９ａ（第２図）はいずれも透明導電膜から戊っている
。これらの電極及び第２のゲート絶縁膜５等を覆うよう
に保護膜絶縁膜１２が形成される。

第２図に上記のＴＰＴ及び絵素電極が多数マトリクス状
に配置されたパネルの平面図を示す。

絵素電極１１．　　ソース電極９及びソースパスライン
９ａのいずれもが透明導電膜によって形成されている。

アドレス素子であるＴＰＴのスイッチング動作はゲート
電極３の電位によって制御され。

各ソースパスライン９ａからオン状態のＴＰＴを介して
各絵素電極１１に画像信号電流が送られる。

このような構造を有する本実施例のマトリクス型液晶パ
ネルに於いては、導電率が従来のｎ１型ａ−Ｓｔ膜の値
に比較して２桁以上高いＩ　Ｓ　／　ｃｍ程度以上の微
結晶ｎ３型ＳＩ膜をコンタクト層８に用いているために
、ソース電極９．及びドレイン電極を兼ねた絵素電極１
１との間に良好な低抵抗オーミック性コンタクトが形成
されている。

第４図は、コンタクト層にｎ＋型ａ−Ｓｔ膜を用いたＴ
ＰＴと実施例の微結晶ｎ９型Ｓｉ膜を用いたＴＰＴにつ
いて、ゲート・ドレイン間電圧Ｖ（ＩＩＩ（Ｖｏｌｔ）
に対するドレイン電流Ｉ＋　　（相対値）の関係（ＩＶ
凸曲線を、示したグラフである。曲線Ａは本実施例のＴ
ＰＴについて１曲線Ｂは比較例について得られたもので
ある。なお、いずれも透明導電膜で形成されたソース・
ドレイン電極を用いて評価した。第４図かられかるよう
に、オン状態（ＶＧＤ≧１０ｖ）において２本実施例の
ＴＰＴのドレイン電流値は従来のものよりも高い。この
ことはＴＰＴのオン−オフ特性の向上を意味し。

このＴＰＴを用いた高精細マトリクス型液晶表示パネル
の画質を格段に向上させることができる。

また、ソース・ドレイン電極、ソースパスライン及び絵
素電極１１がともに透明導電膜によって形成されている
ために、後述するように、１回の工程で上記電極・配線
を形成することができる。

従ってパターニングのためのマスク合わせに必要な寸法
マージンが少くて済み、ＴＰＴを小型化することができ
る。

次に９本実施例の作製方法について説明する。

まず、ガラス製の絶縁性基板１上にスパッタリングで五
酸化タンタルからなる基板保護膜（膜厚５０００Å）２
を形成する。次に、この上にスパッタリングでタンタル
（膜厚４０００Å）を積層し。

フォトエツチングによってゲート電極３を形成する。

次に陽極酸化によってこのゲート電極３の表面を酸化さ
せて五酸化タンタル（膜厚３０００Å）を形成して第１
のゲート絶縁膜４とする。次に。

プラズマＣＶＤ法によって窒化膜（膜厚４０００Ａ）を
形成して第２のゲート絶縁膜５とし、続いてＩ型ａ−３
ｉ膜（膜厚３００Å）及び窒化膜（膜厚２０００Ａ）を
堆積した後、これら二層をフォトエツチングによってパ
ターニングして、チャネル部薄膜半導体膜６及びチャネ
ル部保護膜７を形成する。

圧力をＩＴｏｒｒ以下、モノシランに対するホスヒンガ
ス濃度を１％以上、かつ水素希釈量をモノシランガス対
して３０倍以上にしたプラズマＣＶＤ法チャンバー内で
基板温度を３００℃以下に保ち、ＲＦパワー密度０．０
５Ｗ／ａｍ２以上の放電を行うことによって、チャネル
部半導体膜６およびチャネル部保護絶縁膜７上に導電率
Ｉｓ／ｃｎ＋以上の微結晶ｎ　ｈ型Ｓｉ膜（膜厚４００
大〉を形成する。この後、該微結晶ｎ９型Ｓｉ膜はフォ
トエツチングによってパターニングされ、コンタクト層
８となる。

次に、スパッタリング法または電子ビーム蒸着法によっ
て、酸化インジウムを主成分とする透明導電膜（膜厚２
０００Å）を形成し、これをフォトエツチングによって
バターニングしてソース電極９．　ドレイン電極を兼ね
る表示用絵素電極１１゜およびソースパスライン９ａを
同時に形成する。

この後、プラズマＣＶＤ法によってこれらの各層の全表
面に保護絶縁膜１２として窒化膜（膜厚３０００　Ａ）
を堆積する。

第３図に他の実施例を説明するための部分断面図を示す
。この実施例と前記実施例との差異は。

ソースパスラインの補助配線１３がゲート電極３形成と
同時にタンタルによって形成されていることである。こ
のソースパスラインの補助配線１３は、第２のゲート絶
縁膜５に開孔されたコンタクトホールを介してソースパ
スラインと電気的に接続されている。

透明導電膜よりも抵抗の低いゲート電極材料を用いて、
ソースパスラインがゲート電極と交差する領域以外の領
域のソースパスラインに補助配線１３を設けることによ
って、ソースパスラインの抵抗が低減される。

（発明の効果） このように１本発明によれば、薄膜トランジスタのソー
ス・ドレイン電極、ソースパスラインを絵素電極と同じ
材料である透明導電膜によって。

絵素電極と同時に形成することができ、　ドレイン電極
と絵素電極を一体化することが可能となるので、薄膜積
層数が低減され、薄膜パターンの重ね合わせ回数が減り
６重ね合わせのための寸法マージンが縮小される。

従って、薄膜トランジスタは小型化され、また。

液晶表示パネルの製造歩留りの向上及びコストの低減が
実現される。また、薄膜トランジスタのコンタクト領域
での直列抵抗が著しく減少するので。

薄膜トランジスタ及びコンタクト面積を縮小してもオン
−オフ特性が向上し、液晶表示パネルの画質が向上する
。

４、　　　　の　　　な号　Ｈ 第１図は本発明実施例を示す断面図、第２図は実施例を
説明するための平面図、第３図は他の実施例のＴＰＴを
示す断面図、第４図は実施例のＴＰＴ特性（Ｉ−Ｖ曲Ｉ
Ｉ）を示すグラフ２　第５図は従来例のＴＰＴを示す断
面図、第６図は従来例を説明するための平面図である。

１・・・絶縁性基板、２・・・基板保護膜、３・・・ゲ
ート電極、４・・・第１のゲート絶縁膜、５・・・第２
のゲート絶縁膜、６・・・チャネル部薄膜半導体、７・
・・チャネル部保護膜、８・・・コンタクト層、９・・
・ソース電極、９ａ・・・ソースパスライン、　１０・
・・ドレイン電極、１１・・・絵素電極、１２・・・保
護絶縁膜、１３・・・補助配線。

第２図 第３図 第４図 ＶＧＤＦ（Ｖｏｌｔ） 第５図

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタをアドレス素子として用いるマト
   リクス型液晶表示パネルにおいて、該薄膜トランジスタ
   のチャネル部半導体膜上に高導電率微結晶半導体膜が設
   けられており、透明導電膜から成るソース・ドレイン電
   極が、該高導電率微結晶半導体膜上に設けられているマ
   トリクス型液晶表示パネル。