CN100502047C - 薄膜晶体管 - Google Patents

薄膜晶体管 Download PDF

Info

Publication number
CN100502047C
CN100502047C CNB2005100544158A CN200510054415A CN100502047C CN 100502047 C CN100502047 C CN 100502047C CN B2005100544158 A CNB2005100544158 A CN B2005100544158A CN 200510054415 A CN200510054415 A CN 200510054415A CN 100502047 C CN100502047 C CN 100502047C
Authority
CN
China
Prior art keywords
district
film
region
thin
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100544158A
Other languages
English (en)
Other versions
CN1652353A (zh
Inventor
井上聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1652353A publication Critical patent/CN1652353A/zh
Application granted granted Critical
Publication of CN100502047C publication Critical patent/CN100502047C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种具有可减少Vgs-Ids特性的变坏的结构的薄膜晶体管。该薄膜晶体管(16)具有由N型杂质扩散区构成的源区(17)、漏区(18)和栅电极(19)，栅电极(19)的正下方成为沟道区(30)。此外，在源区(17)、漏区(18)中，通过多个接触孔(20)分别与源电极(21)、漏电极(22)连接。而且在沟道区(30)的内部，在多个部位并隔开一定间隔地形成P型杂质扩散区(23)。

Description

薄膜晶体管
技术领域
本发明涉及薄膜晶体管及其制造方法和使用该薄膜晶体管的电路和液晶显示装置.
背景技术
在低的工艺温度下可形成的多晶硅薄膜晶体管(polycrystalline SiliconThin Film Transistor)、所谓的「低温工艺多晶硅TFT」，作为能在大型玻璃基板上形成内置了驱动器的高精细液晶显示器的元件而引人注目.
图38A和作为该图的B-B线剖面图的图38B示出现有的多晶硅TFT的一例，示出形成源、漏区的多晶硅薄膜位于下侧而栅电极位于上侧的顶栅型TFT.此外，该多晶硅TFT是N沟道TFT的例子.
如图38A、38B所述，在玻璃基板1上形成由氧化硅膜构成的缓冲层2，在其上形成多晶硅薄膜3.再有，形成由覆盖多晶硅薄膜3的氧化硅膜构成的栅绝缘膜4，形成由氮化钽膜、铝(Al)膜等构成的栅电极5.然后，在多晶硅薄膜3中的除了栅电极正下方以外的部分中形成作为杂质导入区的源区6、漏区7.此外，形成由氧化硅膜构成的层间绝缘膜8，同时对接触孔9、9进行开口，形成源电极10、漏电极11.
但是，在一般的半导体器件的领域中，由于谋求器件的进一步高速化、低消耗功率化、高功能化的目的，近年来，与器件的微细化一起，SOI(绝缘体上的硅)结构的采用是引人注目的.所谓SOI结构，是例如在硅衬底的表面上以夹住氧化硅膜的方式形成单晶硅层的结构.但是，在SOI结构具有上述优点的另一面，由于晶体管形成区与支撑衬底之间被电绝缘，故衬底飘浮效应的影响变得显著.在这种情况下，因衬底飘浮效应而产生的问题是例如源·漏间的耐压下降.该机理是由于在漏区附近的高电场区中产生的空穴存储于沟道的下部，使沟道部的电位上升，因而将源、沟道、漏区分别作为发射区、基区、收集区的寄生双极型晶体管导通的缘故.
另一方面，在将图38A和38B中示出的那种结构的多晶硅TFT作为液晶驱动元件来使用的情况下，以下这一点变得很明显：虽然对源电极10-漏电极11间加上信号电压，对栅电极5加上扫描电压，但此时也产生与上述SOI结构中成为问题的衬底飘浮效应相同的特性变坏。
此外，在TFT中性能的显著的变坏也变得明显。由于TFT沟道部被绝缘膜所包围，故成为热量难以发散的结构。因而，由于在工作时产生的TFT本身的热量而产生性能变坏。这样的性能变坏在沟道宽度大的TFT中特别显著。
此外，多晶硅的TFT与单晶硅的晶体管相比，关断时的漏泄电流(关断电流)较大，而且电流的离散度较大。在低温工艺的TFT中，这种趋势比用高温工艺形成的TFT更显著。
例如，如象素部的TFT的漏泄电流(关断电流)大，则显示画面的辉度变动变大，如漏泄电流(关断电流)的离散度大，则TFT的设计变得困难。
本发明是为了解决上述课题而提出的，其目的是提供具有可降低TFT的漏泄电流(关断电流)并可抑制漏泄电流(关断电流)的离散程度的结构的薄膜晶体管及其制造方法和使用该薄膜晶体管的电路及液晶显示装置。
发明内容
为了达到上述目的，与本发明有关的薄膜晶体管包括：在基板上的非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；并设有在所述第1区或第2区的附近的高电场区中产生的与所述第1导电型相反的导电型的载流子流入的载流子注入区。
按照本发明，由于设有使电场区中产生的热载流子流入的载流子注入区，故与现有的薄膜晶体管相比，向第1区或第2区的热载流子的注入量变少，可大幅度减少特性变坏的现象。
与本发明有关的薄膜晶体管包括：在基板上的非单晶硅薄膜中被形成的沟道区；由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；以及由在这些第1区和第2区之间的所述非单晶硅薄膜中被形成的与所述第1导电型相反的导电型构成的至少一个第3区。
在本发明中，多个所述第3区可在所述非单晶硅薄膜上被形成。
所述第3区可在所述第1区和第2区的至少一方与所述沟道区之间的所述非单晶硅薄膜中被形成。
所述第3区可在所述沟道区的至少一部分中被形成。
所述第1导电型可以是N型。
所述非单晶硅薄膜可以是多晶硅薄膜。
具有所述沟道区、第1区和第2区的多晶硅薄膜可采用低温工艺被形成。
与本发明有关的薄膜晶体管具有：在基板上的非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区，所述非单晶硅薄膜的至少所述沟道区的宽度比所述第1区和第2区的最小宽度大。
所述沟道区的宽度最好是50微米以上。
所述沟道区的宽度最好是100微米以上。
与本发明有关的薄膜晶体管具有：在基板上被形成的、使之与一个栅电极交叉的多个非单晶硅薄膜；在所述各非单晶硅薄膜中被形成的沟道区；以及由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区，所述多个非单晶硅薄膜的第1区相互间和第2区相互间分别被连接到共同的电极。
所述各非单晶硅薄膜的沟道宽度最好是10微米以下。
所述多个非单晶硅薄膜的最外边间的尺寸最好是50微米以上。
所述沟道区的长度最好是4微米以下。
与本发明有关的薄膜晶体管是具有下述部分的晶体管：在基板上被设置的半导体薄膜岛；将杂质有选择地导入该半导体薄膜岛中而被形成的源层和漏层；以及通过绝缘膜与所述半导体薄膜岛相对地被设置的栅电极层，
其中所述源层或漏层的至少一个被形成在据距所述半导体薄膜岛的外缘的规定距离处的内侧。
TFT的漏泄电流(关断电流)之所以大，一般来说是起因于「晶体的质量」。但是，本申请的发明者在进行了进一步的大量的研究后，发现了「构成薄膜岛的外缘(外周)的一部分的高浓度源层或漏层的边缘与栅电极之间的电场」对TFT的漏泄电流(关断电流)有重要的影响。
即，如加到源层或漏层上的电场变大，则TFT的漏泄电流(关断电流)也大。
因此，通过在薄膜岛的内侧设置高浓度的源层或漏层并在外缘部中设置「间隙」，则该间隙可缓和加到源层或漏层上的上述电场。因此，可降低漏泄电流(关断电流)和抑制其离散度。
所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分可成为没有导入杂质的本征层，所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分是避开所述源层和漏层的区域。
明确地说，「间隙」部分是本征层。在本征层中耗尽层容易扩展，该耗尽层吸收电场。因此，加到高浓度的源层·漏层上的电场减少，TFT的漏泄电流(关断电流)减少，也可抑制其离散度。
所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分可由导入了与所述源层和漏层相反的导电型的杂质的杂质层以及与该杂质层连接的本征层构成，所述半导体薄膜岛的外缘部的具有与至少所述栅电极重叠的部分是避开所述源层和漏层的区域。
例如，在NMOS晶体管的情况下，在薄膜岛的外缘部中，至少具有与栅电极重叠的部分有p层和i层(本征层)。在该情况下与本发明的第2方案的情况相同，也可得到电场缓和的效果，可谋求减少TFT的漏泄电流(关断电流)和可抑制其离散度。
从所述半导体薄膜岛的外缘到所述源或漏的所述规定距离最好是1微米以上和5微米以下。
从所述半导体薄膜岛的外缘到所述源或漏的距离如不到1微米的话，则从目前的加工水平来看是困难的，此外，如果比5微米大，则结果半导体薄膜岛的尺寸变大，不满足设计规格。因此，希望是1微米以上和5微米以下。
所述半导体薄膜岛可由对非晶硅进行退火而被制成的多晶硅构成。
由低温工艺制成的多晶硅TFT因为不进行高温处理，故晶体缺陷的恢复力较弱，TFT的漏泄电流(关断电流)往往变大。因此，应用本发明是有效的。
薄膜晶体管在所述栅电极和所述漏层的相对位置关系中可具有偏移(offset)。
在所谓的「偏移结构」中，由于栅与漏没有重叠部分，故对于漏泄电流(关断电流)的降低是有效的，但另一方面，如偏移量大的话，会导致导通电流的减少和阈值电压的增加。因而，偏移量的调整是困难的。
如将本发明应用于偏移结构的MOS晶体管，则即使偏移量不是那么大，也可有效地降低漏泄电流(关断电流)，此外可抑制其离散度，因此导通电流的确保和设计变得容易。
薄膜晶体管可具有互相平行地配置了2条栅电极的双栅结构。
双栅结构的MOSFET作成串联连接2个MOS晶体管的结构。而且，通过采用本发明的电场缓和结构来减少各MOSFET的漏泄电流，在以关于一个MOSFET的减少率(应用本发明后的漏泄电流/应用前的漏泄电流)为「F(<1)」的情况下，2个MOSFET总的漏泄电流的减少率为「F×F」，与1个MOSFET的情况相比，可进一步减少漏泄电流。
与本发明有关的薄膜晶体管，具有：
在基板上被设置的半导体薄膜岛；
将杂质有选择地导入所述半导体薄膜岛中而被形成的源层和漏层；
设置成具有只与所述半导体薄膜岛的外缘部重叠的部分的第1绝缘膜；
形成为覆盖所述半导体薄膜岛的表面和所述第1绝缘膜的第2绝缘膜；和
在所述第2绝缘膜上被设置的栅电极层。
在本发明中，为了缓和栅电极和源·漏之间的电场，在薄膜岛的外缘部中重叠地设置第1绝缘膜，使到栅的边缘的距离增加该第1绝缘膜的厚度。由此，可缓和加在源·漏上的电场，可减少TFT的漏泄电流(关断电流)，也可抑制其离散度。
与本发明有关的电路具有所述薄膜晶体管。
与本发明有关的液晶显示装置是驱动电路内置型的，具有所述薄膜晶体管。
通过使用本发明的薄膜晶体管，可减少电路的误操作等的发生，可实现具有良好的图象质量的液晶显示装置。
在所述液晶显示装置中，最好在电路部中使用所述薄膜晶体管。
在所述液晶显示装置中，最好使用所述薄膜晶体管作为所述电路部的模拟开关装置。
与本发明有关的液晶显示装置在象素部中具有所述薄膜晶体管。
象素部分的TFT的漏泄电流(关断电流)被减少，显示画面的辉度变动变少。此外，TFT的漏泄电流(关断电流)的离散度被抑制，也使有源矩阵基板的设计变得容易。因而，可实现高性能的液晶显示装置。
与本发明有关的液晶显示装置使用所述薄膜晶体管而被构成。
在用本发明的TFT来构成液晶驱动电路等的外围电路时，可形成高性能的电路。在有源矩阵基板上形成该电路也是容易的。因而可实现高性能的液晶显示装置。
与本发明有关的薄膜晶体管的制造方法是下述薄膜晶体管的制造方法，所述薄膜晶体管具有：在基板上的非单晶硅薄膜中被形成的沟道区；由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；以及由在所述第1区和所述沟道区之间和所述第2区和所述沟道区之间的两者中被形成的与所述第1导电型相反的导电型构成的第3区，所述沟道区由与所述第1导电型相反的导电型构成，所述制造方法具有：在基板上形成非单晶硅薄膜的硅薄膜形成工序；在该非单晶硅薄膜的一部分中通过离子注入与第1导电型相反的导电型的杂质来形成所述第3区的第3区形成工序；在所述非单晶硅薄膜的第3区上通过夹入栅绝缘膜形成栅电极的栅电极形成工序；和通过以比所述第3区形成工序的离子注入时的剂量少的剂量离子注入第1导电型的杂质来形成所述第1区和第2区的第1·第2区形成工序。
与本发明有关的薄膜晶体管的制造方法是下述薄膜晶体管的制造方法，所述薄膜晶体管具有：在基板上的非单晶硅薄膜中被形成的沟道区；由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；以及由在所述第1区和所述沟道区之间和所述第2区和所述沟道区之间的两者中被形成的与所述第1导电型相反的导电型构成的第3区，所述制造方法具有：在基板上形成非单晶硅薄膜的硅薄膜形成工序；在所述非单晶硅薄膜的第3区上通过夹入栅绝缘膜形成栅电极的栅电极形成工序；通过在使用该栅电极作为掩模的同时使用覆盖所述第1区和第2区的掩模材料离子注入与第1导电型相反的导电型的杂质，在与所述沟道区邻接的区域中形成第3区的第3区形成工序；和通过以比所述第3区形成工序的离子注入时的剂量少的剂量离子注入第1导电型的杂质在与所述非单晶硅薄膜的第3区邻接的区域中形成所述第1区和第2区的第1·第2区形成工序。
与本发明有关的薄膜晶体管的制造方法是下述薄膜晶体管的制造方法，所述薄膜晶体管被用于具有兼备P型、N型的互补型薄膜晶体管的液晶显示装置，所述薄膜晶体管具有：在基板上的非单晶硅薄膜中被形成的沟道区；由在该非单晶硅薄膜中以夹住该沟道区的方式分离地被形成的第1导电型构成的第1区和第2区；以及由在这些第1区和第2区之间的所述非单晶硅薄膜中被形成的与所述第1导电型相反的导电型构成的第3区，所述制造方法是在形成与所述第1导电型相反的导电型所构成的晶体管的第1区和第2区的同时进行所述第3区的形成。
与本发明有关的薄膜晶体管的制造方法具有：
在基板上淀积非晶硅薄膜的工序；
将激光照射到该非晶硅薄膜上，得到已被结晶化的多晶硅薄膜的工序；
对利用激光照射得到的所述多晶硅薄膜进行图形刻蚀以形成多晶硅岛，在该多晶硅岛上形成栅绝缘膜，在该栅绝缘膜上形成栅电极的工序；
形成覆盖所述多晶硅岛的外缘部的至少一部分的绝缘层的工序；
使用所述栅电极和所述绝缘层作为掩模在所述多晶硅岛中导入杂质，形成源层和漏层的工序；和
形成源电极和漏电极的工序。
通过使用栅电极和绝缘层作为掩模进行自对准(self align)，可从薄膜岛的外缘向内侧形成源层或漏层。
附图说明
图1A和1B是示出作为本发明的第1实施形态的薄膜晶体管的图，图2A～2C是依次示出薄膜晶体管的制造工序的流程图，图3A～3D是依次示出薄膜晶体管的制造工序的流程图，图4A和4B是示出作为本发明的第2实施形态的薄膜晶体管的图，图5A～5C是依次示出薄膜晶体管的制造工序的流程图，图6A～6C是依次示出薄膜晶体管的制造工序的流程图，图7A～7D是依次示出薄膜晶体管的另一制造工序的流程图，图8A和8B是示出P型杂质扩散区的形状不同的另一个实施形态的薄膜晶体管的图，图9A和9B是示出P型杂质扩散区的形状不同的又一个实施形态的薄膜晶体管的图，图10A和10B是示出作为本发明的第3实施形态的薄膜晶体管的图，图11A和11B是示出作为本发明的第4实施形态的薄膜晶体管的图，图12是示出作为本发明的第5实施形态的液晶显示装置的结构的框图，图13A是用于说明TFT(n型MOSFET)的漏泄电流(关断电流)的图，图13B是示出TFT(n型MOSFET)的平面结构的图，图14是示出多晶硅TFT的电压-电流特性的图，图15是用于说明在多晶硅TFT漏泄电流(关断电流)产生的一个原因的图，图16是与本发明的第6实施形态有关的MOSFET的平面图，图17是沿图16的器件的XVII-XVII线的MOSFET的剖面图，图18A是沿图16的器件的XVIII-XVIII线的MOSFET的剖面图，图18B是用于说明电场缓和的效果的图，图19是示出比较例的栅·源间电压(VGS)和漏·源间电流(IDS)的关系的图，图20是示出图16中示出本发明的MOSFET的栅·源间电压(VGS)和漏·源间电流(IDS)的关系的图，图21是与本发明的第7实施形态有关的MOSFET的剖面图(沿图16的器件的XVIII-XVIII线的剖面图)，图22是示出与本发明的第8实施形态有关的MOSFET的剖面结构(上侧)和平面结构(下侧)的图，图23A是与本发明的第9实施形态有关的MOSFET的平面结构，图23B是示出其等效电路的图，图24是示出与本发明的第10实施形态有关的MOSFET的平面结构(上侧)和剖面结构(下侧)的图，图25是示出用于制造本发明的CMOS(TFT)的第1工序的图，图26是示出用于制造本发明的CMOS(TFT)的第2工序的图，图27是示出用于制造本发明的CMOS(TFT)的第3工序的图，图28是示出用于制造本发明的CMOS(TFT)的第4工序的图，图29是示出用于制造本发明的CMOS(TFT)的第5工序的图，图30是示出用于制造本发明的CMOS(TFT)的第6工序的图，图31是示出用于制造本发明的CMOS(TFT)的第7工序的图，图32是示出液晶显示装置的结构的图，图33是示出液晶显示装置的结构的图，图34是示出使用实施形态的液晶显示装置而被构成的电子装置的图，图35是示出使用实施形态的液晶显示装置而被构成的液晶投影仪的图，图36是示出使用实施形态的液晶显示装置而被构成的个人计算机的图，图37是示出使用实施形态的液晶显示装置而被构成的无线寻呼机的图，图38A和图38B是示出现有的薄膜晶体管的一例的图。
具体实施方式
(第1实施形态)
以下参照图1A-图3D说明本发明的第1实施形态。
图1A和图1B是示出本实施形态的薄膜晶体管16的图，该薄膜晶体管16例如是作为液晶显示器的模拟开关使用的多晶硅TFT。
图1A是薄膜晶体管16的平面图。如该图所示，薄膜晶体管16具有本身都是N型(第1导电型)杂质扩散区的源区17(第1区)和漏区18(第2区)以及栅电极19，栅电极19的正下方成为沟道区30。
再有，薄膜晶体管16的沟道长度L与沟道宽度W的比例如是5微米/100微米。此外，在源区17、漏区18中通过多个接触孔20、20、…分别与源电极21、漏电极22连接。而且，在多个部位并隔开一定的间隔形成在漏区18、沟道区30和源区17上连续地形成的P型杂质扩散区23(载流子注入区，由与第1导电型相反的导电型构成的第3区)。例如，P型杂质扩散区23的宽度约为5微米，P型杂质扩散区23相互间的间隔约为5微米。
图1B是沿图1A的I-I线的剖面图。如该图所示，在玻璃基板24上依次形成由氧化硅膜构成的基底绝缘膜25、以及形成源、漏区17、18和P型杂质扩散区23的多晶硅薄膜26。然后，在其上经由栅绝缘膜27形成栅电极19。此外，在其上形成由氧化硅膜构成的层间绝缘膜28，同时以开口方式形成贯通层间绝缘膜28通到源区17、漏区18的接触孔20、20，形成源电极21、漏电极22。
其次，使用图2A～图3D说明上述结构的薄膜晶体管的制造方法。以下所述的制造方法是在例如栅绝缘膜的形成中使用CVD法而不是使用热氧化法的制造方法，是在整个工艺中在450℃以下的低的工艺温度下进行制造的方法。由此，可使用玻璃作为基板的材料。
首先，如图2A所示，在玻璃基板24的整个面上使用CVD法形成膜厚约为100-500nm的氧化硅膜作为基底绝缘膜25。其次，在基底绝缘膜25的整个面上使用将乙硅烷(Si2H6)或单硅烷(SiH4)作为原料的CVID法形成膜厚约为50nm的非晶硅薄膜之后，通过进行XeCl等的受激准分子激光退火来进行多结晶化。然后，使用众所周知的光刻技术进行多晶硅薄膜26的图形刻蚀(硅薄膜形成工序)。
其次，如图2B所示，在形成只对打算形成P型杂质扩散区的区域进行开口的光致抗蚀剂图形29后，通过进行使用B2H6/H2的离子掺杂形成P型杂质扩散区23(第3区形成工序)。再有，离子掺杂时的剂量例如约为1～10×1015atoms/cm2。其后，在除去光致抗蚀剂图形29后，如图2C所示，使用ECR-CVD(电子回旋共振化学汽相淀积)法等形成由膜厚约为120nm的氧化硅膜构成的栅绝缘膜27。
其次，利用溅射法等在整个面上淀积膜厚约为600～800nm的钽膜，如图3A所示，通过对其进行图形刻蚀形成栅电极19(栅电极形成工序)。接着，如图3B所示，通过以该栅电极19为掩模进行使用PH3/H2的离子掺杂，形成作为N型杂质扩散区的源区17、漏区18(第1·第2区形成工序)。此外，离子掺杂时的剂量约为1～10×1015atoms/cm2即可，但设定为比图2B的离子掺杂工序中的B2H6/H2的剂量少。此时，在沟道区30和源、漏区17、18间的区域23a中导入P型杂质和N型杂质，但通过如上述那样来设定剂量，区域23a仍为P型。接着，进行300℃、2小时的N2退火。
然后，如图3C所示，利用CVD法形成由膜厚约为500～1000nm的氧化硅膜构成的层间绝缘膜28。最后，如图3D所示，以开口方式形成贯通层间绝缘膜28到达多晶硅薄膜26上的源区17、漏区18的接触孔20、20后，在整个面上淀积Au-Si-Cu膜，通过对其进行图形刻蚀，形成源电极21、漏电极22。
在本实施形态的薄膜晶体管16中，在使模拟开关导通时，如在源电极21-漏电极22间施加电压，则从源区17向漏区18注入电子，该电子在漏区18附近的高电场区中被加速，通过碰撞离化产生热载流子(电子·空穴对)。此时，在本实施形态的薄膜晶体管16中，与现有的薄膜晶体管不同，由于在漏区18内设有P型杂质扩散区23，所产生的空穴的一部分流入电位低的P型杂质扩散区23内。结果，与现有的薄膜晶体管相比，由于注入到源区17内的空穴可以显著变少，故可大幅度减少Vgs-Ids特性曲线向耗尽层一侧移动的特性变坏的现象。
此外，按照本实施形态的结构，由于不是仅在1个部位，而是在多个部位均匀地设置P型杂质扩散区23，故在漏区18内的哪个部位产生的空穴都能容易地流入P型杂质扩散区23内，可有效地提高减少特性变坏的现象的效果。
再有，在本实施形态中，P型杂质扩散区23成为与源区17、漏区18接触的结构，但也可将P型杂质扩散区作成在沟道区的内部独立地形成的结构。
(第2实施形态)
以下，参照图4A～图7D说明本发明的第2实施形态。
图4A和图4B是示出本实施形态的薄膜晶体管31的图，图4B是图4A的IV-IV线剖面图。再有，本实施形态的薄膜晶体管31与第1实施形态的薄膜晶体管的不同点只是P型杂质扩散区的结构，故在图4A和图4B中关于与图1A和图1B共同的构成要素附以相同的符号，省略其详细的说明。
如图4A和图4B所示，该薄膜晶体管31具有本身都是N型(第1导电型)杂质扩散区的源区17(第1区)和漏区18(第2区)以及栅电极19，栅电极19的正下方成为沟道区30。此外，在源区17、漏区18中通过多个接触孔20、20、…分别与源电极21、漏电极22连接。而且，与第1实施形态不同，多个P型杂质扩散区32、32、…(载流子注入区，第3区)的每一个成为在除了沟道扩散区30以外的漏区18内和源区17内形成的、被分割为2个区的结构。
其次，使用图5A～图6C说明本实施形态的薄膜晶体管的制造方法。
首先，如图5A所示，在玻璃基板24的整个面上使用CVD法形成膜厚约为100～500nm的氧化硅膜作为基底绝缘膜25。其次，在基底绝缘膜25的整个面上使用将乙硅烷(Si2H6)或单硅烷(SiH4)作为原料的CVD法形成膜厚约为50nm的非晶硅薄膜之后，通过进行XeCl等的受激准分子激光退火来进行多结晶化。然后，使用众所周知的光刻技术进行多晶硅薄膜26的图形刻蚀(硅薄膜形成工序)。
其次，如图5B所示，使用ECR-CVD法等形成由膜厚约为120nm的氧化硅膜构成的栅绝缘膜27。然后，利用溅射法等在整个面上淀积膜厚约为600～800nm的钽膜，通过对其进行图形刻蚀形成栅电极19(栅电极形成工序)。
接着，如图5C所示，在形成了只对打算形成P型杂质扩散区32的区域和形成了栅电极19的区域进行开口的光致抗蚀剂图形29后，如进行使用B2H6/H2的离子掺杂，则由于栅电极19和光致抗蚀剂图形29成为掩模材料注入离子，只在与沟道区30邻接的部分中形成P型杂质扩散区32(第3区形成工序)。再有，离子掺杂时的剂量例如约为1～10×1015atoms/cm2。
然后，在除去光致抗蚀剂29后，如图6A所示，通过以该栅电极19为掩模进行使用PH3/H2的离子掺杂，形成作为N型杂质扩散区的源区17、漏区18(第1·第2区形成工序)。此外，离子掺杂时的剂量约为1～10×1015atoms/cm2即可，但设定为比图5C的离子掺杂工序中的B2H6/H2的剂量少。此时，在沟道区30和源、漏区17、18间的区域32中导入P型杂质和N型杂质，但通过如上述那样来设定剂量，区域32仍为P型。接着，进行300℃、2小时的N2退火。
然后，如图6B所示，利用CVD法形成由膜厚约为500～1O00nm的氧化硅膜构成的层间绝缘膜28。最后，如图6C所示，以开口方式形成贯通层间绝缘膜28到达多晶硅薄膜26上的源区17、漏区18的接触孔20、20后，在整个面上淀积Au-Si-Cu膜，通过对其进行图形刻蚀，形成源电极21、漏电极22。
以上关于N沟道TFT单独的情况下的制造方法进行了说明，但在具有兼备P沟道TFT、N沟道TFT的互补型(CMOS型)TFT的液晶显示装置的情况下，也可与P沟道TFT的源、漏区的形成同时地进行作为N沟道TFT的薄膜晶体管31的P型杂质扩散区32的形成。以下，关于该例使用图7A～图7D进行说明。
首先，如图7A所示，在玻璃基板24的整个面上使用CVD法形成膜厚约为100-500nm的氧化硅膜，作为基底绝缘膜25。其次，在基底绝缘膜25的整个面上使用将乙硅烷(Si2H6)或单硅烷(SiH4)作为原料的CVD法形成膜厚约为50nm的非晶硅薄膜之后，通过进行XeCl等的受激准分子激光退火来进行多结晶化。然后，使用众所周知的光刻技术进行多晶硅薄膜的图形刻蚀形成多晶硅薄膜26(硅薄膜形成工序)。
其次，如图7B所示，在多晶硅薄膜26和基底绝缘膜25的表面上使用ECR-CVD法等形成由膜厚约为120nm的氧化硅膜构成的栅绝缘膜27。然后，利用溅射法等在整个面上淀积膜厚约为600～800nm的钽膜，通过对其进行图形刻蚀形成栅电极19(栅电极形成工序)。在直到以上为止的工序中，在N沟道TFT一侧和P沟道TFT一侧都进行同样的处理。
其次，如图7C所示，在形成对N沟道TFT一侧的打算形成P型杂质扩散区的区域和P沟道TFT一侧的全部的区域进行开口的光致抗蚀剂图形29a后，进行使用B2H6/H2的离子掺杂。这样一来，由于在N沟道TFT侧光致抗蚀剂图形29a和栅电极19成为掩模材料而注入离子，在栅电极19的正下方的沟道区30的侧部中形成P型杂质扩散区32(第3区形成工序)。另一方面，由于在P沟道TFT一侧栅电极19成为掩模材料而注入离子，以夹住栅电极19的正下方的沟道区48的方式形成源区49(第1区)、漏区50(第2区)。这样一来，可同时地形成N沟道TFT的P型杂质扩散区32和P沟道TFT的源、漏区49、50。再有，离子掺杂时的剂量例如约为1～10×1015atoms/cm2。
然后，在除去光致抗蚀剂29a后，如图7D所示，形成覆盖P沟道TFT一侧的全部区域的光致抗蚀剂29b，以此为掩模进行使用PH3/H2的离子掺杂。于是，在P沟道TFT一侧不注入离子，在N沟道TFT一侧形成作为N型杂质扩散区的源区17、漏区18(第1·第2区形成工序)。此外，离子掺杂时的剂量约为1～10×1015atoms/cm2即可，但设定为比图7C的离子掺杂工序中的B2H6/H2的剂量少。此时，在N沟道TFT一侧的沟道区30和源、漏区17、18间的区域32中导入P型杂质和N型杂质，但通过如上述那样来设定剂量，区域32仍为P型。
以下，与第1实施形态的制造方法相同，依次进行层间绝缘膜的形成、接触孔的开口、源、漏电极的形成即可。再有，在本方法中，先形成N沟道TFT的P型杂质扩散区32和P沟道TFT的源、漏区49、50，后形成N沟道TFT的源区17、漏区18，但也可与此相反，先形成N沟道TFT的源区17、漏区18，后形成N沟道TFT的P型杂质扩散区32和P沟道TFT的源、漏区49、50(可使图7C和图7D的顺序反过来)。
在具有CMOS-FET的情况下，如使用该方法，则由于在一次光刻工序和P型杂质注入工序中可同时形成N沟道TFT的P型杂质扩散区32和P沟道TFT的源、漏区49、50，故在不增加工序数目的情况下，可制造具有用于防止特性变坏的杂质扩散区的薄膜晶体管。
在本实施形态的薄膜晶体管31中，由于所产生的空穴的一部分流入P型杂质扩散区32内的结果，也可起到能减少Vgs-Ids特性曲线向耗尽层一侧移动的特性变坏的现象的这样一种与第1实施形态相同的效果。
再有，在上述第1、第2实施形态中，示出了以P型杂质扩散区从栅电极下的沟道区向外侧突出的方式来形成的例子，但例如如图8A和作为该图的VIII-VIII线剖面图的图8B中所示，可作成从沟道区30不向源、漏区17、18突出的形状的P型杂质扩散区71，或如图9A和作为该图的IX-IX线剖面图的图9B中所示，采用将沟道区30中的沟道长方向的一部分作为P型杂质扩散区72的结构。再有，在图8A～图9B中，关于与图1A和图1B以及图4A和图4B共同的构成要素，附以相同的符号。
此外，在上述第1、第2实施形态的薄膜晶体管中，在源区一侧也设置P型杂质扩散区，但由于始终是在漏区附近产生空穴，故不一定要在源区一侧设置P型杂质扩散区，只要至少在漏区一侧设置P型杂质扩散区即可。
(第3实施形态)
以下参照图10A和图10B说明本发明的第3实施形态。
图10A和图10B是示出本实施形态的薄膜晶体管34的图，在第1、第2实施形态的薄膜晶体管中设有P型杂质扩散区，但本实施形态的薄膜晶体管34没有P型杂质扩散区，本实施形态对源区和漏区的平面形状进行了改进。
图10A是本实施形态的薄膜晶体管34的平面图。如该图所示，薄膜晶体管34具有本身都是N型杂质扩散区的源区35和漏区36以及栅电极37，栅电极37的正下方成为沟道区38。此外，源、漏区35、36的与栅电极37相对的一侧、即与源电极39、漏电极40连接的一侧的端部的宽度较窄，栅电极37一侧的宽度在一边变宽约10微米，成为向外侧(图中的上下方向)伸出的伸出部35a、36a(载流子注入区)。在本实施形态中，例如沟道长度L约为5微米、源、漏区的窄的一侧的宽度W1(最小宽度)约为100微米，沟道区的宽度W2比窄的部分的宽度W1大约20微米。而且，将源电极39、漏电极40分别通过多个接触孔41、41、…连接到源区35、漏区36。
图10B是沿图10A的X-X线的剖面图。如该图所示，在玻璃基板42上依次形成由氧化硅膜构成的基底绝缘膜43、成为源、漏区35、36和沟道区38的多晶硅薄膜44。然后，在其上夹入栅绝缘膜45形成由氧化硅膜构成的层间绝缘膜46，同时贯通层间绝缘膜46形成通到源区35、漏区36的接触孔41、41，形成源电极39、漏电极40。
但是，一般来说，在载流子(电子或空穴)的移动机构中存在漂移和扩散。漂移是因电场而移动的载流子的流动、扩散是因浓度梯度而移动的载流子的流动。因此，在本实施形态的薄膜晶体管34中，在漏区36附近产生的空穴的流动中也存在因漂移而向源区35流动的成分和因扩散而向任意方向的流动的成分，因而，扩散成分的一部分流向伸出部35a、36a一方。另一方面，从漏电极39、40施加电压产生电场，作为晶体管实际上发挥功能的区域是源、漏区35、36和沟道区38中的宽度窄的部分的区域。因而，流入到伸出部35a、36a的空穴对晶体管特性没有影响，结果，与现有的薄膜晶体管相比，由于有效地注入源区35的空穴的比例变低，故可减少特性变坏的现象。
(第4实施形态)
以下参照图11A和图11B说明本发明的第4实施形态。
图11A和图11B是示出本实施形态的薄膜晶体管51的图，与第3实施形态相同，本实施形态的薄膜晶体管51也没有P型杂质扩散区，本实施形态是将多个宽度窄的晶体管并联地连接起来的形态。再有，在图11A和图11B中与图10A和图10B相同的构成要素附以相同的符号。
图11A是本实施形态的薄膜晶体管51的平面图。如该图所示，将薄膜晶体管51形成为使多个(在本实施形态的情况下是4个)多晶硅薄膜52分别与一个栅电极37交叉。此外，在各多晶硅薄膜52中形成作为夹住栅电极37下的沟道区38的N型杂质扩散区的源区53(第1区)和漏区54(第2区)。然后，在各多晶硅薄膜52的源区53和漏区54中形成接触孔41，将源区53相互间和漏区54相互间分别连接到共同的源电极39、漏电极40。此外，在本实施形态中作为尺寸的一例，沟道长度L是5微米、各沟道区38的宽度W1是10微米，多个多晶硅薄膜52的最外的边间的长度W2为70微米。再有，希望W1是10微米以下，W2是50微米以上。
图11B是沿图11A的XI-XI线的剖面图。如该图所示，在玻璃基板42上依次形成由氧化硅膜构成的基底绝缘膜43、成为源、漏区53、54和沟道区38的多晶硅薄膜52。然后，在其上夹入栅绝缘膜45形成由钽膜构成的栅电极37。此外，在其上形成由氧化硅膜构成的层间绝缘膜46，同时贯通层间绝缘膜46形成通到源区53、漏区54的接触孔41、41，形成源电极39、漏电极40。
TFT的沟道宽度越宽，工作时的温度越高。这是因为，如沟道宽度变宽，则在沟道的中央部附近产生的热量的发散方向只是在上下方向，在横方向上热量难以发散。因而，TFT的沟道宽度越宽，可靠性越低。从这个观点来看，在本实施形态中，通过将多个宽度窄的晶体管并联地连接，工作时的热量可高效率地发散，可确保足够的可靠性。
(第5实施形态)
以下参照图12说明本发明的第5实施形态。
本实施形态是使用了本发明的薄膜晶体管的液晶显示装置，图12是示出该液晶显示装置的构成的框图。
如图12所示，该液晶显示装置55是内置了驱动电路的装置，由源线驱动电路56、栅线驱动电路57、象素矩阵58的各部分构成。源线驱动电路56具有移位寄存器59、视频信号总线60a、60b、60c、模拟开关61a、61b、61c等，此外，栅线驱动电路57具有移位寄存器62、缓冲器63等，构成栅线驱动电路56、57的晶体管(图示中略去)的结构都是CMOS型的。另一方面，象素矩阵58的各象素64排列成矩阵状，各象素由象素晶体管65、液晶单元66、对置电极67构成。而且，源线68a、68b、68c从源线驱动电路56相对于象素矩阵58的各象素晶体管65延伸，栅线69a、69b从栅线驱动电路57相对于象素矩阵58的各象素晶体管65延伸。
在该液晶显示装置中，可将本发明的薄膜晶体管应用于源线驱动电路、栅线驱动电路等电路部、模拟开关、象素晶体管的各部分或一部分。利用该结构，可减少电路的误操作的发生，可实现具有良好的图象质量的液晶显示装置。
其次，关于多晶硅TFT中漏泄电流(关断电流)产生的机构的研究进行说明。
如图13A所示，将多晶硅TFT(n沟道的增强型MOSFET)M1的漏泄电流(关断电流)「ID」定义为，栅(G)电位为0V以下，在源(S)和漏(D)之间加上预定的电压的情况下(漏电位>源电位，漏电位>0)流过的电流。
在图14中示出利用低温工艺制成的多晶硅TFT的栅·源间电压(VGS)和漏·源间电流(IDS)的关系的一例。由此可知，漏泄电流(关断电流)相当大，而且离散的宽度(Q)也很宽。
与单结晶的MOSFET相比，多晶硅薄膜的MOSFET的漏泄电流(关断电流)之所以大，是因为存在多晶硅的FET本身的漏泄电流的机构。使用图15，关于本申请的发明者进行的研究进行说明。
图15示出N型的MOSFET的蓄积状态(对栅电极进行负偏置的状态)中的能带图。接受负的栅电压的影响，能带发生倾斜。再有，Ei表示本征能级，Ev表示价电子带的上限能级，Ec表示导带的下限能级。
例如，利用由向多晶硅MOSFET的光的照射或杂音引起的激励，在价电子带中产生电子·空穴对。
在多晶硅中存在各种局部能级J1、J2、J3～Jn，因而，如存在电场的协助，新产生的电子可经由局部能级J1、J2、J3而达到高能量的局部能级Jn。而且，如该能级中的禁带和导带之间的宽度「d」由于能带的弯曲而短到约德布罗意(de Broglie)波长的话，则由于隧道效应电子可穿过禁带移到导带。由此产生漏泄电流(关断电流)。
因此，多晶硅的MOSFET中的「电场」产生经由电子的局部能级的激励或能带的陡峭的弯曲。即，「电场」对TFT的漏泄电流特性有重要的影响。
而且，按照本发明者的研究可知，如图13B所示，在基板930上使用多晶硅岛而被构成的MOSFET中，在岛的外缘部(外周部)和栅电极22重叠的部分的与源132和漏142连接的4个边缘部(a)～(d)中，强的电场加在源、漏上，成为漏泄电流增大的主要原因。
在4个边缘部(a)～(d)中电场之所以强是由于起因于岛的厚度，基板930和岛之间产生台阶差，在该部分绝缘膜的膜厚变薄，以及由于岛的边缘是锐角，故电场集中容易产生。
(第6实施形态)
图16是与本发明的第6实施形态有关的MOSFET的平面图。
该MOSFET的特征在于，在多晶硅岛的外缘部设有本征层(i层)110。即，与图13B不同，多晶硅岛的外缘(外周)与源层130和漏层140的外缘不一致，将源层130和漏层140设置在岛的内侧。再有，图16中参照号码120是栅电极层，参照号码930是绝缘性基板。
图17是图16的沿XVII-XVII线的器件的剖面图。图18A是图16的沿XVIII-XVIII线的器件的剖面图。在图17、图18A中，参照号码150是栅绝缘膜(SiO2膜)。
如图18A所示，在多晶硅岛的边缘部(a)～(d)中，由于起因于岛的厚度而产生的台阶差，栅绝缘膜的厚度L1、L2与其他平坦部分相比变薄，而且，岛的边缘是锐角，容易产生电场集中，于是电场较强。
但是，在图18A的结构中，本征层(i层)110缓和加在源层130上的电场。即，如图18B所示，如加上电场E，则耗尽层在本征层(i层)110内延伸，吸收该电场。于是，加到源层130上的电场变小。如上述的说明那样，由于电场影响漏泄电流(关断电流)的产生，故如电场变小，则漏泄电流(关断电流)以同样的比例减少，此外也抑制了离散度。
在图19和图20中，示出由本发明者测定的、利用低温工艺制成的多晶硅TFT(n型MOSFET)的对于栅·源间电压(VGS)的漏·源间电流(IDS)的值。图19是不应用本发明的情况，图20是应用了本发明的情况(图16的结构的情况)，共测量了12个样品的漏泄电流。
在图19中，VGS＝-10V时，IDS的最大值＝10-10A，在图20的情况下，在相同的条件下，IDS的最大值＝10-11A，因此漏泄电流降低一个数量级。
此外，在图19的情况下，VGS＝-10V时，IDS的离散范围是「10- 11～10-13(A)」，在图20的情况下，在相同的条件下，IDS的离散范围是「10-11～10-12(A)」的数量级，因此离散度也降低一个数量级。
因此，按照图16的结构，可减少漏泄电流(关断电流)，可抑制其离散度。
在图16中，考虑到用于形成漏层的掩模图形的方便起见，设置本征层(i层)使其包围多晶硅岛，但基本上在与栅电极层120重叠的部分，特别是图16的(a)、(b)、(c)、(d)部分中设置本征层(i层)即可。
此外，在图16中，为了说明的方便起见，对源(S)和漏(D)双方夹入本征层(i层)，但基本上可以只对漏(D)夹入本征层(i层)。
但是，例如在液晶显示装置的象素部的TFT的情况下，电位有各种变动，不能特别指定源和漏。在这种情况下，需要在成为源(或漏)的2个杂质层的双方作成夹入本征层(i层)的结构。
(第7实施形态)
图21是本发明的第7实施形态的一个器件的剖面图(沿图16的XVIII-XVIII线的器件的剖面图)。
在本实施形态中，在电场强的(a)部和(b)部中，在多晶硅岛的外缘部设有p层160和与该p层相连的本征层(i层)162。
按照本发明者的实验，在该情况下也可得到与上述的实施形态相同的效果。
(第8实施形态)
图22是与本发明的第8实施形态有关的器件的剖面结构(上侧)和平面结构(下侧)的图。
本实施形态的特征是，设置绝缘膜(SiO2膜)170使其与多晶硅岛的外缘部重叠，使边缘部中的绝缘膜的厚度增大，由此来缓和电场。
如图22的上侧的图中所示，在多晶硅岛的边缘部中，在其边缘和栅电极层120之间以重叠的方式而存在绝缘膜(SiO2膜)170(厚度L3a、L3b)与栅绝缘膜150(厚度L4a、L4b)。由此，可缓和加在n+层(源或漏)130上的电场。
(第9实施形态)
图23A示出与本发明的第9实施形态有关的器件的平面结构，图23B示出其等效电路。
本发明的特征是将图16的结构应用于双栅型的MOSFET。
如图23B所示，双栅型的MOSFET作成将2个MOS晶体管M1、M2串联连接的结构。再有，在图23A中，参照号码120是第1栅，参照号码是第2栅，参照号码180是源层。
而且，通过至少在图23A中所示的(a)～(h)的各部分中采用图16中示出的由本征层产生的电场缓和结构，可减少各MOSFET的漏泄电流。
在以关于一个MOSFET的减少率(应用本发明后的漏泄电流/应用前的漏泄电流)为「F(<1)」的情况下，2个MOSFET总的漏泄电流的减少率为「F×F」，与1个MOSFET的情况相比，可进一步减少漏泄电流。此外，也可减少漏泄电流的离散度。
(第10实施形态)
图24示出与本发明的第10实施形态有关的器件的平面结构(上侧)和剖面结构(下侧)的图。
本实施形态的特征是将图16的结构应用于所谓的「偏移(offset)MOSFET」。
偏移MOSFET是具有相对于栅电极至少使漏层带有偏移进行配置的结构的晶体管(即，相对的位置关系中带有偏移)。再有，在图24中，除了漏层142以外，在源层132上也设有偏移。
偏移结构中由于栅和漏没有重叠，故对于减少漏泄电流(关断电流)是有效的，但另一方面，如偏移量大的话，则会导致导通电流的减少和阈值的增大。因而，偏移量的调整是困难的。
如在偏移结构的MOS晶体管中应用图16的结构，则即使偏移量不那么大，也可有效地减少漏泄电流(关断电流)，此外，也可抑制离散度。于是，导通电流的确保或设计变得容易。
例如，在不应用本发明的情况下，为了将漏泄电流(关断电流)减少到所希望的水平，需要2微米的偏移量，而通过采用本实施形态的结构，例如有1微米的偏移量即可，故设计变得更为容易。
(第11实施形态)
在图25～图31中示出采用了图16的结构的CMOS结构的TFT的制造方法的一例。
(工序1)如图25所示，对玻璃基板930上的利用LPCVD法淀积的非晶硅薄膜(或多晶硅薄膜)200进行受激准分子的激光照射，通过退火对多晶硅薄膜进行再结晶化。
(工序2)接着，如图26所示，进行图形刻蚀，形成岛210a、210b。
(工序3)如图27所示，形成覆盖岛210a、210b的栅绝缘膜300a、300b。
(工序4)如图28所示，形成由Al、Cr、Ta构成的栅电极400a、400b。
(工序5)如图29所示，形成由聚酰亚胺等构成的掩模层450a、450b，将栅电极400a和掩模层450a、450b作为掩模来使用，通过自对准进行例如硼(B)的离子注入。由此，形成p+层500a、500b。此外，与此相随，自动地形成本征层510a、510b。
(工序6)如图30所示，形成由聚酰亚胺等构成的掩模层460a、460b，将栅电极400b和掩模层460a、460b作为掩模来使用，通过自对准进行例如磷(P)的离子注入。由此，形成n+层600a、600b。此外，与此相随，自动地形成本征层610a、610b。
(工序7)如图31所示，形成层间绝缘膜700，在有选择地形成接触孔后，形成电极810、820、830。
因此，按照本实施形态，通过使用栅电极和绝缘层作为掩模进行自对准，可从多晶硅岛的外缘向内侧形成源层或漏层。即，可通过自对准在多晶硅岛的外缘部中自动地形成本征层(i层)。
(第12实施形态)
图32和图33中示出应用了与本发明有关的第1～11实施形态的液晶显示装置的概要。
如图32所示，液晶显示装置例如具备有源矩阵部(象素部)101、数据线驱动器110和扫描线驱动器102。再有，在图32中，参照号码103是定时控制器，参照号码104是图象信号放大电路，参照号码105是图象信号发生装置。
在本实施形态中，将有源矩阵部(象素部)101中的TFT、构成数据线驱动器110和扫描线驱动器102的TFT都作成图16或图22～图24中示出的任一种结构。
此外，如图33所示，在有源矩阵基板940上通过同一制造工艺不仅形成象素部100的TFT，而且形成构成数据线驱动器110和扫描线驱动器102的TFT。即，使用驱动器安装型的有源矩阵基板940构成液晶显示装置。
例如如图33所示，液晶显示装置由背照光900、偏光板920、有源矩阵基板940、液晶950、彩色滤光器基板(对置基板)960、偏光板970构成。
在本实施形态的液晶显示装置中，象素部的TFT的漏泄电流(关断电流)被减少，显示画面的辉度变动减少。此外，可抑制TFT的漏泄电流(关断电流)的离散度，因此，有源矩阵基板的设计也变得容易。此外，由于安装使用本发明的TFT而构成的高性能的液晶驱动电路，所以是高性能的。
使用上述的实施形态的液晶显示装置而构成的电子装置包含图34中示出的显示信息输出源1000、显示信息处理电路1002、显示驱动电路1004、液晶屏等的显示屏1006、时钟产生电路1008和电源电路1010。显示信息输出源1000包含ROM、RAM等存储器、与视频信号调谐而输出的调谐电路等，基于来自时钟产生电路1008的时钟，输出视频信号等的显示信息。显示信息处理电路1002基于来自时钟产生电路1008的时钟，处理显示信息并输出。该显示信息处理电路1002可包含例如放大·极性反转电路、相位展开电路、旋转电路、非线性校正电路或箝位电路等。驱动电路1004包含扫描侧驱动电路和数据侧驱动电路，进行液晶屏1006的驱动。电源电路1010将电源供给上述各电路。
作为这种构成的电子装置，可举出图35中示出的液晶投影仪、图36中示出的对应于多媒体的个人计算机(PC)和管理工作站(EWS)、图37中示出的无线寻呼机、或移动电话、文字处理机、电视、取景器型或监视器直观型的视频信号磁带记录器、电子笔记本、电子台式计算机、车辆导航装置、POS终端、具备触摸式面板的装置等。
在图35中示出的液晶投影仪是使用透射型液晶屏作为光阀的投射型投影仪，例如使用三棱镜方式的光学系统。
在图35中，在投影仪1100中，将从白色光源的灯单元1102射出的投射光在光导设备1104的内部用多个反射镜1106和两个分色镜1108分成R、G、B的三原色，将其引导到显示各个色的图象的三个有源矩阵型液晶屏1110R、1110G和1110B上。然后将用各个液晶屏1110R、1110G和1110B调制了的光从三个方向入射到分色棱镜1112上。在分色棱镜1112中，由于红光R和兰光B弯曲90度，绿光G直射进来，故将各色的图象合成，通过投射透镜1114在屏幕等上投射彩色图象。
图36中示出的个人计算机1200包括具备键盘1202的主机部分1204和液晶显示画面1206。
图37中示出的无线寻呼机1300在金属制的框体1302内包括液晶显示基板1304、备有背照光1306a的光导1306、电路基板1308、第一、第二屏蔽板1310、1312、两个弹性导电体1314、1336和薄片托带(filmcarrier tape)1318。两个弹性导电体1314、1336和薄片托带1318将液晶显示基板1304和电路基板1308连接起来。
这里，液晶显示基板1304中将液晶封入于两个透明基板1304a、1304b之间，由此至少构成点阵型液晶屏。在一个透明基板上可形成图34中所示的驱动电路1004、或除此以外还形成显示信息处理电路1002，不安装在液晶显示基板1304上的电路可作为液晶显示基板的外部电路，在图37的情况下可安装在电路基板1308上。
图37示出无线寻呼机的结构，在该结构中，在液晶显示基板1304以外需要电路基板1308，但在使用液晶显示装置作为电子设备的一个部件的情况下，在透明基板上安装驱动电路等时，该液晶显示装置的最小单位是液晶显示基板1304。或，也可将以液晶显示基板1304作为框体的固定在金属框1302上的部件，作为电子设备的一个部件，即液晶显示装置来使用。再有，在背照光式的情况下，在金属制的框体1302内将液晶显示基板1304和备有背照光1306a的光导1306组合在一起，可构成液晶显示装置。也可如图24中所示，在构成液晶显示基板1304的2片透明基板1304a、1304b的一片上连接TCP(载带封装)1320，该TCP在形成金属导电膜的聚酰亚胺带1322上安装了IC芯片1324，将其作为电子设备的一个部件，即液晶显示装置来使用，从而代替上述装置。
再有，本发明不限定于上述的实施形态。例如，本发明不限于应用在上述的各种液晶屏的驱动中，也可应用于电致发光、等离子显示装置中。
此外，本发明也可应用于LDD结构的MOSFET中。
再有，在上述第1～第4实施形态中，关于N沟道TFT的例子进行了说明，但因热载流子引起的特性变坏的问题也是在P沟道TFT中可能发生的问题，尽管不象N沟道TFT那样显著。因而，也可将本发明应用于P沟道TFT，此时，形成N型杂质扩散区来代替第1、第2实施形态中的P型杂质扩散区即可。此外，作为形成沟道区或源、漏区的硅薄膜，不限于多晶硅薄膜，也可使用非晶硅薄膜。
而且，关于第1、第2实施形态中的P型杂质扩散区的尺寸或形成P型杂质扩散区的数目、或第3实施形态中的伸出部的尺寸、第4实施形态中的各沟道区的宽度或整体的宽度等的具体的数值，可进行适当的设计。此外，在液晶显示装置中，不限于将本发明的薄膜晶体管应用于象素晶体管或模拟开关，可应用于各种的电路构成要素。再有，在上述的实施形态中举出顶栅型薄膜晶体管的例子，但也可将本发明应用于底栅型薄膜晶体管。

Claims (9)

1.一种晶体管，包括：
非单晶硅薄膜，所述非单晶硅薄膜具有一个沟道区，一个第一区和一个第二区，所述沟道区形成在所述第一区和第二区之间，所述第一区和第二区是第一导电类型；
第一电极，电连接至所述第一区；以及
第二电极，电连接至所述第二区，
所述第一区具有第一部和第二部，
所述第一部具有第一宽度，
所述第一部与所述沟道区相连接，
所述第二部具有比所述第一宽度小的第二宽度，
所述第二部与所述第一电极重叠，
所述第二区具有第三部和第四部，
所述第三部具有第三宽度，
所述第三部与所述沟道区相连接，
所述第四部具有比所述第三宽度小的第四宽度，
所述第四部与所述第二电极重叠，以及
所述非单晶硅薄膜的至少所述沟道区的宽度大于所述第二宽度和所述第四宽度。
2.根据权利要求1的晶体管，还包括：
形成在所述第一电极和所述第一区的所述第二部之间的多个接触孔。
3.根据权利要求1的晶体管，其特征在于所述第一导电类型是N型。
4.根据权利要求1的晶体管，其特征在于所述非单晶硅薄膜是多晶半导体膜。
5.根据权利要求4的晶体管，其特征在于所述多晶半导体膜在低温处理中形成。
6.一种有源矩阵衬底，具有根据权利要求1至5中任何一项所述的晶体管。
7.一种场致发光器件，具有根据权利要求1至5中任何一项所述的晶体管。
8.一种显示装置，具有根据权利要求1至5中任何一项所述的晶体管。
9.一种电子装置，具有根据权利要求1至5中任何一项所述的晶体管。
CNB2005100544158A 1996-06-28 1997-06-27 薄膜晶体管 Expired - Fee Related CN100502047C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP17046496 1996-06-28
JP170464/96 1996-06-28
JP170464/1996 1996-06-28
JP211904/1996 1996-07-23
JP211904/96 1996-07-23
JP21190496 1996-07-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB031077498A Division CN1270389C (zh) 1996-06-28 1997-06-27 薄膜晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN1652353A CN1652353A (zh) 2005-08-10
CN100502047C true CN100502047C (zh) 2009-06-17

Family

ID=26493448

Family Applications (3)

Application Number Title Priority Date Filing Date
CNB031077498A Expired - Fee Related CN1270389C (zh) 1996-06-28 1997-06-27 薄膜晶体管及其制造方法
CN97190821A Pending CN1196832A (zh) 1996-06-28 1997-06-27 薄膜晶体管及其制造方法和使用该薄膜晶体管的电路和液晶显示装置
CNB2005100544158A Expired - Fee Related CN100502047C (zh) 1996-06-28 1997-06-27 薄膜晶体管

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CNB031077498A Expired - Fee Related CN1270389C (zh) 1996-06-28 1997-06-27 薄膜晶体管及其制造方法
CN97190821A Pending CN1196832A (zh) 1996-06-28 1997-06-27 薄膜晶体管及其制造方法和使用该薄膜晶体管的电路和液晶显示装置

Country Status (5)

Country Link
US (2) US6084248A (zh)
KR (2) KR100392967B1 (zh)
CN (3) CN1270389C (zh)
TW (1) TW471180B (zh)
WO (1) WO1998000870A1 (zh)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746893B1 (en) 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6794255B1 (en) * 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US7196929B1 (en) 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
US6965123B1 (en) 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
JPH1184418A (ja) * 1997-09-08 1999-03-26 Sanyo Electric Co Ltd 表示装置
JPH11338439A (ja) 1998-03-27 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体表示装置の駆動回路および半導体表示装置
US6291325B1 (en) * 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
JP4066574B2 (ja) * 1999-03-04 2008-03-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2000259097A (ja) * 1999-03-10 2000-09-22 Hitachi Ltd 画像表示装置
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
KR20010056980A (ko) * 1999-12-17 2001-07-04 이인환 폴리실리콘 박막트랜지스터의 불균일도 개선을 위한트랜스터 슬라이싱
TW565939B (en) * 2000-04-07 2003-12-11 Koninkl Philips Electronics Nv Electronic device manufacture
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
KR100396696B1 (ko) * 2000-11-13 2003-09-02 엘지.필립스 엘시디 주식회사 저저항 배선을 갖는 액정 디스플레이 패널
KR100554763B1 (ko) * 2001-01-29 2006-02-22 세이코 엡슨 가부시키가이샤 반도체 장치, 회로 기판, 전기 광학 장치 및 전자기기
JP4790166B2 (ja) * 2001-07-05 2011-10-12 Ｏｋｉセミコンダクタ株式会社 保護トランジスタ
JP4190798B2 (ja) * 2002-05-08 2008-12-03 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP2003332578A (ja) * 2002-05-09 2003-11-21 Sharp Corp 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
KR100911470B1 (ko) 2003-01-30 2009-08-11 삼성전자주식회사 액정표시장치
CN1316632C (zh) * 2003-03-18 2007-05-16 统宝光电股份有限公司 具有基体接触的薄膜晶体管组件
JP2005183408A (ja) * 2003-12-15 2005-07-07 Seiko Epson Corp 電気光学装置、その駆動回路および電子機器
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
KR101112549B1 (ko) * 2005-01-31 2012-06-12 삼성전자주식회사 박막 트랜지스터 표시판
CN100368912C (zh) * 2005-02-03 2008-02-13 广辉电子股份有限公司 液晶显示装置的制造方法
CN100368911C (zh) * 2005-02-03 2008-02-13 广辉电子股份有限公司 液晶显示装置
KR20070025845A (ko) 2005-09-05 2007-03-08 엘지.필립스 엘시디 주식회사 빠른 응답특성을 갖는 전계발광 표시장치
EP1949425A4 (en) * 2005-10-14 2010-08-18 Silicon Space Technology Corp RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD
EP2924498A1 (en) * 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
TWI752316B (zh) 2006-05-16 2022-01-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
US7605413B2 (en) * 2006-06-16 2009-10-20 Taiwan Seminconductor Manufacturing Co., Ltd. High voltage devices
US7977752B2 (en) * 2006-06-26 2011-07-12 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film semiconductor device, lateral bipolar thin-film transistor, hybrid thin-film transistor, MOS thin-film transistor, and method of fabricating thin-film transistor
US20080142899A1 (en) * 2006-08-04 2008-06-19 Silicon Space Technology Corporation Radiation immunity of integrated circuits using backside die contact and electrically conductive layers
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US20110024764A1 (en) * 2008-03-31 2011-02-03 Tomohiro Kimura Semiconductor device, method for producing the same, and display device
JP2010056169A (ja) * 2008-08-26 2010-03-11 Toshiba Mobile Display Co Ltd 薄膜トランジスタ及びこれを用いた表示装置
BRPI0924471A2 (pt) * 2009-04-09 2016-02-16 Sharp Kk dispositivo de visor
RS61082B1 (sr) 2010-02-26 2020-12-31 Novo Nordisk As Stabilno antitelo koje sadrži kompozicije
RU2012153786A (ru) 2010-05-28 2014-07-10 Ново Нордиск А/С Стабильные многодозовые композиции, содержащие антитело и консервант
CN103730514B (zh) * 2014-01-23 2019-07-19 苏州大学 薄膜晶体管
CN103811559B (zh) * 2014-02-21 2018-07-06 苏州大学 一种具有双极型工作特性的薄膜晶体管
EP2960943B1 (en) * 2014-06-27 2019-08-07 LG Display Co., Ltd. Thin film transistor of display apparatus
CN104952880A (zh) * 2015-05-06 2015-09-30 深圳市华星光电技术有限公司 双栅极tft基板的制作方法及其结构
CN105097667B (zh) * 2015-06-24 2018-03-30 深圳市华星光电技术有限公司 低温多晶硅tft基板结构的制作方法及低温多晶硅tft基板结构
CN105428240A (zh) * 2015-12-16 2016-03-23 信利（惠州）智能显示有限公司 薄膜晶体管及制备方法
US10424672B2 (en) * 2016-02-19 2019-09-24 Silicon Display Technology Oxide semiconductor transistor
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
CN110098262B (zh) * 2019-05-15 2021-10-26 云谷（固安）科技有限公司 一种薄膜晶体管、显示面板和显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731179A (en) * 1980-07-31 1982-02-19 Sharp Corp Formation of thin-film transistor
JP2642423B2 (ja) * 1988-07-01 1997-08-20 株式会社リコー 半導体装置の製造方法
JP2941816B2 (ja) * 1988-09-09 1999-08-30 ソニー株式会社 Ｍｏｓ型トランジスタ
JPH02214165A (ja) * 1989-02-14 1990-08-27 Toshiba Corp 半導体装置
US5266825A (en) * 1989-10-18 1993-11-30 Hitachi, Ltd. Thin-film device
JP3190057B2 (ja) * 1990-07-02 2001-07-16 株式会社東芝 複合集積回路装置
JPH0475387A (ja) * 1990-07-18 1992-03-10 Sony Corp Ｍｉｓ型半導体装置
JP2717739B2 (ja) * 1991-03-01 1998-02-25 三菱電機株式会社 半導体装置およびその製造方法
JPH0685258A (ja) * 1992-09-03 1994-03-25 Fuji Xerox Co Ltd 薄膜トランジスタとその製造方法
JPH06123896A (ja) * 1992-10-13 1994-05-06 Toshiba Corp 液晶表示装置
JPH07115205A (ja) * 1993-08-24 1995-05-02 Fujitsu Ltd 多結晶ＳｉＴＦＴの製造方法
JPH0794744A (ja) * 1993-09-20 1995-04-07 Hitachi Ltd Ｍｉｓトランジスタ
JPH07147411A (ja) * 1993-11-24 1995-06-06 Sony Corp 表示素子基板用半導体装置
US5616935A (en) * 1994-02-08 1997-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit having N-channel and P-channel transistors
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
JPH08330596A (ja) * 1995-05-31 1996-12-13 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP3514002B2 (ja) * 1995-09-04 2004-03-31 カシオ計算機株式会社 表示駆動装置
US5847422A (en) * 1997-05-19 1998-12-08 Foveonics, Inc. MOS-based active pixel sensor cell that utilizes the parasitic bipolar action of the cell to output image data

Also Published As

Publication number Publication date
US6084248A (en) 2000-07-04
KR100374737B1 (ko) 2003-07-16
CN1444288A (zh) 2003-09-24
CN1652353A (zh) 2005-08-10
TW471180B (en) 2002-01-01
CN1196832A (zh) 1998-10-21
US6333520B1 (en) 2001-12-25
CN1270389C (zh) 2006-08-16
WO1998000870A1 (fr) 1998-01-08
KR19990044209A (ko) 1999-06-25
KR100392967B1 (ko) 2003-07-31

Similar Documents

Publication Publication Date Title
CN100502047C (zh) 薄膜晶体管
US6677609B2 (en) Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor
KR0133845B1 (ko) 반도체장치와 그를 사용한 전기광학장치
JP2999271B2 (ja) 表示装置
US9035314B2 (en) Method for manufacturing an electrooptical device
US6262438B1 (en) Active matrix type display circuit and method of manufacturing the same
US7102164B2 (en) Semiconductor device having a conductive layer with a light shielding part
US5923961A (en) Method of making an active matrix type display
JPH10198292A (ja) 半導体装置およびその作製方法
KR20090012120A (ko) 액정 표시장치 및 상기 액정 표시장치를 구비하는 전자기기
US6713825B2 (en) Poly-crystalline thin film transistor and fabrication method thereof
US7195960B2 (en) Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor
KR20030017428A (ko) 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기
US6078060A (en) Active matrix display devices and methods of manufacturing the active matrix display devices
JPH10153793A (ja) 液晶表示装置
JPH08160464A (ja) 液晶表示装置
JPH10133233A (ja) アクティブマトリクス型表示回路およびその作製方法
JPH0926600A (ja) 液晶表示装置
JP4257482B2 (ja) 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置
JPH07263698A (ja) 薄膜トランジスタ及びその製造方法
JPH06169086A (ja) 多結晶シリコン薄膜トランジスタ
JPH07319428A (ja) 液晶表示装置
JPH0334465A (ja) 薄膜トランジスタおよびその製造方法並びに液晶ディスプレイ装置
KR950009797B1 (ko) 바텀 게이트를 구비한 fid 폴리 실리콘 tft
JP3476763B2 (ja) アクティブマトリクス装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090617

Termination date: 20120627