KR100554763B1 - 반도체 장치, 회로 기판, 전기 광학 장치 및 전자기기 - Google Patents
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Abstract
본 발명은, 반도체 장치에 있어서, 반도체막 단부에서 발생하는 전계 강도·캐리어 밀도 증가에 기인하는 시간 경과에 따른 열화를 억제하는 것을 목적으로 하는 것으로, 반도체막의 폭보다 게이트 전극의 폭 만큼을 좁게 한다. 게이트 전극에 접속하여, 반도체막으로부터 게이트 전극의 임의 측에서 게이트 전극보다도 멀리에 위치하는 부(副)게이트 전극을 구비하고, 반도체막의 폭보다 부게이트 전극의 폭 만큼 넓게 한다. 또한, 반도체막의 단부에, 도펀트가 도핑되어 있지 않은 진성 반도체 영역을 구비한다.
Description
도 1(a)는 종래의 다결정 실리콘 박막 트랜지스터의 평면도, 도 1(b)는 종래의 다결정 실리콘 박막 트랜지스터의 전류에 평행한 단면도, 도 1(c)는 종래의 다결정 실리콘 박막 트랜지스터의 전류에 수직인 단면도,
도 2는 종래의 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 도면,
도 3(a)는 장치 시뮬레이션에 의한 종래의 다결정 실리콘 박막 트랜지스터의 전계 강도 분포도, 도 3(b)는 장치 시뮬레이션에 의한 종래의 다결정 실리콘 박막 트랜지스터의 캐리어 밀도 분포도,
도 4(a)는 본 발명의 실시예 1의 다결정 실리콘 박막 트랜지스터의 평면도, 도 4(b)는 본 발명의 실시예 1의 다결정 실리콘 박막 트랜지스터의 전류에 평행한 단면도, 도 4(c)는 본 발명의 실시예 1의 다결정 실리콘 박막 트랜지스터의 전류에 수직인 단면도,
도 5(a)는 장치 시뮬레이션에 의한 본 발명의 실시예 1의 다결정 실리콘 박막 트랜지스터의 전계 강도 분포도, 도 5(b)는 장치 시뮬레이션에 의한 본 발명의 실시예 1의 다결정 실리콘 박막 트랜지스터의 캐리어 밀도 분포도,
도 6(a)는 본 발명의 실시예 2의 다결정 실리콘 박막 트랜지스터의 평면도, 도 6(b)는 본 발명의 실시예 2의 다결정 실리콘 박막 트랜지스터의 전류에 평행한 단면도, 도 6(c)는 본 발명의 실시예 2의 다결정 실리콘 박막 트랜지스터의 전류에 수직인 단면도,
도 7은 본 발명의 실시예 3의 다결정 실리콘 박막 트랜지스터의 평면도,
도 8은 본 발명의 실시예 3의 다결정 실리콘 박막 트랜지스터의 단면도,
도 9는 본 발명에 따른 전기 광학 장치의 단면 구조를 나타내는 도면,
도 10은 본 발명의 반도체 장치를 전기 광학 장치에 적용한 예를 나타내는 개략 구성도,
도 11은 본 발명에 따른 전기 광학 장치가 실장된 모바일형의 퍼스널 컴퓨터에 적용한 경우의 일례를 나타내는 도면,
도 12는 본 발명에 따른 전기 광학 장치가 실장된 휴대 전화기의 일례를 나타내는 도면,
도 13은 본 발명에 따른 전기 광학 장치가 파인더 부분에 적용된 디지털 스틸 카메라의 일례를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 활성 영역 12 : 소스 고농도 도핑 영역
13 : 드레인 고농도 도핑 영역 14 : 진성 반도체 영역
21 : 게이트 전극 22 : 부(副)게이트 전극
23 : 소스 전극 24 : 드레인 전극
31 : 게이트 절연막 32 : 층간 절연막
33 : 이면 절연막 41 : 반도체막 단부
42 : 전류 51 : 유리 기판
52 : 다결정 실리콘막 53 : 게이트 절연막
54 : 게이트 전극 55 : 소스·드레인 영역
56 : 층간 절연막 57 : 소스·드레인 전극
본 발명은 반도체 장치, 특히, 장치 성능의 시간 경과에 따른 열화의 방지에 적합한 반도체 장치에 관한 것이다.
도 1에는, 종래의 반도체 장치의 예로서 박막 트랜지스터를 나타낸다. 도 1(a)는 종래의 다결정 실리콘 박막 트랜지스터의 평면도, 도 1(b)는 평면도의 b-b선 단면도 및 도 1(c)는 평면도의 c-c선 단면도이다. 도 1과 같이, 다결정 실리콘 박막 트랜지스터로는, 탑 게이트형의 구조를 취하는 것이 일반적이다(액정 모니터 기술, 마츠모토 세이이치 편저, 산업 도서).
도 2는 전형적인 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 도 면이다. 우선, 도 2(a)에 나타내는 바와 같이, 유리 기판(51) 상에, SiH4를 이용한 PECVD나, Si2H6을 이용한 LPCVD에 의해, 비정질 실리콘을 성막한다. 엑시머 레이저 등의 레이저 조사나, 고체상 성장에 의해, 비정질 실리콘을 재 결정화시켜, 다결정 실리콘막(52)을 형성한다. 다음에, 도 2(b)에 나타내는 바와 같이, 다결정 실리콘막(52)을 패터닝하여 섬 형상화한 후, 게이트 절연막(53)을 성막하여, 게이트 전극(54)을 성막 및 패터닝에 의해 형성한다. 다음에, 도 2(c)에 나타내는 바와 같이, 인이나 보론 등의 불순물을 게이트 전극(54)을 이용하여 자기 정합적으로 다결정 실리콘막(52)에 투입하여 활성화하고, CMOS 구조의 소스·드레인 영역(55)을 형성한다. 층간 절연막(56)을 성막하여, 콘택트 홀을 형성하고, 소스·드레인 전극(57)을 성막 및 패터닝에 의해 형성한다.
종래, MOS 소자 등의 반도체 장치를 장시간 구동할 때, 시간의 경과와 동시에 장치 성능이 열화된다는 문제가 있었다. 이와 같은 시간 경과에 따른 열화는, 예컨대, 능동층으로서 기능하는 반도체막의 단부 또는 반도체막과 절연막의 계면에서의 전계 집중을 중요한 원인의 하나로서 들 수 있다. 이 원인에 유래되는 시간 경과에 따른 열화는, 예컨대, 박막 트랜지스터와 같이 절연막 상에 마련된 막 두께가 작은 반도체막을 능동층으로서 이용하는 반도체 장치에 있어서, 특히 현저해진다.
박막 트랜지스터에 있어서, 반도체막의 단부에서는, 전계가 집중되어 전계 강도가 높아진다. 또한, 반도체막의 막 두께도 좁기 때문에, 캐리어 밀도도 높아진다고 하는 경향이 보인다.
도 3에는, 다결정 실리콘 박막 트랜지스터에 대하여, 장치 시뮬레이션에 의한 전계 강도 분포 및 캐리어 밀도 분포의 해석 결과를 나타낸다. 도 3(a)에 나타낸 전계 강도의 분포에서는, 반도체막의 거의 중앙부에서의 전계 강도가, 4.5×105V/㎝인데 비하여 반도체막의 최선단부에서는 6.6×105V/㎝이라는 높은 값을 나타내었다. 또한, 이에 대응하여, 도 3(b)에 나타내는 바와 같이, 반도체막의 거의 중앙부에서의 캐리어 밀도가 2.7×1017㎝-3인데 비하여, 반도체막의 최선단부에서는 1.6×1O20㎝-3이었다.
그래서, 본 발명의 목적은 반도체막의 단부의 전계 강도 또는 캐리어 밀도를 감소시켜, 시간 경과에 따른 열화의 방지에 적합한 반도체 장치를 얻는 것이다.
본 발명의 제 1 반도체 장치는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 게이트 전극과 상기 반도체막의 단부는 겹치지 않도록 형성되어 있는 것을 특징으로 한다. 또, 본 명세서에 있어서의, 반도체막의 단부란, 소자 분리를 위해 마련된 필드 절연막과 반도체층이 접하는 부분이어도 좋 다.
본 발명의 제 2 반도체 장치는 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 반도체막의 폭보다도 상기 게이트 전극의 폭이 작은 것을 특징으로 한다. 여기서, 반도체막의 폭 및 게이트 전극의 폭은 소스 영역과 드레인 영역 사이에 흐르는 전류의 방향에 대하여 수직인 방향의 길이로서 정의하고 있다. 즉, 관련된 반도체 장치는 반도체막이 게이트 전극으로부터 외측으로 연장된 것과 같은 외관을 갖고 있다.
본 발명의 제 1 및 제 2 반도체 장치에 있어서, 반도체막 단부의 위쪽에는 게이트 전극이 형성되어 있지 않기 때문에, 시간 경과에 따른 열화의 원인 중 하나인, 반도체막의 단부에서의 전계 집중을 회피할 수 있다. 따라서, 이들 반도체 장치는 제조 시의 장치 성능을 장시간에 걸쳐 유지할 수 있다.
본 발명의 제 3 반도체 장치는, 상기 반도체 장치에 있어서, 상기 게이트 전극에 접속된 부(副)게이트 전극을 더 구비한 것을 특징으로 한다.
본 발명의 제 4 반도체 장치는, 상기 반도체 장치에 있어서, 상기 부게이트 전극은 상기 게이트 전극 상에 배치되어 있는 것을 특징으로 한다.
본 발명의 제 3 및 제 4 반도체 장치는 부게이트 전극을 구비하고 있기 때문에 반도체막을 흐르는 캐리어를 정밀하게 제어할 수 있다.
본 발명의 제 5 반도체 장치는, 상기 반도체 장치에 있어서, 상기 부게이트 전극과 상기 반도체막의 단부는 겹치도록 배치되어 있는 것을 특징으로 한다. 관 련된 반도체 장치에 있어서, 반도체 단부의 캐리어의 제어는 부게이트 전극에 의해서 이루어지기 때문에, 관련된 반도체 장치는 반도체막의 단부에서의 전계 강도 또는 캐리어 밀도의 감소와 오프 전류의 감소를 동시에 가능하게 하는 것에 적합한 구성을 갖고 있다. 또, 상기 부게이트 전극이 상기 반도체막의 단부와 겹치도록 배치되어 있는 것에 그치지 않고, 또한, 상기 부게이트 전극이 상기 반도체막의 외측으로 연장되는 것이 보다 바람직하다.
본 발명의 제 6 반도체 장치는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 반도체막의 단부에, 도펀트가 도핑되어 있지 않은 진성 반도체에 의해 형성된 영역을 구비하고 있는 것을 특징으로 한다. 관련된 반도체 장치의 반도체막 단부에 마련된 진성 반도체에 의해 형성된 영역은 캐리어의 이동에 대한 기여가 적다. 따라서, 진성 반도체에 의해 형성된 영역에서, 고강도의 전계 또는 고밀도의 캐리어가 발생하여도, 장치 성능의 시간 경과에 따른 열화를 억제할 수 있다. 또, 본 명세서를 통해서, 「도펀트가 도핑되어 있지 않은 진성 반도체에 의해 형성된 영역」이란, 도펀트가 전혀 도핑되어 있지 않은 반도체만을 의미하는 것이 아니라, 그 밖의 반도체 영역에서 도핑량이 작은 영역을 의미하고 있다.
본 발명의 제 7 반도체 장치는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 반도체막에, 도펀트가 도핑되어 있지 않은 진성 반도체에 의해 형성된, 상기 게이트 전극의 외측으로 신장된 영역을 구비하고 있는 것을 특징으로 한다. 관련된 반도체 장치는 구동 시 또는 통전 시에서의 반도체막의 가열에 의한 열화의 방지에 적합한 구성을 갖고 있다. 관련된 반도체 장치를, 예컨대, 시프트 레지스터, 레벨 시프터, 버퍼 회로 및 아날로그 스위치에 내장되는 반도체 장치로서 이용하면, 이들 회로의 시간 경과에 따른 열화를 감소시킬 수 있다.
본 발명의 제 8 반도체 장치는 소스 영역과 드레인 영역을 포함하는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 반도체막에, 도펀트가 도핑되어 있지 않은 진성 반도체에 의해 형성된, 상기 게이트 전극으로부터 상기 소스 영역 또는 상기 드레인 영역의 방향으로 신장된 영역을 구비하고 있는 것을 특징으로 한다. 관련된 반도체 장치의 예로서는, 예컨대, 도 7이나 도 8에 나타낸 것과 같은 박막 트랜지스터를 들 수 있다. 이들의 박막 트랜지스터는 효율적으로 반도체막 등에서 발생하는 열을 발산하는 데 바람직한 구성을 갖고 있고, 예컨대, 시프트 레지스터, 레벨 시프터, 버퍼 회로 및 아날로그 스위치 등의 회로에 내장되는 반도체 장치로서 이용하면, 회로의 시간 경과에 따른 열화를 방지할 수 있다.
본 발명의 제 9 반도체 장치는 소스 영역과 드레인 영역을 포함하는 반도체막과, 상기 반도체막 상의 적어도 한 부분에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 반도체막에, 도펀트가 도핑되어 있지 않은 진성 반도체에 의해 형성된, 소스 영역 또는 상기 드레인 영역의 방향으로 신장된 영역을 복수 구비하고 있는 것을 특징으로 한다. 관련된 반도체 장치는 전류에 의한 열 발생을 억제하면서도, 큰 전류량을 흘릴 수 있는 구성을 갖고 있다.
본 발명의 제 10 반도체 장치는, 상기 반도체 장치에 있어서, 상기 반도체막은 절연막 상에 형성되어 있는 것을 특징으로 한다. 관련된 반도체 장치로는, 예컨대, 박막 트랜지스터나 SOI형 트랜지스터를 들 수 있다. 박막 트랜지스터에 있어서는, 반도체막 단부의 상하에 절연막이 배치되어 있다. 그 때문에, 반도체막의 단부에서의 높은 전계 강도 또는 캐리어 밀도에 기인하는, 장치 성능의 시간 경과에 따른 열화가, 특히, 박막 트랜지스터에서 현저해진다. 그러나, 관련된 반도체 장치는 제조 시의 장치 성능을 장시간에 걸쳐 유지할 수 있다.
본 발명의 회로 기판은 상기의 반도체 장치와, 그 반도체 장치에 신호 또는 전력을 공급하기 위한 배선을 포함하고 있다. 관련된 회로 기판은 액정 장치나 전자 발광 장치 등의 전기 광학 장치에 바람직하다.
본 발명의 제 1 전기 광학 장치는 상기 회로 기판과, 이 회로 기판의 위쪽에 형성된 제 1 전극과, 상기 제 1 전극의 위쪽에 형성된 전기 광학 소자를 구비하고 있다.
본 발명의 제 2 전기 광학 장치는 전기 광학 소자와, 상기 반도체 장치를 시프트 레지스터, 레벨 시프터, 버퍼 회로 및 아날로그 스위치로부터 선택된 적어도 하나의 전자 회로로서 사용하는 것을 특징으로 한다.
상기한 전기 광학 장치에 있어서, 상기 전기 광학 소자로서 유기 전자 발광 소자를 이용할 수 있다.
본 발명의 전자기기는 상기 전기 광학 장치를 표시부로서 구비하고 있다.
이하, 본 발명이 바람직한 실시예를 설명한다.
(실시예 1)
도 4에는, 본 발명의 실시예 1에 따른 박막 트랜지스터의 모식적인 평면도, 및 두 개의 단면도를 나타내었다. 관련된 박막 트랜지스터에서, 소스 고농도 도핑 영역(12), 드레인 고농도 도핑 영역(13) 및 활성 영역(11)으로 이루어지는 반도체막은 다결정 실리콘으로 구성되어 있다. 관련된 박막 트랜지스터는 도 1에 나타낸 종래의 전형적인 박막 트랜지스터와는, 기본적으로 마찬가지인 구성을 갖고 있지만, 도 4로부터 알 수 있듯이, 게이트 전극(21)은 소스 고농도 도핑 영역(12), 드레인 고농도 도핑 영역(13) 및 활성 영역(11)으로 이루어지는 반도체막의 단부와는 겹치지 않도록 배치되어 있다. 또한, 게이트 전극(21)과 접속된 부게이트 전극(22)은 반도체막 단부(41)의 외측으로 연장되도록 형성되어 있다.
본 실시예의 박막 트랜지스터에 관해서, 장치 시뮬레이션을 행하고, 전계 강도 및 캐리어 밀도의 분포에 대하여 조사하였다. 그 결과를 도 5에 나타낸다. 또, 이 장치 시뮬레이션은 게이트 전극(21) 및 부게이트 전극(22) 중 반도체막의 전계에 직접적인 영향을 미치는 게이트 전극(21)만을 고려하고, 그 이외는, 앞서 설명한 보통의 박막 트랜지스터에 관한 장치 시뮬레이션과 같은 파라미터를 이용하여 실행하였다. 도 3에 나타내는 바와 같이, 종래의 박막 트랜지스터에 관한 장치 시뮬레이션에 의한 해석 결과에서는, 반도체막의 선단부의 전계 강도 및 캐리어 밀도는 각각, 6.6×105V/㎝ 및 1.6×1020㎝-3인데 비하여, 본 실시예의 박막 트랜지스터에 관한 장치 시뮬레이션에 의한 해석 결과는, 각각, 7.2×103V/㎝ 및 8.9×1018㎝-3이 되어, 전계 강도 및 캐리어 밀도는 모두 현저히 감소했다.
이것은 본 실시예의 박막 트랜지스터와 같이 게이트 전극(21)을 반도체막 단부(41)와는 겹치지 않도록 배치하는 것으로, 반도체 단부의 전계 강도 및 캐리어 밀도를 감소시킬 수 있는 것을 나타내고 있다.
소스 고농도 도핑 영역(12), 드레인 고농도 도핑 영역(13) 및 활성 영역(11)으로 이루어지는 반도체막의 외측으로 연장하도록 형성되어 있는 부게이트 전극(22)은, 특히, 오프 전류 감소에 효과를 발휘한다. 즉, 부게이트 전극(22)에 의해, 미소한 리크 전류가 문제로 되는 오프 상태에서, 주변으로부터의 누설 전계의 반도체 단부에의 영향이 차단된다. 전계가 차단되면, 반도체막 내의 전위 구배가 0(영)에 근접하므로, 캐리어 밀도가 감소되어, 미소한 리크 전류가 억제되어, 오프 전류가 감소된다.
(실시예 2)
도 6에는, 본 발명의 실시예 2에 따른 박막 트랜지스터의 모식적인 평면도 및 두 개의 단면도를 나타내었다. 관련된 박막 트랜지스터는 소스 고농도 도핑 영 역(12), 드레인 고농도 도핑 영역(13) 및 활성 영역(11)으로 이루어지는 반도체막의 단부에 진성 반도체 영역(14)을 구비하고 있다. 가령, 진성 반도체 영역(14) 내에 고강도의 전계 및 고밀도의 캐리어가 발생하여도, 진성 반도체 영역(14)은 전류(42)의 경로에는 없으므로, 고강도의 전계 및 고밀도의 캐리어에 의한 장치 성능의 시간 경과에 따른 열화를 억제할 수 있다.
(실시예 3)
도 7 및 도 8에는, 각각, 본 발명의 실시예 3에 따른 박막 트랜지스터의 모식적인 평면도 및 전류에 대하여 수직인 방향에서의 단면도를 나타내었다. 또, 전류에 평행한 단면도는, 도 6(b)와 거의 동일하므로, 생략하였다. 도 7에 나타낸 박막 트랜지스터의 반도체막은 소스와 드레인 사이에 흐르는 전류(42)와 평행하게 마련된 복수의 진성 반도체 영역(14)에 의해, 복수개로 분할되어 있다. 이 구성은 복수로 분할된 반도체막 각각의 단부에서 발생하는 고강도의 전계 및 고밀도의 캐리어에 의한 시간 경과에 따른 열화를 억제하여, 전류가 흐를 때에 발생하는 열을 발산하는데 적합하다. 또한, 진성 반도체 영역(14)은 소망 위치 또는 영역에서의 불순물의 도핑을 실행하는 것만으로 형성할 수 있으므로, 잉여 공간을 특별히 필요로 하지 않고, 박막 트랜지스터를 밀도 있게 배치할 수 있다는 이점도 갖는다. 이와 같은 구성을 갖는 박막 트랜지스터는 액정 패널, 전자 발광 패널 및 센서 등 여러 가지의 전기 제품이 중요한 구성 요소인, 예컨대, 전송 게이트, 인버터, 클럭드 인버터, 논리 게이트(NAND, NOR 등), 시프트 레지스터, 레벨 시프터, 버퍼 회로, 차동 증폭기, 커런트 미러 조작 앰프, DA 컨버터, AD 컨버터, DRAM, SRAM, 산술 회로 가산기, 마이크로컴퓨터, DSP, 아날로그 스위치 및 CPU 등의 회로에 내장하는 반도체 장치로서 이용하면, 이들의 회로의 시간 경과에 따른 열화를 감소시킬 수 있다.
본 실시예에서는, 도 8에 나타내는 바와 같이, 게이트 전극(21)은 전류가 흐르는 방향과 교차하도록 신장하고 있고, 반도체막의 단부를 덮도록 형성되어 있다. 또, 게이트 전극은 반도체막의 단부를 피복하는 대신에, 게이트 전극을 가장 외부의 반도체막의 단부가 게이트 전극에 의해 덮여지지 않도록 형성하여, 그 게이트 전극 상에 부게이트 전극을 마련하도록 하여도 좋다.
도 9는, 본 발명의 전기 광학 장치의 일례로서, 전기 광학 소자로서 유기 전자 발광 소자를 이용한 유기 전자 발광 장치를 나타낸 도면이다. 절연 기판(71) 상에 배치된 박막 트랜지스터(72, 75) 중 박막 트랜지스터(75)에 접속된 제 1 층간 절연막(76) 상에 형성된 소스 또는 드레인 전극(77)은 제 2 층간 절연막(78)에 마련된 콘택트 홀을 거쳐서 화소 전극(79)과 접속되어 있다. 화소 전극(79)이 ITO 등의 재료로 이루어지는 양극(陽極)인 경우에는, 본 실시예와 같이 화소 전극(79) 상에 전하 주입층으로서 정공 주입층(83)을 마련하는 것이 바람직하다. 또한, 정공 주입층(83) 상에는 발광층(84)이 배치되어 있다. 발광층(84) 상에는 음극(85)이 형성되고, 음극(85) 상에는 수분이나 산소 등의 음극(85)이나 발광층(84)으로의 침입을 방지하는 밀봉재(86)가 더 배치되어 있다. 발광층(84)이나 정공 주입층(83)의 가장자리 쪽에는 밀착층(81)과, 밀착층(81) 상에는 층간층(層間層)(82)이 배치되어 있다.
밀착층(81)은 정공 주입층(83)이나 발광층(84)을 잉크젯법이나 마이크로 스폿팅법 등의 액상 프로세스를 사용하여 형성하는 경우에는, 발광층(84)이나 정공 주입층(83)의 형성에 이용하는 액체에 대한 친액성(親液性)을 밀착층(81)과 층간층(82)에서 다르게 하는 것에 의해, 용이하게 정공 주입층(83)이나 발광층(84)을 소정의 위치에 선택적으로 배치할 수 있게 된다.
도 10은 발광 소자 등의 전기 광학 소자를 구동하기 위해서 본 발명에 따른 반도체 장치를 배치한 유기 전자 발광 소자를 이용한 액티브 매트릭스형 표시 장치에 적용한 경우의 일례를 나타내는 것으로, 이 도면에서 참조 부호 200이 표시 장치이다.
이 표시 장치(20)는, 회로도인 도 10에 나타내는 바와 같이, 기체 상에 복수의 주사선(131)과, 이들 주사선(131)에 대하여 교차하는 방향으로 연장하는 복수의 신호선(132)과, 이들 신호선(132)에 병렬로 연장하는 복수의 공통 급전선(133)이 각각 배선된 것으로, 주사선(131) 및 신호선(132)의 각 교점에 대응하여, 화소(화소 영역소)(1A)가 마련되어 구성된 것이다.
신호선(132)에 대해서는, 데이터측 구동 회로(103)가 마련되어 있다. 한편, 주사선(131)에 대해서는, 주사측 구동 회로(104)가 마련되어 있다. 또한, 화소 영역(1A)의 각각에는, 주사선(131)을 거쳐서 주사 신호가 게이트 전극에 공급되는 제 1 박막 트랜지스터(142)와, 이 제 1 박막 트랜지스터(142)를 거쳐서 신호선(132)으로부터 공급되는 데이터 신호를 유지하는 유지 캐패시터(cap)와, 유지 캐패시터 (cap)에 의해 유지된 데이터 신호가 게이트 전극에 공급되는 제 2 박막 트랜지스터(143)와, 이 제 2 박막 트랜지스터(143)를 거쳐서 공통 급전선(133)에 전기적으로 접속했을 때에 공통 급전선(133)으로부터 구동 전류가 흘러들어 오는 화소 전극(141)과, 이 화소 전극(141)과 대향 전극(154) 사이에 끼워지는 발광 소자(140)가 마련되어 있다.
이러한 구성을 근거로, 주사선(131)이 구동되어 제 1 박막 트랜지스터(142)가 온 상태로 되면, 그 때의 신호선(132)의 전위가 유지 캐패시터(cap)에 유지되어, 해당 유지 캐패시터(cap)의 상태에 따라서, 제 2 박막 트랜지스터(143)의 도통 상태가 결정된다. 그리고, 제 2 박막 트랜지스터(143)의 채널을 거쳐서 공통 급전선(133)으로부터 화소 전극(141)에 전류가 흐르고, 또한 발광 소자(140)를 통하여 대향 전극(154)에 전류가 흐름으로써, 발광 소자(140)는 이것을 흐르는 전류량에 따라 발광하게 된다.
박막 트랜지스터(143, 142)로서 본 발명에 따른 반도체 장치를 이용할 수 있다. 또한, 데이터측 구동 회로(103)나 주사측 구동 회로(104)에 포함되는, 예컨대, 시프트 레지스터, 레벨 시프터, 비디오 라인, 스위치 등의 구성 소자로서도 본 발명에 따른 반도체 장치를 채용할 수 있다. 특히 도 9에 나타내는 바와 같은 복수의 진성 반도체 영역이 형성된 반도체 장치는 큰 전류량을 흘리는 경우가 있는 시프트 레지스터나 레벨 시프터에서도 바람직하다.
다음에, 상기 전기 광학 장치를 적용한 전자기기의 몇몇 사례에 대하여 설명한다. 도 11은 전술한 전기 광학 장치를 적용한 모바일형의 퍼스널 컴퓨터의 구성을 나타내는 사시도이다. 이 도면에서, 퍼스널 컴퓨터(1100)는 키보드(1102)를 구 비한 본체부(1104)와, 표시 유닛(1106)으로 구성되고, 이 표시 유닛(1106)이 전술한 전기 광학 장치(100)를 구비하고 있다.
도 12는 전술한 전기 광학 장치(100)를 그 표시부에 적용한 휴대 전화기의 구성을 나타내는 사시도이다. 이 도면에서, 휴대 전화기(1200)는 복수의 조작 버튼(1202) 외에, 수화구(1204), 송화구(1206)와 함께 전술한 전기 광학 장치(100)를 구비하고 있다.
도 13은 전술한 전기 광학 장치(100)를 그 파인더에 적용한 디지털 스틸 카메라의 구성을 나타내는 사시도이다. 또, 이 도면에는 외부 기기와의 접속에 대해서도 간단하게 나타내고 있다. 여기서 보통의 카메라는 피사체의 광상에 의해 필름을 감광하는데 비하여, 디지털 스틸 카메라(1300)는 피사체의 광상을 CCD(Charge Coupled Device) 등의 촬상 소자에 의해 광전(光電) 변환하여 촬상 신호를 생성한다. 디지털 스틸 카메라(1300)에서의 케이스(1302)의 배면에는, 전술한 전기 광학 장치(100)가 마련되어, CCD에 의한 촬상 신호에 근거해서 표시하는 구성으로 되어 있고, 전기 광학 장치(100)는 피사체를 표시하는 파인더로서 기능한다. 또한, 케이스(1302)의 관찰 측(도면에서는 이면 측)에는, 광학 렌즈나 CCD 등을 포함한 수광 유닛(1304)이 마련되어 있다.
촬영자가 전기 광학 장치(100)에 표시된 피사체 상을 확인하여 셔터 버튼(1306)을 누르면, 그 시점에서의 CCD의 촬상 신호가, 회로 기판(1308)의 메모리에 전송·저장된다. 또한, 이 디지털 스틸 카메라(1300)에서는, 케이스(1302)의 측면에, 비디오 신호 출력 단자(1312)와, 데이터 통신용 입출력 단자(1314)가 마련 되어 있다. 그리고, 도면에 나타내는 바와 같이, 전자의 비디오 신호 출력 단자(1312)에는 텔레비전 모니터(1430)가, 또한, 후자의 데이터 통신용 입출력 단자(1314)에는 퍼스널 컴퓨터(1440)가 각각 필요에 따라서 접속된다. 또한, 소정의 조작에 의해 회로 기판(1308)의 메모리에 저장된 촬상 신호가 텔레비전 모니터(1430)나, 퍼스널 컴퓨터(1440)로 출력되는 구성으로 되어 있다.
또, 본 발명의 전기 광학 장치(100)가 적용되는 전자기기로는, 도 11의 퍼스널 컴퓨터나, 도 12의 휴대 전화, 도 13의 디지털 스틸 카메라 외에도, 텔레비전이나, 뷰파인더형, 모니터 직시형 비디오 테이프 리코더, 자동 항법 장치, 호출기, 전자 수첩, 전자 계산기, 워드프로세서, 워크스테이션, 화상 전화, POS 단말, 터치 패널을 갖춘 기기 등등을 들 수 있다. 그리고, 이들의 각종 전자기기의 표시부로서, 전술한 전기 광학 장치(100)를 적용할 수 있는 것은 말할 필요도 없다.
또, 상기 실시예는, 다결정 실리콘 박막 트랜지스터에 관한 것이지만, 그 밖의 반도체 장치, 예컨대, 단결정 실리콘 박막 트랜지스터, 비정질 실리콘 박막 트랜지스터나 그 밖의 박막 트랜지스터에 대해서도 본 발명의 사상은 효과가 있다.
본 발명에 따른 반도체 장치는 여러 가지의 회로에 내장할 수 있다. 예컨대, 여러 가지의 전기 제품, 예컨대, 액정 패널, 전자 발광 패널 및 센서 등이 중요한 구성 요소인, 예컨대, 전송 게이트, 인버터, 클럭드 인버터, 논리 게이트(NAND, NOR 등), 시프트 레지스터, 레벨 시프터, 버퍼 회로, 차동 증폭기, 커런트 미러 조작 앰프, DA 컨버터, AD 컨버터, DRAM, SRAM, 산술 회로 가산기, 마이크로컴퓨터, DSP, 아날로그 스위치 및 CPU에 본 발명에 따른 반도체 장치를 내장시킴으로서, 이들의 회로 성능의 시간 경과에 따른 열화를 억제할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (15)
- 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서,상기 게이트 전극에 접속되어, 해당 게이트 전극을 덮도록 형성된 부게이트 전극을 구비하고,소스/드레인 방향에 수직인 방향에 있어서 상기 게이트 전극의 폭이 상기 반도체 막의 폭보다 작고,상기 게이트 전극과 소스/드레인 방향의 상기 반도체막의 단부는 겹치지 않도록 형성되며,상기 부게이트 전극과 상기 반도체막의 단부는 겹치도록 형성되어 있는 것을 특징으로 하는반도체 장치.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 부게이트 전극은 상기 게이트 전극 상에 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 삭제
- 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서,소스/드레인 방향에 수직인 방향에 있어서 게이트 전극의 폭이 상기 반도체 막의 폭보다 크고,소스/드레인 방향의 상기 반도체막의 단부에는 도펀트가 도핑되어 있지 않은 영역을 구비하고 있고,상기 게이트 전극과 상기 반도체막의 단부는 겹치도록 형성되어 있는 것을 특징으로 하는반도체 장치.
- 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서,상기 게이트 전극에 접속된 부게이트 전극을 구비하고,소스/드레인 방향에 수직인 방향에 있어서 상기 게이트 전극의 폭이 상기 반도체 막의 폭보다 작고,소스/드레인 방향의 상기 반도체막의 단부에는 도펀트가 도핑되어 있지 않은 영역을 구비하고 있으며,상기 게이트 전극과 상기 반도체막의 단부는 겹치지 않도록 형성되고,상기 부게이트 전극과 상기 반도체막의 단부는 겹치도록 형성되어 있는 것을 특징으로 하는반도체 장치.
- 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서,소스/드레인 방향에 수직인 방향에 있어서 상기 게이트 전극의 폭이 상기 반도체 막의 폭보다 크고,상기 반도체막은 소스/드레인 방향에 평행한 방향으로 도펀트가 도핑되어 있지 않은 영역을 구비하고 있고,상기 게이트 전극과 상기 반도체막의 단부는 겹치도록 형성되어 있는 것을 특징으로 하는반도체 장치.
- 소스 영역과 드레인 영역을 갖는 반도체막과, 상기 반도체막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치로서,소스/드레인 방향에 수직인 방향에 있어서 상기 게이트 전극의 폭이 상기 반도체 막의 폭보다 크고,상기 반도체막은 소스/드레인 방향에 평행한 방향으로 도펀트가 도핑되어 있지 않은 영역을 복수 구비하고 있고,상기 게이트 전극과 상기 반도체막의 단부는 겹치도록 형성되어 있는 것을 특징으로 하는반도체 장치.
- 제 1 항, 제 4 항 및 제 6 내지 제 9 항 중 어느 한 항에 있어서,상기 반도체막은 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항, 제 4 항 및 제 6 항 내지 제 9 항 중 어느 하나에 기재된 반도체 장치와,상기 반도체 장치에 신호 또는 전력을 공급하기 위한 배선을 포함하는 회로 기판.
- 청구항 11에 기재된 회로 기판과,상기 회로 기판의 위쪽에 형성된 제 1 전극과,상기 제 1 전극의 위쪽에 형성된 전기 광학 소자를 구비한 전기 광학 장치.
- 전기 광학 소자와, 청구항 7 내지 청구항 9 중 어느 한 항에 기재된 반도체 장치를 시프트 레지스터, 레벨 시프터, 버퍼 회로 및 아날로그 스위치 중에서 선택된 적어도 하나의 전자 회로로서 사용하고 있는 것을 특징으로 하는전기 광학 장치.
- 제 12 항에 있어서,상기 전기 광학 소자는 유기 전계 발광 소자인 것을 특징으로 하는 전기 광학 장치.
- 청구항 12에 기재된 전기 광학 장치를 표시부로서 구비한 전자기기.
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