JP2000155343A - 液晶表示装置 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】
【課題】 フリッカの発生を抑制する。
【解決手段】 液晶を介して互いに対向配置される一対
の透明基板のうち一方の透明基板の液晶側の面にｘ方向
に延在しｙ方向に並設されたゲート信号線とｙ方向に延
在しｘ方向に並設されたドレイン信号線とを備えるとと
もに、これら各信号線に囲まれた領域のそれぞれに、前
記ゲート信号線からの走査信号によってオンされる薄膜
トランジスタと、このオンされた薄膜トランジスタを介
して前記ドレイン信号線からの映像信号が印加される画
素電極とを備えた液晶表示装置において、前記薄膜トラ
ンジスタはＭＩＳ型からなり、そのゲート電極とソース
電極との間の容量が、ゲート信号線の入力端子側で小さ
く終端側で大きく構成されている。
の透明基板のうち一方の透明基板の液晶側の面にｘ方向
に延在しｙ方向に並設されたゲート信号線とｙ方向に延
在しｘ方向に並設されたドレイン信号線とを備えるとと
もに、これら各信号線に囲まれた領域のそれぞれに、前
記ゲート信号線からの走査信号によってオンされる薄膜
トランジスタと、このオンされた薄膜トランジスタを介
して前記ドレイン信号線からの映像信号が印加される画
素電極とを備えた液晶表示装置において、前記薄膜トラ
ンジスタはＭＩＳ型からなり、そのゲート電極とソース
電極との間の容量が、ゲート信号線の入力端子側で小さ
く終端側で大きく構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係
り、特に、アクティブ・マトリックス型の液晶表示装置
に関する。
り、特に、アクティブ・マトリックス型の液晶表示装置
に関する。
【０００２】
【従来の技術】この種の液晶表示装置は、液晶を介して
互いに対向配置される一対の透明基板のうち一方の透明
基板の液晶側の面にｘ方向に延在しｙ方向に並設された
ゲート信号線とｙ方向に延在しｘ方向に並設されたドレ
イン信号線とが備えられ、これら各信号線に囲まれた各
領域を画素領域としている。
互いに対向配置される一対の透明基板のうち一方の透明
基板の液晶側の面にｘ方向に延在しｙ方向に並設された
ゲート信号線とｙ方向に延在しｘ方向に並設されたドレ
イン信号線とが備えられ、これら各信号線に囲まれた各
領域を画素領域としている。
【０００３】そして、画素領域のそれぞれには、前記ゲ
ート信号線からの走査信号によってオンされる薄膜トラ
ンジスタと、このオンされた薄膜トランジスタを介して
前記ドレイン信号線からの映像信号が印加される画素電
極とが備えられている。
ート信号線からの走査信号によってオンされる薄膜トラ
ンジスタと、このオンされた薄膜トランジスタを介して
前記ドレイン信号線からの映像信号が印加される画素電
極とが備えられている。
【０００４】このような液晶表示装置はコントラストを
良好に構成でき、特にカラー液晶表示装置では欠かせな
い技術となっている。
良好に構成でき、特にカラー液晶表示装置では欠かせな
い技術となっている。
【０００５】なお、ゲートバスラインの波形歪みにより
末端付近のＴＦＴ駆動能力が低下するのを防止するため
に、ＴＦＴのサイズをゲートバスラインの末端に行くに
従い大きくする先行技術には特開平９−２５８２６１号
公報がある。しかし上記先行技術には、ＴＦＴのサイズ
を変えずに、ゲート、ソース間容量（Ｃｇｓ）を介し
て、画素電極に入り込む電圧（ΔＶ）の量を一定にする
という思想は全くなかった。
末端付近のＴＦＴ駆動能力が低下するのを防止するため
に、ＴＦＴのサイズをゲートバスラインの末端に行くに
従い大きくする先行技術には特開平９−２５８２６１号
公報がある。しかし上記先行技術には、ＴＦＴのサイズ
を変えずに、ゲート、ソース間容量（Ｃｇｓ）を介し
て、画素電極に入り込む電圧（ΔＶ）の量を一定にする
という思想は全くなかった。
【０００６】従って先に述べた先行技術では、ＴＦＴの
サイズが表示領域の各場所毎に異なるので、ＴＦＴの駆
動条件が各場所毎に異なり、液晶表示装置の最適駆動条
件を見つけるのが難しく、液晶表示装置の設計も複雑に
なるという課題があった。
サイズが表示領域の各場所毎に異なるので、ＴＦＴの駆
動条件が各場所毎に異なり、液晶表示装置の最適駆動条
件を見つけるのが難しく、液晶表示装置の設計も複雑に
なるという課題があった。
【０００７】
【発明が解決しようとする課題】しかし、このような液
晶表示装置において、近年における大型化および高精細
化の傾向にともない、いわゆるフリッカと称される画面
のちらつきが無視できない問題として発生するに到っ
た。特に表示領域の対角線の長さが３４ｃｍ（１３型）
以上の液晶表示装置では無視出来ない問題になってき
た。
晶表示装置において、近年における大型化および高精細
化の傾向にともない、いわゆるフリッカと称される画面
のちらつきが無視できない問題として発生するに到っ
た。特に表示領域の対角線の長さが３４ｃｍ（１３型）
以上の液晶表示装置では無視出来ない問題になってき
た。
【０００８】そこで、本発明者等はフリッカの生じる原
因を追及した結果、次のことが判明するに到った。
因を追及した結果、次のことが判明するに到った。
【０００９】まず、ゲート信号線を長く形成しなければ
ならないことから、該信号線の抵抗と容量の影響によっ
て、それに入力される走査信号線が終端側にかけて波形
歪みが生じてしまうことになる。
ならないことから、該信号線の抵抗と容量の影響によっ
て、それに入力される走査信号線が終端側にかけて波形
歪みが生じてしまうことになる。
【００１０】この波形歪みは、薄膜トランジスタのゲー
ト・オフのタイミングを遅らせることになるとともに、
ゲート・オフ時のゲート・ソース間容量を介して飛び込
む電圧によるソース電極電位低下成分を小さくさせてし
まう。このことは、ゲート信号線の入力端子側に対して
終端側のソース電極電位が高くなることを意味する。
ト・オフのタイミングを遅らせることになるとともに、
ゲート・オフ時のゲート・ソース間容量を介して飛び込
む電圧によるソース電極電位低下成分を小さくさせてし
まう。このことは、ゲート信号線の入力端子側に対して
終端側のソース電極電位が高くなることを意味する。
【００１１】このため、画素電極と液晶を介して対向す
る電極（共通電極）は表示面内に一様に一定の電位が印
加されていることから、該液晶に印加される電圧はゲー
ト信号線の入力端子側と終端側とで異なってしまうこと
になる。
る電極（共通電極）は表示面内に一様に一定の電位が印
加されていることから、該液晶に印加される電圧はゲー
ト信号線の入力端子側と終端側とで異なってしまうこと
になる。
【００１２】そして、液晶の分極を回避するため液晶に
印加される電位を反転させる交流化駆動が行われている
ため、ゲート信号線の入力端子側と終端側とで液晶の印
加電圧の大小関係が交流化駆動の１／２周期毎に反転す
ることになり、輝度変化による画面のちらつきが生じる
ことになる。
印加される電位を反転させる交流化駆動が行われている
ため、ゲート信号線の入力端子側と終端側とで液晶の印
加電圧の大小関係が交流化駆動の１／２周期毎に反転す
ることになり、輝度変化による画面のちらつきが生じる
ことになる。
【００１３】特に１３型の液晶表示装置は縦２０ｃｍ、
横２７ｃｍの表示領域を有し、ゲート信号線の長さは２
７ｃｍ以上になり、ゲート信号線の入力端子側と終端側
では、ゲート・ソース間容量を介して飛び込む電圧の差
は、無視出来ない程大きくなる。
横２７ｃｍの表示領域を有し、ゲート信号線の長さは２
７ｃｍ以上になり、ゲート信号線の入力端子側と終端側
では、ゲート・ソース間容量を介して飛び込む電圧の差
は、無視出来ない程大きくなる。
【００１４】従ってゲート信号線の長さが２７ｃｍ以上
（１３型以上）の液晶表示装置では、もはや共通電極の
電位を調節するだけでは、フリッカを完全に消すことが
困難な状況になってきた。
（１３型以上）の液晶表示装置では、もはや共通電極の
電位を調節するだけでは、フリッカを完全に消すことが
困難な状況になってきた。
【００１５】また、フォトリソグラフィ技術を用いた選
択エッチングによって各信号線および薄膜トランジスタ
を形成する場合、露光装置の光学系の歪みあるいは透明
基板の撓み等によって、各画素領域毎の薄膜トランジス
タのパターンを完全に均一化することが困難となってい
る。
択エッチングによって各信号線および薄膜トランジスタ
を形成する場合、露光装置の光学系の歪みあるいは透明
基板の撓み等によって、各画素領域毎の薄膜トランジス
タのパターンを完全に均一化することが困難となってい
る。
【００１６】この場合、該パターンのばらつきによって
薄膜トランジスタのゲート・ソース間容量が均一でなく
なると、ゲート・オフ時のゲート・ソース間容量による
ソース電位の低下量が画面内で一定でなくなる。
薄膜トランジスタのゲート・ソース間容量が均一でなく
なると、ゲート・オフ時のゲート・ソース間容量による
ソース電位の低下量が画面内で一定でなくなる。
【００１７】したがって、この場合においても、上述し
たと同様の理由で、輝度変化による画面のちらつきが生
じることになる。
たと同様の理由で、輝度変化による画面のちらつきが生
じることになる。
【００１８】本発明は、このような事情に基づいてなさ
れたものであり、その目的は、表示画面の大きな液晶表
示装置でもフリッカの発生を完全に抑制できる液晶表示
装置を提供することにある。
れたものであり、その目的は、表示画面の大きな液晶表
示装置でもフリッカの発生を完全に抑制できる液晶表示
装置を提供することにある。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２０】手段１．絶縁基板上に設けたゲート信号線
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第１及び第２薄膜トランジスタのソース電極は上記ド
レイン電極に対して上記ゲート電極上でチャネル長だけ
離され、チャネル幅だけ対向して設けられ、上記第２薄
膜トランジスタのチャネル長及びチャネル幅は上記第１
薄膜トランジスタのチャネル長及びチャネル幅と実質同
等であり、上記第２画素電極と上記ゲート信号線の間の
静電容量を、上記第１画素電極と上記ゲート信号線の間
の静電容量よりも大きくしたことを特徴とするものであ
る。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第１及び第２薄膜トランジスタのソース電極は上記ド
レイン電極に対して上記ゲート電極上でチャネル長だけ
離され、チャネル幅だけ対向して設けられ、上記第２薄
膜トランジスタのチャネル長及びチャネル幅は上記第１
薄膜トランジスタのチャネル長及びチャネル幅と実質同
等であり、上記第２画素電極と上記ゲート信号線の間の
静電容量を、上記第１画素電極と上記ゲート信号線の間
の静電容量よりも大きくしたことを特徴とするものであ
る。
【００２１】このように構成した液晶表示装置は、ゲー
ト信号線への走査信号の波形歪みによる画素電極の電位
の正方向へのシフトを、飛び込み電圧の前記容量Ｃｇｓ
に依存する画素電極の電位の負方向へのシフトで相殺さ
せることで、ゲート信号線の、駆動回路に近い、入力端
子側と、駆動回路から遠い、終端側の各画素電極に印加
される電圧を等しくさせている。
ト信号線への走査信号の波形歪みによる画素電極の電位
の正方向へのシフトを、飛び込み電圧の前記容量Ｃｇｓ
に依存する画素電極の電位の負方向へのシフトで相殺さ
せることで、ゲート信号線の、駆動回路に近い、入力端
子側と、駆動回路から遠い、終端側の各画素電極に印加
される電圧を等しくさせている。
【００２２】このため、輝度変化による画面のちらつき
を抑制できるようになる。
を抑制できるようになる。
【００２３】手段２．絶縁基板上に設けたゲート信号線
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第２画素電極と上記ゲート信号線の間の静電容量を、
上記第１画素電極と上記ゲート信号線の間の静電容量よ
りも大きくし、上記第１及び第２薄膜トランジスタのソ
ース電極は上記ドレイン電極に対して上記ゲート電極上
でチャネル長だけ離され、チャネル幅だけ対向して設け
られ、上記第１及び第２薄膜トランジスタのソース電極
及びドレイン電極の一方の電極が上記画素電極と接続さ
れる部分であって上記ゲート電極と重なる部分から重な
らなくなる部分の間の幅を上記第１及び第２薄膜トラン
ジスタのチャネル幅よりも小さく形成したことを特徴と
するものである。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第２画素電極と上記ゲート信号線の間の静電容量を、
上記第１画素電極と上記ゲート信号線の間の静電容量よ
りも大きくし、上記第１及び第２薄膜トランジスタのソ
ース電極は上記ドレイン電極に対して上記ゲート電極上
でチャネル長だけ離され、チャネル幅だけ対向して設け
られ、上記第１及び第２薄膜トランジスタのソース電極
及びドレイン電極の一方の電極が上記画素電極と接続さ
れる部分であって上記ゲート電極と重なる部分から重な
らなくなる部分の間の幅を上記第１及び第２薄膜トラン
ジスタのチャネル幅よりも小さく形成したことを特徴と
するものである。
【００２４】このように構成した液晶表示装置は、薄膜
トランジスタのソース電極の形成の際にそのずれが生じ
たとしても、このソース電極のゲート電極に対する重畳
部の面積の変化を極めて小さくできることになる。
トランジスタのソース電極の形成の際にそのずれが生じ
たとしても、このソース電極のゲート電極に対する重畳
部の面積の変化を極めて小さくできることになる。
【００２５】このため、ゲート電極とソース電極の間の
容量Ｃｇｓの変化を極めて小さくでき、輝度変化による
画面のちらつきを抑制できるようになる。
容量Ｃｇｓの変化を極めて小さくでき、輝度変化による
画面のちらつきを抑制できるようになる。
【００２６】手段３．絶縁基板上に設けた第１ゲート信
号線と、上記絶縁基板上に上記第１ゲート信号線に隣接
して設けた容量線と、上記ゲート信号線に電気的に接続
され駆動電圧を入力する為の端子と、ソース電極、ゲー
ト電極及びドレイン電極を有する第１及び第２薄膜トラ
ンジスタと、上記第１薄膜トランジスタのソース電極及
びドレイン電極の一方に電気的に接続される第１画素電
極と、上記第２薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第２画素電極と、
上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、上記
第２薄膜トランジスタのソース電極及びドレイン電極の
他方に電気的に接続される第２映像信号線とを有し、上
記第１薄膜トランジスタのゲート電極は上記第１ゲート
信号線の第１の部分に電気的に接続され、上記第２薄膜
トランジスタのゲート電極は上記第１ゲート信号線の第
１の部分よりも上記端子から遠い第２の部分に電気的に
接続され、上記第１及び第２薄膜トランジスタのソース
電極は上記ドレイン電極に対して上記ゲート電極上でチ
ャネル長だけ離され、チャネル幅だけ対向して設けら
れ、上記第２薄膜トランジスタのチャネル長及びチャネ
ル幅は上記第１薄膜トランジスタのチャネル長及びチャ
ネル幅と実質同等であり、上記第１及び第２画素電極は
上記容量線と絶縁膜を介して一部重なり、上記第２画素
電極と上記容量線の重なる面積を、上記第１画素電極と
上記容量線の重なる面積よりも小さくしたことを特徴と
する。
号線と、上記絶縁基板上に上記第１ゲート信号線に隣接
して設けた容量線と、上記ゲート信号線に電気的に接続
され駆動電圧を入力する為の端子と、ソース電極、ゲー
ト電極及びドレイン電極を有する第１及び第２薄膜トラ
ンジスタと、上記第１薄膜トランジスタのソース電極及
びドレイン電極の一方に電気的に接続される第１画素電
極と、上記第２薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第２画素電極と、
上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、上記
第２薄膜トランジスタのソース電極及びドレイン電極の
他方に電気的に接続される第２映像信号線とを有し、上
記第１薄膜トランジスタのゲート電極は上記第１ゲート
信号線の第１の部分に電気的に接続され、上記第２薄膜
トランジスタのゲート電極は上記第１ゲート信号線の第
１の部分よりも上記端子から遠い第２の部分に電気的に
接続され、上記第１及び第２薄膜トランジスタのソース
電極は上記ドレイン電極に対して上記ゲート電極上でチ
ャネル長だけ離され、チャネル幅だけ対向して設けら
れ、上記第２薄膜トランジスタのチャネル長及びチャネ
ル幅は上記第１薄膜トランジスタのチャネル長及びチャ
ネル幅と実質同等であり、上記第１及び第２画素電極は
上記容量線と絶縁膜を介して一部重なり、上記第２画素
電極と上記容量線の重なる面積を、上記第１画素電極と
上記容量線の重なる面積よりも小さくしたことを特徴と
する。
【００２７】このように構成した液晶表示装置は、走査
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
【００２８】手段４．絶縁基板上に設けた第１ゲート信
号線と、上記絶縁基板上に上記第１ゲート信号線に隣接
して設けた第２ゲート信号線と、上記第１ゲート信号線
に電気的に接続されゲート駆動電圧を出力する駆動回路
と、ソース電極、ゲート電極及びドレイン電極を有する
第１及び第２薄膜トランジスタと、上記第１薄膜トラン
ジスタのソース電極及びドレイン電極の一方に電気的に
接続される第１画素電極と、上記第２薄膜トランジスタ
のソース電極及びドレイン電極の一方に電気的に接続さ
れる第２画素電極と、上記第１薄膜トランジスタのソー
ス電極及びドレイン電極の他方に電気的に接続される第
１映像信号線と、上記第２薄膜トランジスタのソース電
極及びドレイン電極の他方に電気的に接続される第２映
像信号線とを有し、上記第１薄膜トランジスタのゲート
電極は上記第１ゲート信号線の第１の部分に電気的に接
続され、上記第２薄膜トランジスタのゲート電極は上記
第１ゲート信号線の第１の部分よりも上記駆動回路から
遠い第２の部分に電気的に接続され、上記第１及び第２
薄膜トランジスタのソース電極は上記ドレイン電極に対
して上記ゲート電極上でチャネル長だけ離され、チャネ
ル幅だけ対向して設けられ、上記第２薄膜トランジスタ
のチャネル長及びチャネル幅は上記第１薄膜トランジス
タのチャネル長及びチャネル幅と実質同等であり、上記
第１及び第２画素電極は上記第２ゲート信号線と絶縁膜
を介して一部重なり、上記第２画素電極と上記第２ゲー
ト信号線の重なる面積を、上記第１画素電極と上記第２
ゲート信号線の重なる面積よりも小さくしたことを特徴
とする。
号線と、上記絶縁基板上に上記第１ゲート信号線に隣接
して設けた第２ゲート信号線と、上記第１ゲート信号線
に電気的に接続されゲート駆動電圧を出力する駆動回路
と、ソース電極、ゲート電極及びドレイン電極を有する
第１及び第２薄膜トランジスタと、上記第１薄膜トラン
ジスタのソース電極及びドレイン電極の一方に電気的に
接続される第１画素電極と、上記第２薄膜トランジスタ
のソース電極及びドレイン電極の一方に電気的に接続さ
れる第２画素電極と、上記第１薄膜トランジスタのソー
ス電極及びドレイン電極の他方に電気的に接続される第
１映像信号線と、上記第２薄膜トランジスタのソース電
極及びドレイン電極の他方に電気的に接続される第２映
像信号線とを有し、上記第１薄膜トランジスタのゲート
電極は上記第１ゲート信号線の第１の部分に電気的に接
続され、上記第２薄膜トランジスタのゲート電極は上記
第１ゲート信号線の第１の部分よりも上記駆動回路から
遠い第２の部分に電気的に接続され、上記第１及び第２
薄膜トランジスタのソース電極は上記ドレイン電極に対
して上記ゲート電極上でチャネル長だけ離され、チャネ
ル幅だけ対向して設けられ、上記第２薄膜トランジスタ
のチャネル長及びチャネル幅は上記第１薄膜トランジス
タのチャネル長及びチャネル幅と実質同等であり、上記
第１及び第２画素電極は上記第２ゲート信号線と絶縁膜
を介して一部重なり、上記第２画素電極と上記第２ゲー
ト信号線の重なる面積を、上記第１画素電極と上記第２
ゲート信号線の重なる面積よりも小さくしたことを特徴
とする。
【００２９】このように構成した液晶表示装置は、走査
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、保持容量を調節することにより
抑えることが出来る。このため、輝度変化による画面の
ちらつきを抑制できるようになる。
【００３０】しかも、保持容量の電極は隣のラインのゲ
ート信号線と兼用しているので、画素の開口率が向上す
る。
ート信号線と兼用しているので、画素の開口率が向上す
る。
【００３１】手段５．絶縁基板上に設けたゲート信号線
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第２画素電極と上記第２映像信号線の間の静電容量
を、上記第１画素電極と上記第１映像信号線の間の静電
容量よりも大きくしたことを特徴とする。
と、上記ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、ソース電極、ゲート電極及び
ドレイン電極を有する第１及び第２薄膜トランジスタ
と、上記第１薄膜トランジスタのソース電極及びドレイ
ン電極の一方に電気的に接続される第１画素電極と、上
記第２薄膜トランジスタのソース電極及びドレイン電極
の一方に電気的に接続される第２画素電極と、上記第１
薄膜トランジスタのソース電極及びドレイン電極の他方
に電気的に接続される第１映像信号線と、上記第２薄膜
トランジスタのソース電極及びドレイン電極の他方に電
気的に接続される第２映像信号線とを有し、上記第１薄
膜トランジスタのゲート電極は上記ゲート信号線の第１
の部分に電気的に接続され、上記第２薄膜トランジスタ
のゲート電極は上記ゲート信号線の第１の部分よりも上
記駆動回路から遠い第２の部分に電気的に接続され、上
記第２画素電極と上記第２映像信号線の間の静電容量
を、上記第１画素電極と上記第１映像信号線の間の静電
容量よりも大きくしたことを特徴とする。
【００３２】このように構成した液晶表示装置は、走査
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素電極と映像信号線の間の静
電容量（またはソース・ドレイン間容量）を調節するこ
とにより抑えることが出来る。このため、輝度変化によ
る画面のちらつきを抑制できるようになる。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素電極と映像信号線の間の静
電容量（またはソース・ドレイン間容量）を調節するこ
とにより抑えることが出来る。このため、輝度変化によ
る画面のちらつきを抑制できるようになる。
【００３３】手段６．第１絶縁基板上に設けたゲート信
号線と、上記ゲート信号線に電気的に接続されゲート駆
動電圧を入力する為の端子と、ソース電極、ゲート電極
及びドレイン電極を有する第１及び第２薄膜トランジス
タと、上記第１薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第１画素電極と、
上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、上記第
１薄膜トランジスタのソース電極及びドレイン電極の他
方に電気的に接続される第１映像信号線と、上記第２薄
膜トランジスタのソース電極及びドレイン電極の他方に
電気的に接続される第２映像信号線と、上記第１絶縁基
板と重ねて設けられる透明な第２絶縁基板と、上記第２
絶縁基板の上記第１及び第２画素電極と対向する位置に
設けられ、透明な共通電極と、上記共通電極と上記第１
及び第２画素電極の間に設けられる液晶と、上記第２絶
縁基板に設けられ、上記第１及び第２画素電極の周囲を
覆う遮光膜とを有し、上記第１薄膜トランジスタのゲー
ト電極は上記ゲート信号線の第１の部分に電気的に接続
され、上記第２薄膜トランジスタのゲート電極は上記ゲ
ート信号線の第１の部分よりも上記端子から遠い第２の
部分に電気的に接続され、上記第２画素電極の上記遮光
膜で覆われる部分の面積を、上記第１画素電極の上記遮
光膜で覆われる部分の面積よりも小さくしたことを特徴
とする。
号線と、上記ゲート信号線に電気的に接続されゲート駆
動電圧を入力する為の端子と、ソース電極、ゲート電極
及びドレイン電極を有する第１及び第２薄膜トランジス
タと、上記第１薄膜トランジスタのソース電極及びドレ
イン電極の一方に電気的に接続される第１画素電極と、
上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、上記第
１薄膜トランジスタのソース電極及びドレイン電極の他
方に電気的に接続される第１映像信号線と、上記第２薄
膜トランジスタのソース電極及びドレイン電極の他方に
電気的に接続される第２映像信号線と、上記第１絶縁基
板と重ねて設けられる透明な第２絶縁基板と、上記第２
絶縁基板の上記第１及び第２画素電極と対向する位置に
設けられ、透明な共通電極と、上記共通電極と上記第１
及び第２画素電極の間に設けられる液晶と、上記第２絶
縁基板に設けられ、上記第１及び第２画素電極の周囲を
覆う遮光膜とを有し、上記第１薄膜トランジスタのゲー
ト電極は上記ゲート信号線の第１の部分に電気的に接続
され、上記第２薄膜トランジスタのゲート電極は上記ゲ
ート信号線の第１の部分よりも上記端子から遠い第２の
部分に電気的に接続され、上記第２画素電極の上記遮光
膜で覆われる部分の面積を、上記第１画素電極の上記遮
光膜で覆われる部分の面積よりも小さくしたことを特徴
とする。
【００３４】このように構成した液晶表示装置は、走査
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素容量（液晶容量）を調節す
ることにより抑えることが出来る。このため、輝度変化
による画面のちらつきを抑制できるようになる。
信号の漏洩による画素電極電圧の電位低下成分が、走査
信号の波形歪みにより、ゲート信号線の入力端子側と終
端側で変動することを、画素容量（液晶容量）を調節す
ることにより抑えることが出来る。このため、輝度変化
による画面のちらつきを抑制できるようになる。
【００３５】
【発明の実施の形態】以下、本発明による液晶表示装置
の一実施例を図面を用いて説明をする。
の一実施例を図面を用いて説明をする。
【００３６】実施の形態１ 《液晶表示パネルの等価回路》図２は、液晶表示パネル
を構成する透明基板のうち一方の透明基板（ＴＦＴ基
板）側の等価回路を示す回路図である。同図は回路図で
はあるが、実際の幾何学的配置に対応して描かれてい
る。
を構成する透明基板のうち一方の透明基板（ＴＦＴ基
板）側の等価回路を示す回路図である。同図は回路図で
はあるが、実際の幾何学的配置に対応して描かれてい
る。
【００３７】図２におけるＴＦＴ基板ＴＦＴ−ＬＣＤの
液晶側の面には、そのｘ方向に延在しｙ方向に並設され
るゲート信号線（走査信号線とも呼ぶ。）ＧＬと、これ
らゲート信号線ＧＬに絶縁されｙ方向に延在しｘ方向に
並設されるドレイン信号線（映像信号線とも呼ぶ。）Ｄ
Ｌとが形成されている。
液晶側の面には、そのｘ方向に延在しｙ方向に並設され
るゲート信号線（走査信号線とも呼ぶ。）ＧＬと、これ
らゲート信号線ＧＬに絶縁されｙ方向に延在しｘ方向に
並設されるドレイン信号線（映像信号線とも呼ぶ。）Ｄ
Ｌとが形成されている。
【００３８】ゲート信号線ＧＬとドレイン信号線ＤＬと
で囲まれる矩形状の領域は画素領域を構成するようにな
っており、これら各画素領域には一方のゲート信号線Ｇ
Ｌからの走査信号（電圧）の供給によってオンされる薄
膜トランジスタＴＦＴと、このオンされた薄膜トランジ
スタＴＦＴを介して一方のドレイン信号線から供給され
る映像信号（電圧）が印加される画素電極ＩＴＯ１とが
備えられている。
で囲まれる矩形状の領域は画素領域を構成するようにな
っており、これら各画素領域には一方のゲート信号線Ｇ
Ｌからの走査信号（電圧）の供給によってオンされる薄
膜トランジスタＴＦＴと、このオンされた薄膜トランジ
スタＴＦＴを介して一方のドレイン信号線から供給され
る映像信号（電圧）が印加される画素電極ＩＴＯ１とが
備えられている。
【００３９】この画素電極ＩＴＯ１は、たとえばIndium
-Tin-Oxideからなる透明導電層から構成されている。
-Tin-Oxideからなる透明導電層から構成されている。
【００４０】また、この画素電極ＩＴＯ１と他方のゲー
ト信号線ＧＬとの間には付加容量素子Ｃａｄｄが備えら
れ、薄膜トランジスタＴＦＴがオフした際に画素電極Ｉ
ＴＯ１に印加された映像信号を長く蓄積できるように構
成されている。
ト信号線ＧＬとの間には付加容量素子Ｃａｄｄが備えら
れ、薄膜トランジスタＴＦＴがオフした際に画素電極Ｉ
ＴＯ１に印加された映像信号を長く蓄積できるように構
成されている。
【００４１】なお、各画素電極ＩＴＯ１の部分にはＲ、
Ｇ、Ｂのいずれかの記号が付されているが、それらは色
の三原色である赤、緑、青を示し、それぞれの画素領域
において対応する色を担当するようになっている。具体
的にはＴＦＴ基板（第１の透明基板ＳＵＢ１）と対向し
て配置されるフィルタ基板（第２の透明基板ＳＵＢ２）
側に対応する色のフィルタが形成されるようになってい
る。
Ｇ、Ｂのいずれかの記号が付されているが、それらは色
の三原色である赤、緑、青を示し、それぞれの画素領域
において対応する色を担当するようになっている。具体
的にはＴＦＴ基板（第１の透明基板ＳＵＢ１）と対向し
て配置されるフィルタ基板（第２の透明基板ＳＵＢ２）
側に対応する色のフィルタが形成されるようになってい
る。
【００４２】そして、このような表示パネルには、外付
け回路として走査信号線駆動回路部１０４および映像信
号線駆動回路部１０３が接続されるようになっている。
け回路として走査信号線駆動回路部１０４および映像信
号線駆動回路部１０３が接続されるようになっている。
【００４３】走査信号線駆動回路１０４からは各ゲート
信号線に順次走査信号が入力され、そのタイミングに合
わせて映像信号線駆動回路部１０３から各ドレイン信号
線に映像信号が入力されるようになっている。
信号線に順次走査信号が入力され、そのタイミングに合
わせて映像信号線駆動回路部１０３から各ドレイン信号
線に映像信号が入力されるようになっている。
【００４４】さらに、走査信号線駆動回路部１０４およ
び映像信号線駆動回路部１０３には電源部１０２および
コントローラ部１０１が接続され、これにより各回路部
には電源供給がなされるとともに信号等を送信するよう
になっている。
び映像信号線駆動回路部１０３には電源部１０２および
コントローラ部１０１が接続され、これにより各回路部
には電源供給がなされるとともに信号等を送信するよう
になっている。
【００４５】なお、このように構成されたＴＦＴ基板Ｔ
ＦＴと液晶を介して対向配置される他の透明基板（フィ
ルタ基板）の液晶側の面には、画素領域の枠を縁取るよ
うにしてブラックマトリックス層が形成され、画素領域
を被うようにし、かつその周辺が該ブラックマトリック
ス層ＢＭ上に重畳するようにしてカラーフィルタが形成
されている。
ＦＴと液晶を介して対向配置される他の透明基板（フィ
ルタ基板）の液晶側の面には、画素領域の枠を縁取るよ
うにしてブラックマトリックス層が形成され、画素領域
を被うようにし、かつその周辺が該ブラックマトリック
ス層ＢＭ上に重畳するようにしてカラーフィルタが形成
されている。
【００４６】そして、これらブラックマトリックス層お
よびカラーフィルタをも覆って形成される保護膜を介し
て透明導電層からなる共通電極が形成されている。
よびカラーフィルタをも覆って形成される保護膜を介し
て透明導電層からなる共通電極が形成されている。
【００４７】さらに、この共通電極の上面には液晶の配
向を規制する配向膜が形成されている。
向を規制する配向膜が形成されている。
【００４８】《画素領域の構成》図３は、図２の点線枠
Ａに対応する画素領域の具体的な構成を示す平面図であ
る。
Ａに対応する画素領域の具体的な構成を示す平面図であ
る。
【００４９】なお、図３のIV−IV線における断面図を図
４に、V−V線における断面図を図５に、VI−VI線におけ
る断面図を図６に示している。
４に、V−V線における断面図を図５に、VI−VI線におけ
る断面図を図６に示している。
【００５０】まず、透明基板ＳＵＢ１の液晶側の面に、
そのｘ方向に延在しｙ方向に並設されるゲート信号線Ｇ
Ｌが形成されている。
そのｘ方向に延在しｙ方向に並設されるゲート信号線Ｇ
Ｌが形成されている。
【００５１】このゲート信号線ＧＬは、たとえばアルミ
ニウムからなる導電層ｇ１の表面にアルミ酸化膜ＡＯＦ
（陽極化成によって形成）が形成された材料から構成さ
れている。
ニウムからなる導電層ｇ１の表面にアルミ酸化膜ＡＯＦ
（陽極化成によって形成）が形成された材料から構成さ
れている。
【００５２】そして、このゲート信号線ＧＬと後述する
ドレイン信号線ＤＬとで囲まれる画素領域の大部分に
は、透明導電膜（たとえばIndium-Tin-Oxide）からなる
画素電極ＩＴＯ１が形成されている。
ドレイン信号線ＤＬとで囲まれる画素領域の大部分に
は、透明導電膜（たとえばIndium-Tin-Oxide）からなる
画素電極ＩＴＯ１が形成されている。
【００５３】画素領域の図面左下側のゲート信号線ＧＬ
上の一部は薄膜トランジスタＴＦＴの形成領域となって
おり、この領域には、たとえばＳｉＮからなるゲート絶
縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体層ＡＳ、ドレ
イン電極ＳＤ２およびソース電極ＳＤ１が順次積層され
て形成されている。
上の一部は薄膜トランジスタＴＦＴの形成領域となって
おり、この領域には、たとえばＳｉＮからなるゲート絶
縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体層ＡＳ、ドレ
イン電極ＳＤ２およびソース電極ＳＤ１が順次積層され
て形成されている。
【００５４】なお、ソース、ドレインは本来その間のバ
イアス極性によって決まるもので、この液晶表示装置の
回路ではその極性は動作中反転するので、ソース、ドレ
インは動作中入れ替わると理解されたい。しかし、この
明細書では画素電極ＩＴＯ１と直接接続される側の電極
をソース電極として固定して表現する。
イアス極性によって決まるもので、この液晶表示装置の
回路ではその極性は動作中反転するので、ソース、ドレ
インは動作中入れ替わると理解されたい。しかし、この
明細書では画素電極ＩＴＯ１と直接接続される側の電極
をソース電極として固定して表現する。
【００５５】そして、ドレイン電極ＳＤ２およびソース
電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるよ
うになっている。
電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるよ
うになっている。
【００５６】すなわち、ドレイン信号線ＤＬは、その形
成領域に、予め薄膜トランジスタＴＦＴのゲート絶縁膜
ＧＩ、半導体層ＡＳの形成と同時に形成された絶縁膜Ｇ
Ｉ、半導体層ＡＳ上に形成され、たとえばクロムとアル
ミニウムの順次積層体によって形成されている（図５参
照）。ドレイン信号線ＤＬの形成領域に絶縁膜ＧＩ、半
導体層ＡＳを形成しているのは、たとえばドレイン信号
線ＤＬの段差乗り越えを少なくするためである。
成領域に、予め薄膜トランジスタＴＦＴのゲート絶縁膜
ＧＩ、半導体層ＡＳの形成と同時に形成された絶縁膜Ｇ
Ｉ、半導体層ＡＳ上に形成され、たとえばクロムとアル
ミニウムの順次積層体によって形成されている（図５参
照）。ドレイン信号線ＤＬの形成領域に絶縁膜ＧＩ、半
導体層ＡＳを形成しているのは、たとえばドレイン信号
線ＤＬの段差乗り越えを少なくするためである。
【００５７】薄膜トランジスタＴＦＴのドレイン電極Ｓ
Ｄ２はドレイン信号線ＤＬと一体に形成され、またソー
ス電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長
分だけ離間されて形成されているとともに前記画素電極
ＩＴＯ１の一部に延在されて直接重畳されて形成されて
いる。
Ｄ２はドレイン信号線ＤＬと一体に形成され、またソー
ス電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長
分だけ離間されて形成されているとともに前記画素電極
ＩＴＯ１の一部に延在されて直接重畳されて形成されて
いる。
【００５８】また、付加容量素子Ｃａｄｄは、図６に示
すように、ゲート信号線（薄膜トランジスタＴＦＴを駆
動するゲート信号線と隣接する他のゲート信号線）ＧＬ
を一方の電極、ドレイン信号線ＤＬと同時に形成する導
電層ｄ１及び画素電極ＩＴＯ１と同時に形成され導電層
ｄ１と重畳する導電層ＩＴＯ２を他方の電極とし、それ
らの間に介在される絶縁膜である、アルミニウムの酸化
膜ＡＯＦ（窒化シリコン膜ＧＩでもよい）を誘電体膜と
して構成されている。
すように、ゲート信号線（薄膜トランジスタＴＦＴを駆
動するゲート信号線と隣接する他のゲート信号線）ＧＬ
を一方の電極、ドレイン信号線ＤＬと同時に形成する導
電層ｄ１及び画素電極ＩＴＯ１と同時に形成され導電層
ｄ１と重畳する導電層ＩＴＯ２を他方の電極とし、それ
らの間に介在される絶縁膜である、アルミニウムの酸化
膜ＡＯＦ（窒化シリコン膜ＧＩでもよい）を誘電体膜と
して構成されている。
【００５９】絶縁膜ＧＩ、半導体層ＡＳは、薄膜トラン
ジスタＴＦＴにおけるそれらの形成と同時に形成される
ようになっており、また、他方の電極である導電層ｄ１
は前記画素電極ＩＴＯ１の一部に延在されて直接重畳さ
れて形成されている。
ジスタＴＦＴにおけるそれらの形成と同時に形成される
ようになっており、また、他方の電極である導電層ｄ１
は前記画素電極ＩＴＯ１の一部に延在されて直接重畳さ
れて形成されている。
【００６０】そして、このように構成された画素領域の
表面にはＳｉＮからなる保護膜ＰＳＶ１が形成され、液
晶の薄膜トランジスタＴＦＴへの直接の接触による特性
劣化を回避するようになっている。
表面にはＳｉＮからなる保護膜ＰＳＶ１が形成され、液
晶の薄膜トランジスタＴＦＴへの直接の接触による特性
劣化を回避するようになっている。
【００６１】また、保護膜ＰＳＶ１の表面の全域には液
晶の配向を規制するための配向膜（図示せず）が形成さ
れている。
晶の配向を規制するための配向膜（図示せず）が形成さ
れている。
【００６２】《ＴＦＴの動作》図１５はＴＦＴアクティ
ブマトリックス液晶表示装置の単位画素の等価回路を示
す図である。
ブマトリックス液晶表示装置の単位画素の等価回路を示
す図である。
【００６３】薄膜トランジスタＴＦＴはソース電極に対
してゲート電極を正の電圧によりバイアスすることによ
ってオン状態（ソースとドレイン間の抵抗値が小さくな
る）となり、ゲート電極に供給されるバイアスを零に近
くすることによってオフ状態、すなわちソースとドレイ
ン間の抵抗値が大きくなるという伝達特性を持つ。
してゲート電極を正の電圧によりバイアスすることによ
ってオン状態（ソースとドレイン間の抵抗値が小さくな
る）となり、ゲート電極に供給されるバイアスを零に近
くすることによってオフ状態、すなわちソースとドレイ
ン間の抵抗値が大きくなるという伝達特性を持つ。
【００６４】図１６には、図１５に示した液晶表示装置
の動作の一例を説明するための波形図が示されている。
の動作の一例を説明するための波形図が示されている。
【００６５】なお、図１６において示された各信号Ｖ
Ｇ、ＶＤ及び画素ＰＩＸの電圧ＰＸＶは、それらが互い
に重なることによって各波形の区別が不明瞭になるのを
防止するために、信号ＶＧ、ＶＤ及びＰＸＶの順に時間
的にずらして描いている。
Ｇ、ＶＤ及び画素ＰＩＸの電圧ＰＸＶは、それらが互い
に重なることによって各波形の区別が不明瞭になるのを
防止するために、信号ＶＧ、ＶＤ及びＰＸＶの順に時間
的にずらして描いている。
【００６６】走査信号（ゲート信号）ＶＧのハイレベル
に応じて選択されたゲート信号線Ｇｉ（ＧＬ）に結合さ
れる画素ＰＩＸに映像信号線ＤＬから供給される映像信
号（ドレイン信号）ＶＤの書き込みが行われる。このと
き、画素ＰＩＸの電圧ＰＸＶは、図１６に点線で示すよ
うに、上記オン状態にされるＴＦＴが抵抗成分をもつこ
と、及び画素ＰＩＸが容量性素子Ｃｐｉｘであることか
ら、それに応じた時定数に従って立ち上がる。図１６で
は最初は、画素（又は液晶セル）を高い階調の状態にす
る正のレベルの映像信号ＶＤが示されている。次のゲー
ト信号線Ｇｉ＋１（ＧＬ）の選択に応じて、図１６に示
された走査信号ＶＧは、ハイレベルの選択レベルからロ
ウレベルの非選択レベルにされる。これによって、ＴＦ
Ｔはオフ状態にされるから上記書き込まれた映像信号Ｖ
Ｄは、容量性素子Ｃｐｉｘとして作用する画素ＰＩＸに
保持される。走査信号ＶＧのハイレベルからロウレベル
の切り換えに応じて、画素の電圧ＰＸＶは、画素ＰＩＸ
（あるいはＴＦＴのソース電極またはドレイン電極の中
で画素電極に接続される電極。以下説明の都合上、ソー
ス電極として扱う。）とＴＦＴのゲート電極間の寄生容
量Ｃｇｓによって電位低下成分ΔＶが生じる。なお、走
査信号ＶＧのロウレベルからハイレベルの切り換えで、
ゲート・ソース間のカップリングＣｇｓにより画素ＰＩ
Ｘに飛び込む電圧は、ドレイン号線Ｘｉ（ＤＬ）からの
映像信号ＶＤの書き込みにより打ち消すことが出来る
が、走査信号ＶＧのハイレベルからロウレベルの切り換
え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書
き込みにより打ち消すことが出来ない。
に応じて選択されたゲート信号線Ｇｉ（ＧＬ）に結合さ
れる画素ＰＩＸに映像信号線ＤＬから供給される映像信
号（ドレイン信号）ＶＤの書き込みが行われる。このと
き、画素ＰＩＸの電圧ＰＸＶは、図１６に点線で示すよ
うに、上記オン状態にされるＴＦＴが抵抗成分をもつこ
と、及び画素ＰＩＸが容量性素子Ｃｐｉｘであることか
ら、それに応じた時定数に従って立ち上がる。図１６で
は最初は、画素（又は液晶セル）を高い階調の状態にす
る正のレベルの映像信号ＶＤが示されている。次のゲー
ト信号線Ｇｉ＋１（ＧＬ）の選択に応じて、図１６に示
された走査信号ＶＧは、ハイレベルの選択レベルからロ
ウレベルの非選択レベルにされる。これによって、ＴＦ
Ｔはオフ状態にされるから上記書き込まれた映像信号Ｖ
Ｄは、容量性素子Ｃｐｉｘとして作用する画素ＰＩＸに
保持される。走査信号ＶＧのハイレベルからロウレベル
の切り換えに応じて、画素の電圧ＰＸＶは、画素ＰＩＸ
（あるいはＴＦＴのソース電極またはドレイン電極の中
で画素電極に接続される電極。以下説明の都合上、ソー
ス電極として扱う。）とＴＦＴのゲート電極間の寄生容
量Ｃｇｓによって電位低下成分ΔＶが生じる。なお、走
査信号ＶＧのロウレベルからハイレベルの切り換えで、
ゲート・ソース間のカップリングＣｇｓにより画素ＰＩ
Ｘに飛び込む電圧は、ドレイン号線Ｘｉ（ＤＬ）からの
映像信号ＶＤの書き込みにより打ち消すことが出来る
が、走査信号ＶＧのハイレベルからロウレベルの切り換
え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書
き込みにより打ち消すことが出来ない。
【００６７】図１６では、この後１フレームの間、低い
階調レベルの映像信号ＶＤが供給されるように描かれて
いる。
階調レベルの映像信号ＶＤが供給されるように描かれて
いる。
【００６８】一般に液晶表示装置は交流駆動を行ってい
るために、走査信号ＶＧの１周期毎に映像信号ＶＤの極
性は、正／負のように切り替えられて供給される。
るために、走査信号ＶＧの１周期毎に映像信号ＶＤの極
性は、正／負のように切り替えられて供給される。
【００６９】すなわち図１６に示すように、走査信号Ｖ
Ｇが再びハイレベルの選択レベルにされると、映像信号
ＶＤは、負極性の所望の階調レベルにされる。なお、図
１６では負極性の高階調レベルにした例を示している。
この場合においても、上記オン状態にされるＴＦＴが抵
抗成分をもつこと、及び画素ＰＩＸが容量性素子Ｃｐｉ
ｘであることから、画素の電圧ＰＸＶはそれに応じた時
定数に従って立ち下がる。次のゲート信号線Ｇｉ＋１
（図示せず）の選択に応じて、図１６に示された走査信
号ＶＧは、ハイレベルの選択レベルからロウレベルの非
選択レベルにされる。これによって、ＴＦＴはオフ状態
にされるから上記映像信号ＶＤは、容量性素子Ｃｐｉｘ
として作用する画素ＰＩＸに保持される。
Ｇが再びハイレベルの選択レベルにされると、映像信号
ＶＤは、負極性の所望の階調レベルにされる。なお、図
１６では負極性の高階調レベルにした例を示している。
この場合においても、上記オン状態にされるＴＦＴが抵
抗成分をもつこと、及び画素ＰＩＸが容量性素子Ｃｐｉ
ｘであることから、画素の電圧ＰＸＶはそれに応じた時
定数に従って立ち下がる。次のゲート信号線Ｇｉ＋１
（図示せず）の選択に応じて、図１６に示された走査信
号ＶＧは、ハイレベルの選択レベルからロウレベルの非
選択レベルにされる。これによって、ＴＦＴはオフ状態
にされるから上記映像信号ＶＤは、容量性素子Ｃｐｉｘ
として作用する画素ＰＩＸに保持される。
【００７０】走査信号ＶＧのハイレベルからロウレベル
の切り換えに応じて、画素の電圧ＰＸＶはＴＦＴのゲー
ト電極とソース電極間の寄生容量Ｃｇｓによって上記と
同様電位低下成分ΔＶが生じる。また正極性の時と同様
に、走査信号ＶＧのロウレベルからハイレベルの切り換
えで、ゲート・ソース間のカップリングＣｇｓにより画
素ＰＩＸに飛び込む電圧は、ドレイン信号線Ｘｉからの
映像信号ＶＤの書き込みにより打ち消すことが出来る
が、走査信号ＶＧのハイレベルからロウレベルの切り換
え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書
き込みにより打ち消すことが出来ない。従って負極性の
時も正極性と同様にゲート・ソース間のカップリングＣ
ｇｓにより画素ＰＩＸに飛び込む電圧は、画素の電圧Ｐ
ＸＶを負の方向に低下させる。
の切り換えに応じて、画素の電圧ＰＸＶはＴＦＴのゲー
ト電極とソース電極間の寄生容量Ｃｇｓによって上記と
同様電位低下成分ΔＶが生じる。また正極性の時と同様
に、走査信号ＶＧのロウレベルからハイレベルの切り換
えで、ゲート・ソース間のカップリングＣｇｓにより画
素ＰＩＸに飛び込む電圧は、ドレイン信号線Ｘｉからの
映像信号ＶＤの書き込みにより打ち消すことが出来る
が、走査信号ＶＧのハイレベルからロウレベルの切り換
え時に画素ＰＩＸに飛び込む電圧は、映像信号ＶＤの書
き込みにより打ち消すことが出来ない。従って負極性の
時も正極性と同様にゲート・ソース間のカップリングＣ
ｇｓにより画素ＰＩＸに飛び込む電圧は、画素の電圧Ｐ
ＸＶを負の方向に低下させる。
【００７１】図１６では、この後１フレームの間、負極
性の低い階調レベルの映像信号ＶＤが供給されるように
描かれている。
性の低い階調レベルの映像信号ＶＤが供給されるように
描かれている。
【００７２】以上に説明の通り、液晶交流駆動の正極性
及び負極性共に、走査信号ＶＧがハイレベルからロウレ
ベルに変化すると、ＴＦＴのゲート電極とソース電極間
の寄生容量Ｃｇｓによって、画素の電圧ＰＸＶは、書き
込む時点の映像信号ＶＤのレベルに対して、図１６に点
線で示すように、電位低下成分ΔＶが生じる。
及び負極性共に、走査信号ＶＧがハイレベルからロウレ
ベルに変化すると、ＴＦＴのゲート電極とソース電極間
の寄生容量Ｃｇｓによって、画素の電圧ＰＸＶは、書き
込む時点の映像信号ＶＤのレベルに対して、図１６に点
線で示すように、電位低下成分ΔＶが生じる。
【００７３】従って液晶表示パネルの共通電極ＣＯＭに
与えられるバイアス電圧Ｖｃｏｍは、図１６に二点鎖線
で示すように、上記画素の電圧ＰＸＶの、正極性及び負
極性の間の、実質的な中間のレベル（最適な共通電極電
圧）に設定される。すなわち共通電極ＣＯＭに、画素電
圧ＰＸＶの電位低下ΔＶを考慮した、最適な共通電極電
圧を与えることにより、液晶の実質的な交流駆動を行う
ことが出来る。
与えられるバイアス電圧Ｖｃｏｍは、図１６に二点鎖線
で示すように、上記画素の電圧ＰＸＶの、正極性及び負
極性の間の、実質的な中間のレベル（最適な共通電極電
圧）に設定される。すなわち共通電極ＣＯＭに、画素電
圧ＰＸＶの電位低下ΔＶを考慮した、最適な共通電極電
圧を与えることにより、液晶の実質的な交流駆動を行う
ことが出来る。
【００７４】もし共通電極ＣＯＭに与えられるバイアス
電圧Ｖｃｏｍが上述した最適な共通電極電圧からずれた
場合は、液晶交流駆動の正極性と負極性の期間で液晶に
印加される電圧ＶLｃに差を生じ、フリッカと呼ばれる
周期的な輝度変化を生じ、表示画質が著しく低下する。
電圧Ｖｃｏｍが上述した最適な共通電極電圧からずれた
場合は、液晶交流駆動の正極性と負極性の期間で液晶に
印加される電圧ＶLｃに差を生じ、フリッカと呼ばれる
周期的な輝度変化を生じ、表示画質が著しく低下する。
【００７５】《保持容量素子の動作》図１５において、
Ｃｇｓは先に述べた薄膜トランジスタＴＦＴのゲート電
極とソース電極との間に形成される寄生容量である。寄
生容量Ｃｇｓの誘電体はゲート電極とソース電極間の層
間絶縁膜である。Ｃｐｉｘは透明画素電極ＰＩＸと共通
透明画素電極ＣＯＭとの間に形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶及び配向膜であ
る。ＶLｃは液晶に印加される電圧である。
Ｃｇｓは先に述べた薄膜トランジスタＴＦＴのゲート電
極とソース電極との間に形成される寄生容量である。寄
生容量Ｃｇｓの誘電体はゲート電極とソース電極間の層
間絶縁膜である。Ｃｐｉｘは透明画素電極ＰＩＸと共通
透明画素電極ＣＯＭとの間に形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶及び配向膜であ
る。ＶLｃは液晶に印加される電圧である。
【００７６】保持容量素子Ｃａｄｄは、薄膜トランジス
タＴＦＴがスイッチングするとき、画素電極電位ＰＸＶ
に対する走査信号の電位変化ΔＶＧの影響を低減するよ
うに働く。この様子を数式で表すと数１となる。
タＴＦＴがスイッチングするとき、画素電極電位ＰＸＶ
に対する走査信号の電位変化ΔＶＧの影響を低減するよ
うに働く。この様子を数式で表すと数１となる。
【００７７】
【数１】ΔＶ＝｛Cgs／（Cgs＋Cds1＋Cds2＋Cadd＋Cpi
x）｝×ΔＶＧ ここでΔＶは、先に説明した、走査信号の電位変化ΔＶ
Ｇによる画素電圧ＰＸＶの電位低下成分を表す。この電
位低下成分ΔＶは液晶に加わる直流成分の原因となる
が、保持容量Ｃａｄｄを大きくすればする程、上記画素
電圧ＰＸＶの電位低下成分ΔＶを小さくすることができ
る。また、保持容量素子Ｃａｄｄは放電時間を長くする
作用もあり、薄膜トランジスタＴＦＴがオフした後の映
像情報を長く蓄積する。液晶に印加される直流成分の低
減は、液晶の寿命を向上し、液晶表示画面の切り替え時
に前の画像が残るいわゆる焼き付きを低減することがで
きる。
x）｝×ΔＶＧ ここでΔＶは、先に説明した、走査信号の電位変化ΔＶ
Ｇによる画素電圧ＰＸＶの電位低下成分を表す。この電
位低下成分ΔＶは液晶に加わる直流成分の原因となる
が、保持容量Ｃａｄｄを大きくすればする程、上記画素
電圧ＰＸＶの電位低下成分ΔＶを小さくすることができ
る。また、保持容量素子Ｃａｄｄは放電時間を長くする
作用もあり、薄膜トランジスタＴＦＴがオフした後の映
像情報を長く蓄積する。液晶に印加される直流成分の低
減は、液晶の寿命を向上し、液晶表示画面の切り替え時
に前の画像が残るいわゆる焼き付きを低減することがで
きる。
【００７８】なお、図１５及び数１でＣｄｓ１は薄膜ト
ランジスタのソース電極ＳＤ１とドレイン電極ＳＤ２間
の寄生容量で、画素電極ＰＩＸとドレイン信号線Ｄｉ間
の容量でもある。
ランジスタのソース電極ＳＤ１とドレイン電極ＳＤ２間
の寄生容量で、画素電極ＰＩＸとドレイン信号線Ｄｉ間
の容量でもある。
【００７９】またＣｄｓ２は画素電極ＰＩＸと、それと
隣接するドレイン信号線Ｄｉ＋１間の寄生容量を示し、
Ｃｇｄはゲート電極とドレイン電極間の寄生容量を示
す。
隣接するドレイン信号線Ｄｉ＋１間の寄生容量を示し、
Ｃｇｄはゲート電極とドレイン電極間の寄生容量を示
す。
【００８０】図３に示すように、ゲート電極ＧＬはｉ型
半導体層ＡＳを覆うように大きくされている分、ソース
電極ＳＤ１，ドレイン電極ＳＤ２とのオーバラップ面積
が増え、従って寄生容量Ｃｇｓが大きくなり、画素電極
電位ＰＸＶは走査信号ＶＧの影響を受け易くなるという
逆効果が生じる。しかし、保持容量素子Ｃａｄｄを設け
ることにより、画素電極電位ＰＸＶが寄生容量Ｃｇｓの
影響を受け難くするという効果がある。
半導体層ＡＳを覆うように大きくされている分、ソース
電極ＳＤ１，ドレイン電極ＳＤ２とのオーバラップ面積
が増え、従って寄生容量Ｃｇｓが大きくなり、画素電極
電位ＰＸＶは走査信号ＶＧの影響を受け易くなるという
逆効果が生じる。しかし、保持容量素子Ｃａｄｄを設け
ることにより、画素電極電位ＰＸＶが寄生容量Ｃｇｓの
影響を受け難くするという効果がある。
【００８１】本実施形態では画素の容量がおよそ１５０
ｆＦなので、保持容量素子Ｃａｄｄの容量は、書き込み
特性を考慮し、およそ１００ｆＦにしている。寄生容量
Ｃｇｓがおよそ１５ｆＦなので、保持容量素子Ｃａｄｄ
の容量は寄生容量Ｃｇｓの６倍以上になっている。
ｆＦなので、保持容量素子Ｃａｄｄの容量は、書き込み
特性を考慮し、およそ１００ｆＦにしている。寄生容量
Ｃｇｓがおよそ１５ｆＦなので、保持容量素子Ｃａｄｄ
の容量は寄生容量Ｃｇｓの６倍以上になっている。
【００８２】また図２、図３及び図６では隣接する画素
のゲート信号線ＧＬの一部と画素電極ＩＴＯ１を絶縁膜
を介して重ねることにより、保持容量Ｃａｄｄを形成し
ている、付加容量方式の例を示しているが、保持容量Ｃ
ａｄｄはこれに限るものでなく、図１２、図１３及び図
１４に示すように、ゲート信号線ＧＬとは別に容量線Ｃ
Ｌを設け容量線ＣＬと画素電極ＩＴＯ１を絶縁膜を介し
て重ねることにより、保持容量Ｃａｄｄを形成する蓄積
容量方式でもよい。本実施例において付加容量方式は、
開口率が高く出来るという長所と、ゲート信号線ＧＬの
分布容量が大きくなる短所を持つ。また本実施例におい
て蓄積容量方式はゲート信号線ＧＬの分布容量を小さく
出来る長所と、開口率が容量線ＣＬを設けた分低下する
点及び製造工程が増える等の短所がある。
のゲート信号線ＧＬの一部と画素電極ＩＴＯ１を絶縁膜
を介して重ねることにより、保持容量Ｃａｄｄを形成し
ている、付加容量方式の例を示しているが、保持容量Ｃ
ａｄｄはこれに限るものでなく、図１２、図１３及び図
１４に示すように、ゲート信号線ＧＬとは別に容量線Ｃ
Ｌを設け容量線ＣＬと画素電極ＩＴＯ１を絶縁膜を介し
て重ねることにより、保持容量Ｃａｄｄを形成する蓄積
容量方式でもよい。本実施例において付加容量方式は、
開口率が高く出来るという長所と、ゲート信号線ＧＬの
分布容量が大きくなる短所を持つ。また本実施例におい
て蓄積容量方式はゲート信号線ＧＬの分布容量を小さく
出来る長所と、開口率が容量線ＣＬを設けた分低下する
点及び製造工程が増える等の短所がある。
【００８３】《寄生容量Ｃｇｓのばらつき防止対策》従
来は液晶表示装置の表示領域は１０型（対角２５．４ｃ
ｍ）よりも小さかったので、ゲート電極・ソース電極間
の寄生容量Ｃｇｓの製造上のばらつきは少なく、共通電
極ＣＯＭに与える最適な共通電極電圧Ｖｃｏｍは一義的
に決まった。
来は液晶表示装置の表示領域は１０型（対角２５．４ｃ
ｍ）よりも小さかったので、ゲート電極・ソース電極間
の寄生容量Ｃｇｓの製造上のばらつきは少なく、共通電
極ＣＯＭに与える最適な共通電極電圧Ｖｃｏｍは一義的
に決まった。
【００８４】しかし、液晶表示装置の表示領域が１３型
（対角３４ｃｍ）よりも大きくなると、寄生容量Ｃｇｓ
の製造上のばらつきが大きくなり、共通電極ＣＯＭに与
える最適な共通電極電圧Ｖｃｏｍは表示領域の各部分で
大きく異なり、一義的に決まらないという課題が生じる
ようになった。
（対角３４ｃｍ）よりも大きくなると、寄生容量Ｃｇｓ
の製造上のばらつきが大きくなり、共通電極ＣＯＭに与
える最適な共通電極電圧Ｖｃｏｍは表示領域の各部分で
大きく異なり、一義的に決まらないという課題が生じる
ようになった。
【００８５】上記課題を解決するために、本実施例で
は、特に、前記薄膜トランジスタＴＦＴのソース電極Ｓ
Ｄ１において、その拡大図である図１に示すように、画
素電極ＩＴＯ１と接続される部分であってゲート電極と
重畳する部分から重畳しなくなる部分にて、その幅が薄
膜トランジスタのチャネル幅Ｗよりも小さく形成されて
いる。
は、特に、前記薄膜トランジスタＴＦＴのソース電極Ｓ
Ｄ１において、その拡大図である図１に示すように、画
素電極ＩＴＯ１と接続される部分であってゲート電極と
重畳する部分から重畳しなくなる部分にて、その幅が薄
膜トランジスタのチャネル幅Ｗよりも小さく形成されて
いる。
【００８６】すなわち、同図において、ドレイン電極Ｓ
Ｄ２はドレイン信号線ＤＬからゲート信号線ＧＬ上をそ
の走行方向に沿って延在された後に画素電極ＩＴＯ１側
へ指向するように屈曲されて形成されている。
Ｄ２はドレイン信号線ＤＬからゲート信号線ＧＬ上をそ
の走行方向に沿って延在された後に画素電極ＩＴＯ１側
へ指向するように屈曲されて形成されている。
【００８７】この場合、ドレイン電極ＳＤ２として実質
的に機能するのは画素電極ＩＴＯ１側へ指向された屈曲
部であり、その長さは薄膜トランジスタＴＦＴのチャネ
ル幅Ｗを決定づけることになる。
的に機能するのは画素電極ＩＴＯ１側へ指向された屈曲
部であり、その長さは薄膜トランジスタＴＦＴのチャネ
ル幅Ｗを決定づけることになる。
【００８８】また、ソース電極ＳＤ１はこのドレイン電
極ＳＤ２の屈曲部と対向してチャネル長ｌに相当する分
だけ離間されて配置され、そのまま、画素電極ＩＴＯ１
側へ延在されて該画素電極ＩＴＯ１との接続が図られて
いる。
極ＳＤ２の屈曲部と対向してチャネル長ｌに相当する分
だけ離間されて配置され、そのまま、画素電極ＩＴＯ１
側へ延在されて該画素電極ＩＴＯ１との接続が図られて
いる。
【００８９】従ってソース電極ＳＤ１のドレイン電極Ｓ
Ｄ２と対向している辺の長さが前記チャネル幅となる。
Ｄ２と対向している辺の長さが前記チャネル幅となる。
【００９０】ここで、該ソース電極ＳＤ１の延在方向に
直交する幅Ｗ0の長さが前記チャネル幅Ｗより小さく形
成されている。
直交する幅Ｗ0の長さが前記チャネル幅Ｗより小さく形
成されている。
【００９１】このように構成されるソース電極ＳＤ１
は、それを形成する際にたとえば図中ｙ方向に位置ずれ
を起こして形成されても、該ソース電極ＳＤ１のゲート
信号線ＧＬに対する重畳部の面積は大きく変化すること
はない。ソース電極ＳＤ１の延在方向に直交する幅Ｗ0
の長さが比較的小さく形成されているからである。
は、それを形成する際にたとえば図中ｙ方向に位置ずれ
を起こして形成されても、該ソース電極ＳＤ１のゲート
信号線ＧＬに対する重畳部の面積は大きく変化すること
はない。ソース電極ＳＤ１の延在方向に直交する幅Ｗ0
の長さが比較的小さく形成されているからである。
【００９２】また、図中ｘ方向に位置ずれを起こした場
合には、該ソース電極ＳＤ１のゲート信号線ＧＬに対す
る重畳部の面積の変化は全くないことになる。
合には、該ソース電極ＳＤ１のゲート信号線ＧＬに対す
る重畳部の面積の変化は全くないことになる。
【００９３】このことから、たとえ回転方向θに位置ず
れを起こしても、該ソース電極ＳＤ１のゲート信号線Ｇ
Ｌに対する重畳部の面積は大きく変化することはない。
れを起こしても、該ソース電極ＳＤ１のゲート信号線Ｇ
Ｌに対する重畳部の面積は大きく変化することはない。
【００９４】したがって、各画素領域の薄膜トランジス
タＴＦＴは、そのゲート電極とソース電極との容量Ｃｇ
ｓをほぼ均一に形成できることになり、フリッカの発生
を抑制できることになる。
タＴＦＴは、そのゲート電極とソース電極との容量Ｃｇ
ｓをほぼ均一に形成できることになり、フリッカの発生
を抑制できることになる。
【００９５】このような効果は、ドレイン電極ＳＤ２と
ソース電極ＳＤ１とのパターンを図１に示したもののみ
によって得られるというものではなく、たとえば、図７
（ａ）ないし図７（ｄ）に示すような各パターンにする
ことによっても同様に得られることはいうまでもない。
ソース電極ＳＤ１とのパターンを図１に示したもののみ
によって得られるというものではなく、たとえば、図７
（ａ）ないし図７（ｄ）に示すような各パターンにする
ことによっても同様に得られることはいうまでもない。
【００９６】この場合、上述した実施例では、ソース電
極ＳＤ１は画素電極ＩＴＯ１に接続させるための延在部
を除いてドレイン電極ＳＤ２と対称関係にあるように構
成したものである。
極ＳＤ１は画素電極ＩＴＯ１に接続させるための延在部
を除いてドレイン電極ＳＤ２と対称関係にあるように構
成したものである。
【００９７】しかし、図８に示すように、ソース電極Ｓ
Ｄ１をそれと接続させるための画素電極ＩＴＯ１と反対
側の方向にそのまま延在させてゲート信号線ＧＬを越え
るようにして形成するようにしてもよいことはいうまで
もない。
Ｄ１をそれと接続させるための画素電極ＩＴＯ１と反対
側の方向にそのまま延在させてゲート信号線ＧＬを越え
るようにして形成するようにしてもよいことはいうまで
もない。
【００９８】この場合、このソース電極ＳＤ１が、隣接
する画素領域の画素電極ＩＴＯ１と接続してしまうのを
回避するため、該ゲート信号線ＧＬに一部切欠きＧＬＣ
を設けるようにして、該ゲート信号線ＧＬを越えるよう
に構成している。
する画素領域の画素電極ＩＴＯ１と接続してしまうのを
回避するため、該ゲート信号線ＧＬに一部切欠きＧＬＣ
を設けるようにして、該ゲート信号線ＧＬを越えるよう
に構成している。
【００９９】換言すれば、実質的に電極として機能しな
い他の部分と一体的に形成されるソース電極ＳＤ１はゲ
ート信号線ＧＬと交差するようにして形成されているこ
とにある。
い他の部分と一体的に形成されるソース電極ＳＤ１はゲ
ート信号線ＧＬと交差するようにして形成されているこ
とにある。
【０１００】このように構成されるソース電極ＳＤ１
は、それを形成する際にたとえば図中ｘ方向はもちろん
のこと、たとえｙ方向に位置ずれを起こして形成されて
も、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重
畳部の面積は全く変化することはない。
は、それを形成する際にたとえば図中ｘ方向はもちろん
のこと、たとえｙ方向に位置ずれを起こして形成されて
も、該ソース電極ＳＤ１のゲート信号線ＧＬに対する重
畳部の面積は全く変化することはない。
【０１０１】このことから、たとえ回転方向θに位置ず
れを起こしても、該ソース電極ＳＤ１のゲート信号線Ｇ
Ｌに対する重畳部の面積は全く変化することはない。
れを起こしても、該ソース電極ＳＤ１のゲート信号線Ｇ
Ｌに対する重畳部の面積は全く変化することはない。
【０１０２】したがって、各画素領域の薄膜トランジス
タＴＦＴは、そのゲート電極とソース電極との容量Ｃｇ
ｓを均一に形成できることになり、フリッカの発生を大
幅に抑制できることになる。
タＴＦＴは、そのゲート電極とソース電極との容量Ｃｇ
ｓを均一に形成できることになり、フリッカの発生を大
幅に抑制できることになる。
【０１０３】さらに、この実施例では、特に、ゲート信
号線ＧＬに沿って配列されるそれぞれの薄膜トランジス
タＴＦＴにおいて、そのゲート電極（ゲート信号線Ｇ
Ｌ）とソース電極ＳＤ１との間の容量Ｃｇｓが、ゲート
信号線の入力端子側で小さく終端側で大きくなるように
構成されている。
号線ＧＬに沿って配列されるそれぞれの薄膜トランジス
タＴＦＴにおいて、そのゲート電極（ゲート信号線Ｇ
Ｌ）とソース電極ＳＤ１との間の容量Ｃｇｓが、ゲート
信号線の入力端子側で小さく終端側で大きくなるように
構成されている。
【０１０４】すなわち、図９（ａ）はゲート信号線ＧＬ
の入力端子側の薄膜トランジスタを示し、図９（ｂ）は
ゲート信号線ＧＬの終端側の薄膜トランジスタを示して
いる。
の入力端子側の薄膜トランジスタを示し、図９（ｂ）は
ゲート信号線ＧＬの終端側の薄膜トランジスタを示して
いる。
【０１０５】図９（ａ）、図９（ｂ）から明らかになる
ように、図９（ｂ）に示す薄膜トランジスタＴＦＴのソ
ース電極ＳＤ１側の半導体層ＡＳが図９（ａ）に示すそ
れよりも大きく形成されることによって（その過剰分を
符号Ｉで示している）、終端側の薄膜トランジスタＴＦ
Ｔのゲート信号線ＧＬとソース電極ＳＤ１との間の容量
Ｃｇｓが大きくなるようになっている。
ように、図９（ｂ）に示す薄膜トランジスタＴＦＴのソ
ース電極ＳＤ１側の半導体層ＡＳが図９（ａ）に示すそ
れよりも大きく形成されることによって（その過剰分を
符号Ｉで示している）、終端側の薄膜トランジスタＴＦ
Ｔのゲート信号線ＧＬとソース電極ＳＤ１との間の容量
Ｃｇｓが大きくなるようになっている。
【０１０６】すなわち、入力端子側の薄膜トランジスタ
のソース電極近傍の半導体層ＡＳがゲート信号線ＧＬと
重なる面積よりも、終端側の薄膜トランジスタのソース
電極近傍の半導体層ＡＳがゲート信号線ＧＬと重なる面
積が大きくなっている。
のソース電極近傍の半導体層ＡＳがゲート信号線ＧＬと
重なる面積よりも、終端側の薄膜トランジスタのソース
電極近傍の半導体層ＡＳがゲート信号線ＧＬと重なる面
積が大きくなっている。
【０１０７】この場合、ゲート信号線ＧＬの入力端子側
から終端側へかけての各薄膜トランジスタＴＦＴの容量
Ｃｇｓは順次大きくなるように構成しても、あるいは、
隣接する複数の各薄膜トランジスタを順次グループ化
し、これらグループ毎に順次大きくなるように構成して
もよい。
から終端側へかけての各薄膜トランジスタＴＦＴの容量
Ｃｇｓは順次大きくなるように構成しても、あるいは、
隣接する複数の各薄膜トランジスタを順次グループ化
し、これらグループ毎に順次大きくなるように構成して
もよい。
【０１０８】このように構成することによって、ゲート
信号線ＧＬへの走査信号の波形歪みによる画素電極ＩＴ
Ｏ１の電位の正方向へのシフトを、飛び込み電圧の前記
容量Ｃｇｓに依存する画素電極ＩＴＯ１の電位の負方向
へのシフトで相殺させることで、ゲート信号線ＧＬの入
力端子側と終端側の各液晶に印加される電圧を等しくさ
せている。このため、輝度変化による画面のちらつきを
押さえることができる。
信号線ＧＬへの走査信号の波形歪みによる画素電極ＩＴ
Ｏ１の電位の正方向へのシフトを、飛び込み電圧の前記
容量Ｃｇｓに依存する画素電極ＩＴＯ１の電位の負方向
へのシフトで相殺させることで、ゲート信号線ＧＬの入
力端子側と終端側の各液晶に印加される電圧を等しくさ
せている。このため、輝度変化による画面のちらつきを
押さえることができる。
【０１０９】一般に液晶パネルにおける１ラインの書込
み時間は、走査信号線駆動回路部１０４から出力される
ＴＦＴオン信号の幅で決まる時間内に完了する。
み時間は、走査信号線駆動回路部１０４から出力される
ＴＦＴオン信号の幅で決まる時間内に完了する。
【０１１０】しかしながら、ＴＦＴオン信号は、水平走
査周波数によってその幅が一義的に決まる矩形状パルス
であり、一般に、矩形状パルスでは、その立ち上がりや
立ち下がりの電流変化分（ｄｉ／ｄｔ）が大きいため、
信号経路中の時定数の影響を受けやすく、実際の立ち上
がりや立ち下がり波形が時定数カーブに沿った曲線的な
波形（以下、この曲線的な波形のことを“波形歪み”と
称し曲率が大きい波形のことを“波形歪みが大きい”と
いう）になるから、しかも、その波形歪みは信号経路の
終端に近づくにつれて大きくなるから、前述の画素電圧
ＰＸＶの電位低下成分ΔＶは走査信号線の終端になるに
つれて少なくなり、その結果、走査信号線の入力端子側
に対して終端側の画素電圧（ソース電極電位）が高くな
る。
査周波数によってその幅が一義的に決まる矩形状パルス
であり、一般に、矩形状パルスでは、その立ち上がりや
立ち下がりの電流変化分（ｄｉ／ｄｔ）が大きいため、
信号経路中の時定数の影響を受けやすく、実際の立ち上
がりや立ち下がり波形が時定数カーブに沿った曲線的な
波形（以下、この曲線的な波形のことを“波形歪み”と
称し曲率が大きい波形のことを“波形歪みが大きい”と
いう）になるから、しかも、その波形歪みは信号経路の
終端に近づくにつれて大きくなるから、前述の画素電圧
ＰＸＶの電位低下成分ΔＶは走査信号線の終端になるに
つれて少なくなり、その結果、走査信号線の入力端子側
に対して終端側の画素電圧（ソース電極電位）が高くな
る。
【０１１１】かかる問題点は、特に、画素数を増大した
場合や、画面サイズ（特に走査線方向のサイズ）を大き
くした場合に顕著である。
場合や、画面サイズ（特に走査線方向のサイズ）を大き
くした場合に顕著である。
【０１１２】図１５の分布容量（Ｃｇｓ、Ｃａｄｄ、Ｃ
ｇｄ等）が画素数や画面サイズに比例して大きくなるか
らである。
ｇｄ等）が画素数や画面サイズに比例して大きくなるか
らである。
【０１１３】以下上記問題点を具体的に説明する。図１
７は液晶表示パネルの１ライン分の等価回路である。こ
の図において、ＧＴＭはＴＦＴオン信号の入力端子（す
なわち図２の走査信号線駆動回路１０４の出力に接続す
る端子）であり、この端子ＧＴＭは、走査信号線駆動回
路１０４と液晶表示パネルとの間の配線１１を通して、
液晶表示パネルのゲート信号線ＧＬに接続されている。
Ｒ１１及びＣ１１は配線１１の抵抗成分と容量成分をそ
れぞれ表している。ゲート信号線ＧＬは画素単位に等価
されており、各画素のＲ１２及びＣ１２は各画素の抵抗
分と容量分（分布容量とも呼び、Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｇｄに相当）をそれぞれ表している。
７は液晶表示パネルの１ライン分の等価回路である。こ
の図において、ＧＴＭはＴＦＴオン信号の入力端子（す
なわち図２の走査信号線駆動回路１０４の出力に接続す
る端子）であり、この端子ＧＴＭは、走査信号線駆動回
路１０４と液晶表示パネルとの間の配線１１を通して、
液晶表示パネルのゲート信号線ＧＬに接続されている。
Ｒ１１及びＣ１１は配線１１の抵抗成分と容量成分をそ
れぞれ表している。ゲート信号線ＧＬは画素単位に等価
されており、各画素のＲ１２及びＣ１２は各画素の抵抗
分と容量分（分布容量とも呼び、Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｇｄに相当）をそれぞれ表している。
【０１１４】今ゲート信号線ＧＬの二つの点ａ、ｃに注
目し、それぞれの点におけるＴＦＴオン信号の波形歪み
を考える。ａは端子ＧＴＭに最も近い点である。この点
ａのＴＦＴオン信号を便宜的にＶＧａとする。ｃは端子
ＧＴＭから最も遠い（言い換えれば走査信号線の終端
の）点である。この点ｃのＴＦＴオン信号を便宜的にＶ
Ｇｃとする。
目し、それぞれの点におけるＴＦＴオン信号の波形歪み
を考える。ａは端子ＧＴＭに最も近い点である。この点
ａのＴＦＴオン信号を便宜的にＶＧａとする。ｃは端子
ＧＴＭから最も遠い（言い換えれば走査信号線の終端
の）点である。この点ｃのＴＦＴオン信号を便宜的にＶ
Ｇｃとする。
【０１１５】図１８（ａ）は端子側、図１８（ｂ）は中
央部、図１８（ｃ）は終端側のＴＦＴの駆動波形を示す
図である。いずれの信号ＶＧａ、ＶＧｃも、１水平走査
期間内に割当てられた所定の書き込み期間Ｔｘで立ち上
がりから立ち下がりまで変化する矩形パルスである。信
号ＶＧａの波形歪みは、Ｒ１１とＣ１１の時定数によっ
て生じた微少なものであるが、信号ＶＧｃの波形歪み
は、このＲ１１とＣ１１の時定数に、さらに１ラインの
画素数のＲ１２とＣ１２を含めた時定数によって生じた
大きなものである。このため、信号ＶＧａの立ち下がり
ｔｆｌに比べて信号ＶＧｃの立ち下がりｔｆｒが相当に
遅くなっている。遅れの程度は、画素数が増えるほど、
また、画面サイズが大きくなるほど顕著になる。上述の
分布容量（すなわちＣ１２）が増大するからである。
央部、図１８（ｃ）は終端側のＴＦＴの駆動波形を示す
図である。いずれの信号ＶＧａ、ＶＧｃも、１水平走査
期間内に割当てられた所定の書き込み期間Ｔｘで立ち上
がりから立ち下がりまで変化する矩形パルスである。信
号ＶＧａの波形歪みは、Ｒ１１とＣ１１の時定数によっ
て生じた微少なものであるが、信号ＶＧｃの波形歪み
は、このＲ１１とＣ１１の時定数に、さらに１ラインの
画素数のＲ１２とＣ１２を含めた時定数によって生じた
大きなものである。このため、信号ＶＧａの立ち下がり
ｔｆｌに比べて信号ＶＧｃの立ち下がりｔｆｒが相当に
遅くなっている。遅れの程度は、画素数が増えるほど、
また、画面サイズが大きくなるほど顕著になる。上述の
分布容量（すなわちＣ１２）が増大するからである。
【０１１６】すなわち、ｔｆｒ＞ｔｆｌの関係となり、
その差は主に上述の分布容量の大きさに依存する。
その差は主に上述の分布容量の大きさに依存する。
【０１１７】従って先に説明した数１の関係から、端子
側の画素電圧の低下成分ΔＶｌは終端側画素電圧の低下
成分ΔＶｒよりも大きくなる。
側の画素電圧の低下成分ΔＶｌは終端側画素電圧の低下
成分ΔＶｒよりも大きくなる。
【０１１８】従来は単位画素の寄生容量（Ｃｇｓ、Ｃｄ
ｓ１、Ｃｄｓ２）及び保持容量（Ｃａｄｄ）は、画素電
極の駆動条件を等しくするため、表示領域のどの場所で
も一定になるように設計するのが常識であった。従って
従来の技術では、先に述べた最適な共通電極の電圧Ｖｃ
ｏｍは、実際は、ゲート信号線ＧＬの端子側と終端側で
異なっていた。
ｓ１、Ｃｄｓ２）及び保持容量（Ｃａｄｄ）は、画素電
極の駆動条件を等しくするため、表示領域のどの場所で
も一定になるように設計するのが常識であった。従って
従来の技術では、先に述べた最適な共通電極の電圧Ｖｃ
ｏｍは、実際は、ゲート信号線ＧＬの端子側と終端側で
異なっていた。
【０１１９】しかし従来は、表示画面のサイズが１０型
（縦１５ｃｍ、横２１ｃｍ）よりも小さく、ゲート信号
線ＧＬも長くなかったので（２１ｃｍ以下）、入力端子
側の画素と終端側の画素の間で、画素電極の電位低下成
分ΔＶの差は無視出来る程小さく、液晶表示装置の駆動
マージン（特に最適な共通電極電圧Ｖｃｏｍのマージ
ン）に余裕があったので、本発明の解決する課題を認識
することが出来なかった。
（縦１５ｃｍ、横２１ｃｍ）よりも小さく、ゲート信号
線ＧＬも長くなかったので（２１ｃｍ以下）、入力端子
側の画素と終端側の画素の間で、画素電極の電位低下成
分ΔＶの差は無視出来る程小さく、液晶表示装置の駆動
マージン（特に最適な共通電極電圧Ｖｃｏｍのマージ
ン）に余裕があったので、本発明の解決する課題を認識
することが出来なかった。
【０１２０】従って従来の技術では、１ラインの画素数
が多い場合や、表示領域のゲート信号線方向の長さが長
くなると（少なくともゲート信号線の長さが２７ｃｍ以
上の液晶表示装置では）、もはや表示領域の全画素につ
いて共通電極に与える電圧を最適にすることは出来なく
なってきた。
が多い場合や、表示領域のゲート信号線方向の長さが長
くなると（少なくともゲート信号線の長さが２７ｃｍ以
上の液晶表示装置では）、もはや表示領域の全画素につ
いて共通電極に与える電圧を最適にすることは出来なく
なってきた。
【０１２１】上記の課題を解決するために、上述した実
施例では、薄膜トランジスタＴＦＴのソース電極ＳＤ１
側の半導体層ＡＳの大きさを異ならしめることによっ
て、その容量Ｃｇｓを異ならしめるようにしたものであ
る。
施例では、薄膜トランジスタＴＦＴのソース電極ＳＤ１
側の半導体層ＡＳの大きさを異ならしめることによっ
て、その容量Ｃｇｓを異ならしめるようにしたものであ
る。
【０１２２】また上述した実施例では薄膜トランジスタ
ＴＦＴのチャネル形成領域（ソース電極ＳＤ１とドレイ
ン電極ＳＤ２の間の領域）以外の部分で半導体層ＡＳの
大きさを異ならせているので、ゲート・ソース間容量Ｃ
ｇｓを入力端子側と終端側で変えたことにより、ＴＦＴ
のサイズ（具体的にはチャネル長ｌ及びチャネル幅Ｗ）
が変わることがなく、液晶表示装置の設計が容易であ
る。
ＴＦＴのチャネル形成領域（ソース電極ＳＤ１とドレイ
ン電極ＳＤ２の間の領域）以外の部分で半導体層ＡＳの
大きさを異ならせているので、ゲート・ソース間容量Ｃ
ｇｓを入力端子側と終端側で変えたことにより、ＴＦＴ
のサイズ（具体的にはチャネル長ｌ及びチャネル幅Ｗ）
が変わることがなく、液晶表示装置の設計が容易であ
る。
【０１２３】また、数１から明らかなように画素電極の
電位低下成分ΔＶを各画素間で差が少なくなるように調
節する方法は、上述の実施例のように、ゲート・ソース
間容量Ｃｇｓを調節する方法に限らず、保持容量素子Ｃ
ａｄｄを調節する方法、液晶容量Ｃｐｉｘ（具体的には
画素電極ＩＴＯ１の面積あるいは画素電極ＩＴＯ１と共
通電極ＣＯＭ（図示せず）間の距離）を調節する方法、
ソース・ドレイン間容量Ｃｄｓ１を調節する方法あるい
は画素電極ＩＴＯ１とそれと隣接するドレイン信号線Ｄ
Ｌ間の寄生容量Ｃｄｓ２を調節する方法であってもよ
い。
電位低下成分ΔＶを各画素間で差が少なくなるように調
節する方法は、上述の実施例のように、ゲート・ソース
間容量Ｃｇｓを調節する方法に限らず、保持容量素子Ｃ
ａｄｄを調節する方法、液晶容量Ｃｐｉｘ（具体的には
画素電極ＩＴＯ１の面積あるいは画素電極ＩＴＯ１と共
通電極ＣＯＭ（図示せず）間の距離）を調節する方法、
ソース・ドレイン間容量Ｃｄｓ１を調節する方法あるい
は画素電極ＩＴＯ１とそれと隣接するドレイン信号線Ｄ
Ｌ間の寄生容量Ｃｄｓ２を調節する方法であってもよ
い。
【０１２４】しかしゲート・ソース間容量Ｃｇｓを調節
する上述の実施例の方が、数１の分子がゲート・ソース
間容量Ｃｇｓのみで構成されていることから明らかなよ
うに、少ないゲート・ソース間容量Ｃｇｓの変化量で、
画素電極の電位低下成分ΔＶを、広いダイナミックレン
ジで調節することが出来る。従って上述の実施例ではゲ
ート・ソース間容量Ｃｇｓを変化させるためのスペース
が少なくて済むので、画素の開口率を大きくすることが
出来る。
する上述の実施例の方が、数１の分子がゲート・ソース
間容量Ｃｇｓのみで構成されていることから明らかなよ
うに、少ないゲート・ソース間容量Ｃｇｓの変化量で、
画素電極の電位低下成分ΔＶを、広いダイナミックレン
ジで調節することが出来る。従って上述の実施例ではゲ
ート・ソース間容量Ｃｇｓを変化させるためのスペース
が少なくて済むので、画素の開口率を大きくすることが
出来る。
【０１２５】また、ゲート・ソース間容量Ｃｇｓ、保持
容量素子Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイ
ン容量Ｃｄｓ１及び画素電極ドレイン信号線間容量Ｃｄ
ｓ２を組み合わせて調節すれば、さらに広いダイナッミ
クレンジで画素電極の電位低下成分ΔＶを調節すること
が出来る。
容量素子Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイ
ン容量Ｃｄｓ１及び画素電極ドレイン信号線間容量Ｃｄ
ｓ２を組み合わせて調節すれば、さらに広いダイナッミ
クレンジで画素電極の電位低下成分ΔＶを調節すること
が出来る。
【０１２６】なお、保持容量素子Ｃａｄｄ、液晶容量Ｃ
ｐｉｘ、ソース・ドレイン容量Ｃｄｓ１あるいは画素電
極ドレイン信号線間容量Ｃｄｓ２により、画素電極の電
位低下成分ΔＶを調節する場合は、それらの容量が式１
の分母を構成していることから明らかなように、走査信
号駆動波形の歪みが大きくなる終端側の画素（ｃ）でそ
れらの容量を小さくし、走査信号駆動波形の歪みが少な
い入力端子側の画素（ａ）でそれらの容量を大きくすれ
ば良い。
ｐｉｘ、ソース・ドレイン容量Ｃｄｓ１あるいは画素電
極ドレイン信号線間容量Ｃｄｓ２により、画素電極の電
位低下成分ΔＶを調節する場合は、それらの容量が式１
の分母を構成していることから明らかなように、走査信
号駆動波形の歪みが大きくなる終端側の画素（ｃ）でそ
れらの容量を小さくし、走査信号駆動波形の歪みが少な
い入力端子側の画素（ａ）でそれらの容量を大きくすれ
ば良い。
【０１２７】またゲート・ソース間容量Ｃｇｓを調節す
る方法は半導体層ＡＳのゲート信号線ＧＬとの重なり面
積を調節するものに限るものではなく、図１０に示すよ
うに、ゲート信号線ＧＬに対するソース電極ＳＤ１のオ
ーバーラップ領域の該ゲート信号線ＧＬに図示に示すよ
うな突起部ＧＬＰを延在させて構成し、この突起部ＧＬ
Ｐの面積をゲート信号線ＧＬの入力端子側で小さく終端
側で大きく形成するようにしても同様の効果を得ること
ができるようになる。
る方法は半導体層ＡＳのゲート信号線ＧＬとの重なり面
積を調節するものに限るものではなく、図１０に示すよ
うに、ゲート信号線ＧＬに対するソース電極ＳＤ１のオ
ーバーラップ領域の該ゲート信号線ＧＬに図示に示すよ
うな突起部ＧＬＰを延在させて構成し、この突起部ＧＬ
Ｐの面積をゲート信号線ＧＬの入力端子側で小さく終端
側で大きく形成するようにしても同様の効果を得ること
ができるようになる。
【０１２８】さらに、図１１に示すように、ゲート信号
線ＧＬに対するソース電極ＳＤ１のオバーラップ領域を
該ゲート信号線ＧＬの幅方向の長さを変えることによっ
て異ならしめるようにしてもよいことはいうまでもな
い。
線ＧＬに対するソース電極ＳＤ１のオバーラップ領域を
該ゲート信号線ＧＬの幅方向の長さを変えることによっ
て異ならしめるようにしてもよいことはいうまでもな
い。
【０１２９】すなわち、ゲート信号線ＧＬに沿って配列
される各画素領域を、互いに隣接する複数の画素領域毎
にグループ化し、この各グループ化された画素領域のゲ
ート信号線ＧＬをその入力端子側から終端側へかけて順
次幅を広げる（ソース電極ＳＤ１の画素電極ＩＴＯ１と
接続される側の幅を広げる）構成となっている。
される各画素領域を、互いに隣接する複数の画素領域毎
にグループ化し、この各グループ化された画素領域のゲ
ート信号線ＧＬをその入力端子側から終端側へかけて順
次幅を広げる（ソース電極ＳＤ１の画素電極ＩＴＯ１と
接続される側の幅を広げる）構成となっている。
【０１３０】また、図１２、図１３及び図１４に示す、
保持容量Ｃａｄｄに蓄積容量方式を採用している液晶表
示装置の場合は、画素電極ＩＴＯ１と容量線ＣＬの重な
る面積を入力端子側から終端側へかけて順次幅を広げる
構成にすることによっても、画素電極の電位低下成分Δ
Ｖを調節することが出来る。図１３及び図１４に示す実
施例では、容量線ＣＬの幅Ｗ3を調節することにより、
電位低下成分ΔＶを調節している。
保持容量Ｃａｄｄに蓄積容量方式を採用している液晶表
示装置の場合は、画素電極ＩＴＯ１と容量線ＣＬの重な
る面積を入力端子側から終端側へかけて順次幅を広げる
構成にすることによっても、画素電極の電位低下成分Δ
Ｖを調節することが出来る。図１３及び図１４に示す実
施例では、容量線ＣＬの幅Ｗ3を調節することにより、
電位低下成分ΔＶを調節している。
【０１３１】蓄積容量方式の液晶表示装置は、ゲート信
号線ＧＬの分布容量が少ないので、走査信号ＶＧの波形
歪みの影響を少なく出来る特徴を有する。しかし蓄積容
量方式の液晶表示装置でも、上述の実施例のようにゲー
ト・ソース間容量Ｃｇｓや保持容量Ｃａｄｄを調節し
て、入力端子側と終端側の電位低下成分ΔＶの差を小さ
くすることにより、走査信号ＶＧの波形歪みの影響を皆
無に出来るので、最大級の表示画面を有する液晶表示装
置を実現出来る。
号線ＧＬの分布容量が少ないので、走査信号ＶＧの波形
歪みの影響を少なく出来る特徴を有する。しかし蓄積容
量方式の液晶表示装置でも、上述の実施例のようにゲー
ト・ソース間容量Ｃｇｓや保持容量Ｃａｄｄを調節し
て、入力端子側と終端側の電位低下成分ΔＶの差を小さ
くすることにより、走査信号ＶＧの波形歪みの影響を皆
無に出来るので、最大級の表示画面を有する液晶表示装
置を実現出来る。
【０１３２】また、ゲート信号線ＧＬに入力した信号波
形の歪みは、入力端から終端にいくに従って、単調に増
加する。
形の歪みは、入力端から終端にいくに従って、単調に増
加する。
【０１３３】図１７のｂ部はゲート信号線（走査信号
線）ＧＬの中央部を示し、その部分のＴＦＴ駆動波形を
図１８（ｂ）に示す。図１８（ａ）は図１７のａに示す
入力端子側のＴＦＴ駆動波形を示し、図１８（ｃ）は図
１７のｃに示す終端側のＴＦＴ駆動波形を示す。図１８
（ａ）、図１８（ｂ）及び図１８（ｃ）を比較すると明
らかなように、中央部の走査信号ＶＧｂの立ち下がり時
間ｔｆは入力端子側の立下り時間ｔｆｌと終端側の立下
り時間ｔｆｒの間にある。すなわちｔｆｌ＜ｔｆ＜ｔｆ
ｒの関係にある。従って、寄生容量が全ての画素で同等
になるように設計した、従来の液晶表示装置では、中央
部の画素電極の電位低下成分ΔＶは、入力端子側の電位
低下成分ΔＶｌと出力端子側の電位低下成分ΔＶｒの間
にある。すなわちΔＶｌ＞ΔＶ＞ΔＶｒの関係にある。
線）ＧＬの中央部を示し、その部分のＴＦＴ駆動波形を
図１８（ｂ）に示す。図１８（ａ）は図１７のａに示す
入力端子側のＴＦＴ駆動波形を示し、図１８（ｃ）は図
１７のｃに示す終端側のＴＦＴ駆動波形を示す。図１８
（ａ）、図１８（ｂ）及び図１８（ｃ）を比較すると明
らかなように、中央部の走査信号ＶＧｂの立ち下がり時
間ｔｆは入力端子側の立下り時間ｔｆｌと終端側の立下
り時間ｔｆｒの間にある。すなわちｔｆｌ＜ｔｆ＜ｔｆ
ｒの関係にある。従って、寄生容量が全ての画素で同等
になるように設計した、従来の液晶表示装置では、中央
部の画素電極の電位低下成分ΔＶは、入力端子側の電位
低下成分ΔＶｌと出力端子側の電位低下成分ΔＶｒの間
にある。すなわちΔＶｌ＞ΔＶ＞ΔＶｒの関係にある。
【０１３４】したがって、ゲート信号線ＧＬの中央部分
に対応する画素電極ＩＴＯの電圧の正方向へのシフト量
は、ゲート信号線ＧＬの入力端に対応する画素電極ＩＴ
Ｏよりも多く、ゲート信号線ＧＬの終端に対応する画素
電極ＩＴＯより少ない。
に対応する画素電極ＩＴＯの電圧の正方向へのシフト量
は、ゲート信号線ＧＬの入力端に対応する画素電極ＩＴ
Ｏよりも多く、ゲート信号線ＧＬの終端に対応する画素
電極ＩＴＯより少ない。
【０１３５】ゆえに、ゲート信号線ＧＬの中央部分に接
続される薄膜トランジスタＴＦＴのゲート電極とソース
電極ＳＤ１の間の容量Ｃｇｓを、ゲート信号線ＧＬの入
力端に接続される薄膜トランジスタＴＦＴの容量Ｃｇｓ
より大きく、ゲート信号線ＧＬの終端に接続される薄膜
トランジスタＴＦＴの容量Ｃｇｓより小さくすることに
より、入力端および終端の画素電極ＩＴＯと中央部の画
素電極ＩＴＯに飛び込むゲート信号の漏洩成分を均一に
することができ、最適な共通電極電圧も入力端および終
端の画素と中央部の画素で異なることがなく、表示領域
の中央部でフリッカが発生することがない。
続される薄膜トランジスタＴＦＴのゲート電極とソース
電極ＳＤ１の間の容量Ｃｇｓを、ゲート信号線ＧＬの入
力端に接続される薄膜トランジスタＴＦＴの容量Ｃｇｓ
より大きく、ゲート信号線ＧＬの終端に接続される薄膜
トランジスタＴＦＴの容量Ｃｇｓより小さくすることに
より、入力端および終端の画素電極ＩＴＯと中央部の画
素電極ＩＴＯに飛び込むゲート信号の漏洩成分を均一に
することができ、最適な共通電極電圧も入力端および終
端の画素と中央部の画素で異なることがなく、表示領域
の中央部でフリッカが発生することがない。
【０１３６】なお、ここでゲート信号線の入力端および
終端の画素電極ＩＴＯ１は表示に寄与する画素電極ＩＴ
Ｏ１で議論しており、遮光膜で遮光された画素電極ＩＴ
Ｏ１や未完成の画素の画素電極などの、表示に寄与しな
い画素電極ＩＴＯ１は除外して考えるのが妥当であるこ
とは、それらがフリッカと無関係であることからいうま
でもない。
終端の画素電極ＩＴＯ１は表示に寄与する画素電極ＩＴ
Ｏ１で議論しており、遮光膜で遮光された画素電極ＩＴ
Ｏ１や未完成の画素の画素電極などの、表示に寄与しな
い画素電極ＩＴＯ１は除外して考えるのが妥当であるこ
とは、それらがフリッカと無関係であることからいうま
でもない。
【０１３７】しかし、ゲート信号線の入力端および終端
の画素電極ＩＴＯ１で、遮光されている画素電極ＩＴＯ
１に対応する画素にも、入力端側の薄膜トランジスタＴ
ＦＴの容量Ｃｇｓよりも終端側の薄膜トランジスタＴＦ
Ｔの容量Ｃｇｓを大きくする構成を採用することによ
り、液晶に直流成分が加わることがなく、液晶の寿命を
向上させる効果を奏することができる。
の画素電極ＩＴＯ１で、遮光されている画素電極ＩＴＯ
１に対応する画素にも、入力端側の薄膜トランジスタＴ
ＦＴの容量Ｃｇｓよりも終端側の薄膜トランジスタＴＦ
Ｔの容量Ｃｇｓを大きくする構成を採用することによ
り、液晶に直流成分が加わることがなく、液晶の寿命を
向上させる効果を奏することができる。
【０１３８】本実施例では、ゲート信号線ＧＬに入力さ
れる走査信号の波形歪みによるフリッカ防止対策、およ
び露光装置の光学系の歪み等によるソース電極ＳＤ１の
位置ずれによるフリッカ防止対策を施した液晶表示装置
を説明したものであるが、これら各防止対策のうちいず
れか一方を施すように構成してもよいことはいうまでも
ない。
れる走査信号の波形歪みによるフリッカ防止対策、およ
び露光装置の光学系の歪み等によるソース電極ＳＤ１の
位置ずれによるフリッカ防止対策を施した液晶表示装置
を説明したものであるが、これら各防止対策のうちいず
れか一方を施すように構成してもよいことはいうまでも
ない。
【０１３９】しかし、ソース電極ＳＤ１の位置ずれによ
るフリッカ防止対策を施した液晶表示装置に、ゲート信
号線ＧＬに入力される走査信号の波形歪みによるフリッ
カ防止対策を行うことにより、画素電極の電位低下成分
ΔＶを高い精度で調節することが出来、表示領域を最大
級まで拡大しても、液晶表示パネルの駆動マージン（特
に共通電極電圧Ｖｃｏｍのマージン）を十分に確保する
ことが出来る。
るフリッカ防止対策を施した液晶表示装置に、ゲート信
号線ＧＬに入力される走査信号の波形歪みによるフリッ
カ防止対策を行うことにより、画素電極の電位低下成分
ΔＶを高い精度で調節することが出来、表示領域を最大
級まで拡大しても、液晶表示パネルの駆動マージン（特
に共通電極電圧Ｖｃｏｍのマージン）を十分に確保する
ことが出来る。
【０１４０】《透明基板ＳＵＢ１の製造方法》つぎに、
図３に示す液晶表示装置の第１の透明絶縁基板（薄膜ト
ランジスタ基板）ＳＵＢ１側の製造方法について、図１
９〜図２１を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は薄膜トランジ
スタＴＦＴ（IV−IV切断線）、右側は保持容量Ｃａｄｄ
（VI-VI切断線）の断面形状で見た加工の流れを示す。
工程ＢおよびＤを除き、工程Ａ〜Ｇの工程は各写真（ホ
ト）処理に対応して区分けしたもので、各工程のいずれ
の切断図もホト処理後の加工が終わり、ホトレジストを
除去した段階を示している。なお、上記写真（ホト）処
理とは本説明ではホトレジストの塗布からマスクを使用
した選択露光を経て、それを現像するまでの一連の作業
を示すものとし、繰り返しの説明は避ける。以下区分し
た工程にしたがって説明する。
図３に示す液晶表示装置の第１の透明絶縁基板（薄膜ト
ランジスタ基板）ＳＵＢ１側の製造方法について、図１
９〜図２１を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は薄膜トランジ
スタＴＦＴ（IV−IV切断線）、右側は保持容量Ｃａｄｄ
（VI-VI切断線）の断面形状で見た加工の流れを示す。
工程ＢおよびＤを除き、工程Ａ〜Ｇの工程は各写真（ホ
ト）処理に対応して区分けしたもので、各工程のいずれ
の切断図もホト処理後の加工が終わり、ホトレジストを
除去した段階を示している。なお、上記写真（ホト）処
理とは本説明ではホトレジストの塗布からマスクを使用
した選択露光を経て、それを現像するまでの一連の作業
を示すものとし、繰り返しの説明は避ける。以下区分し
た工程にしたがって説明する。
【０１４１】工程Ａ、図１９ ７０５９ガラス（商品名）からなる第１の透明絶縁基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベークを行な
う。なお、このＳＩＯ膜は透明絶縁膜ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合、省
略できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電膜ｇ
１をスパッタリングにより設ける。ホト処理後、リン酸
と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的に
エッチングする。
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベークを行な
う。なお、このＳＩＯ膜は透明絶縁膜ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合、省
略できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電膜ｇ
１をスパッタリングにより設ける。ホト処理後、リン酸
と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的に
エッチングする。
【０１４２】工程Ｂ、図１９ レジスト直描後（前述した陽極酸化パターン形成後）、
３％酒石酸をアンモニアによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコール液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ2になるように調整す
る（定電流化成）。つぎに、所定のＡｌ2Ｏ3膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ2Ｏ3膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲートライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジスタＴＦ
Ｔのゲート絶縁膜の一部となる。
３％酒石酸をアンモニアによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコール液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ2になるように調整す
る（定電流化成）。つぎに、所定のＡｌ2Ｏ3膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ2Ｏ3膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲートライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジスタＴＦ
Ｔのゲート絶縁膜の一部となる。
【０１４３】工程Ｃ、図１９ 膜厚が１４００ÅのＩＴＯ膜からなる導電膜ＩＴＯをス
パッタリングにより設ける。ホト処理後、エッチング液
として塩酸と硝酸の混酸液で導電膜ＩＴＯを選択的にエ
ッチングすることにより、保持容量Ｃａｄｄの一方の電
極および透明画素電極ＩＴＯ１を形成する。
パッタリングにより設ける。ホト処理後、エッチング液
として塩酸と硝酸の混酸液で導電膜ＩＴＯを選択的にエ
ッチングすることにより、保持容量Ｃａｄｄの一方の電
極および透明画素電極ＩＴＯ１を形成する。
【０１４４】工程Ｄ、図２０ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ＋型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ＋型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。
【０１４５】工程Ｅ、図２０ ホト処理後、ドライエッチングガスとしてＳＦ６、ＢＣ
１を使用してＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ
膜ＡＳをエッチングする。続けて、ＳＦ６を使用して窒
化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ６ガス
でＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよ
び窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。
１を使用してＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ
膜ＡＳをエッチングする。続けて、ＳＦ６を使用して窒
化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ６ガス
でＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよ
び窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。
【０１４６】このように３層のＣＶＤ膜をＳＦ６を主成
分とするガスで連続的にエッチングすることにより、ｉ
型非晶質Ｓｉ膜ＡＳおよび窒化Ｓｉ膜ＧＩの側壁をテー
パ形状に加工することが出来る。上記テーパ形状のた
め、その上部にソース電極ＳＤ１が形成された場合も断
線の確率は著しく低減される。Ｎ＋型非晶質Ｓｉ膜ｄ０
のテーパ角度は９０度に近いが、厚さ３００Åと薄いた
めに、この段差での断線の確率は非常に小さい。したが
って、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの平面パターンは厳密には同一パタ
ーンではなく、断面が順テーパ形状となるため、Ｎ＋型
非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜
ＧＩの順に大きなパターンとなる。
分とするガスで連続的にエッチングすることにより、ｉ
型非晶質Ｓｉ膜ＡＳおよび窒化Ｓｉ膜ＧＩの側壁をテー
パ形状に加工することが出来る。上記テーパ形状のた
め、その上部にソース電極ＳＤ１が形成された場合も断
線の確率は著しく低減される。Ｎ＋型非晶質Ｓｉ膜ｄ０
のテーパ角度は９０度に近いが、厚さ３００Åと薄いた
めに、この段差での断線の確率は非常に小さい。したが
って、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの平面パターンは厳密には同一パタ
ーンではなく、断面が順テーパ形状となるため、Ｎ＋型
非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜
ＧＩの順に大きなパターンとなる。
【０１４７】工程Ｆ、図２１ 膜厚が６００ÅのＣｒからなる第１導電膜ｄ１をスパッ
タリングにより設ける。ホト処理後、第１導電膜ｄ１を
硝酸第２セリウムアンモニウム溶液でエッチングし、ド
レイン信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極Ｓ
Ｄ２を形成する。
タリングにより設ける。ホト処理後、第１導電膜ｄ１を
硝酸第２セリウムアンモニウム溶液でエッチングし、ド
レイン信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極Ｓ
Ｄ２を形成する。
【０１４８】ここで本実施例では、工程Ｅに示すよう
に、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テーパとなっているため、ソース電
極ＳＤ１を第１導電膜ｄ１のみで形成してもソース電極
ＳＤ１が断線することがない。
に、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テーパとなっているため、ソース電
極ＳＤ１を第１導電膜ｄ１のみで形成してもソース電極
ＳＤ１が断線することがない。
【０１４９】つぎに、ドライエッチング装置にＳＦ６、
ＢＣ１を導入してＮ＋型非晶質Ｓｉ膜ｄ０をエッチング
することにより、ソースとドレイン間のＮ＋型半導体膜
ｄ０を選択的に除去する。
ＢＣ１を導入してＮ＋型非晶質Ｓｉ膜ｄ０をエッチング
することにより、ソースとドレイン間のＮ＋型半導体膜
ｄ０を選択的に除去する。
【０１５０】工程Ｇ、図２１ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ６
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ６
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。
【０１５１】《ホトマスクの設計》第１の基板ＳＵＢ１
の各層のパターンはホトリソグラフィにより形成され
る。図２２（ａ）はパターン形成方法の１例を示す図で
ある。
の各層のパターンはホトリソグラフィにより形成され
る。図２２（ａ）はパターン形成方法の１例を示す図で
ある。
【０１５２】ＭＳＫ１は基板に転写する為のパターンＰ
ＡＴが形成されたホトマスクである。ＭＳＫ１は一つ
で、液晶表示パネルの一層の全パターンが形成されてい
る。
ＡＴが形成されたホトマスクである。ＭＳＫ１は一つ
で、液晶表示パネルの一層の全パターンが形成されてい
る。
【０１５３】ＳＵＢ１は主面にホトレジストが塗布され
た基板である。図２２（ａ）の例では、一つの基板ＳＵ
Ｂ１に一つの液晶表示パネルのパターンを形成する例を
示している。しかし一つのマザーガラス基板に複数の液
晶表示パネルのパターンを形成しても良い。
た基板である。図２２（ａ）の例では、一つの基板ＳＵ
Ｂ１に一つの液晶表示パネルのパターンを形成する例を
示している。しかし一つのマザーガラス基板に複数の液
晶表示パネルのパターンを形成しても良い。
【０１５４】ホトマスクにはアライメントマークＡＬＭ
が設けられ、基板に設けたアライメントマークＡＬＭ’
とホトマスクのアライメントマークＡＬＭを合わせるこ
とにより、第１の基板ＳＵＢ１の各層間の合せを行う。
が設けられ、基板に設けたアライメントマークＡＬＭ’
とホトマスクのアライメントマークＡＬＭを合わせるこ
とにより、第１の基板ＳＵＢ１の各層間の合せを行う。
【０１５５】水銀灯などの光源ＬＩＴで発生した紫外線
等の光は、レンズ光学系ＬＥＮで均一な面光源に加工さ
れ、反射鏡ＭＩＲに送られる。
等の光は、レンズ光学系ＬＥＮで均一な面光源に加工さ
れ、反射鏡ＭＩＲに送られる。
【０１５６】反射鏡ＭＩＲに送られた、光はスリットＳ
ＬＴに向けて反射され、スリットＳＬＴを通った光は線
状の光となりホトマスクＭＳＫ１を照らす。
ＬＴに向けて反射され、スリットＳＬＴを通った光は線
状の光となりホトマスクＭＳＫ１を照らす。
【０１５７】ホトマスクＭＳＫ１を透過した線状の光は
基板ＳＵＢ１上に当たりホトレジストを感光させる。
基板ＳＵＢ１上に当たりホトレジストを感光させる。
【０１５８】このとき、光の当たるｅの部分のみホトマ
スクＭＳＫ１のパターンＰＡＴが基板ＳＵＢ１上に転写
される。
スクＭＳＫ１のパターンＰＡＴが基板ＳＵＢ１上に転写
される。
【０１５９】図２２（ａ）の矢印に示す方向に、基板及
びホトマスクに対して、スリットＳＬＴや反射鏡ＭＩＲ
を相対的に移動させることにより、ホトマスクＭＳＫ１
のパターンＰＡＴが基板ＳＵＢ１のパターンＰＡＴ’と
して転写される。
びホトマスクに対して、スリットＳＬＴや反射鏡ＭＩＲ
を相対的に移動させることにより、ホトマスクＭＳＫ１
のパターンＰＡＴが基板ＳＵＢ１のパターンＰＡＴ’と
して転写される。
【０１６０】図２２（ｂ）は図２２（ａ）に示す方法で
用いる。ホトマスクＭＳＫ１のパターンＰＡＴの例を示
すものである。
用いる。ホトマスクＭＳＫ１のパターンＰＡＴの例を示
すものである。
【０１６１】図９に示す実施例を基に説明すると、図２
２（ｂ）に示すホトマスクＭＳＫ１は半導体層ＡＳのパ
ターンが形成されている。
２（ｂ）に示すホトマスクＭＳＫ１は半導体層ＡＳのパ
ターンが形成されている。
【０１６２】ゲート信号線ＧＬの延在する方向はｘであ
るとすると、図２２（ｂ）のａは入力端子側の半導体層
ＡＳ、ｂは終端側の半導体層ＡＳのパターンを示してい
る。図２２（ｂ）のＩの部分は、先に述べた、ゲート・
ソース間容量Ｃｇｓを調節する為のパターンである。
るとすると、図２２（ｂ）のａは入力端子側の半導体層
ＡＳ、ｂは終端側の半導体層ＡＳのパターンを示してい
る。図２２（ｂ）のＩの部分は、先に述べた、ゲート・
ソース間容量Ｃｇｓを調節する為のパターンである。
【０１６３】図２２（ａ）、図２２（ｂ）に示す、一つ
のホトマスクＭＳＫ１に液晶表示パネルの一つの層の全
パターンを形成し、基板ＳＵＢ１の所望の層（例えば半
導体層ＡＳ）をパターン形成する方法によれば、同じ露
光条件で、入力端子側と、終端側のパターンを形成する
ことが出来るので、画素電極の電位低下成分ΔＶを調節
する為のパターンＩを高い精度で形成することが出来
る。
のホトマスクＭＳＫ１に液晶表示パネルの一つの層の全
パターンを形成し、基板ＳＵＢ１の所望の層（例えば半
導体層ＡＳ）をパターン形成する方法によれば、同じ露
光条件で、入力端子側と、終端側のパターンを形成する
ことが出来るので、画素電極の電位低下成分ΔＶを調節
する為のパターンＩを高い精度で形成することが出来
る。
【０１６４】従って、電位低下成分ΔＶを精度良くコン
トロールすることが出来るので、液晶表示パネルを駆動
する時のマージン（特に共通電極電圧Ｖｃｏｍのマージ
ン）が向上する。
トロールすることが出来るので、液晶表示パネルを駆動
する時のマージン（特に共通電極電圧Ｖｃｏｍのマージ
ン）が向上する。
【０１６５】なお、図２２（ａ）に示すように、基板Ｓ
ＵＢ１上のパターンＰＡＴ’の形成には、反射鏡ＭＩＲ
やスリットＳＬＴを移動させて露光しているので、機械
的な部分の精度により、基板上のパターンＰＡＴ’にゆ
がみを生じることがある。
ＵＢ１上のパターンＰＡＴ’の形成には、反射鏡ＭＩＲ
やスリットＳＬＴを移動させて露光しているので、機械
的な部分の精度により、基板上のパターンＰＡＴ’にゆ
がみを生じることがある。
【０１６６】しかし、図１、図７（ａ）〜図７（ｄ）及
び図８で示した、ソース電極ＳＤ１の延在方向に直交す
る幅Ｗ0の長さが前記チャネル幅Ｗより小さく形成する
構成とすることにより、ソース電極ＳＤ１とゲート信号
線ＧＬの合せずれによる、ゲート、ソース間容量Ｃｇｓ
の変動が少なくなる為、露光工程のゆがみの影響を小さ
く出来る。
び図８で示した、ソース電極ＳＤ１の延在方向に直交す
る幅Ｗ0の長さが前記チャネル幅Ｗより小さく形成する
構成とすることにより、ソース電極ＳＤ１とゲート信号
線ＧＬの合せずれによる、ゲート、ソース間容量Ｃｇｓ
の変動が少なくなる為、露光工程のゆがみの影響を小さ
く出来る。
【０１６７】図２３（ａ）は第１の基板ＳＵＢ１にパタ
ーンを形成する方法の他の例を示すものである。
ーンを形成する方法の他の例を示すものである。
【０１６８】図２２（ａ）と異なる点は、基板ＳＵＢ１
上のパターンＰＡＴ’を複数のブロックパターンＰＡＴ
i、ＰＡＴii、ＰＡＴiii、ＰＡＴiｖに分け、各ブロッ
ク毎に１枚のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫii
i、ＭＳＫiｖを用いるものである。
上のパターンＰＡＴ’を複数のブロックパターンＰＡＴ
i、ＰＡＴii、ＰＡＴiii、ＰＡＴiｖに分け、各ブロッ
ク毎に１枚のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫii
i、ＭＳＫiｖを用いるものである。
【０１６９】図２３（ｂ）は、図２３（ａ）に示す方法
で用いる複数のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫi
ii、ＭＳＫiｖのパターンの例を示すものである。
で用いる複数のホトマスクＭＳＫi、ＭＳＫii、ＭＳＫi
ii、ＭＳＫiｖのパターンの例を示すものである。
【０１７０】図９に示す実施例を基に説明すると、図２
３（ｂ）は半導体層ＡＳのホトマスクの例を示してい
る。ゲート信号線ＧＬの延在する方向はｘであるとする
と、ホトマスクＭＳＫi、ＭＳＫiｖは入力端子側、ホト
マスクＭＳＫii、ＭＳＫiiiは終端側のホトマスクを示
している。また図２３（ｂ）に示すａは入力端子側の半
導体層ＡＳのパターン，ｂは終端側の半導体層ＡＳのパ
ターンを示している。図２３（ｂ）のＩの部分は先に述
べたゲート・ソース間容量Ｃｇｓを調節する為のパター
ンである。
３（ｂ）は半導体層ＡＳのホトマスクの例を示してい
る。ゲート信号線ＧＬの延在する方向はｘであるとする
と、ホトマスクＭＳＫi、ＭＳＫiｖは入力端子側、ホト
マスクＭＳＫii、ＭＳＫiiiは終端側のホトマスクを示
している。また図２３（ｂ）に示すａは入力端子側の半
導体層ＡＳのパターン，ｂは終端側の半導体層ＡＳのパ
ターンを示している。図２３（ｂ）のＩの部分は先に述
べたゲート・ソース間容量Ｃｇｓを調節する為のパター
ンである。
【０１７１】その他、特に説明しない点は先に述べた図
２２（ａ）、図２２（ｂ）に示す実施例と同じである。
２２（ａ）、図２２（ｂ）に示す実施例と同じである。
【０１７２】図２３（ａ）に示す実施例によれは、一つ
の液晶表示装置の一つの層のパターンＰＡＴ’を複数の
ホトマスクＭＳＫi、ＭＳＫii、ＭＳＫiii、ＭＳＫiｖ
により形成するので、表示画面の大きな液晶表示装置を
作ることが出来る。
の液晶表示装置の一つの層のパターンＰＡＴ’を複数の
ホトマスクＭＳＫi、ＭＳＫii、ＭＳＫiii、ＭＳＫiｖ
により形成するので、表示画面の大きな液晶表示装置を
作ることが出来る。
【０１７３】しかし図２３（ａ）に示す実施例では、入
力端子側と終端側で、電位低下成分ΔＶを調節するパタ
ーンＩを、異なるホトマスクで形成する必要があるの
で、高い精度で電位低下成分ΔＶを調節することが困難
である。
力端子側と終端側で、電位低下成分ΔＶを調節するパタ
ーンＩを、異なるホトマスクで形成する必要があるの
で、高い精度で電位低下成分ΔＶを調節することが困難
である。
【０１７４】また、図２３（ａ）に示す実施例では、基
板ＳＵＢ１の各ブロックパターンＰＡＴi’、ＰＡＴi
i’、ＰＡＴiii’、ＰＡＴiｖ’の間の境界領域では、
複数回重なって露光される為、パターンが他の部分に比
べ細くなる。
板ＳＵＢ１の各ブロックパターンＰＡＴi’、ＰＡＴi
i’、ＰＡＴiii’、ＰＡＴiｖ’の間の境界領域では、
複数回重なって露光される為、パターンが他の部分に比
べ細くなる。
【０１７５】従って、複数回露光する部分を避けた部分
に、電位低下成分ΔＶを調節するパターンＩを設ける必
要がある。
に、電位低下成分ΔＶを調節するパターンＩを設ける必
要がある。
【０１７６】それに対し、図２２（ａ）に示す実施例
は、一枚のホトマスクＭＳＫ１で液晶表示装置の一つの
層の全パターンＰＡＴ’を形成するので、境界領域がな
く、電位低下成分ΔＶを調節するパターンＩを設ける為
の制約が少ない。
は、一枚のホトマスクＭＳＫ１で液晶表示装置の一つの
層の全パターンＰＡＴ’を形成するので、境界領域がな
く、電位低下成分ΔＶを調節するパターンＩを設ける為
の制約が少ない。
【０１７７】しかし、最大級の表示領域を有する液晶表
示装置を製造する場合には、電位低下成分ΔＶを調節す
るパターンＩの精度を考えなければ、図２３（ａ）に示
す実施例の方が適している。
示装置を製造する場合には、電位低下成分ΔＶを調節す
るパターンＩの精度を考えなければ、図２３（ａ）に示
す実施例の方が適している。
【０１７８】上述した図２２（ａ）、図２２（ｂ）ある
いは図２３（ａ）、図２３（ｂ）に示されるパターンの
形成方法は、半導体層ＡＳに、電位低下成分ΔＶを調節
するパターンＩを設けた例を示しているが、その他の層
に電位低下成分ΔＶを調節するパターンＩを設けても良
い。
いは図２３（ａ）、図２３（ｂ）に示されるパターンの
形成方法は、半導体層ＡＳに、電位低下成分ΔＶを調節
するパターンＩを設けた例を示しているが、その他の層
に電位低下成分ΔＶを調節するパターンＩを設けても良
い。
【０１７９】例えば、図１０、図１１に示す実施例にお
いては、ゲート信号線ＧＬを形成する工程（第１フォ
ト）のホトマスクに、図２２（ａ）、図２２（ｂ）ある
いは図２３（ａ）、図２３（ｂ）に示すパターンの形成
方法を用いても良い。またソース電極ＳＤ１を形成する
工程（第４フォト）で用いるホトマスクに、図２２
（ａ）、図２２（ｂ）あるいは図２３（ａ）、図２３
（ｂ）に示すパターンの形成方法を用いても良い。
いては、ゲート信号線ＧＬを形成する工程（第１フォ
ト）のホトマスクに、図２２（ａ）、図２２（ｂ）ある
いは図２３（ａ）、図２３（ｂ）に示すパターンの形成
方法を用いても良い。またソース電極ＳＤ１を形成する
工程（第４フォト）で用いるホトマスクに、図２２
（ａ）、図２２（ｂ）あるいは図２３（ａ）、図２３
（ｂ）に示すパターンの形成方法を用いても良い。
【０１８０】《ゲート信号線ＧＬを両端で駆動する場
合》図２４は、走査信号線駆動波形ＶＧの波形歪みを低
減する為に、ゲート信号線ＧＬの左右両端に走査信号線
駆動回路部１０４を設けた例の、液晶表示装置の等価回
路である。図２４に示す構成の液晶表示装置では、ゲー
ト信号線ＧＬの終端は存在しない。
合》図２４は、走査信号線駆動波形ＶＧの波形歪みを低
減する為に、ゲート信号線ＧＬの左右両端に走査信号線
駆動回路部１０４を設けた例の、液晶表示装置の等価回
路である。図２４に示す構成の液晶表示装置では、ゲー
ト信号線ＧＬの終端は存在しない。
【０１８１】しかし図２４に示す構成の液晶表示装置で
も、２つの走査信号線駆動回路部１０４から遠い中央部
の画素Ｂの走査信号ＶＧの波形歪みは、２つの走査信号
線駆動回路部１０４に近い側の画素Ａ、Ｃの走査信号Ｖ
Ｇの波形歪みよりも、大きい。
も、２つの走査信号線駆動回路部１０４から遠い中央部
の画素Ｂの走査信号ＶＧの波形歪みは、２つの走査信号
線駆動回路部１０４に近い側の画素Ａ、Ｃの走査信号Ｖ
Ｇの波形歪みよりも、大きい。
【０１８２】従って図２４に示す両側駆動の液晶表示装
置でも、入力端子から遠い側の画素Ｂのゲート・ソース
間容量Ｃｇｓを、入力端子に近い側の画素Ａ、Ｃのゲー
ト・ソース間容量Ｃｇｓよりも、大きくすることによ
り、走査信号ＶＧの波形歪みによる画素電極の電位低下
成分ΔＶの差を小さくすることが出来る。
置でも、入力端子から遠い側の画素Ｂのゲート・ソース
間容量Ｃｇｓを、入力端子に近い側の画素Ａ、Ｃのゲー
ト・ソース間容量Ｃｇｓよりも、大きくすることによ
り、走査信号ＶＧの波形歪みによる画素電極の電位低下
成分ΔＶの差を小さくすることが出来る。
【０１８３】具体的なゲート・ソース間容量Ｃｇｓの調
節方法は、図９、図１０、図１１に示す実施例の通りで
ある。
節方法は、図９、図１０、図１１に示す実施例の通りで
ある。
【０１８４】なお、図２４に示す両側駆動の液晶表示装
置でも、画素電極の電位低下成分ΔＶの差を小さくする
方法は、ゲート・ソース間容量Ｃｇｓを調節するものに
限らず、保持容量Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース
・ドレイン間容量Ｃｄｓ１、あるいは画素電極ドレイン
信号線間容量Ｃｄｓ２を調節するものであってもよい。
置でも、画素電極の電位低下成分ΔＶの差を小さくする
方法は、ゲート・ソース間容量Ｃｇｓを調節するものに
限らず、保持容量Ｃａｄｄ、液晶容量Ｃｐｉｘ、ソース
・ドレイン間容量Ｃｄｓ１、あるいは画素電極ドレイン
信号線間容量Ｃｄｓ２を調節するものであってもよい。
【０１８５】また、本実施例ではゲート電極形成、ゲー
ト絶縁膜形成、半導体層形成、ソース・ドレイン電極形
成の順序で形成する逆スタガ構造の薄膜トランジスタＴ
ＦＴを示した。
ト絶縁膜形成、半導体層形成、ソース・ドレイン電極形
成の順序で形成する逆スタガ構造の薄膜トランジスタＴ
ＦＴを示した。
【０１８６】しかし、本発明は逆スタガ構造の薄膜トラ
ンジスタＴＦＴを用いた液晶表示装置に限定するもので
はなく、半導体層上にゲート絶縁膜を介してゲート電極
を形成する正スタガ構造の薄膜トランジスタＴＦＴを用
いる液晶表示装置に本発明を適用してもよい。
ンジスタＴＦＴを用いた液晶表示装置に限定するもので
はなく、半導体層上にゲート絶縁膜を介してゲート電極
を形成する正スタガ構造の薄膜トランジスタＴＦＴを用
いる液晶表示装置に本発明を適用してもよい。
【０１８７】実施の形態２ また、本発明は、いわゆる縦電界方式の液晶表示装置を
一実施例として説明したものである。しかし、一方の透
明基板の液晶側の面に互いに対向する一対の電極を設
け、これら各電極の間に該透明基板と平行に電界を生じ
させる横電界方式（In Plain Switching 方式）の場合
にも全く事情が同じであることから、この横電界方式の
液晶表示装置にも適用することができる。
一実施例として説明したものである。しかし、一方の透
明基板の液晶側の面に互いに対向する一対の電極を設
け、これら各電極の間に該透明基板と平行に電界を生じ
させる横電界方式（In Plain Switching 方式）の場合
にも全く事情が同じであることから、この横電界方式の
液晶表示装置にも適用することができる。
【０１８８】図２５は本発明を適用した横電界方式のア
クティブ・マトリックス方式カラー液晶表示装置の一画
素とその周辺を示す平面図である。
クティブ・マトリックス方式カラー液晶表示装置の一画
素とその周辺を示す平面図である。
【０１８９】図２６は図２５の３−３切断線における断
面を示す図である。図２５、図２６に示すように、液晶
層ＬＣを基準にして下部透明ガラス基板ＳＵＢ１側には
薄膜トランジスタＴＦＴ、蓄積容量Ｃｓｔｇ、画素電極
ＰＸおよび対向電極ＣＯＭ２が形成され、上部透明ガラ
ス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブ
ラックマトリックスパターンＢＭが形成されている。
面を示す図である。図２５、図２６に示すように、液晶
層ＬＣを基準にして下部透明ガラス基板ＳＵＢ１側には
薄膜トランジスタＴＦＴ、蓄積容量Ｃｓｔｇ、画素電極
ＰＸおよび対向電極ＣＯＭ２が形成され、上部透明ガラ
ス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブ
ラックマトリックスパターンＢＭが形成されている。
【０１９０】また、透明ガラス基板ＳＵＢ１、ＳＵＢ２
のそれぞれの内側（液晶ＬＣ側）の表面には、液晶の初
期配向を制御する配向膜ＯＲＩ１、ＯＲＩ２が設けられ
ており、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれ
の外側の表面には、偏光軸が直交して配置された（クロ
スニコル配置）偏光板が設けられている。
のそれぞれの内側（液晶ＬＣ側）の表面には、液晶の初
期配向を制御する配向膜ＯＲＩ１、ＯＲＩ２が設けられ
ており、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれ
の外側の表面には、偏光軸が直交して配置された（クロ
スニコル配置）偏光板が設けられている。
【０１９１】図２５に示すように、各画素はゲート信号
線（走査信号線または水平信号線）ＧＬと、対向電圧信
号線（共通電極配線）ＣＯＭ１と、隣接する２本のドレ
イン信号線（映像信号線または垂直信号線）ＤＬとの交
差領域内（４本の信号線で囲まれた領域内）に配置され
ている。各画素は薄膜トランジスタＴＦＴ、蓄積容量Ｃ
ｓｔｇ、画素電極ＰＸおよび対向電極ＣＯＭ２を含む。
ゲート信号線ＧＬ、対向電圧信号線ＣＯＭ１は図では左
右方向に延在し、上下方向に複数本配置されている。ド
レイン信号線ＤＬは上下方向に延在し、左右方向に複数
本配置されている。画素電極ＰＸは薄膜トランジスタＴ
ＦＴと接続され、対向電極ＣＯＭ２は対向電圧信号線Ｃ
ＯＭ１と一体になっている。
線（走査信号線または水平信号線）ＧＬと、対向電圧信
号線（共通電極配線）ＣＯＭ１と、隣接する２本のドレ
イン信号線（映像信号線または垂直信号線）ＤＬとの交
差領域内（４本の信号線で囲まれた領域内）に配置され
ている。各画素は薄膜トランジスタＴＦＴ、蓄積容量Ｃ
ｓｔｇ、画素電極ＰＸおよび対向電極ＣＯＭ２を含む。
ゲート信号線ＧＬ、対向電圧信号線ＣＯＭ１は図では左
右方向に延在し、上下方向に複数本配置されている。ド
レイン信号線ＤＬは上下方向に延在し、左右方向に複数
本配置されている。画素電極ＰＸは薄膜トランジスタＴ
ＦＴと接続され、対向電極ＣＯＭ２は対向電圧信号線Ｃ
ＯＭ１と一体になっている。
【０１９２】ドレイン信号線ＤＬに沿って上下に隣接す
る２画素では、図２５のＡ線で折曲げたとき、平面構成
が重なり合う構成となっている。これは、対向電圧信号
線ＣＯＭ１をドレイン信号線ＤＬに沿って上下に隣接す
る２画素で共通化し、対向電圧信号線ＣＯＭ１の電極幅
を拡大することにより、対向電圧信号線ＣＯＭ１の抵抗
を低減するためである。これにより、外部回路から左右
方向の各画素の対向電極ＣＯＭ２へ対向電圧を十分に供
給することが容易になる。
る２画素では、図２５のＡ線で折曲げたとき、平面構成
が重なり合う構成となっている。これは、対向電圧信号
線ＣＯＭ１をドレイン信号線ＤＬに沿って上下に隣接す
る２画素で共通化し、対向電圧信号線ＣＯＭ１の電極幅
を拡大することにより、対向電圧信号線ＣＯＭ１の抵抗
を低減するためである。これにより、外部回路から左右
方向の各画素の対向電極ＣＯＭ２へ対向電圧を十分に供
給することが容易になる。
【０１９３】画素電極ＰＸと対向電極ＣＯＭ２は互いに
対向し、各画素電極ＰＸと対向電極ＣＯＭ２との間の電
界により液晶ＬＣの光学的な状態を制御し、表示を制御
する。画素電極ＰＸと対向電極ＣＯＭ２は櫛歯状に構成
され、それぞれ、図の上下方向に長細い電極となってい
る。
対向し、各画素電極ＰＸと対向電極ＣＯＭ２との間の電
界により液晶ＬＣの光学的な状態を制御し、表示を制御
する。画素電極ＰＸと対向電極ＣＯＭ２は櫛歯状に構成
され、それぞれ、図の上下方向に長細い電極となってい
る。
【０１９４】ゲート信号線ＧＬは終端側の画素のゲート
電極ＧＴに十分に走査電圧が印加するだけの抵抗値を満
足するように電極幅を設定する。また、対向電圧信号線
ＣＯＭ１も終端側の画素の対向電極ＣＯＭ２に十分に対
向電圧が印加できるだけの抵抗値を満足するように電極
幅を設定する。
電極ＧＴに十分に走査電圧が印加するだけの抵抗値を満
足するように電極幅を設定する。また、対向電圧信号線
ＣＯＭ１も終端側の画素の対向電極ＣＯＭ２に十分に対
向電圧が印加できるだけの抵抗値を満足するように電極
幅を設定する。
【０１９５】図２５において、符号Ｉで示す部分が、画
素電極の電位低下成分ΔＶを調節する部分である。符号
Ｉで示す部分は画素電極Ｐｘと一体に形成されており、
ゲート信号線ＧＬと絶縁膜ＧＩを介して重ねることによ
り、ゲート・ソース間容量Ｃｇｓを構成している。
素電極の電位低下成分ΔＶを調節する部分である。符号
Ｉで示す部分は画素電極Ｐｘと一体に形成されており、
ゲート信号線ＧＬと絶縁膜ＧＩを介して重ねることによ
り、ゲート・ソース間容量Ｃｇｓを構成している。
【０１９６】従って図２５に示す実施例では、ゲート・
ソース間容量調節パターンＩとゲート信号線ＧＬの重な
る部分の面積を、入力端子に近い側の画素で小さくし、
入力端子から遠い側の画素で大きくすることにより、画
素電極の電位低下成分ΔＶの画素間の差を少なくしてい
る。
ソース間容量調節パターンＩとゲート信号線ＧＬの重な
る部分の面積を、入力端子に近い側の画素で小さくし、
入力端子から遠い側の画素で大きくすることにより、画
素電極の電位低下成分ΔＶの画素間の差を少なくしてい
る。
【０１９７】横電界方式の液晶表示装置は視角特性が広
い特徴がある。従って表示領域の大きな液晶表示装置
に、横電界方式を採用することにより、視角特性が狭い
ために画面の一部が見えなくなるという従来の問題を解
決することが出来る。
い特徴がある。従って表示領域の大きな液晶表示装置
に、横電界方式を採用することにより、視角特性が狭い
ために画面の一部が見えなくなるという従来の問題を解
決することが出来る。
【０１９８】従って横電界方式の液晶表示装置に本発明
を適用することにより、ゲート信号線ＧＬが長くなった
ことによる駆動波形の歪みの影響を少なく出来るので、
最大級の表示領域を有する液晶表示装置を実現すること
が出来る。
を適用することにより、ゲート信号線ＧＬが長くなった
ことによる駆動波形の歪みの影響を少なく出来るので、
最大級の表示領域を有する液晶表示装置を実現すること
が出来る。
【０１９９】横電界方式の液晶表示装置においても、画
素電極の電位低下成分ΔＶを調節する方法はゲート・ソ
ース間容量Ｃｇｓを調節する方法に限らず、保持容量Ｃ
ａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン間容量Ｃ
ｄｓ１あるいは画素電極ドレイン信号線間容量Ｃｄｓ２
を調節するものであってもよい。
素電極の電位低下成分ΔＶを調節する方法はゲート・ソ
ース間容量Ｃｇｓを調節する方法に限らず、保持容量Ｃ
ａｄｄ、液晶容量Ｃｐｉｘ、ソース・ドレイン間容量Ｃ
ｄｓ１あるいは画素電極ドレイン信号線間容量Ｃｄｓ２
を調節するものであってもよい。
【０２００】実施の形態３ 次に、ゲート・ソース間容量Ｃｇｓを調節する他の実施
例を図２７（ａ）及び図２７（ｂ）に示す。
例を図２７（ａ）及び図２７（ｂ）に示す。
【０２０１】図２７（ａ）及び図２７（ｂ）は図３に示
す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部
分を示した図である。図２７（ａ）及び図２７（ｂ）に
記載の無い部分の構成は図３に示す画素の構成と同じで
ある。
す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部
分を示した図である。図２７（ａ）及び図２７（ｂ）に
記載の無い部分の構成は図３に示す画素の構成と同じで
ある。
【０２０２】図２７（ａ）は入力端子側の画素の薄膜ト
ランジスタＴＦＴ、図２７（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
ランジスタＴＦＴ、図２７（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
【０２０３】本実施例では薄膜トランジスタＴＦＴのチ
ャネル長ｌの方向をゲート信号線ＧＬの延在する方向と
垂直に配置している。
ャネル長ｌの方向をゲート信号線ＧＬの延在する方向と
垂直に配置している。
【０２０４】本実施例では、半導体層ＡＳに設けた調節
パターンＩ１と、ソース電極ＳＤ１に設けた調節パター
ンＩ２の２つの部分で、ゲート・ソース間容量Ｃｇｓを
調節し、画素電極の電位低下成分ΔＶの画素間の差を少
なくしている。従って本実施例では、狭い領域に調節パ
ターンＩ１及び調節パターンＩ２を設けることが出来る
ので、画素の開口率を向上することが出来る。
パターンＩ１と、ソース電極ＳＤ１に設けた調節パター
ンＩ２の２つの部分で、ゲート・ソース間容量Ｃｇｓを
調節し、画素電極の電位低下成分ΔＶの画素間の差を少
なくしている。従って本実施例では、狭い領域に調節パ
ターンＩ１及び調節パターンＩ２を設けることが出来る
ので、画素の開口率を向上することが出来る。
【０２０５】また図２７（ａ）及び図２７（ｂ）に示す
ように、本実施例ではソース電極ＳＤ１に設けた調節パ
ターンＩ２を、薄膜トランジスタＴＦＴのチャネル長ｌ
及びチャネル幅Ｗを規定する部分から離して設けている
ので、ソース電極ＳＤ１に調節パターンＩ２を設けたこ
とにより薄膜トランジスタＴＦＴの駆動能力が変わるこ
ともない。
ように、本実施例ではソース電極ＳＤ１に設けた調節パ
ターンＩ２を、薄膜トランジスタＴＦＴのチャネル長ｌ
及びチャネル幅Ｗを規定する部分から離して設けている
ので、ソース電極ＳＤ１に調節パターンＩ２を設けたこ
とにより薄膜トランジスタＴＦＴの駆動能力が変わるこ
ともない。
【０２０６】実施の形態４ 図２８（ａ）及び図２８（ｂ）はゲート・ソース間容量
Ｃｇｓを調節する別の実施例を示す。
Ｃｇｓを調節する別の実施例を示す。
【０２０７】図２８（ａ）及び図２８（ｂ）も図３に示
す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部
分を示した図である。図２８（ａ）及び図２８（ｂ）に
記載の無い部分の構成は図３に示す画素の構成と同じで
ある。
す画素の平面図の、薄膜トランジスタＴＦＴの近辺の部
分を示した図である。図２８（ａ）及び図２８（ｂ）に
記載の無い部分の構成は図３に示す画素の構成と同じで
ある。
【０２０８】図２８（ａ）は入力端子側の画素の薄膜ト
ランジスタＴＦＴ、図２８（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
ランジスタＴＦＴ、図２８（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
【０２０９】本実施例では薄膜トランジスタＴＦＴのゲ
ート電極ＧＴをゲート信号線ＧＬから分岐して設けてい
る。
ート電極ＧＴをゲート信号線ＧＬから分岐して設けてい
る。
【０２１０】本実施例では、薄膜トランジスタＴＦＴの
ゲート電極ＧＴの、ソース電極ＳＤ１と重なる部分に、
切り欠きパターンＩ３を設けてゲート・ソース間容量Ｃ
ｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の
差を少なくしている。従って本実施例では、遮光性金属
膜からなるゲート電極ＧＴに突起を設ける場合と異な
り、開口率を犠牲にすることがない。
ゲート電極ＧＴの、ソース電極ＳＤ１と重なる部分に、
切り欠きパターンＩ３を設けてゲート・ソース間容量Ｃ
ｇｓを調節し、画素電極の電位低下成分ΔＶの画素間の
差を少なくしている。従って本実施例では、遮光性金属
膜からなるゲート電極ＧＴに突起を設ける場合と異な
り、開口率を犠牲にすることがない。
【０２１１】図２８（ａ）及び図２８（ｂ）に示すゲー
ト電極ＧＴに設けた切り欠きパターンＩ３により、走査
信号の波形歪みによる画素電極の電位低下成分ΔＶの差
を小さくするためには、入力端子に近い画素程切り欠き
パターンＩ３の切り欠き量を多くすればよい。
ト電極ＧＴに設けた切り欠きパターンＩ３により、走査
信号の波形歪みによる画素電極の電位低下成分ΔＶの差
を小さくするためには、入力端子に近い画素程切り欠き
パターンＩ３の切り欠き量を多くすればよい。
【０２１２】また図２８（ａ）及び図２８（ｂ）に示す
本実施例でも、ゲート電極ＧＴに設けた調節パターンＩ
３を、薄膜トランジスタＴＦＴのチャネル長ｌ及びチャ
ネル幅Ｗを規定する部分から離して設けているので、ゲ
ート電極ＧＴに調節パターンＩ３を設けたことにより薄
膜トランジスタＴＦＴの駆動能力が変わることがない。
本実施例でも、ゲート電極ＧＴに設けた調節パターンＩ
３を、薄膜トランジスタＴＦＴのチャネル長ｌ及びチャ
ネル幅Ｗを規定する部分から離して設けているので、ゲ
ート電極ＧＴに調節パターンＩ３を設けたことにより薄
膜トランジスタＴＦＴの駆動能力が変わることがない。
【０２１３】実施の形態５ 次に、画素の開口率を高くした液晶表示装置に、走査信
号の波形歪みによる画素電極の電位低下成分ΔＶの差を
小さくする対策を施した実施例を説明する。
号の波形歪みによる画素電極の電位低下成分ΔＶの差を
小さくする対策を施した実施例を説明する。
【０２１４】《画素領域の構成》図２９（ａ）は、本実
施例の、図２の点線枠Ａに対応する画素領域の具体的な
構成を示す平面図である。
施例の、図２の点線枠Ａに対応する画素領域の具体的な
構成を示す平面図である。
【０２１５】なお、図２９（ａ）のIV−IV線における断
面図を図３０に、V−V線における断面図を図３１に、VI
−VI線における断面図を図３２に示している。
面図を図３０に、V−V線における断面図を図３１に、VI
−VI線における断面図を図３２に示している。
【０２１６】液晶表示パネルは図３０に示すように、液
晶ＬＣを基準に第１の透明基板ＳＵＢ１側には薄膜トラ
ンジスタＴＦＴおよび画素電極ＩＴＯ１が形成され、第
２の透明基板ＳＵＢ２側にはカラーフィルタＦＩＬ、ブ
ラックマトリックスパターン（第１の遮光膜）ＢＭ１が
形成されている。
晶ＬＣを基準に第１の透明基板ＳＵＢ１側には薄膜トラ
ンジスタＴＦＴおよび画素電極ＩＴＯ１が形成され、第
２の透明基板ＳＵＢ２側にはカラーフィルタＦＩＬ、ブ
ラックマトリックスパターン（第１の遮光膜）ＢＭ１が
形成されている。
【０２１７】図３０において、ＰＯＬ１は第１の透明基
板ＳＵＢ１に設けられる第１偏光板、ＰＯＬ２は第２の
透明基板ＳＵＢ２に設けられる第２偏光板である。
板ＳＵＢ１に設けられる第１偏光板、ＰＯＬ２は第２の
透明基板ＳＵＢ２に設けられる第２偏光板である。
【０２１８】まず、ガラス等から成る第１の透明基板Ｓ
ＵＢ１の液晶側の面に、そのｘ方向に延在しｙ方向に並
設されるゲート信号線ＧＬが形成されている。
ＵＢ１の液晶側の面に、そのｘ方向に延在しｙ方向に並
設されるゲート信号線ＧＬが形成されている。
【０２１９】このゲート信号線ＧＬは、クロム、モリブ
デン、クロムとモリブデンの合金、アルミニウム、タン
タルあるいはチタン等からなる導電層ｇ１で構成されて
いる。またゲート信号線ＧＬの配線抵抗を下げるため
に、上述した導電膜の積層膜を用いてゲート信号線ＧＬ
を構成してもよい。またゲート信号線ＧＬにアルミニウ
ムを用いる場合は、ヒロックやホイスカ等の突起を無く
すために、タンタル、チタンあるいはニオブ等の金属を
少量添加した合金を用いてもよい。
デン、クロムとモリブデンの合金、アルミニウム、タン
タルあるいはチタン等からなる導電層ｇ１で構成されて
いる。またゲート信号線ＧＬの配線抵抗を下げるため
に、上述した導電膜の積層膜を用いてゲート信号線ＧＬ
を構成してもよい。またゲート信号線ＧＬにアルミニウ
ムを用いる場合は、ヒロックやホイスカ等の突起を無く
すために、タンタル、チタンあるいはニオブ等の金属を
少量添加した合金を用いてもよい。
【０２２０】そして、このゲート信号線ＧＬと後述する
ドレイン信号線ＤＬとで囲まれる画素領域の大部分に
は、透明導電膜（たとえばIndium-Tin-Oxide）からなる
画素電極ＩＴＯ１が形成されている。
ドレイン信号線ＤＬとで囲まれる画素領域の大部分に
は、透明導電膜（たとえばIndium-Tin-Oxide）からなる
画素電極ＩＴＯ１が形成されている。
【０２２１】画素領域の図面左下側のゲート信号線ＧＬ
上の一部は薄膜トランジスタＴＦＴの形成領域となって
いる。薄膜トランジスタＴＦＴは、たとえばＳｉＮから
なるゲート絶縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体
層ＡＳ、不純物を含んだ非晶質Ｓｉからなる半導体層ｄ
０、ドレイン電極ＳＤ２およびソース電極ＳＤ１が順次
積層されて形成されている。
上の一部は薄膜トランジスタＴＦＴの形成領域となって
いる。薄膜トランジスタＴＦＴは、たとえばＳｉＮから
なるゲート絶縁膜ＧＩ、ｉ型非晶質Ｓｉからなる半導体
層ＡＳ、不純物を含んだ非晶質Ｓｉからなる半導体層ｄ
０、ドレイン電極ＳＤ２およびソース電極ＳＤ１が順次
積層されて形成されている。
【０２２２】そして、ドレイン電極ＳＤ２およびソース
電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるよ
うになっている。
電極ＳＤ１はドレイン信号線ＤＬと同時に形成されるよ
うになっている。
【０２２３】ドレイン信号線ＤＬは、図３１に示すよう
に絶縁膜ＧＩ、半導体層ＡＳ及び不純物を含んだ非晶質
Ｓｉからなる半導体層ｄ０上に形成され、クロム、モリ
ブデン、クロムとモリブデンの合金、アルミニウム、タ
ンタルあるいはチタン等の導電膜の単層あるいは積層体
によって形成されている。ドレイン信号線ＤＬの形成領
域に半導体層ＡＳ及び不純物を含んだ半導体層ｄ０を形
成しているのは、たとえばドレイン信号線ＤＬが半導体
層ＡＳ及び不純物を含んだ半導体層ｄ０の段差による断
線を防止するためである。
に絶縁膜ＧＩ、半導体層ＡＳ及び不純物を含んだ非晶質
Ｓｉからなる半導体層ｄ０上に形成され、クロム、モリ
ブデン、クロムとモリブデンの合金、アルミニウム、タ
ンタルあるいはチタン等の導電膜の単層あるいは積層体
によって形成されている。ドレイン信号線ＤＬの形成領
域に半導体層ＡＳ及び不純物を含んだ半導体層ｄ０を形
成しているのは、たとえばドレイン信号線ＤＬが半導体
層ＡＳ及び不純物を含んだ半導体層ｄ０の段差による断
線を防止するためである。
【０２２４】薄膜トランジスタＴＦＴのドレイン電極Ｓ
Ｄ２はドレイン信号線ＤＬと一体に形成され、またソー
ス電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長
ｌの分だけ離間されて形成されている。
Ｄ２はドレイン信号線ＤＬと一体に形成され、またソー
ス電極ＳＤ１はドレイン電極ＳＤ２と所定のチャネル長
ｌの分だけ離間されて形成されている。
【０２２５】ソース電極ＳＤ１及びドレイン電極ＳＤ２
の上には絶縁膜からなる保護膜ＰＳＶ１が設けられてい
る。保護膜ＰＳＶ１は、液晶の薄膜トランジスタＴＦＴ
への直接の接触による特性劣化を回避するようになって
いる。保護膜ＰＳＶ１は窒化シリコン膜あるいはポリイ
ミド等の有機樹脂膜のように耐湿性の良い膜から成る。
保護膜ＰＳＶ１の上には画素電極ＩＴＯ１が形成されて
いる。
の上には絶縁膜からなる保護膜ＰＳＶ１が設けられてい
る。保護膜ＰＳＶ１は、液晶の薄膜トランジスタＴＦＴ
への直接の接触による特性劣化を回避するようになって
いる。保護膜ＰＳＶ１は窒化シリコン膜あるいはポリイ
ミド等の有機樹脂膜のように耐湿性の良い膜から成る。
保護膜ＰＳＶ１の上には画素電極ＩＴＯ１が形成されて
いる。
【０２２６】ソース電極ＳＤ１上の保護膜ＰＳＶ１に
は、ソース電極ＳＤ１と画素電極ＩＴＯ１を電気的に接
続するためのスルーホールＣＯＮＴが設けられている。
は、ソース電極ＳＤ１と画素電極ＩＴＯ１を電気的に接
続するためのスルーホールＣＯＮＴが設けられている。
【０２２７】また、保持容量素子Ｃａｄｄは、図３２に
示すように、ゲート信号線（薄膜トランジスタＴＦＴを
駆動するゲート信号線と隣接する他のゲート信号線）Ｇ
Ｌを一方の電極、画素電極ＩＴＯ１と同時に形成される
導電層を他方の電極とし、それらの間に介在される絶縁
膜ＧＩ、保護膜ＰＳＶ１を誘電体膜として構成されてい
る。
示すように、ゲート信号線（薄膜トランジスタＴＦＴを
駆動するゲート信号線と隣接する他のゲート信号線）Ｇ
Ｌを一方の電極、画素電極ＩＴＯ１と同時に形成される
導電層を他方の電極とし、それらの間に介在される絶縁
膜ＧＩ、保護膜ＰＳＶ１を誘電体膜として構成されてい
る。
【０２２８】絶縁膜ＧＩ、保護膜ＰＳＶ１は、薄膜トラ
ンジスタＴＦＴにおけるそれらの形成と同時に形成され
るようになっており、また、他方の電極である導電層は
前記画素電極ＩＴＯ１と同時に形成されている。
ンジスタＴＦＴにおけるそれらの形成と同時に形成され
るようになっており、また、他方の電極である導電層は
前記画素電極ＩＴＯ１と同時に形成されている。
【０２２９】また、画素電極ＩＴＯ１の表面の全域には
液晶の配向を規制するための配向膜ＯＲＩ１が形成され
ている。
液晶の配向を規制するための配向膜ＯＲＩ１が形成され
ている。
【０２３０】本実施例では、画素電極ＩＴＯ１とゲート
信号線ＧＬ及びドレイン信号線ＤＬの間には絶縁膜であ
る保護膜ＰＳＶ１が存在するので、画素電極ＩＴＯ１と
ゲート信号線ＧＬあるいは画素電極ＩＴＯ１とドレイン
信号線ＤＬが平面的に重なったとしても短絡することが
ない。従って本実施例では画素電極ＩＴＯ１を大きく形
成することが出来るので、画素の開口が大きくなる、液
晶容量Ｃｐｉｘが増えるので保持容量Ｃａｄｄを小さく
することが出来る等の特徴を有する。
信号線ＧＬ及びドレイン信号線ＤＬの間には絶縁膜であ
る保護膜ＰＳＶ１が存在するので、画素電極ＩＴＯ１と
ゲート信号線ＧＬあるいは画素電極ＩＴＯ１とドレイン
信号線ＤＬが平面的に重なったとしても短絡することが
ない。従って本実施例では画素電極ＩＴＯ１を大きく形
成することが出来るので、画素の開口が大きくなる、液
晶容量Ｃｐｉｘが増えるので保持容量Ｃａｄｄを小さく
することが出来る等の特徴を有する。
【０２３１】ガラス等から成る第２の透明基板ＳＵＢ２
の内側（液晶ＬＣ側）の表面には、第１遮光膜ＢＭ１、
カラーフィルタＦＩＬ、共通透明電極ＣＯＭ及び上部配
向膜ＯＲＩ２が順次積層して設けられている。
の内側（液晶ＬＣ側）の表面には、第１遮光膜ＢＭ１、
カラーフィルタＦＩＬ、共通透明電極ＣＯＭ及び上部配
向膜ＯＲＩ２が順次積層して設けられている。
【０２３２】第１遮光膜ＢＭ１は、クロム、アルミニウ
ム等の遮光性金属膜や、アクリル等の樹脂膜に染料、顔
料あるいはカーボンなどを添加した遮光性の有機膜から
なる。共通透明電極ＣＯＭはＩＴＯ（Indium-Tin-Oxid
e）等の透明導電膜からなる。
ム等の遮光性金属膜や、アクリル等の樹脂膜に染料、顔
料あるいはカーボンなどを添加した遮光性の有機膜から
なる。共通透明電極ＣＯＭはＩＴＯ（Indium-Tin-Oxid
e）等の透明導電膜からなる。
【０２３３】カラーフィルタＦＩＬはアクリル等の有機
樹脂膜からなる基材に、染料あるいは顔料を添加したも
のからなる。
樹脂膜からなる基材に、染料あるいは顔料を添加したも
のからなる。
【０２３４】またカラーフィルタＦＩＬの染料や顔料が
液晶ＬＣを汚染するのを防止するために、カラーフィル
タＦＩＬと共通透明電極ＣＯＭの間に、アクリル等の有
機樹脂膜からなるカラーフィルタ保護膜を設けてもよ
い。
液晶ＬＣを汚染するのを防止するために、カラーフィル
タＦＩＬと共通透明電極ＣＯＭの間に、アクリル等の有
機樹脂膜からなるカラーフィルタ保護膜を設けてもよ
い。
【０２３５】《第２遮光膜ＢＭ２》本実施例では、図２
９（ａ）、図３１に示すように、ドレイン信号線ＤＬが
形成される第１の透明基板ＳＵＢ１上に、遮光性の金属
膜からなる、第２遮光膜ＢＭ２が設けられている。第２
遮光膜ＢＭ２はゲート信号線ＧＬを構成する導電膜ｇ１
と同じ材料で、ゲート信号線ＧＬと同層に形成される。
９（ａ）、図３１に示すように、ドレイン信号線ＤＬが
形成される第１の透明基板ＳＵＢ１上に、遮光性の金属
膜からなる、第２遮光膜ＢＭ２が設けられている。第２
遮光膜ＢＭ２はゲート信号線ＧＬを構成する導電膜ｇ１
と同じ材料で、ゲート信号線ＧＬと同層に形成される。
【０２３６】この第２遮光膜ＢＭ２は平面構造上は図２
９（ａ）に示すようにドレイン信号線ＤＬに沿って画素
電極ＩＴＯ１とオーバラップし、しかも、ドレイン信号
線ＤＬとは重ならないように形成されている。一方、断
面構造的には図３１に示すように、第２遮光膜ＳＵＢ２
はドレイン信号線ＤＬとゲート絶縁膜ＧＩによって絶縁
分離されている。このため、第２遮光膜ＢＭ２とドレイ
ン信号線ＤＬが短絡する可能性は小さい。また、画素電
極ＩＴＯ１と第２遮光膜ＢＭ２はゲート絶縁膜ＧＩ及び
保護膜ＰＳＶ１で絶縁分離されている。
９（ａ）に示すようにドレイン信号線ＤＬに沿って画素
電極ＩＴＯ１とオーバラップし、しかも、ドレイン信号
線ＤＬとは重ならないように形成されている。一方、断
面構造的には図３１に示すように、第２遮光膜ＳＵＢ２
はドレイン信号線ＤＬとゲート絶縁膜ＧＩによって絶縁
分離されている。このため、第２遮光膜ＢＭ２とドレイ
ン信号線ＤＬが短絡する可能性は小さい。また、画素電
極ＩＴＯ１と第２遮光膜ＢＭ２はゲート絶縁膜ＧＩ及び
保護膜ＰＳＶ１で絶縁分離されている。
【０２３７】第２遮光膜ＢＭ２は、１画素の画素に対す
る画素電極の透過部の面積、すなわち開口率を向上さ
せ、表示パネルの明るさを向上させる機能を有する。図
２８に示した表示パネルにおいて、バックライトＢＬは
第１の透明基板ＳＵＢ１の一方の側に設定される。バッ
クライトＢＬは第２の透明基板ＳＵＢ２側に設けても良
いが、以下では、便宜上バックライトが第１の透明基板
ＳＵＢ１側から照射され、第２の透明基板ＳＵＢ２側か
ら観察する場合を例に示す。照射光は第１の透明基板Ｓ
ＵＢ１を透過し、第１の透明基板ＳＵＢ１上の遮光性の
膜（ゲート信号線ＧＬ、ドレイン信号線ＤＬ及び第２遮
光膜ＢＭ２）が形成されていない部分から液晶ＬＣに入
る。この光は第２の透明基板ＳＵＢ２に形成された共通
電極ＣＯＭと第１の透明基板ＳＵＢ１に形成された画素
電極ＩＴＯ１間に印加された電圧で制御される。
る画素電極の透過部の面積、すなわち開口率を向上さ
せ、表示パネルの明るさを向上させる機能を有する。図
２８に示した表示パネルにおいて、バックライトＢＬは
第１の透明基板ＳＵＢ１の一方の側に設定される。バッ
クライトＢＬは第２の透明基板ＳＵＢ２側に設けても良
いが、以下では、便宜上バックライトが第１の透明基板
ＳＵＢ１側から照射され、第２の透明基板ＳＵＢ２側か
ら観察する場合を例に示す。照射光は第１の透明基板Ｓ
ＵＢ１を透過し、第１の透明基板ＳＵＢ１上の遮光性の
膜（ゲート信号線ＧＬ、ドレイン信号線ＤＬ及び第２遮
光膜ＢＭ２）が形成されていない部分から液晶ＬＣに入
る。この光は第２の透明基板ＳＵＢ２に形成された共通
電極ＣＯＭと第１の透明基板ＳＵＢ１に形成された画素
電極ＩＴＯ１間に印加された電圧で制御される。
【０２３８】表示パネルが、画素電極ＩＴＯ１に電圧を
加えると光の透過率が低下する、ノーマリホワイトモー
ドでは、本実施例のように第２遮光膜ＢＭ２が形成され
ていない場合、第２の透明基板ＳＵＢ２に設けた第１遮
光膜ＢＭ１で画素電極ＩＴＯ１の周囲を広く覆う必要が
あり、さもないと、ドレイン信号線ＤＬあるいはゲート
信号線ＧＬと画素電極ＩＴＯ１の隙間から電圧で制御出
来ない光が漏れ、表示のコントラストが低下する。ま
た、第２の透明基板ＳＵＢ２と第１の透明基板ＳＵＢ１
は液晶を挟んで張り合わせてあり、合わせマージンを大
きくとる必要があり、第１の透明基板ＳＵＢ１に第２遮
光膜ＢＭ２を設ける本実施例に比べて開口率が小さくな
る。
加えると光の透過率が低下する、ノーマリホワイトモー
ドでは、本実施例のように第２遮光膜ＢＭ２が形成され
ていない場合、第２の透明基板ＳＵＢ２に設けた第１遮
光膜ＢＭ１で画素電極ＩＴＯ１の周囲を広く覆う必要が
あり、さもないと、ドレイン信号線ＤＬあるいはゲート
信号線ＧＬと画素電極ＩＴＯ１の隙間から電圧で制御出
来ない光が漏れ、表示のコントラストが低下する。ま
た、第２の透明基板ＳＵＢ２と第１の透明基板ＳＵＢ１
は液晶を挟んで張り合わせてあり、合わせマージンを大
きくとる必要があり、第１の透明基板ＳＵＢ１に第２遮
光膜ＢＭ２を設ける本実施例に比べて開口率が小さくな
る。
【０２３９】また、本実施例では、第２遮光膜ＳＵＢ２
には、ゲート信号線ＧＬと同じ遮光性の金属膜ｇ１を使
用したが、光を遮断出来るものであればよく、アクリル
等の樹脂膜に染料、顔料あるいはカーボン等を含有させ
て遮光膜にした、絶縁性の遮光膜であってもよい。
には、ゲート信号線ＧＬと同じ遮光性の金属膜ｇ１を使
用したが、光を遮断出来るものであればよく、アクリル
等の樹脂膜に染料、顔料あるいはカーボン等を含有させ
て遮光膜にした、絶縁性の遮光膜であってもよい。
【０２４０】《画素電極の電位低下成分ΔＶを均一にす
る方法》図２９（ａ）は入力端子側の画素の平面構造、
図２９（ｂ）は入力端子から遠い側（例えば終端側）の
画素の平面構造の一部を示す。
る方法》図２９（ａ）は入力端子側の画素の平面構造、
図２９（ｂ）は入力端子から遠い側（例えば終端側）の
画素の平面構造の一部を示す。
【０２４１】本実施例も薄膜トランジスタＴＦＴのチャ
ネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂
直に配置している。
ネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂
直に配置している。
【０２４２】本実施例では、画素電極ＩＴＯ１に、画素
電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部分
１を設けて、ゲート・ソース間容量Ｃｇｓを調節し、画
素電極の電位低下成分ΔＶの画素間の差を少なくしてい
る。
電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部分
１を設けて、ゲート・ソース間容量Ｃｇｓを調節し、画
素電極の電位低下成分ΔＶの画素間の差を少なくしてい
る。
【０２４３】図２９（ａ）に示す画素電極ＩＴＯ１に設
けた調節パターンＩ４で、走査信号の波形歪みによる画
素電極の電位低下成分ΔＶの差を小さくするためには、
入力端子から遠い画素になる程調節パターンＩ４とゲー
ト信号線ＧＬの重なる面積を、入力端子に近い側の画素
よりも所定量ｄだけ多くすればよい。
けた調節パターンＩ４で、走査信号の波形歪みによる画
素電極の電位低下成分ΔＶの差を小さくするためには、
入力端子から遠い画素になる程調節パターンＩ４とゲー
ト信号線ＧＬの重なる面積を、入力端子に近い側の画素
よりも所定量ｄだけ多くすればよい。
【０２４４】本実施例では、ゲート・ソース間容量Ｃｇ
ｓを画素毎に調節するため、画素電極ＩＴＯ１を、該画
素電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部
分まで延在して設けているので、遮光性の金属から成る
ゲート信号線ＧＬが画素電極の縁を覆う第１遮光膜ＢＭ
１と同じ機能を果たす。従って画素電極ＩＴＯ１とゲー
ト信号線ＧＬとの重なる部分１を覆う第１遮光膜ＢＭ１
を、矢印に示すゲート信号線ＧＬの方向に、後退させる
ことが出来、画素の開口を拡大することが出来る。
ｓを画素毎に調節するため、画素電極ＩＴＯ１を、該画
素電極ＩＴＯ１を選択するゲート信号線ＧＬと重なる部
分まで延在して設けているので、遮光性の金属から成る
ゲート信号線ＧＬが画素電極の縁を覆う第１遮光膜ＢＭ
１と同じ機能を果たす。従って画素電極ＩＴＯ１とゲー
ト信号線ＧＬとの重なる部分１を覆う第１遮光膜ＢＭ１
を、矢印に示すゲート信号線ＧＬの方向に、後退させる
ことが出来、画素の開口を拡大することが出来る。
【０２４５】また本実施例では、画素電極ＩＴＯ１と隣
接する画素のゲート信号線ＧＬとの重なる部分に設ける
保持容量Ｃａｄｄの部分も、隣接する画素のゲート信号
線ＧＬが遮光性の金属からなるので第１遮光膜ＢＭ１と
同じ機能を果たす。従って第１遮光膜ＢＭ１をゲート信
号線ＧＬが露出する位置まで後退させることが出来、画
素の開口が向上する。
接する画素のゲート信号線ＧＬとの重なる部分に設ける
保持容量Ｃａｄｄの部分も、隣接する画素のゲート信号
線ＧＬが遮光性の金属からなるので第１遮光膜ＢＭ１と
同じ機能を果たす。従って第１遮光膜ＢＭ１をゲート信
号線ＧＬが露出する位置まで後退させることが出来、画
素の開口が向上する。
【０２４６】また本実施例では、ゲート・ソース間容量
Ｃｇｓの誘電体に保護膜ＰＳＶ１と絶縁膜ＧＩを用いて
いる。保護膜ＰＳＶ１と絶縁膜ＧＩの同じ場所にピンホ
ールが存在する可能性は極めて少ないので、ゲート・ソ
ース間容量Ｃｇｓを調節する部分Ｉ４で、画素電極ＩＴ
Ｏ１とゲート信号線ＧＬが短絡する問題もない。
Ｃｇｓの誘電体に保護膜ＰＳＶ１と絶縁膜ＧＩを用いて
いる。保護膜ＰＳＶ１と絶縁膜ＧＩの同じ場所にピンホ
ールが存在する可能性は極めて少ないので、ゲート・ソ
ース間容量Ｃｇｓを調節する部分Ｉ４で、画素電極ＩＴ
Ｏ１とゲート信号線ＧＬが短絡する問題もない。
【０２４７】実施の形態６ 次に、ゲート・ソース間容量Ｃｇｓを調節する他の実施
例を図３３（ａ）及び図３３（ｂ）に示す。
例を図３３（ａ）及び図３３（ｂ）に示す。
【０２４８】図３３（ａ）及び図３３（ｂ）は図２９
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３３（ａ）及び図３
３（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３３（ａ）及び図３
３（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
【０２４９】図３３（ａ）は入力端子側の画素の薄膜ト
ランジスタＴＦＴ、図３３（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
ランジスタＴＦＴ、図３３（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
【０２５０】本実施例では薄膜トランジスタＴＦＴのチ
ャネル長ｌの方向をゲート信号線ＧＬの延在する方向と
垂直に配置している。
ャネル長ｌの方向をゲート信号線ＧＬの延在する方向と
垂直に配置している。
【０２５１】本実施例では、ソース電極ＳＤ１と重なる
部分の、ゲート信号線ＧＬに設けた調節パターンＩ５
で、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の
電位低下成分ΔＶの画素間の差を少なくしている。
部分の、ゲート信号線ＧＬに設けた調節パターンＩ５
で、ゲート・ソース間容量Ｃｇｓを調節し、画素電極の
電位低下成分ΔＶの画素間の差を少なくしている。
【０２５２】図３３（ａ）及び図３３（ｂ）に示すゲー
ト信号線ＧＬに設けた調節パターンＩ５で、走査信号の
波形歪みによる画素電極の電位低下成分ΔＶの差を小さ
くするためには、入力端子から遠い画素になる程調節パ
ターンＩ５とソース電極ＳＤ１の重なる面積を多くすれ
ばよい。
ト信号線ＧＬに設けた調節パターンＩ５で、走査信号の
波形歪みによる画素電極の電位低下成分ΔＶの差を小さ
くするためには、入力端子から遠い画素になる程調節パ
ターンＩ５とソース電極ＳＤ１の重なる面積を多くすれ
ばよい。
【０２５３】実施の形態７ 図３４（ａ）及び図３４（ｂ）は、ゲート・ソース間容
量Ｃｇｓを調節する他の実施例を示す。
量Ｃｇｓを調節する他の実施例を示す。
【０２５４】図３４（ａ）及び図３４（ｂ）も図２９
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３４（ａ）及び図３
４（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３４（ａ）及び図３
４（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
【０２５５】図３４（ａ）は入力端子側の画素の薄膜ト
ランジスタＴＦＴ、図３４（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
ランジスタＴＦＴ、図３４（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
【０２５６】本実施例も薄膜トランジスタＴＦＴのチャ
ネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂
直に配置している。
ネル長ｌの方向をゲート信号線ＧＬの延在する方向と垂
直に配置している。
【０２５７】本実施例では、ゲート信号線ＧＬに、画素
電極ＩＴＯ１と重なる、調節パターンＩ６設けて、ゲー
ト・ソース間容量Ｃｇｓを調節し、画素電極の電位低下
成分ΔＶの画素間の差を少なくしている。
電極ＩＴＯ１と重なる、調節パターンＩ６設けて、ゲー
ト・ソース間容量Ｃｇｓを調節し、画素電極の電位低下
成分ΔＶの画素間の差を少なくしている。
【０２５８】図３４（ａ）及び図３４（ｂ）に示すゲー
ト信号線ＧＬに設けた調節パターンＩ６で、走査信号の
波形歪みによる画素電極の電位低下成分ΔＶの差を小さ
くするためには、入力端子から遠い画素の程調節パター
ンＩ６と画素電極ＩＴＯ１の重なる面積を、入力端子に
近い側の画素よりも多くすればよい。
ト信号線ＧＬに設けた調節パターンＩ６で、走査信号の
波形歪みによる画素電極の電位低下成分ΔＶの差を小さ
くするためには、入力端子から遠い画素の程調節パター
ンＩ６と画素電極ＩＴＯ１の重なる面積を、入力端子に
近い側の画素よりも多くすればよい。
【０２５９】実施の形態８ 図３５（ａ）及び図３５（ｂ）はゲート・ソース間容量
Ｃｇｓを調節する別の実施例を示す。
Ｃｇｓを調節する別の実施例を示す。
【０２６０】図３５（ａ）及び図３５（ｂ）も図２９
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３５（ａ）及び図３
５（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
（ａ）に示す画素の平面図の、薄膜トランジスタＴＦＴ
の近辺の部分を示した図である。図３５（ａ）及び図３
５（ｂ）に記載の無い部分の構成は図２９（ａ）に示す
画素の構成と同じである。
【０２６１】図３５（ａ）は入力端子側の画素の薄膜ト
ランジスタＴＦＴ、図３５（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
ランジスタＴＦＴ、図３５（ｂ）は入力端子から遠い側
の薄膜トランジスタＴＦＴの構成を示す。
【０２６２】本実施例では薄膜トランジスタＴＦＴのゲ
ート電極ＧＴをゲート信号線ＧＬから分岐して設けてい
る。
ート電極ＧＴをゲート信号線ＧＬから分岐して設けてい
る。
【０２６３】本実施例では、薄膜トランジスタＴＦＴの
ソース電極ＳＤ１の、ゲート電極ＧＴと重なる２個所の
部分に、調節パターンＩ７及びＩ７’を設けてゲート・
ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分
ΔＶの画素間の差を少なくしている。
ソース電極ＳＤ１の、ゲート電極ＧＴと重なる２個所の
部分に、調節パターンＩ７及びＩ７’を設けてゲート・
ソース間容量Ｃｇｓを調節し、画素電極の電位低下成分
ΔＶの画素間の差を少なくしている。
【０２６４】図３５（ａ）及び図３５（ｂ）に示すソー
ス電極ＳＤ１に設けた調節パターンＩ７及びＩ７’によ
り、走査信号の波形歪みによる画素電極の電位低下成分
ΔＶの差を小さくするためには、入力端子から遠い画素
になる程調節パターンＩ７とＩ７’のトータルの面積を
多くすればよい。
ス電極ＳＤ１に設けた調節パターンＩ７及びＩ７’によ
り、走査信号の波形歪みによる画素電極の電位低下成分
ΔＶの差を小さくするためには、入力端子から遠い画素
になる程調節パターンＩ７とＩ７’のトータルの面積を
多くすればよい。
【０２６５】また図３５（ａ）及び図３５（ｂ）に示す
本実施例では、半導体層ＡＳの幅をソース電極ＳＤ１の
幅よりも小さくして、半導体層ＡＳの幅により薄膜トラ
ンジスタＴＦＴのチャネル幅Ｗを規定している。そし
て、ゲート・ソース間容量Ｃｇｓを調節するパターンＩ
７及びＩ７’は半導体層ＡＳと重ならない部分に設けて
いるので、ソース電極ＳＤ１に調節パターンＩ７、Ｉ
７’を設けたことにより薄膜トランジスタＴＦＴの駆動
能力が変わることがない。
本実施例では、半導体層ＡＳの幅をソース電極ＳＤ１の
幅よりも小さくして、半導体層ＡＳの幅により薄膜トラ
ンジスタＴＦＴのチャネル幅Ｗを規定している。そし
て、ゲート・ソース間容量Ｃｇｓを調節するパターンＩ
７及びＩ７’は半導体層ＡＳと重ならない部分に設けて
いるので、ソース電極ＳＤ１に調節パターンＩ７、Ｉ
７’を設けたことにより薄膜トランジスタＴＦＴの駆動
能力が変わることがない。
【０２６６】また図３５（ａ）、図３５（ｂ）に示す実
施例では、ゲート電極ＧＴにより半導体層ＡＳを遮光
し、薄膜トランジスタＴＦＴの誤動作を防止するため
に、半導体層ＡＳを、平面的に、ゲート電極ＧＴの存在
する領域内のみに設けている。従って半導体層ＡＳをゲ
ート電極ＧＴにより完全に遮光する場合は、ソース電極
ＳＤ１とゲート電極ＧＴの間には半導体層ＡＳが無い部
分が有り、ゲート・ソース間容量Ｃｇｓが大きくなるデ
メリットを有する。しかし、本実施例では、ゲート・ソ
ース間容量Ｃｇｓを調節して、画素電極の電位低下成分
ΔＶの差を少なくしているので、半導体層ＡＳをゲート
電極ＧＴにより完全に遮光したことによるゲート・ソー
ス間容量Ｃｇｓが大きくなるデメリットを少なくするこ
とが出来る。
施例では、ゲート電極ＧＴにより半導体層ＡＳを遮光
し、薄膜トランジスタＴＦＴの誤動作を防止するため
に、半導体層ＡＳを、平面的に、ゲート電極ＧＴの存在
する領域内のみに設けている。従って半導体層ＡＳをゲ
ート電極ＧＴにより完全に遮光する場合は、ソース電極
ＳＤ１とゲート電極ＧＴの間には半導体層ＡＳが無い部
分が有り、ゲート・ソース間容量Ｃｇｓが大きくなるデ
メリットを有する。しかし、本実施例では、ゲート・ソ
ース間容量Ｃｇｓを調節して、画素電極の電位低下成分
ΔＶの差を少なくしているので、半導体層ＡＳをゲート
電極ＧＴにより完全に遮光したことによるゲート・ソー
ス間容量Ｃｇｓが大きくなるデメリットを少なくするこ
とが出来る。
【０２６７】実施の形態９ 図３６（ａ）及び図３６（ｂ）は、保持容量Ｃａｄｄを
調節する他の実施例を示す。
調節する他の実施例を示す。
【０２６８】図３６（ａ）及び図３６（ｂ）は、本実施
例の画素の平面構造を示す図である。
例の画素の平面構造を示す図である。
【０２６９】図３６（ａ）及び図３６（ｂ）も図２９
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
【０２７０】図３６（ａ）は入力端子側の画素、図３６
（ｂ）は入力端子から遠い側の画素の構成を示す。
（ｂ）は入力端子から遠い側の画素の構成を示す。
【０２７１】本実施例では、画素電極ＩＴＯ１と隣接す
る画素のゲート信号線ＧＬが重なる部分の面積を変え
て、保持容量Ｃａｄｄを調節し、画素電極の電位低下成
分ΔＶの画素間の差を少なくしている。
る画素のゲート信号線ＧＬが重なる部分の面積を変え
て、保持容量Ｃａｄｄを調節し、画素電極の電位低下成
分ΔＶの画素間の差を少なくしている。
【０２７２】図３６（ａ）及び図３６（ｂ）に示す保持
容量Ｃａｄｄを調節し、走査信号の波形歪みによる画素
電極の電位低下成分ΔＶの差を小さくするためには、入
力端子に近い側の画素よりも、入力端子から遠い画素の
ゲート信号線ＧＬと画素電極ＩＴＯ１の重なる面積を、
ｄに示す所定の量だけ減らして、保持容量Ｃａｄｄを小
さくすればよい。
容量Ｃａｄｄを調節し、走査信号の波形歪みによる画素
電極の電位低下成分ΔＶの差を小さくするためには、入
力端子に近い側の画素よりも、入力端子から遠い画素の
ゲート信号線ＧＬと画素電極ＩＴＯ１の重なる面積を、
ｄに示す所定の量だけ減らして、保持容量Ｃａｄｄを小
さくすればよい。
【０２７３】実施の形態１０ 図３７（ａ）及び図３７（ｂ）は、液晶容量Ｃｐｉｘを
調節する他の実施例を示す。
調節する他の実施例を示す。
【０２７４】図３７（ａ）及び図３７（ｂ）は、本実施
例の画素の平面構造を示す図である。
例の画素の平面構造を示す図である。
【０２７５】図３７（ａ）及び図３７（ｂ）も図２９
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
【０２７６】図３７（ａ）は入力端子側の画素、図３７
（ｂ）は入力端子から遠い側の画素の構成を示す。
（ｂ）は入力端子から遠い側の画素の構成を示す。
【０２７７】本実施例では、画素電極ＩＴＯ１の面積を
変えて、共通電極ＣＯＭとの重なる面積を変て、液晶容
量Ｃｐｉｘを調節し、画素電極の電位低下成分ΔＶの画
素間の差を少なくしている。
変えて、共通電極ＣＯＭとの重なる面積を変て、液晶容
量Ｃｐｉｘを調節し、画素電極の電位低下成分ΔＶの画
素間の差を少なくしている。
【０２７８】図３７（ａ）及び図３７（ｂ）に示す画素
電極ＩＴＯ１の面積を変えて、走査信号の波形歪みによ
る画素電極の電位低下成分ΔＶの差を小さくするために
は、入力端子に近い側の画素よりも、入力端子から遠い
画素電極の面積を、ｄに示す所定の量だけ減らして、液
晶容量Ｃｐｉｘを小さくすればよい。
電極ＩＴＯ１の面積を変えて、走査信号の波形歪みによ
る画素電極の電位低下成分ΔＶの差を小さくするために
は、入力端子に近い側の画素よりも、入力端子から遠い
画素電極の面積を、ｄに示す所定の量だけ減らして、液
晶容量Ｃｐｉｘを小さくすればよい。
【０２７９】なお本実施例では、図３７(ａ)、図３７
(ｂ)に示すように画素電極ＩＴＯ１の面積を変えても、
第１遮光膜ＢＭ１の開口面積は入力端子に近い画素と入
力端子から遠い画素で同じにしている。さらに本実施例
では、第１遮光膜ＢＭ１で覆われた部分の画素電極ＩＴ
Ｏ１の形状を変えることで、画素電極の面積を変え、液
晶容量Ｃｐｉｘを調節しているので、入力端子に近い画
素と入力端子から遠い画素で光の通る開口に差が無く、
輝度差を生じない。
(ｂ)に示すように画素電極ＩＴＯ１の面積を変えても、
第１遮光膜ＢＭ１の開口面積は入力端子に近い画素と入
力端子から遠い画素で同じにしている。さらに本実施例
では、第１遮光膜ＢＭ１で覆われた部分の画素電極ＩＴ
Ｏ１の形状を変えることで、画素電極の面積を変え、液
晶容量Ｃｐｉｘを調節しているので、入力端子に近い画
素と入力端子から遠い画素で光の通る開口に差が無く、
輝度差を生じない。
【０２８０】実施の形態１１ 図３８（ａ）及び図３８（ｂ）は、第２の遮光膜ＢＭ２
を遮光性の金属膜で形成し、第２の遮光膜ＢＭ２と画素
電極ＩＴＯ１の重なる面積を調節する他の実施例を示
す。
を遮光性の金属膜で形成し、第２の遮光膜ＢＭ２と画素
電極ＩＴＯ１の重なる面積を調節する他の実施例を示
す。
【０２８１】図３８（ａ）及び図３８（ｂ）は、本実施
例の画素の平面構造を示す図である。
例の画素の平面構造を示す図である。
【０２８２】図３８（ａ）及び図３８（ｂ）も図２９
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
（ａ）に示す画素構造の液晶表示装置と同じ構造をして
いる。従って本実施例で特に記載しない部分の構成は図
２９（ａ）に示す画素の構成と同じである。
【０２８３】図３８（ａ）は入力端子側の画素、図３８
（ｂ）は入力端子から遠い側の画素の構成を示す。
（ｂ）は入力端子から遠い側の画素の構成を示す。
【０２８４】本実施例では、第２の遮光膜ＢＭ２と隣接
する画素のゲート信号線ＧＬを電気的に接続し、第２の
遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変え
て、画素電極の電位低下成分ΔＶの画素間の差を少なく
している。
する画素のゲート信号線ＧＬを電気的に接続し、第２の
遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変え
て、画素電極の電位低下成分ΔＶの画素間の差を少なく
している。
【０２８５】本実施例では、第２の遮光膜ＢＭ２は隣接
する画素のゲート信号線ＧＬと電気的に接続しているの
で、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる部
分は保持容量Ｃａｄｄと同じ働きをする。
する画素のゲート信号線ＧＬと電気的に接続しているの
で、第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる部
分は保持容量Ｃａｄｄと同じ働きをする。
【０２８６】図３８（ａ）及び図３８（ｂ）に示す第２
の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変え
て、走査信号の波形歪みによる画素電極の電位低下成分
ΔＶの差を小さくするためには、入力端子に近い側の画
素の第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面
積を、入力端子から遠い側の画素よりも、ｄに示す所定
の量だけ増やして、保持容量Ｃａｄｄを大きくすればよ
い。
の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面積を変え
て、走査信号の波形歪みによる画素電極の電位低下成分
ΔＶの差を小さくするためには、入力端子に近い側の画
素の第２の遮光膜ＢＭ２と画素電極ＩＴＯ１の重なる面
積を、入力端子から遠い側の画素よりも、ｄに示す所定
の量だけ増やして、保持容量Ｃａｄｄを大きくすればよ
い。
【０２８７】また本実施例では、画素電極ＩＴＯ１の面
積を変えずに、保持容量電極として働く第２の遮光膜Ｂ
Ｍ２の画素電極ＩＴＯ１と重なる部分の面積を変えてい
るので、保持容量Ｃａｄｄが画素毎に変わっても、液晶
容量Ｃｐｉｘは変わることがない。従って保持容量Ｃａ
ｄｄと液晶容量Ｃｐｉｘとを独立して設定出来るので、
画素の設計が容易である。
積を変えずに、保持容量電極として働く第２の遮光膜Ｂ
Ｍ２の画素電極ＩＴＯ１と重なる部分の面積を変えてい
るので、保持容量Ｃａｄｄが画素毎に変わっても、液晶
容量Ｃｐｉｘは変わることがない。従って保持容量Ｃａ
ｄｄと液晶容量Ｃｐｉｘとを独立して設定出来るので、
画素の設計が容易である。
【０２８８】なお、第２の遮光膜ＢＭ２と画素電極ＩＴ
Ｏ１の重なる面積を変えると、画素の開口が変わる問題
があるが、図３８（ａ）及び図３８（ｂ）に示すよう
に、第２の透明基板ＳＵＢ２に設けられた第１の遮光膜
ＢＭ１で覆われた領域内で第２の遮光膜ＢＭ２と画素電
極ＩＴＯ１の重なる面積を変えることにより、画素の開
口が変わる問題を解決することが出来る。
Ｏ１の重なる面積を変えると、画素の開口が変わる問題
があるが、図３８（ａ）及び図３８（ｂ）に示すよう
に、第２の透明基板ＳＵＢ２に設けられた第１の遮光膜
ＢＭ１で覆われた領域内で第２の遮光膜ＢＭ２と画素電
極ＩＴＯ１の重なる面積を変えることにより、画素の開
口が変わる問題を解決することが出来る。
【０２８９】また、本実施例では第２の遮光膜ＢＭ２を
ゲート信号線ＧＬに電気的に接続する例を示したが、第
２の遮光膜ＢＭ２を電気的に浮いた状態で、画素電極Ｉ
ＴＯ１との重なる面積を変えても画素電極の電位低下成
分ΔＶの差を小さくすることは可能である。第２の遮光
膜ＢＭ２を電気的に浮いた状態にした場合は、画素電極
ＩＴＯ１との重なる面積を変えた場合は、ソース・ドレ
イン間容量Ｃｄｓ１や画素電極とドレイン信号線間容量
Ｃｄｓ２を変えることが出来る。この場合、入力端子に
近い側の画素になる程第２の遮光膜ＢＭ２と画素電極Ｉ
ＴＯ１との重なる面積を増やせばよい。
ゲート信号線ＧＬに電気的に接続する例を示したが、第
２の遮光膜ＢＭ２を電気的に浮いた状態で、画素電極Ｉ
ＴＯ１との重なる面積を変えても画素電極の電位低下成
分ΔＶの差を小さくすることは可能である。第２の遮光
膜ＢＭ２を電気的に浮いた状態にした場合は、画素電極
ＩＴＯ１との重なる面積を変えた場合は、ソース・ドレ
イン間容量Ｃｄｓ１や画素電極とドレイン信号線間容量
Ｃｄｓ２を変えることが出来る。この場合、入力端子に
近い側の画素になる程第２の遮光膜ＢＭ２と画素電極Ｉ
ＴＯ１との重なる面積を増やせばよい。
【０２９０】しかしソース・ドレイン間容量Ｃｄｓ１及
び画素電極ドレイン信号線間容量Ｃｄｓ２を増やすこと
は、画素間のクロストークの問題があることから、図３
８（ａ）、図３８（ｂ）に示すように第２の遮光膜ＢＭ
２をゲート信号線ＧＬに接続する方が好ましい。
び画素電極ドレイン信号線間容量Ｃｄｓ２を増やすこと
は、画素間のクロストークの問題があることから、図３
８（ａ）、図３８（ｂ）に示すように第２の遮光膜ＢＭ
２をゲート信号線ＧＬに接続する方が好ましい。
【０２９１】
【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示装置によれば、フリッカの発生を
抑制できるようになる。
本発明による液晶表示装置によれば、フリッカの発生を
抑制できるようになる。
【図１】本発明による液晶表示装置の一実施例を示す要
部平面図である。
部平面図である。
【図２】本発明による液晶表示装置の一実施例を示す等
価回路図である。
価回路図である。
【図３】本発明による液晶表示装置の画素領域の一実施
例を示す平面図である。
例を示す平面図である。
【図４】図３のIV−IV線における断面図である。
【図５】図３のV−V線における断面図である。
【図６】図３のVI−VI線における断面図である。
【図７】（ａ）乃至（ｄ）は本発明による液晶表示装置
の他の実施例を示す説明図である。
の他の実施例を示す説明図である。
【図８】本発明による液晶表示装置の他の実施例を示す
平面図である。
平面図である。
【図９】（ａ）及び（ｂ）は本発明による液晶表示装置
の他の実施例を示す平面図である。
の他の実施例を示す平面図である。
【図１０】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す平面図である。
置の他の実施例を示す平面図である。
【図１１】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す平面図である。
置の他の実施例を示す平面図である。
【図１２】本発明による液晶表示装置の他の実施例を示
す等価回路図である。
す等価回路図である。
【図１３】本発明による液晶表示装置の画素領域の他の
実施例を示す平面図である。
実施例を示す平面図である。
【図１４】図１３のVI−VI線における断面図である。
【図１５】ＴＦＴアクティブ・マトリックス液晶表示装
置の単位画素の等価回路を示す図である。
置の単位画素の等価回路を示す図である。
【図１６】ＴＦＴアクティブ・マトリックス液晶表示装
置の駆動波形図である。
置の駆動波形図である。
【図１７】液晶表示パネルの１ライン分の等価回路であ
る。
る。
【図１８】（ａ）は端子側の、（ｂ）は中央部の、
（ｃ）は終端側の画素の薄膜トランジスタＴＦＴの駆動
波形図である。
（ｃ）は終端側の画素の薄膜トランジスタＴＦＴの駆動
波形図である。
【図１９】薄膜トランジスタ基板ＳＵＢ１の製造方法を
示す工程図である。
示す工程図である。
【図２０】薄膜トランジスタ基板ＳＵＢ１の製造方法を
示す工程図である。
示す工程図である。
【図２１】薄膜トランジスタ基板ＳＵＢ１の製造方法を
示す工程図である。
示す工程図である。
【図２２】（ａ）はホトリソグラフィにより薄膜トラン
ジスタ基板ＳＵＢ１にパターンを形成する方法を示す
図、（ｂ）はホトマスクのパターンの例を示す図であ
る。
ジスタ基板ＳＵＢ１にパターンを形成する方法を示す
図、（ｂ）はホトマスクのパターンの例を示す図であ
る。
【図２３】（ａ）はホトリソグラフィにより薄膜トラン
ジスタ基板ＳＵＢ１にパターンを形成する他の方法を示
す図、（ｂ）はホトマスクのパターンの他の例を示す図
である。
ジスタ基板ＳＵＢ１にパターンを形成する他の方法を示
す図、（ｂ）はホトマスクのパターンの他の例を示す図
である。
【図２４】ゲート信号線の左右両端に走査信号線駆動回
路部１０４を設けた、他の実施例の、液晶表示装置の等
価回路である。
路部１０４を設けた、他の実施例の、液晶表示装置の等
価回路である。
【図２５】本発明を適用した、横電界方式のアクティブ
・マトリックス液晶表示装置の単位画素を示す平面図で
ある。
・マトリックス液晶表示装置の単位画素を示す平面図で
ある。
【図２６】図２５の３−３切断線における断面を示す図
である。
である。
【図２７】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
【図２８】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
【図２９】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す画素部の平面図である。
置の他の実施例を示す画素部の平面図である。
【図３０】図２９のIV−IV線における断面図である。
【図３１】図２９のV−V線における断面図である。
【図３２】図２９のVI−VI線における断面図である。
【図３３】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
【図３４】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
【図３５】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の主要部分の平面図であ
る。
置の他の実施例を示す、画素の主要部分の平面図であ
る。
【図３６】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の平面図である。
置の他の実施例を示す、画素の平面図である。
【図３７】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の平面図である。
置の他の実施例を示す、画素の平面図である。
【図３８】（ａ）及び（ｂ）は本発明による液晶表示装
置の他の実施例を示す、画素の平面図である。
置の他の実施例を示す、画素の平面図である。
ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＩＴＯ１
…画素電極、ＴＦＴ…薄膜トランジスタ、ＧＩ…ゲート
絶縁膜、ＡＳ…半導体層、ＳＤ１…ソース電極、ＳＤ２
…ドレイン電極。
…画素電極、ＴＦＴ…薄膜トランジスタ、ＧＩ…ゲート
絶縁膜、ＡＳ…半導体層、ＳＤ１…ソース電極、ＳＤ２
…ドレイン電極。
フロントページの続き (72)発明者 田中 武 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 伊藤 光 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 亀井 達生 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 川村 徹也 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 名取 正高 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 箱田 秀孝 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内
Claims (4)
- 【請求項１】 絶縁基板上に設けた第１ゲート信号線
と、 上記絶縁基板上に上記第１ゲート信号線に隣接して設け
た容量線と、 上記第１ゲート信号線に電気的に接続されゲート駆動電
圧を出力する駆動回路と、 ソース電極、ゲート電極及びドレイン電極を有する第１
及び第２薄膜トランジスタと、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第１画素電極と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第２映像信号線とを有
し、 上記第１薄膜トランジスタのゲート電極は上記第１ゲー
ト信号線の第１の部分に電気的に接続され、 上記第２薄膜トランジスタのゲート電極は上記第１ゲー
ト信号線の第１の部分よりも上記駆動回路から遠い第２
の部分に電気的に接続され、 上記第１及び第２薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第２薄膜トランジスタのチャネル長及びチャネル幅
は上記第１薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、 上記第１及び第２画素電極は上記容量線と絶縁膜を介し
て一部重なり、 上記第２画素電極と上記容量線の重なる面積を、上記第
１画素電極と上記容量線の重なる面積よりも小さくした
ことを特徴とする液晶表示装置。 - 【請求項２】 絶縁基板上に設けた第１ゲート信号線
と、 上記絶縁基板上に上記第１ゲート信号線に隣接して設け
た第２ゲート信号線と、 ソース電極、ゲート電極及びドレイン電極を有する第１
及び第２薄膜トランジスタと、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第１画素電極と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第２映像信号線とを有
し、 上記第１薄膜トランジスタのゲート電極は上記第１ゲー
ト信号線の第１の部分に電気的に接続され、 上記第２薄膜トランジスタのゲート電極は上記第１ゲー
ト信号線の第１の部分よりも上記駆動回路から遠い第２
の部分に電気的に接続され、 上記第１及び第２薄膜トランジスタのソース電極は上記
ドレイン電極に対して上記ゲート電極上でチャネル長だ
け離され、チャネル幅だけ対向して設けられ、 上記第２薄膜トランジスタのチャネル長及びチャネル幅
は上記第１薄膜トランジスタのチャネル長及びチャネル
幅と実質同等であり、 上記第１及び第２画素電極は上記第２ゲート信号線と絶
縁膜を介して一部重なり、 上記第２画素電極と上記第２ゲート信号線の重なる面積
を、上記第１画素電極と上記第２ゲート信号線の重なる
面積よりも小さくしたことを特徴とする液晶表示装置。 - 【請求項３】 絶縁基板上に設けたゲート信号線と、 上記ゲート信号線に電気的に接続されゲート駆動電圧を
出力する駆動回路と、 ソース電極、ゲート電極及びドレイン電極を有する第１
及び第２薄膜トランジスタと、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第１画素電極と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第２映像信号線とを有
し、 上記第１薄膜トランジスタのゲート電極は上記ゲート信
号線の第１の部分に電気的に接続され、 上記第２薄膜トランジスタのゲート電極は上記ゲート信
号線の第１の部分よりも上記駆動回路から遠い第２の部
分に電気的に接続され、 上記第２画素電極と上記第２映像信号線の間の静電容量
を、上記第１画素電極と上記第１映像信号線の間の静電
容量よりも大きくしたことを特徴とする液晶表示装置。 - 【請求項４】 第１絶縁基板上に設けたゲート信号線
と、 上記ゲート信号線に電気的に接続されゲート駆動電圧を
入力する為の端子と、 ソース電極、ゲート電極及びドレイン電極を有する第１
及び第２薄膜トランジスタと、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第１画素電極と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の一方に電気的に接続される第２画素電極と、 上記第１薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第１映像信号線と、 上記第２薄膜トランジスタのソース電極及びドレイン電
極の他方に電気的に接続される第２映像信号線と、 上記第１絶縁基板と重ねて設けられる透明な第２絶縁基
板と、 上記第２絶縁基板の上記第１及び第２画素電極と対向す
る位置に設けられ、透明な共通電極と、 上記共通電極と上記第１及び第２画素電極の間に設けら
れる液晶と、 上記第２絶縁基板に設けられ、上記第１及び第２画素電
極の周囲を覆う遮光膜とを有し、 上記第１薄膜トランジスタのゲート電極は上記ゲート信
号線の第１の部分に電気的に接続され、 上記第２薄膜トランジスタのゲート電極は上記ゲート信
号線の第１の部分よりも上記端子から遠い第２の部分に
電気的に接続され、 上記第２画素電極の上記遮光膜で覆われる部分の面積
を、上記第１画素電極の上記遮光膜で覆われる部分の面
積よりも小さくしたことを特徴とする液晶表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18637597 | 1997-07-11 | ||
| JP9-186375 | 1997-07-11 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2000155343A true JP2000155343A (ja) | 2000-06-06 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11373949A Pending JP2000155343A (ja) | 1997-07-11 | 1999-12-28 | 液晶表示装置 |
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| Country | Link |
|---|---|
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| KR (2) | KR100315269B1 (ja) |
| TW (1) | TW495635B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853406B2 (en) | 2000-07-24 | 2005-02-08 | Lg.Philips Lcd. Co., Ltd. | In-plane switching LCD device |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW495635B (en) * | 1997-07-11 | 2002-07-21 | Hitachi Ltd | Liquid crystal display device |
| JP4017754B2 (ja) * | 1998-07-07 | 2007-12-05 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| TW559683B (en) * | 1998-09-21 | 2003-11-01 | Advanced Display Kk | Liquid display device and manufacturing process therefor |
| JP2000338523A (ja) * | 1999-05-25 | 2000-12-08 | Nec Corp | 液晶表示装置 |
| JP4384293B2 (ja) * | 1999-07-06 | 2009-12-16 | エーユー オプトロニクス コーポレイション | 液晶表示パネル、表示装置、識別マーク検出装置、検出表示システム、ｔｆｔアレイ・リペア装置及び識別マーク検出方法 |
| JP3985399B2 (ja) * | 1999-09-10 | 2007-10-03 | 株式会社日立製作所 | 液晶表示装置 |
| JP2001265285A (ja) * | 2000-03-14 | 2001-09-28 | Nec Corp | 液晶表示装置の駆動回路 |
| JP2001272697A (ja) * | 2000-03-23 | 2001-10-05 | Hitachi Ltd | 液晶表示装置 |
| JP2001343669A (ja) * | 2000-06-02 | 2001-12-14 | Hitachi Ltd | 液晶表示装置 |
| US6624856B2 (en) * | 2000-07-07 | 2003-09-23 | Casio Computer Co., Ltd. | Liquid crystal display device having thin film transistors for reducing leak current |
| US6559904B1 (en) * | 2000-11-01 | 2003-05-06 | Lg Philips Lcd Co, Ltd. | Liquid crystal display with high aperture ratio |
| JP2002202527A (ja) * | 2000-12-28 | 2002-07-19 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| JP2002311448A (ja) * | 2001-02-06 | 2002-10-23 | Advanced Display Inc | 液晶表示装置及びその製造方法 |
| JP4728507B2 (ja) * | 2001-06-08 | 2011-07-20 | Ｎｅｃ液晶テクノロジー株式会社 | アクティブマトリクス型液晶表示装置及びその製造方法 |
| JP5210478B2 (ja) * | 2001-08-31 | 2013-06-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| TWI287132B (en) | 2001-11-23 | 2007-09-21 | Chi Mei Optoelectronics Corp | A liquid crystal display having reduced flicker |
| US6897908B2 (en) | 2001-11-23 | 2005-05-24 | Chi Mei Optoelectronics Corporation | Liquid crystal display panel having reduced flicker |
| US20050180083A1 (en) * | 2002-04-26 | 2005-08-18 | Toshiba Matsushita Display Technology Co., Ltd. | Drive circuit for el display panel |
| KR100900541B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| TWI230292B (en) | 2002-12-09 | 2005-04-01 | Lg Philips Lcd Co Ltd | Array substrate having color filter on thin film transistor structure for LCD device and method of fabricating the same |
| KR100519372B1 (ko) * | 2002-12-31 | 2005-10-07 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US6958541B2 (en) * | 2003-07-25 | 2005-10-25 | Lsi Logic Corporation | Low gate resistance layout procedure for RF transistor devices |
| KR101030545B1 (ko) * | 2004-03-30 | 2011-04-21 | 엘지디스플레이 주식회사 | 액정표시소자 |
| WO2006006376A1 (ja) | 2004-07-14 | 2006-01-19 | Sharp Kabushiki Kaisha | アクティブマトリクス基板およびその駆動回路 |
| US7291522B2 (en) * | 2004-10-28 | 2007-11-06 | Hewlett-Packard Development Company, L.P. | Semiconductor devices and methods of making |
| KR100933455B1 (ko) * | 2005-06-27 | 2009-12-23 | 엘지디스플레이 주식회사 | 액정표시장치 |
| US20070222908A1 (en) * | 2006-02-07 | 2007-09-27 | Joo-Han Kim | Thin film transistor substrate, display panel having the same and method of manufacturing the same |
| US20070229722A1 (en) * | 2006-04-03 | 2007-10-04 | Wen-Hsiung Liu | Pixel structure and liquid crystal display panel thereof |
| EP2008264B1 (en) * | 2006-04-19 | 2016-11-16 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| KR101563237B1 (ko) * | 2007-06-01 | 2015-10-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 제조장치 및 발광장치 제작방법 |
| WO2009133906A1 (ja) * | 2008-04-28 | 2009-11-05 | シャープ株式会社 | 映像信号線駆動回路および液晶表示装置 |
| TWI398709B (zh) * | 2009-07-01 | 2013-06-11 | Au Optronics Suzhou Corp Ltd | 顯示面板及其像素單元缺陷檢查方法 |
| WO2011040087A1 (ja) * | 2009-09-30 | 2011-04-07 | シャープ株式会社 | 電子装置、表示パネル |
| KR101605467B1 (ko) * | 2009-10-16 | 2016-04-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| US20120033146A1 (en) * | 2010-08-03 | 2012-02-09 | Chimei Innolux Corporation | Liquid crystal display device and electronic device using the same |
| JP5830761B2 (ja) * | 2011-05-10 | 2015-12-09 | 株式会社Ｊｏｌｅｄ | 表示装置及び電子機器 |
| KR101973584B1 (ko) | 2012-02-10 | 2019-04-30 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 |
| KR20140035613A (ko) * | 2012-09-14 | 2014-03-24 | 삼성전자주식회사 | 디스플레이패널 및 이를 포함하는 디스플레이장치 |
| JP6134236B2 (ja) * | 2013-09-02 | 2017-05-24 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN105390883B (zh) * | 2015-11-24 | 2017-12-19 | 昆山全方位电子科技有限公司 | 电连接器 |
| CN205318071U (zh) * | 2016-01-27 | 2016-06-15 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
| US10908473B2 (en) * | 2017-12-11 | 2021-02-02 | Tianma Japan, Ltd. | Light beam direction controlling device and driving method for a light beam direction control element |
| KR101938821B1 (ko) | 2018-03-21 | 2019-04-10 | 주식회사 에피룩스 | 정전 시 비상용 배터리 기능을 가지는 교직겸용 광원제어장치 및 교직겸용 광원제어장치 원격 모니터링 시스템 |
| KR101938822B1 (ko) | 2018-11-12 | 2019-01-17 | 주식회사 에피룩스 | 정전 시 비상용 배터리 기능을 가지는 교직겸용 광원 제어 장치 및 교직겸용 광원 제어 장치 원격 모니터링 시스템 |
| KR102654173B1 (ko) | 2019-07-31 | 2024-04-03 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP2022161707A (ja) * | 2021-04-09 | 2022-10-21 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05232509A (ja) | 1992-02-21 | 1993-09-10 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH05232512A (ja) * | 1992-02-25 | 1993-09-10 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH05323365A (ja) * | 1992-05-19 | 1993-12-07 | Casio Comput Co Ltd | アクティブマトリックス液晶表示装置 |
| KR0169386B1 (ko) * | 1995-05-31 | 1999-03-20 | 김광호 | 액정 표시 장치 및 이에 사용되는 박막 트랜지스터 기판 |
| JPH09258261A (ja) | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | 液晶パネル |
| JP3062090B2 (ja) * | 1996-07-19 | 2000-07-10 | 日本電気株式会社 | 液晶表示装置 |
| TW495635B (en) * | 1997-07-11 | 2002-07-21 | Hitachi Ltd | Liquid crystal display device |
-
1998
- 1998-06-26 TW TW087110397A patent/TW495635B/zh not_active IP Right Cessation
- 1998-07-10 US US09/113,184 patent/US6249325B1/en not_active Expired - Lifetime
- 1998-07-10 KR KR1019980027759A patent/KR100315269B1/ko not_active IP Right Cessation
-
1999
- 1999-11-18 KR KR1019990051397A patent/KR20060086488A/ko not_active Application Discontinuation
- 1999-12-28 JP JP11373949A patent/JP2000155343A/ja active Pending
-
2001
- 2001-03-16 US US09/808,995 patent/US6504585B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853406B2 (en) | 2000-07-24 | 2005-02-08 | Lg.Philips Lcd. Co., Ltd. | In-plane switching LCD device |
| US7136118B2 (en) | 2000-07-24 | 2006-11-14 | Lg.Philips Lcd Co., Ltd. | In-plane switching LCD device |
| US7362391B2 (en) | 2000-07-24 | 2008-04-22 | Lg.Philips Lcd Co., Ltd. | In-plane switching LCD device |
| US7808568B2 (en) | 2000-07-24 | 2010-10-05 | Lg Display Co., Ltd. | In-plane switching LCD device |
Also Published As
| Publication number | Publication date |
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