JP3729464B2 - 薄膜トランジスタ、その製造方法および液晶表示素子 - Google Patents
薄膜トランジスタ、その製造方法および液晶表示素子 Download PDFInfo
- Publication number
- JP3729464B2 JP3729464B2 JP24809495A JP24809495A JP3729464B2 JP 3729464 B2 JP3729464 B2 JP 3729464B2 JP 24809495 A JP24809495 A JP 24809495A JP 24809495 A JP24809495 A JP 24809495A JP 3729464 B2 JP3729464 B2 JP 3729464B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- silicon
- electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、トップゲート型の薄膜トランジスタ、その製造方法および液晶表示素子に関する。
【0002】
【従来の技術】
近年、液晶表示装置の大型化にともない、ゲート電極とともに形成されるゲート線の低抵抗化、生産性をあげるためのマスク数削減などの要望より、順(正)スタガード構造のトップゲート型の薄型トランジスタ(Thin Film Transistor)が用いられている。
【0003】
この順スタガード構造の薄膜トランジスタは、絶縁基板上にソース電極およびドレイン電極を形成し、これらソース電極およびドレイン電極を覆うように非単結晶シリコン膜を形成し、この非単結晶シリコン膜上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を積層した構造である。
【0004】
【発明が解決しようとする課題】
この順スタガード構造の薄膜トランジスタの場合、ゲート電極およびゲート絶縁膜を非単結晶シリコンとは異なったパターンで形成しようとすると、ゲート絶縁膜と非単結晶シリコンと選択的にエッチングしなければならず、ゲート絶縁膜に非単結晶シリコンと選択エッチングが困難な材料をゲート絶縁膜を用いることは非常に難しく、特にフッ素系のドライエッチングでパターン形成する場合、ゲート絶縁膜に絶縁性の優れた窒化シリコン膜を用いることが困難である。
【0005】
また、製造に際しては、非単結晶シリコン膜が最上層にある状態でイオンドーピング、レーザアニールし、オーミックコンタクト部をゲート電極に自己整合的に作製する場合、低抵抗化された非単結晶シリコン膜とゲート電極とが接触して短絡するおそれがある。
【0006】
さらに、レーザアニールで非単結晶シリコン膜を多結晶シリコン化する場合、かなりのエネルギー密度のレーザが必要であり、均一に結晶化するために多段階照射が必要となる場合があり、スループットの面で問題が生ずる。
【0007】
またさらに、ゲート絶縁膜をウェットエッチングでパターニングするとゲート電極下に大きくサイドエッチングが入ってしまうので、ウェットエッチングは好ましくない問題を有している。
【0008】
本発明は、上記問題点に鑑みなされたもので、簡単な構成でゲート電極および非単結晶シリコン膜間の絶縁を確実にした薄膜トランジスタ、その製造方法および液晶表示素子を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、絶縁基板上に形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極を覆う非単結晶シリコン膜と、前記ソース電極およびドレイン電極間の上方に対応する位置に形成されたゲート電極と前記非単結晶シリコン膜と前記ゲート電極との間に形成されたゲート絶縁膜とを備え、前記ゲート絶縁膜は互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜からなり、前記第1絶縁膜は前記非単結晶シリコン膜を覆うようにこの非単結晶シリコン膜側に配置され、前記第2絶縁膜は前記第1絶縁膜上の前記ゲート電極に対応する位置に形成され、前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜と、この窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下であるもので、ゲート絶縁膜をエッチング速度の異なる2種類以上で構成し、ゲート絶縁膜のエッチング速度の遅い部分でエッチングをストップさせることにより、上部にゲート電極が無い非単結晶シリコン膜上にも、ゲート絶縁膜の一部を残し、ゲート絶縁膜の下にある非単結晶シリコン膜へのエッチングを避けることが可能になるとともに、ソースコンタクト領域およびドレインコンタクト領域とゲート電極との接触による短絡を防ぐ。
【0010】
また、本発明は、絶縁基板上にソース電極およびドレイン電極を形成する工程と、前記ソース電極およびドレイン電極を覆うように非単結晶シリコン膜を形成する工程と、前記非単結晶シリコン膜上に互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜から構成されるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記ソース電極およびドレイン電極間の上方に対応する位置にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記ゲート絶縁膜の内の前記第2絶縁膜をエッチングし第1絶縁膜を残存させる工程とを備え、前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜と、この窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下に形成されているもので、ゲート絶縁膜をエッチング速度の異なる2種類以上で構成し、ゲート絶縁膜のエッチング速度の遅い部分でエッチングをストップさせることにより、上部にゲート電極が無い非単結晶シリコン膜上にも、ゲート絶縁膜の一部を残し、ゲート絶縁膜の下にある非単結晶シリコン膜へのエッチングを避けることが可能になるとともに、ソースコンタクト領域およびドレインコンタクト領域とゲート電極との接触による短絡を防げる。
【0011】
さらに、本発明は、ゲート電極をマスクとしてイオン注入することにより前記非単結晶シリコン層に不純物をドーピングする工程と、前記ゲート電極をマスクとしてレーザビーム照射をすることにより非単結晶シリコン層の一部を多結晶シリコン層にする工程とを備える。
【0012】
また、本発明は、ゲート電極をマスクとしてレーザビーム照射をすることにより非単結晶シリコン層の一部を多結晶シリコン層にする工程と、前記ゲート電極をマスクとしてイオン注入することにより前記多結晶シリコン層に不純物をドーピングする工程とを備える。
【0013】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に示すアクティブマトリクス型の液晶表示素子を参照して説明する。
【0014】
図1において、1は絶縁基板としてのガラス基板で、ガラス基板1の一主面上にはインジュウム錫酸化物(Indium Tin Oxide)の透明導電膜2が形成され、この透明導電膜2の一部がマトリクス状に配設される表示画素電極3を形成している。また、表示画素電極3に連続している透明導電膜2上にはモリブデン(Mo)・タングステン(W)合金のソース電極4が形成され、表示画素電極3を有さない側にはたとえば図示しない信号配線などに接続されたドレイン電極5が形成されている。
【0015】
そして、ソース電極4およびドレイン電極5の上には、半導体膜としての非晶質シリコンの非単結晶シリコン膜6が形成され、この非単結晶シリコン膜6の両側にはそれぞれソース電極4またはドレイン電極5に一部が重なった多結晶シリコンのソースコンタクト領域を形成する半導体膜としての多結晶シリコン膜7およびドレインコンタクト領域を形成する半導体膜としての多結晶シリコン膜8が形成されている。
【0016】
また、これら非単結晶シリコン膜6および多結晶シリコン膜7,8上には、ゲート絶縁膜の第1絶縁膜として10nmの膜厚の窒化シリコン膜11および5nmの膜厚の酸窒化シリコン膜12が積層して形成され、この酸窒化シリコン膜12上には非単結晶シリコン膜6上に位置して第2絶縁膜として300nmの膜厚の窒化シリコン膜13が形成され、これら窒化シリコン膜11、酸窒化シリコン膜12および窒化シリコン膜13にてゲート絶縁膜14が形成されている。
【0017】
さらに、窒化シリコン膜13上にはアルミニウム(Al)のアルミニウム膜15およびモリブデン(Mo)のモリブデン膜16が積層形成され、図示しない走査線と一体のゲート電極17が形成され、これらにて表示画素電極3に対応してマトリクス状に配設される薄膜トランジスタ18を形成している。なお、ゲート電極17の幅は、ソース電極4およびドレイン電極5の幅より狭くなっており、ソース電極4およびゲート電極17間、ドレイン電極5およびゲート電極17間の寄生容量を低減し、薄膜トランジスタ18の高速動作を可能にする。また、ソース電極4およびドレイン電極5とゲート電極17とに重なりがないため、ゲート電極17の無い部分に多結晶シリコン膜7,8のような低抵抗物質を用いることでコンタクト抵抗を低減できる。
【0018】
そして、薄膜トランジスタ18および全体を覆うようにシリコン窒化膜の保護膜19が形成され、マトリクスアレイ基板20を形成している。
【0019】
一方、絶縁基板としてのガラス基板25の一主面には、ITOなどからなる対向電極26が形成されて対向基板27が形成されている。
【0020】
そして、マトリクスアレイ基板20および対向基板27の対向面側にポリイミド膜31,32が形成され、反対面に偏向板33,34が貼着され、マトリクスアレイ基板20および対向基板27が対向されて貼着されて液晶35が挟持封着され、液晶表示装置が構成される。
【0021】
次に、上記実施の形態の製造方法について説明する。
【0022】
まず、ガラス基板1の一主面上にITOの透明導電膜およびモリブデン・タングステン合金を積層成膜し、フォトリソグラフィによってエッチング加工し、表示画素電極3、表示画素電極3と一体化したソース電極4およびドレイン電極5を形成する。
【0023】
次に、これらソース電極4およびドレイン電極5を覆うように非単結晶シリコン膜6および多結晶シリコン膜7,8を形成する膜厚100nmの非晶質シリコン、ゲート絶縁膜14を形成する膜厚10nmの窒化シリコン膜11、膜厚5nmの酸窒化シリコン膜12、および、300nmの窒化シリコン膜13をこの順番に従いプラズマCVD法で順次形成する。なお、プラズマCVDで真空系を破らずに連続形成することによって、非単結晶シリコン膜6とゲート絶縁膜14との界面状態がよくなり、特性も向上する。
【0024】
続いて、アルミニウムとモリブデンとを積層し、フォトリソグラフィにより、アルミニウム膜15およびモリブデン膜16が積層されたゲート電極17をエッチング形成する。この際、ゲート電極17の幅はソース電極4およびドレイン電極5の幅よりも狭く、オフセット構造にする。
【0025】
続いて、ゲート電極17と同パターンでたとえばCF4と酸素とを混合したガスを用いたプラズマエッチングにてエッチング速度の速い窒化シリコン膜13をエッチングし、酸素含有量の多いエッチング速度の遅い酸窒化シリコン膜12でエッチングをストップさせる。すなわち、フッ素系のドライエッチングによる場合、酸素/窒素比が大きいほどエッチング速度が遅く、酸窒化シリコン12と窒化シリコン膜13との選択エッチング比は100近くあり、エッチングをストップさせるのに十分である。また、窒化シリコン膜13をフッ素系でドライエッチングすると赤色の発光が見られるのに対して、酸窒化シリコン膜12のドライエッチングでは発光は見られないことから、窒化シリコン膜13のエッチング時にみられる赤色発光をモニタすることで容易にエッチングの終点を見きわめることができる。そして、上部にゲート電極17の無い部分の非晶質シリコン膜上に、窒化シリコン膜11および酸窒化シリコン膜12とが残った状態になる。すなわち、ゲート絶縁膜17と非単結晶シリコン膜6との選択エッチングが困難な場合に有効である。
【0026】
続いて、この上部にゲート電極17の無い部分の非晶質シリコン膜上に窒化シリコン膜11および酸窒化シリコン膜12とが残った状態で、ゲート電極17をマスクとして自己整合的に非晶質シリコン膜に水素化リンを質量分離せずにドーピングする。この場合、非単結晶シリコン膜の上層部には、窒化シリコン膜11および酸窒化シリコン膜12があるのでなるべく高い加速電圧で打ち込むのがよい。また、加速電圧は非晶質シリコン膜や非単結晶シリコン膜上にある窒化シリコン膜11および酸窒化シリコン膜12の膜厚に依存するが、たとえば30〜60kV程度である。
【0027】
次に、XeClなどを用いたエキシマレーザをゲート電極17をマスクとして自己整合的に照射し、非単結晶シリコン膜の非晶質シリコンを多結晶シリコン化させる。この際、非単結晶シリコン膜上に、窒化シリコン膜11および酸窒化シリコン膜12が存在し、これらの膜はエキシマレーザ光に対する表面反射率が非晶質シリコンに比べて低いため、エキシマレーザ光を反射しにくく、吸収効率をあげるため、高効率で非晶質シリコンを多結晶シリコン化できる。したがって、従来の非晶質シリコンを多結晶シリコン化するレーザのエネルギー密度の約半分のエネルギー密度で結晶化でき、スループットが向上する。また、結晶化の分布をよくするためにビーム幅の50%以上を重ねて打つことも望ましい。
【0028】
さらに、窒化シリコン膜11および酸窒化シリコン膜12によってゲート電極17と低抵抗化した多結晶シリコン膜7,8との短絡を防いでいる。
【0029】
次に、この多結晶シリコン膜7,8をフォトリソグラフィによってエッチング加工し、ソースコンタクト領域およびドレインコンタクト領域を形成する。
【0030】
さらに、全体をたとえばシリコン窒化膜などの保護膜19で覆い、フォトリソグラフィによって周辺電極部と表示画素電極3上のモリブデン・タングステンをエッチング除去する。
【0031】
さらに、ガラス基板25の一主面上に対向電極26を形成し対向基板27を形成する。
【0032】
そして、マトリクスアレイ基板20および対向基板27の対向面側にポリイミド膜31,32を形成し、反対面に偏向板33,34を貼着し、マトリクスアレイ基板20および対向基板27を対向させて貼着して液晶35を挟持封着して、液晶表示装置を形成する。
【0033】
なお、絶縁性基板は基板自体に絶縁性を有するものに限らず、その他任意の基板上に絶縁膜を形成したものを用いても同様の効果を得ることができる。
【0034】
また、酸窒化シリコン膜12および窒化シリコン膜11で構成された積層膜の膜厚を50nm以下にするとともに、窒化シリコン膜11の膜厚を20nm以下にすることで、イオンドーピング工程の際、低加速電圧で加工でき、かつ、レーザアニール工程において窒化シリコン膜11を薄くすることにより非単結晶シリコン膜からの水素脱気を容易化し、スループットおよびプロセスマージンの拡大を図ることができる。
【0035】
さらに、酸窒化シリコン膜12は、酸化シリコン膜、あるいは、酸窒化シリコン膜および酸化シリコン膜の積層膜で形成しても同様の効果を得ることができる。
【0036】
またさらに、上記実施の形態ではレーザ照射する前にイオンドープを行なっているが、イオンドープを行なった後にレーザ照射しても同様の効果を得ることができる。
【0037】
上記実施の形態によれば、歩留まり向上、高生産性のある液晶表示素子を作製できる。
【0038】
【発明の効果】
本発明によれば、ゲート絶縁膜をエッチング速度の異なる2種類以上で構成し、ゲート絶縁膜のエッチング速度の遅い部分でエッチングをストップさせることにより、上部にゲート電極が無い非単結晶シリコン膜上にも、ゲート絶縁膜の一部を残し、ゲート絶縁膜の下にある非単結晶シリコン膜へのエッチングを避けることができるとともに、ソースコンタクト領域およびドレインコンタクト領域とゲート電極との接触による短絡を防止できる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態の液晶表示装置を示す断面図である。
【符号の説明】
1 絶縁基板としてのガラス基板
4 ソース電極
5 ドレイン電極
6 非単結晶シリコン膜
7,8 多結晶シリコン膜
11 窒化シリコン膜
12 酸窒化シリコン膜
14 ゲート絶縁膜
17 ゲート電極
18 薄膜トランジスタ
20 アレイ基板
27 対向基板
35 液晶
Claims (10)
- 絶縁基板上に形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極を覆う非単結晶シリコン膜と、
前記ソース電極およびドレイン電極間の上方に対応する位置に形成されたゲート電極と前記非単結晶シリコン膜と前記ゲート電極との間に形成されたゲート絶縁膜とを備え、
前記ゲート絶縁膜は互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜からなり、前記第1絶縁膜は前記非単結晶シリコン膜を覆うようにこの非単結晶シリコン膜側に配置され、前記第2絶縁膜は前記第1絶縁膜上の前記ゲート電極に対応する位置に形成され、
前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜とこの窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下である
ことを特徴とする薄膜トランジスタ。 - 非単結晶シリコン膜のソース領域およびドレイン領域は、
不純物イオンのドーピングされた多結晶シリコンで構成され、ソース電極とドレイン電極との間隔がゲート電極の幅より広い
ことを特徴とする請求項1記載の薄膜トランジスタ。 - ゲート絶縁膜は、
窒化シリコン膜、酸窒化シリコン膜および酸化シリコン膜のいずれかを備え、
前記ゲート絶縁膜の内の第1絶縁膜の酸素/窒素組成比は、
第2絶縁膜の酸素/窒素組成比よりも大きい
ことを特徴とする請求項1または2記載の薄膜トランジスタ。 - 絶縁基板上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜上に互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜から構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記ソース電極およびドレイン電極間の上方に対応する位置にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ゲート絶縁膜の内の前記第2絶縁膜をエッチングし第1絶縁膜を残存させる工程とを備え、
前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜とこの窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下に形成されている
ことを特徴とする薄膜トランジスタの製造方法。 - 絶縁基板上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜上に互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜から構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記ソース電極およびドレイン電極間の上方に対応する位置にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ゲート絶縁膜の内の前記第2絶縁膜をエッチングし第1絶縁膜を残存させる工程と、
前記ゲート電極をマスクとしてイオン注入することにより前記非単結晶シリコン層に不純物をドーピングする工程と、
前記ゲート電極をマスクとしてレーザビーム照射をすることにより前記非単結晶シリコン層の一部を多結晶シリコン層にする工程とを備え、
前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜とこの窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下に形成されている
ことを特徴とする薄膜トランジスタの製造方法。 - 絶縁基板上にソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜上に互いにエッチング速度の異なる第1絶縁膜および第2絶縁膜の積層膜から構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記ソース電極およびドレイン電極間の上方に対応する位置にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ゲート絶縁膜の内の前記第2絶縁膜をエッチングし第1絶縁膜を残存させる工程と、
前記ゲート電極をマスクとしてレーザビーム照射をすることにより前記非単結晶シリコン層の一部を多結晶シリコン層にする工程と、
前記ゲート電極をマスクとしてイオン注入することにより前記多結晶シリコン層に不純物をドーピングする工程とを備え、
前記第1絶縁膜は、前記非単結晶シリコン膜上に配置された窒化シリコン膜とこの窒化シリコン膜上に配置された酸窒化シリコン膜または酸化シリコン膜のいずれかとの積層膜で形成され、この積層膜の膜厚は50nm以下で、前記窒化シリコン膜の膜厚は20nm以下に形成されている
ことを特徴とする薄膜トランジスタの製造方法。 - 非単結晶シリコン膜を形成する工程は、非晶質シリコンをプラズマCVDで形成し、
前記非晶質シリコン膜に接する第1絶縁膜を形成する工程は、窒化シリコン膜をプラズマCVDで形成する
ことを特徴とする請求項4ないし6いずれか記載の薄膜トランジスタの製造方法。 - ゲート絶縁膜は、窒化シリコン膜、酸窒化シリコン膜および酸化シリコン膜のいずれかを備え、
前記ゲート絶縁膜の内の第1絶縁膜の酸素/窒素組成比は、第2絶縁膜の酸素/窒素組成比よりも大きくし、フッ素系でドライエッチングする
ことを特徴とする請求項4ないし6いずれか記載の薄膜トランジスタの製造方法。 - 第1絶縁膜は、窒化シリコン膜と酸窒化シリコン膜との積層膜または窒化シリコン膜と酸化シリコン膜との積層膜が形成され、
第2絶縁膜は、窒化シリコン膜が形成され、フッ素系でドライエッチングする
ことを特徴とする請求項4ないし8いずれか記載の薄膜トランジスタの製造方法。 - 請求項1記載の薄膜トランジスタが形成されたアレイ基板と、
このアレイ基板に対向して設けられた対向基板と、
前記アレイ基板と前記対向基板の間に配設された液晶と
を備えたことを特徴とする液晶表示素子。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24809495A JP3729464B2 (ja) | 1995-09-26 | 1995-09-26 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
TW085108144A TW367564B (en) | 1995-09-25 | 1996-07-05 | Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor |
US08/691,609 US5773844A (en) | 1995-09-25 | 1996-08-02 | Method of forming a polycrystalline silicon layer, a thin film transistor having the polycrystalline silicon layer, method of manufacturing the same, and a liquid crystal display device having the thin film transistor |
KR1019960036622A KR100236312B1 (ko) | 1995-09-25 | 1996-08-30 | 다결정 실리콘층의 형성방법, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 포함하는 액정표시장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24809495A JP3729464B2 (ja) | 1995-09-26 | 1995-09-26 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0990418A JPH0990418A (ja) | 1997-04-04 |
JP3729464B2 true JP3729464B2 (ja) | 2005-12-21 |
Family
ID=17173131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24809495A Expired - Fee Related JP3729464B2 (ja) | 1995-09-25 | 1995-09-26 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3729464B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336889B1 (ko) * | 1998-10-27 | 2008-11-28 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시장치 |
GB9927287D0 (en) * | 1999-11-19 | 2000-01-12 | Koninkl Philips Electronics Nv | Top gate thin film transistor and method of producing the same |
-
1995
- 1995-09-26 JP JP24809495A patent/JP3729464B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0990418A (ja) | 1997-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5913112A (en) | Method of manufacturing an insulated gate field effect semiconductor device having an offset region and/or lightly doped region | |
US6559478B1 (en) | Semiconductor integrated circuit and method of fabricating same | |
US6414345B1 (en) | Semiconductor device including active matrix circuit | |
KR100292922B1 (ko) | 박막트랜지스터,박막트랜지스터의제조방법및액정표시장치 | |
JP4372993B2 (ja) | アクティブマトリックス液晶表示装置の製造方法 | |
US6746905B1 (en) | Thin film transistor and manufacturing process therefor | |
JPH06132303A (ja) | 薄膜トランジスタおよびその作製方法 | |
JP3325992B2 (ja) | 半導体装置の作製方法 | |
JP3282582B2 (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
JPH06163401A (ja) | 多結晶シリコン層の形成方法およびそれを用いた多結晶シリコン薄膜トランジスタ | |
JP3565993B2 (ja) | 半導体装置の製造方法 | |
JP3729464B2 (ja) | 薄膜トランジスタ、その製造方法および液晶表示素子 | |
JP4249886B2 (ja) | 薄膜半導体装置の製造方法 | |
US6482685B1 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step | |
JP2630195B2 (ja) | 薄膜電界効果トランジスタとその製造方法 | |
JP2776411B2 (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 | |
JPH08204200A (ja) | 薄膜トランジスタ | |
JPH06132535A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP2004064056A (ja) | 半導体集積回路の作製方法 | |
JP3362026B2 (ja) | 半導体装置 | |
JPH08213632A (ja) | 薄膜半導体装置及びその製造方法 | |
JPH08264804A (ja) | 薄膜トランジスタ | |
JP2000101090A (ja) | 薄膜トランジスタの製造方法 | |
JPH10135472A (ja) | 半導体装置およびその作製方法 | |
JPH11204797A (ja) | 薄膜トランジスタ、その製造方法、その薄膜トランジスタを用いた液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050928 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051003 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |