KR100543006B1 - 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 - Google Patents
금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100543006B1 KR100543006B1 KR1020030068468A KR20030068468A KR100543006B1 KR 100543006 B1 KR100543006 B1 KR 100543006B1 KR 1020030068468 A KR1020030068468 A KR 1020030068468A KR 20030068468 A KR20030068468 A KR 20030068468A KR 100543006 B1 KR100543006 B1 KR 100543006B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- contact hole
- source
- thin film
- active layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 41
- 238000002425 crystallisation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 9
- 230000008025 crystallization Effects 0.000 claims description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 230000001939 inductive effect Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 239000003963 antioxidant agent Substances 0.000 description 10
- 230000003078 antioxidant effect Effects 0.000 description 10
- 230000006698 induction Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Abstract
본 발명은 게이트 전극 산화 방지막을 적용한 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 포함하며, 상기 콘택 홀은 콘택 홀 사이즈의 균일도가 3% 내지 7%인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
박막 트랜지스터, MILC
Description
도 1은 박막 트랜지스터를 구비하는 반도체 장치의 평면도.
도 2a 내지 도 2d는 종래의 MILC를 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 MILC를 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
(도면의 주요 부위에 대한 부호의 설명)
300; 절연 기판 310; 버퍼층
320; 활성층 330; 게이트 절연막
340; 게이트 전극 350; 층간 절연막
360; 결정화 유도 금속 370; 산화 방지막
381; 소오스 전극 385; 드레인 전극
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하 게는 게이트 전극 산화 방지막을 적용한 금속 유도화 측면 결정화 방법(MILC, Metal Induced Lateral Crystallization)을 이용한 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터의 활성층으로 사용되는 다결정 실리콘막을 형성하는 방법은 절연 기판 상에 비정질 실리콘막을 증착한 다음, 소정의 온도에서 결정화하여 다결정 실리콘막을 형성하는 방법을 이용하였다.
상기 비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.
그러나, SPC 방법은 높은 결정화 온도 및 장시간의 공정 시간이 소요되는 문제점이 있으며, ELA 방법은 고가의 장비 투자 및 레이저의 불안정성에 기인하는 시간적, 공간적 불균일성과 레이저에 따른 줄무늬 결함이 발생하는 문제점이 있다.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정 온도 및 공정 시간이 짧으며, 레이저를 사용하지 않으므로 레이저 줄무늬가 없는 장점이 있다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1은 박막 트랜지스터의 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 1에 도시된 박막 트랜지스터는 소오스/드레인 영역(S, D)을 구비하며, MILC방법에 의하여 결정화된 활성층(110)과, 게이트 전극(120)과, 상기 활성층(110)의 소오스/드레인 영역(S, D) 및 게이트 전극(120)의 일부분을 노출시 키는 콘택 홀(131, 135)을 구비한다.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정단면도로서, 도 1의 I-I` 라인의 단면도이다.
도 2a를 참조하면, 버퍼층(210)을 구비하는 절연 기판(200) 상에 비정질 실리콘을 증착하고, 패터닝하여 버퍼층 상에 비정질 실리콘으로 이루어진 활성층(220)을 형성한다.
상기 활성층(220)을 형성한 후, 상기 절연 기판(200) 상에 게이트 절연막(230)과 게이트 전극 물질을 순차 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(240)을 형성한다.
상기 게이트 전극(240)을 형성한 후, 상기 게이트 전극(240)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(220)에 소오스/드레인 영역(221, 225)을 형성한다. 이때, 상기 소오스/드레인 영역(221, 225) 사이의 영역은 채널 영역(223)으로 작용한다.
도 2b를 참조하면, 그런 다음, 상기 게이트 전극(240)을 구비하는 절연 기판(200) 상에 층간 절연막(250)을 증착하고, 상기 소오스/드레인 영역(221, 225)의 일부분을 노출시키는 콘택 홀(251, 255)을 형성한다. 이때, 소오스/드레인 영역(221, 225)의 일부분을 노출시키는 콘택 홀(251, 255)의 형성과 동시에 상기 게이트 전극에 배선을 연결하기 위한 콘택 홀 또한 동시에 형성한다.
그런 다음, 상기 절연 기판(200) 상에 스퍼터링 등의 방법으로 Ni 등의 결정화 유도 금속막(260)을 증착한다.
도 2c를 참조하면, 로(furnace)에서 열처리하여 상기 활성층(220)의 비정질 실리콘막을 다결정 실리콘막으로 결정화한다.
이때, 상기 콘택 홀(251, 255) 내의 결정화 유도 금속막(260)의 하부 영역(221a, 225a)의 비정질 실리콘은 MIC 방법에 의해 결정화되고, 그 이외의 영역(221b, 225b)의 비정질 실리콘은 MILC 방법에 의해 결정화된다.
도 2d를 참조하면, 상기 결정화 유도 금속막(260)을 제거하고, 소오스/드레인 전극(271, 275)을 형성하여 박막 트랜지스터를 형성한다.
그러나, 상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 로(furnace)에서 열처리하여 활성층을 결정화하는 공정에서, 게이트 전극의 산화가 발생하는 문제점이 있다. 이는 상기 소오스/드레인 영역을 노출시키는 콘택 홀과 게이트 전극에 배선을 연결하기 위한 콘택 홀을 동시에 형성함으로써, 게이트 전극의 일부분이 노출되어 산화되기 때문이다.
또한, 상기한 게이트 전극의 산화를 방지하기 위하여 마스크를 도입하여 상기 게이트 전극의 콘택 홀을 덮고 결정화하는 공정이 도입되었으나, 추가적인 마스크의 도입으로 인하여 공정이 복잡해지며, 공정시간이 길어지는 문제점이 있다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 산화 방지막을 절연 기판 전면에 형성하고 MILC를 수행함으로써, 게이트 전극의 산화를 방지하는 박막 트랜지스터를 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 포함하며, 상기 콘택 홀은 콘택 홀 사이즈의 균일도가 3% 내지 7%인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 포함하며, 상기 콘택 홀은 콘택 홀 사이즈의 STD가 0.15 이상 0.30 미만인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연 기판 상에 비정질 실리콘의 활성층을 형성하는 단계와; 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 활성층에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와; 상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 형성하는 단계와; 상기 콘택 홀을 통하여 노출되는 소오스/드레인 영역에 결정화 유도 금속막을 형성하는 단계와; 상기 결정화 유도 금속막 상에 산화 방지막을 형성하는 단계와; MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와; 상기 결정화 유도 금속막과 산화 방지막을 동시에 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법를 제공하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 절연 기판(300) 상에 상기 절연 기판(300)으로부터 금속 이온 등의 불순물이 확산되어 다결정 실리콘의 활성층에 침투되는 것을 방지하기 위한 버퍼층(310, buffer layer; diffusion barrier)을 형성한다.
그런 다음, 상기 버퍼층(310) 상에 비정질 실리콘을 증착하고, 패터닝하여 비정질 실리콘으로 이루어지는 활성층(320)을 형성한다.
도 3b를 참조하면, 상기 활성층(320)을 구비하는 절연 기판 전면에 게이트 절연막(330)과 게이트 전극 물질을 순차적으로 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(340)을 형성한다.
상기 게이트 전극(340)을 형성한 후, 상기 게이트 전극(340)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(320)에 소오스/드레인 영역(321, 325)을 형성한다. 이때, 상기 소오스/드레인 영역 사이의 영역은 채널 영역(323)으로 작용한다.
도 3c를 참조하면, 상기 게이트 전극(340)을 구비하는 절연 기판(300) 상에 층간 절연막(350)을 증착하고 패터닝하여, 상기 소오스/드레인 영역(321, 325)의 일부분을 노출시키는 콘택 홀(351, 355)을 형성한다. 이때, 상기 소오스/드레인 영역(321, 325)의 일부분을 노출시키는 콘택 홀(351, 355)을 형성함과 동시에 상기 게이트 전극(340)에 배선을 연결하기 위한 콘택 홀(도면상에는 미 도시)을 동시에 형성한다.
도 3d를 참조하면, 상기 콘택 홀(351, 355)을 형성한 후, 상기 절연 기판(300) 상에 Ni 등의 결정화 유도 금속막(360)을 증착한다. 이때, 상기 결정화 유도 금속은 상기 비정질 실리콘으로 이루어지는 활성층(320)과 반응하여 실리사이드를 형성하게 되며, 층간 절연막 상에 형성된 결정화 유도 금속막은 층간 절연막과 반응하지 않는다.
상기 결정화 유도 금속막(360)을 증착한 후, 상기 절연 기판(300) 전면에 산화막 등으로 이루어지는 게이트 전극 산화 방지막(370)을 형성한다. 상기 산화 방지막(370)은 이후에 수행되는 열처리에 의한 비정질 실리콘의 결정화 공정에서 상기 게이트 전극(340)이 산화하는 것을 방지하는 역할을 한다.
그런 다음, 로(furnace)에서 열처리하여 상기 활성층(320)의 비정질 실리콘을 다결정 실리콘으로 결정화한다.
이때, 상기 콘택 홀(351, 355) 내의 금속막(360)이 증착된 부분의 하부 영역(321a, 325a)은 MIC 방법에 의하여 결정화되고, 그 이외의 영역(321b, 325b)은 MILC 방법에 의해 결정화되므로, 상기 채널 영역(323) 내에 MIC와 MILC의 경계면이 위치하지 않게 되어 소자의 특성 저하를 방지할 수 있다.
도 3e를 참조하면, 상기 결정화 유도 금속막(360)과 상기 산화 방지막(370)을 동시에 식각하여 제거한다. 이때, 상기 결정화 유도 금속막(360)과 산화 방지막(370)을 동시에 식각함으로써, 상기 소오스/드레인 영역(321, 325)과 게이트 전극(340)의 일부분을 노출시키는 콘택 홀 사이즈가 일정한 정도를 나타내는 콘택 홀 사이즈의 균일도(uniformity)와, STD(standard deviation)가 증가한다. 이는 상기 결정화 유도 금속막과 절연막을 동시에 식각하는 과정에서 상기 콘택 홀의 일부분이 불균일하게 식각되기 때문이다.
하기의 표 1은 산화 방지막 제거 전ㆍ후의 콘택 홀의 변화를 나타내는 표이다.
| 산화 방지막 제거 전의 콘택 홀 사이즈 | 산화 방지막 제거 후의 콘택 홀 사이즈 | |
| 실시예 1 | 6.33㎛ | 7㎛ |
| 실시예 2 | 6.55㎛ | 7.44㎛ |
| 실시예 3 | 6.22㎛ | 7.44㎛ |
| 실시예 4 | 6.33㎛ | 6.77㎛ |
| 실시예 5 | 6.33㎛ | 7.22㎛ |
| AVG. | 6.352㎛ | 7.174㎛ |
| STD | 0.120499 | 0.29031 |
| Max | 6.55㎛ | 7.44㎛ |
| Min | 6.22㎛ | 6.77㎛ |
| Unif. | 2.597607 | 4.66964 |
상기 제 1 내지 제 5 실시예를 참조하면, 상기 산화 방지막(370)을 제거한 후의 콘택 홀의 평균 사이즈는 6.352㎛에서 7.174㎛로 증가하며, 콘택 홀 사이즈의 균일도는 식각 불균일로 인하여 2.597607%에서 4.66964%로 증가함을 알 수 있다.
또한, 상기 산화 방지막(370)을 제거한 후의 콘택 홀 사이즈의 STD는 0.120499에서 0.29031로 증가함을 알 수 있다.
도 3f를 참조하면, 상기 절연 기판(300) 상에 소정의 도전물질을 증착하고 패터닝하여 소오스/드레인 전극(381, 385)을 형성하여 박막 트랜지스터를 형성한 다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 로(furnace)에서 열처리하여 비정질 실리콘을 결정화하여 폴리 실리콘을 형성하는 공정에서, 게이트 전극의 산화를 방지하여 박막 트랜지스터의 특성 저하를 방지할 수 있다.
또한, 게이트 전극(340)의 산화를 방지하기 위한 추가적인 마스크를 사용하지 않으므로, 공정 시간의 단축이 가능하며, 제조 단가를 절감할 수 있다.
상기한 바와 같이 본 발명에 따르면, 본 발명은 산화 방지막을 절연 기판 전면에 형성하고 MILC를 수행함으로써, 게이트 전극의 산화를 방지하는 박막 트랜지스터를 제공할 수 있다.
또한, 본 발명은 게이트 전극의 산화를 방지하기 위한 추가적인 마스크가 없어 공정을 단순화하는 박막 트랜지스터의 제조 방법을 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 기판 상에 형성되며, 소오스/드레인 영역을 구비하는 활성층과;게이트 절연막 상에 형성된 게이트 전극과;상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 포함하며,상기 콘택 홀은 콘택 홀 사이즈의 균일도가 3% 내지 7%인 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 형성되며, 소오스/드레인 영역을 구비하는 활성층과;게이트 절연막 상에 형성된 게이트 전극과;상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 포함하며,상기 콘택 홀은 콘택 홀 사이즈의 STD가 0.15 이상 0.30 미만인 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 비정질 실리콘의 활성층을 형성하는 단계와;게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 활성층에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와;상기 소오스/드레인 영역 및 게이트 전극의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막을 형성하는 단계와;상기 콘택 홀을 통하여 노출되는 소오스/드레인 영역에 결정화 유도 금속막을 형성하는 단계와;상기 결정화 유도 금속막 상에 산화 방지막을 형성하는 단계와;MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와;상기 결정화 유도 금속막과 산화 방지막을 동시에 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 3항에 있어서,상기 콘택 홀 사이즈의 균일도는 3% 내지 7%인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 3항에 있어서,상기 콘택 홀 사이즈의 STD는 0.15 이상 0.30 미만인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030068468A KR100543006B1 (ko) | 2003-10-01 | 2003-10-01 | 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030068468A KR100543006B1 (ko) | 2003-10-01 | 2003-10-01 | 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050032415A KR20050032415A (ko) | 2005-04-07 |
| KR100543006B1 true KR100543006B1 (ko) | 2006-01-20 |
Family
ID=37236943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030068468A KR100543006B1 (ko) | 2003-10-01 | 2003-10-01 | 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100543006B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101675113B1 (ko) * | 2010-01-08 | 2016-11-11 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
| KR101035662B1 (ko) * | 2010-02-26 | 2011-05-23 | 서울대학교산학협력단 | 박막 트랜지스터 |
-
2003
- 2003-10-01 KR KR1020030068468A patent/KR100543006B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050032415A (ko) | 2005-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05109737A (ja) | 薄膜トランジスタの製造方法 | |
| KR100440083B1 (ko) | 반도체박막제작방법 | |
| KR100611224B1 (ko) | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 | |
| KR100745031B1 (ko) | 탑 게이트 박막 트랜지스터와 그 제조 방법 | |
| JPH06132303A (ja) | 薄膜トランジスタおよびその作製方法 | |
| KR100611744B1 (ko) | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 | |
| US5830786A (en) | Process for fabricating electronic circuits with anodically oxidized scandium doped aluminum wiring | |
| KR100543006B1 (ko) | 금속 유도화 측면 결정화 방법을 이용한 박막 트랜지스터및 그의 제조 방법 | |
| KR100635038B1 (ko) | 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 | |
| KR100685391B1 (ko) | 박막 트랜지스터와 그의 제조방법 및 박막 트랜지스터를포함하는 평판 표시 장치 | |
| KR20000038822A (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100635068B1 (ko) | 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 | |
| JPH04360581A (ja) | 電界効果型トランジスタの製造方法 | |
| KR100507344B1 (ko) | 박막 트랜지스터 및 그의 제조 방법 | |
| KR100624961B1 (ko) | 메탈 게이트를 채용한 트랜지스터 제조방법 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| CN110581177A (zh) | 阵列基板及其制备方法 | |
| KR100570999B1 (ko) | 금속 유도 측면 결정화 방법을 사용하여 제조되는 박막트랜지스터 | |
| KR100338106B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR960004087B1 (ko) | 자기 정렬된 실리사이드에 의한 콘택트홀 형성 방법 | |
| KR100697379B1 (ko) | 다결정실리콘 박막트랜지스터 제조방법 | |
| JP3293837B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR970005704B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR960011639B1 (ko) | 티타늄 실리사이드를 이용한 얇은 접합 형성 방법 | |
| JPH10333185A (ja) | 半導体装置およびその製造方法ならびにｔｆｔ型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140102 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151230 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180102 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190102 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20191223 Year of fee payment: 15 |