KR100570999B1 - 금속 유도 측면 결정화 방법을 사용하여 제조되는 박막트랜지스터 - Google Patents

금속 유도 측면 결정화 방법을 사용하여 제조되는 박막트랜지스터 Download PDF

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Abstract

본 발명은 금속 유도 측면 결정화 방법(MILC, Metal Induced Lateral Crystallization)을 사용하여 제조되는 박막 트랜지스터에 관한 것으로, 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과; 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 영역 방향으로의 최선단과 채널 영역의 거리(L)는 1㎛이상인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
박막 트랜지스터, 결정화 유도 패턴, MILC

Description

금속 유도 측면 결정화 방법을 사용하여 제조되는 박막 트랜지스터{Thin Film Transistor fabricating by using MILC}
도 1은 종래의 박막 트랜지스터를 설명하기 위한 평면도.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 4a는 채널 영역과 MIC/MILC 경계면의 채널 방향으로의 최선단의 거리에 따른 박막 트랜지스터의 문턱 전압의 변화를 나타내는 도면이며, 도 4b는 채널 영역과 MIC/MILC 경계면의 거리에 따른 박막 트랜지스터의 전하 이동도의 변화를 나타내는 도면.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도.
(도면의 주요 부위에 대한 부호의 설명)
300; 절연 기판 310; 버퍼층
310; 활성층 321, 325; 소오스/드레인 영역
323; 채널 영역 330; 게이트 절연막
340; 게이트 전극 350; 층간 절연막
351, 355, 357; 결정화 유도 패턴
360; 결정화 유도 금속막 371, 375; 소오스/드레인 전극
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 금속 유도 측면 결정화 방법(MILC, Metal Induced Lateral Crystallization)을 사용하여 제조되는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터의 활성층으로 사용되는 다결정 실리콘막을 형성하는 방법은 절연 기판 상에 비정질 실리콘막을 증착한 다음, 소정의 온도에서 결정화하여 다결정 실리콘막을 형성하는 방법을 이용하였다.
상기 비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.
그러나, SPC 방법은 높은 결정화 온도 및 장시간의 공정 시간이 소요되는 문제점이 있으며, ELA 방법은 고가의 장비 투자 및 레이저의 불안정성에 기인하는 시간적, 공간적 불균일성과 레이저에 따른 줄무늬 결함이 발생하는 문제점이 있다.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정 온도 및 공정 시간이 짧은 장점이 있다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1은 종래의 박막 트랜지스터를 설명하기 위한 평면도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 1에 도시된 박막 트랜지스터는 소오스/드레인 영역(S, D)을 구비하며, MILC방법에 의하여 결정화된 활성층(110)과, 게이트 전극(120)과, 상기 활성층(110)의 소오스/드레인 영역(S, D)의 일부분을 노출시키는 콘택 홀(130)을 구비한다.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정단면도로서, 도 1의 I-I` 라인의 단면도이다.
도 2a를 참조하면, 버퍼층(210)을 구비하는 절연 기판(200) 상에 비정질 실리콘을 증착하고, 패터닝하여 버퍼층 상에 비정질 실리콘으로 이루어진 활성층(220)을 형성한다.
상기 활성층(220)을 형성한 후, 상기 절연 기판(200) 상에 게이트 절연막(230)과 게이트 전극 물질을 순차 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(240)을 형성한다.
상기 게이트 전극(240)을 형성한 후, 상기 게이트 전극(240)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(220)에 소오스/드레인 영역(221, 225)을 형성한다. 이때, 상기 소오스/드레인 영역(221, 225) 사이의 영역은 채널 영역(223)으로 작용한다.
도 2b를 참조하면, 상기 게이트 전극(240)을 구비하는 절연 기판(200) 상에 층간 절연막(250)을 증착하고, 상기 소오스/드레인 영역(221, 225)의 일부분을 노출시키는 콘택 홀(251, 255)을 형성한다.
그런 다음, 상기 절연 기판(200) 상에 스퍼터링 등의 방법으로 Ni 등의 결정화 유도 금속막(260)을 증착한다.
도 2c를 참조하면, 로(furnace)에서 열처리하여 상기 활성층(220)의 비정질 실리콘막을 다결정 실리콘막으로 결정화한다.
이때, 상기 콘택 홀(251, 255) 내의 결정화 유도 금속막(260)의 하부 영역(221a, 225a)의 비정질 실리콘은 MIC 방법에 의해 결정화되고, 상기 MIC 방법에 의하여 결정화된 영역의 외곽, 즉 MIC/MILC 경계면에서 MILC 결정화가 진행되어 그 이외의 영역(221b, 225b)의 비정질 실리콘은 MILC 방법에 의해 결정화된다.
또한, 상기 MILC 결정화 시에 상기 콘택 홀(251, 255)은 상기 채널 영역(223)에 근접하게 형성될수록 결정화 공정 시간이 짧아질 수 있다.
도 2d를 참조하면, 상기 결정화 유도 금속막(260)을 제거하고, 소오스/드레인 전극(271, 275)을 형성하여 박막 트랜지스터를 형성한다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 상기 콘택 홀(251, 255) 에지 하부의 MIC/MILC 경계면이 상기 채널 영역(223)에 근접하여 형성될수록 박막 트랜지스터의 전기적 특성이 저하되는 문제점이 있다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 MILC 결정화를 위한 결정화 유도 금속이 활성층 상에 형성되는 위치를 최적화함으로써, 특성 저하를 방지한 박막 트랜지스터를 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 절연막 상에 형성된 게이트 전극과; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과; 상기 결정화 유도 패턴 중 적어도 어느 하나를 통하여 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 영역 방향으로의 최선단과 채널 영역의 거리(L)는 1㎛이상이며, 상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 채널 영역 방향으로 가장 가까운 결정화 유도 패턴의 채널 방향으로의 최선단과 채널 영역의 거리(L1)와, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 방향으로의 폭(L2)과의 차이 이하인 것을 특징으로 하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 것이 바람직하다.
상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하는 것이 바람직하다.
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상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 어느 하나에 의하여 활성층이 노출되는 부분의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것이 바람직하다.
또한, 본 발명은 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 게이트 전극을 포함하며, 상기 활성층은 MIC 결정화 영역의 선단에서 시작되는 MILC 결정화 방법에 의해 결정화된 다결정 실리콘으로 이루어지며, 상기 MILC 결정화가 시작되는 MIC 결정화 영역의 선단 중 상기 채널 영역에 가장 가까운 지점과 상기 채널 영역 사이의 거리는 1㎛ 이상인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 MILC 결정화가 시작되는 MIC 결정화 영역의 선단 중 상기 채널 영역에 가장 가까운 MIC 결정화 영역의 선단과 상기 채널 영역 사이의 거리는 1㎛ 이상이며, 상기 MIC 영역 중 상기 채널 영역에 가장 가까운 MIC 영역을 제외한 MIC 영역 중 상기 채널 영역에 가장 가까운 MIC 영역의 채널 영역 방향으로의 최선단과 상기 채널 영역 사이의 거리(L1)와, 상기 채널 영역에 가장 가까운 MIC 결정화 영역의 채널 방향으로의 폭(L2)의 차이 이하인 것이 바람직하다.
또한, 본 발명은 절연 기판 상에 비정질 실리콘으로 이루어지는 활성층을 형성하는 단계와; 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 활성층에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와; 상기 소오스/드레인 영역 각각의 일부분을 노출시키는 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막을 형성하는 단계와; 상기 절연 기판 전면에 결정화 유도 금속막을 증착하는 단계와; MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와; 상기 결정화 유도 패턴 중 적어도 어느 하나를 통하여 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하며, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 영역 방향으로의 최선단과 채널 영역의 거리(L)는 1㎛이상인 박막 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
상기 결정화 유도 금속막은 Ni로 이루어지는 것이 바람직하다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 절연 기판(300) 상에 상기 절연 기판(300)으로부터 금속 이온 등의 불순물이 확산되어 다결정 실리콘의 활성층에 침투되는 것을 방지하기 위한 버퍼층(310, buffer layer; diffusion barrier)을 형성한다.
그런 다음, 상기 버퍼층(310) 상에 비정질 실리콘을 증착하고, 패터닝하여 비정질 실리콘으로 이루어지는 활성층(320)을 형성한다.
도 3b를 참조하면, 상기 활성층(320)을 구비하는 절연 기판 전면에 게이트 절연막(330)과 게이트 전극 물질을 순차적으로 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(340)을 형성한다.
상기 게이트 전극(340)을 형성한 후, 상기 게이트 전극(340)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(320)에 소오스/드레인 영역(321, 325)을 형성한다. 이때, 상기 소오스/드레인 영역(321, 325) 사이의 영역은 채널 영역(323)으로 작용한다.
도 3c를 참조하면, 상기 게이트 전극(340)을 구비하는 절연 기판(300) 상에 층간 절연막(350)을 증착하고 패터닝하여, 상기 소오스/드레인 영역(321, 325)의 일부분을 노출시키는 MILC 결정화 유도 금속을 증착하기 위한 다수의 패턴(351, 355, 357, 이하 "결정화 유도 패턴"이라 함)을 형성한다.
이때, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)을 제외한 나머지 결정화 유도 패턴(351, 355) 중 적어도 하나의 결정화 유도 패턴은 종래의 MILC 결정화 방법을 통하여 제조되는 박막 트랜지스터의 콘택 홀과 동일한 역할을 수행한다. 즉, 상기 활성층(320)의 결정화를 위한 결정화 유도 금속을 증착하기 위해 활성층(320)을 노출시키는 역할 및 상기 소오스/드레인 영역(321, 325)과 이후에 형성되는 소오스/드레인 전극이 전기적으로 연결되는 데에 기여한다.
하편, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)은 MILC 결정화에만 기여하며, 종래의 콘택 홀과는 달리 상기 소오스/드레인 영역(321, 325)과 이후에 형성되는 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는다.
또한, 상기 결정화 유도 패턴(357) 중 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)에 의하여 노출되는 활성층(320)의 폭(W)은 도 5에 도시된 바와 같이, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)을 제외한 결정화 유도 패턴(351, 355)에 의하여 노출되는 부분의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 활성층(320)의 폭과 동일한 것이 바람직하다. 이는 상기 결정화 유도 패턴(357)에 의하여 활성층(320)이 노출되는 부분의 폭이 크기가 클수록 MILC 결정화의 균일성이 증가하기 때문이다.
또한, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)의 채널 영역(323) 방향으로의 최선단과 상기 채널 영역(323)과의 거리는 1㎛ 이상으로 하는 것이 바람직하다. 이는 이후의 MILC 결정화 공정시에 MIC/MILC 경계면이 형성되는 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)의 에지부(edge) 최선단의 위치를 1㎛이상으로 함으로써, 상기 결정화 유도 금속이 MILC 결정화 시에 확산을 통하여 상기 채널 영역(323)으로 침투하여 박막 트랜지스터의 특성이 저하되는 것을 방지하기 위함이다.
도 3d를 참조하면, 상기 결정화 유도 패턴(357)을 형성한 후, 상기 절연 기판(300) 상에 Ni 등의 결정화 유도 금속막(360)을 증착한다. 이때, 상기 결정화 유 도 금속막(360)은 상기 비정질 실리콘으로 이루어지는 활성층(320)과 반응하여 실리사이드를 형성하게 되며, 층간 절연막(350) 상에 형성된 결정화 유도 금속막(360)은 층간 절연막(350)과 반응하지 않는다.
상기 결정화 유도 금속막(360)을 증착한 다음, 로(furnace)에서 열처리하여 상기 활성층(320)의 비정질 실리콘을 다결정 실리콘으로 결정화한다.
이때, 상기 결정화 유도 패턴(351, 355, 357) 내의 결정화 유도 금속막(360)의 하부 영역(321a, 325a)의 비정질 실리콘은 MIC 방법에 의해 결정화되고, 상기 MIC 방법에 의하여 결정화된 영역의 에지부, 즉 MIC/MILC 경계면에서 MILC 결정화가 시작되어 상기 결정화 유도 패턴(351, 355, 357) 이외의 영역(321b, 325b)의 비정질 실리콘은 MILC 방법에 의해 결정화된다. 즉, 상기 MIC/MILC 경계면이 MILC 결정화의 시작점이 되어, 상기 비정질 실리콘을 결정화하는 것이다.
도 3e를 참조하면, 상기 결정화 유도 금속막(360)을 제거하고, 상기 절연 기판(300) 상에 소정의 도전물질을 증착하고 패터닝하여 소오스/드레인 전극(371, 375)을 형성하여 평판 표시 장치용 박막 트랜지스터를 형성한다.
상기 도전 물질의 식각 시에, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357) 내의 도전 물질을 일괄 식각하여 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)이 상기 소오스/드레인 전극(371, 375)이 상기 소오스/드레인 영역(321, 325)과 전기적으로 연결되지 않는 것이 바람직하다.
즉, 상기 채널 영역(323)에 가장 가까운 결정화 유도 패턴(357)을 제외한 나머지 결정화 유도 패턴(351, 355)은 박막 트랜지스터의 소오스/드레인 영역(321, 325)과 소오스/드레인 전극(371, 375)이 전기적으로 연결되는 데에 기여하는 콘택 홀과 동일한 역할을 수행한다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 결정화 유도 패턴(357)을 통하여 MILC 결정화 속도의 불균일 및 성장 속도 저하 등의 문제를 해결할 수 있다. 따라서, 상기 활성층(320)의 채널 영역(323)을 효과적으로 결정화시키며, 또한 채널 영역(323)의 결정화의 균일성을 향상시킬 수 있다.
한편, 도 4a는 채널 영역과 MIC/MILC 경계면의 채널 방향으로의 최선단의 거리에 따른 박막 트랜지스터의 문턱 전압의 변화를 나타내는 도면이며, 도 4b는 채널 영역과 MIC/MILC 경계면의 거리에 따른 박막 트랜지스터의 전하 이동도의 변화를 나타내는 도면이다.
도 4a를 참조하면, 채널 영역과 MIC/MILC 경계면의 거리가 0.5㎛ 이하에서는 박막 트랜지스터의 문턱 전압이 증가하며, 0.5㎛이상에서 일정한 값을 갖는 것을 알 수 있다. 따라서, 채널 영역과 MIC/MILC 경계면의 거리가 0.5㎛ 이상이 되어야 함을 알 수 있다.
도 4b를 참조하면, 채널 영역과 MIC/MILC 경계면의 거리가 1㎛ 이하에서는 박막 트랜지스터의 전하 이동도가 감소하며, 1㎛ 이상에서 일정한 값을 갖는 것을 알 수 있다. 따라서, 채널 영역과 MIC/MILC 경계면의 거리가 1㎛ 이상이 되어야 함을 알 수 있다.
즉, 채널 영역과 MIC/MILC 경계면의 거리를 1㎛ 이상으로 유지하여야 박막 트랜지스터의 특성 저하를 방지할 수 있음을 알 수 있다.
한편, 도 5는 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도로써, 박막 트랜지스터의 활성층과 게이트 전극에 한정하여 도시한 것이다. 도 5에 따른 박막 트랜지스터의 결정화 유도 패턴(510, 520) 중 채널 영역(C)에 가장 가까운 결정화 유도 패턴(520)은 MILC 결정화 유도 금속을 증착하기 위하여 활성층(500)의 일부분을 노출시키지만, 상기 활성층(500)의 소오스/드레인 영역(S, D)과 소오스/드레인 전극(도면 상에는 미도시)이 전기적으로 연결되는 데에 기여하지 않는다.
도 5를 참조하면, 결정화 유도 패턴(520)의 채널 영역(C) 방향으로의 최선단, 즉, MIC/MILC 경계면의 채널 영역(C) 방향으로의 최선단의 거리(L) 조건은 하기와 같다.
활성층(500)의 소오스/드레인 영역(S, D) 중 어느 하나, 예를 들면 소오스 영역(S)에 형성된 결정화 유도 패턴(520)의 채널 영역(C) 방향으로의 최선단, 즉, MIC/MILC 경계면의 채널 영역(C) 방향으로의 최선단과 상기 채널 영역(C)과의 거리(L)는 상기 드레인 영역(D)에 형성된 MIC 영역 중 상기 채널 영역(C)에 가장 가까운 MIC 영역을 제외한 MIC 영역 중 상기 채널 영역에 가장 가까운 MIC 영역의 최선단, 즉 MIC/MILC 경계면과 상기 채널 영역 사이의 거리(L1)와 상기 드레인 영역(D)에서 채널 영역에 가장 가까운 MIC 결정화 영역의 채널 방향으로의 폭(L2)의 차이 이하인 것이 바람직하다.
도면의 참조부호 530은 게이트 전극이다.
한편, 도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 6에 따른 박막 트랜지스터는 콘택 홀과 동일한 역할을 수행하는 다수의 결정화 유도 패턴(610, 620)을 통하여 MILC 결정화 공정을 수행하여 형성된다.
즉, 상기 결정화 유도 패턴(610, 620)은 MILC 결정화 유도 금속을 증착하기 위하여 활성층(600)의 일부분을 노출시킴과 동시에, 상기 활성층(600)의 소오스/드레인 영역(S, D)과 소오스/드레인 전극(도면 상에는 미도시)이 전기적으로 연결되는 데에 기여한다.
도 6을 참조하면, 다수의 결정화 유도 패턴(610, 620) 중 채널 영역(C)에 가장 가깝게 형성된 결정화 유도 패턴(620)은 도 5의 결정화 유도 패턴과 같은 위치 조건을 만족하여야 한다. 즉, 상기 결정화 유도 패턴(610, 620) 중 채널 영역(C)에 가장 가깝게 형성된 결정화 유도 패턴(620)의 채널 영역(C) 방향으로의 최선단과 채널 영역(C)의 거리(L)는 1㎛ 이상이며, 상기 채널 영역(C) 방향으로 가장 가까운 결정화 유도 패턴(620)을 제외한 나머지 결정화 유도 패턴(610)의 채널 영역(C) 방향으로의 최선단과 채널 영역(C)의 거리(L1)와, 상기 채널 영역(C)에 가장 가깝게 형성된 결정화 유도 패턴(620)의 채널 영역(C) 방향으로의 폭(L2)과의 차이 이하인 것이 바람직하다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 MIC/MILC 경계면의 위치를 최적화함으로써, 결정화 유도 금속에 의한 상기 박막 트랜지스터의 전기적 특성의 저하를 방지하게 된다.
상기한 바와 같이 본 발명에 따르면, 본 발명은 MILC 결정화가 시작되는 MIC/MILC 경계면의 위치를 최적화함으로써, 특성 저하를 방지한 박막 트랜지스터를 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;
    게이트 절연막 상에 형성된 게이트 전극과;
    상기 소오스/드레인 영역 각각의 일부분을 노출시키는 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막과;
    상기 결정화 유도 패턴 중 적어도 어느 하나를 통하여 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 영역 방향으로의 최선단과 채널 영역의 거리(L)는 1㎛ 이상이며,
    상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 채널 영역 방향으로 가장 가까운 결정화 유도 패턴의 채널 방향으로의 최선단과 채널 영역의 거리(L1)와, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 방향으로의 폭(L2)과의 차이 이하인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴 은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하는 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 제 1항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 어느 하나에 의하여 활성층이 노출되는 부분의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴 에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
  7. 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;
    게이트 전극을 포함하며,
    상기 활성층은 MIC 결정화 영역의 선단에서 시작되는 MILC 결정화 방법에 의해 결정화된 다결정 실리콘으로 이루어지며,
    상기 MILC 결정화가 시작되는 MIC 결정화 영역의 선단 중 상기 채널 영역에 가장 가까운 MIC 결정화 영역의 선단과 상기 채널 영역 사이의 거리는 1㎛ 이상이며,
    상기 MIC 영역 중 상기 채널 영역에 가장 가까운 MIC 영역을 제외한 MIC 영역 중 상기 채널 영역에 가장 가까운 MIC 영역의 채널 영역 방향으로의 최선단과 상기 채널 영역 사이의 거리(L1)와, 상기 채널 영역에 가장 가까운 MIC 결정화 영역의 채널 방향으로의 폭(L2)과의 차이 이하인 것을 특징으로 하는 박막 트랜지스터.
  8. 삭제
  9. 기판 상에 비정질 실리콘으로 이루어지는 활성층을 형성하는 단계와;
    게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 활성층에 소정의 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계와;
    상기 소오스/드레인 영역 각각의 일부분을 노출시키는 적어도 하나의 결정화 유도 패턴을 구비하는 층간 절연막을 형성하는 단계와;
    상기 절연 기판 전면에 결정화 유도 금속막을 증착하는 단계와;
    MILC 방법을 이용하여 상기 비정질 실리콘의 활성층을 다결정 실리콘의 활성층으로 결정화하는 단계와;
    상기 결정화 유도 패턴 중 적어도 어느 하나를 통하여 상기 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하며,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 영역 방향으로의 최선단과 채널 영역의 거리(L)는 1㎛ 이상이며,
    상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 채널 영역 방향으로 가장 가까운 결정화 유도 패턴의 채널 방향으로의 최선단과 채널 영역의 거리(L1)와, 상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴의 채널 방향으로의 폭(L2)과의 차이 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 9항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 9항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴은 상기 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 삭제
  13. 제 9항에 있어서,
    상기 결정화 유도 금속막은 Ni로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제 9항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴 에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역에 가장 가까운 결정화 유도 패턴을 제외한 나머지 결정화 유도 패턴 중 어느 하나에 의하여 활성층이 노출되는 부분의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제 14항에 있어서,
    상기 결정화 유도 패턴 중 상기 채널 영역에 가장 가까운 결정화 유도 패턴에 의하여 활성층이 노출되는 부분의 폭은 상기 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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