CN1645630A - 薄膜晶体管及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000010409 thin film Substances 0.000 title claims abstract description 19
- 238000002425 crystallisation Methods 0.000 claims abstract description 95
- 230000008025 crystallization Effects 0.000 claims abstract description 95
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 230000001939 inductive effect Effects 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims 2
- 239000004020 conductor Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Abstract
本发明涉及一种通过金属诱导横向晶化工艺形成的薄膜晶体管及其制造方法。该薄膜晶体管包括具有源极/漏极区域和沟道区域的有源层、栅极电极、具有暴露每个源极/漏极区域的一部分的接触孔的绝缘层、和暴露有源层的一部分的晶化诱导图案。源极/漏极电极通过接触孔连接到源极/漏极区域，而晶化诱导图案并不将源极/漏极区域连接到源极/漏极电极。
Description
本申请要求申请日为2003年11月22日的韩国专利申请第10-2003-0083381号的优先权和权益，其全部内容在此引入作为参考。
技术领域
本发明涉及一种薄膜晶体管(TFT)及其制造方法，并特别涉及由金属诱导横向晶化(MILC)工艺形成的TFT及其制造方法。
背景技术
可以用作TFT的有源层的多晶硅层的形成方法，包括在绝缘衬底上沉积非晶硅层，然后在预定温度下使非晶硅层晶化。
非晶硅层的晶化可以采用固相晶化(SPC)、准分子激光退火(ELA)、金属诱导横向晶化(MILC)以及其他的类似方法进行。
然而，SPC法耗时长，并且需要很高的晶化温度。ELA法需要昂贵的设备，并且激光会导致不平度和条纹缺陷。
而MILC工艺需要相对低的处理温度和较短的工艺时间，并且可以采用传统的热处理设备。
图1示出的是传统TFT的有源层和栅极电极的平面图。
图1中示出的TFT包括采用MILC工艺晶化得到并具有源极/漏极区域S和D的有源层110、栅极电极120、和暴露部分源极/漏极区域S和D的接触孔130。
图2A、图2B、图2C和图2D是沿图1的I-I′线的剖面图，示出了传统TFT的制造方法。
参考图2A，非晶硅沉积在具有缓冲层210的绝缘衬底200上并对其构图以构成非晶硅有源层220。
在形成有源层220之后，栅极绝缘层230和栅极电极材料依次形成在衬底上，然后使栅极电极材料被构图以构成栅极电极240。
接下来，利用栅极电极240作为掩模，在有源层220中注入杂质以形成源极/漏极区域221和225。源极/漏极区域221和225之间的区域作为沟道区域223。
参考图2B，层间绝缘层250沉积在具有栅极电极240的衬底上，然后形成接触孔251和255以暴露部分源极/漏极区域221和225。
然后，晶化诱导金属层260(例如镍(Ni))，通过溅射或类似方法形成在衬底上。
参考图2C，在炉中热处理晶化诱导金属层260，使非晶硅有源层220晶化为多晶硅层。
位于晶化诱导金属层260的下方、接触孔251和255范围内的非晶硅区域221a和225a，通过金属诱导晶化(MIC)工艺晶化，而其余的非晶硅区域221b和225b通过MILC工艺晶化。
参考图2D，去除晶化诱导金属层260，沉积导电层并对其构图从而构成源极/漏极电极271和275，从而形成TFT。
通过上述方法制造的TFT中，接触孔可能有不同的尺寸，导致在形成接触孔251和255的工艺期间，可以用作一般刻蚀剂的HF缺少刻蚀一致性。此外，与有源层的整个宽度相比，接触孔只露出了有源层的一小部分。
在进行MILC工艺时，小的和不规则的接触孔尺寸会导致晶化速度不一致及降低晶化速度。因此，TFT的特性可能不稳定。
发明内容
本发明提供一种具有用于MILC的单独的晶化诱导图案的TFT及其制造方法。
将在下文详细描述本发明的其它特征，通过描述，这些特征在某种程度上可以显而易见，或者可通过本发明的实施认识到。
本发明公开了一种薄膜晶体管，包括具有源极/漏极区域和沟道区域的有源层以及栅极电极。绝缘层具有暴露每个源极/漏极区域的一部分的接触孔和暴露有源层的一部分的晶化诱导图案。源极/漏极电极分别通过接触孔与源极/漏极区域连接，而晶化诱导图案未将源极/漏极区域连接到源极/漏极电极。
本发明还公开了一种薄膜晶体管，包括具有源极/漏极区域和沟道区域的有源层，并且在栅极绝缘层上形成栅极电极。绝缘层具有暴露每个源极/漏极区域的一部分的接触孔和暴露有源层的一部分的晶化诱导图案。源极/漏极电极通过各自的接触孔连接到源极/漏极区域，并且在晶化诱导图案中形成保护层。晶化诱导图案和保护层未将源极/漏极区域连接到源极/漏极电极。
本发明还公开了一种薄膜晶体管的制造方法，该方法包括在绝缘衬底上用非晶硅形成有源层、在栅极绝缘层上形成栅极电极、及形成源极/漏极区域和沟道区域。形成绝缘层，其具有使每个源极/漏极区域的一部分暴露的接触孔和使有源层的一部分暴露的晶化诱导图案。在绝缘衬底的整个表面上沉积晶化诱导层，并且晶化有源层。形成源极/漏极电极并通过接触孔使其连接到源极/漏极区域，而晶化诱导图案未将源极/漏极区域连接到源极/漏极电极。
应当理解前面的概括描述和下面的详细描述是示范性和解释性的，这些描述的目的是提供如权利要求所述的本发明的进一步的解释。
附图说明
所附的附图，提供对本发明更进一步的理解，并将其引入说明书作为说明书的一部分，其示出了本发明的实施例并与文字描述一同来解释本发明的原理。其中：
图1示出了传统TFT的有源层和栅极电极的平面图。
图2A、图2B、图2C和图2D是沿图1的I-I′线的剖面图，其示出了传统TFT的制造方法。
图3A、图3B、图3C、图3D和图3E是示出根据本发明的第一实施例采用MILC工艺的TFT的制造方法的剖面图。
图4是示出根据本发明的第二实施例采用MILC工艺的TFT的制造方法的剖面图。
图5A、图5B、图5C、图5D和图5E是示出根据本发明的实施例，具有晶化诱导图案的TFT的有源层和栅极电极的平面图。
具体实施方式
下文将参照附图更详细的描述本发明，其中示出了本发明的示范实施例。然而，本发明能够以不同的形式实施，并且它们不应解释为对此处提出的实施例的限定。相反的，提供这些实施例是为了全面且完整地公开本发明，并向本领域的技术人员充分地表达本发明的范围。在这些附图中，为了清楚起见，放大了层和区域的厚度。整个说明书中相同的数字表示相同的元件。
第一实施例
图3A、图3B、图3C、图3D和图3E是示出根据本发明的第一实施例采用MILC工艺形成TFT的制造方法的剖面图。
本发明第一实施例的TFT包括具有源极/漏极区域321和325以及沟道区域323的有源层320、形成在栅极绝缘层330上的栅极电极340、具有分别使源极/漏极区域321和325的一部分暴露的接触孔351和355的层间绝缘层350、至少一个晶化诱导图案357、以及通过接触孔351和355连接到源极/漏极区域321和325的源极/漏极电极371和375。晶化诱导图案357未将源极/漏极区域321和325连接到源极/漏极电极371和375。
参考图3A，作为扩散阻挡层的缓冲层310防止诸如来自绝缘衬底300的金属离子等杂质扩散和渗透到接下来形成的多晶硅有源层。
接着，非晶硅沉积在缓冲层310上并对其构图以形成非晶硅有源层320。
参考图3B，栅极绝缘层330和栅极电极材料依次形成在衬底的整个表面上，并对栅极电极材料构图以构成栅极电极340。
在形成栅极电极340之后，将其作为掩模，在有源层320内注入杂质，从而形成源极/漏极区域321和325。在源极/漏极区域321和325之间的有源层320内的区域作为沟道区域323。
参考图3C，层间绝缘层350沉积在衬底上并对其构图以构成使源极/漏极区域321和325的一部分暴露的接触孔351和355。
在接触孔351和355形成时，形成作为用于沉积晶化诱导金属的图案的晶化诱导图案357。
晶化诱导图案357可以形成在沟道区域323和每个接触孔351和355之间。
换言之，从晶化诱导图案357到沟道区域323之间的距离优选地比从接触孔351和355到沟道区域323的距离短。
此外，由晶化诱导图案357暴露的有源层320的那部分的宽度最好比由接触孔暴露的有源层320的那部分的宽度要宽。更优选的是，由晶化诱导图案3 57暴露的有源层320的那部分的宽度与沟道区域323的宽度相同。由晶化诱导图案357暴露的那部分有源层320期望有宽的宽度，这是因为随此宽度的增加，MILC的一致性可以得到提高。
参考图3D，在形成接触孔351和355以及晶化诱导图案357之后，晶化诱导金属(例如镍)层360，沉积在衬底上。
晶化诱导金属层360与非晶硅层320发生反应形成硅化物，但是其并不与层间绝缘层350发生反应。
另外，晶化诱导金属层360的沉积厚度优选为50或更大，从而可以使其均匀地施加在晶化诱导图案357上。更优选地，它的沉积厚度可以为200或更大，这可以防止晶化诱导金属层360的不均匀沉积造成的MILC的不均匀性。
在沉积了晶化诱导金属层360之后，在炉中对其热处理，从而使有源层320的非晶硅晶化为多晶硅。
下部区域321a和325a相当于有源层320的由晶化诱导图案357及接触孔351和355暴露，并且在其上沉积晶化诱导金属层360的部分。在晶化过程中，下部区域321a和325a通过MIC工艺晶化，并且有源层320其余的区域321b和325b通过MILC工艺晶化。
参考图3E，去除残余的晶化诱导金属层360，以及在衬底上沉积导电材料，并对其构图以构成源极/漏极电极371和375，由此形成用于平板显示器的TFT。沉积在晶化诱导图案357中的导电材料可以通过刻蚀移除。
源极/漏极电极371和375通过接触孔351和355连接到有源层320的源极/漏极区域321和325，但是它们并不通过晶化诱导图案357连接到源极/漏极区域321和325。
尽管图中并未示出后续工序，但可以采用通常的制造平板显示器的方法。
在如上所述方法制造的TFT中，晶化诱导图案357可以防止生长速度的降低和MILC速度的不一致。因此，有源层320的沟道区域323可以有效地晶化，沟道区域323的晶化一致性也可以得到改善。
第二实施例
图4是示出根据本发明的第二实施例采用MILC工艺形成的TFT的剖面图。
根据本发明的第二实施例的TFT具有与第一实施例的TFT类似的结构。但是，其与第一实施例不同在于用于形成源极/漏极电极471和475的导电材料留在晶化诱导图案457中。
就像在第一实施例中那样，形成具有源极/漏极区域421和425及沟道区域423的有源层420、栅极电极440和具有晶化诱导图案457及接触孔451和455的层间绝缘层450。有源层420通过MIC和MILC工艺晶化为多晶硅，以及导电材料沉积在衬底上并对其构图以构成源极/漏极电极471和475。但是，与第一实施例不同，晶化诱导图案457中的导电材料并不通过整体刻蚀(bulk-etching)来移除。因此，这些导电材料的剩余部分形成钝化金属层477。
在适当的位置保留钝化金属层477，而不将其去除，由于未通过整体刻蚀将其去除，因此可以防止破坏它被沉积于其上的区域。换言之，导电材料用于形成钝化金属层477从而避免整体刻蚀破坏有源层320。
此外，优选钝化金属层477不将源极/漏极区域421和425连接到源极/漏极电极471和475，对晶化诱导图案457就是这样。
尽管图中并没有示出，接下来可以利用通常方法制造平板显示器。
图5A、图5B、图5C、图5D和图5E是示出根据本发明的一个实施例带有晶化诱导图案的TFT的有源层和栅极电极的平面图。
参考图5A、图5B、图5C、图5D和图5E，晶化诱导图案520可以具有不同的形状和位置。其可以形成在位于栅极电极530下方的沟道区域C和使有源层500的部分源极/漏极区域S和D露出的接触孔510之间。
从晶化诱导图案520到沟道区域C之间的距离优选短于从接触孔510到沟道区域C之间的距离。
由晶化诱导图案520暴露的那部分有源层500的宽度优选宽于一个接触孔510暴露的那部分有源层500的宽度。更优选的是，由晶化诱导图案520暴露出的那部分有源层500的宽度与沟道区域C露出的那部分有源层500的宽度相同。
此外，至少一个晶化诱导图案520优选形成在每个源极/漏极区域S和D中。
根据上述本发明的实施例，晶化诱导金属层在单独形成的晶化诱导图案中形成以进行MILC工艺，这可以防止MILC速度的不一致和生长速度降低。
从而，可以得到具有一致特性的TFT及其制造方法。
不脱离本发明的精神和范围而作出的改进和变化对于本领域的技术人员是显而易见的。因此，本发明意为覆盖在所附的权利要求的范围及其等效的范围内所作出的改进和变化。
Claims (20)
1.一种薄膜晶体管，其包括：
具有源极区域、漏极区域和沟道区域的有源层；
栅极电极；
绝缘层，具有暴露所述源极区域的一部分的第一接触孔，暴露所述漏极区域的一部分的第二接触孔，和暴露所述有源层的一部分的晶化诱导图案；和
通过所述第一接触孔连接到所述源极区域的源极电极，和通过所述第二接触孔连接到所述漏极区域的漏极电极，
其中所述晶化诱导图案不将所述源极区域连接到所述源极电极或不将所述漏极区域连接到所述漏极电极。
2.如权利要求1所述的薄膜晶体管，其中所述晶化诱导图案形成在所述沟道区域和一接触孔之间。
3.如权利要求1所述的薄膜晶体管，其中该有源层的由所述晶化诱导图案暴露的该部分的宽度大于该有源层的由接触孔暴露的该部分的宽度。
4.如权利要求3所述的薄膜晶体管，其中该有源层的由所述晶化诱导图案暴露出的该部分的宽度与所述沟道区域的宽度相同。
5.一种薄膜晶体管，包括：
具有源极区域、漏极区域和沟道区域的有源层；
栅极电极；
绝缘层，具有暴露所述源极区域的一部分的第一接触孔，暴露所述漏极区域的一部分的第二接触孔，和暴露所述有源层的一部分的晶化诱导图案；
通过所述第一接触孔连接到所述源极区域的源极电极，及通过所述第二接触孔连接到所述漏极区域的漏极电极；以及
形成在有源层的由所述晶化诱导图案暴露的该部分上的保护层，
其中所述晶化诱导图案和所述保护层不将所述源极区域连接到所述源极电极或不将所述漏极区域连接到所述漏极电极。
6.如权利要求5所述的薄膜晶体管，其中所述晶化诱导图案形成在接触孔和所述沟道区域之间。
7.如权利要求5所述的薄膜晶体管，其中有源层的由所述晶化诱导图案暴露的该部分的宽度大于有源层的由接触孔暴露的该部分的宽度。
8.如权利要求7所述的薄膜晶体管，其中有源层的由所述晶化诱导图案暴露的该部分的宽度与所述沟道区域的宽度相同。
9.如权利要求7所述的薄膜晶体管，其中所述保护层是金属层。
10.如权利要求7所述的薄膜晶体管，其中所述保护层由与所述源极电极和所述漏极电极相同的材料构成。
11.一种制造薄膜晶体管的方法，包括：
在绝缘衬底上形成非晶硅有源层；
在栅极绝缘层上形成栅极电极；
在所述有源层中形成源极区域、漏极区域和沟道区域；
形成暴露所述源极区域的一部分的第一接触孔、暴露所述漏极区域的一部分的第二接触孔、和暴露所述有源层的一部分的晶化诱导图案；
在所述绝缘衬底的整个表面上沉积晶化诱导层；
晶化所述有源层；以及
形成通过所述第一接触孔连接所述源极区域的源极电极，和通过所述第二接触孔连接所述漏极区域的漏极电极，
其中所述晶化诱导图案不将所述源极区域连接到所述源极电极或不将所述漏极区域连接到所述漏极电极。
12.如权利要求11所述的方法，其中所述晶化诱导层具有50或更大的厚度。
13.如权利要求12所述的方法，其中所述晶化诱导层具有200或更大的厚度。
14.如权利要求11所述的方法，其中所述晶化诱导层是金属层；以及
其中所述有源层通过金属诱导横向晶化工艺晶化。
15.如权利要求14所述的方法，其中所述金属层由Ni构成。
16.如权利要求11所述的方法，其中所述晶化诱导图案形成在一接触孔和所述沟道区域之间。
17.如权利要求11所述的方法，其中有源层的由所述晶化诱导图案暴露出的该部分的宽度大于有源层的由接触孔暴露的该部分的宽度。
18.如权利要求17所述的方法，其中有源层的由所述晶化诱导图案暴露的该部分的宽度与所述沟道区域的宽度相同。
19.如权利要求11所述的方法，还包括：
在有源层的由晶化诱导图案暴露的该部分上形成保护层，
其中该保护层并不将所述源极区域连接到所述源极电极或不将所述漏极区域连接到所述漏极电极。
20.如权利要求19所述的方法，其中所述保护层是由与所述源极电极和所述漏极电极相同的材料构成的钝化金属层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030083381A KR100611224B1 (ko) | 2003-11-22 | 2003-11-22 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| KR83381/03 | 2003-11-22 | ||
| KR83381/2003 | 2003-11-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1645630A true CN1645630A (zh) | 2005-07-27 |
| CN100388508C CN100388508C (zh) | 2008-05-14 |
Family
ID=34587995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100997543A Active CN100388508C (zh) | 2003-11-22 | 2004-11-22 | 薄膜晶体管及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7202501B2 (zh) |
| JP (1) | JP4202987B2 (zh) |
| KR (1) | KR100611224B1 (zh) |
| CN (1) | CN100388508C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112420849A (zh) * | 2020-11-09 | 2021-02-26 | 昆山龙腾光电股份有限公司 | 金属氧化物薄膜晶体管及其制作方法 |
| WO2023184095A1 (zh) * | 2022-03-28 | 2023-10-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示基板、显示装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611744B1 (ko) | 2003-11-22 | 2006-08-10 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| KR100686442B1 (ko) * | 2004-06-30 | 2007-02-23 | 네오폴리((주)) | 부식 방지층을 이용한 금속유도측면결정화법에 의한 박막 트랜지스터의 제조방법 |
| KR100624427B1 (ko) * | 2004-07-08 | 2006-09-19 | 삼성전자주식회사 | 다결정 실리콘 제조방법 및 이를 이용하는 반도체 소자의제조방법 |
| KR100776362B1 (ko) * | 2004-12-03 | 2007-11-15 | 네오폴리((주)) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 |
| KR100703467B1 (ko) * | 2005-01-07 | 2007-04-03 | 삼성에스디아이 주식회사 | 박막트랜지스터 |
| KR100875432B1 (ko) * | 2007-05-31 | 2008-12-22 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 |
| KR100889626B1 (ko) * | 2007-08-22 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법 |
| KR100889627B1 (ko) | 2007-08-23 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 |
| KR100982310B1 (ko) | 2008-03-27 | 2010-09-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR100989136B1 (ko) | 2008-04-11 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR101002664B1 (ko) | 2008-07-02 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치 |
| KR101002666B1 (ko) * | 2008-07-14 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR101041144B1 (ko) * | 2009-08-13 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 |
| KR101283008B1 (ko) | 2010-12-23 | 2013-07-05 | 주승기 | 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법 |
| CN102751200B (zh) * | 2012-06-29 | 2015-06-10 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制造方法 |
| JP2014179465A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| CN113454792A (zh) * | 2018-12-27 | 2021-09-28 | 深圳市柔宇科技股份有限公司 | 一种功能器件及其制造方法 |
| JP2022087756A (ja) * | 2020-12-01 | 2022-06-13 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3662263B2 (ja) | 1993-02-15 | 2005-06-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6011275A (en) * | 1996-12-30 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US5940693A (en) * | 1997-07-15 | 1999-08-17 | Sharp Laboratories Of America, Inc. | Selective silicide thin-film transistor and method for same |
| GB0006958D0 (en) * | 2000-03-23 | 2000-05-10 | Koninkl Philips Electronics Nv | Method of manufacturing a transistor |
| KR100439345B1 (ko) | 2000-10-31 | 2004-07-07 | 피티플러스(주) | 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법 |
| KR100390522B1 (ko) | 2000-12-01 | 2003-07-07 | 피티플러스(주) | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
| KR100378259B1 (ko) * | 2001-01-20 | 2003-03-29 | 주승기 | 결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치 |
| TW546846B (en) * | 2001-05-30 | 2003-08-11 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
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-
2003
- 2003-11-22 KR KR1020030083381A patent/KR100611224B1/ko active IP Right Grant
-
2004
- 2004-09-14 JP JP2004266271A patent/JP4202987B2/ja active Active
- 2004-11-17 US US10/989,642 patent/US7202501B2/en active Active
- 2004-11-22 CN CNB2004100997543A patent/CN100388508C/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2005159305A (ja) | 2005-06-16 |
| KR100611224B1 (ko) | 2006-08-09 |
| KR20050049684A (ko) | 2005-05-27 |
| US7202501B2 (en) | 2007-04-10 |
| CN100388508C (zh) | 2008-05-14 |
| JP4202987B2 (ja) | 2008-12-24 |
| US20050110022A1 (en) | 2005-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20090109 Address after: Gyeonggi Do, South Korea Patentee after: Samsung Mobile Display Co., Ltd. Address before: Gyeonggi Do, South Korea Patentee before: Samsung SDI Co., Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SAMSUNG MOBILE DISPLAY CO., LTD. Free format text: FORMER OWNER: SAMSUNG SDI CO., LTD. Effective date: 20090109 |
|
| ASS | Succession or assignment of patent right |
Owner name: SAMSUNG DISPLAY CO., LTD. Free format text: FORMER OWNER: SAMSUNG MOBILE DISPLAY CO., LTD. Effective date: 20121018 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121018 Address after: Gyeonggi Do, South Korea Patentee after: Samsung Display Co., Ltd. Address before: Gyeonggi Do, South Korea Patentee before: Samsung Mobile Display Co., Ltd. |