KR20050049685A - 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 - Google Patents

금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 Download PDF

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Abstract

본 발명은 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터에 관한 것으로, 본 발명은 소오스/드레인 영역 및 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며, 상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며, MILC 결정화면이 채널 영역 이외의 영역에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.

Description

금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터{Thin Film Transistor using MILC}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 금속 유도 측면 결정화 방법(MILC, Metal Induced Lateral Crystallization)을 이용한 박막 트랜지스터에 관한 것이다.
박막 트랜지스터의 활성층으로 사용되는 다결정 실리콘막을 형성하는 방법은 절연 기판 상에 비정질 실리콘막을 증착한 다음, 소정의 온도에서 결정화하여 다결정 실리콘막을 형성하는 방법을 이용하였다.
상기 비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.
그러나, SPC 방법은 높은 결정화 온도 및 장시간의 공정 시간이 소요되는 문제점이 있으며, ELA 방법은 고가의 장비 투자 및 레이저의 불안정성에 기인하는 시간적, 공간적 불균일성과 레이저에 따른 줄무늬 결함이 발생하는 문제점이 있다.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정 온도 및 공정 시간이 짧은 장점이 있다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1은 종래의 박막 트랜지스터의 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 1에 도시된 박막 트랜지스터는 소오스/드레인 영역(S, D) 및 채널 영역(C)을 구비하며, MILC방법에 의하여 결정화된 활성층(110)과, 게이트 전극(140)과, 상기 활성층(110)의 소오스/드레인 영역(S, D)의 일부분을 노출시키는 콘택 홀(120)을 구비한다. 상기 활성층(110)의 채널 영역(C)의 중앙에는 MILC 결정화면(130)이 위치한다.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정단면도로서, 도 1의 I-I` 라인의 단면도이다.
도 2a를 참조하면, 버퍼층(210)을 구비하는 절연 기판(200) 상에 비정질 실리콘을 증착하고, 패터닝하여 버퍼층 상에 비정질 실리콘으로 이루어진 활성층(220)을 형성한다.
상기 활성층(220)을 형성한 후, 상기 절연 기판(200) 상에 게이트 절연막(230)과 게이트 전극 물질을 순차 형성하고, 상기 게이트 전극 물질을 패터닝하여 2개의 게이트 전극(240)을 형성한다.
상기 2개의 게이트 전극(240)을 형성한 후, 상기 게이트 전극(240)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(220)에 소오스/드레인 영역(221, 225)을 형성한다. 이때, 상기 소오스/드레인 영역(221, 225) 사이의 영역은 채널 영역(223)으로 작용한다.
도 2b를 참조하면, 그런 다음, 상기 2개의 게이트 전극(240)을 구비하는 절연 기판(200) 상에 층간 절연막(250)을 증착하고, 상기 소오스/드레인 영역(221, 225)의 일부분을 노출시키는 콘택 홀(251, 255)을 형성한다.
그런 다음, 상기 절연 기판(200) 상에 스퍼터링 등의 방법으로 Ni 등의 결정화 유도 금속막(260)을 증착한다.
도 2c를 참조하면, 로(furnace)에서 열처리하여 상기 활성층(220)의 비정질 실리콘막을 다결정 실리콘막으로 결정화한다.
이때, 상기 콘택 홀(251, 255) 내의 결정화 유도 금속막(260)의 하부 영역(221a, 225a)의 비정질 실리콘은 MIC 방법에 의해 결정화되고, 그 이외의 영역(221b, 225b)의 비정질 실리콘은 MILC 방법에 의해 결정화된다.
도 2d를 참조하면, 상기 결정화 유도 금속막(260)을 제거하고, 소오스/드레인 전극(271, 275)을 형성하여 평판 표시 장치용 박막 트랜지스터를 형성한다.
그러나, 상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 채널 영역(223) 내에 MILC 결정화에 의한 결정이 만나는 MILC 결정화면이 채널 영역(223) 내부에 존재하게 되어 박막 트랜지스터의 전기적 특성에 악영향을 미치게 된다. 이는 상기 MILC 결정화면이 상기 채널 영역(223)에 존재하는 경우에 전하의 이동을 방해하는 트랩(trap)으로 작용하기 때문이다.
또한, 상기 MILC 결정화면이 듀얼 채널을 사용하는 듀얼 게이트 박막 트랜지스터의 경우에는 듀얼 채널 사이에 정확하게 대칭적으로 위치하여야 하나 결정화 속도의 불균일로 인하여 상기 MILC 결정화면이 채널 영역에 위치하여 박막 트랜지스터의 전기적 특성이 저하되는 문제점이 발생한다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 활성층의 채널 영역 이외의 영역에 MILC 결정화면을 형성하여 전기적 특성이 우수한 박막 트랜지스터를 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 소오스/드레인 영역 및 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며, 상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며, MILC 결정화면이 채널 영역 이외의 영역에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 영역 중 어느 하나에 형성되어 상기 채널 영역에 보다 가깝게 위치하는 상기 콘택 홀과 상기 채널 영역의 거리는 상기 소오스/드레인 영역 중 다른 하나에 위치하는 콘택 홀과 채널 영역 사이의 거리에서 채널 영역의 길이에 MILC 결정화면이 채널 영역 이외의 영역에 형성되도록 하는 상호 계수를 곱한 것을 뺀 거리 이하인 것이 바람직하다.
상기 소오스 영역에 위치하는 콘택 홀은 상기 드레인 영역에 위치하는 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성된다.
상기 드레인 영역에 위치하는 콘택 홀은 상기 소오스 영역에 위치하는 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성된다.
또한, 본 발명은 소오스/드레인 영역 및 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 게이트 전극과; 상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 활성층은 상기 소오스/드레인 영역 중 어느 하나에 위치하여 상기 어느 하나의 영역의 콘택 홀과 채널 영역 사이에 형성되고, 상기 활성층의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며, MILC 결정화면이 채널 영역 이외의 영역에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 결정화 유도 패턴과 채널 영역 사이의 거리는 상기 결정화 유도 패턴이 존재하는 영역의 반대 영역에 형성된 콘택 홀과 채널 영역 사이의 거리에서 채널 영역의 길이에 MILC 결정화면이 채널 영역 이외의 영역에 형성되도록 하는 상호 계수를 곱한 것을 뺀 거리 이하인 것이 바람직하다.
상기 결정화 유도 패턴은 상기 소오스 영역에 형성되거나, 상기 드레인 영역에 형성된다.
상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 면적은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 면적보다 큰 것이 바람직하다.
또한, 본 발명은 소오스/드레인 영역 및 두 개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 듀얼 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며, MILC 결정화면이 두 개의 채널 영역 사이의 영역에 위치하며, 상기 두 개의 채널 영역 사이의 거리는 1㎛ 이상인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 영역 각각에 위치하는 콘택 홀과 채널 영역 사이의 거리 차이는 상기 두 개의 채널 영역 사이의 거리와, 두 개의 채널 영역의 길이의 차이에 상호 계수를 곱한 값의 합 이하인 것이 바람직하다.
상기 듀얼 게이트 전극의 폭과 듀얼 게이트 사이의 거리의 합은 듀얼 게이트 양측의 콘택 홀 사이의 거리보다 작은 것이 바람직하다.
또한, 본 발명은 소오스/드레인 영역 및 두 개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 듀얼 게이트 전극과; 상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 활성층은 콘택 홀과 채널 영역 사이에 형성되어 상기 소오스/드레인 영역의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며, MILC 결정화면이 두 개의 채널 영역 사이의 영역에 위치하며, 상기 두 개의 채널 영역 사이의 거리는 1㎛ 이상인 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 영역 각각에 위치하는 결정화 유도 패턴과 채널 영역 사이의 거리 차이는 상기 두 개의 채널 영역 사이의 거리와, 두 개의 채널 영역의 길이의 차이에 상호 계수를 곱한 값의 합 이하인 것이 바람직하다.
또한, 본 발명은 소오스/드레인 영역 및 n개(n은 2이상)의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; n개의 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며, 상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며, MILC 결정화면이 상기 소오스/드레인 영역 중 다른 하나에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 영역 중 어느 하나에 형성되어 상기 채널 영역에 보다 가깝게 위치하는 상기 콘택 홀과 상기 채널 영역의 거리는 상기 소오스/드레인 영역 중 다른 하나에 위치하는 콘택 홀과 채널 영역 사이의 거리에서 n개(n은 2이상)의 채널 영역 각각의 사이의 거리를 합한 값과, n개의 채널 영역의 길이의 합에 상호 계수를 곱한 값의 합을 뺀 것 이하인 것이 바람직하다.
상기 소오스 영역에 형성된 콘택 홀은 상기 드레인 영역에 형성된 콘택 홀 보다 채널 영역에 거리적으로 가깝게 형성되며, 상기 MILC 결정화면이 상기 드레인 영역에 위치하는 것이 바람직하다.
상기 드레인 영역에 형성된 콘택 홀은 상기 소오스 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며, 상기 MILC 결정화면이 상기 소오스 영역에 위치하는 것이 바람직하다.
상기 n개의 채널 영역 사이의 영역 중 어느 하나의 영역에 결정화 유도 패턴을 더 포함할 수도 있다.
상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것이 바람직하다.
또한, 본 발명은 소오소/드레인 영역 및 n개(n은 2이상)의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; n개의 게이트 전극과; 상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 활성층은 상기 소오스/드레인 영역 중 어느 하나에 위치하여 상기 어느 하나의 영역의 콘택 홀과 채널 영역 사이에 형성되고, 상기 활성층의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며, MILC 결정화면이 상기 소오스/드레인 영역 중 다른 하나에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 영역 중 어느 하나에 형성된 결정화 유도 패턴과 상기 채널 영역 사이의 거리는 상기 소오스/드레인 영역 중 다른 하나에 형성된 콘택 홀과 채널 영역 사이의 거리에서 n개(n은 2이상)의 채널 영역 각각의 사이의 거리를 합한 값과, n개의 채널 영역의 길이의 합에 상호 계수를 곱한 값의 합을 뺀 것 이하인 것이 바람직하다.
상기 결정화 유도 패턴은 소오스 영역에 위치하며, 상기 콘택 홀과 채널 영역 사이에 형성되며, 상기 MILC 결정화면이 상기 드레인 영역에 위치하는 것이 바람직하다.
상기 결정화 유도 패턴은 드레인 영역에 위치하며, 상기 콘택 홀과 채널 영역 사이에 형성되며, 상기 MILC 결정화면이 상기 소오스 영역에 위치하는 것이 바람직하다.
상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것이 바람직하다.
상기 n개의 채널 영역 사이의 영역 중 어느 하나의 영역에 결정화 유도 패턴을 더 포함할 수도 있다.
또한, 본 발명은 소오스/드레인 영역 및 n(n은 3이상)개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 상기 n개의 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며, 상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며, 상기 MILC 결정화면이 상기 채널 영역 사이의 영역 중 어느 하나의 영역에 위치하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 소오스/드레인 영역 및 n(n은 3이상)개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과; 상기 n개의 게이트 전극과; 상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 활성층은 상기 콘택 홀과 채널 영역 사이에 형성되어 상기 소오스/드레인 영역의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며, 상기 MILC 결정화면이 상기 채널 영역 사이의 영역 중 어느 하나의 영역에 위치하는 박막 트랜지스터를 특징으로 한다.
상기 MILC 결정화면이 위치하는 영역의 길이는 1㎛ 이상인 것이 바람직하다.
상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것이 바람직하며, 더욱 바람직하게는 상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것이 바람직하다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
(실시예 1)
도 3은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 3에 도시된 제 1 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 활성층(300)의 소오스/드레인 영역(S/D)의 일부분을 노출시키는 콘택 홀(311, 315)이 채널 영역(C)을 중심으로 각각 비대칭적으로, 즉 채널 영역(C)과의 거리가 소오스 영역(S)에 형성된 콘택 홀(310)과 드레인 영역(D)에 형성된 콘택 홀(311, 315)이 서로 다르며, MILC 결정화면(320)이 채널 영역(C) 외부에 위치하는 것을 특징으로 한다.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 절연 기판(400) 상에 상기 절연 기판(400)으로부터 금속 이온 등의 불순물이 확산되어 다결정 실리콘의 활성층에 침투되는 것을 방지하기 위한 버퍼층(410, buffer layer; diffusion barrier)을 형성한다.
그런 다음, 상기 버퍼층(410) 상에 비정질 실리콘을 증착하고, 패터닝하여 비정질 실리콘으로 이루어지는 활성층(420)을 형성한다.
도 4b를 참조하면, 상기 활성층(420)을 구비하는 절연 기판 전면에 게이트 절연막(430)과 게이트 전극 물질을 순차적으로 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극(440)을 형성한다.
상기 게이트 전극(440)을 형성한 후, 상기 게이트 전극(440)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(420)에 소오스/드레인 영역(421, 425)을 형성한다. 이때, 상기 소오스/드레인 영역 사이의 영역은 채널 영역(423)으로 작용한다.
이상의 설명에서는 게이트 전극을 마스크로 이용하여 소정의 불순물을 도핑하는 것을 예를 들어 설명하였으나, 또 다른 마스크를 이용하여 고농도 도핑을 먼저 실시하고 저농도 도핑을 실행하거나, 저농도 도핑을 먼저 실시하고 고농도 도핑을 실시할 수도 있다.
도 4c를 참조하면, 상기 게이트 전극(440)을 구비하는 절연 기판(400) 상에 층간 절연막(450)을 증착하고 패터닝하여, 상기 소오스/드레인 영역(421, 425)의 일부분을 노출시키는 콘택 홀(451, 455)을 형성한다.
이때, 상기 소오스/드레인 영역(421, 425) 중 어느 하나의 영역의 일부분을 노출시키는 콘택 홀과 다른 하나의 영역의 일부분을 노출시키는 콘택 홀이 상기 채널 영역(423)과의 거리가 서로 다르게 형성하는 것이 바람직하다.
예를 들면, 소오스 영역(421)의 일부분을 노출시키는 콘택 홀(451)이 드레인 영역(425)의 일부분을 노출시키는 콘택 홀(455)보다 채널 영역(423)과 가깝게 형성된다.
이는, 이후에 진행되는 MILC 결정화 공정에서 채널 영역(423) 양측에서 MILC 결정화가 시작되는 MIC 경계면의 위치를 달리하여 채널 영역에 MILC 결정화면이 존재하지 않도록 하기 위함이다.
상기 MILC 결정화면이 채널 이외의 영역에 형성되도록 하는 콘택 홀(451, 455) 사이의 거리 조건은 하기와 같다.
우선, 상기 활성층(420)에서 불순물이 주입되지 않은 영역, 즉 채널 영역(423)의 결정화 속도와 불순물이 주입된 영역, 즉 소오스/드레인 영역(421, 425)의 결정화 속도가 다르다. 이는 불순물이 주입된 영역의 비정질 실리콘의 비정질화가 우수하여 결정화 속도가 빠르기 때문이다.
따라서, 상기 채널 영역(423)의 MILC 결정화 속도를 R1, 채널 이외의 영역(421, 425)의 MILC 결정화 속도를 R2라 하면, R1과 R2는 하기의 식 1과 같은 관계를 갖는다.
식 1 R2 = aㆍR1
이때, 상기 a는 MILC 결정화면이 채널 이외의 영역에 형성되도록 하는 상호 계수(correlation factor)이다.
또한, 상기 소오스 영역(421)에 형성되어 채널 영역(423)에 보다 가깝게 형성된 콘택 홀(451)과 채널 영역(423)과의 거리를 s, 채널 영역(423)의 길이를 Lc, 상기 MILC 결정화면이 형성되는 영역, 즉 드레인 영역(425)에서 채널 영역(623)과 가장 가까운 콘택 홀(455)과 채널 영역(423) 사이의 거리를 Lc-c라 하면 하기의 식 2와 같은 관계가 성립한다.
식 2 Lc-c ≥s+aㆍLc
따라서, 상기 식 2에서 상기 소오스 영역(421)에 형성되어 채널 영역(423)에 보다 가깝게 형성된 콘택 홀(451)의 위치를 결정할 수 있다. 이를 식으로 정리하면, 하기의 식 3과 같다.
식 3 s ≤Lc-c-aㆍLc
즉, 상기 소오스 영역의 콘택 홀(451)과 채널 영역(423)사이의 거리는 MILC 결정화면이 형성되는 영역에서 채널 영역(623)과 가장 가까운 콘택 홀(455)과 채널 영역(423) 사이의 거리에서 상기 채널 영역(423)의 길이에 MILC 결정화면이 채널 이외의 영역에 형성되도록 하는 상호 계수 a를 곱한 것을 뺀 거리 이하인 것이 바람직하다.
도 4d를 참조하면, 상기 콘택 홀(451, 455)을 형성한 후, 상기 절연 기판(400) 상에 Ni 등의 결정화 유도 금속막(460)을 증착한다. 이때, 상기 결정화 유도 금속막(460)은 상기 비정질 실리콘으로 이루어지는 활성층(420)과 반응하여 실리사이드를 형성하게 되며, 층간 절연막(450) 상에 형성된 결정화 유도 금속막(460)은 층간 절연막(450)과 반응하지 않는다.
상기 결정화 유도 금속막(460)을 증착한 다음, 로(furnace)에서 열처리하여 상기 활성층(420)의 비정질 실리콘을 다결정 실리콘으로 결정화한다.
이때, 상기 콘택 홀(451, 455) 내의 금속막(460)이 증착된 부분의 하부 영역(421a, 425a)은 MIC 방법에 의하여 결정화되고, 그 이외의 영역(421b, 425b)은 MILC 방법에 의해 결정화된다.
또한, 상기 비대칭적으로 형성된 콘택 홀(451, 455)에 의하여 상기 활성층(420)이 비대칭적으로 결정화되어 박막 트랜지스터의 전기적 특성을 결정짓는 채널 영역(423)에 MILC 결정화면이 존재하지 않고, 소오스/드레인 영역(421, 425) 중 어느 하나, 예를 들면 드레인 영역(425)에 MILC 결정화면이 존재하게 되어 박막 트랜지스터의 전기적 특성의 저하를 방지하게 된다.
도 4e를 참조하면, 잔류 결정화 유도 금속막(460)을 제거하고, 상기 절연 기판(400) 상에 소정의 도전물질을 증착하고 패터닝하여 소오스/드레인 전극(481, 485)을 형성하여 평판 표시 장치용 박막 트랜지스터를 형성한다.
상기한 바와 같은 공정을 통하여 형성된 박막 트랜지스터는 채널 영역(423)에 전하의 이동을 방해하는 MILC 결정화면이 존재하지 않아 박막 트랜지스터의 전기적 특성의 저하를 방지하게 된다.
(실시예 2)
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 5에 도시된 제 2 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 제 1 실시예와 구조적으로 유사하다. 다만, 콘택 홀(510)이 활성층(500)의 소오스/드레인 영역(S/D)의 일부분을 노출시키며, 상기 소오스/드레인 영역(S/D) 중 어느 하나, 예를 들면, 소오스 영역(S)에 결정화 유도 금속을 증착하기 위한 패턴(520, 이하 "결정화 유도 패턴"이라 함)이 상기 소오스 영역(S)의 콘택 홀(510)과 채널 영역(C) 사이에 형성되는 구조만이 다르다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a를 참조하면, 제 1 실시예와 같이, 절연 기판 상에 버퍼층(610), 비정질 실리콘으로 이루어지는 활성층(620), 게이트 절연막(630), 게이트 전극(640)을 순차적으로 형성하고, 상기 게이트 전극(640)을 마스크로 하여 소정의 불순물을 주입하여 상기 활성층(620)에 소오스/드레인 영역(621, 625)을 형성한다. 이때, 상기 소오스/드레인 영역 사이의 영역은 채널 영역(623)으로 작용한다.
그런 다음, 상기 절연 기판(600) 상에 층간 절연막(650)을 증착하고 패터닝하여, 상기 소오스/드레인 영역(621, 625)의 일부분을 노출시키는 콘택 홀(651, 655)을 형성한다.
이때, 상기 소오스/드레인 영역(621, 625)의 일부분을 노출시키는 콘택 홀(651, 655)을 형성함과 동시에 상기 소오스/드레인 영역(621, 625)중 어느 한 영역, 예를 들면 소오스 영역(621)의 일부분을 노출시키는 MILC 결정화 유도 금속을 증착하기 위한 결정화 유도 패턴(657)을 형성한다. 상기 결정화 유도 패턴(657)은 상기 소오스 영역(621)의 콘택 홀(651, 655)과 채널 영역(623)에 사이에 형성되는 것이 바람직하다.
이는, 제 1 실시예와 마찬가지로, 이후에 진행되는 MILC 결정화 공정에서 채널 영역(623) 양측에서 MILC 결정화가 시작되는 MIC 경계면의 위치를 달리하여 채널 영역에 MILC 결정화면이 존재하지 않도록 하기 위함이다.
또한, 상기 MILC 결정화면이 채널 이외의 영역에 형성되도록 하기 위한 결정화 유도 패턴(657)의 위치 조건은 제 1 실시예의 채널 영역에 가장 가깝게 형성된 콘택 홀(451)과 동일하다.
식 3 s ≤Lc-c-aㆍLc
즉, 식 3과 같이, 상기 결정화 유도 패턴(657)과 채널 영역(623)사이의 거리(s)는 결정화 유도 패턴(657)이 없는 영역에서 채널 영역(623)과 가장 가까운 콘택 홀과 채널 영역(623) 사이의 거리(Lc-c)에서 상기 채널 영역(623)의 길이(Lc)에 MILC 결정화면이 채널 이외의 영역에 형성되도록 하는 상호 계수 a를 곱한 것을 뺀 거리 이하인 것이 바람직하다.
도 6b를 참조하면, 상기 콘택 홀(651, 655) 및 결정화 유도 패턴(657)을 형성한 후, 상기 절연 기판(600) 상에 Ni 등의 결정화 유도 금속막(660)을 증착한다. 이때, 상기 결정화 유도 금속막(660)은 상기 비정질 실리콘으로 이루어지는 활성층(620)과 반응하여 실리사이드를 형성하게 되며, 층간 절연막(650) 상에 형성된 결정화 유도 금속막(660)은 층간 절연막(650)과 반응하지 않는다.
상기 결정화 유도 금속막(660)을 증착한 다음, 로(furnace)에서 열처리하여 상기 활성층(620)의 비정질 실리콘을 다결정 실리콘으로 결정화한다.
이때, 상기 콘택 홀(651, 655) 및 결정화 유도 패턴(657) 내의 금속막(660)이 증착된 부분의 하부 영역(621a, 625a)은 MIC 방법에 의하여 결정화되고, 그 이외의 영역(621b, 625b)은 MILC 방법에 의해 결정화된다. 또한, 상기 결정화 유도 패턴(657)에 의하여 상기 활성층(620)이 비대칭적으로 결정화되어 박막 트랜지스터의 전기적 특성을 결정짓는 채널 영역(623)에 MILC 결정화면이 존재하지 않고, 소오스/드레인 영역(621, 625) 중 어느 하나, 예를 들면 드레인 영역(625)에 MILC 결정화면이 존재하게 되어 박막 트랜지스터의 전기적 특성의 저하를 방지하게 된다.
도 6c를 참조하면, 잔류 결정화 유도 금속막(660)을 제거하고, 상기 절연 기판(600) 상에 소정의 도전물질을 증착하고 패터닝하여 소오스/드레인 전극(681, 685)을 형성하여 평판 표시 장치용 박막 트랜지스터를 형성한다.
이때, 상기 결정화 유도 패턴(657) 내에 증착되는 도전물질은 제 1 실시예와 마찬가지로, 패터닝 시에 식각되어 제거된다.
즉, 상기 소오스/드레인 전극(681, 685)은 콘택 홀(651, 655)을 통하여 상기 활성층의 소오스/드레인 영역(621, 625)과 전기적으로 연결되며, 상기 결정화 유도 패턴(657)을 통하여는 전기적으로 연결되지 않는다.
(실시예 3)
도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 7a 및 도 7b에 도시된 제 3 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 활성층(700)의 소오스/드레인 영역(S/D) 각각의 일부분을 노출시키는 콘택 홀(711, 715)이 형성되며, MILC 결정화면(720)이 두 개의 채널 영역(C1, C2) 사이에 위치하는 것을 특징으로 한다.
도 8은 본 발명의 제 3 실시예에 따른 MILC 결정화 방법을 이용하는 박막 트랜지스터를 설명하기 위한 단면도이다.
도 8에 도시된 제 3 실시예에 따른 박막 트랜지스터는 듀얼 게이트 전극을 사용하는 듀얼 게이트 박막 트랜지스터(dual gate TFT)로서, 도 4a 내지 도 4e에 도시된 제 1 실시예에 따른 박막 트랜지스터의 제조 공정과 유사한 공정을 통하여 제조될 수 있다. 다만, 게이트 전극 형성 공정에서 게이트 전극 물질을 패터닝할 때, 두 개의 게이트 전극(841, 845)을 형성하고, MILC 결정화시에 MILC 결정화면이 상기 두 개의 게이트 전극(841, 845) 하부 영역인 두 개의 채널 영역(823, 824) 사이에 위치하는 것만이 다르다.
이때, 상기 두 개의 채널 영역(823, 824) 사이의 거리는 공정 마진을 고려하여 1㎛이상으로 하는 것이 바람직하다.
또한, 상기 두 개의 게이트 전극(841, 845)은 서로 폭이 달리할 수도 있다. 이는 활성층(820)의 길이가 충분하지 않은 경우에 두 개의 게이트 전극(841, 845)의 하부 영역 즉, 두 개의 채널 영역(823, 924)의 길이를 달리하여, 채널 영역(823, 824) 사이의 거리를 1㎛ 이상을 유지하기 위함이다.
즉, 상기 두 개의 채널 영역(823, 824) 사이의 거리를 1㎛ 이상으로 유지하는 것은 MILC 결정화 속도가 소오스/드레인 영역(821, 825)이 불균일하여 MILC 결정화면이 채널 영역(823, 824)에 위치하는 것을 방지하여, 두 개의 채널 영역(823, 824) 사이에 MILC 결정화면이 위치하도록 하기 위함이다.
또한, 상기 두 개의 게이트 전극(841, 845)과 두 개의 게이트 전극(841, 845) 사이의 영역의 폭의 합은 소오스/드레인 영역(821, 825)의 일부분을 노출시키는 각각 영역의 콘택 홀(851, 855) 사이의 최소 거리를 초과할 수 없다.
또한, 상기 MILC 결정화면이 두 개의 채널 영역(823, 824) 사이에 위치하도록 하는 상기 소오스/드레인 영역(821, 825) 각각에 위치하는 콘택 홀(851, 855)의 위치 조건은 하기와 같은 식 4로 정의된다.
식 4 S1 - S2 ≤ Lc2 -c1 +a(Lc2 -c1)
즉, 소오스/드레인 영역(821, 825) 각각에 위치하는 콘택 홀(851, 855)과 채널 영역(823, 824) 사이의 거리의 차이는 두 개의 채널 영역(823, 824) 사이의 거리(Lc2-c1)와, 두 개의 채널 영역(823, 824)의 길이의 차이에 상호 계수 a를 곱한 값의 합과 동일하거나 작은 것이 바람직하다.
상기한 바와 같이, 제 3 실시예에 따른 MILC 방법을 이용하는 듀얼 채널 박막 트랜지스터는 MILC 결정화면이 두 개의 채널 영역(823, 824) 사이에 위치하도록 할 수 있다. 따라서, MILC 결정화면이 두 개의 채널 영역(823, 824) 사이에 위치하지 못하고, 채널 영역에 형성되는 문제점을 해결할 수 있다.
(실시예 4)
도 9는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 9에 도시된 제 4 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 활성층(900)의 소오스/드레인 영역(S/D) 각각의 일부분을 노출시키는 콘택 홀(911, 915)이 채널 영역(C1, C2)과의 거리가 다르게 형성되며, MILC 결정화면(920)이 두 개의 채널 영역(C1, C2)을 벗어나, 상기 소오스/드레인 영역(S/D) 중 어느 하나의 영역, 예를 들면 드레인 영역(D)에 위치하는 것을 특징으로 한다.
이때, 상기 콘택 홀(911, 915)의 위치 조건은 하기의 식 5와 같다.
식 5 s≤Lc-c-Lc2-c1-a(Lc1 + Lc2 )
즉, 상기 소오스/드레인 영역(S/D) 중 어느 하나, 예를 들면 소오스 영역(S)에 위치하는 콘택 홀(911)과 채널 영역(C1)과의 거리(s)는 소오스/드레인 영역(S/D) 중 다른 하나, 예를 들면 드레인 영역(D)에 위치하는 콘택 홀(915)과 채널 영역(C2)과의 거리(Lc-c)에서 두 개의 채널 영역(C1, C2) 사이의 거리(Lc2-c1)와 두 개의 채널 영역(C1, C2)의 길이(LC1, LC2)의 합에 상호 계수 a를 곱한 값과의 합을 뺀 것과 동일하거나 작은 것이 바람직하다.
또한, 상기 제 1 실시예와 제 4 실시예를 참고하면, n개(n은 3이상)의 채널 영역을 갖는 박막 트랜지스터에서 소오스/드레인 영역에 형성되며, 채널 영역과의 거리가 각각 다른 콘택 홀을 사용하여 MILC 결정화면이 소오스 영역 또는 드레인 영역에 위치하도록 하는 결정화 유도 패턴의 위치 조건은 하기의 식 6과 같다.
식 6
즉, 소오스/드레인 영역 중 어느 하나, 예를 들면 드레인 영역의 콘택 홀보다 채널 영역과의 거리가 가까운 콘택 홀이 소오스 영역에 위치하는 경우, 상기 소오스 영역의 콘택 홀과 채널 영역의 거리(s)는, 상기 드레인 영역의 콘택 홀과 채널 영역의 거리(Lc-c)에서 다수의 채널 영역 사이 영역의 폭(Lcn-cn-1)의 합과 다수의 채널 영역의 길이(Lcn)의 합에 상호 계수 a를 곱한 값을 뺀 것과 동일하거나 작은 것이 바람직하다.
(실시예 5)
도 10a 및 도 10b는 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 10a 및 도 10b에 도시된 제 5 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 활성층(1000)의 소오스/드레인 영역(S/D)의 일부분을 노출시키는 결정화 유도 패턴(1021, 1025)이 콘택 홀(1010)과 채널 영역(C) 사이에 위치하며, MILC 결정화면(1030)이 두 개의 채널 영역(C1, C2) 사이에 위치하는 것을 특징으로 한다.
도 11은 본 발명의 제 5 실시예에 따른 MILC 결정화 방법을 이용하는 박막 트랜지스터를 설명하기 위한 단면도이다.
도 11에 도시된 제 5 실시예에 따른 박막 트랜지스터는 듀얼 게이트 전극(1141, 1145)을 사용하는 듀얼 게이트 박막 트랜지스터(dual gate TFT)로서, 도 6a 내지 도 6c에 도시된 제 2 실시예에 따른 박막 트랜지스터의 제조 공정과 유사한 공정을 통하여 제조될 수 있다. 다만, 게이트 전극 형성 공정에서 게이트 전극 물질을 패터닝할 때, 2개의 게이트 전극(1141, 1145)을 형성하고, MILC 결정화시에 MILC 결정화면이 상기 두 개의 게이트 전극(1141, 1145) 하부 영역인 두 개의 채널 영역(1123, 1124) 사이에 위치하는 것만이 다르다.
이때, 제 3 실시예와 마찬가지로, 상기 두 개의 게이트 전극(1141, 1145) 사이의 거리(Lc2-c1)는 공정 마진을 고려하여 1㎛이상으로 하는 것이 바람직하다.
또한, 상기 두 개의 게이트 전극(1141, 1145)은 서로 폭이 달리할 수도 있다. 이는 활성층(1120)의 길이가 충분하지 않은 경우에 두 개의 게이트 전극(1141, 1145)의 하부 영역 즉, 두 개의 채널 영역(1123, 1124)의 길이(Lc1, Lc2)를 달리하여, 채널 영역(1123, 1124) 사이의 거리(Lc2-c1)를 1㎛ 이상으로 유지하기 위함이다.
또한, 상기 두 개의 게이트 전극(1141, 1145)과 두 개의 게이트 전극(1141, 1145) 사이의 영역의 거리의 합은 소오스/드레인 영역(1121, 1125) 각각의 일부분을 노출시키는 결정화 유도 패턴(1157, 1158) 사이의 최소 거리를 초과할 수 없다.
또한, 상기 MILC 결정화면이 두 개의 채널 영역(1123, 1124) 사이에 위치하도록 하는 상기 소오스/드레인 영역(1121, 1125) 각각에 위치하는 결정화 유도 패턴(1157, 1158)의 위치 조건은 제 3 실시예의 콘택 홀의 위치 관계와 같이, 식 4로 정의된다.
식 4 S1 - S2 ≤ Lc2 -c1 +a(Lc2 -c1)
즉, 소오스/드레인 영역(1121, 1125) 각각에 위치하는 결정화 유도 패턴(1157, 1158)과 채널 영역(1123, 1124) 사이의 거리(S1, S2)의 차이(S1-S 2)는 두 개의 채널 영역(1123, 1124) 사이의 거리(Lc2-c1)와 두 개의 채널 영역(1023, 1024)의 길이(Lc1, Lc2)의 차이의 합과 동일하거나 작은 것이 바람직하다.
상기한 바와 같이, 제 4 실시예에 따른 MILC 방법을 이용하는 듀얼 채널 박막 트랜지스터는 결정화 유도 패턴을 듀얼 게이트 하부의 채널 영역 양쪽에 형성하여 MILC 결정화 방법을 이용하여 결정화함으로써, MILC 결정화면이 두 개의 채널 영역 사이에 위치하도록 할 수 있다. 따라서, MILC 결정화면이 두 개의 채널 영역 사이에 위치하지 못하고, 채널 영역에 형성되는 문제점을 해결할 수 있다.
(실시예 6)
도 12는 본 발명의 제 6 실시예에 따른 박막 트랜지스터의 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 12에 도시된 제 6 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 제 2 실시예에 따른 박막 트랜지스터와 구조적으로 유사하다. 다만, 듀얼 게이트 전극(1240)을 사용하는 것만이 다르다.
즉, 콘택 홀(1210)이 활성층(1200)의 소오스/드레인 영역(S/D) 각각의 일부분을 노출시키며, 상기 소오스/드레인 영역(S/D) 중 어느 하나, 예를 들면, 소오스 영역(S)에 결정화 유도 패턴(1220)이 상기 소오스 영역(S)의 콘택 홀과 채널 영역 사이에 형성되는 구조를 갖는다.
이때, 상기 결정화 유도 패턴(1220)에 의하여 MILC 결정화면(1230)이 두 개의 채널 영역(C1, C2)을 벗어나, 상기 소오스/드레인 영역(S/D) 중 어느 하나의 영역, 예를 들면 드레인 영역(D)에 위치하는 것을 특징으로 한다.
이때, 상기 결정화 유도 패턴의 위치 조건은 제 4 실시예와 같이, 식 5로 정의된다.
식 5 s≤Lc-c-Lc2-c1-a(Lc1 + Lc2 )
즉, 상기 소오스/드레인 영역(S/D) 중 어느 하나, 예를 들면 소오스 영역(S)에 위치하는 결정화 유도 패턴(1220)과 채널 영역(C1)의 거리(s)는 소오스/드레인 영역(S/D) 중 다른 하나, 예를 들면 드레인 영역(D)에 위치하는 콘택 홀(1210)과 채널 영역(C2)과의 거리에서 두 개의 채널 영역(C1, C2) 사이의 거리(Lc2-c1)와 두 개의 채널 영역(C1, C2)의 길이(Lc1, Lc2)의 합에 상호 계수 a를 곱한 값과의 합을 뺀 것과 동일하거나 작은 것이 바람직하다.
또한, 상기 제 2 실시예와 제 6 실시예를 참고하면, n개(n은 3이상)의 채널 영역을 갖는 박막 트랜지스터에서 결정화 유도 패턴을 사용하여 MILC 결정화면이 소오스 영역 또는 드레인 영역에 위치하도록 하는 결정화 유도 패턴의 위치 조건은 제 4 실시예에서와 같이, 식 6으로 정의된다.
식 6
즉, 소오스/드레인 영역 중 어느 하나, 예를 들면 소오스 영역에 결정화 유도 패턴이 위치하는 경우, 상기 결정화 유도 패턴과 채널 영역과의 거리(s)는 드레인 영역의 콘택 홀과 채널 영역의 거리(Lc-c)에서 다수의 채널 영역 사이의 거리(Lcn-cn-1)의 합과 다수의 채널 영역의 길이(Lcn)의 합에 상호 계수 a를 곱한 값을 뺀 것과 동일하거나 작은 것이 바람직하다.
(실시예 7)
도 13a 및 도 13b는 본 발명의 제 7 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도로써, 활성층과 게이트 전극에 한정하여 도시한 것이다.
도 13a 및 도 13b에 도시된 제 7 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터는 활성층(1300)의 소오스/드레인 영역(S/D)의 일부분을 노출시키는 콘택 홀(1310)이 두 개의 채널 영역(C1, C2)을 기준으로 하여 각각 대칭적으로 위치하며, 상기 두 개의 채널 영역(C1, C2) 사이에 결정화 유도 패턴(1320)이 형성되어, MILC 결정화면(1330)이 두 개의 채널 영역 이외의 영역에 형성되는 것을 특징으로 한다.
또한, 도 13b에서와 같이 결정화 유도 금속을 두 개의 채널 영역(C1, C2)을 중심으로 각각 대칭적으로 형성하여 MILC 결정화면(1330)이 두 개의 채널 영역(C1, C2) 이외의 영역에 형성되도록 할 수도 있다.
상기한 바와 같은 본 발명의 박막 트랜지스터는 채널 영역 이외의 영역에 MILC 결정화면이 위치하도록 형성함으로써, 박막 트랜지스터의 전기적 특성의 저하를 방지할 수 있다.
상기한 바와 같이 본 발명에 따르면, 활성층의 채널 영역 이외의 영역에 MILC 결정화면이 위치하도록 형성하여 전기적 특성이 우수한 박막 트랜지스터를 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 2a 내지 도 2d는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 MILC 결정화 방법을 이용한 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도.
도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 8은 본 발명의 제 3 실시예에 따른 MILC 결정화 방법을 이용하는 박막 트랜지스터를 설명하기 위한 단면도.
도 9는 본 발명의 제 4 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 10a 및 도 10b는 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 11은 본 발명의 제 5 실시예에 따른 MILC 결정화 방법을 이용하는 박막 트랜지스터를 설명하기 위한 단면도.
도 12는 본 발명의 제 6 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
도 13a 및 도 13b는 본 발명의 제 7 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면 구조도.
(도면의 주요 부위에 대한 부호의 설명)
400; 절연 기판 410; 버퍼층
420; 활성층 430; 게이트 절연막
440; 게이트 전극 450; 층간 절연막
460; 결정화 유도 금속막 471, 475; 소오스/드레인 전극

Claims (39)

  1. 소오스/드레인 영역 및 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    게이트 전극을 포함하며,
    상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며,
    상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며,
    MILC 결정화면이 채널 영역 이외의 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 소오스/드레인 영역 중 어느 하나에 형성되어 상기 채널 영역에 보다 가깝게 위치하는 상기 콘택 홀과 상기 채널 영역의 거리는
    상기 소오스/드레인 영역 중 다른 하나에 위치하는 콘택 홀과 채널 영역 사이의 거리에서 채널 영역의 길이에 MILC 결정화면이 채널 영역 이외의 영역에 형성되도록 하는 상호 계수를 곱한 것을 뺀 거리 이하인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 소오스 영역에 위치하는 콘택 홀은 상기 드레인 영역에 위치하는 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 드레인 영역에 위치하는 콘택 홀은 상기 소오스 영역에 위치하는 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 소오스/드레인 영역 및 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    게이트 전극과;
    상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 활성층은 상기 소오스/드레인 영역 중 어느 하나에 위치하여 상기 어느 하나의 영역의 콘택 홀과 채널 영역 사이에 형성되고, 상기 활성층의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며,
    MILC 결정화면이 채널 영역 이외의 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 결정화 유도 패턴과 채널 영역 사이의 거리는 상기 결정화 유도 패턴이 존재하는 영역의 반대 영역에 형성된 콘택 홀과 채널 영역 사이의 거리에서 채널 영역의 길이에 MILC 결정화면이 채널 영역 이외의 영역에 형성되도록 하는 상호 계수를 곱한 것을 뺀 거리 이하인 것을 특징으로 하는 박막 트랜지스터.
  7. 제 5항에 있어서,
    상기 결정화 유도 패턴은 상기 소오스 영역에 형성된 것을 특징으로 하는 박막 트랜지스터.
  8. 제 5항에 있어서,
    상기 결정화 유도 패턴은 상기 드레인 영역에 형성된 것을 특징으로 하는 박막 트랜지스터.
  9. 제 5항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
  11. 소오스/드레인 영역 및 두 개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    듀얼 게이트 전극을 포함하며,
    상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며,
    MILC 결정화면이 두 개의 채널 영역 사이의 영역에 위치하며,
    상기 두 개의 채널 영역 사이의 거리는 1㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  12. 제 11항에 있어서,
    상기 소오스/드레인 영역 각각에 위치하는 콘택 홀과 채널 영역 사이의 거리 차이는 상기 두 개의 채널 영역 사이의 거리와, 두 개의 채널 영역의 길이의 차이에 상호 계수를 곱한 값의 합 이하인 것을 특징으로 하는 박막 트랜지스터.
  13. 제 11항에 있어서,
    상기 듀얼 게이트 전극의 폭과 듀얼 게이트 사이의 거리의 합은 듀얼 게이트 양측의 콘택 홀 사이의 거리보다 작은 것을 특징으로 하는 박막 트랜지스터.
  14. 제 11항에 있어서,
    상기 듀얼 게이트 전극의 폭은 서로 다른 것을 특징으로 하는 박막 트랜지스터.
  15. 소오스/드레인 영역 및 두 개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    듀얼 게이트 전극과;
    상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 활성층은 콘택 홀과 채널 영역 사이에 형성되어 상기 소오스/드레인 영역의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며,
    MILC 결정화면이 두 개의 채널 영역 사이의 영역에 위치하며,
    상기 두 개의 채널 영역 사이의 거리는 1㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  16. 제 15항에 있어서,
    상기 소오스/드레인 영역 각각에 위치하는 결정화 유도 패턴과 채널 영역 사이의 거리 차이는 상기 두 개의 채널 영역 사이의 거리와, 두 개의 채널 영역의 길이의 차이에 상호 계수를 곱한 값의 합 이하인 것을 특징으로 하는 박막 트랜지스터.
  17. 제 15항에 있어서,
    상기 듀얼 게이트 전극의 폭과 듀얼 게이트 사이의 거리의 합은 듀얼 게이트 양측의 결정화 유도 패턴 사이의 거리보다 작은 것을 특징으로 하는 박막 트랜지스터.
  18. 제 15항에 있어서,
    상기 듀얼 게이트 전극의 폭은 서로 다른 것을 특징으로 하는 박막 트랜지스터.
  19. 제 15항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  20. 제 19항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
  21. 소오스/드레인 영역 및 n개(n은 2이상)의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    n개의 게이트 전극을 포함하며,
    상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며,
    상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며,
    MILC 결정화면이 상기 소오스/드레인 영역 중 다른 하나에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  22. 제 21항에 있어서,
    상기 소오스/드레인 영역 중 어느 하나에 형성되어 상기 채널 영역에 보다 가깝게 위치하는 상기 콘택 홀과 상기 채널 영역의 거리는
    상기 소오스/드레인 영역 중 다른 하나에 위치하는 콘택 홀과 채널 영역 사이의 거리에서 n개(n은 2이상)의 채널 영역 각각의 사이의 거리를 합한 값과, n개의 채널 영역의 길이의 합에 상호 계수를 곱한 값의 합을 뺀 것 이하인 것을 특징으로 하는 박막 트랜지스터.
  23. 제 21항에 있어서,
    상기 소오스 영역에 형성된 콘택 홀은 상기 드레인 영역에 형성된 콘택 홀 보다 채널 영역에 거리적으로 가깝게 형성되며,
    상기 MILC 결정화면이 상기 드레인 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  24. 제 21항에 있어서,
    상기 드레인 영역에 형성된 콘택 홀은 상기 소오스 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며,
    상기 MILC 결정화면이 상기 소오스 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  25. 제 21항에 있어서,
    상기 n개의 채널 영역 사이의 영역 중 어느 하나의 영역에 결정화 유도 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  26. 제 25항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  27. 제 26항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
  28. 소오소/드레인 영역 및 n개(n은 2이상)의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    n개의 게이트 전극과;
    상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 활성층은 상기 소오스/드레인 영역 중 어느 하나에 위치하여 상기 어느 하나의 영역의 콘택 홀과 채널 영역 사이에 형성되고, 상기 활성층의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며,
    MILC 결정화면이 상기 소오스/드레인 영역 중 다른 하나에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  29. 제 28항에 있어서,
    상기 소오스/드레인 영역 중 어느 하나에 형성된 결정화 유도 패턴과 상기 채널 영역 사이의 거리는
    상기 소오스/드레인 영역 중 다른 하나에 형성된 콘택 홀과 채널 영역 사이의 거리에서 n개(n은 2이상)의 채널 영역 각각의 사이의 거리를 합한 값과, n개의 채널 영역의 길이의 합에 상호 계수를 곱한 값의 합을 뺀 것 이하인 것을 특징으로 하는 박막 트랜지스터.
  30. 제 28항에 있어서,
    상기 결정화 유도 패턴은 소오스 영역에 위치하며, 상기 콘택 홀과 채널 영역 사이에 형성되며,
    상기 MILC 결정화면이 상기 드레인 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  31. 제 28항에 있어서,
    상기 결정화 유도 패턴은 드레인 영역에 위치하며, 상기 콘택 홀과 채널 영역 사이에 형성되며,
    상기 MILC 결정화면이 상기 소오스 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  32. 제 28항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  33. 제 28항에 있어서,
    상기 n개의 채널 영역 사이의 영역 중 어느 하나의 영역에 결정화 유도 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  34. 소오스/드레인 영역 및 n(n은 3이상)개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    상기 n개의 게이트 전극을 포함하며,
    상기 소오스/드레인 영역은 콘택 홀에 의하여 일부분이 노출되며,
    상기 소오스/드레인 영역 중 어느 하나의 영역에 형성된 콘택 홀이 다른 하나의 영역에 형성된 콘택 홀보다 채널 영역에 거리적으로 가깝게 형성되며,
    상기 MILC 결정화면이 상기 채널 영역 사이의 영역 중 어느 하나의 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  35. 제 34항에 있어서,
    상기 MILC 결정화면이 위치하는 영역의 길이는 1㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  36. 소오스/드레인 영역 및 n(n은 3이상)개의 채널 영역을 구비하며, MILC 결정화 방법에 의하여 결정화된 활성층과;
    상기 n개의 게이트 전극과;
    상기 소오스/드레인 영역과 콘택 홀을 통하여 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 활성층은 상기 콘택 홀과 채널 영역 사이에 형성되어 상기 소오스/드레인 영역의 일부분을 노출시키며, 소오스/드레인 영역과 소오스/드레인 전극이 전기적으로 연결되는 데에 기여하지 않는 결정화 유도 패턴을 구비하며,
    상기 MILC 결정화면이 상기 채널 영역 사이의 영역 중 어느 하나의 영역에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  37. 제 36항에 있어서,
    상기 MILC 결정화면이 위치하는 영역의 길이는 1㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  38. 제 36항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 하나의 콘택 홀에 의하여 활성층이 노출된 영역의 폭보다 큰 것을 특징으로 하는 박막 트랜지스터.
  39. 제 38항에 있어서,
    상기 결정화 유도 패턴에 의하여 활성층이 노출된 영역의 폭은 채널 영역의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터.
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