KR20050117132A - 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 - Google Patents
박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 Download PDFInfo
- Publication number
- KR20050117132A KR20050117132A KR1020040042346A KR20040042346A KR20050117132A KR 20050117132 A KR20050117132 A KR 20050117132A KR 1020040042346 A KR1020040042346 A KR 1020040042346A KR 20040042346 A KR20040042346 A KR 20040042346A KR 20050117132 A KR20050117132 A KR 20050117132A
- Authority
- KR
- South Korea
- Prior art keywords
- metal catalyst
- source
- forming
- region
- drain
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 112
- 229910052751 metal Inorganic materials 0.000 claims abstract description 112
- 239000003054 catalyst Substances 0.000 claims abstract description 89
- 238000002425 crystallisation Methods 0.000 claims abstract description 51
- 230000008025 crystallization Effects 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000010409 thin film Substances 0.000 claims abstract description 32
- 239000010408 film Substances 0.000 claims description 103
- 239000010410 layer Substances 0.000 claims description 89
- 238000000034 method Methods 0.000 claims description 37
- 238000010438 heat treatment Methods 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000004151 rapid thermal annealing Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000011109 contamination Methods 0.000 abstract description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
박막트랜지스터의 제조방법, 그에 의해 제조된 박막트랜지스터 및 그를 구비하는 평판표시장치를 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 소오스/드레인 영역 및 채널 영역을 갖는 비정질 반도체층 패턴을 형성하고, 상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것을 포함한다. 반도체층과 금속촉매와의 직접적인 접촉없이 금속촉매 확산에 의한 결정화 영역을 형성함으로써, 반도체층이 금속에 의해 오염되는 것을 억제할 수 있다. 또한, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시킴으로써, 채널 영역이 금속에 의해 오염되는 것을 거의 완전하게 방지할 수 있다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로 더욱 상세하게는 반도체층을 결정화시키는 단계를 구비하는 박막트랜지스터의 제조방법, 그를 사용하여 제조된 박막트랜지스터 및 상기 박막트랜지스터를 구비하는 평판표시장치에 관한 것이다.
상기 박막 트랜지스터는 반도체층, 게이트 절연막, 그리고 게이트 전극을 구비하는데, 상기 반도체층은 전자이동도가 비정질실리콘에 비해 100배 정도 높은 다결정실리콘(Poly Silicon)으로 이루어지는 것이 일반적이다. 이러한 다결정실리콘의 비교적 높은 전자이동도는 상기 단위화소들을 구동하기 위한 구동회로를 상기 화소영역의 주변부에 형성하는 것을 가능하게 한다.
상기 다결정실리콘으로 이루어진 반도체층을 형성하는 것은 기판 상에 비정질 실리콘막을 형성하고 이를 결정화으로써 수행되는데, 상기 결정화 방법에는 엑시머 레이저 어닐링(eximer laser annealing; ELA법), 연속측면고상화(sequential lateral solidification; SLS)법, 금속유도결정화법(metal induced crystallization; MIC), 금속유도측면결정화법(metal induced lateral crystallization; MILC)등이 있다.
그러나, 상기 ELA 법 및 상기 SLS 법은 고가의 장비투자, 레이저의 불안정성에 기인하는 시간적 공간적 불균일성(non-uniformity)이 문제가 된다. 또한 상기 MIC 법 및 상기 MILC 법은 금속에 의해 반도체층이 오염될 수 있으며, 이로 인해 다른 결정화법에 비해 큰 누설전류를 나타낼 수 있다.
이러한 문제점을 해결하기 위해 비정질 실리콘의 결정화 방법이 대한민국 공개특허 번호 제 2003-60403호에 개시된 바 있다. 상기 공개특허에 의하면, 비정질 실리콘의 결정화 방법은 덮개층으로 질화막 혹은 산화막을 비정질 실리콘 박막 위에 형성시키는 단계; 극소미량의 금속을 덮개층 상에 증착시키는 단계; 급속열처리 등의 방법을 사용하여 상기 금속을 상기 덮개층을 통해 확산시키고, 상기 확산된 금속이 상기 비정질 실리콘과 만나 반응함으로써 금속 다이실리사이드 핵을 형성시키는 단계; 및 급속열처리 등의 방법을 사용하여 상기 핵으로부터 측면으로 금속유도 결정화시켜서 이웃한 그레인과 부딪혀서 그레인 경계가 형성되는 단계를 포함한다.
상술한 바와 같이, 상기 공개특허에 따르면 금속오염을 줄이면서 그레인 균일도가 우수하고 그레인 사이즈가 큰 다결정 실리콘막을 얻을 수 있다. 그러나, 상기 공개특허는 상기 다결정 실리콘막을 반도체층으로 사용하는 박막트랜지스터에 대해서는 개시하지 못하고 있을 뿐 아니라, 상기 금속 다이실리사이드 핵이 반도체층의 채널 영역에 존재할 경우 누설전류를 유발하는 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 금속에 의한 채널 영역의 오염이 제거되어 누설전류가 감소된 박막트랜지스터의 제조방법, 그를 사용하여 제조된 박막트랜지스터 및 그 박막트랜지스터를 포함하는 평판표시장치를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 소오스/드레인 영역 및 채널 영역을 갖는 비정질 반도체층 패턴을 형성하고, 상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것을 포함한다. 반도체층과 금속촉매와의 직접적인 접촉없이 금속촉매 확산에 의한 결정화 영역을 형성함으로써, 반도체층이 금속에 의해 오염되는 것을 억제할 수 있다. 또한, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시킴으로써, 채널 영역이 금속에 의해 오염되는 것을 거의 완전하게 방지할 수 있다.
상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것은; 상기 비정질 반도체층 패턴 상에, 상기 소오스/드레인 영역 상에서 트랜치를 구비하는 절연막을 형성하고, 상기 트랜치의 바닥면 상에 금속촉매막을 형성하고, 상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함할 수 있다. 상기 트랜치 하부의 절연막은 금속촉매 확산막일 수 있다. 이를 위해 상기 트랜치 하부의 절연막은 5 내지 2000Å의 두께를 가질 수 있다.
이와는 달리, 상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것은; 상기 비정질 반도체층 패턴 상에 상기 소오스/드레인 영역을 노출시키는 소오스/드레인 콘택홀을 구비하는 절연막을 형성하고, 상기 노출된 소오스/드레인 영역을 덮는 캡핑막을 형성하고, 상기 캡핑막 상에 금속촉매막을 형성하고, 상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함할 수 있다. 상기 캡핑막은 금속촉매 확산막일 수 있다. 이를 위해 상기 캡핑막은 5 내지 2000Å의 두께를 가질 수 있다.
상기 열처리는 퍼니스 어닐링, 급속 열 어닐링, 자외선 조사 또는 레이저 조사법을 사용하여 수행할 수 있다. 더 나아가서, 상기 열처리는 ~ 내지 ~의 온도에서 수행할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판, 상기 기판 상에 위치하고 금속촉매 확산에 의한 결정화 영역을 갖는 소오스/드레인 영역 및 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화된 채널 영역을 구비하는 반도체층을 포함한다. 상기 채널 영역에 대응하여 게이트 전극이 위치한다. 상기 게이트 전극과 상기 반도체층 사이에 게이트 절연막이 개재된다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 평판표시장치를 제공한다. 상기 평판표시장치는 상기 박막트랜지스터 및 화소전극을 포함한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1a 및 1b은 본 발명의 일 실시예에 따른 평판표시장치 및 그의 제조방법을 공정단계별로 나타낸 단면도들이다. 상기 평판표시장치는 박막트랜지스터를 구비한다.
도 1a를 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 유리, 플리스틱, 사파이어 또는 석영 기판일 수 있다. 상기 기판(10) 상에 완충막(15)을 형성할 수 있다. 상기 완충막(15)은 상기 기판(10)에서 유출되는 불순물을 차단함으로써, 후속하는 공정에서 형성하는 반도체층을 보호하는 역할을 할 수 있다. 상기 완충막(15)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성할 수 있다.
이어서, 상기 완충막(15) 상에 비정질 반도체층을 적층하고, 이를 패터닝하여 비정질 반도체층 패턴(20)을 형성한다. 상기 비정질 반도체층은 화학기상증착법을 사용하여 비정질 실리콘막으로 형성할 수 있다. 상기 비정질 반도체층 패턴(20) 상에 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25) 상에 게이트 전극물질을 적층하고 이를 패터닝하여 게이트 전극(30)을 형성한다. 상기 게이트 절연막(25)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성할 수 있다. 상기 게이트 절연막(25)는 100 내지 2000Å의 두께로 형성할 수 있다.
이어서, 상기 게이트 전극(30)을 마스크로 하여 상기 비정질 반도체층 패턴(20)에 불순물을 주입함으로써, 상기 비정질 반도체층 패턴(20)에 소오스/드레인 영역들(20b)을 형성하고, 이와 동시에 상기 소오스/드레인 영역들(20b) 사이에 개재되고 상기 게이트 전극(20) 하부에 위치하는 채널 영역(20a)을 정의한다.
이어서, 상기 게이트 전극(20) 및 상기 게이트 절연막(25) 상에 층간절연막(35)을 형성한다. 상기 층간절연막(35)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성할 수 있다. 또한, 상기 층간절연막(35)는 100 내지 7000Å의 두께를 갖도록 형성하되, 상기 게이트 절연막(25)와 상기 층간절연막(35)의 두께의 합은 금속촉매의 확산이 가능하지 않도록 2000Å을 초과하는 것이 바람직하다.
상기 층간절연막(35) 상에 상기 층간절연막(35)의 일부 영역을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간절연막(35)을 불충분 식각함으로써, 상기 층간절연막(35) 내에 트렌치(35a)를 형성하되, 상기 트렌치(35a)는 상기 소오스/드레인 영역(20b) 상에 위치하도록 형성한다. 이와는 달리, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간절연막(35)을 완전히 식각한 후, 상기 게이트 절연막(25)을 불충분 식각함으로써, 상기 트렌치(35a)는 상기 층간절연막(35) 및 상기 게이트 절연막(25) 내에 형성될 수 있다. 상기 트랜치(35a)의 바닥에 잔존하는 절연막은 금속촉매가 확산 가능하도록 2000Å이하의 두께를 갖도록 형성하는 것이 바람직하다. 나아가서, 상기 트렌치(35a)의 바닥의 절연막은 금속촉매가 상기 비정질 반도체층(20)과 직접적으로 접촉하지 않도록 5 내지 수십Å 이상의 두께를 갖도록 형성하는 것이 바람직하다. 더 나아가서, 상기 트렌치(35a) 바닥의 절연막의 두께를 조절함으로써 확산되는 금속촉매의 양을 조절할 수 있다.
이어서, 상기 트렌치(35a)의 바닥면 상에 금속 촉매막(40)을 형성한다. 더 나아가서, 상기 금속 촉매막(40)은 상기 트렌치(35a)의 바닥면을 포함한 상기 층간절연막(35) 전면 상에 형성할 수 있다. 구체적으로 상기 금속 촉매막(40)은 10Å 이하, 바람직하게는 1Å 이하의 두께를 갖도록 형성할 수 있다. 이로써, 미량의 금속이 상기 트렌치(35a)의 바닥면 상에 위치하도록 할 수 있다. 상기 금속 촉매막(40)을 형성하는 것은 증발법(evaporation), 스퍼터링법(sputtering), 화학기상증착법(CVD) 및 습식법을 사용하여 수행할 수 있다. 또한, 상기 금속 촉매막(40)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh 및 Cd로 이루어진 군에서 선택되는 하나 이상으로 형성할 수 있다. 바람직하게는 상기 금속 촉매막(40)은 Ni를 사용하여 형성한다. 상기 Ni는 실리콘과의 미스매치(mismatch)가 적고, 실리콘의 결정화를 낮은 온도에서 수행할 수 있는 장점이 있다.
이어서, 상기 금속 촉매막(40)이 형성된 기판(10)을 제 1 열처리한다. 상기 제 1 열처리는 퍼니스 어닐링(furnace annealing)법, 급속 열 어닐링(rapid thermal annealing; RTA)법, 레이저 조사법 또는 자외선 조사법을 사용하여 수행할 수 있다. 상기 제 1 열처리에 의해 상기 금속 촉매막(40)의 금속은 상기 트렌치(35a)의 하부의 절연막을 통해 확산된 후, 상기 비정질 반도체층 패턴(20) 내에서 금속 다이실리사이드(MSi2) 핵을 균일하게 형성시킨다. 상기 제 1 열처리는 400 내지 1100℃의 온도에서 수행할 수 있다. 한편, 상기 트렌치(35a)의 바닥의 절연막을 제외한 절연막 상에 형성된 금속 촉매는 상기 절연막의 두께로 인해 상기 비정질 반도체층(20)까지 확산되지 못한다. 결과적으로, 상기 트렌치(35a)의 바닥면 상에 형성된 금속촉매만이 선택적으로 상기 비정질 반도체층(20)과 반응할 수 있다.
이어서, 상기 제 1 열처리된 기판(10)을 제 2 열처리한다. 상기 제 2 열처리는 퍼니스 어닐링(furnace annealing)법, 급속 열 어닐링(rapid thermal annealing; RTA)법, 레이저 조사법 또는 자외선 조사법을 사용하여 수행할 수 있다. 상기 제 2 열처리에 의해 상기 금속 다이실리사이드 핵으로부터 실리콘의 결정화가 유도되어 상기 소오스/드레인 영역(20b)의 일부에 금속촉매 확산에 의한 결정화 영역(20b_1)을 형성한다. 이어서, 서로 다른 핵으로부터 결정화가 유도된 결정립들이 만나 결정립계를 형성하고 다시 측면으로 결정화가 유도됨으로써, 상기 소오스/드레인 영역(20b)의 상기 금속촉매 확산에 의한 결정화 영역(20b_1)을 제외한 나머지 부분(20b_2) 및 채널 영역(20a)을 상기 금속촉매 확산에 의한 결정화 영역(20b_1)으로부터 측면 결정화시킬 수 있다. 상기 제 2 열처리는 400 내지 1100℃의 온도에서 수행하는 것이 바람직하다. 이로써, 상기 비정질 반도체층 패턴(20)은 결정화된다. 결과적으로 상기 반도체층(20)은 금속촉매 확산에 의한 결정화 영역(20b_1)을 갖는 소오스/드레인 영역(20b) 및 상기 금속촉매 확산에 의한 결정화 영역(20b_1)으로부터 측면 결정화된 채널 영역(20a)을 구비할 수 있다.
상기 제 1 열처리와 상기 제 2 열처리는 하나의 장비에서 연속하여 수행할 수도 있다. 더 나아가서, 상기 제 1 열처리와 상기 제 2 열처리는 같은 온도에서 수행할 수 있다.
이와 같이, 상기 금속촉매를 상기 트렌치 바닥의 절연막을 통해 선택적으로 확산시킴으로써, 상기 금속촉매를 상기 반도체층과 직접 접촉시키지 않을 수 있어 상기 반도체층의 오염을 줄일 수 있다. 또한, 상기 트렌치 바닥의 절연막의 두께 조절을 통해 상기 반도체층에 확산된 금속촉매를 미량으로 제어하는 것이 가능하여 금속촉매 확산에 의해 결정화된 결정립의 크기를 증가시킬 수 있다. 더 나아가서, 소오스/드레인 영역의 일부를 상기 금속촉매 확산에 의해 결정화시키고, 상기 금속촉매 확산에 의해 결정화된 영역으로부터 채널영역의 측면 결정화를 유도하여 채널영역에는 금속 다이실리사이드 핵이 위치하지 않도록 함으로써, 상기 채널영역이 금속에 의해 오염되는 것을 거의 완전하게 방지할 수 있다. 결과적으로 누설전류를 저감시킬 수 있다.
이어서, 상기 트렌치(35a)의 바닥면 상에 확산되지 않고 잔존하는 금속 촉매막(40) 및 상기 트렌치(35a)의 바닥면을 제거함으로써, 상기 소오스/드레인 영역(20)을 노출시키는 소오스/드레인 콘택홀(도 2의 35b)을 형성한다. 상기 제 2 열처리는 상기 소오스/드레인 콘택홀을 형성한 후 수행하는 것도 가능하다.
도 1b를 참조하면, 상기 콘택홀(35b)을 구비하는 절연막(35) 상에 소오스/드레인 전극물질을 적층하고 이를 패터닝함으로써, 상기 콘택홀(35b) 내에 노출된 상기 소오스/드레인 영역(20b), 다시 말해서 상기 금속촉매 확산에 의한 결정화 영역(20b_1)과 접하는 소오스/드레인 전극(45)을 형성한다.
이어서, 상기 소오스/드레인 전극(45) 상에 상기 소오스/드레인 전극(45)을 노출시키는 비아홀(50a)을 구비하는 보호막(50)을 형성한다. 상기 보호막(50)은 무기막 또는 유기막으로 형성할 수 있다. 상기 보호막(50) 상에 상기 비아홀(50a)를 통해 노출된 소오스/드레인 전극(45)와 접함으로써, 상기 소오스/드레인 전극(45)과 전기적으로 연결된 화소전극(60)을 형성한다. 상기 화소전극(60)은 애노드 또는 캐소드로 형성할 수 있다. 상기 화소전극(60) 상에 상기 화소전극(60)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(65)을 형성하고, 상기 노출된 화소전극(60) 상에 발광층(70)을 형성한다. 이어서, 상기 발광층(70) 상에 대향전극(75)을 형성한다.
도 2는 본 발명의 다른 실시예에 따른 평판표시장치 및 그의 제조방법을 나타낸 단면도이다. 상기 평판표시장치는 박막트랜지스터를 구비한다.
도 2를 참조하면, 기판(10)을 제공하고, 상기 기판(10) 상에 도 1a를 참조하여 설명한 것과 유사한 방법으로 완충막(15), 소오스/드레인 영역들(20b) 및 채널 영역(20a)을 구비하는 비정질 반도체층 패턴(20), 게이트 절연막(25), 게이트 전극(30) 및 층간절연막(35)을 형성한다.
이어서, 상기 층간절연막(35)과 상기 게이트 절연막(25) 내에 상기 소오스/드레인 영역(20b)을 노출시키는 소오스/드레인 콘택홀(35b)을 형성한다. 상기 소오스/드레인 콘택홀(35b)이 형성된 기판 상에 상기 노출된 소오스/드레인 영역(20b)을 덮는 캡핑막(37)을 형성한다. 상기 캡핑막(37)은 금속촉매 확산막으로서 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막인 무기막 또는 유기막으로 형성할 수 있다. 상기 캡핑막(37)은 금속촉매가 확산가능하도록 2000Å 이하의 두께를 갖도록 형성하는 것이 바람직하다. 나아가서, 상기 캡핑막(37)은 금속촉매가 상기 비정질 반도체층(20)과 직접적으로 접촉하지 않도록 5 내지 수십Å 이상의 두께를 갖도록 형성하는 것이 바람직하다. 더 나아가서, 상기 캡핑막(37)의 두께를 조절함으로써 확산되는 금속촉매의 양을 조절할 수 있다.
이어서, 상기 캡핑막(37) 상에 금속촉매막(40)을 형성하고, 상기 금속 촉매막(40)이 형성된 기판(10)을 제 1 열처리한 후, 상기 제 1 열처리된 기판(10)을 제 2 열처리한다. 상기 금속 촉매막(40), 상기 제 1 열처리 및 상기 제 2 열처리에 대한 설명은 도 1a를 참조하여 설명한 첫 번째 실시예를 참조하기로 한다.
이어서, 상기 캡핑막(37) 상에 확산되지 않고 잔존하는 금속촉매막(40) 및 상기 캡핑막(37)을 제거함으로써, 상기 소오스/드레인 영역(20)을 노출시킨다. 상기 노출된 소오스/드레인 영역(20) 상에 소오스/드레인 전극물질을 적층하고 이를 패터닝함으로써, 상기 콘택홀(35b) 내에 노출된 상기 소오스/드레인 영역(20b), 다시 말해서 상기 금속촉매 확산에 의한 결정화 영역(20b_1)과 접하는 소오스/드레인 전극(45)을 형성한다.
이어서, 도 1b를 참조하여 설명한 것과 유사한 방법으로 평판표시장치를 제조한다.
상술한 바와 같이 본 발명에 따르면, 반도체층과 금속촉매와의 직접적인 접촉없이 금속촉매 확산에 의한 결정화 영역을 형성함으로써, 반도체층이 금속에 의해 오염되는 것을 억제할 수 있다. 또한, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시킴으로써, 채널 영역이 금속에 의해 오염되는 것을 거의 완전하게 방지할 수 있다.
도 1a 및 1b은 본 발명의 일 실시예에 따른 평판표시장치 및 그의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 평판표시장치 및 그의 제조방법을 나타낸 단면도이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 20 : 반도체층
20b : 소오스/드레인 영역 20a : 채널 영역
20b_1 : 금속촉매 확산에 의한 결정화 영역
25 : 게이트 절연막 35 : 층간절연막
37 : 캡핑막 40 : 금속촉매막
Claims (20)
- 기판을 제공하고,상기 기판 상에 소오스/드레인 영역 및 채널 영역을 갖는 비정질 반도체층 패턴을 형성하고,상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것은상기 비정질 반도체층 패턴 상에, 상기 소오스/드레인 영역 상에서 트랜치를 구비하는 절연막을 형성하고,상기 트랜치의 바닥면 상에 금속촉매막을 형성하고,상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 2 항에 있어서,상기 열처리는 퍼니스 어닐링, 급속 열 어닐링, 자외선 조사 또는 레이저 조사법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 3 항에 있어서,상기 열처리는 400 내지 1100℃의 온도에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 트랜치 하부의 절연막은 금속촉매 확산막인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 5 항에 있어서,상기 트랜치 하부의 절연막은 5 내지 2000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 2 항에 있어서,상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시킨 후,상기 트랜치의 바닥면 상에 잔존하는 금속촉매막 및 상기 트랜치의 바닥면을 제거하여 상기 소오스/드레인 영역을 노출시키는 소오스/드레인 콘택홀을 형성하고,상기 노출된 소오스/드레인 영역과 접하는 소오스/드레인 전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시키는 것은상기 비정질 반도체층 패턴 상에 상기 소오스/드레인 영역을 노출시키는 소오스/드레인 콘택홀을 구비하는 절연막을 형성하고,상기 노출된 소오스/드레인 영역을 덮는 캡핑막을 형성하고,상기 캡핑막 상에 금속촉매막을 형성하고,상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 8 항에 있어서,상기 열처리는 퍼니스 어닐링, 급속 열 어닐링, 자외선 조사 또는 레이저 조사법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 9 항에 있어서,상기 열처리는 400 내지 1100℃의 온도에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 캡핑막은 금속촉매 확산막인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 11 항에 있어서,상기 캡핑막은 5 내지 2000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 8 항에 있어서,상기 소오스/드레인 영역의 일부에 금속촉매 확산에 의한 결정화 영역을 형성하고, 상기 채널 영역을 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화시킨 후,상기 금속촉매막 및 상기 캡핑막을 제거하여 상기 소오스/드레인 영역을 노출시키고,상기 노출된 소오스/드레인 영역과 접하는 소오스/드레인 전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판을 제공하고,상기 기판 상에 비정질 반도체층 패턴을 형성하고,상기 비정질 반도체층 패턴 상에 게이트 절연막을 형성하고,상기 게이트 절연막 상에 게이트 전극을 형성하고,상기 게이트 전극을 마스크로 하여 불순물을 주입함으로써, 상기 반도체층 패턴에 소오스/드레인 영역을 형성하면서 채널 영역을 정의하고,상기 게이트 전극 상에 층간절연막을 형성하고,적어도 상기 층간절연막 내에 상기 소오스/드레인 영역 상에 위치하는 트랜치를 형성하고,상기 트랜치의 바닥면 상에 금속촉매막을 형성하고,상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판을 제공하고,상기 기판 상에 비정질 반도체층 패턴을 형성하고,상기 비정질 반도체층 패턴 상에 게이트 절연막을 형성하고,상기 게이트 절연막 상에 게이트 전극을 형성하고,상기 게이트 전극을 마스크로 하여 불순물을 주입함으로써, 상기 반도체층 패턴에 소오스/드레인 영역을 형성하면서 채널 영역을 정의하고,상기 게이트 전극 상에 층간절연막을 형성하고,상기 층간절연막 내에 상기 소오스/드레인 영역을 노출시키는 소오스/드레인 콘택홀을 형성하고,상기 노출된 소오스/드레인 영역을 덮는 캡핑막을 형성하고,상기 캡핑막 상에 금속촉매막을 형성하고,상기 금속촉매막이 형성된 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판;상기 기판 상에 위치하고 금속촉매 확산에 의한 결정화 영역을 갖는 소오스/드레인 영역 및 상기 금속촉매 확산에 의한 결정화 영역으로부터 측면 결정화된 채널 영역을 구비하는 반도체층;상기 채널 영역에 대응하여 위치하는 게이트 전극; 및상기 게이트 전극과 상기 반도체층 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 16 항에 있어서,상기 금속촉매 확산에 의한 결정화 영역과 접하는 소오스/드레인 전극을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 16 항의 박막트랜지스터 및 화소전극을 포함하는 것을 특징으로 하는 평판표시장치.
- 제 18 항에 있어서,상기 박막트랜지스터는 상기 금속촉매 확산에 의한 결정화 영역과 접하는 소오스/드레인 전극을 더욱 구비하는 것을 특징으로 하는 평판표시장치.
- 제 19 항에 있어서,상기 소오스/드레인 전극과 상기 화소전극은 전기적으로 연결된 것을 특징으로 하는 평판표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042346A KR100635068B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042346A KR100635068B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050117132A true KR20050117132A (ko) | 2005-12-14 |
| KR100635068B1 KR100635068B1 (ko) | 2006-10-16 |
Family
ID=37290583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040042346A KR100635068B1 (ko) | 2004-06-09 | 2004-06-09 | 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100635068B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008088199A1 (en) * | 2007-01-18 | 2008-07-24 | Terasemicon Corporation. | Method for fabricating semiconductor device |
| KR100848338B1 (ko) * | 2007-01-09 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 |
| CN111902943A (zh) * | 2018-03-23 | 2020-11-06 | 洪瑛 | 用于制造单粒纳米线的方法以及用于利用所述单粒纳米线制造半导体装置的方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019182261A1 (ko) | 2018-03-23 | 2019-09-26 | 홍잉 | 단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법 |
| WO2019182264A1 (ko) | 2018-03-23 | 2019-09-26 | 홍잉 | 수직 나노와이어 반도체 소자 및 그 제조 방법 |
| WO2019182263A1 (ko) | 2018-03-23 | 2019-09-26 | 홍잉 | 저온 다결정 반도체 소자 및 그 제조 방법 |
-
2004
- 2004-06-09 KR KR1020040042346A patent/KR100635068B1/ko active IP Right Grant
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100848338B1 (ko) * | 2007-01-09 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 |
| US7821007B2 (en) | 2007-01-09 | 2010-10-26 | Samsung Mobile Display Co., Ltd. | Thin film transistor and flat panel display device |
| WO2008088199A1 (en) * | 2007-01-18 | 2008-07-24 | Terasemicon Corporation. | Method for fabricating semiconductor device |
| US7928008B2 (en) | 2007-01-18 | 2011-04-19 | Terasemicon Corporation | Method for fabricating semiconductor device |
| CN111902943A (zh) * | 2018-03-23 | 2020-11-06 | 洪瑛 | 用于制造单粒纳米线的方法以及用于利用所述单粒纳米线制造半导体装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100635068B1 (ko) | 2006-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2083440B1 (en) | Method of fabricating a thin film transistor | |
| US7521303B2 (en) | Method of crystallizing amorphous semiconductor thin film and method of fabricating poly crystalline thin film transistor using the same | |
| KR101084233B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| EP2146371B1 (en) | Method of fabricating thin film transistor | |
| US7989326B2 (en) | Thin film transistor and method of fabricating the same | |
| JP2006108623A (ja) | ボトムゲート型薄膜トランジスタ、それを備える平板表示装置及び薄膜トランジスタの製造方法 | |
| JP2009004770A (ja) | 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置 | |
| US7202501B2 (en) | Thin film transistor and method for fabricating the same | |
| KR100600853B1 (ko) | 평판표시장치 및 그의 제조방법 | |
| KR101030027B1 (ko) | 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 | |
| US20020137310A1 (en) | Method and apparatus for fabricating a semiconductor device | |
| KR101127533B1 (ko) | 액정표시장치용 어레이 기판의 제조 방법 | |
| KR100635068B1 (ko) | 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치 | |
| US7714391B2 (en) | Thin film transistor and method for fabricating the same | |
| KR100965980B1 (ko) | 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막트랜지스터 및 그의 제조방법 | |
| KR100590265B1 (ko) | 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 | |
| KR100742382B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR20020080935A (ko) | 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 | |
| KR100534585B1 (ko) | 비정질 실리콘막의 결정화 방법 | |
| KR100504538B1 (ko) | 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법 | |
| KR20070043393A (ko) | 비정질 실리콘 박막의 결정화 방법 및 박막 트랜지스터제조 방법 | |
| KR20050049692A (ko) | 박막트랜지스터 및 그의 제조방법 | |
| KR100611658B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100731756B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100683664B1 (ko) | 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191001 Year of fee payment: 14 |